DE4238827C2 - Halbleiterbearbeitungsverfahren zur Herstellung integrierter Speicherschaltungen mit Stapelkondensatoren - Google Patents
Halbleiterbearbeitungsverfahren zur Herstellung integrierter Speicherschaltungen mit StapelkondensatorenInfo
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Description
Die vorliegende Erfindung betrifft ein Halbleiterbearbeitungsverfahren
zur Herstellung integrierter Speicherschaltungen mit
Stapelkondensatoren mit den Merkmalen a), b) und e)-g)
des Anspruchs 1, wie es aus EP 317 199 A2 und
IEDM 88, S. 592-595 bekannt ist.
Ein kritisches Problem bei fortgeschritteneren
gestapelten Speicherschaltungen und insbesondere
bei DPAM-Schaltungen (dynamischen RAM-Schaltungen)
besteht in Kurzschlüssen zwischen Speicherknoten.
Beim Speicherknoten handelt es sich um einen Lei
ter, der typischerweise aus leitfähig dotiertem
Polysilizium gebildet ist. Aufgrund der Topogra
phie, die bei der Bildung eines Stapelkondensators
zum Maximieren der Zellenkapazität bewußt erzeugt
wird, entstehen topographische Schluchten oder
Täler, die sich mit Speicherknoten-Polysilizium
füllen können. Selbst bei extensiver Überätzung des
Polysiliziums kann ein restlicher Polysilizumfaden
(Ausläufer) in diesen Tälern verbleiben, der be
nachbarte Speicherknoten elektrisch miteinander
verbindet bzw. kurzschließt. Dieses Problem ist
unter Bezugnahme auf die Fig. 18 bis 22 einfacher
zu verstehen.
Fig. 18 zeigt eine Draufsicht unter Darstellung
eines Halbleiterwaferfragments 10, das z. T. aus
zwei Paaren spiegelbildlich angeordneter Wortlei
tungen 12, 14 gebildet ist. Das Wortleitungspaar 12
beinhaltet einzelne Wortleitungen 16, 18, während
das Wortleitungspaar 14 einzelne Wortleitungen 20,
22 beinhaltet. Die Fig. 19, 20 und 21 zeigen die
verschiedenen Schnitte entlang der Linien 2-2, 3-3
bzw. 4-4 der Fig. 18. Das Waferfragment 10 besitzt
aktive Bereiche 38. Außerdem sind Umrisse 40 für zu
bildende Kondensatoren dargestellt, die benachbarte
Paare von Wortleitungen überlappen. Weiterhin sind
Umrisse 42 für nachfolgende Bitleitungskontakte
dargestellt. Aus Gründen der Klarheit hinsichtlich
der Kondensatorkonstruktionen sind keine Bitleitun
gen dargestellt. Außerdem sind Umrisse 28 für ver
grabene Kontakte gezeigt. Die Fig. 19, 20 und 21
veranschaulichen die Aufbringung von Speicherpoly
silizium 30 sowie die Mustergebung einer Photore
sistschicht 32, die zum Definieren unterer Konden
sator-Speicherknotenplatten verwendet wird.
Die große vertikale Topographie, die durch Bilden
des gestapelten Polysilizum-Speicherknotens über
den Wortleitungen gebildet wird, ist in dem Quer
schnitt der Fig. 19 deutlich zu sehen. Die Fig. 20
und 21 zeigen Bereiche der Vorrichtung an demselben
Herstellungspunkt, d. h. unmittelbar vor dem Ätzen
des Polysiliziums für die untere Kondensatorplatte.
Diese Bereiche befinden sich zwischen den Speicher
knoten, und es handelt sich dabei um Stellen, an
denen das gesamte Speicherknoten-Polysilizium wäh
rend des Ätzens der unteren Kondensatorplatte bzw.
des Speicherknotens entfernt werden muß. Aus den
Fig. 20 und 21 ist jedoch erkennbar, daß das Spei
cherknoten-Polysilizium in den Schnittbereichen 3-3
und 4-4 überbrückt wird, wodurch tiefe mit Poly
silizium gefüllte Gräben 33 bzw. 35 gebildet wer
den, die schwer zu entfernen sind. Das Ergebnis
hiervon ist, daß es sich nur schwer gewährleisten
läßt, daß nach dem Speicherknoten-Ätzvorgang kei
nerlei Polysilizumfaden in diesen tiefen Tälern
verbleibt, der benachbarte Speicherknoten elektrisch überbrückt.
Das Problem, welches entsteht, wenn die Entfernung eines jeglichen
überbrückenden Polysiliziums nicht gelingt, ist unter Bezugnahme auf
die Fig. 18 und 22 zu erkennen. Fig. 22 zeigt eine der Schnittansicht
der Fig. 20 entsprechende Ansicht nach dem Polysilizium-Ätzvorgang.
Wie zu sehen ist, verbleibt nach dem Entfernen der Polysiliziumschicht
30 ein Ausläuferbereich 34. Dadurch entstehen mehrfache Ausläufer-Kurzschlüsse
zwischen Speicherknoten, wobei ein solcher Kurzschluß in
Fig. 18 durch gestrichelte Linien 34 angedeutet ist.
Das der vorliegenden Erfindung zugrundeliegende technische Problem
besteht in der Vermeidung von Ausläufer-Kurzschlüssen zwischen Spei
cherknoten.
Das Problem wird erfindungsgemäß durch ein in Patentanspruch 1 ange
gebenes Halbleiterbearbeitungsverfahren gelöst. Den Unteransprüchen 2-4
sind vorteilhafte, nichttriviale Weiterbildungen der Erfindung zu ent
nehmen.
Die Erfindung und Weiterbildungen der Erfindung
werden im folgenden anhand der zeichnerischen
Darstellungen eines Ausführungsbeispiels noch näher
erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Draufsicht auf einen Halbleiterwafer
bei einem erfindungs
gemäßen Verarbeitungsschritt;
Fig. 2 eine Draufsicht auf einen
Halbleiterwafer bei einem an den
Verfahrensschritt der Fig. 1 anschließen
den Verfahrensschritt;
Fig. 3 eine Schnittansicht entlang der Linie 8-8
der Fig. 1;
Fig. 4 eine Schnittansicht entlang der Linie 9-9
der Fig. 1;
Fig. 5 eine positionsmäßig entlang der Linie 8-8
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 3 und 4 anschließenden Verfahrens
schritt;
Fig. 6 eine positionsmäßig entlang der Linie 9-9
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 3 und 4 anschließenden Verfahrens
schritt;
Fig. 7 eine positionsmäßig entlang der Linie 8-8
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 5 und 6 anschließenden Verfahrens
schritt;
Fig. 8 eine positionsmäßig entlang der Linie 9-9
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 5 und 6 anschließenden Verfahrens
schritt;
Fig. 9 eine positionsmäßig entlang der Linie 8-8
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 7 und 8 anschließenden Verfahrens
schritt;
Fig. 10 eine positionsmäßig entlang der Linie 9-9
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 7 und 8 anschließenden Verfahrens
schritt;
Fig. 11 eine positionsmäßig entlang der Linie 8-8
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 9 und 10 anschließenden Verfahrens
schritt;
Fig. 12 eine positionsmäßig entlang der Linie 9-9
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 9 und 10 dargestellten Verarbei
tungsschritt;
Fig. 13 eine positionsmäßig entlang der Linie 7C-7C
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 9 und 10 anschließenden Verfahrens
schritt;
Fig. 14 eine positionsmäßig entlang der Linie 8-8
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 11, 12 und 13 anschließenden Verfah
rensschritt;
Fig. 15 eine positionsmäßig entlang der Linie 9-9
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 11, 12 und 13 anschließenden Verfah
rensschritt;
Fig. 16 eine positionsmäßig entlang der Linie 8-8
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 14 und 15 anschließenden Verfahrens
schritt;
Fig. 17 eine positionsmäßig entlang der Linie 9-9
der Fig. 1 dargestellte Schnittansicht
bei einem an den Verfahrensschritt der
Fig. 14 und 15 anschließenden Verfahrens
schritt;
Fig. 18 eine Draufsicht auf einen Halbleiterwafer
des Standes der Technik
(interner St. d. T. der Patentinhaberin),
wie er eingangs
erläutert wurde;
Fig. 19 eine Querschnittsansicht des Wafers der
Fig. 18 entlang der Linie 2-2 in Fig. 18;
Fig. 20 eine Querschnittsansicht des Wafers der
Fig. 18 entlang der Linie 3-3 in Fig. 18;
Fig. 21 eine Querschnittsansicht des Wafers der
Fig. 18 entlang der Linie 4-4 in Fig. 18;
und
Fig. 22 eine Querschnittsansicht des Wafers der
Fig. 18 entlang der Linie 3-3 in Fig. 18
bei einem an den Verfahrensschritt der
Fig. 20 anschließenden Verfahrensschritt.
Wie in Fig. 1 zu sehen ist, ist ein gemäß der
vorliegenden Erfindung bearbeiteter Halbleiterwafer
im allgemeinen mit dem Bezugszeichen 50 bezeichnet.
Ein erfindungsgemäßes Herstellungsverfahren wird
nun in seiner Abfolge unter Bezugnahme auf die Fig.
1 bis 17 beschrieben. Dabei wird zuerst auf die
Fig. 1, 3 und 4 bezuggenommen, in denen der Halb
leiterwafer 50 derart gebildet wird, daß erste und
zweite Wortleitungspaare 52 bzw. 54 geschaffen
werden. Jedes Paar 52, 54 besitzt benachbarte, im
wesentlichen parallele und voneinander beabstandete
Wortleitungen. Genauer gesagt beinhaltet das Paar
52 Wortleitungen 56, 58, während das Paar 54 Wort
leitungen 60, 62 besitzt. Die Wortleitungspaare 52
und 54 sind zueinander spiegelbildlich ausgebildet.
Solche Wortleitungen werden aus Gateoxid, Leiterma
terial (Polysilizium und WSix) und einem darüber
liegenden Isolatormaterial gebildet. Die Beschrei
bung und die Figuren nehmen im folgenden in erster
Linie auf das Wortleitungspaar 52 Bezug, wobei
jedoch entsprechende Konstruktionen auch für das
Wortleitungspaar 54 vorgesehen sind.
Der Wafer 50 wird zur Schaffung der Wortleitungen
56, 58 sowie zum Definieren von Bereichen zur
Bildung von Speicherknoten-Stapelkondensatoren und
vergrabenen Kontakten für diese hergestellt, wobei
die einzelnen Stapelkondensatoren einander benach
barte Wortleitungen 56 und 58 überlappen, wie dies
aus der nachfolgenden Beschreibung noch deutlicher
wird. Einander benachbarte Wortleitungen 56, 58
besitzen erste Trennbereiche 64 zwischen sich,
innerhalb derer Speicherknotenkondensatoren und
jeweilige vergrabene Kontakte gebildet werden.
Außerdem beinhalten die Wortleitungen 56 und 58
zweite Trennbereiche 66, wobei sich die Trennbe
reiche 64 und 66 zwischen sowie längs der im we
sentlichen parallelen Wortleitungen 56, 58 relativ
zueinander abwechseln. Die ersten Trennbereiche 64
besitzen eine im wesentlichen konstante erste
Trenndistanz 68 (Fig. 1 und 3), die den minimalen
Abstand zwischen den Wortleitungen 56 und 58 in den
ersten Trennbereichen 64 darstellt. Die zweiten
Trennbereiche 66 besitzen eine zweite Trenndistanz
70, die den Abstand zwischen den Wortleitungen 56
und 58 in den zweiten Trennbereichen 66 definiert.
Wie zu erkennen ist, ist die zweite Trenndistanz 70
kleiner als die erste Trenndistanz 68.
Wie in den Fig. 5 und 6 zu sehen ist, wird eine
Isolierschicht 72 mit einer ersten ausgewählten
Dicke oben auf dem Wafer 50 sowie zwischen den
Wortleitungen 56 und 58 aufgebracht. Die erste
ausgewählte Dicke ist größer als die Hälfte der
zweiten Trenndistanz 70, um die zweiten Trennbe
reiche 66 zwischen den Wortleitungen 56 und 58 in
der dargestellten Weise mit Isoliermaterial zu
füllen. Die erste ausgewählte Dicke ist geringer
als die Hälfte der ersten Trenndistanz 68, um
innerhalb des ersten Trennbereichs 64 zwischen den
Wortleitungen 56 und 58 einen Raum 74 zu bilden,
der eine Breite 76 aufweist.
Unter Bezugnahme auf die Fig. 7 und 8 wird die
Isolierschicht 72 isotrop geätzt, und zwar entweder
unter Verwendung einer Naßätztechnik oder einer
Trockenätztechnik, um den Raum 74 innerhalb des
ersten Trennbereichs 64 zu verbreitern, um eine
Maximierung der Kondensatorfläche zu ermöglichen,
wie dies nachfolgend noch deutlicher wird. Ein
solcher isotroper Ätzvorgang reduziert die Dicke
der Schicht 72 in der dargestellten Weise, und es
verbleibt ein breiterer Raum 74 mit einer Dicke
bzw. Breite 78.
Unter Bezugnahme auf die Fig. 2, 9 und 10 wird der
Wafer 50 selektiv in ein Muster gebracht und ge
ätzt, um in dem darunterliegenden Substrat vergra
bene Kontakte 80 zu definieren. Umrisse 81 von
aktiven Bereichen sowie Bitleitungskontakte 83 sind
in Fig. 2 zu sehen.
Unter Bezugnahme auf die Fig. 11, 12 und 13 wird
eine Schicht 82 aus leitfähigem Material, bei dem
es sich typischerweise um leitfähig dotiertes
Polysilizium handelt, mit einer zweiten ausgewähl
ten Dicke innerhalb des Raums 74 auf den Wafer 50
aufgebracht, wobei dieses Material die vergrabenen
Kontakte 80 auffüllt. Die zweite ausgewählte Dicke
ist geringer als die Hälfte der Breite 78 des ver
breiterten Raums 74, um eine Maximierung des für
Kapazitätszwecke zur Verfügung stehenden Oberflä
chenbereichs zu ermöglichen. Danach wird Photore
sist 84 in der dargestellten Weise aufgebracht,
belichtet und entfernt.
Unter Bezugnahme auf die Fig. 14 und 15 wird die
Polysiliziumschicht 82 zum Definieren unterer
Speicherknoten-Kondensatorplatten 86 in ein Muster
gebracht.
Unter Bezugnahme auf die Fig. 16 und 17 werden eine
gemeinsame Schicht aus Kondensator-Zellendielektri
kum 88 und einer oberen Speicherknoten-Kondensator
platte 90 oben auf dem Wafer sowie über der unteren
Speicherknoten-Kondensatorplatte 86 zur Bildung
von Stapelkondensatoren vorgesehen. Dadurch wird
eine Reihe von Stapelkondensatoren hergestellt, die
zwischen sowie längs der Paare von Wortleitungen
gebildet sind.
Wie insbesondere in den Fig. 2 und 13 zu sehen ist,
beinhalten das erste und das zweite Wortleitungs
paar 52 und 54 zwischen sich eine Minimal-Trenn
distanz 92. Die Minimal-Trenndistanz 92 ist ge
ringer als die erste Trenndistanz 68, wobei die
erste ausgewählte Dicke der Oxidschicht 72 größer
ist als die Hälfte der Minimal-Trenndistanz 92.
Bei dem vorstehend beschriebenen Ausführungsbei
spiel werden zwischen Bereichen für vergrabene
Kontakte von Kondensatoren Wortleitungslücken ak
zeptabler Größe zum Maximieren der Kapazität ge
schaffen, während zwischen anderen Bereichen der
Wortleitungen vorhandene Wortleitungslücken in
Richtung nach unten geregelt bzw. reduziert sind,
um zwischen den Speicherknoten Regionen zu schaf
fen, die mit Isoliermaterial gefüllt sind. Dadurch
wird das beim Stand der Technik auftretende Ausläu
fer-Problem umgangen. Es ergibt sich eine zuver
lässigere und kompaktere integrierte Schaltungskon
struktion.
Claims (4)
1. Halbleiterbearbeitungsverfahren zur Herstellung
integrierter Speicherschaltungen mit Stapelkonden
satoren,
mit folgenden Schritten:
mit folgenden Schritten:
- a) Ausbilden eines Halbleiterwafers (50) zur Schaffung eines Paares einander benachbarter, im wesentlichen paralleler und voneinander beabstandeter Wortleitungen (56, 58; 60, 62) und zum Definieren von Bereichen zur Bildung von Speicherknoten-Stapelkondensatoren sowie vergrabenen Kontakten (80) für diese, wobei die einzelnen Stapelkondensatoren das Paar einander benachbarter Wortleitungen überlap pen;
- b) wobei das Paar einander benachbarter Wortlei tungen zwischen sich erste Trennbereiche (64) beinhaltet, innerhalb derer Speicherknoten-Kondensatoren und jeweilige vergrabene Kontak te (80) geschaffen werden, und das Paar einan der benachbarter Wortleitungen zwischen sich zweite Trennbereiche (66) beinhaltet, wobei sich die ersten und die zweiten Trennbereiche (64, 66) zwischen und längs der im wesentli chen parallelen und voneinander getrennten Wortleitungen relativ zueinander abwechseln und die ersten Trennbereiche (64) eine erste Trenndistanz (68) aufweisen, die den Abstand zwischen dem Wortleitungspaar (56, 58; 60, 62) in den ersten Trennbereichen (64) definiert und die zweiten Trennbereiche (66) eine zweite Trenndistanz (70) aufweisen, die den Abstand zwischen dem Wortleitungspaar in den zweiten Trennbereichen (66) definiert, wobei die zweite Trenndistanz (70) geringer als die erste Trenndistanz (68) ausgewählt wird;
- c) Ausbilden einer Isolierschicht (72) in einer ersten ausgewählten Dicke oben auf dem Wafer (50) und zwischen dem Wortleitungspaar, wobei zum Füllen der zweiten Trennbereiche (66) zwischen dem Wortleitungspaar mit Isoliermate rial die erste ausgewählte Dicke größer als die Hälfte der zweiten Trenndistanz (70) aus gebildet wird und zur Schaffung eines eine bestimmte Breite aufweisenden Raumes (74) innerhalb der ersten Trennbereiche (64) zwischen dem Wortleitungspaar die erste ausge wählte Dicke geringer als die Hälfte der ersten Trenndistanz (68) ausgebildet wird;
- d) selektives Entfernen von Bereichen der Iso lierschicht (72) innerhalb der ersten Trennbe reiche (64) zum Definieren von vergrabenen Kontakten (80) in dem darunterliegenden Sub strat;
- e) Aufbringen einer Schicht (82) aus leitfähigem Material in einer zweiten ausgewählten Dicke oben auf dem Wafer (50) und innerhalb des Raumes (74);
- f) Mustergebung der Schicht (82) aus leitfähigem Material zum Definieren unterer Speicherkno ten-Kondensatorplatten; und
- g) Aufbringen eines Kondensatordielektrikums (88) und oberer Speicherknoten-Kondensatorplatten (90) über den unteren Speicherknoten-Kondensa torplatten (86)
2. Halbleiterbearbeitungsverfahren nach Anspruch 1, dadurch gekenn
zeichnet, daß die zweite ausgewählte Dicke geringer als die Hälfte
der Breite (78) des Raumes (74) ausgewählt wird.
3. Halbleiterbearbeitungsverfahren nach Anspruch 1 oder 2, gekenn
zeichnet durch isotropes Ätzen der Isolierschicht (72) vor dem
Ätzen der vergrabenen Kontakte (80) zum Verbreitern des Raumes
(74) innerhalb des ersten Trennbereichs (64) vor dem Aufbringen
der Schicht (82) aus leitfähigem Material.
4. Halbleiterbearbeitungsverfahren nach einem der Ansprüche 1 bis 3,
gekennzeichnet durch
- a) Ausbilden des genannten Paares von Wortleitungen als erstes Wortleitungspaar (56, 58) sowie
- b) durch Ausbilden des Halbleiterwafers (50) zur Schaffung eines zweiten Paares einander benachbarter, im wesentlichen paralleler und voneinander beabstandeter Wortleitungen (60, 62), die dem ersten Wortleitungspaar (56, 58) im wesentlichen parallel benachbart positioniert sind und als Spiegelbild des ersten Wortleitungspaares ausgebildet sind,
- c) wobei das erste und das zweite Wortleitungspaar (56, 58; 60, 62) eine Minimal-Trenndistanz (92) beinhalten, wobei die Mini mal-Trenndistanz (92) geringer als die erste Trenndistanz (68) gewählt wird und die erste ausgewählte Dicke größer als die Hälfte der Minimal-Trenndistanz (92) gewählt wird.
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