DE4291263C2 - Digitaler Frequenzsynthesizer sowie digitales Frequenzsteuerverfahren zum Modulieren eines Eingangssignals auf ein Trägersignal - Google Patents

Digitaler Frequenzsynthesizer sowie digitales Frequenzsteuerverfahren zum Modulieren eines Eingangssignals auf ein Trägersignal

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Description

Die vorliegende Erfindung betrifft einen digitalen Frequenzsyn­ thesizer sowie ein digitales Frequenzsteuerverfahren zum Modu­ lieren eines Eingangssignals auf ein Trägersignal.
US-A-4 810 977 zeigt in Zusammenhang mit Fig. 1 eine PLL- Schaltung, bei der die von einem VCO 11 gelieferte Frequenz durch die Differenz zwischen einem Referenzsignal und dem durch einen bestimmten Wert geteilten Ausgangssignal des VCOs be­ stimmt wird. Diese voreingestellte Ausgangsfrequenz des VCOs wird durch Addieren des Eingangssignals mit dem Differenzsignal in einer Additionseinrichtung 19 moduliert. Eine zusätzliche Modulation wird ferner dadurch bewirkt, daß das Eingangssignal in einem A/D-Wandler digitalisiert wird und, nachdem es in einem Dekadenaddierer mit einem digitalen Signal aus dem Bus 18 addiert wurde, einem Teiler 15 zugeführt wird, um dessen Teil­ wert zu beeinflussen.
Die Frequenzsynthese mit phasenverriegelter Schleife (PLL) ist eine wohlbekannte Technik zum Erzeugen eines aus vielen verbundenen Signalen eines frequenzvariablen, span­ nungsgesteuerten Oszillators (VCO). In einem PLL mit einer einzigen Schleife wird das Ausgangssignal des VCO mit einem programmierbaren Frequenzteiler gekoppelt, der durch eine ausgewählte, ganze Zahl teilt, um ein geteiltes Frequenzsi­ gnal an einen Phasendetektor anzulegen. Der Phasendetektor vergleicht das geteilte Frequenzsignal mit einem Bezugssi­ gnal von einem anderen Oszillator mit fester Frequenz, der oft für seine Frequenzstabilität über die Zeit und unter Um­ gebungsänderungen ausgewählt wird. Alle Phasenunterschiede zwischen dem geteilten Frequenzsignal und dem Bezugssignal werden von dem Phasendetektor ausgegeben, über ein Schlei­ fenfilter gekoppelt und an den VCO in einer Weise angelegt, die bewirkt, daß der VCO die Frequenz so ändert, daß der Phasenfehler zwischen dem frequenzgeteilten Signal und dem Bezugssignal minimiert wird. Da der programmierbare Teiler nur durch ganze Zahlen teilt, ist die Schrittweite der Aus­ gangsfrequenz auf die Frequenz des Bezugssignals beschränkt.
Um die Beschränkungen des PLL mit einfacher Schleife zu überwinden, wurden programmierbare Frequenzteiler entwik­ kelt, die in der Lage sind, wirkungsvoll durch nicht-ganze Zahlen zu teilen. Es werden Schritthöhen für die Ausgangs­ frequenz erhalten, die Bruchteile der Bezugssignalfrequenz sind, während eine hohe Bezugsfrequenz und eine breite Schleifenbandbreite beibehalten werden. Solche Synthesizer sind allgemein als Bruchteil-N-Synthesizer bekannt und eine Diskussion über Bruchteil-N-Synthesizer kann im US-Patent 4 816 774 gefunden werden.
Die Bezugssignalfrequenz des Bruchteil-N-Synthesizers wird also durch die Schritthöhe der VCO-Ausgangsfrequenz multipliziert mit dem Nenner des programmierbaren Teilers bestimmt. Bruchteil-N-Synthesizer erlauben die Verwendung einer Bezugsfrequenz, die viel höher ist als der tatsächli­ che Kanalabstand, und erlauben den Ausführungen, höhere Bandbreiten aufgrund niedriger Fehlerfrequenzausgaben zu verwenden. Breitere Bandbreiten erlauben schnellere Verrie­ gelungszeiten und die Möglichkeit einer an den Referenzein­ gang oder das fraktionelle Teilerschema angelegten Breit­ bandmodulation.
Die Steuerung des Teilers eines programmierbaren Fre­ quenzteilers wird üblicherweise über eine Mehrfachbit-Binär­ zahl aufrecht erhalten, die an den programmierbaren Fre­ quenzteiler angelegt wird. Die Binärzahl für einen Bruch­ teil-N-Synthesizer wird in einem digitalen Netzwerk erzeugt und mit dem programmierbaren Frequenzteiler gekoppelt. Die Beschreibung von Teilersteuerungen kann in den US-Patenten 5 055 800, 5 070 310 und 5 093 632 gefunden werden.
Die Modulation eines Bruchteil-N-Synthesizers wurde er­ reicht durch Addieren oder Subtrahieren eines digitalen Werts, der dem Modulationssignal entspricht, von der an den programmierbaren Teiler, der den Teilerwert bestimmt, ange­ legten, digitalen Zahl. Eine derartige Modulationstechnik wurde im US-Patent 5 055 802 beschrieben. Dort ist die Modulation mit einem Bruchteil-N-Synthesizer als die sech­ zehn niederwertigsten Bits einer vierundzwanzig-Bit Kanal­ steuerungszahl verbunden.
Eine automatische Frequenzsteuerung (AFC) einer Funkaus­ rüstung wird üblicherweise durch Verursachen von Feinkorrek­ turen an der Frequenz eines Bezugsoszillators auf der Basis eines Standards höherer Stabilität erreicht. Ein Beispiel einer AFC, die von einem externen Standard abgeleitet wird, ist in dem US-Patent 4 887 050 beschrieben, in dem ein Frequenzunterschied zwischen einem empfangenen Signal und einem lokalen Oszillator eines digitalen Empfängers in im wesentlichen einem Schritt korrigiert wird.
Solche AFC-Netzwerke für digitale Empfänger erfordern jedoch eine Umwandlung von der digitalen Detektion, die durch den digitalen Empfänger durchgeführt wird, in ein ana­ loges Korrektursignal, das an den lokalen Oszillator anzule­ gen ist. Die Umwandlung erfordert zusätzliche Komponenten. Daher wäre es vorteilhaft, einen digitalen Synthesizer her­ zustellen, in dem die AFC mit der Modulation kombiniert wer­ den könnte und die AFC-Digital/Analogumwandlung weggelassen werden könnte.
Es ist die Aufgabe der vorliegenden Erfindung, einen digitalen Frequenzsynthesizer sowie ein digitales Frequenzsteuerverfahren anzugeben, bei dem das vom VCO gelieferte Trägersignal sehr ge­ nau einstellbar ist.
Diese Aufgabe wird durch die Gegenstände der Patentansprüche 1 und 3 gelöst.
Bevorzugte Ausführungsformen der vorliegenden Erfindung sind Gegenstand der Unteransprüche.
Im folgenden werden bevorzugte Ausführungsformen der vorliegen­ den Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Dabei zeigen die Zeichnungen im einzelnen:
Fig. 1 ist ein Blockdiagramm eines Funk­ sende/Empfängers, der die vorliegende Erfindung verwenden kann.
Fig. 2 ist ein Blockdiagramm eines Synthesizers für den Sende/Empfänger der Fig. 1, der die vorliegende Erfindung verwenden kann.
Fig. 3 ist ein Blockdiagramm eines digitalen Netzwerkes für einen Bruchteil-N-Synthesizers, der in dem Funk- Sende/Empfänger der Fig. 1 nützlich ist.
Fig. 4 ist ein Z-Transformationsdiagramm eines Wellenak­ kumulators zweiter Ordnung für das digitale Netzwerk der Fig. 3.
Fig. 5 ist ein Blockdiagramm des Modulationsverarbei­ tungsnetzwerks der Fig. 2, das die vorliegende Erfindung verwenden kann.
Ein digitaler Funk-Sende/Empfänger, wie der in einem di­ gitalen Funktelephon nützliche und in Fig. 1 gezeigte, kann auf vorteilhafte Weise die vorliegende Erfindung verwenden. Eine Art von digitalen Funk-Sende/Empfängern, die eine Ver­ sion eines multiplen Zeitteilerzugriffs verwenden, kann in dem digitalen, GSM-Pan-Europäischen Funktelephonsystem ver­ wendet werden. Dieses System erfordert eine Funkausrüstung, die zu schnellen Frequenzänderungen mit GMSK-Modulation für das Senden von digitalen Daten und digitalisierter Sprache in der Lage ist.
Um die schnellen Frequenzänderungen und die Modulation zu erreichen, während fehlerhafte Signal- und Rauschpegel niedrig gehalten werden, wird ein Multiakkumulator-Bruch­ teil-N-Synthesizer in dem hier beschriebenen, bevorzugten Ausführungsbeispiel verwendet. Die richtige Modulation wird durchgeführt durch eine Nachschlagtabelle, die einen zu sen­ denden Eingabedatenstrom in instantane Frequenzverschiebun­ gen für den Bruchteil-N-Synthesizer umwandelt. Der Schleifenteilerwert des Synthesizers wird so eingestellt, daß er der für das GNSK-modulierte Signal erforderlichen, instantanen Frequenzverschiebung folgt.
Wie in den zuvor erwähnten US-Patentanmeldungen US 5 055 802 "Multiaccumulator Sigma-Delta Fractional-N Synthesis", eingereicht im Namen von Hietala et al. am 30. April 1990; US 5 055 800 "Fractional N/M Synthesis", eingereicht im Namen von Black et al. am 30. April 1990; US 5 070 310 "Multiple Latched Accumulator Fractional-N Synthesis", eingereicht im Namen von Hietale et al. am 31. August 1990; und US 5 093 632 "Latched Accumulator Fractional-N Synthesis with Residual Error Re­ duction", eingereicht im Namen von Hietale et al. am 31. Au­ gust 1990, beschrieben, wird die Bruchteil-N-Synthesizerkon­ figuration des bevorzugten Ausführungsbeispiels mit großen Akkumulatoren betrieben, um Fehlersignale zu eliminieren, um D/A-Korrekturen zu erzeugen, um diskrete Fehlersignale zu reduzieren, und um eine direkte digitale Modulation für den PLL zu erzeugen. Es können in der vorliegenden Erfindung entweder Wellen- oder Speicherakkumulatoren verwendet wer­ den, ohne den Umfang der Erfindung zu beeinträchtigen.
Wie in Fig. 1 gezeigt, erzeugt ein Bezugsoszillator 101 ein Bezugssignal Fr, das über die Zeit und bei extremen Umge­ bungen in der Frequenz relativ konstant bleibt und das an den Frequenzsynthesizer 103 angelegt wird. Der Ausgang des Synthesizers wird sowohl von dem Empfänger 105 als auch dem Sender 107 verwendet, um den lokalen Oszillator und das mo­ dulierte Sendesignal zu erzeugen. Die Steuerung der Funktio­ nen des Sende/Empfängers, wie etwa die Frequenz des Be­ triebskanals, wird von der logischen Steuerungsfunktion 109 erzeugt.
Der Synthesizer 103 der Fig. 2 verwendet einen span­ nungsgesteuerten Oszillator (VCO) 201, der in einem Fre­ quenzband zwischen 890 und 915 MHz arbeitet, wenn er dem Sender 107 einen Träger bereitstellt, und der in einem Fre­ quenzband zwischen 802 und 827 MHz arbeitet, wenn er dem Empfänger 105 ein Signal bereitstellt. Weitere Ausführungs­ beispiele, wie etwa ein direkter Umwandlungsempfänger können unterschiedliche Frequenzbänder verwenden. Die Ausgangsfre­ quenz des VCO 201 ist außerdem mit dem programmierbaren Fre­ quenzteiler 203 verbunden, wo die Frequenz des VCO-Ausgangs­ signals durch einen Teiler, der einen von einem digitalen Netzwerk 200 und durch die Grobkanaleinstellung bestimmten Wert besitzt, geteilt wird. Die geteilte VCO-Ausgangssignal­ frequenz wird in einem Phasenkomparator 205 mit dem Signal FR des Bezugsoszillators 101 verglichen. Der resultierende Vergleichsausgang des Phasenkomparators 205 wird an ein her­ kömmliches Schleifenfilter 209 und dann als ein Steuerungs­ signal an den VCO 201 gekoppelt.
Wenn der Synthesizer 103 dem Empfänger 105 ein lokales Oszillatorsignal zur Verfügung stellt, legt das VCO 201 ein Signal an einen Empfängermixer 211 an, der ein von einer An­ tenne 213 empfangenes, und über ein Filter 215 angekoppeltes Signal in eine Frequenz umwandelt, die nach Filterung durch ein Filter 217 von einem Demodulator 219 demoduliert werden kann. Das Ausgangssignal des VCO 201 wird auch mit einem Di­ vidierer 221 gekoppelt, bevor es an das Frequenzsynthesizer­ steuerungsnetzwerk 223 angelegt wird. Das Signal von dem Di­ vidierer 221 dient als Referenz für den zweiten lokalen Emp­ fängeroszillator, der den VCO 225 und die Synthesizersteue­ rung 223 umfaßt. Der Teiler des Dividierers 221 wird durch die Steuerungslogik 109 bestimmt. Der Ausgang eines zweiten VCO 225 ist über einen Phasenverschieber 231 mit einem Nixer 227 und einem Mixer 229 gekoppelt. Ein in Phase befindliches Signal (I) und ein um 90° phasenverschobenes Signal (Q) wer­ den aus dem umgewandelten Empfangssignal entwickelt und als Information von dem Demodulator 219 ausgegeben. Die um 90° phasenverschobenen Signale können auch in dem Demodulator 210 und der Steuerungslogik 109 kombiniert werden, wie in dem US-Patent 4 887 050 gezeigt, so daß die Kanalverschie­ bung von der Steuerungslogik 109 eine Frequenzdifferenz, falls eine vorhanden ist, zwischen dem empfangenen Signal und dem von dem VCO 201 ausgegebenen Signal darstellt. Die Kanalverschiebung ist mit dem Modulationsverarbeitungsnetz­ werk 215 gekoppelt, ohne von dem Digitalbereich in ein Ana­ logsignal umgewandelt werden zu müssen.
In Fig. 3 ist ein Blockdiagramm für ein digitales Wel­ lennetzwerk zweiter Ordnung (zwei Akkumulatoren) für einen Bruchteil-N-Synthesizer mit, in dem bevorzugten Ausführungs­ beispiel, einer Addiererlänge D, die gleich einer hohen Zahl (2²⁴) ist. Ein erster Akkumulator 301 erhält eine vierund­ zwanzig Biteingabe von dem Modulationsverarbeitungsnetzwerk 215 als die niederwertigsten Bits (LSB) für einen 27-Bit Ad­ dierer 303, und drei Rückkopplungsbits werden als die drei höchstwertigsten Bits (NSB) der Eingabe in den Addierer 303 eingegeben. Der Ausgang des Addierers 303 (27 Bit breit) wird in einen Datenspeicher 307 eingegeben.
Die Ausgabe des Datenspeichers 307 wird an den Addierer 303 gekoppelt, um den Akkumulator in die Lage zu versetzen, eine Integration der Ausgangszahl des Modulationsverarbei­ tungsnetzwerks 215 zu erzeugen. Die Ausgabe des Addierers 303 wird auch in drei NSB- und vierundzwanzig LSB-Bits auf­ gespalten; die vierundzwanzig LSB-Bits werden mit einem Ad­ dierer 309 in einem zweiten Akkumulator 311 gekoppelt. Die drei MSB-Bits werden in einem Drei-Bit-Addierer zu den drei Rückkopplungs-MSB-Bits addiert, wobei das Ergebnis mit dem Addierer 309 gekoppelt wird. Die integrierte siebenundzwan­ zig Bitausgabe des zweiten Akkumulators 311 wird mit einem 27-Bit-Addierer (Rückkopplungslogik) 317 gekoppelt, welcher eine mit Vorzeichen versehene Drei-Bit-Ausgabe erzeugt, in­ dem er berücksichtigt, ob die Summe des Addierers 309 klei­ ner als -2D, kleiner als -D, größer als +D, oder größer als +2D ist. Die Drei-MSB-Bit-Ausgabe der Rückkopplungslogik 317 ist als FÜHRE DURCH mit dem programmierbaren Frequenzteiler 203 gekoppelt. Die drei MSB-Bits werden außerdem von der Rückkopplungslogik 317 zum ersten Akkumulator 301 und zum Drei-Bit-Addierer 313 zurückgeführt. Somit wird ein digita­ les Netzwerk 200 zweiter Ordnung mit einem Z-Transformati­ onsmodell wie in Fig. 4 gezeigt in dem Bruchteil-N-Synthesi­ zer des bevorzugten Ausführungsbeispiels verwendet.
Die Modulationsinformation wird an das Nodulationsverar­ beitungsnetzwerk 215, wie in Fig. 2 gezeigt, als die sechs­ zehn niederwertigsten Bits der vierundzwanzig LSB-Bits der Kanalsteuerung angelegt. In einem entsprechend dem GSM-Sy­ stem entworfenen Sende/Empfänger beträgt die Datenrate 270,83333 kb mit einem BT-Produkt von 0,3. Dies führt zu ei­ ner Frequenz von etwa 82 kHz, die mit geringer Verzerrung als Modulation durch den PLL geführt werden muß.
Fig. 5 ist ein Blockdiagramm des Modulationsverarbei­ tungsnetzwerks 215. In dem bevorzugten Ausführungsbeispiel werden die von dem Sender 107 zu sendenden Modulationsdaten in das Verschieberegister 503 getaktet. Für den in dem GSM- Funktelephonsystem zu verwendenden Sende/Empfänger werden die eingehenden Modulationsdaten (digitalisierte Stimme, Faksimile, usw.) Fünf-Bitweise bearbeitet, um die Frequenz­ trajektorie des gesendeten Signals zu bestimmen. Demzufolge sind während jedes Bittaktzyklus 32 Frequenz-zu-Zeit-Kurven (2⁵) vorhanden, und jede dieser Kurven wird in dem herkömm­ lichen ROM 505 gespeichert. Die Daten werden seriell in das Verschieberegister 503 geladen, so daß das augenblickliche und die vier vorhergehenden Bits vorhanden sind. Diese fünf Bits sind Eingaben als Adreß-MSB-Bits für den ROM 505 und zeigen auf den ROM-Speicherplatz, der die benötigte Fre­ quenz-zu-Zeit-Kurve enthält. Dann wird die Kurve unter Ver­ wendung eines Taktes zum Antreiben eines herkömmlichen Zäh­ lers 507, der sequentiell die ROM-Adressen über die Adreß- LSB-Bits des ROMs 505 adressiert, ausgegeben, um die Fre­ quenz-zu-Zeit-Kurve zu erzeugen. Bei der nächsten Bittakt­ zeit geht das Verschieberegister 503 voran und es wird auf eine neue Frequenz-zu-Zeit-Kurve gezeigt und diese wird da­ nach in einen Drei-Eingangs-Addierer 509 ausgetaktet. In dem bevorzugten Ausführungsbeispiel ist der Takt ein sechs zehn­ faches Vielfaches des Bittaktes.
Die Kanalverschiebung, die von der Steuerungslogik 109 ausgegeben wird, stellt eine feine, automatische Frequenz­ steuerung (AFC) dar, die von dem erhaltenen Signal abgelei­ tet wird und in zwei Eingänge des Drei-Eingangsaddierers 509 eingegeben wird. Die Steuerungslogik 109 bestimmt den AFC- Wert während des Empfangszeitintervalls des GSM-Funktele­ phonsystems und legt über den Addierer 509 eine sechszehn Bit breite AFC an die LSB-Bits des Ausgangs des ROM 505 an. Die digitale Addition führt zu einer Verschiebung der an das digitale Netzwerk 200 angelegten Daten. Diese Technik des Verbindens der feinen AFC-Information mit der Synthesizer­ schleife führt zu einer Verringerung der Ana­ log/Digitalwandler und der Oszillatorverformschaltkreise im Vergleich zu einer herkömmlichen AFC-Ausführung.

Claims (4)

1. Digitaler Frequenzsynthesizer zum Modulieren eines Ein­ gangssignals auf ein Trägersignal und zum Steuern der Träger­ signalfrequenz entsprechend einer vorbestimmten Frequenz, wobei der digitale Frequenzsynthesizer aufweist:
eine Einrichtung (201) zum Erzeugen des Trägersignals;
eine Einrichtung (203), die mit der Einrichtung zum Erzeugen des Trägersignals gekoppelt ist, zum Teilen der Trägersignal­ frequenz gemäß einem ausgewählten Teilerwert;
eine Einrichtung zum Vergleichen der geteilten Trägerfrequenz mit einer Referenzfrequenz und zum Steuern der Einrichtung zum Erzeugen des Trägersignals in Abhängigkeit des Vergleichser­ gebnisses:
eine Einrichtung (503, 505, 507) zum Umwandeln des Eingangs­ signals in einen aus einer Vielzahl von vorgegebenen Werten;
eine Einrichtung (109) zum Erzeugen eines Offset-Wertes, der einer Differenz zwischen der Frequenz des Trägersignals und der vorbestimmten Frequenz entspricht, und
eine Einrichtung (509) zum Addieren des Offset-Wertes zu dem von der Einrichtung zum Umwandeln gelieferten Wert um ein Steuersignal zum Verändern des von der Einrichtung zum Teilen verwendeten Teilerwertes zu erzeugen.
2. Digitaler Frequenzsynthesizer nach Anspruch 1, bei dem die vorbestimmte Frequenz aus einem empfangenen Signal abgeleitet wird, um dadurch eine automatische Feineinstellung für die von der Einrichtung zum Erzeugen des Trägersignals gelieferten Frequenz zu erreichen.
3. Digitales Frequenzsteuerverfahren zum Modulieren eines Ein­ gangssignals auf ein Trägersignal, wobei das Verfahren fol­ gende Schritte aufweist:
Erzeugen eines Trägersignals;
Dividieren der Trägersignalfrequenz durch einen Teilwert;
Vergleichen der geteilten Trägersignalfrequenz mit einer Refe­ renzfrequenz mit Berücksichtigung des Vergleichsergebnisses bei der Erzeugung des Trägersignals;
Umwandeln des Eingangssignals in einen aus einer Vielzahl von vorgegebenen Werten;
Erzeugen eines Offset-Wertes, der einer Differenz zwischen der Frequenz des Trägersignals und einer vorbestimmten Frequenz entspricht;
Addieren des Offset-Wertes mit dem Wert, in den das Eingangs­ signal gewandelt wurde, um ein Steuersignal zu erzeugen, durch das der Teilwert, durch den die Trägersignalfrequenz dividiert wird, verändert wird.
4. Verfahren nach Anspruch 3, bei dem die vorbestimmte Fre­ quenz aus einem empfangenen Signal abgeleitet wird, um somit eine automatische Feineinstellung für das erzeugte Träger­ signal zu erreichen.
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