DE4340405A1 - Verfahren zur Herstellung einer Halbleitereinrichtung - Google Patents

Verfahren zur Herstellung einer Halbleitereinrichtung

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Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf ein Verfahren zur Herstellung von Halbleitereinrichtungen und im be­ sonderen auf ein Verfahren zur Bildung eines Wannenbereiches mit einer vorgeschriebenen Dotierungskonzentrationsverteilung, der sich in einem Bereich unter einer isolierenden Trennschicht be­ findet.
Ein typisches Beispiel einer Halbleitereinrichtung mit MOS-Tran­ sistoren, die auf einer Hauptoberfläche von Wannen gebildet sind, welche auf einem Halbleitersubstrat gebildet sind, ist ein kom­ plementäres MOS-Bauelement (im nachfolgenden als CMOS-Bauelement bezeichnet). Ein CMOS-Bauelement ist dadurch charakterisiert, daß ein n-Kanal MOS-Transistor und ein p-Kanal MOS-Transistor in ei­ nem einzigen Halbleitersubstrat gebildet sind. Der Leistungsver­ brauch eines CMOS-Bauelementes ist vorteilhaft sehr klein, da ein Gleichstrom, der zwischen Versorgungsspannungsanschlüssen fließt, sehr klein ist. Nun wird die Struktur eines herkömmlichen CMOS- Bauelementes in Verbindung mit den Zeichnungen beschrieben.
Fig. 43 ist eine Teilschnittansicht, die die Struktur eines her­ kömmlichen CMOS-Bauelementes zeigt. Eine n-Wanne 5 und eine p- Wanne 6 mit voneinander verschiedenen Leitfähigkeitstypen sind in einem Oberflächenbereich eines p-Typ Siliziumsubstrates 1 gebil­ det. Eine Isolationsoxidschicht (Feldoxidschicht) 2 zur Elementi­ solation ist in einem vorgeschriebenen Bereich auf Oberflächen der n-Wanne 5 und der p-Wanne 6 gebildet. Ein p-Kanal MOS-Transi­ stor 50 ist auf einer Oberfläche der n-Wanne 5 gebildet. Ein n- Kanal MOS-Transistor 60 ist auf einer Oberfläche der p-Wanne 6 gebildet. Der p-Kanal MOS-Transistor 50 hat eine Gateelektrode 8 und ein Paar von p⁺-Dotierungsbereichen 9a, 9b, die räumlich ent­ fernt voneinander angeordnet sind. Der n-Kanal MOS-Transistor 60 hat eine Gateelektrode 8 und ein Paar von n⁺-Dotierungsbereichen 10a, 10b, die räumlich entfernt voneinander angeordnet sind. Ob­ wohl in jeder n-Wanne 5 und p-Wanne 6 in Fig. 43 nur ein Transi­ stor beschrieben ist, sind üblicherweise eine Mehrzahl von MOS- Transistoren und andere Funktionselemente gebildet.
Die CMOS-Struktur ist jedoch empfindlich auf ein Latch-up Phäno­ men bei dem ein übermäßiger Strom über die Versorgungsspannungs­ anschlüsse fließt, wobei Elemente zerstört werden. Das Latch-up bezeichnet hierin ein Phänomen, bei dem parasitäre pnp- und npn- Bipolartransistoren in einem CMOS-Bauelement gebildet sind, um einen pnp-Thyristor zwischen dem Versorgungspotential (VDD) und dem Erdpotential (Grundpotential) GND (VSS) zu formen, und daher fließt fortwährend Strom zwischen VDD und GND wenn ein äußeres Rauschen angelegt ist, was zum Ausfall führt.
Fig. 44 ist eine Querschnittsdarstellung, die schematisch einen parasitären Thyristor zeigt, der in einem CMOS-Bauelement, dem­ selben, das in Verbindung mit Fig. 43 beschrieben ist, gebildet ist. Wenn in Fig. 44 die Dotierungskonzentrationen der n-Wanne 5 und der p-Wanne 6 niedrig sind, nimmt der Spannungsabfall (Spannungsabfall entsprechend der Widerstände Rn, Rp) zu, wenn irgendein Spannungsstoß angelegt wird, und Strom fließt über diese Wannenbereiche. Somit wird an die Emitter-Basis Bereiche des parasitären pnp-Bipolartransistors Q1 und des parasitären npn-Bipolartransistors Q2 eine Vorspannung angelegt. Daher sind diese parasitären Transistoren in Betrieb, und das oben beschrie­ benen Latch-up Phänomen tritt wahrscheinlich ein.
Eine sogenannte Retrograde-Wannenstruktur mit einer erhöhten Do­ tierungskonzentration auf dem Boden der Wanne wird zum Zweck der Verbesserung der Festigkeit gegenüber dem Latch-up Phänomen ver­ wendet. Die Retrograde-Wanne wird üblicherweise durch Implantie­ ren von Dotierungsionen mit hoher Energie in ein Halbleitersub­ strat gebildet.
Eine Methode zur Bildung einer Retrograde-Wanne durch Implantie­ rung von Dotierungsionen mit einer hohen Energie in ein Halblei­ tersubstrat ist zum Beispiel in "John Yuan-Tai Chen, Quadruple- Well CMOS for VLSI-Technology", IEEE Transactions on Electron De­ vices, Vol. ED-31, No. 7, July 1984 and U.S.-Patent No. 4,633,289 offenbart. Fig. 45 bis 49 sind Querschnittsansichten, die Schritte in der Herstellung einer gewöhnlichen Retrograde-Wannen­ struktur zeigen.
Unter Bezugnahme auf Fig. 45 ist eine dicke Isolationsoxidschicht 22 selektiv auf einer Oberfläche eines p-Typ Siliziumsubstrates 1 gebildet, um Elementbildungsbereiche zu trennen. Die Isolationso­ xidschicht 22 ist mittels LOCOS (lokale Oxidation von Silizium) gebildet. LOCOS ist ein Prozeß des thermischen Oxidierens einer unterliegenden Oxidschicht 3, bei der durch eine strukturierte Nitridschicht nur ein vorgeschriebener Oberflächenbereich freige­ legt ist. Die Bildung der Isolationsoxidschicht 22 definiert einen aktiven Bereich, in dem der MOS-Transistor und ähnliches gebildet werden sollen. Die unterliegende Oxidschicht 3 ist auf dem Elementbildungsbereich gebildet.
Dann wird wie in Fig. 46 veranschaulicht ist, ein Bereich zum Bilden der p-Wanne mit einem strukturierten Resist 41 bedeckt. Indem der strukturierte Resist 41 als Maske benutzt wird, werden Phosphorionen (P⁺) mit hoher Energie eine Anzahl von Malen in das Siliziumsubstrat 1 implantiert, wobei die Energie und die Implan­ tationsmenge geändert wird. Somit werden n-Typ Retrograde-Wannen 51, 52 gebildet um eine erste n-Typ-Konzentrationsmaximumlage 51a an einer tiefen Position in dem Siliziumsubstrat 1 und eine zweite n-Typ Dotierungskonzentrationsmaximumlage 51b unter der Isolationsoxidschicht 22 zu haben. Zu der Zeit wird eine Ionenimplantation mit niedriger Energie nicht durchgeführt, um eine Zunahme der Dotierungskonzentration der n-Typ-Wanne in einem flachen Bereich bis ungefähr 1000 Å (100 nm) Tiefe von der Oberfläche des Siliziumsubstrates 1 zu verhindern.
Wie in Fig. 47 veranschaulicht ist, wird nach Entfernen des strukturierten Resist 41 der n-Wannenbereich mit einem struktu­ rierten Resist 42 bedeckt. Indem der strukturierte Resist 42 als Maske benutzt wird, werden Borionen (B⁺) als p-Typ Dotierungsio­ nen mit hoher Energie eine Anzahl von Malen in das Siliziumsub­ strat 1 implantiert, wobei die Energie und die Implantationsmenge geändert werden. Somit werden p-Typ Retrograde-Wannen 61, 62 ge­ bildet, um eine erste p-Typ Dotierungskonzentrationsmaximumlage 61a an einer tiefen Position in dem Siliziumsubstrat 1 und eine zweite p-Typ Dotierungskonzentrationsmaximumlage 61b unter der Isolationsoxidschicht 22 zu haben. Wie im obigen Fall, wird eine Ionenimplantation mit niedriger Energie nicht durchgeführt, um die Zunahme der Dotierungskonzentration der p-Typ-Wanne in der Nähe der Oberfläche des Siliziumsubstrates 1 zu verhindern. Da­ nach wird, wie in Fig. 48 veranschaulicht ist, der strukturierte Resist 43 entfernt.
Zuletzt wird, wie in Fig. 49 veranschaulicht ist, nach Entfernen der unterliegenden Oxidschicht 3 wieder eine Gateoxidschicht 7 in demselben Bereich gebildet. Die Gateelektrode 8 wird auf der Gateoxidschicht 7 gebildet. Ein Paar von p⁺-Dotierungsbereichen 9a, 9b werden räumlich voneinander getrennt, mit der Gateelek­ trode 8 dazwischen, in dem n-Typ Retrograde-Wannenbereich 51 ge­ bildet. Ein Paar von n⁺-Dotierungsbereichen 10a, 10b werden räum­ lich voneinander getrennt mit der Gateelektrode 8 dazwischen, in dem p-Typ Retrograde-Wannenbereich 61 gebildet. Somit ist ein p- Kanal MOS-Transistor 50 in dem n-Typ Retrograde-Wannenbereich 51 gebildet, während ein n-Kanal MOS-Transistor 60 in dem p-Typ Re­ trograde-Wannenbereich 61 gebildet ist.
In den so gebildeten Retrograde-Wannenbereichen ist der Bereich, bei dem die ersten Dotierungskonzentrationsmaximumlagen 51a, 61a an den tiefen Stellen des Siliziumsubstrates 1 gebildet sind, wirksam im Verhindern des Latch-up Phänomens. Der Bereich mit den zweiten Dotierungskonzentrationsmaximumlagen 51b, 61b wirkt als ein Kanalsperrbereich zur Elementisolation.
Indem Maße, wie die Größe der Elemente wie eines MOS-Transistors, der in einem Halbleitersubstrat gebildet ist, reduziert ist, ist die Dicke einer Isolationsoxidschicht verringert. Ausdrücklicher gesagt, in dem Maße, wie die Breite der Elementisolation von der Größenordnung von Mikron auf die Größenordnung von Submikron ver­ ringert wird, wird die Dicke der Isolationsoxidschicht von unge­ fähr 5000 Å (500 nm) auf ungefähr 3000 Å (300 nm) reduziert.
Es wird der Grund dafür beschrieben, warum die Dicke der Isolati­ onsoxidschicht verringert wird. In dem Maße, wie die Größe von Elementen wie eines MOS-Transistors reduziert wird, sollte die Breite der Elementisolation verringert werden. Genauer gesagt, die Breite der Elementisolation sollte auf die Größenordnung von Submikron kleiner als 1 µm und noch kleiner als 0.5 µm reduziert werden. Um eine solche Elementisolationsbreite zu erreichen, muß eine Feldoxidationsbehandlung nach der Strukturierung einer Ni­ tridschicht durchgeführt werden, um eine Öffnungsbreite kleiner als 1 µm zu erhalten.
Nun wird die Beziehung zwischen den Dicken der Isolationsoxid­ schichten und den Öffnungsbreiten der Nitridschichten, wenn jede Isolationsoxidschicht unter denselben Bedingungen gebildet ist, beschrieben. Die Beziehung zwischen der Dicke der Isolationsoxid­ schicht und der Öffnungsbreite der Nitridschicht unter denselben Behandlungsbedingungen ist in "Oxidation Rate Reduction in the Submicrometer LOCOS Process", IEEE TRANSACTIONS Vol. ED-34, No. 11, November pp. 2255-2259, 1987 offenbart.
Gemäß dieser Druckschrift wurde gezeigt, daß, wenn eine Feldoxi­ dationsbehandlung unter Benutzung einer Nitridschicht mit einer Öffnungsbreite von weniger als 1 µm durchgeführt wurde, die Dicke der Isolationsoxidschicht in dem Maße verringert wurde, wie die Öffnungsbreite reduziert wurde. Das bedeutet, daß die Dicke der Isolationsoxidschicht ebenso verringert wird, wie die Breite der Elementisolation unter denselben Oxidationsbehandlungsbedingungen reduziert wird. Es kann jedoch sogar in dem Fall, bei dem eine Nitridschicht eine kleine Öffnungsbreite hat, die Dicke einer Isolationsoxidschicht durch Verlängern der Behandlungsdauer erhöht werden. So ist jedoch das Verlängern der Behandlungsdauer unvorteilhaft im Hinblick auf Verringern der Größe, weil Vogel­ schnäbel entsprechend vergrößert werden. Im Hinblick auf das vor­ hergehende ist darauf hingewiesen, daß die Dicke der Isolations­ oxidschicht in dem Maße verringert wird, indem die Breite der Elementisolation reduziert wird.
Fig. 50 ist eine Querschnittsansicht, die den Zustand der Retro­ grade-Wannenstruktur von Fig. 49 zeigt, in der die Isolations­ oxidschicht reduziert ist. Wie in Fig. 50 dargestellt ist, ist die Isolationsoxidschicht 23 in der Dicke verringert, verglichen mit der Isolationsoxidschicht 22 von Fig. 49. Entsprechend sind die zweiten Dotierungskonzentrationsmaximumlagen 51b, 61b, die die Retrograde-Wannen bilden, an Positionen näher an der Ober­ fläche des Siliziumsubstrates 1 gebildet. Dies ist deshalb so, da die Dotierungsionen in das Siliziumsubstrat 1 durch die dünne Isolationsoxidschicht 23 implantiert werden, und die zweiten Do­ tierungskonzentrationsmaximumlagen 51b, 61b, die als ein Kanal­ sperrbereich zur Elementisolation gebildet sind, an den Po­ sitionen näher an der Oberfläche des Siliziumsubstrates 1 ge­ bildet sind. Daher ist die Dotierung durch thermische Behandlung, etc., in aufeinanderfolgenden Schritten diffundiert und erreicht wahrscheinlich die Nähe der Oberfläche des Siliziumsubstrates 1. Das beeinflußt die Transistoreigenschaften, insbesondere den Sub­ stratvorspannungseffekt auf der Oberfläche des Siliziumsubstrates 1 ungünstig.
Der Substratvorspannungseffekt bezeichnet hierin den Effekt, bei dem die Schwellenspannung eines MOS-Transistors durch Anlegen ei­ ner Spannung an das Siliziumsubstrat, in dem der MOS-Transistor gebildet ist, geändert wird. Genauer gesagt, die Schwellenspan­ nung ist proportional zu der Quadratwurzel aus der Substratvor­ spannung. Die Proportionalitätskonstante ist als eine Substratef­ fektkonstante definiert. Der ungünstige Effekt auf den oben be­ schriebenen Substratvorspannungseffekt bezeichnet eine Vergröße­ rung der Substrateffektkonstante.
Fig. 51 ist eine grafische Darstellung, die die Beziehung zwi­ schen der Schwellenspannung Vth und der Substratvorspannung VBS zeigt. Wenn die Dicke einer Isolationsoxidschicht 5000 Å (500 nm) beträgt und eine Dotierungskonzentrationsmaximumlage unter der Isolationsoxidschicht vorhanden ist, wie in Fig. 51 gezeigt ist, die Substrateffektkonstante K = 0.2. In diesem Fall ist, sogar, wenn sich die Substratvorspannung VBS von 0 V auf -5 V ändert, der Änderungsgrad der Schwellenspannung Vth relativ klein. Wenn jedoch mit fortschreitender Verringerung der Größe der Elemente die Dicke der Isolationsoxidschicht auf ungefähr 2000 Å (200 nm) verringert ist, und eine Retrograde-Wanne so gebildet ist, daß eine Dotierungskonzentrationsmaximumlage unter der Iso­ lationsoxidschicht liegt, wird eine Dotierung in eine flache Lage von der Substratoberfläche aus implantiert. Dementsprechend dif­ fundiert die Dotierung aufgrund thermischer Behandlung in aufein­ anderfolgenden Schritten, was eine Zunahme der Dotierungskonzen­ tration in der Nähe der Substratoberfläche zur Folge hat. Daher wird die Substrateffektkonstante K = 0.5. Daher führt die gering­ fügige Änderung einer Substratvorspannung VBS zu einer großen Än­ derung der Schwellenspannung Vth.
In diesem Fall wird aufgrund von Störrauschens ein vorspannungs­ aufgezwungener Zustand angetroffen, sogar wenn keine Vorspannung an das Substrat angelegt ist. Daher ändert sich in einem CMOS- Bauelement mit einer Retrograde-Wannenstruktur, wenn die Isolati­ onsoxidschicht mit Verringerung der Größe der Transistoren in seiner Dicke verringert ist, die Schwellenspannung eines MOS- Transistors wahrscheinlich, wenn dem Substrat eine Vorspannung zugeführt wird oder aufgrund irgendwelcher Störgründe ein vor­ spannungserzwungener Zustand erreicht wird. Daher beeinflußt mit Verringerung der Dicke der Isolationsoxidschicht die Dotierung, die die Retrograde-Wannenstruktur realisiert, die Eigenschaft des MOS-Transistors, der auf der Substratoberfläche gebildet ist, un­ günstig.
Ein Nachteil, dem begegnet wird, wenn eine Retrograde-Wannen­ struktur in einem flachen Teil des oben beschriebenen Element­ bildungsbereiches gebildet ist, wird genauer in Verbindung mit den Fig. 52 bis 55 beschrieben. Diese Fig. 52 bis 54 sind Querschnittsansichten, die Herstellungsschritte insbesondere im Hinblick auf die Retrograde-Wannenstruktur zeigen. Fig. 55 ist eine Ansicht, die zur Veranschaulichung benutzt werden kann, wie der Substratvorspannungseffekt beeinflußt wird, wenn eine Retro­ grade-Wannenstruktur in einem relativ flachen Teil in einem Ele­ mentbildungsbereich gebildet ist.
Gemäß Fig. 52 ist eine Isolationsoxidschicht 102 selektiv in ei­ ner Hauptoberfläche des p-Typ Halbleitersubstrates 101 gebildet. Eine erste Dotierungskonzentrationsmaximumlage 105a ist durch Im­ plantieren von Dotierungsionen mit hoher Energie durch die Isola­ tionsoxidschicht 102 gebildet. Dann wird, unter Bezugnahme auf Fig. 53, eine Dotierung in eine zweite Dotierungskonzentrations­ maximumlage 105b implantiert durch Implantieren der Dotierung mit derselben Energie wie bei der Dotierungsimplantation in der Nähe der Bodenoberfläche der Isolationsoxidschicht 102. Nachdem die Dotierung so implantiert ist, wird eine vorgeschriebene thermi­ sche Behandlung durchgeführt zum Bilden einer zweiten Dotie­ rungskonzentrationsmaximumlage 105b, die sich von der Nähe der Bodenoberfläche der Isolationsoxidschicht 102 zu dem Boden des Elementbildungsbereiches erstreckt.
Da die zweite Dotierungskonzentrationsmaximumlage 105b so gebil­ det ist, wird die Tiefe D der zweiten Dotierungskonzentrationsma­ ximumlage 105b unter dem Elementbildungsbereich durch die Dicke t3 der Isolationsoxidschicht 102 bestimmt. Genauer gesagt, wenn die Dicke t3 der Isolationsoxidschicht 102 einen kleinen Wert an­ nimmt, wird die zweite Dotierungskonzentrationsmaximumlage 105b an einer relativ flachen Position in dem Elementbildungsbereich gebildet sein. Daher ist der Substratvorspannungseffekt in dem Elementbildungsbereich vergrößert.
Der Grund für die Vergrößerung des Substratvorspannungseffekts durch die Bildung der zweiten Dotierungskonzentrationsmaximumlage an solch einer flachen Position von der Halbleitersubstratober­ fläche aus wird beschrieben. Die Schwellenspannung Vth eines Transistors ist durch die folgende Gleichung in "Mitsumasa Koya­ nagi, Electronic Material Series SubMicron Device I, MARUZEN KA- BASHUKI KAISHA, PP 4-8" gegeben.
Vth = VFB + 2ΦF - QBO/COX = VFB + 2ΦF (2 · εS · εO · q · NA)½ · (VBS + 2ΦF)½/COX
wobei VFB die Flachbandspannung beschreibt, ΦF das Fermipoten­ tial des Substrates, VBF die Substratvorspannung und COX die Oxidschichtskapazität. In der obigen Gleichung ist (2 · εs · εO · q · NA)½/COX ein Koeffizient der die Substrateffektkonstante ge­ nannt wird. Die Substrateffektkonstante (K) ist ein Koeffizient, der den Modulationsgrad von Vth durch die Substratvorspannung be­ schreibt. Die Abhängigkeit des Substratvorspannungseffekts von der Dotierungskonzentration des Substrates ist aufgrund der Ak­ zeptorkonzentration NA in der oben beschriebenen Substrateffekt­ konstante eingeschlossen. Genauer gesagt, eine Zunahme der Akzep­ torkonzentration NA in dem Bereich, in dem eine Inversionsschicht und eine Verarmungsschicht gebildet sind, erhöht den Wert der Schwellenspannung Vth.
Fig. 55 zeigt einen MOS-Transistor mit einer herkömmlichen Retro­ grade-Wannenstruktur. Unter Bezugnahme auf Fig. 55 sind eine Source-Zone 114 und eine Drain-Zone 113 zum Definieren eines Ka­ nalbereiches in einem Elementbildungsbereich gebildet. Eine Gate- Elektrode 111 ist auf dem Kanalbereich gebildet mit einer Gate isolierenden Schicht 112 dazwischen. Eine Spannung VD ist an die Drain-Zone des MOS-Transistors angelegt, und eine Spannung VG ist an die Gateelektrode 111 angelegt. Die Source-Zone 113 ist geer­ det.
Das Zuführen vorgeschriebener Spannungen an die Drain-Zone 113 und an die Gateelektrode 111 bildet eine Verarmungszone 110. In der Nähe des Bereiches, in dem die Verarmungszone 110 gebildet ist, wird jedoch, wie in Fig. 55 veranschaulicht ist, die zweite Dotierungskonzentrationsmaximumlage 105b der Retrograde-Wannen­ struktur 105 gebildet. Das hält die Verarmungszone 110 vom sich Ausdehnen ab, und der Verarmungsbereich wird, wie zum Beispiel in Fig. 55 veranschaulicht ist, in einer engen Verarmungszone 110a gebildet. Somit nimmt die Verarmungszonenkapazität zu, wobei der Substratvorspannungseffekt entsprechend vergrößert wird.
Genauer gesagt, die Bildung der Konzentrationsmaximumlage an ei­ ner flachen Position in dem Elementbildungsbereich, vergrößert die Akzeptorkonzentration in der Nähe des Bereiches zum Bilden der Verarmungsschicht und vergrößert somit die Substratef­ fektkonstante. Die Substrateffektkonstante nimmt den Wert von K, gezeigt in Fig. 51, an, und mit größerem Wert der Substrateffekt­ konstante, nimmt die Änderung der Schwellenspannung Vth durch Zu­ führung der Substratvorspannung zu. Genauer gesagt ist der Sub­ stratvorspannungseffekt vergrößert.
Unterdessen ist ein Verfahren zum Bilden einer Kanalabschneide­ schicht unter einer Isolationsoxidschicht, eine Dotierung zum Bilden der Kanalabschneideschicht, vorher in den Isolationsoxid­ schichtbildungsbereich zu implantieren und dann die Isolati­ onsoxidschicht zu bilden. Gemäß diesem Verfahren kann das Problem, das mit dem oben beschriebenen Substratvorspannungsef­ fekt verknüpft ist, abgeschwächt werden, aber man begegnet dem Problem des schmalen Kanaleffekts. Dies wird in Verbindung mit den Fig. 56 bis 62 beschrieben. Die Fig. 56 bis 60 sind Quer­ schnittsansichten, die Herstellungsschritte zur Bildung einer Elementisolationsstruktur zeigen, bei der eine Kanalabschneide­ schicht vorher mit einer Dotierung implantiert wird und dann eine Isolationsoxidschicht gebildet wird.
Unter Bezugnahme auf Fig. 56, wird eine Dotierung zur Bildung ei­ ner Wanne in einem p-Typ Halbleitersubstrat 101 implantiert, und ein erstes Dotierungskonzentrationsmaximum 105a ist an einer tie­ fen Position in dem p-Typ Siliziumsubstrat 101 gebildet. Dann werden eine Oxidschicht 102a und eine Nitridschicht 103 aufeinan­ derfolgend auf einer Oberfläche des p-Typ Siliziumsubstrates 101 gebildet. Wie in Fig. 57 veranschaulicht, wird ein Resist 106, der in einer vorgeschriebenen Gestalt strukturiert ist, auf der Nitridschicht 103 gebildet, und die Nitridschicht 103 wird unter Benutzung des Resist 106 als Maske in eine vorgeschriebene Ge­ stalt strukturiert.
Unter Bezugnahme auf Fig. 58 wird eine Dotierung 104a zum Bilden einer Kanalabschneideschicht unter Benutzung des oben beschriebe­ nen Resist 106 als Maske implantiert. Dann wird gemäß Fig. 59 nach Entfernung des Resist 106 eine Isolationsoxidschicht 102 se­ lektiv durch thermische Oxidationsbehandlung gebildet. Somit wird die Kanalunterbrechungsschicht 104 unter der Isolationsoxid­ schicht 102 gebildet. Nachfolgend wird, wie in Fig. 60 veran­ schaulicht ist, die Nitridschicht 103 entfernt.
Jetzt wird, unter Bezugnahme auf die Fig. 61 und 62, das Problem des schmalen Kanaleffekts, das mit der oben beschiebenen Struktur verknüpft ist, beschrieben. Fig. 61 ist eine Querschnittsansicht, die einen MOS-Transistor mit der oben beschriebenen Elementisola­ tionsstruktur zeigt. Fig. 62 ist eine Draufsicht, die den MOS- Transistor, der die oben beschriebenen Elementisolationsstruktur aufweist, zeigt. Ein Querschnitt, der entlang der Linie A-A in Fig. 62 genommen ist, entspricht Fig. 61.
Unter Bezugnahme auf Fig. 61 ist ein Elementbildungsbereich 109 durch die Isolationsoxidschicht 102 definiert. Die Kanalabschnei­ deschicht 104 ist so gebildet, daß sie sich bis in die Nähe der Oberfläche des Elementbildungsbereiches 109 erstreckt. In diesem Fall ist eine substantielle Breite W2 des Elementbildungsberei­ ches kleiner als eine gewünschte Breite W3 des Elementbildungsbe­ reiches durch die Wirkung der Kanalabschneideschicht 104. Genauer gesagt, die Kanalunterbrechungsschicht 104 ist so gebildet, daß sie um die Breite von 2S in den Elementbildungsbereich 109 hin­ einreicht, und die Breite des Elementbildungsbereiches ist um diesen Betrag verringert. Somit ist der schmale Kanaleffekt ver­ stärkt. Zweidimensional betrachtet sieht dies so wie in Fig. 62 veranschaulicht aus. Genauer gesagt, die Kanalabschneideschicht 104 ist um den Elementbildungsbereich 109 so gebildet, daß sie aus der Isolationsoxidschicht 102 heraussteht. Dies verengt die substantielle Breite des Elementbildungsbereiches 109. Der schmale Kanaleffekt wird somit bemerkenswert. Im Gegensatz dazu wird in der oben beschriebenen Retrograde-Wannenstruktur der oben beschriebene schmale Kanaleffekt kaum angetroffen.
Es ist daher Aufgabe der Erfindung, das oben beschriebene Problem zu lösen und ein Verfahren zur Herstellung einer Halbleiterein­ richtung, ohne den ungünstigen Effekt einer Retrograde-Wannen­ struktur auf die Eigenschaft eines MOS-Transistors, der auf der Oberfläche des Substrates gebildet ist, bereitzustellen, selbst wenn die Dicke einer Isolierschicht mit der Verringerung der Größe der Elemente reduziert wird.
Weiter soll ein Verfahren zur Herstellung einer Halbleiterein­ richtung bereitgestellt werden, bei dem die Substrateffektkon­ stante klein gehalten wird und der schmale Kanaleffekt unter­ drückt werden kann.
Gemäß einem Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der Erfindung, wird in einem Aspekt eine isolierende Trenn­ schicht mit einer vorgeschriebenen Dicke zum Isolieren eines Ele­ mentbildungsbereiches selektiv auf einer Oberfläche eines Halb­ leitersubstrates gebildet. Eine Dotierung wird von der Hauptober­ fläche des Halbleitersubstrates in einen Bereich des Halbleiter­ substrates durch die isolierende Trennschicht implantiert. Somit wird ein Wannenbereich, der eine vorgeschriebene Dotierungskon­ zentrationsverteilung ergibt, in dem Bereich des Halbleitersub­ strates, der unter der Isolierschicht gelegen ist, gebildet. Da­ nach wird ein Oberflächenabschnitt der isolierenden Trennschicht entfernt zum Verringern der Dicke der Isolierschicht.
Gemäß der Erfindung wird in einem Aspekt, nach der Bildung der isolierenden Trennschicht, der Wannenbereich, der eine vorge­ schriebene Dotierungskonzentrationsverteilung ergibt, in dem Be­ reich des Halbleitersubstrates, der unter der Isolierschicht ge­ legen ist, gebildet. Dann wird der obere Teil der isolierenden Trennschicht entfernt zum Verringern der Dicke der isolierenden Trennschicht. Dementsprechend wird nach dem vorherigen Bilden ei­ ner isolierenden Trennschicht, die dicker als eine herkömmliche ist, ein Wannenbereich, der eine vorgeschriebene Dotierungskon­ zentrationsverteilung ergibt, an einer tiefen Position von der Oberfläche des Substrates aus durch Einführung von Dotierung in einen Bereich des Halbleitersubstrates durch die isolierende Trennschicht gebildet. Der Substratvorspannungseffekt ist somit unterdrückt.
Weiter, nach Bilden des Wannenbereiches, der eine vorgeschriebene Dotierungskonzentrationsverteilung unter der isolierenden Trenn­ schicht ergibt, wird ein Oberflächenabschnitt der isolierenden Trennschicht entfernt. Das verringert die Dicke der isolierenden Trennschicht, und der Teil der isolierenden Trennschicht, der sich quer erstreckt, wird ebenso entfernt. Dementsprechend kann eine Halbleitereinrichtung mit einer Retrograde-Wannenstruktur, die zur Verringerung der Größe der Elemente geeignet ist, bereit­ gestellt werden.
Bei einem Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der Erfindung wird in einem anderen Aspekt eine isolierende Trennschicht mit einer vorgeschriebenen Dicke zum Isolieren eines Elementbildungsbereiches selektiv auf einer Hauptoberfläche eines Halbleitersubstrates gebildet. Dann wird eine Maskenschicht zur Freilegung der Oberfläche der Isolationsoxidschicht gebildet. Eine Dotierung ist durch die freigelegte isolierende Trennschicht eingeführt zum Bilden eines ersten Dotierungsbereiches innerhalb des Bereiches des Halbleitersubstrates, der sich nahe an der isolierenden Trennschicht befindet. Ein zweiter Dotierungsbereich ist in dem Bereich gebildet, der sich weiter weg von der Oberfläche des Halbleitersubstrates befindet, als der erste Dotierungsbereich.
Gemäß der Erfindung wird in diesem Aspekt, eine Maskenschicht zur Freilegung einer Oberfläche der isolierenden Trennschicht gebil­ det, und die Dotierung wird in dem Bereich eingeführt, der unter der isolierenden Trennschicht liegt, unter Verwendung der Masken­ schicht zum Bilden des ersten Dotierungsbereiches in dem Bereich innerhalb des Halbleitersubstrates, der sich nahe an der isolie­ renden Trennschicht befindet. Somit ist der erste Dotierungsbe­ reich nur unter der isolierenden Trennschicht gebildet und er­ streckt sich nicht gegen den Elementbildungsbereich. Der schmale Kanaleffekt ist somit unterdrückt. Weiter wird, nach dem Bilden des ersten Dotierungsbereiches, auf diese Weise der zweite Dotie­ rungsbereich in dem Bereich, der weiter entfernt von der Oberflä­ che des Halbleitersubstrates ist, als der erste Dotierungsbe­ reich, gebildet. Zu der Zeit kann, durch geeignetes Auswählen der Bedingungen zur Bildung des zweiten Dotierungsbereiches, der Be­ reich unter dem Elementbildungsbereich und entfernt von der Oberfläche des Halbleitersubstrates gebildet werden. Somit kann die Substrateffektkonstante in dem Elementbildungsbereich klein gehalten werden und der Substratvorspannungseffekt kann ebenso unterdrückt werden.
Bei einem Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der Erfindung wird in einem weiteren Aspekt eine Elementi­ solationsschicht zum Isolieren eines Elementbildungsbereiches se­ lektiv auf einer Hauptoberfläche eines Halbleitersubstrates ge­ bildet. Dann wird eine Maskenschicht zur Freilegung einer Ober­ fläche des Elementbildungsbereiches auf der Elementisolations­ schicht gebildet. Eine Dotierung wird durch die Maskenschicht und die Elementisolationsschicht eingeführt zum Bilden eines Dotie­ rungsbereiches, der sich von einem ersten Bereich innerhalb des Halbleitersubstrates nahe bei der Elementisolationsschicht zu ei­ nem zweiten Bereich weiter entfernt von der Oberfläche des Halb­ leitersubstrates als der erste Bereich erstreckt. Die Masken­ schicht bildet vorzugsweise einen Teil der Elementisolations­ schicht. Die Elementisolationsschicht ist vorzugsweise eine iso­ lierende Schicht. Die Elementisolationsschicht weist vorzugsweise eine Stapelstruktur auf, gebildet aus einer isolierenden Trennschicht, die auf dem Halbleitersubstrat gebildet ist und einer leitenden Schicht, die darauf gebildet ist.
Gemäß der Erfindung wird bei diesem Aspekt, die Maskenschicht zur Freilegung einer Oberfläche des Elementbildungsbereiches auf der Elementisolationsschicht gebildet, und die Dotierung ist durch die Maskenschicht und die Elementisolationsschicht eingeführt zum Bilden eines Dotierungsbereiches, der sich von dem ersten Bereich innerhalb des Halbleitersubstrates nahe bei der Elementisolati­ onsschicht zu dem zweiten Bereich weiter entfernt von der Ober­ fläche des Halbleitersubstrates als der erste Bereich erstreckt. Zu der Zeit wird die Dotierung durch die Maskenschicht und die Elementisolationsschicht implantiert, und die Dotierung wird ebenso in den Bereich, der unter dem Elementbildungsbereich gele­ gen ist, implantiert. Somit kann der zweite Bereich, der sich von dem ersten Bereich, der unter der Elementisolationsschicht gele­ gen ist, zu einer tiefen Position unter dem Elementbildungsbe­ reich und entfernt von der Oberfläche des Halbleitersubstrates erstreckt, gebildet werden. Dies unterdrückt den schmalen Kanal­ effekt und eine Halbleitereinrichtung mit einem unterdrückten Substratvorspannungseffekt kann bereitgestellt werden. Geeignetes Einstellen der Dicke der Maskenschicht erlaubt die Bildung des zweiten Bereiches in einer Tiefe, wie sie für jede Einrichtung geeignet ist. Daher kann das Ausmaß des schmalen Kanaleffekts und des Substratvorspannungseffekts für verschiedene Arten von Einrichtungen unterdrückt werden.
Bei einem Verfahren zur Herstellung einer Halbleiterschaltungs­ einrichtung gemäß der Erfindung wird noch in einem weiteren Aspekt, Dotierung selektiv in einen ersten Bereich innerhalb des Elementisolationsbereiches eines Halbleitersubstrates eingeführt. Eine isolierende Trennschicht mit einer vorgeschriebenen Dicke wird auf einer Hauptoberfläche des Halbleitersubstrates in einem zweiten Bereich gebildet, der den ersten Bereich innerhalb des Elementisolationsbereiches einschließt und umgibt, wobei ein er­ ster Dotierungsbereich in dem ersten Bereich gebildet wird. Dann wird ein zweiter Dotierungsbereich in dem Bereich, der weiter weg von der Oberfläche des Halbleitersubstrates als der erste Dotie­ rungsbereich ist, gebildet.
Gemäß der Erfindung wird bei diesem Aspekt die Dotierung selektiv in den ersten Bereich in den Elementbildungsbereich eingeführt, und die isolierende Trennschicht mit der vorgeschriebenen Dicke wird in dem zweiten Bereich, der den ersten Bereich einschließt und umgibt, gebildet. Zu der Zeit kann ein geeignetes Wählen der Bildungsbedingungen für diese isolierende Trennschicht die Dotie­ rung, die in dem ersten Bereich eingeführt ist, daran hindern, in den Elementbildungsbereich zu diffundieren. Somit kann der schmale Kanaleffekt unterdrückt werden. Der zweite Dotierungsbe­ reich ist in dem Bereich weiter entfernt von der Oberfläche des Halbleitersubstrates als der erste Dotierungsbereich gebildet. Zu der Zeit erlaubt ein geeignetes Wählen der Bildungsbedingungen für den zweiten Dotierungsbereich, daß der erste Dotierungsbe­ reich an einer tiefen Position in dem Halbleitersubstrat unter dem Elementbildungsbereich gebildet ist. Daher kann der Substrat­ vorspannungseffekt unterdrückt werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispiels anhand der Figu­ ren.
Von den Figuren zeigen:
Fig. 1 bis 6 Teilquerschnittsansichten, die die ersten bis sechsten Schritte in einem Verfahren zur Her­ stellung einer Halbleitereinrichtung gemäß ei­ ner ersten Ausführungsform der Erfindung zei­ gen;
Fig. 7 eine Teilquerschnittsansicht, die Schritte in der Herstellungsvorschrift bei einem Verfahren zur Herstellung eines DRAM zeigt, auf das die erste Ausführungsform der Erfindung angewendet wird;
Fig. 8 eine Teildraufsicht, die die zweidimensionale Anordnung des DRAM gemäß dem Querschnitt von Fig. 7 bei (C) zeigt;
Fig. 9 eine Teilquerschnittsansicht, die eine Halb­ leitereinrichtung, die gemäß einer zweiten Ausführungsform der Erfindung gebildet ist, zeigt;
Fig. 10 eine Darstellung, die die Dotierungskonzentra­ tionsverteilung unter dem Elementbildungsbe­ reich und unter der isolierenden Trennschicht in Fig. 9 zeigt;
Fig. 11 bis 14 Teilquerschnittsansichten, die die ersten bis vierten Schritte in dem Verfahren zur Herstel­ lung einer Halbleitereinrichtung gemäß der zweiten Ausführungsform der Erfindung zeigen;
Fig. 15 eine Teilquerschnittsansicht, die eine Halb­ leitereinrichtung, die gemäß einer dritten Ausführungsform der Erfindung gebildet ist, zeigt;
Fig. 16 eine Darstellung, die die Dotierungskonzentra­ tionsverteilung unter dem Elementbildungsbe­ reich und unter der isolierenden Trennschicht der Halbleitereinrichtung, die in Fig. 15 ge­ zeigt ist, zeigt;
Fig. 17 bis 19 Teilquerschnittsansichten, die die ersten bis dritten Schritte des Verfahrens zur Herstel­ lung einer Halbleitereinrichtung gemäß der dritten Ausführungsform der Erfindung zeigen;
Fig. 20 bis 24 Teilquerschnittsansichten, die die ersten bis fünften Schritte eines Verfahrens zur Herstel­ lung einer Halbleitereinrichtung gemäß einer vierten Ausführungsform der Erfindung zeigen;
Fig. 25 bis 28 Teilquerschnittsansichten, die die ersten bis vierten Schritte eines Verfahrens zur Herstel­ lung einer Halbleitereinrichtung gemäß einer fünften Ausführungsform der Erfindung zeigen;
Fig. 29 bis 30 Teilquerschnittsansichten, die die vierten bis fünften Schritte eines Verfahrens zur Herstel­ lung einer Halbleitereinrichtung gemäß einer sechsten Ausführungsform der Erfindung zeigen;
Fig. 31 eine Teilquerschnittsansicht, die eine Halb­ leitereinrichtung, die gemäß einer siebten Ausführungsform der Erfindung gebildet ist, zeigt;
Fig. 32 bis 34 Teilquerschnittsansichten, die die ersten bis dritten Schritte eines Verfahrens zur Herstel­ lung einer Halbleitereinrichtung gemäß der siebten Ausführungsform der Erfindung zeigen;
Fig. 35 bis 36 Teilquerschnittsansichten, die die zweiten bis dritten Schritte eines Verfahrens zur Herstel­ lung einer Halbleitereinrichtung gemäß einer achten Ausführungsform der Erfindung zeigen;
Fig. 37 eine Teilquerschnittsansicht, die eine Halb­ leitereinrichtung zeigt, die gemäß einer neun­ ten Ausführungsform der Erfindung gebildet ist;
Fig. 38 bis 40 Teilquerschnittsansichten, die die ersten bis dritten Schritte eines Verfahrens zur Herstel­ lung einer Halbleitereinrichtung gemäß der neunten Ausführungsform der Erfindung zeigen;
Fig. 41 bis 42 Teilquerschnittsansichten, die die zweiten bis dritten Schritte eines Verfahrens zur Herstel­ lung einer Halbleitereinrichtung gemäß einer zehnten Ausführungsform der Erfindung zeigen;
Fig. 43 eine Teilquerschnittsansicht, die die Struktur eines herkömmlichen CMOS-Transistors zeigt;
Fig. 44 eine Teilquerschnittsansicht, die schematisch ein Beispiel eines parasitären Thyristors, der in einem herkömmlichen CMOS-Transistor gebil­ det ist, zeigt;
Fig. 45 bis 49 Teilquerschnittsansichten, die die ersten bis fünften Schritte eines Verfahrens zur Herstel­ lung einer herkömmlichen Halbleitereinrichtung zeigen;
Fig. 50 eine Teilquerschnittsansicht, die eine her­ kömmliche Halbleitereinrichtung zeigt, wenn mit der Verringerung der Größe von Elementen die Dicke einer isolierenden Trennschicht ver­ ringert ist;
Fig. 51 eine grafische Darstellung, die die Beziehung zwischen der Schwellenspannung und der Sub­ stratvorspannung zeigt;
Fig. 52 bis 54 Teilquerschnittsansichten, die die ersten bis dritten Schritte eines Verfahrens zur Herstel­ lung einer Halbleitereinrichtung mit einer herkömmlichen Retrograde-Wannenstruktur zei­ gen;
Fig. 55 eine Ansicht zur Veranschaulichung des Ein­ flusses einer herkömmlichen Retrograde-Wannen­ struktur auf den Substratvorspannungseffekt;
Fig. 56 bis 60 Teilquerschnittsansichten, die die ersten bis fünften Schritte in einem Prozeß zur Bildung einer Elementisolationsstruktur durch her­ kömmliches LOCOS zeigen;
Fig. 61 eine Ansicht zur Veranschaulichung eines Pro­ blems, wenn ein MOS-Transistor in der in Fig. 60 gezeigten Elementisolationsstruktur ge­ bildet ist; und
Fig. 62 eine Draufsicht, die einen in Fig. 61 gezeig­ ten MOS-Transistor zeigt.
Jetzt werden Ausführungsformen der Erfindung beschrieben. Fig. 1 bis 6 sind Teilquerschnittsansichten, die die Struktur einer Halbleitereinrichtung in Schritten eines Verfahrens zur Herstel­ lung der Halbleitereinrichtung gemäß einer ersten Ausführungsform der Erfindung zeigen.
Unter Bezugnahme auf Fig. 1 wird eine Isolationsoxidschicht 2 mit einer Dicke von ungefähr 8000 Å (800 nm) selektiv zum Isolieren eines Elementbildungsbereiches gebildet. Die Bildung der Isolati­ onsoxidschicht 2 definiert einen aktiven Bereich zum Bilden von Elementen wie eines MOS-Transistors in aufeinanderfolgenden Schritten. Eine unterliegende Oxidschicht 3 ist auf dem aktiven Bereich gebildet.
Wie in Fig. 2 veranschaulicht ist, wird die Oberfläche des Berei­ ches zum Bilden einer p-Wanne mit strukturiertem Resist 41 be­ deckt. Phosphorionen (P⁺) als n-Typ-Dotierungsionen sind in ein Siliziumsubstrat 1 in dem Bereich zum Bilden einer n-Wanne ein­ geführt, wobei der strukturierte Resist 41 als Maske benutzt wird. Diese Ionenimplantation wird durch zwei Ionenimplantations­ schritte zum Bilden einer Retrograde-Wanne erreicht. Für die er­ ste Ionenimplantation werden Phosphorionen in eine tiefe Position des Siliziumsubstrates 1 mit einer Implantationsenergie im Be­ reich von 1.0 bis 1.5 MeV, mit einer Dosis im Bereich von 1.0 · 1013 bis 1.0 · 1014 cm-2, implantiert. Dies wird zum Bilden einer n-Typ Dotierungskonzentrationsmaximumlage 51a (deren Dotierungs­ konzentration bis ungefähr 1018 cm-3 reicht) zum Verhindern des Latch-up durchgeführt. Dann wird die zweite Ionenimplantation durchgeführt mit einer Implantationsenergie im Bereich von 350 bis 500 keV mit einer Dosis im Bereich von 1.0 · 1012 bis 1.0 · 1013 cm-2. Diese Implantation bildet eine n-Typ Dotierungskonzen­ trationsmaximumlage 51b (deren Dotierungskonzentration bis unge­ fähr 1017 cm3 reicht) die als Kanalsperre unter der Isolations­ oxidschicht 2 gebildet ist. Eine n-Typ Retrograde-Wanne 51 ist somit gebildet.
Jetzt wird unter Bezugnahme auf Fig. 3 nach Entfernen des struk­ turierten Resist 41, eine Oberfläche der n-Wannenzone mit struk­ turiertem Resist 42 bedeckt. Borionen (B⁺) werden in eine tiefe Position des Siliziumsubstrates 1 mit einer Implantationsenergie im Bereich von 500 bis 1000 keV mit einer Dosis im Bereich von 1.0 · 1013 bis 1.0 · 1014 cm-2 implantiert. Dies wird zum Bilden einer p-Typ Dotierungskonzentrationsmaximumlage 61a (deren Dotie­ rungskonzentration ungefähr 1018 cm-3 erreicht) zum Verhindern des Latch-up durchgeführt. Dann wird die zweite Borionenimplanta­ tion durchgeführt mit einer Implantationsenergie im Bereich von 120 bis 200 keV mit einer Dosis im Bereich von 1.0 · 1012 bis 1.0 · 1013 cm-2. Durch diese Implantation wird eine zweite Dotie­ rungskonzentrationsmaximumlage 61b (deren Dotierungskonzentration ungefähr 1017 cm-3 erreicht) als eine Kanalsperre unter der Iso­ lationsoxidschicht 2 gebildet. Eine p-Typ Retrograde-Wanne 61 ist somit gebildet.
Dann wird der strukturierte Resist 42, wie in Fig. 4 veranschau­ licht ist, entfernt. Da die Isolationsoxidschicht 2 dick ausge­ bildet ist, ist der Retrograde-Wannenbereich an einer tiefen Po­ sition von der Oberfläche des Siliziumsubstrates 1 gebildet. Ge­ nauer gesagt, die Dotierungskonzentrationsmaximumlagen 51b, 61b, die in Kontakt mit der Bodenoberfläche der Isolationsoxidschicht 2 gebildet sind, sind an tieferen Positionen von der Oberfläche des Siliziumsubstrates in dem Elementbildungsbereich gebildet.
Wie in Fig. 5 veranschaulicht ist, wird der obere Teil der Isola­ tionsoxidschicht 2 unter Benutzung von zum Beispiel Flußsäure weggeätzt, zum Bilden einer Isolationsoxidschicht 21 mit einer verringerten Dicke. Zu der Zeit wird die unterliegende Oxid­ schicht 3 entfernt. Somit ist eine Isolationsoxidschicht 21 mit einer Dicke von zum Beispiel ungefähr 3000 Å (300 nm) gebildet. Dementsprechend wird der Spitzenabschnitt des Vogelschnabels ebenso entfernt und daher ist die Isolationslänge LB der ur­ sprünglichen Isolationsoxidschicht 2 auf die Isolationslänge L der Isolationsschicht 21 nach dem Ätzen verringert.
Zuletzt wird, wie in Fig. 6 veranschaulicht, eine Gateoxidschicht 7 auf einer Oberfläche des Siliziumsubstrates 1 gebildet. Eine Gateelektrode 8 wird selektiv auf der Gateoxidschicht 7 gebildet. Ein Paar von p⁺-Dotierungsbereichen 9a, 9b sind auf Bereichen der n-Typ Retrograde-Wanne 51 räumlich entfernt voneinander, mit der Gateelektrode 8 dazwischen, gebildet. Ein Paar von n⁺-Dotierungs­ bereichen 10a, 10b sind auf Bereichen der p-Typ Retrograde-Wanne 61 räumlich entfernt voneinander, mit der Gateelektrode 8 dazwi­ schen, gebildet. Somit ist ein p-Kanal MOS-Transistor 50 auf dem Bereich der n-Typ Retrograde-Wanne 51 und ein n-Kanal MOS-Transi­ stor 60 auf dem Bereich der p-Typ Retrograde-Wanne 61 gebildet.
Wie oben beschrieben, ist die Dotierungskonzentrationsmaximum­ lage, die eine Retrograde-Wanne bildet, unter der Isolationsoxid­ schicht durch Implantieren von Dotierungsionen mit hoher Energie in das Siliziumsubstrat durch die Isolationsoxidschicht, die dicker ausgebildet ist, gebildet. Danach wird der obere Teil der Isolationsoxidschicht weggeätzt, um die Querausdehnung der Isola­ tionsoxidschicht zu reduzieren. Somit wird der Elementbildungsbe­ reich erweitert entsprechend der Reduktion der Größe der Ele­ mente. Daher wird eine Retrograde-Wannenstruktur, die für die Re­ duktion der Größe der Elemente geeignet ist, bereitgestellt. Ge­ nauer gesagt, die Dotierungskonzentrationslage, die die Retro­ grade-Wanne bildet, ist an einer tiefen Position von der Oberflä­ che des Siliziumsubstrates gebildet, und daher wird die in dem Bereich enthaltene Dotierung die Nähe der Oberfläche des Sub­ strates durch thermische Behandlung in aufeinanderfolgenden Schritten nicht erreichen. Dementsprechend wird sich, selbst wenn eine Vorspannung angelegt wird, oder dem Substrat eine Vorspan­ nung durch Störrauschen aufgezwungen wird, etc., die Schwellen­ spannung des MOS-Transistors, der in dem Retrograde-Wannenbereich gebildet ist, nicht groß ändern. Genauer gesagt, die Dotierung, die die Retrograde-Wannenstruktur formt, wird die Eigenschaft des auf den Substratoberflächen gebildeten MOS-Transistors nicht ungünstig beeinflussen.
Jetzt wird eine Anwendung des Herstellungsverfahrens gemäß der Erfindung auf ein DRAM (Direktzugriffspeicher) beschrieben. Bei DRAMS müssen Vogelschnäbel einer Isolationsoxidschicht zum Iso­ lieren von Speicherzellen unterdrückt werden, um die Größe eines Elementes, insbesondere eines Speicherzellenfeldes, zu reduzie­ ren. Eine Herstellungsmethode, bei der ein Elementbildungsbereich in einem Speicherzellenfeld durch Wegätzen des oberen Teiles nur einer Isolationsoxidschicht, die in dem Speicherzellenfeld gele­ gen ist, erweitert ist, ist in der japanischen Patentoffenle­ gungsschrift Nr. 64-9638 offenbart. Das Anwenden eines Verfahrens zur Herstellung gemäß der Erfindung auf diese offenbarte Herstel­ lungsmethode eliminiert den ungünstigen Effekt der Retrograde- Wannenstruktur auf die Eigenschaften von Speicherzellen und stellt eine Speicherzellenstruktur mit reduzierter Größe zur Ver­ fügung.
Fig. 7 zeigt von (A) bis (C) im Querschnitt Herstellungsschritte in einem Verfahren zur Herstellung eines DRAM auf das die vorlie­ gende Erfindung angewendet ist. Gemäß Fig. 7 (A) wird, in dersel­ ben Weise wie die in den Fig. 1 bis 4 gezeigten Schritte, eine p- Typ Retrograde-Wanne 61 auf einem p-Typ Siliziumsubstrat gebil­ det. Eine Isolationsoxidschicht 2 hat eine Dicke von ungefähr 8000 Å (800 nm) und eine Isolationslänge LB. In diesem Zustand werden identische Isolationsoxidschichten 2 und p-Typ Retrograde- Wannen 61 sowohl in dem peripheren Schaltungsabschnitt als auch in dem Abschnitt des Speicherzellenfeldes gebildet. Wie in Fig. 7 (B) veranschaulicht ist, wird der Oberflächenbereich des periphe­ ren Schaltungsabschnittes mit strukturiertem Resist 4 bedeckt. Unter Benutzung des strukturierten Resist 4 als Maske, wird eine unterliegende Oxidschicht 3, die auf der gesamten Oberfläche des Speicherzellenfeldabschnittes vorhanden ist, und der obere Teil der Isolationsoxidschicht 2 weggeätzt. Die Dicke der Isolations­ oxidschicht 2a des Speicherzellenfeldes ist dünner als die Dicke der Isolationsoxidschicht 2, die in dem peripheren Schaltungsab­ schnitt verbleibt. Die Spitzenendabschnitte der Vogelschnäbel sind mit der Reduzierung dieser Dicken beseitigt. Daher ist die Isolationslänge LB der ursprünglichen Isolationsoxidschicht 2 (Fig. 7 (A)) auf die Isolationslänge L der Isolationsoxidschicht 2a nach dem Ätzen verringert. Somit ist ein Elementbildungsbe­ reich C in dem Speicherzellenfeldabschnitt erweitert.
Dann wird, wie in Fig. 7 bei (C) veranschaulicht ist, der struk­ turierte Resist 4 des peripheren Schaltungsabschnittes entfernt, dann werden Borionen und Arsenionen selektiv in einen Bereich, der die Isolationsoxidschicht 2a einschließt, implantiert, um eine sogenannte Hi-C-Struktur in einem Kondensatorbildungsbereich für Speicherzellen in dem Speicherzellenfeldabschnitt zu bilden. Somit sind, wie in Fig. 7 bei (C) gezeigt ist, eine p⁺-Dotie­ rungszone 11 und eine n⁺-Dotierungszone 12 gebildet. Zu der Zeit, wenn die Energie für Borionenimplantation hoch eingestellt ist, dringt Bor, welches von der Seite der oberen Oberfläche der Iso­ lationsoxidschicht 2a, die durch Ätzen in dem Schritt in Fig. 7 (B) dünner gemacht wurde, leicht durch die Isolationsoxidschicht 2a, um die p-Typ Retrograde-Wanne 61 zu erreichen. Dann wird die Dotierungskonzentration eines p-Typ Retrograde-Wannenbereiches 61 zur Kanalsperre, der unter der Isolationsoxidschicht 2a liegt, höher als die anfängliche Konzentration. Daher ist die Fähigkeit zur Elementisolation der dünnen Isolationsoxidschicht 2a ver­ stärkt.
Dann wird eine dielektrische Schicht 13 in dem Speicherfeldab­ schnitt gebildet. Eine Kondensatorelektrode 14 wird selektiv in der Isolationsoxidschicht 2a und mindestens in einem Teil des oberen Abschnittes des Bereiches, der seine Peripherie ein­ schließt, gebildet, zum Bilden eines Kondensatorabschnitts.
Eine Gateoxidschicht 15 wird entlang des Speicherzellenfeldab­ schnittes und des peripheren Schaltungsabschnittes gebildet. Die Transfergateelektrode 16a und die Gateelektrode 16b des periphe­ ren Schaltungsabschnittes des Speicherzellenfeldes werden gebil­ det. Dann werden n-Typ Dotierungsionen in das Siliziumsubstrat 1 implantiert unter Benutzung der Gateelektroden 16a, 16b als Maske, zum Bilden einer n⁺-Dotierungszone 17 für die Source- Drain-Zone.
Dann wird eine Oxidschicht 18 in dem gesamten Bereich, der den Speicherzellenfeldabschnitt und den peripheren Schaltungsab­ schnitt überbrückt, gebildet. Die Oxidschicht 18 wird selektiv geätzt zum Bereitstellen eines Kontaktfensters 19 an einer vorge­ schriebenen Position. Eine Aluminiumverdrahtung 20 ist so gebil­ det, daß sie in elektrischem Kontakt mit der Gateelektrode 16b und der n⁺-Dotierungszone 17 durch das Kontaktfenster 19 ist.
Fig. 8 ist eine Teildraufsicht, die die zweidimensionale Anord­ nung eines DRAM, welches durch die vorhergehenden Schritte be­ reitgestellt ist, zeigt. Ein Querschnitt entlang der Linie VII-VII in Fig. 8 entspricht Fig. 7 (C). Die Aluminiumverdrahtung 20, etc., sind jedoch in Fig. 8 weggelassen, und ein Elementbildungs­ bereich 170 ist entsprechend Fig. 7 dargestellt.
Ein Herstellungsverfahren der Erfindung ist nicht nur auf DRAMs anwendbar, sondern auch auf irgendwelche Halbleitereinrichtungen, die einen ausreichenden Elementbildungsbereich sichern sollen. Vogelschnäbel werden typischerweise durch LOCOS erzeugt, aber das Verfahren der Erfindung ist auf den Fall anwendbar, bei dem eine Querexposition in der isolierenden Schicht erzeugt wird, wenn ein anderes Verfahren zur Bildung einer isolierenden Trennschicht angewendet wird.
Jetzt wird eine zweite Ausführungsform der Erfindung in Verbin­ dung mit den Fig. 9 bis 14 beschrieben. Fig. 9 ist eine Quer­ schnittsansicht, die eine gemäß der zweiten Ausführungsform der Erfindung gebildete Halbleitereinrichtung zeigt. Fig. 10 ist eine Darstellung, die eine Dotierungskonzentrationsverteilung unter dem Elementbildungsbereich und eine Dotierungskonzentrationsver­ teilung unter der Isolierschicht der in Fig. 9 gezeigten Halblei­ tereinrichtung zeigt.
Unter Bezugnahme auf Fig. 9 ist eine Retrograde-Wanne 31 in einem p-Typ Siliziumsubstrat 1 gebildet. Die Retrograde-Wanne 31 hat zwei Dotierungskonzentrationsmaximumlagen 31a (erste Dotierungs­ konzentrationsmaximumlage) und 31b (zweite Dotierungskonzentrati­ onsmaximumlage). Isolationsoxidschichten 2 sind in einem vorge­ schriebenen Abstand voneinander auf einer Hauptoberfläche des p- Typ Siliziumsubstrates 1 gebildet. Eine Kanalabschneideschicht 24 ist auf der Bodenoberfläche der Isolationsoxidschicht 2 gebildet. Genauer gesagt, in dieser Ausführung sind die Kanalabschneide­ schicht 24 und die Retrograde-Wanne 31 getrennt gebildet. Somit erlaubt das getrennte Bilden der Kanalabschneideschicht 24 und der Retrograde-Wanne 31 eine beliebige Auswahl einer Tiefe für die Retrograde-Wanne 31. Genauer gesagt, die Retrograde-Wanne 31 kann an einer tiefen Stelle unter dem Elementbildungsbereich ge­ bildet werden. Somit kann der Substratvorspannungseffekt auf ei­ nen kleinen Pegel unterdrückt werden.
Genauer gesagt, wie in Fig. 9 gezeigt ist, ist für eine herkömm­ liche Retrograde-Wannenstruktur eine zweite Dotierungskonzentra­ tionsmaximumlage 105b durch Wählen einer solchen Energie gebil­ det, daß die Dotierung in den Bereich unmittelbar unter der Iso­ lierschicht 2 eingeführt wird. Die Tiefe (D) der zweiten Dotie­ rungskonzentrationsmaximumlage 105b in dem Elementbildungsbereich ist durch die Dicke der Isolationsoxidschicht 2 bestimmt, und die zweite Dotierungskonzentrationsmaximumlage 105b ist in einem re­ lativ flachen Abschnitt in dem Elementbildungsbereich gebildet.
Dagegen kann in dieser Ausführungsform, gemäß Fig. 10, da die Ka­ nalabschneideschicht 24 vorher gebildet ist, eine zweite Dotie­ rungskonzentrationsmaximumlage 31b in der Retrograde-Wanne 31 in einer Tiefe D1, die größer ist als die Tiefe D einer her­ kömmlichen zweiten Dotierungskonzentrationsmaximumlage 105b von der Oberfläche des p-Typ Siliziumsubstrates 1, gebildet werden. Somit kann der Substratvorspannungseffekt auf einen kleinen Pegel unterdrückt werden. Zu der Zeit ist die Kanalabschneideschicht 24 nur in dem Bereich unter der Bodenoberfläche der Isolationsoxid­ schicht 2 gebildet, als das sie den Elementbildungsbereich er­ reicht. Somit kann der schmale Kanaleffekt unterdrückt werden. Wie oben beschrieben, kann eine Halbleitereinrichtung, die gemäß dieser Ausführungsform gebildet ist, den Substratvorspannungsef­ fekt ebenso wie den schmalen Kanaleffekt unterdrücken.
Außerdem werden in der Halbleitereinrichtung, die gemäß der vor­ liegenden Ausführungsform gebildet ist, wie in Fig. 10 ersicht­ lich ist, drei Dotierungskonzentrationsmaxima unter der Isolati­ onsoxidschicht 2 gebildet. Somit kann die Isolationsfähigkeit ebenso verbessert werden.
Jetzt wird unter Bezugnahme auf die Fig. 11 bis 14, ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der zweiten Ausführungsform der Erfindung beschrieben. Unter Bezugnahme auf Fig. 11 wird eine Isolationsoxidschicht 2 mit einer vorgeschrie­ benen Dicke selektiv auf einer Hauptoberfläche eines p-Typ Sili­ ziumsubstrates 1 gebildet. Dann werden unter Bezugnahme auf Fig. 12 p-Typ Dotierungsionen mit einer hohen Energie durch die Isola­ tionsoxidschicht 2 implantiert, und die Dotierung ist in eine er­ ste Dotierungskonzentrationsmaximumlage 31a eingeführt.
Nun wird gemäß Fig. 13 die obere Oberfläche der Isolationsoxid­ schicht 2 freigelegt und ein strukturierter Resist 25 mit einer vorgeschriebenen Dicke zum Bedecken eines Elementbildungsberei­ ches gebildet. Eine p-Typ Dotierung wird unter Benutzung des strukturierten Resist 25 als Maske implantiert. Zu der Zeit wird die Implantationsenergie so eingestellt, daß die p-Typ Dotierung in die Nähe der unteren Oberfläche der Isolationsoxidschicht 2 implantiert wird. Somit ist die Kanalabschneideschicht 24 gebil­ det.
Unter Bezugnahme auf Fig. 14 ist, nachdem die Dotierungsimplanta­ tion zur Bildung der Kanalabschneideschicht 24 durchgeführt ist, der strukturierte Resist 25 entfernt. Dann wird eine hochenerge­ tische Ionenimplantation zur Bildung einer Retrograde-Wanne 31 durchgeführt. Somit wird eine zweite Dotierungskonzentrationsma­ ximumlage 31b an einer tieferen Position als die zweite Dotie­ rungskonzentrationsmaximumlage 105b in der herkömmlichen Retro­ grade-Wannenstruktur gebildet. Zu der Zeit wird eine zweite Do­ tierungskonzentrationsmaximumlage 31b in einem von der Dotie­ rungsimplantation zur Bildung der Kanalabschneideschicht 24 ge­ trennten Schritt gebildet. Daher kann eine zweite Dotierungskon­ zentrationsmaximumlage 31b an einer tieferen Position als die zweite Dotierungskonzentrationsmaximumlage 105b in der herkömmli­ chen Retrograde-Wannenstruktur gebildet werden. Daher ist in die­ ser Ausführungsform die Tiefe D1 der zweiten Dotierungskonzen­ trationsmaximumlage 31b größer als die Tiefe D der herkömmlichen Dotierungskonzentrationsmaximumlage 105b. Daher kann der Sub­ stratvorspannungseffekt auf einem kleineren Pegel als bei der herkömmlichen Struktur gehalten werden. Die Tiefe der Bildung der Retrograde-Wanne 31 variiert unter den Einrichtungen und daher wird vorzugsweise ein optimaler Wert für jede Einrichtung ausge­ wählt.
Wie oben beschrieben wird in dieser Ausführungsform, nach Bilden der Isolationsoxidschicht 2, die Kanalabschneideschicht 24 in der Nähe der Bodenoberfläche der Isolationsoxidschicht 2 gebildet. Dementsprechend ist die Kanalabschneideschicht 24 nicht breit und es wird verhindert, daß sie in den Elementbildungsbereich hinein­ ragt. Somit kann der schmale Kanaleffekt unterdrückt werden. Da die Bildung der Kanalabschneideschicht 24 und die Bildung der Re­ trograde-Wanne 31 getrennt durchgeführt werden, kann die Retro­ grade-Wanne 31 an einer tiefen Stelle des p-Typ Siliziumsub­ strates 1 gebildet werden. Genauer gesagt ist, anders als bei ei­ ner herkömmlichen Einrichtung, die Tiefe, bei der die Retrograde- Wanne 31 gebildet ist, nicht durch die Tiefe der Isolationsoxid­ schicht 2 bestimmt. Somit beschränkt das Bilden der Retrograde- Wanne 31 an einer tiefen Position des p-Typ Siliziumsubstrates 1 den Substratvorspannungseffekt auf einen geringen Pegel.
Die dritte Ausführungsform der Erfindung wird unter Bezugnahme auf die Fig. 15 bis 19 beschrieben. Fig. 15 ist eine Quer­ schnittsansicht in einer gemäß der dritten Ausführungsform gebil­ deten Halbleitereinrichtung. Fig. 16 ist eine Darstellung, die die Dotierungskonzentrationsverteilung unter dem Elementbildungs­ bereich und der Isolationsoxidschicht 2 der in Fig. 15 gezeigten Halbleitereinrichtung zeigt.
Unter Bezugnahme auf Fig. 15 hat die gemäß dieser Ausführungsform gebildete Halbleitereinrichtung, eine erste Dotierungskonzentra­ tionsmaximumlage 31a, die in dem p-Typ Siliziumsubstrat 1 gebil­ det ist, und eine zweite Dotierungskonzentrationsmaximumlage 31b ist in einem vorgeschriebenen Abstand von und über der ersten Dotierungskonzentrationsmaximumlage 32a gebildet. Die ersten und zweiten Dotierungskonzentrationsmaximumlagen 32a und 32b formen eine Retrograde-Wanne 32.
Die zweite Dotierungskonzentrationsmaximumlage 32b ist gemäß die­ ser Ausführungsform so gebildet, daß sie sich von der Nähe der Bodenoberfläche der Isolationsoxidschicht 2 zu einer tiefen Posi­ tion des Elementbildungsbereiches erstreckt. Genauer gesagt, die zweite Dotierungskonzentrationsmaximumlage 32b ist an einer tie­ feren Position gebildet als der Tiefe D der zweiten Dotierungs­ konzentrationsmaximumlage 105b des Elementbildungsbereiches von der Oberfläche des p-Typ Siliziumsubstrates 1 in der Retrograde- Wanne, die gemäß dem herkömmlichen Verfahren gebildet ist; in diesem Falle an einer Stelle mit der Tiefe D1 von der Oberfläche des Substrates aus. Somit kann der schmale Kanaleffekt ebenso un­ terdrückt werden, wie der Substratvorspannungseffekt auf einen geringen Pegel beschränkt werden kann.
Unter Bezugnahme auf Fig. 16 sind gemäß der Halbleitereinrich­ tung, die gemäß dieser Ausführungsform gebildet ist, zwei Dotie­ rungskonzentrationsmaximumlagen 32a, 32b an tiefen Stellen des Elementbildungsbereiches gebildet. Somit kann eine Dotierungskon­ zentration in dem flachen Abschnitt des Elementbildungsbereiches unterdrückt werden. Dies begrenzt den Substratvorspannungseffekt. Inzwischen sind unter der Isolationsoxidschicht 2 zwei Dotie­ rungskonzentrationsmaximumlagen bei dieser Ausführungsform ge­ bildet. Daher bietet diese Ausführungsform eine Fähigkeit zur Elementisolation, die gleich der der herkömmlichen Retrograde- Wanne ist.
Unter Bezugnahme auf die Fig. 17 bis 19 wird ein Verfahren zur Herstellung der Halbleitereinrichtung gemäß der dritten Ausfüh­ rungsform der Erfindung beschrieben. Die Fig. 17 bis 19 sind Querschnittsansichten, die die ersten bis dritten Schritte in ei­ nem Verfahren zur Herstellung der Halbleitereinrichtung gemäß der dritten Ausführungsform der Erfindung zeigen.
Unter Bezugnahme auf Fig. 17 wird die Isolationsoxidschicht 2 mit einer vorgeschriebenen Dicke selektiv auf einer Hauptoberfläche des p-Typ Siliziumsubstrates 1 gebildet. Unter Bezugnahme auf Fig. 18 werden p-Typ Dotierungsionen mit hoher Energie implan­ tiert zum Einführen der Dotierung, um die erste Dotierungskon­ zentrationsmaximumlage 32a zu bilden. Dann wird unter Bezugnahme auf Fig. 19 der Elementbildungsbereich freigelegt, und ein struk­ turierter Resist 26 mit einer vorgeschriebenen Dicke wird zum Be­ decken der Isolationsoxidschicht 2 gebildet. Es wird eine Io­ nenimplantation mit einer solchen Energie durchgeführt, daß die Dotierung die Nähe der Bodenoberfläche der Isolationsoxidschicht 2 durch den strukturierten Resist 26 und die Isolationsschicht 2 erreichen kann, und eine zweite Dotierungskonzentrationsmaximum­ lage 32b ist daher gebildet. Die erste Dotierungskonzentrations­ maximumlage 32a und die zweite Dotierungskonzentrationsmaximum­ lage 32b bilden die Retrograde-Wanne 32.
Zu der Zeit ist die Tiefe D1 der zweiten Dotierungskonzentrati­ onsmaximumlage 32b größer als die Tiefe im Falle des Bildens der zweiten Dotierungskonzentrationsmaximumlage 105b gemäß demselben Verfahren wie das herkömmliche Beispiel. Somit kann der Substrat­ vorspannungseffekt unterdrückt werden. Die Tiefe der zweiten Do­ tierungskonzentrationsmaximumlage 32b kann in diesem Falle durch die Dicke des strukturierten Resists 26 geregelt werden. Ein ge­ eignetes Einstellen der Dicke des strukturierten Resists 26 er­ laubt die Bildung einer zweiten Dotierungskonzentrationsmaximum­ lage 32b an einer für jede Einrichtung optimalen Tiefe. Wie in Fig. 19 veranschaulicht ist, ist, da die zweite Dotierungskonzen­ trationsmaximumlage 32b so gebildet ist, daß sie sich von dem Be­ reich unter der Isolationsoxidschicht 2 zu einer tiefen Position unter dem Elementbildungsbereich erstreckt, der schmale Kanalef­ fekt unterdrückt. Daher kann eine Halbleitereinrichtung bereitge­ stellt werden, bei der der schmale Kanaleffekt und der Substrat­ vorspannungseffekt begrenzt sind.
Die vierte Ausführungsform der Erfindung wird unter Bezugnahme auf die Fig. 20 bis 24 beschrieben. Die Fig. 20 bis 24 sind Quer­ schnittsansichten, die die ersten bis fünften Schritte in einem Verfahren zur Herstellung einer Halbleitereinrichtung, die gemäß der vierten Ausführungsform der Erfindung gebildet ist, zeigen.
Unter Bezugnahme auf Fig. 20 wird ein Teil des Elementbildungsbe­ reiches freigelegt und ein strukturierter Resist 27 wird zum Abdecken des Elementbildungsbereiches gebildet. Zu der Zeit nimmt die Öffnungsbreite W des strukturierten Resist 27 einen kleineren Wert an als die Elementisolationsbreite W1 (die später beschrie­ ben wird). Ionen werden implantiert, wobei der strukturierte Re­ sist 27 als Maske benutzt wird zum Einführen der Dotierung 33a zur Bildung der Kanalabschneideschicht in den Elementisolations­ bereich. Dann wird der strukturierte Resist 27 entfernt.
Unter Bezugnahme auf Fig. 21 wird eine Oxidschicht 28 und eine Nitridschicht 29 aufeinanderfolgend auf einer Oberfläche des p- Typ Siliziumsubstrates 1 gebildet. Dann wird die Nitridschicht 29 und die Oxidschicht 28 strukturiert, um einen Öffnungsabschnitt mit der Elementöffnungsbreite W1 zu bilden. Die Elementisolati­ onsbreite W1 ist so gewählt, daß sie einen größeren Wert annimmt als die Öffnungsbreite W des strukturierten Resist 27. Genauer gesagt, die Werte W und W1 sind so gewählt, daß die Dotierung 33a nicht in den Elementbildungsbereich durch thermische Behandlung eine Isolationsoxidschicht in einem nachfolgenden Schritt gebil­ det wird, hineindiffundiert. Daher erlaubt ein geeignetes Auswäh­ len der Werte W und W1 ein Unterdrücken des schmalen Kanaleffek­ tes.
Unter Bezugnahme auf Fig. 22 ist die Isolationsoxidschicht 2 mit einer vorgeschriebenen Dicke selektiv auf der Oberfläche des p- Typ Siliziumsubstrates 1 durch selektive Oxidation gebildet. Zu der Zeit ist eine Kanalabschneideschicht 33 in der Nähe der Bo­ denoberfläche der Isolationsoxidschicht 2 gebildet. Beim Bilden der Kanalabschneideschicht 33 werden die Bedingungen so ausge­ wählt, daß die Dotierung 33a zum Bilden der Kanalabschneide­ schicht 33, die in den Elementisolationsbereich eingeführt ist, nicht in den Elementbildungsbereich bei der Bildung der Isolati­ onsoxidschicht 2 hineindiffundiert. Daher ist die Kanalabschnei­ deschicht 33 nur in der Nähe der Bodenoberfläche der Isolations­ oxidschicht 2 gebildet.
Jetzt werden unter Bezugnahme auf Fig. 23 p-Typ Dotierungsionen mit einer vorgeschriebenen Energie implantiert zum Bilden einer ersten Dotierungskonzentrationsmaximumlage 34a. Dann werden, wie in Fig. 24 veranschaulicht ist, p-Typ Dotierungsionen wieder mit einer vorgeschriebenen Energie implantiert zum Bilden einer zwei­ ten Dotierungskonzentrationsmaximumlage 34b an einer flacheren Stelle, als die erste Dotierungskonzentrationsmaximumlage 34a. Somit ist eine Retrograde-Wanne 34 gebildet. Gleichzeitig kann, da die zweite Dotierungskonzentrationsmaximumlage 34b an einer tiefen Stelle in dem p-Typ Siliziumsubstrat 1 gebildet werden kann, der Substratvorspannungseffekt unterdrückt werden. In der oben beschriebenen vierten Ausführungsform erlaubt geeignetes Einstellen der implantierten Dotierungsmenge 33a das Anpassen des Vergrößerungsbetrages der Kanalabschneideschicht 33.
Die fünfte Ausführungsform der Erfindung wird unter Bezugnahme auf die Fig. 25 bis 28 beschrieben. Die Fig. 25 bis 28 sind Quer­ schnittsansichten, die die ersten bis vierten Schritte in einem Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der fünften Ausführungsform der Erfindung zeigen.
Unter Bezugnahme auf Fig. 25 wird eine Isolationsoxidschicht 2 mit einer vorgeschriebenen Dicke selektiv auf einer Hauptoberflä­ che des p-Typ Siliziumsubstrates 1 gebildet. Dann wird unter Be­ zugnahme auf Fig. 26 eine Dotierung in eine tiefe Stelle in dem p-Typ Siliziumsubstrat 1 eingeführt, zum Bilden einer ersten Do­ tierungskonzentrationsmaximumlage 25a. Dann wird gemäß Fig. 27 eine Oxidschicht 70, die aus einer TEOS-(Tetra Äthyl Orthosili­ kat)-Schicht oder ähnlichem gebildet ist, auf der gesamten Ober­ fläche des p-Typ Siliziumsubstrates durch chemisches Abscheiden aus der Gasphase oder ähnlichem gebildet. Ein Resist wird auf die Oxidschicht 70 aufgetragen. Dann wird ein Strukturieren durchge­ führt, wobei die Oxidschicht 70 auf der dadurch bedeckten Isola­ tionsoxidschicht 2 gelegen ist und wobei die Oxidschicht 70 auf dem Elementbildungsbereich gelegen ist, der zum Bilden eines strukturierten Resist 30 freigelegt ist.
Dann wird die Oxidschicht 70 unter Benutzung des strukturierten Resist 30 als Maske geätzt, und dann wird der strukturierte Re­ sist 30 entfernt. Danach wird, wie in Fig. 28 veranschaulicht ist, eine Ionenimplantation mit hoher Energie von der Oberfläche des p-Typ Siliziumsubstrates 1 durchgeführt zum Bilden einer zweiten Dotierungskonzentrationsmaximumlage 35b, die sich von der Nähe der Bodenoberfläche der Isolationsoxidschicht 2 zu einer tiefen Position des Elementbildungsbereiches erstreckt. Die zweite Dotierungskonzentrationsmaximumlage 35b und die erste Do­ tierungskonzentrationsmaximumlage 35a, die oben beschrieben sind, bilden eine Retrograde-Wanne 35.
In der oben beschriebenen Weise begrenzt die Bildung der zweiten Dotierungskonzentrationsmaximumlage 35b den schmalen Kanaleffekt, wie in dem Fall der oben beschriebenen Ausführungsformen. Außer­ dem kann das Bilden der zweiten Dotierungskonzentrationsmaximum­ lage 35b an einer tiefen Stelle unter dem Elementbildungsbereich den Substratvorspannungseffekt auf ein geringes Niveau begrenzen. Da die Oxidschicht 70 auf der Isolationsoxidschicht 2 gebildet ist, ist die Dicke der Isolationsoxidschicht beträchtlich vergrö­ ßert. Dies erlaubt eine Verbesserung der Isolationseigenschaft.
Jetzt wird der charakteristische Teil der fünften Ausführungsform genauer beschrieben. In der fünften Ausführungsform ist die Oxid­ schicht 70 auf der Isolationsoxidschicht 2 gebildet. Die p-Typ Dotierung ist in das p-Typ Siliziumsubstrat 1 mit solch einer Energie eingeführt, daß sie eine Stapelstruktur aus der Isolati­ onsoxidschicht 2 und der Oxidschicht 70 durchdringt. Somit kann, verglichen mit dem herkömmlichen Beispiel, in dem die Dotierung so implantiert ist, daß sie nur die Isolationsoxidschicht 2 durchdringt, die Dotierung in eine tiefe Stelle in dem Element­ bildungsbereich in dem p-Typ Siliziumsubstrat 1 implantiert wer­ den. Genauer gesagt, die Dotierung kann an eine um den Betrag der Tiefe, der der Dicke der Oxidschicht 70 entspricht, tiefere Stelle eingeführt werden. Daher kann der Substratvorspannungsef­ fekt auf einen geringeren Pegel begrenzt werden. Ein geeignetes Anpassen der Dicke der Oxidschicht 70 erlaubt eine Einführung der Dotierung in eine für jede Einrichtung geeignete Tiefe.
Unter Bezugnahme auf die Fig. 29 und 30 wird eine sechste Ausfüh­ rungsform der Erfindung beschrieben. Die Fig. 29 und 30 sind Querschnittsansichten, die die vierten bis fünften Schritte in einem Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der sechsten Ausführungsform der Erfindung zeigen. In der oben beschriebenen fünften Ausführungsform wird eine Oxidschicht 70 mit einer vorgeschriebenen Dicke auf einer Isolationsoxidschicht 2 gebildet. Im Gegensatz dazu ist in dieser Ausführungsform eine Nitridschicht 37 auf der Isolationsoxidschicht 2 durch dieselben Schritte, wie bei der fünften Ausführungsform gebildet. Unter Be­ zugnahme auf Fig. 29 ist eine zweite Dotierungskonzentrationsma­ ximumlage 36 durch Implantieren der Dotierung mit einer solchen Energie, daß sie die Nitridschicht 37 und die Isolationsoxid­ schicht 2 durchdringt, gebildet, und dann wird, wie in Fig. 30 veranschaulicht ist, die Nitridschicht 37 entfernt. Somit verrin­ gert das Entfernen der Nitridschicht 37 eine Unebenheit in der Oberfläche des p-Typ Siliziumsubstrates 1, verglichen mit der fünften Ausführungsform. Wie im Fall der oben beschriebenen Aus­ führungsformen, können in dieser Ausführungsform der schmale Ka­ naleffekt und der Substratvorspannungseffekt auf ein geringes Ni­ veau begrenzt werden.
Es sei angemerkt, daß auch in der fünften Ausführungsform eine Unebenheit durch die Isolationsoxidschicht 2 durch vorheriges Bilden einer dünnen Nitridschicht auf der Isolationsoxidschicht 2 und anschließendes Entfernen der Oxidschicht 70 und ebenso Ent­ fernen der Nitridschicht, reduziert werden kann.
Jetzt wird unter Bezugnahme auf die Fig. 31 bis 34 die siebte Ausführungsform der Erfindung beschrieben. Fig. 31 ist eine Quer­ schnittsansicht, die eine Halbleitereinrichtung, die gemäß der siebten Ausführungsform der Erfindung gebildet ist, zeigt.
Die Fig. 32 bis 34 sind Querschnittsansichten, die Herstellungs­ schritte in einem Verfahren zur Herstellung der Halbleiterein­ richtung gemäß der siebten Ausführungsform der Erfindung zeigen.
Unter Bezugnahme auf Fig. 31 hat die Halbleitereinrichtung, die gemäß dieser Ausführungsform gebildet ist, eine Oxidschicht 38 mit einer Dicke ungefähr im Bereich von 1000 Å (100 nm) bis 5000 Å (500 nm) in einem Elementisolationsbereich auf einem p-Typ Si­ liziumsubstrat 1. Die Oxidschicht 38 wird eine Isolationsoxid­ schicht. Eine zweite Dotierungskonzentrationsmaximumlage 39b ist von der Nähe der Bodenoberfläche der Oxidschicht 38 zu einer tie­ fen Position unter dem Elementbildungsbereich gebildet. Unter der zweiten Dotierungskonzentrationsmaximumlage 39b ist eine erste Dotierungskonzentrationsmaximumlage 39a in einem vorgeschriebenen Abstand von der zweiten Dotierungskonzentrationsmaximumlage 39b gebildet. Die erste Dotierungskonzentrationsmaximumlage 39a und die zweite Dotierungskonzentrationsmaximumlänge 39b bilden eine Retrograde-Wanne 39. Wie in Fig. 31 veranschaulicht ist, kann, da die zweite Dotierungskonzentrationsmaximumlage 39b an einer tiefen Position unter dem Elementbildungsbereich gebildet ist, der Substratvorspannungseffekt auf einen geringen Pegel begrenzt wer­ den. Da die zweite Dotierungskonzentrationsmaximumlage 39b so gebildet ist, daß sie sich von unter der Oxidschicht 38 zu einer tiefen Position unter dem Elementbildungsbereich erstreckt, kann der schmale Kanaleffekt unterdrückt werden.
Unter Bezugnahme auf die Fig. 32 bis 34 wird ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der siebten Ausfüh­ rungsform der Erfindung beschrieben. Unter Bezugnahme auf Fig. 32 wird eine Oxidschicht 38 mit einer Dicke ungefähr in dem Bereich von 1000 Å (100 nm) bis 5000 Å (500 nm) auf der Oberfläche des p- Typ Siliziumsubstrates durch chemisches Abscheiden aus der Gas­ phase oder thermische Oxidation gebildet. Dann wird eine erste Dotierungskonzentrationsmaximumlage 39a an einer tiefen Stelle des p-Typ Siliziumsubstrates 1 gebildet. Unter Bezugnahme auf Fig. 33 wird ein Resist 40 auf die Oxidschicht 38 aufgetragen. Die Dicke des Resist 40 ist vorzugsweise ungefähr in dem Bereich von 5000 Å (500 nm) bis 20 000 Å (2000 nm). Der Resist 40 wird so strukturiert, daß der Resist 40 auf dem Elementisolationsbereich belassen wird. Unter Benutzung des Resist 40 als Maske wird die Oxidschicht 38 geätzt.
Unter Bezugnahme auf Fig. 34 werden zum Beispiel Bor(B)-Ionen in das p-Typ Siliziumsubstrat 1 mit solch einer Energie implantiert, daß sie die Oxidschicht 38 und den Resist 40 durchdringen. Zur gleichen Zeit wird die Implantationsenergie so ausgewählt, daß die Dotierung den Resist 40 und die Oxidschicht 38 durchdringt und in das p-Typ Siliziumsubstrat 1 in die Nähe der Bodenoberflä­ che der Oxidschicht 38 eingeführt wird. Zu der Zeit wird, da die Oberfläche des p-Typ Siliziumsubstrates 1 auf dem Elementbil­ dungsbereich freigelegt ist, die Dotierung in eine tiefe Position unter dem Elementbildungsbereich des p-Typ Siliziumsubstrates 1 eingeführt, wenn d 13695 00070 552 001000280000000200012000285911358400040 0002004340405 00004 13576ie Dotierung mit der oben beschriebenen hohen Energie eingeführt wird. Somit kann der Substratvorspannungsef­ fekt auf einen geringeren Pegel begrenzt werden. Wie im Fall der oben beschriebenen Ausführungsformen kann der schmale Kanaleffekt ebenso unterdrückt werden.
Jetzt wird unter Bezugnahme auf die Fig. 35 und 36 die achte Aus­ führungsform der Erfindung beschrieben. Die Fig. 35 und 36 sind Querschnittsansichten, die Herstellungsschritte in einem Verfah­ ren zur Herstellung einer Halbleitereinrichtung gemäß der achten Ausführungsform der Erfindung zeigen.
Zuerst wird eine erste Lage 43a des Dotierungskonzentrationsmaxi­ mums in einem p-Typ Siliziumsubstrat 1 durch dieselben Schritte wie in der siebten Ausführungsform gebildet, und eine Oxidschicht 42′ mit einer vorgeschriebenen Dicke ist auf der Oberfläche des p-Typ Siliziumsubstrates 1 gebildet. Unter Bezugnahme auf Fig. 35 wird ein Resist 41 auf die Oxidschicht 42′ mit einer vorgeschrie­ benen Dicke aufgebracht, und der Resist 41 wird so strukturiert, daß er auf dem Bereich, der auf dem Elementbildungsbereich liegt, zurückbleibt. Dann werden p-Typ-Dotierungsionen wie Bor (B) in die Nähe der Bodenoberfläche der Oxidschicht 42′, die unter dem Resist 41 liegt, implantiert.
Zu der Zeit wird die Dotierung in das p-Typ Siliziumsubstrat 1 eingeführt, wobei sie nur die Oxidschicht 42′ in dem Elementbil­ dungsbereich durchdringt. Daher wird in dem Elementbildungsbe­ reich die p-Typ Dotierung in eine Tiefe entsprechend der Dicke des Resist 41 eingeführt. Dementsprechend erlaubt die Vergröße­ rung der Dicke des Resist 41 die Einführung der p-Typ Dotierung in eine tiefe Lage in das p-Typ Siliziumsubstrat 1, und daher kann der Substratvorspannungseffekt auf einen geringeren Pegel begrenzt werden.
Außerdem wird zu der Zeit die Dotierung, die in dem anderen Be­ reich als den Bereich, der unter dem Resist 41 gelegen ist, in das Siliziumsubstrat 1 in eine tiefere Position als die Dotie­ rung, die unter den Resist 41 eingeführt ist, eingeführt, und da­ her kann der schmale Kanaleffekt unterdrückt werden. Außerdem kann im Fall dieser Ausführungsform, da die Oberfläche des p-Typ Siliziumsubstrates 1 zur Zeit des Implantierens der Dotierung nicht freigelegt ist, eine Verunreinigung mit einem Metall oder ähnlichem zur Zeit der Ionenimplantation vorteilhaft begrenzt werden.
Eine zweite Dotierungskonzentrationsmaximumlage 43b ist somit ge­ bildet. Die zweite Dotierungskonzentrationsmaximumlage 43b und die erste Dotierungskonzentrationsmaximumlage 43a bilden eine Re­ trograde-Wanne 43. Somit wird nach dem Bilden der Retrograde- Wanne 43 die Oxidschicht 42′ unter Benutzung des Resist 41 als Maske geätzt. Somit wird die Oxidschicht 42′ nur in dem Element­ bildungsbereich belassen. Die Oxidschicht 42′ wird daher eine Isolationsoxidschicht 42′. Dann wird der Resist 41 entfernt.
Unter Bezugnahme auf die Fig. 37 bis 40 wird die neunte Ausfüh­ rungsform der Erfindung beschrieben. Fig. 37 ist eine Quer­ schnittsansicht, die eine nach der neunten Ausführungsform der Erfindung gebildete Halbleitereinrichtung zeigt. Die Fig. 38 bis 40 sind Querschnittsansichten, die Herstellungsschritte in einem Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der neunten Ausführungsform der Erfindung zeigen.
Unter Bezugnahme auf Fig. 37 wird bei dieser Ausführungsform eine leitende Schicht, wie zum Beispiel eine polykristalline Silizium­ schicht 44, in einem Elementbildungsbereich auf der Oberfläche eines p-Typ Siliziumsubstrates 1 mit einer isolierenden Schicht 45, wie zum Beispiel einer Oxidschicht, dazwischen gebildet. Dies ist eine sogenannte Feldabschirmungsstruktur. In dem p-Typ Sili­ ziumsubstrat ist eine zweite Dotierungskonzentrationsmaximumlage 46b so gebildet, daß sie sich von der Nähe der Bodenoberfläche der isolierenden Schicht 45 gegen eine tiefe Position unter dem Elementbildungsbereich in dem p-Typ Siliziumsubstrat 1 erstreckt, und eine erste Dotierungskonzentrationsmaximumlage 46a ist in ei­ nem vorgeschriebenen Abstand unter der zweiten Dotierungskonzen­ trationsmaximumlage 46b gebildet. Die erste Dotierungskonzentra­ tionsmaximumlage 46a und die zweite Dotierungskonzentrationsmaxi­ mumlage 46b bilden eine Retrograde-Wanne 46. Solch eine Struktur erlaubt die Begrenzung des schmalen Kanaleffekts und des Sub­ stratvorspannungseffekts auf ein geringes Niveau wie im Fall der vorhergehenden Ausführungsformen.
Unter Bezugnahme auf die Fig. 38 bis 40 wird ein Verfahren zur Herstellung der Halbleitereinrichtung mit der oben beschriebenen Struktur beschrieben. Unter Bezugnahme auf Fig. 38 werden eine isolierende Schicht 45 mit einer vorgeschriebenen Dicke und eine polykristalline Siliziumschicht 44 der Reihe nach auf die Ober­ fläche des p-Typ Siliziumsubstrates 1 aufgebracht. Dann wird durch die isolierende Schicht 45 und die polykristalline Silizi­ umschicht 44 eine p-Typ Dotierung wie Bor (B) in eine tiefe Posi­ tion in dem p-Typ Siliziumsubstrat 1 eingeführt, zum Bilden einer ersten Dotierungskonzentrationsmaximumlage.
Dann wird unter Bezugnahme auf Fig. 39 ein Resist 47 auf die po­ lykristalline Siliziumschicht 44 aufgebracht und so strukturiert, daß er auf einem Abschnitt, der auf dem Elementisolationsbereich gelegen ist, verbleibt. Dann werden unter Benutzung des Resist 47 als Maske die polykristalline Siliziumschicht 44 und die isolie­ rende Schicht 45 geätzt. Somit ist die Oberfläche des p-Typ Sili­ ziumsubstrates 1, die auf dem Elementbildungsbereich gelegen ist, freigelegt.
Dann wird unter Bezugnahme auf Fig. 40 die p-Typ Dotierung wie Bor (B) durch den Resist 47, der in der oben beschriebenen Weise strukturiert ist, die polykristalline Siliziumschicht 44 und die isolierende Schicht 45 in das p-Typ Siliziumsubstrat 1 in der Nähe der Bodenoberfläche der Isolierschicht 45 eingeführt. Somit wird zur selben Zeit die Dotierung in eine tiefe Position unter dem Elementbildungsbereich eingeführt. Somit ist die zweite Do­ tierungskonzentrationsmaximumlage 46b gebildet. Im Falle dieser Ausführungsform kann das Steuern der Dicke des Resist 47 die Tiefe der zweiten Dotierungskonzentrationsmaximumlage 46b unter dem Elementbildungsbereich steuern. Das Bilden der zweiten Do­ tierungskonzentrationsmaximumlage 46b an der tiefen Position wie oben beschrieben, kann den Substratvorspannungseffekt auf einen geringen Pegel begrenzen. Außerdem kann wie im Falle der vorher­ gehenden Ausführungsformen der schmale Kanaleffekt ebenso unter­ drückt werden.
Jetzt wird unter Bezugnahme auf die Fig. 41 und 42 die zehnte Ausführungsform der Erfindung beschrieben. Die Fig. 41 und 42 sind Querschnittsansichten, die Schritte der Herstellung einer Halbleitereinrichtung gemäß der zehnten Ausführungsform der Er­ findung zeigen.
Beim Durchlaufen derselben Schritte, wie in der neunten oben be­ schriebenen Ausführungsform, werden die isolierende Schicht 45 und die polykristalline Siliziumschicht 44 auf dem p-Typ Siliziumsubstrat 1 gebildet, und eine erste Dotierungskonzen­ trationsmaximumlage 49a ist in dem p-Typ Siliziumsubstrat 1 ge­ bildet. Dann wird unter Bezugnahme auf Fig. 41 ein Resist 48 mit einer vorgeschriebenen Dicke auf der polykristallinen Silizium­ schicht 44 aufgebracht und so strukturiert, daß Resist 48 nur auf dem Elementisolationsbereich verbleibt. Die p-Typ Dotierungsionen werden mit solch einer Energie implantiert, daß sie den Resist 48, die polykristalline Siliziumschicht 44 und die isolierende Schicht 45 durchdringen, um eine zweite Dotierungskonzentrations­ maximumlage 49b zu bilden. Somit ist eine zweite Dotierungskon­ zentrationsmaximumlage 49b an einer tiefen Position unter dem Elementbildungsbereich gebildet. Somit kann der Substratvorspan­ nungseffekt auf einen geringen Pegel unterdrückt werden.
Außerdem kann zu der Zeit, da die Oberfläche des p-Typ Silizium­ substrates 1 nicht freigelegt ist, wie im Fall der achten Ausfüh­ rungsform, eine Verunreinigung mit Metall oder ähnlichem zur Zeit der Ionenimplantation begrenzt werden. Dann werden, wie in Fig. 42 veranschaulicht ist, unter Benutzung des Resist 48 als Maske die polykristalline Siliziumschicht 44 und die isolierende Schicht 45 geätzt. Dann wird der Resist 48 entfernt. Somit kann die Dotierung, die als eine Kanalabschneideschicht wirkt, in die Nähe der Bodenoberfläche der Oxidschicht 45 eingeführt werden, und zur selben Zeit wird die Dotierung in eine tiefe Position von der Oberfläche des p-Typ Siliziumsubstrates 1 in den Elementbil­ dungsbereich eingeführt. Somit können wie im Fall der vorherge­ henden Ausführungsformen der schmale Kanaleffekt ebenso wie der Substratvorspannungseffekt auf ein geringes Niveau begrenzt wer­ den.
Wie im Vorhergehenden können gemäß der Erfindung in einem Aspekt, die Dicke und der sich ausstreckende Abschnitt der isolierenden Trennschicht verringert werden und der Elementbildungsbereich kann ausgedehnt werden, was für die Verringerung der Abmessung einer Halbleitereinrichtung von Vorteil ist. Da eine Retrograde- Wannenstruktur an einer tiefen Stelle von der Oberfläche des Sub­ strates in dem Elementbildungsbereich gebildet ist, was geeignet für die Verringerung der Abmessung einer Halbleitereinrichtung ist, kann der Substratvorspannungseffekt unterdrückt werden. An­ ders ausgedrückt, es wird ein Verfahren zum Bilden einer Retro­ grade-Wannenstruktur, anwendbar auf eine Halbleitereinrichtung, deren Abmessung verringert ist, bereitgestellt.
Gemäß der Erfindung wird in einem anderen Aspekt, die erste Do­ tierungszone nur in der Nähe der Bodenoberfläche der isolierenden Trennschicht gebildet und die zweite Dotierungszone wird in einem getrennten Schritt gebildet. Somit kann die zweite Dotierungszone an einer tiefen Position von der Oberfläche des Halbleitersub­ strates durch geeignetes Auswählen der Bedingungen zu ihrer Bil­ dung gebildet werden. Somit kann der Substratvorspannungseffekt auf einem geringen Pegel gehalten werden. Inzwischen kann die er­ ste Dotierungszone nur in dem Bereich, der sich unter der Isolationstrennschicht befindet, gebildet werden und daher kann der schmale Kanaleffekt unterdrückt werden.
Gemäß der Erfindung ist in einem weiteren Aspekt die Masken­ schicht auf der Elementisolationsschicht gebildet, und eine Do­ tierung ist in das Halbleitersubstrat durch die Elementisolati­ onsschicht und die Maskenschicht eingeführt. Somit wird die Do­ tierung auch in das Halbleitersubstrat in der Nähe der unteren Oberfläche der Elementisolationsschicht eingeführt. Da die Dotie­ rung in dem Elementbildungsbereich, in dem die Elementisolations­ schicht und die Maskenschicht nicht gebildet sind, eingeführt wird, wird die Dotierung in eine tiefe Position in dem Halblei­ tersubstrat in dem Bereich eingeführt. Somit kann der Substrat­ vorspannungseffekt unterdrückt werden. Außerdem ist in dem ande­ ren Bereich als in dem, in dem die Elementisolationsschicht ge­ bildet ist, die Dotierung von der Nähe der Bodenoberfläche der Elementisolationsschicht bis zu einer tiefen Position unter der Elementbildungsschicht eingeführt. Somit kann der schmale Kanal­ effekt unterdrückt werden. Außerdem erlaubt ein geeignetes Ein­ stellen der Dicke der Maskenschicht ein Einstellen der Tiefe des zweiten Bereiches. Somit kann die Tiefe des zweiten Bereiches auf eine für jede Einrichtung optimale Tiefe eingestellt werden.
Gemäß der Erfindung ist in einem weiteren Aspekt die Dotierung in den ersten Bereich in dem Elementisolationsbereich eingeführt, und die isolierende Trennschicht ist in dem zweiten Bereich, der den ersten Bereich einschließt und umgibt, gebildet. Zu der Zeit wird das Gebiet des ersten Bereiches durch Schätzen der Diffusi­ onsmenge der Dotierung aufgrund der Bildung der isolierenden Trennschicht ausgewählt. Die erste Dotierungszone kann daher so gebildet werden, daß sie nur in dem Bereich unter der isolieren­ den Trennschicht besteht. Somit kann der schmale Kanaleffekt un­ terdrückt werden. Inzwischen wird die zweite Dotierungszone in einem vom Bilden der ersten Dotierungszone getrennten Schritt ge­ bildet. Dementsprechend erlaubt das Bilden der zweiten Dotie­ rungszone an einer tiefen Position in dem Halbleitersubstrat die Unterdrückung des Substratvorspannungseffektes.

Claims (39)

1. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Selektives Bilden einer isolierenden Trennschicht (2) mit einer vorgeschriebenen Dicke auf einer Hauptoberfläche eines Halblei­ tersubstrates (1) zum Isolieren eines Elementbildungsbereiches;
Implantieren einer Dotierung in einen Bereich des Halbleitersub­ strates (1) von oberhalb der Hauptoberfläche des Halbleitersub­ strates (1) durch die isolierende Trennschicht (2), dabei Bilden eines Wannenbereiches (51, 61), der eine vorgeschriebene Dotie­ rungskonzentrationsverteilung im Bereich des Halbleitersubstrates (1), der unter der isolierenden Trennschicht (2) gelegen ist, ergibt; und
Entfernen eines Oberflächenabschnitts der isolierenden Trenn­ schicht (2) nach Bilden des Wannenbereiches (51, 61).
2. Verfahren zur Herstellung einer Halbleiterreinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Bildens der isolierenden Trennschicht (2) einen Schritt des Bildens einer Oxidschicht durch einen LOCOS-Prozeß aufweist.
3. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schritt des Bildens des Wannenbereiches (51, 61) die Schritte aufweist:
Implantieren der Dotierung in das Halbleitersubstrat (1) mit ei­ ner ersten Energie; und
Implantieren der Dotierung in das Halbleitersubstrat (1) mit ei­ ner zweiten Energie, die höher als die erste Energie ist.
4. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Schritt des Entfernens des Oberflächenabschnittes der isolie­ renden Trennschicht (2) ein Ätzen des Oberflächenabschnittes der isolierenden Trennschicht (2) beinhaltet.
5. Verfahren zur Herstellung einer Halbleitereinrichtung, die einen Speicherzellenfeldbereich und einen peripheren Schaltungs­ bereich aufweist, mit den Schritten:
selektives Bilden einer isolierenden Trennschicht (2) mit einer vorgeschriebenen Dicke auf einer Hauptoberfläche eines Halblei­ tersubstrates (1) zum Isolieren eines Elementbildungsbereiches, der in dem Speicherzellenfeldbereich und dem peripheren Schal­ tungsbereich enthalten ist;
Implantieren einer Dotierung in einen Bereich des Halbleitersub­ strates (1) von oberhalb der Hauptoberfläche des Halbleitersub­ strates (1) durch die isolierenden Trennschicht (2), dabei Bilden eines Wannenbereiches (61) mit einer vorgeschriebenen Dotie­ rungskonzentrationsverteilung in dem Bereich des Halbleitersub­ strates (1), der unter der isolierenden Trennschicht (2) gelegen ist; und
selektives Entfernen des Oberflächenabschnittes der isolierenden Trennschicht (2), die in dem Speicherzellenfeldbereich gelegen ist, so daß die Dicke der isolierenden Trennschicht in dem Speicherzellenfeldbereich verringert ist.
6. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
selektives Bilden einer isolierenden Trennschicht (2) auf einer Hauptoberfläche eines Halbleitersubstrates (1) zum Isolieren ei­ nes Elementbildungsbereiches;
Bilden einer Maskenschicht (25) zum Freilegen einer Oberfläche der isolierenden Trennschicht (2);
Implantieren einer Dotierung durch die freigelegte isolierende Trennschicht (2), dabei Bilden einer ersten Dotierungszone in einem Bereich in dem Haltleitersubstrat (1) nahe bei der isolierenden Trennschicht (2); und
Bilden einer zweiten Dotierungszone (31) in einem Bereich weiter entfernt von der Oberfläche des Halbleitersubstrates (1) als die erste Dotierungszone von oberhalb der Hauptoberfläche des Halbleitersubstrates (1).
7. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß
die erste Dotierungszone einen ersten Dotierungskonzentrationsma­ ximumsabschnitt (24),
die zweite Dotierungszone (31) einen zweiten Dotierungskonzentrationsmaximumsabschnitt (31b) und einen dritten Dotierungskonzentrationsmaximumsabschnitt (31a) unter dem zweiten Dotierungskonzentrationsmaximumsabschnitt (31b) aufweist, und
der erste Dotierungskonzentrationsmaximumsabschnitt (24) und der zweite Dotierungskonzentrationsmaximumsabschnitt (31b) einzeln ohne einen gemeinsamen Abschnitt gebildet sind.
8. Verfahren zur Herstellung einer Halbleitereinrichtung gemäß Anspruch 6 oder 7, dadurch gekennzeichnet, daß die erste Dotierungszone eine Kanalabschneideschicht ist, und die zweite Dotierungszone (31) eine Retrograde-Wanne (31) aufweist.
9. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die erste Dotierungszone so gebildet ist, daß sie nur in einem Bereich unter der isolierenden Trennschicht (2) liegt.
10. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß die Maskenschicht (25) so gebildet ist, daß sie die Peripherie der isolierenden Trennschicht (2) bedeckt.
11. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß die Lage zum Bilden der zweiten Dotierungszone (31) beliebig ge­ wählt wird, unabhängig von der ersten Dotierungszone.
12. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
selektives Bilden einer Elementisolationsschicht zum Isolieren eines Elementbildungsbereiches auf einer Hauptoberfläche eines Halbleitersubstrates (1);
Bilden einer Maskenschicht (26) auf der Elementisolationsschicht zum Freilegen einer Oberfläche des Elementbildungsbereiches;
Implantieren einer Dotierung durch die Maskenschicht und die Ele­ mentisolationsschicht, dabei Bilden einer Dotierungszone (32), die sich von einem ersten Bereich in dem Halbleitersubstrat (1) nahe bei der Elementisolationsschicht zu einem zweiten Bereich, weiter entfernt von der Oberfläche des Halbleitersubstrates (1) als der erste Bereich, erstreckt.
13. Verfahren zur Herstellung einer Halbleitereinrichtung gemäß Anspruch 12, dadurch gekennzeichnet, daß die Elementisolationsschicht eine isolierende Trennschicht (2) aufweist.
14. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß die Maskenschicht (26) so gebildet ist, daß sie die gesamte obere Oberfläche der Elementisolationsschicht bedeckt.
15. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß
die Dotierungszone (32) einen ersten Dotierungskonzentrationsmaximumsabschnitt (32b) und einen zweiten Dotierungskonzentrationsmaximumsabschnitt (32a), der unter dem ersten Dotierungskonzentrationsmaximumsabschnitt (32b) gelegen ist, aufweist, und
die Lage des ersten Dotierungskonzentrationsmaximumsabschnitt (32b) unter dem Elementbildungsbereich durch die Dicke der Mas­ kenschicht (26) bestimmt ist.
16. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 12-15, dadurch gekennzeichnet, daß
die Dotierungszone (32) einen ersten Dotierungskonzentrationsmaximumsabschnitt (32b) und einen zweiten Dotierungskonzentrationsmaximumsabschnitt (32a), der unter dem ersten Dotierungskonzentrationsmaximumsabschnitt (32b) gelegen ist, aufweist, und
der Abstand zwischen den ersten und zweiten Dotierungskonzentra­ tionsmaximumsabschnitten (32b, 32a), die unter der isolierenden Trennschicht (2) gelegen sind, größer ist als der Abstand zwi­ schen den ersten und den zweiten Dotierungskonzentrationsmaxi­ mumsabschnitten (32b, 32a), die unter dem Elementbildungsbereich gelegen sind.
17. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, daß die Maskenschicht (70) einen Teil der Elementisolationsschicht bildet.
18. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Maskenschicht (70) eine Oxidschicht ist.
19. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Maskenschicht (70) eine TEOS(Tetra Äthyl Orthosilikat)- Schicht ist.
20. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Maskenschicht (37) eine Nitridschicht ist.
21. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 17, dadurch gekennzeichnet, daß der Schritt des Bildens der Maskenschicht (70) die Schritte:
Bilden einer TEOS-Schicht (70) auf der gesamten Hauptoberfläche des Halbleitersubstrates (1) durch einen Prozeß des chemischen Abscheidens aus der Gasphase;
Bilden eines strukturierten Resist (30) auf der TEOS-Schicht (70) auf einem Abschnitt, der auf der Elementisolationsschicht gelegen ist;
Durchführen des Ätzens unter Benutzung des strukturierten Resist (30) als Maske, dabei Belassen der TEOS-Schicht (70) auf der Elementisolationsschicht; und
Entfernen des strukturierten Resist (30) aufweist.
22. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 21, dadurch gekennzeichnet, daß die Nitridschicht (37) für die TEOS-Schicht (70) eingesetzt wird.
23. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 12, gekennzeichnet durch einen weiteren Schritt des Entfernens der Maskenschicht (26).
24. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt des Bildens der Elementisolationsschicht die Schritte:
Bilden einer Oxidschicht (38) mit einer vorgeschriebenen Dicke durch CVD auf einer Hauptoberfläche des Halbleitersubstrates (1); und
Strukturieren der Oxidschicht (38), dabei Belassen der Oxidschicht (38) in dem Elementisolationsbereich, aufweist.
25. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 24, dadurch gekennzeichnet, daß die Oxidschicht (38) auf der gesamten Hauptoberfläche des Halblei­ tersubstrates (1) durch thermische Oxidation gebildet ist.
26. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 24, dadurch gekennzeichnet, daß
die Dotierungszone (39) einen ersten Dotierungskonzentrationsmaximumsabschnitt (39b) und einen zweiten Dotierungskonzentrationsmaximumsabschnitt (39a) unter dem ersten Dotierungskonzentrationsmaximumsabschnitt (39b) aufweist, und
der erste Dotierungskonzentrationsmaximumsabschnitt (39b) ge­ bildet wird, nachdem die Oxidschicht (38) strukturiert ist.
27. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 24, dadurch gekennzeichnet, daß
die Dotierungszone (39) einen ersten Dotierungskonzentrationsma­ ximumsabschnitt (39b) und einen zweiten Dotierungskonzentrations­ maximumsabschnitt (39a) unter dem ersten Dotierungskonzentrati­ onsmaximumsabschnitt (39b) aufweist, und
der erste Dotierungskonzentrationsmaximumsabschnitt (39b) durch Implantieren der Dotierung durch die Oxidschicht (42′) und die Maskenschicht (41) bevor die Oxidschicht (38) strukturiert wird, gebildet ist, und dann die Oxidschicht (42′) unter Benutzung der Maskenschicht (41) als Maske strukturiert wird.
28. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Elementisolationsschicht eine Stapelschichtstruktur, gebildet aus einer isolierenden Schicht (45), die auf dem Halbleitersub­ strat (1) gebildet ist, und einer leitenden Schicht (44), die auf der isolierenden Schicht (45) gebildet ist, aufweist.
29. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 28, dadurch gekennzeichnet, daß die leitende Schicht (44) eine polykristalline Siliziumschicht ist.
30. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß
eine isolierende Schicht (45) und eine leitende Schicht (44), die die Elementisolationsschicht bilden, der Reihe nach auf der ge­ samten Oberfläche des Halbleitersubstrates (1) gebildet werden, und eine Maskenschicht (47), die in eine vorgeschriebene Form struk­ turiert ist, auf der leitenden Schicht (44) gebildet wird, und
die Elementisolationsschicht auf dem Elementisolationsbereich durch Durchführen eines Ätzens unter Benutzung der Maskenschicht (47) als Maske verbleibt.
31. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 30, dadurch gekennzeichnet, daß
die Dotierungszone (46) einen ersten Dotierungskonzentrationsma­ ximumsabschnitt (46b) und einen zweiten Dotierungskonzentrations­ maximumsabschnitt (46a) unter dem ersten Dotierungskonzentrati­ onsmaximumsabschnitt (46b) aufweist, und
der erste Dotierungskonzentrationsmaximumsabschnitt (46b) gebil­ det ist, nachdem die Elementisolationsschicht strukturiert ist.
32. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 30, dadurch gekennzeichnet, daß
die Dotierungszone (49) einen ersten Dotierungskonzentrationsmaximumsabschnitt (49b) und einen zweiten Dotierungskonzentrationsmaximumsabschnitt (49a) unter dem ersten Dotierungskonzentrationsmaximumsabschnitt (49b) aufweist, und
der erste Dotierungskonzentrationsmaximumsabschnitt (49b) durch Implantieren der Dotierung durch die isolierende Schicht (45) und die leitende Schicht (44), gebildet ist, und die Maskenschicht (48) strukturiert wird, bevor die Elementisolationsschicht struk­ turiert wird, und dann die isolierende Schicht (45) und die lei­ tende Schicht (44) strukturiert werden unter Benutzung der Mas­ kenschicht (48) als Maske.
33. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
selektives Implantieren einer Dotierung in einen ersten Bereich in dem Elementbildungsbereich eines Halbleitersubstrates (1);
Bilden auf einer Hauptoberfläche des Halbleitersubstrates (1) eine isolierende Trennschicht (2) mit einer vorgeschriebenen Dicke in einem zweiten Bereich, der den ersten Bereich beinhaltet und umschließt in dem Elementisolationsbereich, dabei Bilden ei­ nes ersten Dotierungsbereiches (33) in dem ersten Bereich; und
Bilden eines zweiten Dotierungsbereiches (34) von oberhalb der Hauptoberfläche des Halbleitersubstrates (1) in einem Bereich, weiter entfernt von der Oberfläche des Halbleitersubstrates, als der erste Dotierungsbereich.
34. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 33, dadurch gekennzeichnet, daß der Schritt des Implantierens der Dotierung die Schritte:
Freilegen des ersten Bereiches des Halbleitersubstrates und Bil­ den von strukturiertem Resist (27); und
Implantieren der Dotierung in das Halbleitersubstrat (1), unter Benutzung des strukturierten Resist (27) als Maske, aufweist.
35. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 33 oder 34, dadurch gekennzeichnet, daß
die isolierende Trennschicht (2) eine Oxidschicht ist, und
der Schritt des Bildens der isolierenden Trennschicht Schritte des Bildens einer isolierenden Schicht (28) und einer Nitrid­ schicht (29) der Reihe nach auf einer Hauptoberfläche des Halb­ leitersubstrates (1);
Strukturieren der isolierenden Schicht (28) und der Nitridschicht (29), dabei Bilden einer Öffnung zum Freilegen des zweiten Berei­ ches in der isolierenden Schicht (28) und der Nitridschicht (29); und
Bilden der isolierenden Trennschicht (2) in dem zweiten Bereich durch selektive Oxidation.
36. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 35, dadurch gekennzeichnet, daß die Bedingungen für die selektive Oxidation so gewählt sind, daß der erste Dotierungsbereich nur in dem Bereich unter der isolie­ renden Trennschicht (2) gelegen ist.
37. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 33, dadurch gekennzeichnet, daß
der periphere Abschnitt des ersten Bereiches in der Hauptoberflä­ che des Halbleitersubstrates (1) und der periphere Abschnitt des zweiten Bereiches in der Hauptoberfläche des Halbleitersubstrates (1) in einem vorgeschriebenen Abstand voneinander entfernt sind, und
der vorgeschriebene Abstand so gewählt wird, daß er nicht größer ist als eine maximale Reichweite, über die die Dotierung dif­ fundiert ist, wenn die isolierende Trennschicht (2) gebildet wird.
38. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 33, dadurch gekennzeichnet, daß
der erste Dotierungsbereich (33) eine Kanalabschneideschicht ist, und
der zweite Dotierungsbereich (34) eine Retrograde-Wanne aufweist.
39. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 33, dadurch gekennzeichnet, daß die Position zum Bilden des zweiten Dotierungsbereiches (34) be­ liebig gewählt wird, unabhängig von dem ersten Dotierungsbereich (33).
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0793858A1 (de) * 1994-11-22 1997-09-10 Genus, Inc. Verwirklichung vertikal modulierter cmos-wannen durch angehäufte mev vergrabene, implantierte schicht zur seitlichen isolierung
WO2000035005A1 (en) * 1998-12-04 2000-06-15 Advanced Micro Devices, Inc. Semiconductor process flow for nand flash memory products

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0148296B1 (ko) * 1994-07-28 1998-12-01 문정환 반도체 소자의 격리방법
JP2790167B2 (ja) * 1995-01-09 1998-08-27 日本電気株式会社 半導体装置及びその製造方法
JP2730535B2 (ja) * 1995-12-18 1998-03-25 日本電気株式会社 半導体装置の製造方法
JPH09270466A (ja) * 1996-04-01 1997-10-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5966599A (en) * 1996-05-21 1999-10-12 Lsi Logic Corporation Method for fabricating a low trigger voltage silicon controlled rectifier and thick field device
JP3958388B2 (ja) 1996-08-26 2007-08-15 株式会社ルネサステクノロジ 半導体装置
KR100228331B1 (ko) * 1996-12-30 1999-11-01 김영환 반도체 소자의 삼중웰 제조 방법
US6017787A (en) * 1996-12-31 2000-01-25 Lucent Technologies Inc. Integrated circuit with twin tub
JPH10247725A (ja) * 1997-03-05 1998-09-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6057184A (en) * 1997-03-21 2000-05-02 International Business Machines Corporation Semiconductor device fabrication method using connecting implants
KR100479814B1 (ko) * 1997-03-24 2006-05-22 주식회사 하이닉스반도체 반도체소자의웰형성방법
JP3331910B2 (ja) * 1997-06-20 2002-10-07 日本電気株式会社 半導体装置及びその製造方法
WO1999014802A1 (de) * 1997-09-15 1999-03-25 Siemens Aktiengesellschaft Verfahren zur herstellung von isolationszonen zwischen transistoren
KR100474505B1 (ko) * 1997-12-23 2005-05-19 주식회사 하이닉스반도체 반도체소자의제조방법
JPH11204786A (ja) * 1998-01-14 1999-07-30 Mitsubishi Electric Corp 高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法
US6614074B2 (en) * 1998-06-05 2003-09-02 International Business Machines Corporation Grooved planar DRAM transfer device using buried pocket
JP3733252B2 (ja) * 1998-11-02 2006-01-11 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP3536693B2 (ja) * 1998-11-24 2004-06-14 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
KR100300069B1 (ko) * 1999-05-10 2001-09-26 김영환 반도체 소자 및 그 제조방법
US6362035B1 (en) * 2000-02-07 2002-03-26 Taiwan Semiconductor Manufacturing Company Channel stop ion implantation method for CMOS integrated circuits
US7145191B1 (en) * 2000-03-31 2006-12-05 National Semiconductor Corporation P-channel field-effect transistor with reduced junction capacitance
US6518107B2 (en) * 2001-02-16 2003-02-11 Advanced Micro Devices, Inc. Non-arsenic N-type dopant implantation for improved source/drain interfaces with nickel silicides
JP2003060073A (ja) 2001-08-10 2003-02-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4139105B2 (ja) * 2001-12-20 2008-08-27 株式会社ルネサステクノロジ 半導体装置の製造方法
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US6900091B2 (en) * 2002-08-14 2005-05-31 Advanced Analogic Technologies, Inc. Isolated complementary MOS devices in epi-less substrate
JP2004079775A (ja) * 2002-08-19 2004-03-11 Ricoh Co Ltd 半導体装置及びその製造方法
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US6767809B2 (en) * 2002-11-19 2004-07-27 Silterra Malayisa Sdn. Bhd. Method of forming ultra shallow junctions
CN1290178C (zh) * 2003-08-27 2006-12-13 上海宏力半导体制造有限公司 利用逆向离子植入方式形成高压互补式金属氧化物半导体的方法
TWI260717B (en) * 2004-05-17 2006-08-21 Mosel Vitelic Inc Ion-implantation method for forming a shallow junction
US7808037B2 (en) * 2005-12-16 2010-10-05 Macronix International Co., Ltd. High voltage device
US8304835B2 (en) 2009-03-27 2012-11-06 National Semiconductor Corporation Configuration and fabrication of semiconductor structure using empty and filled wells
JP5751531B2 (ja) 2012-06-15 2015-07-22 信越半導体株式会社 半導体基板の評価方法、評価用半導体基板、半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4732869A (en) * 1985-07-11 1988-03-22 U.S. Philips Corporation Method of forming implanted regions in a semiconductor device by use of a three layer masking structure
US5138420A (en) * 1989-11-24 1992-08-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having first and second type field effect transistors separated by a barrier
US5160996A (en) * 1987-10-08 1992-11-03 Matsushita Electric Industrial Co., Inc. Structure and method of manufacture for semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4633289A (en) * 1983-09-12 1986-12-30 Hughes Aircraft Company Latch-up immune, multiple retrograde well high density CMOS FET
JPS60101946A (ja) * 1983-11-07 1985-06-06 Nec Corp 半導体装置の製造方法
JPH0821615B2 (ja) * 1987-07-01 1996-03-04 三菱電機株式会社 半導体記憶装置の製造方法
US5061654A (en) * 1987-07-01 1991-10-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit having oxide regions with different thickness
US5292671A (en) * 1987-10-08 1994-03-08 Matsushita Electric Industrial, Co., Ltd. Method of manufacture for semiconductor device by forming deep and shallow regions
JPH01194436A (ja) * 1988-01-29 1989-08-04 Nec Yamaguchi Ltd 半導体装置
JPH01244635A (ja) * 1988-03-25 1989-09-29 Fujitsu Ltd 半導体装置の製造方法
JPH02309653A (ja) * 1989-05-24 1990-12-25 Matsushita Electron Corp 半導体集積回路の製造方法
JP3090669B2 (ja) * 1989-10-27 2000-09-25 ソニー株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4732869A (en) * 1985-07-11 1988-03-22 U.S. Philips Corporation Method of forming implanted regions in a semiconductor device by use of a three layer masking structure
US5160996A (en) * 1987-10-08 1992-11-03 Matsushita Electric Industrial Co., Inc. Structure and method of manufacture for semiconductor device
US5138420A (en) * 1989-11-24 1992-08-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having first and second type field effect transistors separated by a barrier

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JOHN YUAN-TAI CHEN: Quadruple-Well CMOS for VLSI Technology. US-Z.: IEEE Transactions on Electron Devices, Vol. ED-31, No. 7, July 1984, S. 910-919 *
ODANAKA, S., YABU, T., SHIMIZU, N., et al.: A Self-Aligned Retrograde Twin-Well Structure with Buried p·+·-Layer. US-Z.: IEEE Electron Device Letters, Vol. 10, No. 6, June 1989, S. 280-282 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0793858A1 (de) * 1994-11-22 1997-09-10 Genus, Inc. Verwirklichung vertikal modulierter cmos-wannen durch angehäufte mev vergrabene, implantierte schicht zur seitlichen isolierung
EP0793858A4 (de) * 1994-11-22 1998-08-19 Genus Inc Verwirklichung vertikal modulierter cmos-wannen durch angehäufte mev vergrabene, implantierte schicht zur seitlichen isolierung
WO2000035005A1 (en) * 1998-12-04 2000-06-15 Advanced Micro Devices, Inc. Semiconductor process flow for nand flash memory products
US6362049B1 (en) 1998-12-04 2002-03-26 Advanced Micro Devices, Inc. High yield performance semiconductor process flow for NAND flash memory products

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Publication number Publication date
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JP2978345B2 (ja) 1999-11-15
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