DE4340967C1 - Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor - Google Patents

Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor

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Description

In integrierten Schaltungen werden CMOS-Transistoren und logische Gatter derzeit meist in einer planaren Siliziumtechnologie reali­ siert, bei der Source, Kanalbereich und Drain lateral angeordnet sind. Die erreichbaren Gatelängen sind dabei abhängig vom Auflö­ sungsvermögen der verwendeten optischen Lithographie und von To­ leranzen bei der Strukturierung und Justierung. In der 16 M-Gene­ ration werden typische Gatelängen von 0,6 µm, in der 64 M-Genera­ tion von 0,35 µm erreicht.
Im Hinblick auf die elektrischen Eigenschaften von MOS-Transisto­ ren sowie auf eine erhöhte Packungsdichte, die insbesondere bei komplexen logischen Schaltungen wie logischen Gattern bedeutsam wird, da dort mehrere n- und p-Kanaltransistoren zusätzlich ge­ geneinander isoliert und miteinander verdrahtet werden müssen, wird eine weitere Verkleinerung der lateralen Kanallängen ange­ strebt. Dazu sind Verbesserungen der optischen Lithographie sowie der Lack- und Ätztechnik erforderlich. Wegen des begrenzten Auf­ lösungsvermögens der optischen Lithographie und zunehmender Pro­ bleme mit Toleranzen bei der Strukturierung und Justierung er­ scheint es jedoch fraglich, ob sich auf diese Weise reproduzier­ bar Transistoren mit Kanallängen unter 100 nm herstellen lassen. Darüber hinaus führt die Verkleinerung der lateralen Kanallänge zu Veränderungen der elektrischen Eigenschaften des MOS-Transi­ stors, die durch eine Implantation von Dotierstoffen im Kanalge­ biet sowie aufwendige Source/Drain-Konstruktionen ausgeglichen werden müssen.
Geringere Strukturgrößen in planarer Technologie können erzielt werden, wenn die optische Lithographie durch Elektronenstrahlli­ thographie ersetzt wird. Im Labormaßstab ist es bisher gelun­ gen, mit einem Elektronenstrahlschreiber einzelne funktions­ fähige MOS-Transistoren mit Kanallängen bis zu 50 nm herzu­ stellen. Da die Elektronenstrahllithographie jedoch langsam ist, erscheint sie für einen Einsatz in einer Halbleiterfer­ tigung aus wirtschaftlichen Gründen als ungeeignet.
In den achtziger Jahren ist vorgeschlagen worden (siehe zum Beispiel F. E. Holmes et al, Solid State Electronics, 17 (1974), S. 791 ff) in der sogenannten V-MOS-Technologie ver­ tikale Transistoren herzustellen. Dabei werden Source, Ka­ nalbereich und Drain als vertikale Schichtenfolgen in einem Substrat realisiert. Gatedielektrikum und Gateelektrode wer­ den an der Oberfläche eines Grabens, der ein V-förmiges Pro­ fil aufweist, realisiert. Dadurch konnten Transistoren mit kürzeren Kanallängen hergestellt werden, als es die damalige Lithographie erlaubte. Da in diesen Transistoren jedoch nur die Kanallänge klein war, traten bei dieser Technik große parasitäre Kapazitäten auf. Daher hat dieser Vorschlag in der Logikentwicklung gegenüber planaren Herstellungsverfahren keine Bedeutung erlangt.
In der DRAM-Speicherentwicklung wurde von Texas Instruments (siehe zum Beispiel W. F. Richardson et al, IEDM Dig. Tech. Paper (1985), S. 714 bis 717) vorgeschlagen, in der soge­ nannten "Trench Tranistor Zelle" Transistor und Kondensator vertikal zu integrieren. Der dort vorgeschlagene Transistor weist eine Kanallänge im Bereich von etwa 1 µm auf. In der Speicherentwicklung hat sich in der Folge nur die Anordnung des Kondensators im Trench durchgesetzt.
In der europäischen Patentanmeldung 0 098 111 A2 ist ein verti­ kaler IGFET vorgeschlagen worden. Zur Herstellung dieses IG- FET wird vorgeschlagen, auf ein Substrat aus monokristallinem Silizium eine erste Isolationsschicht aufzubringen. Auf der ersten Isolationsschicht wird eine Gateelektrode aus leitfä­ higem Material gebildet, die eine Öffnung aufweist. Die Ga­ teelektrode wird mit einer zweiten Isolationsschicht bedeckt. Die Gateelektrode mit den sie umgebenden ersten und zweiten Isolationsschichten bildet ein isoliertes Gate. Der innerhalb der Öffnung der Gateelektrode freiliegende Teil der ersten isolierenden Schicht wird entfernt, so daß innerhalb der Öff­ nung die Oberfläche des Substrats freiliegt. Die Öffnung in­ nerhalb des isolierten Gates wird anschließend durch epitak­ tisch aufgewachsenes monokristallines Silizium aufgefüllt. Während des epitaktischen Wachstums auf der Oberfläche der zweiten isolierenden Schicht aufgewachsenes Silizium wird da­ bei weggeätzt. Das epitaktisch aufgewachsene Silizium wird von einem zum Substrat entgegengesetzten Leitfähigkeitstyp dotiert. An der Oberfläche wird das epitaktische aufgewach­ sene Silizium von demselben Leitfähigkeitstyp wie das Substrat dotiert, so daß das Substrat und dieses dotierte Ge­ biet Source- bzw. Drain-Gebiete und das innere des epitakti­ sch aufgewachsenen Siliziums ein Kanalgebiet bilden.
In US-PS 4 788 158 ist ein Verfahren zur Herstellung eines vertikalen Inverters vorgeschlagen worden. Dazu wird an der Oberfläche eines n-dotierten Substrates durch epitaktisches Wachstum eine p-dotierte Schicht, eine n-dotierte Schicht, eine p-dotierte Schicht, eine n-dotierte Schicht und eine weitere p-dotierte Schicht aufgebracht. Anschließend werden zwei Gräben geätzt, die bis in das n-dotierte Substrat rei­ chen. Die Gräben dienen einerseits zur Isolation zwischen be­ nachbarten Invertern, andererseits zur Verbindung zwischen vertikalen Invertern. Die Gräben werden zunächst mit Silizi­ umdioxid aufgefüllt. Das Siliziumdioxid wird zurückgeätzt bis auf die Höhe der unteren n-dotierten Schicht. Auf das ver­ bliebene Siliziumdioxid wird eine Wolframschicht aufgebracht, die die untere n-dotierte Schicht mit der mittleren p-dotier­ ten Schicht verbindet. Auf die Wolframschicht wird eine wei­ tere SiO₂-Schicht aufgebracht, die in der Höhe mit der oberen p-dotierten Schicht abschließt.
Anschließend wird ein weiterer Graben geätzt, der die Ober­ fläche der epitaktischen Schichtenfolge freilegt und der bis an das n-dotierte Substrat hineinreicht. Dessen Oberfläche wird mit einer Gateoxidschicht versehen. Anschließend wird der Graben mit Wolfram aufgefüllt, das als Gateelektrode für den aus n-dotiertem Substrat, unterer p-dotierter Schicht, unterer n-dotierter Schicht bzw. mittlerer p-dotierter Schicht, oberer n-dotierter Schicht und oberer p-dotierter Schicht gebildeten MOS-Transistoren dient.
In der Einleitung zur Dissertation von W. Kiunke, 1992, Seite 2 bis 3, wird ein Überblick über Einsatzmöglichkeiten der Mo­ lekularstrahlepitaxie gegeben. Bei der Molekularstrahlepita­ xie können kontrolliert homogene Schichten mit einer minima­ len Dicke um eine Atomlage hergestellt werden. Durch Zugabe von Dotierstoff ent­ haltendem Gas ist eine Dotierung im Bereich von 1014 cm-3 bis 10²⁰ cm-3 in situ während der Epitaxie möglich. Als Anwendungs­ beispiel wird über einen Vorschlag für einen vertikalen CMOS-In­ verter berichtet. Der vorgeschlagene Inverter ist als Mesastruk­ tur auf einem Substrat realisiert. Die Mesastruktur umfaßt eine npnpnp-Schichtenfolge mit senkrechten Flanken. An einer Seite sind sämtliche senkrechten Flanken der Schichten mit einem Gate­ dielektrikum und einer Gateelektrode versehen. Die Gateelektrode ist gegenüber dem Substrat nur durch das Gatedielektrikum iso­ liert, so daß dieser Aufbau große parasitäre Kapazitäten auf­ weist.
Der Erfindung liegt das Problem zugrunde, ein Herstellungsverfah­ ren für MOS-Transistoren mit definierter Kanallänge im Bereich bis unter 50 nm anzugeben. Das Verfahren soll insbesondere geeig­ net sein zur Herstellung von kompakten, schnellen logischen Gat­ tern.
Dieses Problem wird erfindungsgemäß gelöst durch ein Verfahren nach Anspruch 1. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
In dem erfindungsgemäßen Verfahren wird an einer Hauptfläche ei­ nes Substrats ein Sourceanschlußgebiet erzeugt. Als Substrat wird insbesondere ein Siliziumwafer verwendet. Das Sourceanschlußge­ biet kann an der Hauptfläche des Siliziumwafers sowohl als durch­ gehende entsprechend dotierte Schicht als auch als dotierte Wanne gebildet werden. Alternativ kann als Substrat auch ein SOI- Substrat verwendet werden. In diesem, das eine Siliziumscheibe, eine darauf angeordnete isolierende Schicht und eine darauf angeordnete einkristalline Siliziumschicht umfaßt, wird das Sourceanschlußgebiet in der einkristallinen Siliziumschicht realisiert. Zur Erzielung höchster Packungsdichte wird es von einem isolierenden Graben umgeben.
Nach Erzeugung des Sourceanschlußgebietes wird auf die Hauptflä­ che ganzflächig eine isolierende Schicht aufgebracht, in der eine erste Öffnung erzeugt wird. Innerhalb der ersten Öffnung liegt die Oberfläche für das spätere Sourcegebiet frei. Durch epitaktisches Aufwachsen von dotiertem Halbleitermaterial wird in der ersten Öffnung eine vertikale Schichtenfolge erzeugt, die mindestens einen Kanalbereich und ein Draingebiet und vorzugs­ weise zusätzlich ein Sourcegebiet für den MOS-Transistor umfaßt. Umfaßt die Schichtenfolge nur den Kanalbereich und das Drainge­ biet, so wirkt das Sourceanschlußgebiet auch als Sourcegebiet.
Zur Herstellung der vertikalen Schichtenfolge sind alle Epitaxie­ verfahren geeignet. Vorzugsweise wird die Schichtenfolge durch Molekularstrahlepitaxie, mit der besonders dünne Schichten her­ gestellt werden können, oder durch eine selektive Epitaxie, ins­ besondere in einem RTP-CVD-Verfahren mit SiH₂Cl₂-Gas, wobei je­ weils zur insitu-Dotierung ein entsprechendes Dotiergas zugegeben wird, hergestellt. Wird zum Aufwachsen der Schichtenfolge ein nicht selektives Verfahren verwendet, so wächst Halbleitermate­ rial sowohl auf der Oberfläche des Sourceanschlußgebietes als auch auf der Oberfläche der isolierenden Schicht auf. Auf der Oberfläche des Sourceanschlußgebietes wächst das Halbleitermate­ rial einkristallin, auf der Oberfläche der isolierenden Schicht jedoch polykristallin auf. Das polykristalline Halbleitermaterial kann anschließend selektiv zum einkristallinen Schichtaufbau entfernt werden. Die Anwendung eines selektiven Epitaxieverfah­ rens hat den Vorteil, daß dieser Ätzschritt entfällt.
In der Schichtenfolge wird anschließend eine zweite Öffnung er­ zeugt, die mindestens so tief ist, wie es der Summe der Dicken von Draingebiet und Kanalbereich und gegebenenfalls zusätzlich des Sourcegebietes entspricht. Auf der Oberfläche der zweiten Öffnung wird ein Gatedielektrikum und darauf eine Gateelektrode aufgewachsen. Im Betrieb des auf diese Weise hergestellten MOS- Transistors bildet sich entlang der Oberfläche der zweiten Öff­ nung im Kanalbereich ein leitender Kanal aus. Da die zweite Öff­ nung im Innern des Schichtaufbaus, wo das Kristallgefüge im we­ sentlichen defektfrei ist, angeordnet wird, lassen sich im erfin­ dungsgemäßen Verfahren MOS-Transistoren mit guten elektrischen Eigenschaften herstellen.
Das erfindungsgemäße Herstellverfahren ist geeignet zum Aufbau eines Inverters, der zwei zueinander komplementäre Transistoren umfaßt. Dazu werden Schichtenfolgen mit entsprechenden Dotierun­ gen in der ersten Öffnung aufgewachsen.
Schichten, die in der Schaltung Source/Drain-Gebiete bilden, werden hochdotiert und in einer Dicke von 50 bis 200 nm abge­ schieden. Schichten, die in der Schaltung Kanalbereiche bilden, werden schwächer dotiert mit Dotierstoffkonzentrationen im Be­ reich 10¹⁷ bis 10¹⁸ cm-3 und werden in einer Dicke von 10 bis 200 nm, vorzugsweise 50 bis 100 nm abgeschieden. Die Dicke dieser Schichten entspricht der Kanallänge des entsprechenden MOS-Tran­ sistors.
Es ist besonders vorteilhaft, die Schichtdicken auf die Tiefe der ersten Öffnung so abzustimmen, daß die Schichtenfolge mit der Oberfläche der isolierenden Schicht im wesentlichen planar ab­ schließt. Dadurch wird eine Schaltungsanordnung mit planarem Auf­ bau erzielt.
Es ist besonders vorteilhaft, diejenigen Schichten, die Kanalbe­ reiche bilden, mit einer Dotierung von kleiner oder gleich 10¹⁸ cm-3 zu versehen, während diejenigen Schichten, die Source/Drain- Gebiete bilden, mit einer Dotierung von größer oder gleich 10¹⁹ cm-3 versehen werden, und das Gatedielektrikum durch thermische Oxidation bei 700 bis 800°C zu bilden. Dabei bildet sich das Gatedielektrikum auf den höher dotierten Gebieten mit etwa fünffacher Dicke im Vergleich zu den schwächer dotierten Schichten, die als Kanalbereich eingesetzt werden. Die größere Dicke des Gatedielektrikums an der Oberfläche der Source/Drain- Gebiete bewirkt eine Reduktion der Überlappkapazitäten.
Im folgenden wird die Erfindung anhand der Ausführungsbeispiele und der Figuren näher erläutert.
Fig. 1 zeigt ein Substrat mit einem Sourceanschlußgebiet und ei­ ner isolierenden Schicht, die eine Öffnung aufweist.
Fig. 2 zeigt das Substrat nach Erzeugung eines Schichtaufbaus in der Öffnung der isolierenden Schicht.
Fig. 3 zeigt einen vertikalen MOS-Transistor, der in den Schichtaufbau realisiert ist.
Fig. 4 zeigt einen Aufblick auf den vertikalen MOS-Transistor.
Fig. 5 zeigt einen vertikalen Inverter, der in einem Schichtauf­ bau realisiert ist.
Fig. 6 zeigt ein Prinzipschaltbild des Inverters.
Zur Herstellung eines MOS-Transistors wird an einer Hauptfläche eines Substrats 1 aus zum Beispiel p-dotiertem, einkristallinem Silizium, ein Sourceanschlußgebiet 2 erzeugt. Das Sourceanschluß­ gebiet 2 wird n⁺-dotiert. Das Sourceanschlußgebiet 2 wird mit P, Sb oder As dotiert und weist eine Dotierstoffkonzentration von etwa 10²⁰ cm-3 auf. Das Sourceanschlußgebiet 2 kann als durchge­ hende Schicht oder als Wanne realisiert sein (siehe Fig. 1).
Es wird eine isolierende Schicht 3 aufgebracht, die die Oberflä­ che des Sourceanschlußgebietes 2 bedeckt. Die isolierende Schicht 3 wird zum Beispiel aus SiO₂ erzeugt. Dies erfolgt durch Abschei­ dung in einer Dicke von etwa 200 nm oder durch Oxidation in ent­ sprechender Dicke.
In der isolierenden Schicht 3 wird mit einem Lithographieschritt eine erste Öffnung 4 erzeugt. Die erste Öffnung 4 wird zum Bei­ spiel durch anisotropes Ätzen gebildet. Im Bereich der ersten Öffnung 4 liegt die Oberfläche des Sourceanschlußgebietes 2 frei.
Innerhalb der ersten Öffnung 4 wird vorzugsweise durch selektive Epitaxie ein Schichtaufbau aus Silizium erzeugt, der die erste Öffnung 4 im wesentlichen ausfüllt und mit der isolierenden Schicht 3 eine im wesentlichen ebene Oberfläche bildet. Als se­ lektive Epitaxie ist insbesondere eine Molekularstrahlepitaxie im Temperaturbereich zwischen 400 und 700°C und im Druckbereich zwi­ schen 0,1 mbar und 10 mbar oder ein RTP-CVD-Verfahren mit SiH₂Cl₂-Gas als Prozeßgas geeignet. Die Dotierung der die Schichtenfolge bildenden Schichten erfolgt insitu bei der Epita­ xie durch Zugabe eines Dotierstoff enthaltenden Gases zum Pro­ zeßgas. Zur Erzeugung von n-dotierten Schichten wird insbesondere AsH₃, SbH₃ oder PH₃ zugegeben. Zur Herstellung von p-dotierten Schichten wird insbesondere B₂H₆ zugegeben.
In der ersten Öffnung 4 wird auf der Oberfläche des Sourcean­ schlußgebietes 2 eine erste Schicht 5 aufgewachsen. Die erste Schicht 5 wird durch Zugabe von Sb oder As mit einer Dotierstoff­ konzentration von etwa 10²⁰ cm-3 n⁺-dotiert. Die erste Schicht 5 wird in einer Schichtdicke von etwa 50 nm aufgewachsen (siehe Fi­ gur 2).
Auf die erste Schicht 5 wird eine zweite Schicht 6 aufgewachsen, die durch Zugabe von B₂H₆ bei der Epitaxie insitu-p-dotiert wird. Die zweite Schicht 5 weist eine Dotierstoffkonzentration von etwa 10¹⁸ cm-3 und eine Dicke von etwa 50 nm auf. Die zweite Schicht 5 bildet ein Kanalgebiet.
Auf die zweite Schicht 6 wird eine dritte Schicht 7 aufgewach­ sen, die ein Draingebiet bildet. Die dritte Schicht 7 wird n⁺-do­ tiert mit einer Dotierstoffkonzentration von etwa 10²⁰ cm-3. Dazu wird bei der selektiven Epitaxie dem Prozeßgas AsH₃ zugegeben. Die dritte Schicht 7 wird in einer Schichtdicke von etwa 100 nm aufgewachsen. Die erste Schicht 5, die zweite Schicht 6 und die dritte Schicht 7 bilden einen Schichtaufbau, der die erste Öff­ nung 4 vollständig ausfüllt (siehe Fig. 2).
In dem aus erster Schicht 5, zweiter Schicht 6 und dritter Schicht 7 gebildeten Schichtaufbau wird unter Verwendung eines Lithographieschrittes eine zweite Öffnung 8 geätzt. Die zweite Öffnung 8 muß mindestens bis in die erste Schicht 5 hineinrei­ chen. Vorzugsweise wird die zweite Öffnung 8 bis auf die Oberflä­ che des Sourceanschlußgebietes 2 geätzt (siehe Fig. 3).
Anschließend wird durch Oxidation bei einer Temperatur im Bereich zwischen 700 und 800°C ein Gatedielektrikum 9 erzeugt. Die Oxida­ tionszeit wird dabei so eingestellt, daß sich an der Oberfläche der zweiten Schicht 6 eine Dicke des Gatedielektrikums 9 von etwa 5 nm einstellt. In dieser Zeit bildet sich an der Oberfläche der hochdotierten ersten Schicht 5, dritten Schicht 7 sowie des Sour­ ceanschlußgebietes eine um den Faktor 5 größere Dicke. Dieses be­ wirkt eine Reduktion der Überlappkapazität.
Anschließend wird der verbleibende Freiraum innerhalb der zweiten Öffnung 8 mit n⁺-dotiertem Polysilizium aufgefüllt. Das n⁺-do­ tierte Polysilizium bildet eine Gateelektrode 10.
Die dritte Schicht 7, die n⁺-dotiert ist, bildet ein Draingebiet, die zweite Schicht 6, die p-dotiert ist, bildet ein Kanalgebiet, die erste Schicht 5, die ein Sourcegebiet bildet, und das Source­ anschlußgebiet 2, die jeweils n⁺-dotiert sind, bilden gemeinsam das wirksame Sourcegebiet des MOS-Transistors. Die erste Schicht 5 wird auf das Sourceanschlußgebiet 2 aufgewachsen, um eine li­ neare, vertikale Anordnung von Source, Kanal und Drain sicherzu­ stellen. Die Weite des MOS-Transistors ist bestimmt durch den Um­ fang der zweiten Öffnung 8. Die Kanallänge des MOS-Transistors ist bestimmt durch die Dicke der zweiten Schicht 6. Mit Hilfe von Molekularstrahlepitaxie oder eines RTP-CVD-Verfahrens, das im Temperaturbereich 400°C und 700°C und Druckbereich zwischen 0,1 mbar und 10 mbar eingesetzt wird, können Schichten mit minimalen Dicken bis zu 5 nm hergestellt werden. Diese Schichtdicke ist die Untergrenze der Kanallänge, die mit dem erfindungsgemäßen Her­ stellverfahren hergestellt werden kann.
Auf die isolierende Schicht 3, die dritte Schicht 7, und die die Gateelektrode 10 bildende Polysiliziumfüllung wird ganz flächig eine Isolationsschicht 11 aufgebracht. In der Isolationsschicht 11 werden Kontaktlöcher zur Gateelektrode 10 sowie zur dritten Schicht 7, die als Draingebiet wirkt, geöffnet und mit Metalli­ sierungen 12 versehen. Seitlich der ersten Öffnung 4 wird das Sourceanschlußgebiet 2 zum Beispiel durch ein tiefreichendes mit einer Metallisierung gefülltes Kontaktloch, das die Isolations­ schicht 11 und die isolierende Schicht 3 durchquert, kontaktiert. Im Betrieb des MOS-Transistors wird das Sourceanschlußgebiet 2 mit der Versorgungsspannung VSS, die dritte Schicht 7 mit der Versorgungsspannung VDD und die Gateelektrode 10 mit der Gate­ spannung G verbunden.
Fig. 4 zeigt eine Aufsicht auf den anhand von Fig. 3 erläuter­ ten MOS-Transistor. Der in Fig. 3 dargestellte Schnitt ist in Fig. 4 mit III-III bezeichnet. Die vom Schichtaufbau ausgefüllte erste Öffnung 4 weist im Beispiel einer Abmessung von 1,2 µm × 2,2 µm auf. Die die Weite des Transistors bestimmende zweite Öff­ nung hat eine Abmessung von 0,8 µm x 0,8 µm. Die Kontaktlöcher auf die dritte Schicht 7, die als Draingebiet wirkt sowie die Ga­ teelektrode 10 weisen einen Querschnitt von etwa 0,4 µm × 0,4 µm auf. Der Querschnitt der zweiten Öffnung 8 ist als gestrichelte Linie in Fig. 4 eingetragen.
Zur Herstellung eines Inverters wird bei einer Hauptfläche eines Substrats 21, das zum Beispiel aus p-dotiertem einkristallinem Silizium besteht, ein Sourceanschlußgebiet 22 gebildet (siehe Fi­ gur 4). Das Sourceanschlußgebiet 22 ist zum Beispiel n⁺-dotiert mit einer Dotierstoffkonzentration von 10²⁰ cm-3. Das Sourcean­ schlußgebiet 22 kann als durchgehende Schicht oder als Wanne aus­ gebildet sein. Das Sourceanschlußgebiet 22 wird vorzugsweise durch Diffusion hergestellt.
Auf das Sourceanschlußgebiet 22 wird ganzflächig eine isolierende Schicht 23 aufgebracht, die zum Beispiel aus SiO₂ besteht und die eine Dicke von zum Beispiel 350 nm aufweist. In der isolierenden Schicht 23 wird eine erste Öffnung 24 geöffnet. Die erste Öffnung 24 wird mit Hilfe eines Lithographieschrittes zum Beispiel durch anisotropes Ätzen erzeugt. Innerhalb der ersten Öffnung 24 wird die Oberfläche des Sourceanschlußgebietes 22 freigelegt.
Innerhalb der ersten Öffnung 24 wird durch selektive Epitaxie ein Schichtaufbau aus Silizium aufgewachsen, der die erste Öffnung 24 im wesentlichen auffüllt. Die selektive Epitaxie, bei der Sili­ zium im wesentlichen nur auf der Oberfläche von Silizium auf­ wächst, während auf der Oberfläche der isolierenden Schicht 23 kein Silizium aufwächst, wird zum Beispiel als RTP-CVD-Epitaxie mit SiH₂Cl₂-Gas im Temperaturbereich von 400 bis 700°C und im Druckbereich von 0,1 bis 10 mbar durchgeführt. Durch Zugabe eines entsprechenden Dotiergases werden die Schichten insitu dotiert abgeschieden.
In der ersten Öffnung 24 wird auf der Oberfläche des Sourcean­ schlußgebietes 22 eine erste Schicht 25, die ein Sourcegebiet bildet, aufgewachsen, die n⁺-dotiert mit einer Dotierstoffkon­ zentration von etwa 10²⁰ cm-3 ist. Die erste Schicht 25 wird in einer Dicke von etwa 50 bis 100 nm aufgewachsen.
Auf die erste Schicht 25 wird eine zweite Schicht 26 aufgewach­ sen, die p-dotiert ist und die eine Dicke von etwa 50 nm auf­ weist. Die zweite Schicht 26 bildet im Inverter ein Kanalgebiet.
Die zweite Schicht 26 weist eine Dotierstoffkonzentration von et­ wa 10¹⁸ cm-3 auf.
Auf die zweite Schicht 26 wird eine dritte Schicht 27 aufgewach­ sen, die n⁺-dotiert ist mit einer Dotierstoffkonzentration von etwa 10²⁰ cm-3 und eine Dicke von etwa 50 bis 100 nm aufweist.
Auf die dritte Schicht 27 wird eine vierte Schicht 28 aufgewach­ sen, die p⁺-dotiert wird mit einer Dotierstoffkonzentration von etwa 10²⁰ cm-3 und die in einer Dicke von etwa 50 bis 100 nm auf­ gewachsen wird.
Auf die vierte Schicht 28 wird eine fünfte Schicht 29 aufgewach­ sen, die n-dotiert wird mit einer Dotierstoffkonzentration von etwa 10¹⁸ cm-3 und die in einer Dicke von etwa 50 nm aufgewachsen wird. Die fünfte Schicht 29 bildet im fertigen Inverter ein Ka­ nalgebiet.
Auf die fünfte Schicht 29 wird eine sechste Schicht 30 aufgewach­ sen, die p⁺-dotiert wird mit einer Dotierstoffkonzentration von etwa 10²⁰ cm-3 und die in einer Dicke von etwa 50 bis 100 nm ab­ geschieden wird. Die sechste Schicht 30 schließt in der Höhe im wesentlichen mit der Oberfläche der isolierenden Schicht 23 ab.
In dem Schichtaufbau, der aus der ersten Schicht 25, der zweiten Schicht 26, der dritten Schicht 27, der vierten Schicht 28, der fünften Schicht 29 und der sechsten Schicht 30 gebildet wird, wird unter Verwendung eines Lithographieschrittes eine zweite Öffnung 8 erzeugt, die mindestens bis in die erste Schicht 25 hineinreicht. Vorzugsweise reicht die zweite Öffnung 31 bis auf die Oberfläche des Sourceanschlußgebietes 22.
Nachfolgend wird bei vorzugsweise 700 bis 800°C eine Oxidation durchgeführt, bei der entlang der Oberfläche der zweiten Öffnung 31 ein Gatedielektrikum 32 gebildet wird. Die Oxidationszeit wird so eingestellt, daß an der Oberfläche der zweiten Schicht 26 so­ wie der fünften Schicht 29, die im Inverter jeweils Kanalgebiete bilden, eine Schichtdicke von etwa 5 nm entsteht. Wegen des Un­ terschiedes in der Dotierstoffkonzentration entsteht dabei an der Oberfläche der höher dotierten ersten Schicht 25, dritten Schicht 27, vierten Schicht 28, sechsten Schicht 30 und des Sourcean­ schlußgebietes 22 eine etwa fünffach vergrößerte Schichtdicke. Gleichzeitig entsteht an der Oberfläche der sechsten Schicht 30 außerhalb der zweiten Öffnung 31 eine SiO₂-Schicht, die der Über­ sichtlichkeit halber in Fig. 5 nicht dargestellt ist.
Der verbliebene Freiraum innerhalb der zweiten Öffnung 31 wird zur Bildung einer Gateelektrode 33 mit n⁺-dotiertem Polysilizium aufgefüllt.
Auf die Oberfläche der isolierenden Schicht 23, der sechsten Schicht 30 und der Gateelektrode 33 wird eine Isolationsschicht 34 aus zum Beispiel SiO₂ aufgebracht. Es wird durch die Isolati­ onsschicht 34, die sechste Schicht 30 und die fünfte Schicht 29 eine dritte Öffnung erzeugt, die bis auf die Oberfläche der vier­ ten Schicht 28 reicht. Die Seitenwände der dritten Öffnung 35 werden mit isolierenden Spacern 36 versehen. Die isolierenden Spacer 36 werden zum Beispiel durch konforme Abscheidung einer dünnen SiO₂-Schicht und anschließendes anisotropes Ätzen der SiO₂-Schicht hergestellt. Die dritte Öffnung 35 wird mit einer Metallisierung aufgefüllt, wobei ein Ausgangskontakt 37 gebildet wird. Zur Bildung eines Eingangskontaktes 36 wird in die Isolati­ onsschicht 34 ein Kontaktloch auf die Gateelektrode 33 geöffnet und mit einer Metallisierung versehen. Zur Herstellung eines Kon­ taktes 39 für eine erste Versorgungsspannung VDD wird in der Iso­ lationsschicht 34 ein weiteres Kontaktloch geöffnet, das auf die Oberfläche der sechsten Schicht 30 reicht und das mit einer Me­ tallisierung versehen wird. Das Sourceanschlußgebiet 22 wird über ein mit einer Metallisierung gefüllten Kontaktloch in der Isola­ tionsschicht 34 und der isolierenden Schicht 23 außerhalb des in Fig. 5 gezeigten Ausschnittes kontaktiert und im Betrieb mit ei­ ner zweiten Versorgungsspannung VSS verbunden.
Das Sourceanschlußgebiet 22, die erste Schicht 25, die zweite Schicht 26 sowie die dritte Schicht 27 bilden mit dem Gatedielek­ trikum 32 und der Gateelektrode 33 einen n-Kanal-MOS-Transistor N des Inverters (siehe Fig. 6). In dem n-Kanal-Transistor N wirkt die zweite Schicht 26 als Kanalgebiet, während Sourceanschlußge­ biet 22 und erste Schicht 25 als Source wirken und die dritte Schicht 27 als Drain. Die vierte Schicht 28, die fünfte Schicht 29, die sechste Schicht 30, das Gatedielektrikum 32 und die Ga­ teelektrode 33 bilden einen p-Kanal-MOS-Transistor P des Inver­ ters (siehe Fig. 6). Dabei wirkt die fünfte Schicht 29 als Ka­ nalgebiet, während die vierte Schicht 28 als Sourceanschlußgebiet und die sechste Schicht 30 als Draingebiet wirken. Die vierte Schicht 27 ist mit der fünften Schicht 28 über einen Tunneleffekt beziehungsweise den Kontakt 35 verbunden, der bei Dotierstoffkon­ zentrationen von 10²⁰ cm-3 zwischen einem n⁺-dotierten Gebiet und einem p⁺-dotierten Gebiet auftreten. Der Ausgangskontakt 37 kon­ taktiert damit über die vierte Schicht 28 auch die dritte Schicht 27. In dem Inverter wird ein Eingangssignal Vin über den Ein­ gangskontakt 38 angelegt und ein Ausgangssignal Vout über den Ausgangskontakt 37 abgenommen.
Durch Anordnen mehrerer Inverter in benachbarten ersten Öffnungen nebeneinander und Verbinden jeweils des Ausgangskontaktes des ei­ nen Inverters mit dem Eingangskontakt des nächsten Inverters kann unter Verwendung des erfindungsgemäßen Herstellverfahrens auf einfache Weise ein Ringoszillator aufgebaut werden.

Claims (10)

1. Verfahren zur Herstellung einer integrierten Schaltungsanord­ nung mit mindestens einem MOS-Transistor,
  • - bei dem an einer Hauptfläche eines Substrats (1) ein Sourcean­ schlußgebiet (2) erzeugt wird, das von einem ersten Leitfähig­ keitstyp dotiert ist,
  • - bei dem ganzflächig eine isolierende Schicht (3) aufgebracht wird,
  • - bei dem in der isolierenden Schicht (3) eine erste Öffnung (4) erzeugt wird, die auf die Oberfläche des Sourceanschlußgebietes (2) reicht und in der die Oberfläche des Sourceanschlußgebietes (2) teilweise freigelegt wird,
  • - bei dem in der ersten Öffnung durch epitaktisches Aufwachsen von Halbleitermaterial mit insitu-Dotierung eine vertikale Schichtenfolge (5, 6, 7) erzeugt wird, die mindestens einen Ka­ nalbereich (6) und ein Draingebiet (7) für den MOS-Transistor umfaßt,
  • - bei dem in der Schichtenfolge eine zweite Öffnung (8) erzeugt wird, die mindestens so tief ist, wie es der Summe der Dicken von Draingebiet (7) und Kanalbereich (6) entspricht,
  • - bei dem auf die Oberfläche der zweiten Öffnung (8) ein Gatedie­ lektrikum (9) aufgebracht wird,
  • - bei dem auf das Gatedielektrikum (9) eine Gateelektrode (10) aufgebracht wird.
2. Verfahren nach Anspruch 1,
  • - bei dem der Schichtaufbau die erste Öffnung (4) so auffüllt, daß die Oberfläche des Schichtaufbaus (7) mit der Oberfläche der isolierenden Schicht (3) im wesentlichen eben abschließt,
  • - bei dem die zweite Öffnung (8) mit leitfähigem Material im we­ sentlichen aufgefüllt wird, wobei das leitfähige Material die Gateelektrode (10) bildet.
3. Verfahren nach Anspruch 1 oder 2,
bei dem die Schichtenfolge (5, 6, 7) durch Molekularstrahlepita­ xie im Temperaturbereich zwischen 400 und 700°C und im Druckbe­ reich zwischen 0,1 mbar und 10 mbar oder durch RTP-CVD-(Rapid thermal processing - chemical vapour deposition) mit SiH₂Cl₂-Gas oder SiH₄ aufgewachsen wird.
4. Verfahren nach einem der Ansprüche 1 bis 3,
  • - bei dem in der ersten Öffnung (4) eine erste Schicht (5) aufge­ wachsen wird, die vom ersten Leitfähigkeitstyp dotiert ist,
  • - bei dem auf die erste Schicht (5) eine zweite Schicht (6) auf­ gewachsen wird, die von einem zweiten, zum ersten entgegenge­ setzten Leitfähigkeitstyp dotiert ist und die einen Kanalbe­ reich bildet,
  • - bei dem auf die zweite Schicht (6) eine dritte Schicht aufge­ wachsen wird, die vom ersten Leitfähigkeitstyp dotiert ist.
5. Verfahren nach Anspruch 4, bei dem die erste Schicht (5) in einer Dicke von 50 bis 200 nm, die zweite Schicht (6) in einer Dicke von 10 bis 200 nm und die dritte Schicht in einer Dicke von 50 bis 200 nm aufgewachsen wird.
6. Verfahren nach einem der Ansprüche 1 bis 3,
  • - bei dem in der ersten Öffnung (24) eine erste Schicht (25) auf­ gewachsen wird, die vom ersten Leitfähigkeitstyp dotiert ist,
  • - bei dem auf die erste Schicht (25) eine zweite Schicht (26) aufgewachsen wird, die von einem zweiten, zum ersten entgegen­ gesetzten Leitfähigkeitstyp dotiert ist und die einen Kanalbe­ reich bildet,
  • - bei dem auf die zweite Schicht (26) eine dritte Schicht (27) aufgewachsen wird, die vom ersten Leitfähigkeitstyp dotiert ist,
  • - bei dem auf die dritte Schicht (27) eine vierte Schicht (28) aufgewachsen wird, die vom zweiten Leitfähigkeitstyp dotiert ist,
  • - bei dem auf die vierte Schicht (28) eine fünfte Schicht (29) aufgewachsen wird, die vom ersten Leitfähigkeitstyp dotiert ist und die einen Kanalbereich bildet,
  • - bei dem auf die fünfte Schicht (29) eine sechste Schicht (30) aufgewachsen wird, die vom zweiten Leitfähigkeitstyp dotiert ist,
  • - bei dem eine dritte Öffnung (35) erzeugt wird, die bis auf die vierte Schicht (28) reicht, deren Seitenwände mit isolierenden Spacern (36) versehen werden und die mit leitfähigem Material aufgefüllt wird.
7. Verfahren nach Anspruch 6,
  • - bei dem die erste Schicht (25), die dritte Schicht (27), die vierte Schicht (28) und die sechste Schicht (30) jeweils in ei­ ner Dicke zwischen 50 nm und 200 nm aufgewachsen werden,
  • - bei dem die zweite Schicht (26) und die fünfte Schicht (29) je­ weils in einer Dicke zwischen 10 nm und 200 nm aufgewachsen werden.
8. Verfahren nach einem der Ansprüche 1 bis 7,
  • - bei dem in Schichten der Schichtenfolge, die keinen Kanalbe­ reich bilden, eine Dotierstoffkonzentration von mindestens 10¹⁹ cm-3 eingestellt wird und in Schichten, die einen Kanalbereich bilden, eine Dotierstoffkonzentration zwischen 10¹⁷ cm-3 und 10¹⁸ cm-3 eingestellt wird,
  • - bei dem durch thermische Oxidation bei 700 bis 800°C das Gate­ dielektrikum gebildet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8,
  • - bei dem das Substrat (1) mindestens im Bereich der Hauptfläche einkristallines Silizium umfaßt, das von dem zweiten Leitfähig­ keitstyp dotiert ist,
  • - bei dem das Sourceanschlußgebiet (2) durch Implantation oder Diffusion mit von dem ersten Leitfähigkeitstyp dotierenden Io­ nen in der Hauptfläche des Substrats (1) erzeugt wird.
10. Verfahren nach einem der Ansprüche 1 bis 8,
  • - bei dem das Substrat (1) ein SOI-Substrat mit einer Silizium­ scheibe, einer darauf angeordneten isolierenden Schicht und ei­ ner darauf angeordneten einkristallinen Siliziumschicht,
  • - bei dem das Sourceanschlußgebiet (2) in der einkristallinen Schicht gebildet wird,
  • - bei dem in der einkristallinen Schicht ein das Sourceanschluß­ gebiet (2) umgebender, isolierender Graben erzeugt wird.
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