DE4401346C2 - Schaltung zum Verteilen von Abtast-und-Halte-Taktsignalen - Google Patents

Description

Diese Erfindung betrifft die Bereitstellung einer Redundanz bei sogenannten FISO-Anordnungen ("Fast-In, Slow-Out", d. h. Anordnungen mit schneller Ein- und langsamer Ausgabe) wie sie bei analogen Signalerfassungssystemen auf der Grundlage eines CCDs (ladungsgekoppelten Bauelementes) verwendet werden, und insbesondere eine Schaltung zur Bereitstellung einer solchen Redundanz, bei der das genaue zeitliche Verhältnis benach­ barter Signalwege zueinander gewahrt bleibt.

FISO-Anordnungen werden bei Systemen verwendet, die analoge elektrische Signale mit hohen Abtastgeschwindigkeiten erfas­ sen. Ein derartiges System ist in der U.S.-Patentschrift Nr. 5,144,525 (Saxe et al.) mit dem Titel "Analog Acquisition System Including a High Speed Timing Generator" beschrieben, dessen Offenbarung durch die Bezugnahme hierin miteingeschlos­ sen und berücksichtigt ist. Ein weiteres ähnliches Analogsignal-Erfassungssystem, bei dem jedoch ladungsgekop­ pelte Bauelemente (CCDs) anstelle von Speicherkondensatoren, die unter Verwendung von CMOS (komplementäres Metalloxid auf Halbleiter) implementiert sind, verwendet werden, ist in der gleichzeitig anhängigen U.S.-Patentanmeldung 07/836,436 (US-PS 52 00 983) des­ selben Erfinders mit dem Titel "FISO Analog Signal Acquisition System Employing CCD Array Storage" beschrieben, deren Offen­ barung durch die Bezugnahme hierin miteingeschlossen und be­ rücksichtigt ist. Bei keinem dieser beiden Systeme ist jedoch eine Redundanz der FISO-Anordnung vorgesehen.

Bei einer eingebauten Redundanz handelt sich um eine Technik zur Verbesserung der Leistung des Komponenten, indem ein al­ ternativer Schaltungsaufbau bereitgestellt wird, der als Er­ satz für eine normale Schaltung verwendbar ist, welche nicht richtig funktioniert. Beispielsweise wird bei der Herstellung von Speichern mit wahlfreiem Zugriff (RAMs) eine Redundanz typischerweise sowohl bei Spalten als auch bei Reihen ver­ wendet, um die Leistung der Bauelemente zu verbessern.

In Fig. 1 ist ein Ansatz dargestellt, der zur Bereitstellung einer Redundanz bei der Reihen- und Spaltenadressierung in RAM-Speichern verwendet wird. In diesem stark-vereinfachten Beispiel werden zwei Adreßleitungen a und b und deren Komple­ mente /a und /b von Reihendekodierern dekodiert, um Rei­ henwahlsignale zu erzeugen. Der Reihendekodierer für regel­ mäßige Reihen kann so einfach sein wie das in dieser Figur dargestellte UND-Gatter, das das Reihen-Freigabe-#3-Signal dekodiert. Die Bedingung des UND-Gatters im Reihen-Dekodierer zur Reihen-Freigabe-#3 ist erfüllt, wenn a=1 und b=1 (eine binäre 3). Um vorzusehen, daß eine defekte Reihe durch eine redundante Reihe ersetzt wird, wird der Ausgang eines jeden Dekodierers von regelmäßigen Reihen mit der Reihe, die er adressiert, über eine laserabschmelzbare Verbindung, beispielsweise der abschmelzbaren Verbindung f5, wie sie für Reihe 3 dargestellt ist, gekoppelt.

Bei diesem Ansatz werden redundante Reihen durch Dekodierer für redundante Reihen adressiert, die komplexer sind als die Dekodierer für normale Reihen. Die Dekodierer für redundante Reihen empfangen als Eingänge alle Adreßleitungen und deren Komplemente. Wenn alle regelmäßigen Reihen richtig arbeiten und keine redundanten Qualitäten benötigt werden, dann muß keine der in Fig. 1 dargestellten abschmelzbaren Verbindungen mit einem Laser geschnitten werden. Da sowohl die Adreßbits als auch deren Komplemente an den Gattern eines der parallelen Transistoren m1-m4 anliegen, wird durch das Vorliegen einer beliebigen Adresse mindestens einer dieser Transistoren eingeschaltet. Sind einer oder mehrere der Transistoren m1-m4 eingeschaltet, dann leiten diese das Adreßsignal der redun­ danten Reihe auf Nasse, wodurch es inaktiv gehalten wird. Der Transistor m5 fungiert als Widerstand zum Hochziehen der Span­ nung, da seine Kanalgeometrie so ausgewählt ist, daß er einen relativ hohen Widerstand bezüglich der anderen Widerstände hat, und er befindet sich immer im eingeschalteten Zustand, da sein Gatter auf Masse liegt und er ein PMOS-Transistor ist.

Liegt in einer der Reihen ein Defekt vor, dann wird diese Reihe durch das Schmelzen der Schmelzleitung f5 auf Dauer ge­ sperrt. Der Dekodierer der redundanten Reihe muß dann so pro­ grammiert werden, daß er auf die Adresse der defekten Reihe oder Spalte anspricht. Dies wird dadurch erzielt, daß diejeni­ gen abschmelzbaren Verbindungen innerhalb des Dekodierers für redundante Reihen weggebrannt werden, die ein Masseleitung bilden, wenn die Adresse vorliegt, welche normalerweise die Reihe aktivieren würde, die gesperrt wurde. Im aktuellen Bei­ spiel, bei dem davon ausgegangen wird, daß Reihe #3 defekt und daher gesperrt ist, hat das Abbrennen der abschmelzbaren Ver­ bindungen f2 und f4 zur Folge, daß der Dekodierer für redun­ dante Reihen zu einem Ersatz für den Dekodierer von Reihe #3 wird. Nachdem f2 und f4 eliminiert sind, ergibt das Vorliegen von Adresse "11" hohe Signalpegel auf den Adreßleitungen a und b und niedrige Signalpegel auf den invertierten Adreßleitungen /a und /b. Die niedrigen Signalpegel auf /a und /b halten die Transistoren m1 und m3 in einem abgeschalteten Zustand, wäh­ rend aufgrund des Nichtvorhandenseins von f2 und f4 m2 und m4 nicht leiten können, trotz der hohen Pegel auf ihren Gattern. Das Ergebnis ist, daß während der Adresse "11" das Ausgangs­ signal der redundanten Reihe auf einen hohen Pegel geht.

Fig. 2A ist ein Zeitablaufdiagramm, das den Fall veranschau­ licht, in dem alle normalen Adreßreihen im Betrieb sind und keine Schmelzverbindungen abgebrannt wurden, während Fig. 2B ein weiteres Zeitablaufdiagramm ist, das den Fall zeigt, in dem Reihe #3 defekt ist und die Schmelzverbindungen f2, f4 und f5 durchtrennt wurden, um die redundante Reihe als Ersatz für Reihe #3 zuzuteilen.

Zur Erzielung einer Redundanz in einem Analogsignal-Erfas­ sungs-System auf FISO-Basis muß anders vorgegangen werden, da die genaue zeitliche Abstimmung zwischen aufeinanderfolgenden Abtast-und-Halte-Signalen (ebenfalls bekannt als "Timing Strobes") von äußerster Wichtigkeit ist. Da verschiedene Spal­ ten in der Anordnung das Eingangssignal sequentiell zu Zeit­ punkten abtasten müssen, die dicht und gleichmäßig voneinander beabstandet sind, muß jedes anwendbare Verfahren zur Bereit­ stellung von Redundanz äquivalente Zeitpfade für jedes Abtast­ und-Halte-Signal und das erfaßte Signal bereitstellen. Die ebenfalls anhängige U.S.-Patentanmeldung 07/824,434 (US-PS 5 352 933) desselben Erfinders mit dem Titel "High Speed Sample and Hold Signal Generator", deren Offenbarung durch diese Bezugnahme hierin miteingeschlossen und gewürdigt ist, ist ein Beispiel dafür, wie wichtig dieses Erfordernis einer zeitlichen Abstimmung ist und beschreibt eine Schaltung zur Erzeugung sequentieller Ab­ tast-und-Halte-Signal mit hoher Geschwindigkeit, deren zeit­ licher Abstand genauestens gesteuert ist.

Es besteht die Aufgabe, eine Abtast-und-Halte-Signal-Taktung an eine redundante Erfassungszelle bereitzustellen, bei der das zeitliche Verhältnis bezüglich der anderen Abtastungen der Erfassung beibehalten wird. Zur Beibehaltung dieses Zeitver­ hältnisses müssen die Streukapazität und andere Verzögerungs­ quellen im redundanten (Signal-)Weg genau auf diejenigen im defekten (Signal-)Weg abgestimmt sein.

Gemäß vorliegender Erfindung wird mit einer Schaltung ein FISO-Datenerfassungssystem derart modifiziert, daß eine redun­ dante Analogdaten-Erfassungszelle bereitgestellt wird, die als Ersatz für eine defekte Zelle (oder Spalte von Speicherzellen, die durch eine a-Zelle gestützt werden) verwendet werden kann, ohne das Taktverhältnis zwischen erfaßten Abtastwerten negativ zu beeinträchtigen. Diese Schaltung weist eine Vielzahl von Signalerfassungszellen auf, einschließlich mindestens einer redundanten Zelle, die in einer Reihe angeordnet sind, eine Quelle von Abtast-und-Halte-Taktsignalen für die Signalerfas­ sungszellen, und eine entsprechende Reihe von Demultiplexern, die die Abtast-und-Halte-Taktsignale derart an die Signaler­ fassungszellen verteilen, daß eine oder zwei defekte Zellen überbrückt oder umgangen werden können. Jede Erfassungszelle hat einen Analogsignaleingang und einen Abtast-und-Halte-Takt­ signaleingang, der bestimmt, wann das analoge Signal abzutas­ ten ist. Jeder Demultiplexer hat jeweils einen Signaleingang, einen Wahleingang und mindestens zwei Ausgänge, wobei der Ein­ gang mit dem einen der Abtast-und-Halte-Taktsignale gekoppelt ist und die Ausgänge mit den Abtast-und-Halte-Takteingängen zweier nebeneinanderliegender Signalerfassungszellen gekoppelt sind. Die Wahleingänge der Demultiplexer werden entweder durch ein Schieberegister, abbrennbare Schmelzverbindungen oder durch eine anderes Verfahren gesteuert, um auszuwählen, wel­ cher Demultiplexer-Ausgang den Abtast-und-Halte-Takt empfangen soll, so daß in Abwesenheit jeglicher Defekte die Abtast-und- Halte-Taktsignale an einen ersten Satz von Signalerfassungs­ zellen geleitet werden, und wenn ein Defekt in einer Zelle des ersten Satzes von Signalerfassungszellen (oder in der Spalte von Speicherzellen, der sie eingegeben werden) entdeckt wird, dann werden die Abtast-und-Halte-Taktsignale für die defekte Signalerfassungszelle an eine andere Signalerfassungszelle ge­ leitet, ebenso wie alle anderen in einer Richtung entlang der Länge der Reihe von Erfassungszellen geleitet werden. Pseudo- Demultiplexer legen eine äquivalente Streukapazität und andere Übertragungswegs-Charakteristika auf alle Abtast-und-Halte- Taktsignalwege trotz der Veränderung der Signalleitung, wie sie von den Demultiplexern durchgeführt wird.

Weitere Einzelheiten, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen.

Es zeigen:

Fig. 1 ein Schaltbild eines üblichen Ansatzes aus dem Stand der Technik zur Bereitstellung einer Redundanz bei der Adressierung eines RAM-Speichers mit Reserve­ reihen und -spalten,

Fig. 2A und 2B Zeitablaufdiagramme, die den Betrieb der in Fig. 1 dargestellten Schaltung veranschaulichen,

Fig. 3 ein Schaltbild, das die Schaltung gemäß vorliegender Erfindung zur Bereitstellung einer geeigneten Tak­ tung an eine redundante Erfassungszelle in einer FISO-Anordnung veranschaulicht,

Fig. 4A u. 4B Zeitablaufdiagramme, die den Betrieb der in Fig. 3 gezeigten Schaltung veranschaulichen,

Fig. 5 ein Schaltbild, das eine alternative Ausführungsform der erfindungsgemäßen Schaltung zeigt,

Fig. 6 ein Zeitablaufdiagramm, das die Zeitsteuerung der zwei zum Betrieb der in Fig. 5 und 7 gezeigten Schaltung verwendeten Taktsignale darstellt,

Fig. 7 ein Schaltbild, das eine weitere alternative Aus­ führungsform der vorliegenden Erfindung zeigt, und

Fig. 8 ein Schaltbild, das eine noch weitere alternative Ausführungsform der vorliegenden Erfindung dar­ stellt.

Die Fig. 3 ist ein Schaltbild, das die erfindungsgemäße Schal­ tung zur Bereitstellung einer Taktung an eine Erfassungszelle, die mit einer redundanten Spalte von Speicherzellen in einer FISO-Anordnung verbunden ist, darstellt. Mit diesem Ansatz wird das Problem der Bereitstellung von Abtast-und-Halte-Takt­ signalen an die redundante Zelle unter gleichzeitiger Beibe­ haltung des genauen Taktverhältnisses zwischen aufeinander­ folgenden Abtastintervallen während einer Erfassung gelöst.

Die nacheinander verzögerten Taktsignale b1-bn werden jeweils an die Eingänge entsprechender Demultiplexer D1-Dn angelegt. Diese nacheinander verzögerten Taktsignale erscheinen dann entweder am 0- oder am 1-Ausgang der Demultiplexer D1-Dn, in Abhängigkeit vom Zustand ihrer SELect-(d. h. Wahl-)Eingänge. Sind die SELect-Eingänge an die Demultiplexer D1-Dn tief, dann werden ihre 0-Ausgänge ausgewählt und die nacheinander verzö­ gerten Taktsignale b1-bn werden an die Takteingänge der ent­ sprechenden Erfassungszellen a1-an gelegt. Sind die SELect- Eingänge an die Demultiplexer D1-Dn noch, dann werden ihre 1-Ausgänge ausgewählt und die nacheinander verzögerten Taktsig­ nale b1-bn werden an die Takteingänge der Erfassungszellen eine Stelle nach rechts, die a2-aR-Zellen, gelegt, wobei R die redundante n+1-Zelle ist.

Die SELect-Eingänge SEL1-SELn an die Demultiplexer D1-DN werden jeweils von den Transistorpaaren m1a, m1b-mna, mnb zugeführt, und diese umfassen kollektiv eine Vorrichtung zur Zuführung von Wahlsignalen 20. Jedes dieser Transistorenpaare besteht aus einem PMOS-Transistor, dessen Source-Anschluß an Vdd gelegt ist, und einem NMOS-Transistor, dessen Source-An­ schluß über eine Schmelzverbindung fx an Vss anliegt. Die Drain-Anschlüsse dieser Transistoren sind miteinander verbun­ den, und dies bildet den Ursprung der SELx-Signale. Die Gatter aller dieser Transistoren m1a, m1b-mna, mnb werden durch das Taktsignal CK1 gesteuert.

In Fig. 4A ist ein Zeitablaufdiagramm dargestellt, das den Betrieb der Transistorenpaare veranschaulicht, welche die SELx-Signale steuern, wenn sie sich in ihren Normalzustand befinden, wobei ihre Schmelzverbindungen fx intakt sind, d. h. SELx_NORMAL. CK1 ist ein Taktsignal mit einer längeren (höheren) Dauer eines hohen Impulszustandes als CK, der Takt, von dem die Abtast-und-Halte-Abtastimpulse b1-bn abgeleitet werden. Wird der hohe Abschnitt des CK1-Taktsignals an die Gatter der Transistoren m1a, m1b bis mna, mnb angelegt, dann wird der PMOS-Transistor mxa in jedem Paar abgeschaltet und der NMOS- Transistor mxb in jedem Paar wird angeschaltet. Während sich die Transistoren in diesem Zustand befinden, werden die SELX_NORMAL-Signale, die sie erzeugen, durch Leitung durch den NMOS-Transistor auf Masse tief gehalten, und der 0-Ausgang der von ihnen gesteuerten Demultiplexer wird ausgewählt. Während der Zeiten, zu denen das CK1-Signal tief ist, wird der PMOS- Transistor mxa in jedem Paar angeschaltet und der NMOS-Tran­ sistor mxb in jedem Paar wird ausgeschaltet. Während sich die Transistoren in diesem Zustand befinden, werden die von ihnen erzeugten SELX_NORMAL-Signale durch Leitung durch den PMOS- Transistor an Vdd hoch gehalten, und der 1-Ausgang der von ihnen gesteuerten Demultiplexer wird ausgewählt. Da es jedoch während dieser Zeit keine Abtast-und-Halte-Impulse b1-bn gibt, durchlaufen während der Zeit, zu der ihre 1-Ausgänge ausge­ wählt werden, keine Signale die Demultiplexer D1-D2.

Fig. 4B ist ein Zeitablaufdiagramm, das den Betrieb der Tran­ sistorpaare veranschaulicht, welche die SELx-Signale steuern, wenn die Schmelzverbindungen fx auf dem Source-Anschluß des NMOS-Transistors abgebrannt sind, d. h. SELx_ABGEBRANNT. Bei Einschaltung ist SELx_ABGEBRANNT anfänglich tief. Wenn eine Schmelzverbindung fx weggebrannt wurde, dann schaltet der tiefe Abschnitt des CK1-Signals den PMOS-Transistor mxa ein, was bewirkt, daß sich die am Übergang der Drain-Anschlüsse der beiden Transistoren mxa und mxb vorliegende Streukapazität auflädt. Wenn der hohe Abschnitt des CK1-Signals den PMOS- Transistor mxa ausschaltet und den NMOS-Transistor mxb einschaltet, dann bleibt das SELx_ABGEBRANNT-Signal hoch. Dies ist darauf zurückzuführen, daß kein Strom durch den NMOS- Transistor mxb fließen kann, weil die Source-Leitung offen ist, und auch darauf, daß der SELect-Eingang des Demultiple­ xers Dx auf eine relativ hohe Eingangs-Impedanz ausgelegt ist.

Um eine Verwendung der redundanten (Reserve-)Erfassungszelle aR zu ermöglichen, werden Schmelzverbindungen, die mit Erfas­ sungszellen links von der defekten Zelle verbunden sind, in­ takt belassen, während Schmelzverbindungen, die mit der defek­ ten Zelle verbunden sind, und solche, die sich rechts von ihr befinden, weggebrannt werden. Dies bewirkt, daß sich die den Er­ fassungszellen links von der defekten Zelle zugeordneten SELx_NORMAL-Signale so verhalten, wie es in Fig. 4A dargestellt ist, während die der defekten Erfassungszelle und den rechts von ihr befindlichen Zellen zugeordneten SELx_ABGEBRANNT-Signale sich so verhalten, wie es in Fig. 4B dargestellt ist. Wenn zum Beispiel die Erfassungszelle a2 defekt ist, dann wird f1 in­ takt gelassen und f2 bis fn werden weggebrannt und durch­ trennt. Dann verlaufen die Abtast-und-Halte-Erfassungsimpulse b1 weiterhin zur Erfassungszelle a1, während die Abtastimpulse b2 bis bn jeweils zu den Erfassungszellen a3 bis aR geleitet werden.

Es ist anzumerken, daß die in Fig. 3 dargestellte Schaltung äquivalente Signalwege und Einfügungsverzögerungen für alle Abtast-und-Halte-Impulse b1-bn erstellt, ungeachtet dessen, ob sie von den Demultiplexern D1-Dn nach links oder nach rechts geleitet werden. Des weiteren sind die Pseudo-Demultiplexer DD0 und DD(n+1) an den Enden der Kette aktiver Demultiplexer D1-Dn vorgesehen, um äquivalente Lasten auf alle Signalwege zu legen, selbst auf diejenigen, die ansonsten anders wären, weil sie sich am Ende der Kette befanden und keine äquivalente Signalweglast hatten.

In Fig. 5 ist eine alternative Version der Schaltung gemäß vorliegender Erfindung dargestellt, eine Version, die im Betriebe programmierbar ist und nicht in einem einmaligen Vorgang vorgefertigt gebrannt ist. Bei dieser Version der Schaltung werden die Signale SEL1-SELn von einer Vorrichtung zur Erzeugung von Auswahlsignalen (20′) erstellt, die ein Schieberegister mit Flipflops FF1-FFn enthält, und nicht von der in Fig. 3 dargestellten Anordnung aus Transistorpaaren und Schmelzverbindungen. Wie es in Fig. 6 dargestellt ist, werden die seriellen Daten Din unter der Steuerung von CK1 in das Schieberegister eingebracht, bevor der reguläre Betrieb unter der Steuerung von CK beginnt. Die restliche Schaltung ist dieselbe wie die in Fig. 3 dargestellte und auch ihr Betrieb ist gleich. Diese Version der Erfindung hat den Vorteil, daß sie im Betrieb vollständig programmierbar ist, wodurch Kanäle, die nach der Lieferung von der Fabrik nicht mehr funktionie­ ren, mit dem Redundanzkanal überbrückt werden können. Diese Möglichkeit erfordert jedoch etwas mehr Zeit und Manipulation der Software, um zum gleichen Resultat zu kommen.

Das Konzept der vorliegenden Erfindung kann so erweitert werden, daß mehr als ein redundanter (Signal)weg für eine gegebene Anordnung vorgesehen wird. In Fig. 7 ist ein Beispiel einer Version der vorliegenden Erfindung dargestellt, bei dem eine Taktung für zwei redundante Wege aR1 und aR2 von einer Erfassungszelle vorgesehen ist. In dieser Ausführungsform der Erfindung hat jeder Demultiplexer D1-D4 drei Ausgabestellun­ gen, wobei die Pseudo-Multiplexer DD0 und DD5 sicherstellen, daß Streukapazität und andere Signalwegcharakteristika für jeden Signalweg ausgeglichen werden.

Da Demultiplexer mit drei oder vier Ausgängen zwei Auswahl­ signaleingänge SELa und SELb erfordern, muß das Schieberegis­ ter der Vorrichtung zur Erzeugung von Auswahlsignalen 20′′ nun doppelt so lang sein. Dementsprechend weist das Schieberegis­ ter nun zweimal soviele Flipflops FF1a-FFnb auf (in diesem Fall sind FFna und FFnb gleich FF4a und FF4b, da die Schaltung mit begrenzter Länge dargestellt ist). Nachdem das Schiebe­ register mit seinen Auswahlwerten gemäß Din geladen worden ist, wie es in Fig. 6 dargestellt ist, erzeugt jedes Flipflop- Paar FFXa und FFxb Auswahlwerte SELXa und SELxb, die den entsprechenden Demultiplexer Dx steuern.

Fig. 8 zeigt einen Teil einer anderen Version der erfindungs­ gemäßen Schaltung, in welcher das nichtprogrammierbare Schmelzverbindungskonzept der in Fig. 3 dargestellten Schal­ tung mit dem in Fig. 7 dargestellten dualen Redundanzwegkon­ zept kombiniert ist. Bei dieser Ausführungsform der Schaltung werden die Auswahlsignale SELxa und SELxb von einer Vorrich­ tung zur Erzeugung von Auswahlsignalen 20′′′ erstellt, welche Transistoren wie in Fig. 3 dargestellt aufweist und gemäß permanenter Information, wie sie im Muster der abbrennbaren Schmelzverbindungen fxa und fxb liegt.

Es ist selbstverständlich, daß eine Anordnung von Multi­ plexern, die den Demultiplexern D1-Dn entsprechen, am Aus­ gangsende der den Erfassungszellen a1-an zugeordneten CCD- Anordnungen verwendet werden kann, um die das Verhalten des erfaßten Signals SIG definierende Daten wiederzugewinnen und sequentiell zu rekonstruieren.

Die vorstehenden sind ausgewählte Ausführungsbeispiele, die den allgemeinen Sinn der Erfindung verdeutlichen. Selbstver­ ständlich sind darüber hinaus viele weitere Ausführungsbei­ spiele denkbar, die im Rahmen des Grundgedankens der Erfindung liegen.

Claims (7)

1. Schaltung zum Verteilen von Abtast-und-Halte-Takt­ signalen entlang äquivalenter Signalverteilungswege an normale und redundante analoge Signalerfassungszellen gekennzeichnet durch eine Quelle für Abtast-und-Halte-Taktsignale (b1-bn);
eine Vielzahl von in einer Reihe angeordneten Sig­ nalleitvorrichtungen (D1-Dn), wobei jede Signalleitvor­ richtung einen Signaleingang und einen Wahleingang sowie erste und zweite Ausgänge hat, wobei jeder der Signalein­ gänge der Vielzahl von Signalleitvorrichtungen eines der Abtast-und-Halte-Taktsignale empfängt, und die Signal­ leitvorrichtung das Abtast-und-Halte-Taktsignal auf ihrem Eingang als entweder den ersten oder dem zweiten Ausgang erzeugt, in Abhängigkeit von dem Zustand des Wahlsignal­ eingangs;
eine Reihe von Signalerfassungszellen (a1-an, aR), die eine Anzahl von Signalerfassungszellen enthält, wobei diese Anzahl größer ist als die Anzahl von Signalleitvor­ richtungen in der Vielzahl von Signalleitvorrichtungen, eine jede derartige Zelle einen analogen Signaleingang und einen Abtast-und-Halte-Taktsignaleingang hat, wobei der Abtast-und-Halte-Taktsignaleingang mit dem ersten Ausgang einer der Signalleitvorrichtungen und mit dem zweiten Ausgang einer weiteren der Vielzahl von Signal­ leitvorrichtungen verbunden ist, wobei jede Signalerfas­ sungszelle bei Vorliegen des Abtast-und-Halte-Taktsignal­ eingangs eine Abtastung des Analogsignals erfaßt,
wobei bei Nichtvorhandensein jeglicher Defekte die Abtast-und-Halte-Taktsignale an einen anfänglichen Satz von Signalerfassungszellen geleitet werden, und bei Auf­ finden eines Defekts in einer Zelle des anfänglichen Satzes von Signalerfassungszellen oder der Schaltung, die einer Zelle des anfänglichen Satzes von Signalerfassungs­ zellen zugeordnet ist, das Abtast-und-Halte-Taktsignal für die defekte Signalerfassungszelle ebenso wie alle anderen in einer Richtung entlang der Reihe von Signalleitvorrichtungen, folgenden Abtast- und -Halte-Taktsignale an eine benachbarte Signalerfassungszelle geleitet wird.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl von Signalleitvorrichtungen (D1-Dn) einen dritten Ausgang haben und die Anzahl von Signal­ erfassungszellen mindestens um zwei größer ist als die Anzahl von Signalleitvorrichtungen in der Vielzahl von Signalleitvorrichtungen.

3. Schaltung nach Anspruch 1, weiterhin dadurch gekennzeichnet, daß zwei Pseudo-Signalleitvorrichtungen (DD0, DD(n+1)) angeordnet sind, um einen ersten Pseudo-Ausgang für den Abtast-und-Halte-Taktsignaleingang einer Signalerfas­ sungszelle und einen zweiten Pseudo-Ausgang für den Ab­ tast-und-Halte-Taktsignaleingang der anderen Signalerfas­ sungszelle zu schaffen, so daß alle Signalwege zwischen den Ausgängen der Signalleitvorrichtungen und den Eingän­ gen der Erfassungszelle elektrisch äquivalent erscheinen.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Signalleitvorrichtungen Demultiplexer (D1-Dn) sind.

5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß sie Vorrichtungen (20, 20′, 20′′, 20′′′) zum Zuführen von Auswahlsignalen aufweist.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Vorrichtung zur Zuführung von Auswahlsignalen ein Schieberegister (FF1-FFn) aufweist.

7. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Vorrichtung zur Zuführung von Auswahlsignalen brennbare Schmelzverbindungen (f1-fn) aufweist.