DE4404132A1 - Abschaltbare Vollausschlag-Pufferschaltung mit einer Isolierung bei mehrfacher Leistungsversorgung - Google Patents

Description

Diese Erfindung betrifft eine neue Pufferschaltung, welche bei Systemen mit mehreren Ausgangspufferschaltungen verwend­ bar ist, welche einen gemeinsamen externen Bus treiben. Die Erfindung schafft eine Vollausschlag-CMOS-Ausgangspuffer­ schaltung, welche im Betrieb eingefügt (hot inserted) oder bei einer teilweisen Systemabschaltung heruntergeschaltet (powered down) werden kann, während andere Pufferschaltungen auf dem gemeinsamen externen Bus aktiv sind, ohne daß eine Durchschlagbelastung oder eine Verschlechterung von Signalen auftritt. Die Erfindung kann auch bei Systemen mit mehreren Ausgangspufferschaltungen, die mit mehreren imkompatiblen Leistungsversorgungen arbeiten, für das Übersetzen von logi­ schen Signalen zwischen den jeweiligen Spannungsniveaus ver­ wendet werden, während die verschiedenen Leistungsversorgun­ gen isoliert werden. Zum Beispiel kann die Erfindung für das Übersetzen zwischen den standardmäßigen 5V-Leistungsversor­ gungs-Teilschaltungen und den 3,3V-Leistungsversorgungs- Teilschaltungen entsprechend dem neuen JEDEC-Standard 8-1A und für das Isolieren derselben eingesetzt werden.

Bei herkömmlichen Ausgangspufferschaltungen, die an einem gemeinsamen externen Bus angeschlossen sind, tritt ein Prob­ lem während des Herunterschaltens (power down) und Herauf­ schaltens (power up) der Leistungsversorgungsschienen von einzelnen Pufferschaltungen und während des Einfügens der Ausgangspufferschaltungen im Betrieb (hot insertion) auf. Während einer teilweisen Systemabschaltung einzelner Aus­ gangspufferschaltungen kann der Ausgangsbus aktiv bleiben und von anderen Ausgangspufferschaltungen getrieben werden. In der N-Wannen-CMOS-Technologie können die Signale auf einem hohen Potentialniveau, die am Ausgang einer herunter­ geschalteten Ausgangspufferschaltung auftreten, die parasi­ tische Diode mit einem PN-Übergang zwischen dem P-Substrat (PSUB) und der N-Wanne (NWELL) des P-Kanal(PMOS)-Pullup-Aus­ gangstransistors in Vorwärtsrichtung vorbelasten. (Im fol­ genden wird zur Vereinfachung das Herabsetzen einer Spannung auch mit "Pulldown" und das Hochsetzen einer Spannung mit "Pullup" bezeichnet). Die N-Wanne des PMOS-Pullup-Transis­ tors ist ihrerseits mit der heruntergeschalteten Hochpoten­ tial-Spannungsschiene VCC verbunden. Dieser Leckstrom kann die Hochpotential-Spannungsschiene wieder aufladen und die Ausgangspufferschaltung oder bestimmte innere Knoten an­ schalten, welche Wege zu der Niederpotential-Spannungs­ schiene GND oder der Hochpotential-Spannungsschiene VCC durch die Ausgangspufferschaltung erzeugen. Die unerwünsch­ ten Folgen umfassen die Belastung des externen Buses, das Verursachen einer Buskonkurrenz (bus contention), die Ver­ schlechterung von Signalen und Verursachen von möglicher­ weise falschen Signalen auf dem externen Ausgangsbus. Ide­ alerweise sollte die heruntergeschaltete Ausgangspuffer­ schaltung eine hohe Impedanz am Ausgang bleiben, welche den externen Bus von den heruntergeschalteten Spannungsschienen der Ausgangspufferschaltungen isoliert.

Ein Nachteil von bestehenden Lösungen zum Vermeiden dieses Leckweges zu der Spannungsschiene VCC bei heruntergeschal­ teten Ausgangspufferschaltungen besteht darin, daß sie die Verwendung von Vollausschlag-CMOS-Pufferschaltungen ver­ hindern. Entsprechend einer Lösung werden Bipolartransi­ storen als Ausgangs-Pullup-Transistoren in einer bipolaren (BICMOS-)Ausgangspufferschaltung verwendet. Während die bi­ polaren Ausgangs-Pullup-Transistoren innere Knoten von dem externen Ausgangsbus isolieren, sind sie nicht in der Lage, den Ausgangsknoten auf das Potentialniveau einer Span­ nungsschiene zu setzen. Als Folge davon werden die Rausch­ grenzen des Systems verringert. Zusätzlich verbrauchen die Bipolartransistoren einen statischen Strom. Gemäß einer an­ deren Lösung wird ein N-Kanal(NMOS)-Anreicherungstransistor als Ausgangs-Pullup-Transistor anstelle eines PMOS-Transis­ tors verwendet. Der NMOS-Pullup-Anreicherungstransistor er­ zeugt in ähnlicher Weise einen Abfall der Schwellenspannung und ist nicht in der Lage, den Ausgangsknoten auf das Span­ nungsniveau der Hochpotential-Spannungsschiene VCC zu set­ zen.

Ein ähnliches Problem trifft man bei Systemen mit mehreren Ausgangspufferschaltungen an, bei welchen die Leistungsver­ sorgungen nicht angepaßt oder inkompatibel sind. In diesem Fall sind einige Untersysteme und Ausgangspufferschaltungen, welche den externen Ausgabebus treiben, mit einer ersten Leistungsversorgung verbunden, während andere Untersysteme und Ausgangspufferschaltungen mit einer zweiten Leistungs­ versorgung auf einem unterschiedlichen Spannungsniveau ge­ koppelt sind. Ein aktuelles Problem besteht bei Systemen, welche standardmäßige Leistungsversorgungsschaltungen mit 5V mit den neuen 3,3V-Leistungsversorgungsschaltungen gemäß dem neuen JEDEC-Standard 8-1A kombinieren. Ein 5V-Signal auf dem gemeinsamen Bus, das von einer Ausgangspufferschaltung gemäß dem 5V-Standard getrieben wird, kann einen Leckstrom­ weg zu der Spannungsschiene mit dem geringeren Potential von 3,3V der Ausgangspufferschaltung gemäß dem 3,3V-Standard über den PN-Übergang am Drain der N-Wanne erzeugen, welcher eine parasitische Diode P + D/NWELL durch den PMOS-Pullup- Ausgangstransistor bildet. Ähnliche Probleme können bei 3,3V/5V- und 5V/3,3V-Umsetzern auftreten, welche in dem Sys­ tem mit mehreren Leistungsversorgungen enthalten sind.

Als weitere Hintergrundinformation sei erwähnt, daß das Joint Electron Device Engineering Council (JEDEC) der Elec­ tronic Industries Association (EIA) 1992 einen neuen Nieder­ spannungs-Standard für integrierte Schaltungen auf der Grundlage einer 3,3V-Leistungsversorgung festgelegt hat. Dieser neue Niederspannungs-Standard wird als JEDEC-Standard 8-1A bezeichnet und ist allgemein als der 3V-Standard bekan­ nt. Der neue JEDEC-Standard 8-1A mit nominalen 3,3V ist den herkömmlichen JEDEC-Standards 18 und 20 für integrierte Schaltungen mit einer 5V-Leistungsversorgung gegenüberzus­ tellen. Der 3,3V-Standard und der 5V-Standard sind hin­ sichtlich der Spannungsniveaus der jeweiligen Leistungsver­ sorgungen und der logischen Signale mit hohem und niedrigem Potentialniveau, die von den zwei verschiedenen Schaltungen erzeugt werden, inkompatibel.

Bei dem herkömmlichen 5V-Standard und dem neuen 3,3V-Stan­ dard setzen die jeweiligen CMOS-Ausgangspuffer allgemein den Ausgang auf die entsprechenden Schienenspannungen für logi­ sche hohe und niedrige Potentialniveaus unter der Bedingung einer verschwindenden oder geringfügigen Last am Ausgang. Wegen der Inkompatibilität des Niveaus der Versorgungsspan­ nungen gemäß dem 3,3V-Standard bzw. dem 5V-Standard und der entsprechenden CMOS-Signale für das logische hohe und nied­ rige Potentialniveau ist eine Umsetzung für die Kommunikati­ on zwischen Teilschaltungen entsprechend dem 3,3V- und dem 5V-Standard nötig. Der neue Niederspannungs-Standard für eine Leistungsversorgung mit nominal 3,3V gilt für integ­ rierte Schaltungen nach der CMOS-, Bipolar- und BICMOS-Tech­ nologie.

Anwendungen des neuen 3,3V-Standard umfassen Notebooks, Sub­ notebooks, Powerbooks, handgehaltene und schreiberbasierte tragbare und mobile Personal Computer (PC), welche allgemein als Personal Digital Assistants (PDA) bezeichnet werden. Der 3,3V-Standard erfordert eine geringere Leistungsdissipitati­ on von der Batterie-Leistungsversorgung zugunsten einer längeren Betriebsdauer. Ein weiterer Vorteil des neuen Nie­ derspannungs-Standards besteht darin, daß die neuen hohen und niedrigen CMOS-Potentialniveaus für logische Signale mit den Potentialniveaus für logische Signale einer bipolaren TTL-Schaltung kompatibel sind. Eine Schwierigkeit bei der Anwendung des neuen 3,3V-Standards bei Notebooks und PDA- Computern besteht jedoch darin, daß nicht alle Untersysteme eines Computers notwendigerweise auf den 3,3V-Standard um­ gestellt werden können. Zum Beispiel arbeiten die verfüg­ baren Plattenlaufwerke weiterhin auf der Grundlage des 5V- Standards und das Untersystem des Plattenlaufwerks ein­ schließlich der Plattenspeichersteuerung muß daher auf Schaltungen gemäß dem 5V-Standard aufbauen.

Bei einem solchen Notebook oder einem anderen PDA-Computer umfaßt die System- oder Grundplatine (motherboard) das 3,3V- Mikroprozessor-Computersystem und mehrere Anschlüsse zum Steuern von Peripherieeinrichtungen, wie einen Anschluß für eine Flüssigkristallanzeige (LCD), einen Kommunikationsan­ schluß RS232, einen Leistungsversorgungsanschluß und einen Anschluß für einen externen Speicher. Der Anschluß für das Plattenlaufwerk kann jedoch mit einem 5V-Untersystem kommun­ izieren, nämlich der Plattenspeichersteuereinheit, welche das Festplattenlaufwerk betreibt. Ein Umsetzer ist daher zwischen dem 3,3V-Mikroprozessorsystem und dem Plattenlauf­ werk-Anschluß und dem 5V-Untersystem der Plattenspeicher­ steuereinheit erforderlich. Ein solcher Umsetzer von 3,3V auf 5V ist zum Beispiel durch die Umsetzervorrichtung LVX4245 (TM) der National Semiconductor Corporation gegeben.

Ein Problem ähnlich dem Problem des Herunterschaltens tritt bei den neuen kombinierten Systemen mit mehreren Leistungs­ versorgungen, wie der Kombination von 3,3V und 5V-Unter­ systemen zur Leistungsversorgung, und Umsetzern mit mehreren Ausgangspufferschaltungen mit inkompatibler Leistungsversor­ gung auf, die an einen gemeinsamen Bus angeschlossen sind. Parasitische Leckwege können sich von den Signalen einer Leistungsversorgung mit höherem Spannungsniveau, die an den Ausgangsbus durch eine aktive Pufferschaltung angelegt wer­ den, zu der Leistungsversorgungsschiene mit einer niedrige­ ren Spannung von nicht aktiven Ausgangspufferschaltungen an dem gemeinsamen Bus entwickeln. Eine Isolation ist auch er­ forderlich, um eine Konkurrenz von Spannungsversorgungen innerhalb von Umsetzerschaltungen zu vermeiden.

Es ist daher die Aufgabe der Erfindung, eine neue Konfigura­ tion einer Ausgangspufferschaltung für eine Vollausschlag- CMOS-Pufferschaltung zu schaffen, welche heruntergeschaltet werden kann und dabei immer noch eine hohe Impedanz zu einem gemeinsamen Ausgangsbus aufweist. Die neue Ausganspuffer­ schaltung verhindert einen Weg für einen parasitischen Leck­ strom von dem Ausgangsbus durch den PMOS-Pullup-Transistor zu einer heruntergeschalteten Hochpotential-Spannungsschie­ ne. De facto gewährleistet die Erfindung einen Dreizustands­ modus im heruntergeschalteten Zustand (power down tristate condition).

Eine weitere Aufgabe der Erfindung besteht darin, eine Voll­ ausschlag-CMOS-Ausgangspufferschaltung zu schaffen, welche das Belasten des gemeinsamen Bus vermeidet, was zu einer Buskonkurrenz führt, welche Signale verschlechtert oder fal­ sche Signale auf dem gemeinsamen Ausgangsbus während des Herunterschaltens oder des Einfügens im Betrieb erzeugt. Es ist wichtig für einen Vollausschlag-CMOS-Betrieb, daß der Ausgangs-Pullup-Transistor ein P-Kanal-Transistor ist.

Eine weitere Aufgabe der Erfindung besteht darin, eine neue Konfiguration einer Ausgangspufferschaltung für die Verwen­ dung bei Systemen mit Ausgangspufferschaltungen, einem ge­ meinsamen Bus und mehreren Leistungsversorgungen zu schaf­ fen, welche schädliche Leckwege zwischen verschiedenen in­ kompatiblen Leistungsversorgungen vermeidet. Die vorliegende Erfindung ist zum Beispiel für die Verwendung bei System­ schaltungen geeignet, welche Schaltungen nach dem 5V-Stan­ dard und Schaltungen nach dem 3,3V-Standard kombinieren und mischen, was 3,3V/5V- und 5V/3,3V-Umsetzer und Ausgangspuf­ ferschaltungen einschließt.

Um diese Ergebnisse zu erreichen, schafft die Erfindung eine neue Pufferschaltung mit einem Ausgang (V_OUT) zum Abgeben von Ausgangssignalen mit hohem und niedrigem Spannungsniveau und einem P-Kanal-Pullup-Ausgangstransistor (PMOS1), welcher einen Primärstromweg aufweist, der zwischen dem Ausgang und einer Spannungsschiene mit hohem Potential geschaltet ist. Der Pullup-Ausgangstransistor (PMOS1) besitzt einen Steuer­ knoten. Dieser ist in der Pufferschaltung zum Regeln des Leitungszustands des Primärstromwegs des Pullup-Aus­ gangstransistors geschaltet, um die Hochpotential-Span­ nungsschiene (VCC) an den Ausgang (V_OUT) zu koppeln. Der Pul­ lup-Ausgangstransistor wird mit einer Wanne (NWELL) aus einem Halbleitermaterial mit N-Ladungsträgern hergestellt, die in einem Substrat (PSUB) eines Halbleitermaterials mit P-Ladungsträgern ausgebildet ist. Die Wanne ist mit der Hochpotential-Spannungsschiene (VCC) verbunden und das Substrat ist mit der Niederpotential-Spannungsschiene (GND) verbunden.

Gemäß der Erfindung ist ein P-Kanal-Schalttransistor zur Isolation der N-Wanne (PW1) vorgesehen, welcher einen Pri­ märstromweg aufweist, der zwischen der Wanne (NWELL) und der Hochpotential-Spannungsschiene (VCC) geschaltet ist. Der N-Wannen-Isolations-Schalttransistor (PW1) besitzt einen Steuerknoten, der in der Pufferschaltung mit dem Steuer­ knoten des Pullup-Ausgangstransistors (PMOS1) verbunden ist, um den Leitungszustand des N-Wannenisolations-Schalt­ transistors (PW1) im wesentlichen in Phase mit dem Ausgangs- Pullup-Transistor (PMOS1) zu steuern. Die Wanne (NWELL) des Pullup-Ausgangs-Transistors (PMOS1) wird dadurch von der Hochpotential-Spannungsschiene (VCC) isoliert, wenn der Pul­ lup-Ausgangstransistor (PMOS1) nicht leitet.

Genauer entspricht die Ausgangspufferschaltung dem Typ mit Pullup- und Pulldown-Ausgangstransistoren (PMOS1, NMOS1), die mit dem Ausgang verbunden sind, wobei die Steuerknoten in der Pufferschaltung verschaltet sind. Ein Eingang (V_IN) empfängt Daten-Eingangssignale und eine vorgeschaltete Trei­ berschaltung ist zwischen dem Eingang (V_IN) und den Steuer­ knoten des Pullup- und Pulldown-Ausgangstransistors (PMOS1, NMOS1) zum Treiben der Ausgangstransistoren geschaltet.

Gemäß einem weiteren Merkmal der Erfindung ist ein N-Kanal- Steuerknoten-Isolationstransistor (N1) vorgesehen, der einen Primärstromweg aufweist, der zwischen dem Steuerknoten des Pullup-Ausgangstransistors (PMOS1) und der vorgeschalteten Treiberschaltung der Pufferschaltung geschaltet ist. Der Steuerknoten-Isolationstransistor (N1) besitzt einen Steuer­ knoten, welcher an die Hochpotential-Spannungsschiene (VCC) angeschlossen ist, um den Steuerknoten-Isolationstransistor (N1) abzuschalten und die Steuerknoten der Ausgangstransis­ toren (PMOS1, NMOS1) voneinander während des herunterge­ schalteten Zustands der Hochpotential-Spannungsschiene (VCC) oder während der Verwendung von inkompatiblen Spannungsni­ veaus bei der Leistungsversorgung zu isolieren.

Die Erfindung sieht weiterhin ein P-Kanal-Rückkopplungs- Abschalttransistor (PP1) vor, welcher einen Primärstromweg aufweist, der zwischen dem Ausgang (V_OUT) und dem Steuerkno­ ten des Pullup-Ausgangstransistors (PMOS1) geschaltet ist. Der Rückkopplungs-Abschalttransistor (PP1) besitzt einen Steuerknoten, der mit der Hochpotential-Spannungsschiene (VCC) verbunden ist, um den Pullup-Ausgangstransistor (PMOS1) in Antwort auf ein Signal mit hohem Potentialniveau am Ausgang (V_OUT) während des heruntergeschalteten Zustands der Pufferschaltung oder während der Verwendung von ver­ schiedenen inkompatiblen Leistungsversorgungen abzuschalten.

Ein Vorteil der Ausgangspufferschaltung der Erfindung bes­ teht darin, daß sie nicht nur für ein teilweises Abschalten eines Systems mit mehreren Ausgangspufferschaltungen anwend­ bar ist, sondern auch für das Lösen des Problems von nicht angepaßten oder inkompatiblen Leistungsversorgungen auf dem­ selben Chip anwendbar ist. Untersysteme, die an einen ge­ meinsamen externen Bus angeschlossen sind, können also von nicht angepaßten oder inkompatiblen Leistungsversorgungen wie Leistungsversorgungen nach dem 3,3V-Standard und dem 5V- Standard versorgt werden. Der N-Wannenisolations-Schalttran­ sistor (PW1), der sich in Phase mit dem Ausgangs-Pullup- Transistor (PMOS1) öffnet oder nichtleitend wird, vereitelt oder verhindert einen schädlichen Weg von einem 5V-Signal am Ausgangsbus zu der inneren 3,3V-Spannungsversorgungsschiene einer inaktiven Ausgangspufferschaltung nach dem 3,3V-Stan­ dard an dem gemeinsamen Bus. Daher können 3,3V- und 5V-Un­ tersysteme und -Ausgangspufferschaltungen an denselben ge­ meinsamen Bus angeschlossen sein und koexistieren, während die inkompatiblen oder nicht angepaßten Spannungsversor­ gungsschienen isoliert bleiben. Die Ausgangspufferschaltun­ gen erlauben auch die Umsetzung von Signalen mit einem 3,3V- Niveau zu solchen mit einem 5V-Niveau bei einer Isolierung der entsprechenden Spannungsschienen.

Gemäß einem anderen Merkmal der Erfindung ist ein P-Kanal- Schienenabgleich (pull-to-the-rail) -Transistor (PP2) zur Ver­ wendung während des Betriebs im normalen Modus vorgesehen. Sein Hauptstromweg ist zwischen dem Steuerknoten des Pullup- Ausgangstransistors (PMOS1) und der Hochpotential-Spannungs­ schiene (VCC) geschaltet. Der Schienenabgleichtransistor (PP2) besitzt einen Steuerknoten, welcher an den Ausgang (V_OUT) angeschlossen ist, um den Steuerknoten des Pullup-Aus­ gangstransistors (PMOS1) auf das Potentialniveau der Hoch­ potential-Spannungsschiene (VCC) in Antwort auf ein Signal mit niedrigem Potentialniveau am Ausgang (V_OUT) heraufzuset­ zen.

Gemäß einem weiteren Merkmal der Erfindung werden der Pul­ lup-Ausgangstransistor (PMOS1), der P-Kanal-Isolations­ schalttransistor (PW1), der Rückkopplungs-Abschalttransistor (PP1) und der P-Kanal-Schienenabgleichtransistor (PP2) in derselben Wanne (NWELL) aus einem Halbleitermaterial mit N-Ladungsträgern hergestellt.

Die Erfindung kann auch einen N-Kanal-Schienenabgleichtran­ sistor (NMOS6) umfassen, welcher einen Primärstromweg auf­ weist, der zwischen dem Steuerknoten eines N-Kanal-Pulldown- Ausgangstransistors (NMOS1) und einer Niederpotential-Span­ nungsschiene (GND) geschaltet ist. Der Steuerknoten des N- Kanal-Schienenabgleichtransistors (NMOS6) ist mit dem Aus­ gang (V_OUT) verbunden, um den Steuerknoten des Pulldown-Aus­ gangstransistors (NMOS1) auf das Potentialniveau der Nieder­ potential-Spannungsschiene (GND) in Antwort auf ein Signal auf hohem Potentialniveau am Ausgang (V_OUT) herabzusetzen.

Die Erfindung sieht weiterhin eine Verzögerungsentlade­ schaltung (DDC) vor, die zwischen dem Ausgang (V_OUT) und der Niederpotential-Spannungsschiene (GND) und zwischen der Hochpotential-Spannungsschiene (VCC) und der Niederpoten­ tial-Spannungsschiene (GND) dazugeschaltet ist. Die Verzöge­ rungsentladeschaltung umfaßt eine RC-Verzögerungsschaltung mit einem Zwischenknoten (nrc), die zwischen der Hochpoten­ tial-Spannungsschiene (VCC) und der Niederpotential-Span­ nungsschiene (GND) geschaltet ist.

Die Verzögerungsentladeschaltung umfaßt auch eine Treiber­ stufe (PMOS2, NMOS7), welche Primärstromwege aufweist, die zwischen dem Ausgang (V_OUT) und einem Ausgangsknoten (no) und zwischen dem Ausgangsknoten (no) und der Niederpotential- Spannungsschiene (GND) geschaltet sind. Ein Eingangs-Steuer­ knoten der Treiberstufe ist mit dem Zwischenknoten (nrc) der RC-Verzögerungsschaltung verbunden. Die Treiberstufe ist dafür ausgebildet, Strom zu dem Ausgangsknoten (no) in Ant­ wort auf ein vorübergehendes Signal mit hohem Potential­ niveau an dem Ausgangsbus und dem Ausgang (V_OUT) während des heruntergeschalteten Zustands der Pufferschaltung abzugeben.

Die Verzögerungsentladeschaltung enthält auch einen VCC-Ent­ ladetransistor (NMOS8) mit einem Primärstromweg, der zwi­ schen der Hochpotential-Spannungsschiene (VCC) und der Nie­ derpotential-Spannungsschiene (GND) geschaltet ist. Der Steuerknoten des VCC-Entladetransistors (NMOS8) ist an den Ausgangsknoten (no) der Treiberstufe der Verzögerungsentla­ deschaltung (PMOS2, NMOS7) angeschlossen, um die Hochpoten­ tial-Spannungsschiene (VCC) von transienter Ladung beim Auf­ treten von Signalen auf hohem Potentialniveau auf dem Bus und an dem Ausgang (V_OUT) während des heruntergeschalteten Zustands der Pufferschaltung zu entladen.

Weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung und den beigefügten Zeichnun­ gen deutlich.

Fig. 1 ist ein schematisches Schaltdiagramm einer neuen Ausgangspufferschaltung gemäß der Erfindung, welche die neuen Bestandteile PW1, PP1, N1 und SD2 enthält.

Fig. 2 ist ein schematisches Schaltdiagramm einer ande­ ren Ausgangspufferschaltung gemäß der Erfindung, welche die neuen Bestandteile PW1, PP1, N1, PP2 und NMOS6 enthält.

Fig. 3 ist ein teilweises schematisches Schaltdiagramm einer alternativen Ausführungsform der Ausgangs­ pufferschaltung der Fig. 1, bei welcher das neue Schaltungsmerkmal NMOS6 zusätzlich zu den neuen Komponenten PW1, PP1, N1 und SD1 hin­ zugefügt ist.

Fig. 4 ist ein schematisches Schaltdiagramm einer ande­ ren Ausgangspufferschaltung gemäß der Erfindung, welche die neue Verzögerungsentladeschaltung DDC zusätzlich zu den Schaltungsmerkmalen PW1, PP1, N1, SD2 und NMOS6 enthält.

Fig. 5 ist eine vereinfachte teilweise Seitenansicht einer integrierten Schaltung für die Puf­ ferschaltung der Fig. 1, welche die Herstellung mit einer gemeinsamen N-Wanne für die P-Kanal- Transistoren PW1, PP1 und PMOS1 zeigt.

Fig. 6 ist eine vereinfachte teilweise Seitenansicht einer integrierten Schaltung für die Ausgangs­ pufferschaltung der Fig. 2, welche die Herstel­ lung mit einer gemeinsamen N-Wanne für die P- Kanal-Transistoren PW1, PMOS1, PP1 und PP2 zeigt.

Eine erfindungsgemäße Vollausschlag-CMOS-Ausgangspuffer­ schaltung 20 ist in Fig. 1 dargestellt. Die Ausgangspuffer­ schaltung 20 kann eine aus einem System mit mehreren Aus­ gangspufferschaltungen 20, 22 sein, die an entsprechenden Ausgängen V_OUT an einen gemeinsamen externen Bus 25 wie in Fig. 1A gezeigt gekoppelt sind. Die Ausgangspufferschaltung 20 gibt Ausgangssignale auf logischen hohen und niederen Potentialniveaus am Ausgang V_OUT in Antwort auf Datensignale am Eingang V_IN ab. Die Ausgangspufferschaltung 20 enthält auch eine "Dreizustandsmodus AN"- (tristate enable-) Schal­ tung mit einem "Dreizustandsmodus AN"-Eingang zum Implemen­ tieren eines dritten Zustands mit hoher Impedanz am Ausgang V_OUT an dem gemeinsamen Bus 25, wenn die Ausgangspufferschal­ tung inaktiv oder im Ruhezustand ist und andere Pufferschal­ tungen auf dem externen Bus 25 aktiv sind.

Zum Abgeben von Signalen mit logischem hohen und niedrigen Potentialniveau am Ausgang V_OUT ist ein P-Kanal-Pullup-Aus­ gangstransistor PMOS1 zwischen der Hochpotential-Spannungs­ schiene VCC und dem Ausgang V_OUT geschaltet. Ein primärer N-Kanal-Pulldown-Ausgangstransistor NMOS1 ist zwischen dem Ausgang V_OUT und der Niederpotential-Spannungsschiene GND geschaltet. Die Ausgangs-Pulldown-Schaltung für die Puf­ ferschaltung 20 umfaßt auch einen sekundären Pulldown-Aus­ gangstransistor NMOS2 mit kleiner Kanalbreite, der parallel zu dem primären Pulldown-Ausgangstransistor NMOS1 über ein Verzögerungsbauteil geschaltet ist, welches durch den PMOS- Transistor P2 gebildet wird. Der Primärstromweg des Verzöge­ rungstransistors P2 ist zwischen den Steuergateknoten des sekundären und des primären Pulldown-Ausgangstransistors (NMOS2, NMOS1) geschaltet.

Diese Anordnung der Ausgangs-Pulldown-Schaltung ermöglicht ein gegabeltes Einschalten (bifurcated turn on) eines Ab­ leitstroms von dem Ausgang V_OUT während des Übergangs von einem logischen hohen Potentialniveau zu einem logischen niedrigen Potentialniveau am Ausgang V_OUT. Dies wird er­ reicht, indem zuerst der sekundäre Pulldown-Transistor mit kleiner Kanalbreite NMOS2 in Antwort auf ein Eingangssignal eingeschaltet wird, wonach nach der gewählten Verzögerungs­ dauer das Einschalten des primären Pulldown-Ausgangstransis­ tors NMOS1 folgt. Ein gegabeltes Einschalten des den Ausgang abschöpfenden Stromes verringert durch das Schalten hervor­ gerufenes Rauschen, d. h. ein Zurückspringen vom Masseniveau (ground bounce) und ein Unterschreiten des Masseniveaus (ground undershoot) wie dies ausführlicher in dem US-Patent Nr. 4 961 010, erteilt am 2. Oktober 1990, mit dem Titel "Output Buffer for Reducing Switching Induced Noise" von Jeffrey B. Davis und dem US-Patent Nr. 5 036 222, erteilt am 30. Juli 1991, mit dem Titel "Output Buffer Circuit with Output Voltage Sensing for Reducing Switching Induced Noise" von Jeffrey B. Davis beschrieben ist. Die Schottky-Diode SD1 erleichtert das Abschalten des primären Pulldown-Ausgangs­ transistors NMOS1 während des Übergangs von einem logischen niedrigen Potentialniveau zu einem logischen hohen Poten­ tialniveau am Ausgang V_OUT.

Der Eingang V_IN ist mit einer vorgeschalteten Treiberschal­ tung PMOS5, NMOS4, PMOS6, NMOS3, I1, PMOS9, NMOS5 zum Treiben der Pullup- und Pulldown-Ausgangstransistoren PMOS1 und NMOS1 verbunden. Der "Dreizustandsmodus AN"-Eingang OE ist ebenfalls mit der vorgeschalteten Treiberschaltung ver­ bunden, welche die "Dreizustandsmodus AN"-Schaltung zum Implementieren des hochimpedanten dritten Zustands enthält. Die vorgeschaltete Treiberschaltung kann zum Beispiel ein Treiber mit einem verknüpften NAND/NOR-Gatter sein, welcher das gleichzeitige Leiten des Ausgangs-Pullup- und des Aus­ gangs-Pulldown-Transistors verringert.

Gemäß der Erfindung ist ein P-Kanal-N-Wannen-Schalttransis­ tor PW1 mit seinem Primärstromweg zwischen der Hochpotenti­ alspannungsschiene VCC und der N-Wanne oder dem unteren Gate des Pullup-Ausgangstransistors PMOS1 verbunden. Der Steuer­ gateknoten des N-Wannen-Schalttransistors PW1 ist mit dem Steuergateknoten des Pullup-Transistors PMOS1 verbunden, so daß die Transistoren PW1 und PMOS1 im wesentlichen in Phase arbeiten. Wie im folgenden weiter beschrieben wird, sind die P-Kanaltransistoren von Interesse am Ausgang V_OUT in dersel­ ben N-Wanne ausgebildet und diese N-Wanne wird durch den N-Wannen-Schalttransistor PW1 getrieben. Der PMOS-Transistor PW1 ist daher in der Lage, die N-Wanne der P-Kanaltransis­ toren am Ausgang von der Hochpotential-Spannungsschiene VCC zu isolieren. Der N-Wannen-Ausgang ist von VCC isoliert, wenn der N-Wannen-Schalttransistor PW1 nicht leitet. Dies ist der Fall, wenn die Steuergateknoten des N-Wannen-Schalt­ transistors PW1 und des Pullup-Ausgangstransistors PMOS1 durch ein Signal auf einem logischen hohen Potential während des heruntergeschalteten Zustands der Hochpotential-Span­ nungsschiene VCC der Ausgangspufferschaltung 20 getrieben werden und wenn verschiedene inkompatible Spannungsniveaus von Leistungsversorgungen bei dem Ausgang V_OUT und der Hoch­ potential-Spannungsschiene VCC wie nachfolgend erläutert auftreten.

Ein P-Kanal-Rückkopplungstransistor PP1 ist ebenfalls in der Ausgangsschaltung mit seinem Primärstromweg zwischen dem Steuergateknoten des Pullup-Ausgangstransistors PMOS1 und dem Ausgang V_OUT inkorporiert. Der Steuergateknoten des Rück­ kopplungstransistors PP1 ist mit der Hochpotential-Span­ nungsschiene VCC verbunden, so daß er normalerweise nicht leitet. Während des heruntergeschalteten Zustands oder wäh­ rend des Auftretens von nicht ausgeglichenen oder inkom­ patiblen Spannungsniveaus von Leistungsversorgungen am Aus­ gang V_OUT und an der Spannungsschiene VCC koppelt jedoch der Rückkopplungstransistor PP1 ein Signal auf einem logischen hohen Potentialniveau am Ausgang V_OUT an die Steuergateknoten des N-Wannen-Schalttransistors PW1 und des Pullup-Ausgangs­ transistors PMOS1. Die Transistoren PW1 und PMOS1 werden also in einem nicht leitenden Zustand gehalten. Unter diesen Bedingungen führt der Rückkopplungstransistor PP1 die Steu­ ergateknoten von PW1 und PMOS1 beim Auftreten von Signalen auf einem hohen logischen Potential am Ausgang V_OUT zurück. Der Leckstromweg durch die parasitische Übergangsdiode der N-Wanne zu VCC wird durch den N-Wannen-Schalttransistor PW1 ebenso wie jeder direkte Stromweg durch den Pullup-Ausgangs­ transistor PMOS1 blockiert. Die heruntergeschaltete Span­ nungsschiene VCC bleibt von dem Ausgang V_OUT isoliert.

Da der Rückkopplungs-Transistor PP1 ebenfalls in derselben N-Wanne wie andere P-Kanal-Ausgangstransistoren ausgebildet ist, wird der parasitische Diodenweg von dem P-Substrat PSUB und NWELL zu VCC über den Rückkopplungstransistor PP1 eben­ falls durch den N-Wannen-Schalttransistor PW1 blockiert. Wie im folgenden näher beschrieben wird, sind alle P-Kanal-Tran­ sistoren, die mit der Pullup-Ausgangsschaltung zusammenhän­ gen, in einer gemeinsamen N-Wanne ausgebildet, welche durch die Hochpotential-Spannungsschiene VCC nur über den N-Wan­ nenschalttransistor PW1 getrieben wird. Eine vollständige Isolation der Hochpotential-Spannungsschiene VCC von dem Ausgang V_OUT wird daher erreicht.

In der Ausgangspufferschaltung 20 der Fig. 1 ist weiterhin ein N-Kanal-Isolationsdurchlaß über den Gate-Transistor N1 enthalten, dessen Primärstromweg zwischen dem Steuergatekno­ ten des Pullup-Ausgangstransistors PMOS1 und den Eingangs­ transistoren PMOS5 und MOS4 der Pufferschaltung 20 geschal­ tet ist. Der Steuergateknoten des N-Kanal-Isolationstransis­ tors N1 ist mit der Hochpotential-Spannungsschiene VCC ver­ bunden. Während des heruntergeschalteten Zustands der Puf­ ferschaltung 20 und während des Auftretens von nicht ausge­ glichenen oder inkompatiblen Spannungsniveaus von Leistungs­ versorgungen am Ausgang V_OUT und an der Spannungsschiene VCC isoliert der NMOS-Isolations-Gatetransistor N1 die Steuer­ gateknoten der Pullup- und Pulldown-Ausgangstransistoren PMOS1 und NMOS1. Die Schottky-Diode SD2 erleichtert das Ab­ schalten des Pullup-Ausgangstransistors PMOS1.

Für ein weitergehendes Verständnis des Betriebs der Aus­ gangspufferschaltung 20 im Zusammenhang eines Systems von mehreren Ausgangspufferschaltungen mit mehreren inkom­ patiblen Leistungsversorgungen, die an einen gemeinsamen Bus angeschlossen sind, wird auch Bezug auf Fig. 1A genommen. Wie in Fig. 1A gezeigt ist, sind einige der Ausgangspuf­ ferschaltungen 20 mit einer Hochpotential-Leistungsversor­ gung VCCA mit zum Beispiel 3,3V verbunden, wie der 3,3V-Lei­ stungsversorgung nach dem JEDEC-Standard 8-1A. Weitere Aus­ gangspufferschaltungen 22 sind mit einer Leistungsversorgung VCCB gemäß dem 5V-Standard verbunden. Wenn die Ausgangspuf­ ferschaltungen 20, die an die Spannungsversorgungsschiene VCCA mit 3,3V angeschlossen sind, in dem Dreizustandsmodus inaktiv sind, können 5V-Signale auf dem gemeinsamen Bus 25 auftreten, die von einer der Ausgangspufferschaltungen 22 getrieben werden, die an eine 5V-Leistungsversorgung VCCB angeschlossen sind. Ein 5V-Signal kann daher am Ausgang V_OUT einer inaktiven 3,3V-Ausgangspufferschaltung 20 auftreten.

Weil der Steuergateknoten des Rückkopplungstransistors PP1 an das vergleichsweise geringere Potentialniveau von VCCA gekoppelt ist, leitet PP1 und führt die Gateknoten des N-Wannen-Schalttransistors PW1 und des Pullup-Ausgangstran­ sistors PMOS1 zurück, so daß sie vollständig abgeschaltet bleiben. Das 5V-Signal am Ausgang V_OUT kann daher keinen Leckstromweg durch die parasitäre Diode PSUB/NWELL zu der Spannungsschiene VCC mit dem geringeren Potential von 3,3V finden. Es ist auch nicht möglich, den Pullup-Ausgangstran­ sistor PMOS1 zur Bildung eines direkten Stromwegs zu VCCA anzuschalten. Daher wirkt die Anordnung der Pullup-Aus­ gangsschaltung mit einem P-Kanal-Transistor bei der Aus­ gangspufferschaltung der Fig. 1 sowohl während des her­ untergeschalteten Zustands oder des Einfügens im Betrieb als auch im Zusammenhang von mehreren inkompatiblen Leistungs­ versorgungen dahin, die Hochpotential-Spannungsschienen VCC bzw. VCCA von dem Ausgang V_OUT zu isolieren. Eine Durch­ schlagsbelastung des externen Buses 25, Buskonkurrenz, eine Verschlechterung von Signalen oder falsche Signale auf dem gemeinsamen Bus 25 und eine Zerstörung durch inkompatible Leistungsversorgungen werden verhindert.

Die Vollausschlag-Ausgangspufferschaltung 30, die in Fig. 2 dargestellt ist, ermöglicht ein verbessertes Abschalten der Pullup- und Pulldown-Ausgangstransistoren PMOS1 und NMOS1 während des normalen Zweizustands-Betriebs der Pufferschal­ tung. Die meisten Bestandteile der Ausgangspufferschaltung 30 sind dieselben wie die der Ausgangspufferschaltung 20 und sind mit denselben Bezugszeichen versehen. Zusätzlich ist ein P-Kanal-Schienenabgleichtransistor PP2 mit seinem Pri­ märstromweg zwischen dem Steuergateknoten des Pullup-Aus­ gangstransistors PMOS1 und der Hochpotential-Spannungs­ schiene VCC geschaltet. Der Steuergateknoten des PMOS-Schie­ nenabgleichtransistors PP2 ist mit dem Ausgang V_OUT verbun­ den.

In ähnlicher Weise ist ein N-Kanal-Schienenabgleichtran­ sistor NMOS6 zwischen dem Steuergateknoten des Pulldown-Aus­ gangstransistors NMOS1 und der Niederpotential-Span­ nungsschiene GND geschaltet. Der Steuergateknoten des NMOS- Schienenabgleichtransistors NMOS6 ist mit dem Ausgang V_OUT verbunden. Beim Übergang von einem logischen niedrigen Po­ tentialniveau zu einem logischen hohen Potentialniveau am Ausgang V_OUT schaltet der Schienenabgleichtransistor NMOS6 den Pulldown-Ausgangstransistor NMOS1 vollständig ab. In ähnlicher Weise schaltet beim Übergang von einem hohen Po­ tentialniveau zu einem niedrigen Potentialniveau am Ausgang V_OUT der Schienenabgleichtransistor PP2 den Pullup-Aus­ gangstransistor PMOS1 vollständig ab. Wie man in Fig. 2 sieht, können daher die Schottky-Dioden SD1 und SD2, die das Abschalten erleichtern, weggelassen werden. Der PMOS-Schie­ nenabgleichtransistor PP2 kann ebenfalls in einer Ausgangs- N-Wanne zusammen mit PW1, PMOS1 und PP1 hergestellt werden.

Eine weitere Abwandlung ist in dem Teilabschnitt der Aus­ gangspufferschaltung 40 zu sehen, der in Fig. 3 dargestellt ist. Bei der Ausgangspufferschaltung 40 wird ein PMOS-Schie­ nenabgleichtransistor PP2 nicht verwendet und die das Ab­ schalten erleichternden Schottky-Dioden SD1 und SD2 sind in die Pufferschaltung wieder eingefügt. Zusätzlich wird der N- Kanal-Schienenabgleichtransistor NMOS6 beibehalten, jedoch in der in Fig. 3 gezeigten Position zwischen der Schottky- Diode SD1 und der Massenpotential-Spannungsschiene GND. Der Steuergateknoten des Entladetransistors NMOS6 ist in ähnli­ cher Weise mit dem Ausgang V_OUT verbunden. In dieser Position entlädt der N-Kanal-Schienenabgleichtransistor NMOS6 das Gate des primären Pulldown-Ausgangstransistors NMOS1, wenn der Ausgang V_OUT oberhalb der Schwelle V_TH eines PN-Übergangs liegt. Der Entladetransistor NMOS6 verbessert die Betriebs­ eigenschaften der Ausgangspufferschaltung 40, wenn vorüber­ gehende Wechselstromvorgänge am Ausgang V_OUT auftreten und die Hochpotentialniveau-Spannungsschiene VCC während des Herunterschaltens schwebt.

Im heruntergeschalteten Zustand der Ausgangspufferschaltung können, während die Hochpotential-Spannungsschiene VCC schwebt, vorübergehende Wechselstromvorgänge auf dem gemein­ samen externen Bus immer noch das Aufbauen von Ladung auf der internen Spannungsschiene VCC über eine Wechselstroman­ kopplung des Ausgangs V_OUT an die Spannungsschiene VCC und innere Knoten der heruntergeschalteten Pufferschaltung durch parasitäre Kapazitäten hervorrufen. Zum Beispiel erzeugt die parasitäre Kapazität zwischen Drain und Source des Pullup- Ausgangstransistors PMOS1 eine unerwünschte Wechselstromkop­ plung zwischen dem Ausgang V_OUT und der Spannungsschiene VCC. Um dieses Problem für heruntergeschaltete Ausgangspuffer­ schaltungen zu lösen, sieht die Erfindung eine neue Verzöge­ rungsentladeschaltung DDC wie in der Ausgangspufferschaltung 50 der Fig. 4 gezeigt vor. Die Ausgangspufferschaltung 50 ist ähnlich zu den Ausgangspufferschaltungen 20 und 40 und gleiche Bestandteile oder Bestandteile, welche ähnliche Funktionen erfüllen, sind mit denselben Bezugszeichen ver­ sehen. Wegen des Hinzufügens der Verzögerungsentladeschal­ tung DDC entspricht die Ausgangspufferschaltung 50 der Fig. 4 nur den Anforderungen beim Herunterschalten und ist nicht für Systeme mit einer gemischten Leistungsversorgung anwend­ bar, wie Systeme, in denen mehrere Ausgangspufferschaltungen nach dem 3,3V-Standard und dem 5V-Standard gemischt sind.

Wie in Fig. 4 gezeigt ist, enthält die Verzögerungsentlade­ schaltung DDC Bestandteile, die zwischen dem Ausgang V_OUT und der Niederpotential-Spannungsschiene GND und zwischen der Hochpotential-Spannungsschiene VCC und der Niederpotential- Spannungsschiene GND geschaltet sind. Eine RC-Verzögerungs­ schaltung mit einem Zwischenknoten nrc ist zwischen der Hochpotential-Spannungsschiene VCC und der Niederpotential- Spannungsschiene GND geschaltet. Die RC-Verzögerungsschal­ tung wird durch einen Widerstand R1, der mit der Hochpoten­ tial-Spannungsschiene VCC verbunden ist, und einen Konden­ sator C1 gebildet, der mit der Niederpotential-Spannungs­ schiene GND verbunden ist. Der Widerstand R1 und der Konden­ sator C1 sind miteinander an dem Zwischenknoten nrc verbun­ den. Die Werte des Widerstands und der Kapazität sind so gewählt, daß das Abschalten der Treiberstufe PMOS2, NMOS7 beim Auftreten eines Signals mit einem hohen Potentialniveau auf dem externen Bus und an dem Ausgang V_OUT während des her­ untergeschalteten Zustands der Pufferschaltung 50 verzögert wird.

Die Treiberstufe PMOS2, NMOS7 ist eine Inverterstufe mit einem PMOS-Transistor PMOS2, dessen Primärstromweg zwischen dem Ausgang V_OUT und einem Ausgangsknoten no geschaltet ist und einem NMOS-Transistor NMOS7, dessen Primärstromweg zwi­ schen dem Ausgangsknoten no und der Niederpotential-Span­ nungsschiene GND geschaltet ist. Der Eingangs-Steuerknoten für die Treiberstufe PMOS2, NMOS7 ist mit dem Zwischenknoten nrc der RC-Verzögerungsschaltung verbunden. Die Treiber­ stufe ist so konstruiert, daß sie Strom an den Ausgangs­ knoten no mit der Verzögerung, die durch die RC-Verzöge­ rungsschaltung erzeugt wird, in Antwort auf ein vorüberge­ hendes Signal auf einem hohen Potentialniveau auf dem exter­ nen Bus und an dem Ausgang V_OUT während des heruntergeschal­ teten Zustands der Pufferschaltung abgibt, wenn die Hoch­ potential-Spannungsschiene VCC schwebt.

Ein Entladetransistor für die Spannungsschiene VCC, NMOS8, ist mit seinem Primärstromweg zwischen der Hochpotential- Spannungsschiene VCC und der Niederpotential-Spannungs­ schiene GND geschaltet. Der Steuerknoten des VCC-Entlade­ transistors NMOS8 ist mit dem Ausgangsknoten no der DDC- Treiberstufe verbunden, um transienten Strom von der schwe­ benden Hochpotential-Spannungsschiene VCC beim Auftreten von transienten Signalen auf einem hohen Potentialniveau auf dem externen Bus und an dem Ausgang V_OUT zu entladen.

Die Verzögerungsentladeschaltung DDC kann ebenfalls den Pulldown- oder Entlade-NMOS-Schienenabgleichtransistor NMOS6 enthalten. Der Entladetransistor NMOS6 ist mit seinem Pri­ märstromweg über die Schottky-Diode SD1 zwischen dem Steuer­ knoten des Pulldown-Ausgangstransistors NMOS1 und der Nie­ derpotential-Spannungsschiene GND geschaltet. Der Steuer­ gateknoten von NMOS6 ist mit dem Ausgangsknoten 110 der In­ verterstufe der Verzögerungsentladeschaltung, PMOS2, NMOS7, verbunden, um transiente Ladung von dem Steuerknoten des Pulldown-Ausgangstransistors NMOS1 in Phase mit dem Entlade­ transistor NMOS8 für die Spannungsschiene VCC während des heruntergeschalteten Zustands der Pufferschaltung 50 zu entladen.

In der bevorzugten beispielhaften Ausführungsform ist der PMOS-Pullup-Transistor PMOS2 der Treiberstufe der Verzöge­ rungsentladeschaltung in derselben N-Wanne wie der Pullup- Ausgangstransistor PMOS1 ausgebildet. Alle P-Kanal-Tran­ sistoren, welche mit der Ausgangsseite der Ausgangspuf­ ferschaltungen zusammenhängen, sind also in derselben N- Wanne hergestellt, welche ihrerseits durch den N-Wannen- Schalttransistor PW1 getrieben wird.

Beispielhafte Strukturen von integrierten Schaltungen 60, 70, welche die Herstellung der entsprechenden PMOS- oder P-Kanal-Transistoren auf der Ausgangsseite der Ausgangspuf­ ferschaltungen zeigen, sind in den Fig. 5 und 6 darge­ stellt. In den Fig. 5 und 6 sind die P+ -Source- und -Drainbereiche der entsprechenden Ausgangs-PMOS-Transistoren mit den Bezugszeichen S und D bezeichnet. Die entsprechenden Steuergate-Abschnitte, welche die P+ -Sourcebereiche S und Drainbereiche D für die jeweiligen Transistoren koppeln, sind mit G bezeichnet, während die Isolation zwischen den Transistoren als Feldoxid (FOX) dargestellt ist. Alle Aus­ gangs-P-Kanal-Transistoren sind in einem gemeinsamen N-Halb­ leitermaterial NWELL ausgebildet, welches seinerseits in einem P-Halbleitermaterialsubstrat PSUB ausgebildet ist.

Eine typische Konstruktion 60 für die P-Kanal-Ausgangstran­ sistoren für die Ausgangspufferschaltung 20 der Fig. 1 ist in Fig. 5 gezeigt. Der N-Wannen-Schalttransistor PW1 kop­ pelt die N-Wanne oder das untere Gate an die Hochpotential- Spannungsschiene VCC. Eine typische Fabrikation 70 der P-Kanal-Ausgangstransistoren für die Ausgangspufferschaltung 30 der Fig. 2 ist in Fig. 6 dargestellt. Bei diesem Bei­ spiel sind die aus einem P+ -Halbleitermaterial bestehenden Source- und Drainbereiche, welche als Source- und Drainbe­ reiche für mehr als einen Transistor dienen, mit S/S und D/D bezeichnet. Zusätzlich ist der P-Kanal- Schienenabgleichtransistor PP2 in der aus N-Halbleiter­ material bestehenden Wanne NWELL enthalten.

Während die Erfindung mit Bezug auf bestimmte beispielhafte Ausführungsformen beschrieben wurde, ist es beabsichtigt, alle Abwandlungen im Rahmen der Ansprüche sowie deren Äqui­ valente abzudecken.

Claims (27)

1. Pufferschaltung mit einem Ausgang (V_OUT) zum Abgeben von Aus­ gangssignalen auf hohen und niedrigen Potentialniveaus, ein­ ander entgegengesetzten Spannungsschienen mit hohem Potential (VCC) und niedrigem Potential (GND) und einem ersten Aus­ gangstransistor (PMOS1), welcher einen Primärstromweg be­ sitzt, der zwischen dem Ausgang (V_OUT) und einer ersten Span­ nungsschiene (VCC) geschaltet ist, wobei dieser erste Ausgangstransistor (PMOS1) einen Steuer­ knoten besitzt, der in der Pufferschaltung zum Steuern des Leitungszustandes des Primärstromwegs dieses ersten Ausgangs­ transistors verschaltet ist und wobei dieser erste Ausgangs­ transistor (PMOS1) in einer Wanne (NWELL) aus einem Halblei­ termaterial mit einer ersten Ladungsträgerart ausgebildet ist, welche in einem Substrat (PSUB) aus einem Halbleiterma­ terial mit einer zweiten Ladungsträgerart ausgebildet ist, und die Wanne mit der ersten Spannungsschiene (VCC) verbunden ist und das Substrat (PSUB) mit der entgegengesetzten Span­ nungsschiene (GND) verbunden ist, welche weiterhin umfaßt:
einen Wannenisolations-Schalttransistor (PW1) mit einem Primärstromweg, der zwischen der Wanne (NWELL) des Ausgangs­ transistors (PMOS1) und der ersten Spannungsschiene (VCC) geschaltet ist, wobei der Wannenisolations-Schalttransistor (PW1) einen Steuerknoten, welcher mit dem Steuerknoten des ersten Ausgangstransistors (PMOS1) verbunden ist, zum Steuern des Leitungszustands des Wannenisolations-Schalttransistors (PW1) im wesentlichen in Phase mit dem ersten Ausgangstransi­ stor (PMOS1) besitzt, so daß die Wanne (NWELL) des Ausgangs­ transistors (PMOS1) von der ersten Spannungsschiene (VCC) isoliert wird, wenn der Ausgangstransistor (PMOS1) nicht lei­ tet.

2. Pufferschaltung nach Anspruch 1, gekennzeichnet durch: Pullup- und Pulldown-Ausgangstransistoren (PMOS1, NMOS1), welche mit dem Ausgang (V_OUT) verbunden sind und deren Steuer­ knoten in der Pufferschaltung verschaltet sind,
einen Eingang (V_IN) zum Empfangen von Eingangs-Datensignalen, eine vorgeschaltete Treiberschaltung (PMOS5, NMOS4, PMOS6, NMOS3, I1, PMOS9, NMOS5), welche zwischen dem Eingang (V_IN) und den Steuerknoten der Ausgangstransistoren zum Treiben der Pullup- und Pulldown-Ausgangstransistoren (PMOS1, NMOS1) ge­ schaltet ist,
einen Steuerknoten-Isolationstransistor (N1), welcher zwischen dem Steuerknoten des ersten Ausgangstransistors (PMOS1) und der vorgeschalteten Treiberschaltung der Puffer­ schaltung geschaltet ist, wobei der Steuerknoten-Isolations­ transistor (N1) an einem Steuerknoten mit der ersten Span­ nungsschiene (VCC) verbunden ist, um während des Herunter­ schaltens der ersten Spannungsschiene (VCC) oder während des Auftretens von inkompatiblen Spannungsniveaus der Leistungs­ versorgung den Steuerknoten-Isolationstransistor (N1) abzu­ schalten und die Steuerknoten der Ausgangstransistoren zu isolieren.

3. Pufferschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der erste Ausgangstransistor der Pullup-Ausgangstransistor (PMOS1) ist, der Steuerknoten-Isolationstransistor ein N-Ka­ nal-Transistor (N1) ist und der Steuergateknoten des N-Kanal- Steuerknoten-Isolationstransistors (N1) mit der Hochpotenti­ al-Spannungsschiene (VCC) verbunden ist.

4. Pufferschaltung nach einem der Ansprüche 1 bis 3, gekenn­ zeichnet durch einen Rückkopplungs-Abschalttransistor (PP1) mit einem Primärstromweg, welcher zwischen dem Ausgang (V_OUT) und dem Steuerknoten des ersten Ausgangstransistors (PMOS1) geschaltet ist, wobei ein Steuerknoten des Rückkopplungs-Ab­ schalttransistors (PP1) mit der ersten Spannungsschiene (VCC) verbunden ist, um den ersten Ausgangstransistor (PMOS1) in Antwort auf ein Signal mit einem höheren Potentialniveau am Ausgang (V_OUT) abzuschalten.

5. Pufferschaltung nach einem der Ansprüche 1 bis 4, gekenn­ zeichnet durch einen Schienenabgleichtransistor (PP2) für den Normalbetrieb der Pufferschaltung, welcher einen Primärstromweg aufweist, der zwischen dem Steuerknoten des Pullup-Ausgangstransistors (PMOS1) und der ersten Spannungsschiene (VCC) geschaltet ist, wobei der Schienenabgleichtransistor (PP2) einen Steuerknoten besitzt, der mit dem Ausgang (V_OUT) verbunden ist, um das Her­ aufsetzen des Steuerknotens des ersten Ausgangstransistors (PMOS1) auf das Potentialniveau der ersten Spannungsschiene (VCC) während des Auftretens eines Signals mit niedrigem Po­ tentialniveau am Ausgang (V_OUT) zu veranlassen.

6. Pufferschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der erste Ausgangstransistor (PMOS1) und der Wannenisolations-Schalttransistor (PW1) in derselben Wan­ ne (NWELL) ausgebildet sind.

7. Pufferschaltung nach Anspruch 6, dadurch gekennzeichnet, daß der erste Ausgangstransistor (PMOS1), der Wannenisolations- Schalttransistor (PW1) und der Rückkopplungs-Abschalttransi­ stor (PP1) in derselben Wanne (NWELL) ausgebildet sind.

8. Pufferschaltung nach Anspruch 7, dadurch gekennzeichnet, daß der erste Ausgangstransistor (PMOS1), der Wannenisolations- Schalttransistor (PW1), der Rückkopplungs-Abschalttransistor (PP1) und der Schienenabgleichtransistor (PP2) in derselben Wanne (NWELL) ausgebildet sind.

9. Pufferschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der erste Ausgangstransistor ein PMOS- Pullup-Ausgangstransistor (PMOS1) ist, der in einer Wanne (NWELL) aus einem Halbleitermaterial mit N-Ladungsträgern ausgebildet ist, die in einem Substrat (PSUB) eines Halblei­ termaterials mit P-Ladungsträgern ausgebildet ist, wobei die Wanne mit der Hochpotential-Spannungsschiene (VCC) verbunden ist und das Substrat (PSUB) mit der Niederpotential-Span­ nungsschiene (GND) verbunden ist, und daß der Wannenisola­ tions-Schalttransistor (PW1) ein P-Kanal-PMOS-Transistor ist, der in derselben Wanne (NWELL) wie der Pullup-Ausgangstransi­ stor (PMOS1) ausgebildet ist und einen Wannenisolations­ schalter zwischen der Wanne (NWELL) und der Hochpotential- Spannungsschiene (VCC) bildet, wobei der P-Kanal-Wannenisola­ tions-Schalttransistor (PW1) in Phase mit dem PMOS-Pullup- Ausgangstransistor (PMOS1) arbeitet.

10. Pufferschaltung nach einem der Ansprüche 2 bis 9, welche meh­ rere Pufferschaltungen umfaßt, die jeweils wie in Anspruch 2 angegeben ausgebildet sind und in getrennten Wannen aus einem Halbleitermaterial mit N-Ladungsträgern ausgebildet sind, wobei mindestens zwei dieser Wannen mit verschiedenen Lei­ stungsversorgungen (VCCA, VCCB) verbunden sind, die verschie­ dene Potentialniveaus der Leistungsversorgung liefern.

11. Pufferschaltung mit einem Ausgang (V_OUT) zum Abgeben von Aus­ gangssignalen auf hohen und niedrigen Potentialniveaus und einem P-Kanal-Pullup-Ausgangstransistor (PMOS1), welcher ei­ nen Primärstromweg aufweist, der zwischen dem Ausgang (V_OUT) und einer Hochpotential-Spannungsschiene (VCC) geschaltet ist, wobei der Pullup-Ausgangstransistor (PMOS1) einen Steu­ ergateknoten besitzt, der in der Pufferschaltung verschaltet ist, um den Leitungszustand des Primärstromwegs des Pullup- Ausgangstransistors zu steuern und der Pullup-Ausgangstransi­ stor (PMOS1) in einer Wanne (NWELL) aus einem Halbleitermate­ rial mit N-Ladungsträgern ausgebildet ist, die in-einem Sub­ strat (PSUB) aus einem Halbleitermaterial mit P-Ladungsträ­ gern ausgebildet ist und die Wanne mit der Hochpotential- Spannungsschiene (VCC) verbunden ist und das Substrat (PSUB) mit einer Niederpotential-Spannungsschiene (GND) verbunden ist, welche weiterhin umfaßt einen P-Kanal-N-Wannenisolations-Schalttransistor (PW1), wel­ cher einen Primärstromweg aufweist, der zwischen der Wanne (NWELL) des Pullup-Ausgangstransistors (PMOS1) und der Hoch­ potential-Spannungsschiene (VCC) geschaltet ist, wobei der N- Wannenisolations-Schalttransistor (PW1) einen Steuergatekno­ ten besitzt, der in der Pufferschaltung mit dem Steuergate­ knoten des Pullup-Ausgangstransistors (PMOS1) verbunden ist, um den Leitungszustand des N-Wannenisolations-Schalttransi­ stors (PW1) im wesentlichen in Phase mit dem Pullup-Ausgangs­ transistor (PMOS1) zu steuern, so daß die Wanne (NWELL) des Pullup-Ausgangstransistors (PMOS1) von der Hochpotential- Spannungsschiene (VCC) isoliert wird, wenn der Pullup-Aus­ gangstransistor (PMOS1) nicht leitet.

12. Pufferschaltung nach Anspruch 11, gekennzeichnet durch Pullup- und Pulldown-Ausgangstransistoren (PMOS1, NMOS1), welche mit dem Ausgang (V_OUT) verbunden sind und deren Steuer­ gateknoten in der Pufferschaltung verschaltet sind,
einem Eingang (V_IN) zum Empfangen von Eingangs-Datensignalen, eine vorgeschaltete Treiberschaltung (PMOS5, NMOS4, PMOS6, NMOS3, I1, PMOS9, NMOS5), die zwischen dem Eingang (V_IN) und den Steuergateknoten der Ausgangstransistoren zum Treiben der Pullup- und Pulldown-Ausgangstransistoren (PMOS1, NMOS1) ge­ schaltet ist,
einen N-Kanal-Steuerknoten-Isolationstransistor (N1), welcher einen Primärstromweg besitzt, der zwischen dem Steuergatekno­ ten des Pullup-Ausgangstransistors (PMOS1) und der vorge­ schalteten Treiberschaltung der Pufferschaltung geschaltet ist, wobei der Steuerknoten-Isolationstransistor (N1) durch einen Steuergateknoten mit der Hochpotential-Spannungsschiene (VCC) verbunden ist, um während des Herunterschaltens der ersten Spannungsschiene (VCC) oder während des Auftretens von inkompatiblen Spannungsniveaus der Leistungsversorgung den Steuerknoten-Isolationstransistor (N1) abzuschalten und die Steuergateknoten der Ausgangstransistoren (PMOS1, NMOS1) von­ einander zu isolieren.

13. Pufferschaltung nach Anspruch 11 oder 12, gekennzeichnet durch einen P-Kanal-Rückkopplungs-Abschalttransistor (PP1), welcher einen Primärstromweg besitzt, der zwischen dem Ausgang (V_OUT) und dem Steuergateknoten des Pullup-Ausgangstransistors (PMOS1) geschaltet ist, wobei der Rückkopplungs-Abschalttran­ sistor (PP1) einen Steuergateknoten besitzt, der mit der Hochpotential-Spannungsschiene (VCC) zum Abschalten des Pullup-Ausgangstransistors (PMOS1) in Antwort auf Signale auf einem hohen Potentialniveau am Ausgang (V_OUT) während des her­ untergeschalteten Zustands der Pufferschaltung verbunden ist.

14. Pufferschaltung nach einem der Ansprüche 11 bis 13, gekenn­ zeichnet durch einen P-Kanal-Schienenabgleichtransistor (PP2) für einen Nor­ malbetrieb der Pufferschaltung, welcher einen Primärstromweg aufweist, der zwischen dem Steuergateknoten des Pullup-Aus­ gangstransistors (PMOS1) und der Hochpotential-Spannungs­ schiene (VCC) geschaltet ist, wobei ein Steuergateknoten des Schienenabgleichtransistors (PP2) mit dem Ausgang (V_OUT) ver­ bunden ist, um den Steuergateknoten des Pullup-Ausgangstran­ sistors (PMOS1) auf das Potentialniveau der Hochpotential- Spannungsschiene (VCC) in Antwort auf ein Signal auf einem niedrigen Potentialniveau am Ausgang (V_OUT) heraufzusetzen.

15. Pufferschaltung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß der P-Kanal-Pullup-Ausgangstransistor (PMOS1) und der P-Kanal-Isolations-Schalttransistor (PW1) in derselben Wanne (NWELL) aus einem Halbleitermaterial mit N- Ladungsträgern ausgebildet sind.

16. Pufferschaltung nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß der P-Kanal-Pullup-Ausgangstransistor (PMOS1), der P-Kanal-N-Wannenisolations-Schalttransistor (PW1) und der P-Kanal-Rückkopplungs-Abschalttransistor (PP1) in derselben Wanne (NWELL) aus einem Halbleitermaterial mit N-Ladungsträgern ausgebildet ist.

17. Pufferschaltung (30) nach einem der Ansprüche 14 bis 16, da­ durch gekennzeichnet, daß der P-Kanal-Pullup-Ausgangstransi­ stor (PMOS1), der P-Kanal-N-Wannenisolations-Schalttransistor (PW1), der P-Kanal-Rückkopplungs-Abschalttransistor (PP1) und der P-Kanal-Schienenabgleichtransistor (PP2) in derselben Wanne (NWELL) aus einem Halbleitermaterial mit N-Ladungsträ­ gern ausgebildet ist.

18. Pufferschaltung nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, daß der Pulldown-Ausgangstransistor (NMOS1) ein N-Kanal-Ausgangstransistor ist und daß die Pufferschal­ tung einen N-Kanal-Schienenabgleichtransistor (NMOS6) umfaßt, der einen Primärstromweg, der zwischen dem Steuergateknoten des N-Kanal-Pulldown-Ausgangstransistors (NMOS1) und der Nie­ derpotential-Spannungsschiene (GND) geschaltet ist, und einen Steuergateknoten besitzt, der mit dem Ausgang (V_OUT) verbunden ist, um den Steuergateknoten des Pulldown-Ausgangstransistors (NMOS1) auf das Potentialniveau der Niederpotential-Span­ nungsschiene (GND) in Antwort auf ein Signal mit hohem Poten­ tial am Ausgang (V_OUT) herabzusetzen.

19. Pufferschaltung nach einem der Ansprüche 11 bis 18, dadurch gekennzeichnet, daß der Ausgang (V_OUT) mit einem Bus zum Abge­ ben von Ausgangssignalen auf logischen hohen und niederen Potentialniveaus verbunden ist und ein Pulldown-Ausgangstran­ sistor (NMOS1) zwischen dem Ausgang (V_OUT) und einer Nieder­ potential-Spannungsschiene (GND) geschaltet ist und die Schaltung eine Einrichtung zum Abführen von transienter La­ dung von der Hochpotential-Spannungsschiene (VCC) zu der Nie­ derpotential-Spannungsschiene (GND) während des herunterge­ schalteten Zustands der Pufferschaltung aufweist, welche um­ faßt:
eine Verzögerungsentladeschaltung (DDC), welche zwischen dem Ausgang (V_OUT) und der Niederpotential-Spannungsschiene (GND) und zwischen der Hochpotential-Spannungsschiene (VCC) und der Niederpotential-Spannungsschiene (GND) geschaltet ist, wobei die Verzögerungsentladeschaltung eine RC-Verzögerungs­ schaltung mit einem Zwischenknoten (nrc) umfaßt, die zwischen der Hochpotential-Spannungsschiene (VCC) und der Niederpoten­ tial-Spannungsschiene (GND) geschaltet ist, und die Verzögerungsentladeschaltung eine Treiberstufe (PMOS2, NMOS7) umfaßt, die Primärstromwege, die zwischen dem Ausgang (V_OUT) und einem Ausgangsknoten (no) und zwischen dem Ausgangsknoten (no) und der Niederpotential-Spannungsschiene (GND) geschaltet sind, und einen Eingangs-Steuerknoten auf­ weist, der mit dem Zwischenknoten (nrc) der RC-Verzögerungs­ schaltung verbunden ist, wobei die Treiberstufe so gebaut ist, daß sie Strom zu dem Ausgangsknoten (no) in Antwort auf ein transientes Signal auf einem hohen Potentialniveau am Bus und am Ausgang (V_OUT) während des heruntergeschalteten Zu­ stands der Pufferschaltung abgibt,
und einen VCC-Entladetransistor (NMOS8), der einen Primär­ stromweg, der zwischen der Hochpotential-Spannungsschiene (VCC) und der Niederpotential-Spannungsschiene (GND) geschal­ tet ist, und einen Steuerknoten besitzt, der mit dem Aus­ gangsknoten (no) der Treiberstufe (PMOS2, NMOS7) verbunden ist, um transiente Ladung von der Hochpotential-Spannungs­ schiene (VCC) beim Auftreten von Signalen mit hohem Potenti­ alniveau am Bus und am Ausgang (V_OUT) während des herunterge­ schalteten Zustands der Pufferschaltung abzuführen.

20. Pufferschaltung nach Anspruch 19, dadurch gekennzeichnet, daß die Treiberstufe (PMOS2, NMOS7) eine Inverterstufe umfaßt, die einen PMOS-Pullup-Transistor (PMOS2) aufweist, der in derselben Wanne (NWELL) wie der Pullup-Ausgangstransistor (PMOS1) ausgebildet ist.

21. Pufferschaltung nach Anspruch 19 oder 20, gekennzeichnet durch einen Pulldown-NMOS-Schienenabgleichtransistor (NMOS6), der einen Primärstromweg besitzt, der zwischen dem Steuerkno­ ten des Pulldown-Ausgangstransistors (NMOS1) und der Nieder­ potential-Spannungsschiene (GND) geschaltet ist, wobei ein Steuergateknoten des NMOS-Schienenabgleichtransistors (NMOS6) mit dem Ausgangsknoten (no) der Inverterstufe der Verzöge­ rungsentladeschaltung (PMOS2, NMOS7) verbunden ist, um tran­ siente Ladung von dem Steuerknoten des Pulldown-Ausgangstran­ sistors (NMOS1) in Phase mit dem VCC-Entladetransistor (NMOS8) während des heruntergeschalteten Zustands der Puffer­ schaltung (50) abzuführen.

22. Pufferschaltung nach einem der Ansprüche 13 bis 21, dadurch gekennzeichnet, daß sie mehrere Pufferschaltungen umfaßt, die jeweils wie in Anspruch 13 angegeben aufgebaut sind und in verschiedenen Wannen aus einem Halbleitermaterial mit N-La­ dungsträgern ausgebildet sind, wobei mindestens zwei dieser Wannen mit verschiedenen Leistungsversorgungen (VCCA, VCCB) verbunden sind, welche verschiedene Leistungsversorgungs-Po­ tentialniveaus liefern.

23. Pufferschaltung mit einem Ausgang (V_OUT), der mit einem Bus verbunden ist, um Ausgangssignale auf logischen hohen und niedrigen Potentialniveaus abzugeben, einem Pullup-Ausgangs­ transistor (PMOS1), der einen Primärstromweg besitzt, der zwischen einer Hochpotential-Spannungsschiene (VCC) und dem Ausgang (V_OUT) geschaltet ist, einem Pulldown-Ausgangs­ transistor (NMOS1), welcher zwischen dem Ausgang (V_OUT) und einer Niederpotential-Spannungsschiene (GND) geschaltet ist, und einer Einrichtung zum Abführen von transienter Ladung von der Hochpotential-Spannungsschiene (VCC) zu der Niederpoten­ tial-Spannungsschiene (GND) während des heruntergeschalteten Zustands der Pufferschaltung, welche umfaßt:
eine Verzögerungsentladeschaltung (DDC), welche zwischen dem Ausgang (V_OUT) und der Niederpotential-Spannungsschiene (GND) und zwischen der Hochpotential-Spannungsschiene (VCC) und der Niederpotential-Spannungsschiene (GND) geschaltet ist, wobei diese Verzögerungsentladeschaltung eine RC-Verzöge­ rungsschaltung mit einem Zwischenknoten (nrc) umfaßt, die zwischen der Hochpotential-Spannungsschiene (VCC) und der Niederpotential-Spannungsschiene (GND) geschaltet ist, und die Verzögerungsentladeschaltung eine Treiberstufe (PMOS2, NMOS7) aufweist, die Primärstromwege, die zwischen dem Ausgang (V_OUT) und einem Ausgangsknoten (no) und zwischen dem Ausgangsknoten (no) und der Niederpotential-Spannungs­ schiene (GND) geschaltet sind, und einen Eingangssteuerknoten besitzt, welcher mit dem Zwischenknoten (nrc) der RC-Verzöge­ rungsschaltung verbunden ist, wobei der Treiberabschnitt so gebaut ist, daß er Strom zu dem Ausgangsknoten (no) in Ant­ wort auf ein transientes Signal auf einem hohen Potentialni­ veau auf dem Bus und am Ausgang (V_OUT) während des herunterge­ schalteten Zustands der Pufferschaltung abgibt,
und einen VCC-Entladetransistor (NMOS8), der einen Primär­ stromweg, der zwischen der Hochpotential-Spannungsschiene (VCC) und der Niederpotential-Spannungsschiene (GND) geschal­ tet ist, und einen Steuerknoten aufweist, der mit dem Aus­ gangsknoten (no) der Treiberstufe der Entladeverzögerungs­ schaltung (PMOS2, NMOS7) verbunden ist, um transiente Ladung von der Hochpotential-Spannungsschiene (VCC) beim Auftreten von Signalen auf einem hohen Potentialniveau auf dem Bus und am Ausgang (V_OUT) während des heruntergeschalteten Zustands der Pufferschaltung abzuführen.

24. Pufferschaltung nach Anspruch 23, dadurch gekennzeichnet, daß der Pullup-Ausgangstransistor (PMOS1) ein PMOS-Transistor ist, der in einer Wanne (NWELL) aus einem Halbleitermaterial mit N-Ladungsträgern ausgebildet ist, die ihrerseits in einem Substrat (PSUB) aus einem Halbleitermaterial mit P-Ladungs­ trägern ausgebildet ist, wobei die Wanne (NWELL) mit der Hochpotential-Spannungsschiene (VCC) und das Substrat (PSUB) mit der Niederpotential-Spannungsschiene (GND) verbunden ist.

25. Pufferschaltung nach Anspruch 23 oder 24, dadurch gekenn­ zeichnet, daß die Treiberstufe (PMOS2, NMOS7) einen PMOS- Pullup-Transistor (PMOS2) umfaßt, der in derselben Wanne (NWELL) wie der Pullup-Ausgangstransistor (PMOS1) ausgebildet ist.

26. Pufferschaltung nach einem der Ansprüche 23 bis 25, dadurch gekennzeichnet, daß der VCC-Entladetransistor einen NMOS- Transistor (NMOS8) umfaßt und daß die Pufferschaltung einen NMOS-Pulldown-Schienenabgleichtransistor (NMOS6) umfaßt, der einen Primärstromweg aufweist, der zwischen dem Steuerknoten des Pulldown-Ausgangstransistors (NMOS1) und der Niederpoten­ tial-Spannungsschiene (GND) geschaltet ist, und der weiterhin einen Steuergateknoten aufweist, der mit dem Ausgangsknoten (no) der Inverterstufe der Verzögerungsentladeschaltung (PMOS2, NMOS7) verbunden ist, um transiente Ladung von dem Steuerknoten des Pulldown-Ausgangstransistors (NMOS1) in Pha­ se mit dem VCC-Entladetransistor (NMOS8) während des herun­ tergeschalteten Zustands der Pufferschaltung (50) abzuführen.

27. Pufferschaltung nach einem der Ansprüche 23 bis 26, dadurch gekennzeichnet, daß die RC-Verzögerungsschaltung einen Wider­ stand (R1), der mit der Hochpotential-Spannungsschiene (VCC) verbunden ist, einen Kondensator (C1), welcher mit der Nie­ derpotential-Spannungsschiene (GND) verbunden ist, und einen Zwischenknoten (nrc) zwischen dem Widerstand (R1) und dem Kondensator (C1) umfaßt, wobei die Werte des Widerstands und der Kapazität so gewählt sind, daß das Abschalten der Trei­ berstufe (PMOS2, NMOS7) beim Auftreten eines Signals mit ei­ nem hohen Potential auf dem Bus und am Ausgang (V_OUT) während des heruntergeschalteten Zustands der Pufferschaltung ver­ zögert wird.