DE4411442A1

DE4411442A1 - Nichtflüchtiger Halbleiterspeicher mit einer Zellstruktur, der für einen Hochgeschwindigkeitsbetrieb und eine niedrige Energieversorgungsspannung geeignet ist

Info

Publication number: DE4411442A1
Application number: DE4411442A
Authority: DE
Inventors: Hyong-Gon Lee; Sang-Ki Hwang; Cheol-Ung Jang; Young-Wi Ko; Sung-Hee Cho
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1993-03-31
Filing date: 1994-03-31
Publication date: 1994-10-06
Anticipated expiration: 2014-04-01
Also published as: KR940022843A; US5528537A; JPH06325581A; DE4411442C2; CN1037722C; CN1098221A; KR960006748B1; US5635747A

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft nichtflüchtige Halbleiterspeicher mit einer NAND-Logik Zellenstruktur und insbesondere hochintegrierte, nicht flüchtige Halbleiterspeicher mit einer Zellenstruktureinheit, die für einen Hochgeschwindigkeitsbetrieb und eine niedrige Versorgungsspannung geeignet sind.

Ein nichtflüchtiger Halbleiterspeicher, wie beispielsweise ein EEPROM (Electrically Erasable and Programmable Read Only Memory - elektrisch löschbarer und programmierbarer Lesespeicher) oder ein MROM (Mask Read Only Memory - Maskenlesespeicher) besitzt eine NAND-Logik-Speicherzellen struktur, um den Energieverbrauch zu verringern und eine hohe Integration zu verbessern. Eine NAND-Zelleneinheit bildet einen Speicherstrang, und es sind eine Mehrzahl von NAND-Zelleneinheiten in einer Matrixform in der Zeilen- und Spaltenrichtung eines Chips vorhanden. Mit der hohen Inte gration einer Speichereinrichtung wird das Intervall zwischen Speicher strängen enger, die daher ein Hindernis bei den Designregeln darstellen. Weiterhin wird der Abstand zwischen Bit-Verbindungen der entsprechenden Stränge (Strings) klein und die Verbindungsbreite der Bit-Verbindung wird außerordentlich eng. Die Phänomene sind dafür verantwortlich, die An schlußkapazität zwischen Bit-Leitungen hervorzurufen, und erhöhen den Bit-Leitungswiderstand mit dem Ergebnis, daß sich die Effizienz der Sig nalübertragung durch die Bit-Leitung verschlechtert. Deshalb ist es schwierig, Produkte herzustellen, die einen Hochgeschwindigkeitsbetrieb und eine verbesserte Betriebscharakteristik unter einer niedrigen Ener gieversorgungsspannung in einer noch hochintegrierten, nichtflüchtigen Halbleiterspeichervorrichtung besitzen.

Fig. 5 stellt eine Speicherzelle einer typischen NAND-Logik-Struktur dar. Zwei Speicherstränge sind mit einer Bit-Leitung BL verbunden und jeder Speicherstrang besteht aus zwei Strangauswahltransistoren, die durch Strangauswahlsignale SSL1, SSL2 gesteuert werden, und aus Speicher transistoren, die durch Wortleitungen WL1-WLn gesteuert werden. Zwei Strangauswahltransistoren, die mit einem Bit-Leitungskontaktbereich 10 in jedem Speicherstrang verbunden sind, bestehen aus einem Anreicherungs typ-Transistor 2 und einem Verarmungstyp-Transistor 12, um so einen Spei cherstrang in Abhängigkeit der Strangauswahlsignale SSL1, SSL2 auszu wählen. Die Speichertransistoren sind sämtlich aus Anreicherungs typ-Transistoren hergestellt. Während des Lesens von Daten wird, wenn ein Speichertransistor 6 eines ersten Strangs ausgewählt wird, ein Lesedaten satz zu der Bit-Leitung BL zugeführt. Eine Versorgungsspannung VCC und eine Grund- bzw. Massespannung OV werden jeweils zu einem ersten und ei nem zweiten Strang-Auswahlsignal SSL1 und SSL2 zugeführt. Die Masse spannung OV wird zu einer Wortleitung WL1 zugeführt und die Versorgungs spannung VCC wird zu allen anderen Wortleitungen WL2, . . . ,WLn, zugeführt, wodurch die Daten, die in dem Speichertransistor 6 gespeichert sind, aus gelesen werden.

Auf der anderen Seite besitzt eine typische NAND-Speicherzelle Nachteile, die nachfolgend beschrieben werden. Unter der Annahme, daß die Anzahl der Speichertransistoren innerhalb einer Strangeinheit 8 beträgt und ein Halbleiterspeicher aus 16Mbit (Mega-2²⁰) aufgebaut ist, kann die Archi tektur einer Speicherfeldanordnung ein Layout aufweisen, wie beispiels weise 1K × 16K (K=2¹⁰), 2K × 8K oder 4K × 4K. falls das Layout von 2K × 8K unter Berücksichtigung der Signalübertragung aufgebaut wird, wer den 1K-Strangeinheiten seriell mit einer Bit-Leitung verbunden. Dann steigt die Beladung an jeder Bit-Leitung innerhalb des Chips beträchtlich an, was zu einer Verzögerung der Signalübertragung oder einer Fehlfunktion unter einer niedrigen Spannungsversorgung führt. Weiterhin werden hinsichtlich der Kapazitäten, die der Bit-Leitungsbeladung zugeordnet sind, Kapazitäten zwischen einem Substrat und einer Bit-Leitung, die aus Metall hergestellt wird, erzeugt, wobei die Kapazitäten zwischen einer Polysiliziumschicht, die eine Wortleitung bildet, und einer Metall-Lei tung, die auf der Polysiliziumschicht gebildet ist, zwischen Leitungska pazitäten zwischen den Metall-Leitungen und ähnlichem erzeugt werden. Hierbei ist auch eine Drain-Überlappungskapazität eines Anreicherungs transistors vorhanden, der in dem nähesten Speichertransistor zu der Bit-Leitung verwendet wird. Diese Probleme sollten beseitigt werden, um einen noch höher integrierten, nichtflüchtigen Halbleiterschaltkreis ei ner 64M, 256Mbit-Klasse oder mehr zu erhalten, in dem der integrierte Grad einer Speicherzelle erhöht und die Leistungsversorgungsspannung herabgesetzt wird.

Ein Problem, das sich auf die Bit-Leitungsbeladung bezieht, wird auch durch die Sperrschichtkapazität gebildet, die von dem Bit-Leitungskon taktbereich erzeugt wird. Fig. 6 stellt eine Querschnittsansicht des Bit-Leitungskontaktbereichs 10 der Fig. 5 dar. Ein Bezugszeichen 22 be zeichnet eine Bit-Leitung, die aus einem Metall gebildet ist und als Ver bindungseinrichtung verwendet wird, 24 einen N⁺ aktiven Bereich, der mit der Bit-Leitung in Kontakt steht, 26 einen N⁺ aktiven Bereich, der als Drain- und Source-Bereich eines Transistors verwendet wird, und 32A bis 32D bezeichnen Gate-Elektroden der Transistoren, die aus Polysilizium gebildet sind und als Verbindungseinrichtung innerhalb des Chips verwen det werden. Das Merkmal des Aufbaus der Fig. 6 liegt darin, daß dort der N⁺ aktive Bereich 24 an dem Bit-Leitungskontaktbereich zusätzlich zu dem N⁺ aktiven Bereich 26, der als Drain- und Source-Bereich eines Transistors verwendet werden, gebildet ist, um die Mobilität eines Trä gers erhöhen. Dann wird die Sperrschichtkapazität des N⁺ aktiven Be reichs 24 entsprechend einer Störstellenkonzentration des N⁺ aktiven Bereichs 24 gebildet. Die Sperrschichtkapazität besteht an einer großen Anzahl von Bit-Leitungskontaktbereichen innerhalb des Chips, die zu einer Verzögerung der Signalübertragung führt. Falls die Gate-Elektrode 32C ein Steueranschluß eines Verarmungstyp-Transistors und 32D ein Steueranschluß eines Anreicherungstyp-Transistors ist, besteht, während eines Bereit schaftsbetriebs oder eines Datenzugriffsbetriebs, da eine Spannung OV als eine Steuerspannung des Anreicherungstyp-Transistors zugeführt wird, wie dies durch einen Kreis 36 mit unterbrochenen Linien angezeigt ist, die Überlappungskapazität. Demzufolge wird durch die Bit-Leitungsbeladungs kapazität in einem Halbleiterspeicher mit 64Mbit oder mehr des Very-Large-Sclae-Typs der Hochgeschwindigkeitsbetrieb während des Daten zugriffsbetriebs gestört und die Fehlfunktion unter einer niedrigen Ener gieversorgungsspannung während eines Lesebetriebs tritt stark auf.

Zusammenfassung der Erfindung

Es ist deshalb eine Aufgabe der vorliegenden Erfindung, nichtflüchtige Halbleiterspeicher mit einer Speicherzellenstruktur zu schaffen, die eine verbesserte Anpassungseigenschaft an eine niedrige Energieversorgungs spannung besitzen.

Es ist eine andere Aufgabe der vorliegenden Erfindung, nichtflüchtige Halbleiterspeichervorrichtungen zu schaffen, die zur Durchführung eines Hochgeschwindigkeitszugriffsbetriebs während eines Lesevorgangs geeignet sind.

Eine noch weitere Aufgabe der vorliegenden Erfindung ist es, nichtflüch tige Halbleiterspeicher mit einer Speicherzellenstruktur zur Minimierung eines Bit-Leitungsbeladungsproblems zu schaffen.

Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, nichtflüch tige Halbleiterspeicher zur Durchführung eines Datenzugriffsbetriebs un ter hoher Geschwindigkeit und zur Verbesserung einer Betriebscharakte ristik unter einer niedrigen Leistungsversorgungsspannung durch Unter drückung eines Bit-Leitungsbeladungsproblems zu schaffen.

Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, nichtflüch tige Halbleiterspeicher mit einer Speicherzellenstruktur zum Unterdrücken eines Sperrschichtkapazitätsproblems, das zwischen einer Speicherzelle und einem Bit-Leitungskontaktbereich erzeugt wird, zu schaffen.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, nichtflüchtige Halbleiterspeicher mit einer Zellenstruktur zum Beseitigen eines Über lappungskapazitätsproblems des nahesten Anreicherungstyp-Transistors zu einer Stelle, an der eine Speicherzelle mit einer Verbindungsleitung ver bunden ist, zu schaffen.

Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, nichtflüch tige Halbleiterspeicher mit einer Zellenstruktur zum Beseitigen eines Bit-Leitungsbeladungskapazitätsproblems zu schaffen, falls der inte grierte Grad einer Speicherzelle ansteigt.

Gemäß einem Gesichtspunkt der vorliegenden Erfindung umfaßt ein nicht flüchtiger Halbleiterspeicher ein Halbleitersubstrat, das von einem ers ten Leitfähigkeitstyp ist, einen Muldenbereich (well region), der an der Oberfläche des Halbleitersubstrats gebildet ist, eine Mehrzahl von Spei chersträngen, die an dem Muldenbereich gebildet sind, und eine Mehrzahl von Bit-Leitungen, die parallel an dem Halbleitersubstrat gebildet sind.

Vorzugsweise umfaßt jeder Speicherstrang jeweils eine Schalteinrichtung, die durch ihren einen Anschluß mit einer entsprechenden Bit-Leitung von den Bit-Leitungen verbunden ist. Diese Schalteinrichtung überträgt ein Signal nur dann, wenn ein Strang, zu dem die Schalteinrichtung gehört, ausgewählt wird.

Ein zweiter, aktiver Bereich, der eine unterschiedliche Konzentration gegenüber einem ersten, aktiven Bereich besitzt, die den Source- und den Drain-Bereich eines unterschiedlichen Transistors bildet, ist an einem Substratkontaktbereich eines Bit-Leitungskontaktbereichs gebildet, wo der Speicherstrang und die Bit-Leitung verbunden sind. Die Konzentration des zweiten, aktiven Bereichs ist geringer als diejenige des ersten, aktiven Bereichs in ihrer Ionenimplantation.

Die vorliegende Erfindung wird nun genauer unter Bezugnahme auf die Zeichnungen beschrieben, die nur beispielhalft beigefügt sind. Entspre chende Bezugszeichen und Symbole werden dazu verwendet, entsprechende Elemente durch die Ansichten hindurch zu verwenden.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt ein Schaltkreisdiagramm, das eine Ausführungsform einer Zellenstruktureinheit zum Unterdrücken einer Bit-Leitungsbeladung gemäß der vorliegenden Erfindung darstellt;

Fig. 2 zeigt ein Schaltkreisdiagramm eines Zeilendekoders zur Zu führung eines Strangauswahlsignals, eines Blockauswahlsignals und eines Wortleitungssignals, wie dies in Fig. 1 dargestellt ist;

Fig. 3A zeigt eine Querschnittsansicht, die eine andere Ausführungsform einer Zellenstruktureinheit zur Unterdrückung einer Bit-Lei tungsbeladung gemäß der vorliegenden Erfindung zeigt;

Fig. 3B zeigt eine Draufsicht der Fig. 3A;

Fig. 4A zeigt eine Querschnittsansicht, die eine weitere Ausführungs form einer Zellenstruktureinheit zum Unterdrücken einer Bit-Leitungsbeladung der vorliegenden Erfindung darstellt;

Fig. 4B zeigt eine Draufsicht der Fig. 4A;

Fig. 5 zeigt ein Schaltkreisdiagramm, das eine Zellenstruktur eines nichtflüchtigen Halbleiterspeichers gemäß einem Stand der Tech nik darstellt; und

Fig. 6 zeigt eine Querschnittsansicht eines Bit-Leitungskontaktbereichs der Fig. 5.

Detaillierte Beschreibung der bevorzugten Ausführungsform

In der nachfolgenden Beschreibung werden spezifische Einzelheiten, so wie beispielsweise ein Blockauswahltransistor als Schalteinrichtung, die Größe eines Bit-Leitungskontaktbereichs und einer Speicherzelle, die Dicke eines Gate-Films einer Speicherzelle, die Dicke eines aktiven Be reichs eines Bit-Leitungskontaktbereichs usw. dazu dargestellt, ein voll ständiges Verständnis der vorliegenden Erfindung zu schaffen. Es wird allerdings für einen Fachmann ersichtlich werden, daß die vorliegende Erfindung ohne diese spezifischen Einzelheiten ausgeführt werden kann.

Ein "Strangauswahltransistor" wird durch einen Anreicherungstyp-Transis tor oder einen Verarmungstyp-Transistor ausgeführt und gibt einen Strang frei, in dem ein spezifischer Speichertransistor zur Speicherung von Da ten enthalten ist. Andererseits wird der Strang gesperrt und der Strang auswahltransistor wird durch Strangauswahlsteuersignale freigegeben. Der Begriff "Blockauswahltransistor" bezeichnet eine Schalteinrichtung, die in jedem Speicherstrang enthalten und zwischen einem Strangauswahltran sistor und einem Bit-Leitungskontaktbereich angeordnet ist, um die Bit-Leitungskapazität zu unterdrücken.

Wie nun die Fig. 1 zeigt, sind zwei Speicherstränge mit einer Bit-Lei tung BL verbunden. Die Zahl der Speicherstränge, die mit einer Bit-Lei tung verbunden ist, kann unter Berücksichtigung des integrierten Grads eines Chips und der Geschwindigkeit der Signalübertragung usw. geändert werden. Deshalb ist eine Mehrzahl von Zelleneinheiten in Matrixform pro portional zu dem integrierten Grad des Chips vorhanden. Ein Speicher strang besteht aus einem Blockauswahltransistor 42 (oder 52), der mit seinem Drain mit einer Bit-Leitung in Reihe verbunden ist und durch ein Blockauswahlsignal BSL gesteuert wird, Strang-Auswahltransistoren 44 und 46 (oder 54 und 56), die mit ihren Kanälen mit dem Source des Blockaus wahltransistors 42 (oder 52) in Reihe verbunden sind und durch Strangaus wahlsignale SSL1 und SSL2 gesteuert werden, und Speichertransistoren 48, . . . ,50 (oder 58, . . . ,60), die seriell mit deren Kanälen zwischen dem Source des Strangauswahltransistors 46 (oder 56) und einer Energieversor gungsleitung 62, zu der eine Energieversorgungsspannung GND zugeführt wird, verbunden sind. Die Speichertransistoren 48, . . . ,50 (oder 58, . . . ,60) besitzen Steueranschlüsse, die mit Wort-Leitungen WL1, . . . ,WLn verbunden sind. Der Blockauswahltransistor 42 oder 52 ist aus einem Anreicherungs typ-Transistor gebildet. Die Strangauswahltransistoren 44 und 46 (oder 54 und 56) bestehen aus einem Anreicherungstyp-Transistor und einem Ver armungstyp-Transistor. Die Anzahl der Speichertransistoren ist gegeben durch 2ⁿ(n=1,2,3, . . . ).

Fig. 2 stellt einen Reihendekoder zur Zuführung der Strangauswahlsignale SSL1, SSL2 (string select signal) eines Blockauswahlsignals BSL (block select signal) und Wort-Leitungssignale WL1-WLn (word line signal) dar, wie dies in Fig. 1 gezeigt ist. Der Schaltkreis der Fig. 2 ist in der koreanischen Patentanmeldung No. 1991-6569, angemeldet am 24. April 1993, das auf denselben Inhaber wie die vorliegende Erfindung übertragen ist, beschrieben. Der Dekoder, der in Fig. 2 dargestellt ist, besteht an je der Zeile aus einer Zellenanordnung und Speichersträngen, die vorzugs weise in derselben Zeile durch denselben Zeilendekoder freigegeben wer den. Signale P1, Q1 und R1 sind Dekodiersignale einer Zeilenadresse, die als interne Signale geformt sind, und Eingangssignale SS1, SS2, S1, . . . ,Sn werden von einem (nicht dargestellten) Vordekoder erzeugt. Der Schalt kreisaufbau und die Adressierung des Vordekoders ist in der koreanischen Patentanmeldung Nr. 1991-20209, angemeldet am 30. Oktober 1992 für den selben Anmelder, offenbart. Wenn die Ausgangssignale von dem Vordekoder zu dem Zeilendekoder der Fig. 2 zugeführt werden und die Dekodiersignale P1, Q1 und R1, die durch die Kombination einer externen Adresse erzeugt werden, einem NOR-Gatter 70 zugeführt werden, werden das Blockauswahl signal BSL und die Strang-Auswahlsignale SSL1 und SSL2 und Wort-Leitungen WL1, . . . ,WLn durch die Dekodierung der Signale P1, Q1 und R1 ausgewählt. Während eines Auswahlvorgangs werden die Strang-Auswahlsignale auf den logischen Zustand "high" gesetzt und die Wort-Leitungssignale werden auf den logischen Zustand "low" gesetzt, wodurch eine vorgegebene Speicher zelle ausgewählt wird. Das NOR-Gatter 70 erzeugt den logischen Zustand "low" mit Ausnahme für den Fall, wo sich Eingangssignale P1, Q1 und R1 sämtlich auf dem logischen Zustand "low" befinden. Demzufolge arbeitet das Blockauswahlsignal BSL entsprechend zu dem Ausgang des NOR-Gatters 70. Dies bedeutet, daß das Blockauswahlsignal BSL immer auf den logischen Zustand "low" gesetzt ist, mit Ausnahme für den Fall, wo eine Speicher zelle innerhalb irgendeines Strangs ausgewählt wird, wodurch ein Block auswahltransistor, der einen nicht ausgewählten Strang bildet, nicht lei tend wird.

Wie wiederum die Fig. 1 und 2 zeigen, arbeitet der Zeilendekoder ent sprechend dem Zustand eines Adressensignals, das von außen zugeführt wird, und demzufolge wird das Blockauswahlsignal BSL ausgewählt. Das Blockauswahlssignal BSL entsprechend einem Block wird auf den logischen Zustand "high" eines Pegel s einer Versorgungsspannung VCC gesetzt und das Blockauswahlsignal BSL entsprechend einem nicht ausgewählten Block wird auf den logischen Zustand "low" eines Erdungsspannungspegels VSS gesetzt. Während eines Auswahlvorgangs irgendeines Speichertransistors können Spannungen, die zu dem Blockauswahlsignal, den Strang-Auswahlsignalen und den Wortleitungen zugeführt werden, so zusammengefaßt werden, wie dies in der nachfolgenden Tabelle 1 dargestellt ist. Die Tabelle 1 zeigt, wann der Speichertransistor 48 eines ersten Strangs oder 58 eines zweiten Strangs ausgewählt wird und wann jeder Speicherstrang nicht ausgewählt wird. Die Auswählverfahren der anderen Speichertransistoren werden in der gleichen Art und Weise ausgeführt.

Tabelle 1

Um die Bit-Leitungsbeladung zu beobachten, wird angenommen, daß der inte grierte Grad des Chips 16Mbit ist und die Architektur der Zellenanordnung 2K × 8K ist. Da der Blockauswahltransistor 42 oder 52 zwischen einem Ver armungstyp-Transistor, der den Strang-Auswahltransistor bildet, und einer Bit-Leitung angeordnet ist, tritt die Sperrschichtkapazität zwischen dem Verarmungstyp-Transistor und einer Bit-Leitungskontaktstelle 40 nicht auf. Dies bedeutet, da die Grundspannung OV zu dem Gate des Blocktransis tors zugeführt wird, dieser in Form eines Anreicherungstyp-Transistors vorliegt, wobei jeder aktive Bereich des Speichertransistors 48 oder 58 von dem Bit-Leitungs-Kontaktbereich 40 abgetrennt wird. Zusätzlich ist der Blockauswahltransistor 42 oder 52 in einem nicht leitenden Zustand zwischen der Bit-Leitungs-Kontaktbereich 40 und dem Verarmungstyp-Tran sistor angeordnet, so daß das Auftreten der Gatekapazität des Verarmungs typ-Transistors verhindert wird. Demzufolge wird die Bit-Leitungsbeladung im Vergleich der herkömmlichen Speicherzelle erheblich reduziert. Unter der Annahme, daß die Zellengröße W/L = 1,0/1,0 [µm] die Dicke eines Gate-Oxidfilms 160 Å beträgt und das Intervall zwischen Metallschichten, die die Bit-Leitungen bilden, 1,0 µm beträgt, das Intervall zwischen aktiven Bereichen 1,0 µm ist und die Anzahl der Speicherstränge, die mit einer Bit-Leitung verbunden sind, 1K beträgt, sind die Kapazitäten diejenigen, wie sie in der nachfolgenden Tabelle 2 angegeben sind.

Tabelle 2

Wie in Tabelle 2 angegeben ist, wird in einem 16Mbit nichtflüchtigen Halbleiterspeicher, der eine Zellenanordnungsstruktur von 2K × 8K be sitzt, die Bit-Leitungsbeladung von 4,77pf verringert. Falls eine solche Zellenstruktur einen Halbleiterspeicher mit einem sehr großen Maßstab (very large scale) von 64Mbit, 256Mbit oder mehr anwendet, wird die Ef fektivität in großem Maß erhöht. Demzufolge kann die Zellenstruktur, die einen Hochgeschwindigkeitsdatenzugriffsbetrieb und eine exzellente, adap tive Eigenschaft für eine niedrige Energieversorgungsspannung besitzt, erhalten werden.

Die Fig. 3A und 4A stellen jeweils eine Zellenstruktureinheit zum Unterdrücken der Bit-Leitungsbeladung dar. Die Ausführungsform, die in den Fig. 3A und 4A dargestellt ist, dient dazu, die Bit-Leitungsbela dung durch Unterdrücken der Sperrschichtkapazität, die von dem Bit-Lei tungskontaktbereich an einem Substrat erzeugt wird, zu unterdrücken. Gerade dann, wenn die Struktur bei dem Schaltkreis der Fig. 5 angewandt wird, kann die Sperrschichtkapazität beträchtlich herabgesetzt werden. Wenn diese Struktur bei dem Schaltkreis der Fig. 1 gemäß der vorliegen den Erfindung angewandt wird, wird die Sperrschichtkapazität zusätzlich zu einem Effekt unterdrückt, der durch den Blockauswahltransistor verur sacht wird. Demzufolge wird die Bit-Leitungsbeladung in großem Umfang unterdrückt.

In Fig. 3A ist ein Bit-Leitungskontaktbereich auf einem Substrat eine N⁻-Schicht. Fig. 3B zeigt eine Draufsicht der Fig. 3A. In Fig. 3A ist ein aktiver Bereich 114 des Bit-Leitungskontaktbereichs auf einem Substrat 118 aus einer N⁻-Schicht hergestellt. Üblicherweise besitzt eine N⁺-Schicht die Dosis von 10¹⁵ bis 10¹⁷ Ionen/cm³, während eine N⁻-Schicht die Dosis von 10¹⁰ bis 10¹⁵ Ionen/cm³ besitzt. Deshalb wird in der N⁻-Schicht, die eine niedrigere Konzentration als die N⁺-Schicht besitzt, das Auftreten der Kapazität relativ zu der N⁺-Schicht durch eine Differenz einer Dotierungskonzentration klein sein. Demzufolge wird die Sperrschichtkapazität, die zwischen der N⁻-Schicht 114 des aktiven Bereichs und einer Bit-Leitung 112 gebildet wird, beträchtlich unterdrückt. Um den Aufbau der Fig. 3A durchzuführen, wie er nach dem Stand der Technik bekannt ist, werden Störstellen an dem Ende des N⁻- aktiven Bereich mit Ausnahme des N⁺ aktiven Bereichs unter Verwendung einer Maske implantiert und der N⁻ aktive Bereich mas kiert, um den N⁺ aktiven Bereich zu bilden. Der N⁻ aktive Bereich kann durch das umgekehrte Verfahren gebildet werden. Vorzugsweise beträgt die Störstellenkonsentration der N⁻-Schicht 114 etwa 10¹² Io nen/cm³. Es ist natürlich, daß Störstellen größer als diejenigen des N⁻ aktiven Bereichs 114 an dem N⁺ aktiven Bereich 122 implantiert werden sollen, der als aktiver Bereich des Speichertransistors benachbart zu dem Bit-Leitungskontaktbereich verwendet wird.

Die Verringerung der Sperrschichtkapazität, die aus dem Aufbau der Fig. 3A erhalten wird, wird anhand der Erläuterung ersichtlich werden, die später vorgenommen werden.

Wie die Fig. 4A zeigt, besteht der Bit-Leitungskontaktbereich auf dem Substrat aus einer N⁻-Schicht und einer N⁺-Schicht. Fig. 4B zeigt eine Draufsicht der Fig. 4A. In Fig. 4A ist der aktive Bereich, der mit der Bit-Leitung 112 verbunden ist, aus einem N⁺ aktiven Bereich 126 hergestellt und ein N⁻ aktiver Bereich 124 ist um den N⁺ aktiven Be reich 126 gebildet. In Fig. 5 ist der aktive Bereich des Bit-Leitungs kontaktbereichs zu dem Bodenbereich der angrenzenden, floatierenden Gat ter (floating gatter - isolierte Steuerelektroden) ausgedehnt, während in Fig. 4A der N⁺ aktive Bereich 126 nur an einer Bit-Leitungskontakt öffnung gebildet ist und der N⁻ aktive Bereich 124 bis zu dem Bodenbe reich der angrenzenden, floatierenden Gatter gebildet ist. Der Aufbau der Fig. 4A ist aus derjenigen der Fig. 4B ersichtlich, die den N⁺ ak tiven Bereich, der an der Bit-Leitungskontaktöffnung gebildet ist, und den N⁻ aktiven Bereich, der an angrenzenden Polysiliziumschichten ge bildet ist, zeigt. Es ist erwünscht, daß die Schichtdicke des N⁻ ak tiven Bereichs 124 0,1 µm beträgt und die Schichtdicke des N⁺ aktiven Bereichs 126 zwei oder drei Mal derjenigen des N⁻ aktiven Bereichs 124 entspricht.

Eine detaillierte Beschreibung zur Verringerung der Sperrschichtkapazität in den Fig. 3A und 4A ist wie folgt. In der Designregel, die sich auf die Speicherzelle bezieht, wird angenommen, daß die Breite und der Ab stand des aktiven Bereichs 1,0 µm ist, die Breite der Bit-Leitungskon taktöffnung 1 × 1 µm ist, die Überlappungsdicke zwischen dem aktiven Bereich auf dem Substrat und dem Bit-Leitungskontaktbereich 1 µm ist. Wenn der Aufbau der Zellenanordnung 2K × 8K ist und der Querschnittsbe reich, in dem die Kapazität für einen Bit-Leitungskontaktbereich gebildet ist, 3 × 3 µm ist, beträgt die Sperrschichtkapazität der Fig. 5 und 6 3,22pf und diejenige der Fig. 3A beträgt 1,61pf. Weiterhin be trägt die Sperrschichtkapazität der Fig. 4A 1,76pf. Deshalb wird die Sperrschichtkapazität in der Struktur gemäß der vorliegenden Erfindung etwa um das Zweifache derjenigen in dem herkömmlichen Aufbau verringert. Weiterhin wird dieses Ergebnis erhalten, wenn ein p-Typ-Substrat verwen det wird, und es kann sich entsprechend des Leitfähigkeitstyps des Subs trats unterscheiden.

Gerade dann, wenn der Aufbau, der in den Fig. 3A und 4A dargestellt ist, auf die herkömmliche Zellenstruktur angewandt wird, wird derselbe Effekt erhalten, und wenn er auf die Zellenstrukturen, die in Fig. 1 dargestellt ist, angewandt wird, wird das Bit-Leitungsbeladungsproblem weitgehendst unterdrückt.

Der Blockauswahltransistor der Fig. 1 sollte durch eine Schalteinrich tung ausgeführt werden, die zur Durchführung eines vollständig nicht lei tenden Vorgangs geeignet ist. Der Zeilendekoder, der in Fig. 2 darge stellt ist, kann durch verbesserte, andere Zeilendekoder ersetzt werden. Es ist erwünscht, daß der Querschnittsbereich des N⁺ aktiven Bereichs der Fig. 3A in geeigneter Weise unter Berücksichtigung des integrierten Grads desselben Chips vorgenommen wird.

Wie vorstehend beschrieben ist, wird das Auftreten der Kapazität durch eine Verbindung zwischen dem Speicherstrang und der Bit-Leitung unter drückt und gleichzeitig wird die Gate-Kapazität, die durch den Ver armungstyp-Transistor als Strangauswahleinrichtung verursacht wird, nicht durch Einbauen des Blockauswahltransistors, der mit dem Bit-Leitungskon taktbereich des Speicherstrangs verbunden ist, und durch Bildung der Zel lenstruktur, die den N⁻ aktiven Bereich an dem Bit-Leitungskontaktbe reich bildet, erzeugt. Daher wird der nichtflüchtige Halbleiterspeicher für die Minimierung des Bit-Leitungsbeladungsproblems geeignet. Insbeson dere besitzt die Zellenstruktur eine gute adaptive Eigenschaft bei einer niedrigen Energieversorgungsspannung und führt einen Hochgeschwindig keitsdatenzugriffsbetrieb durch und verbessert die hohe Integration des nichtflüchtigen Halbleiterspeichers. Weiterhin wird ein zuverlässigerer, nichtflüchtiger Halbleiterspeicher erhalten.

Während bevorzugte Ausführungsformen der vorliegenden Erfindung insbeson dere dargestellt und beschrieben worden sind, wird für den Fachmann aus dem Vorstehenden ersichtlich werden, daß andere Änderungen in Form und Einzelheiten ohne Verlassen des allgemeinen Erfindungsgedankens und des Schutzumfangs der vorliegenden Erfindung, wie dies durch die beigefügten Ansprüche definiert ist, vorgenommen werden können.

Claims

1. Nichtflüchtiger Halbleiterspeicher, der eine Zellenstruktureinheit einer NAND-Logik-Struktur besitzt, die durch einen Strangauswahltran sistor und einen Speichertransistor gebildet wird, die zwischen einem Bit-Leitungskontaktbereich und einer Energieversorgungsleitung verbun den sind, wobei der nichtflüchtige Halbleiterspeicher aufweist:
eine Schalteinrichtung, die mit dem Kanal in Reihe zwischen dem Bit-Leitungskontaktstellung und dem Strang-Auswahltransistor verbunden ist, wobei die Schalteinrichtung ein Blockauswahlsignal aufnimmt und einen Leitungsvorgang ausführt, wenn ein Strang ausgewählt wird.

2. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekenn zeichnet, daß das Blockauswahlsignal durch die Kombination einer Zei lenadresse erzeugt wird, die zur Auswahl des Strangs verwendet wird.

3. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekenn zeichnet, daß die Schalteinrichtung einen Anreicherungstyp-Transistor aufweist.

4. Nichtflüchtiger Halbleiterspeicher, der umfaßt:
ein Substrat, das einen ersten Leitfähigkeitstyp besitzt;
einen ersten, aktiven Bereich, der an einer Hauptfläche an dem Subs trat gebildet ist und als Source- und Drain-Bereich eines Speicher transistors verwendet wird, wobei der erste, aktive Bereich einen zweiten Leitfähigkeitstyp besitzt;
eine Bit-Leitung, die parallel auf dem Substrat gebildet ist und mit irgendeinem Bereich auf dem Substrat verbunden ist, um auf Daten eines vorgegebenen Speichertransistors zurückzugreifen; und
einen zweiten, aktiven Bereich, der an einer Hauptfläche an dem Subs trat gebildet ist, das mit der Bit-Leitung verbunden ist, wobei der zweite, aktive Bereich einen dritten Leitfähigkeitstyp besitzt und geringere Störstellen als der erste, aktive Bereich besitzt.

5. Nichtflüchtiger Halbleiterspeicher nach Anspruch 4, dadurch gekenn zeichnet, daß der erste aktive Bereich des zweiten Leitfähigkeitstyps ein N⁺ aktiver Bereich ist und daß der zweite aktive Bereich des dritten Leitfähigkeitstyps ein N⁻ aktiver Bereich ist.

6. Nichtflüchtiger Halbleiterspeicher der aufweist:
ein Substrat, das einen ersten Leitfähigkeitstyp besitzt;
einen ersten, aktiven Bereich, der an einer Hauptfläche des Substrats gebildet ist und als Source- und Drain-Bereich eines Speichertransis tors verwendet wird, wobei der erste, aktive Bereich einen zweiten Leitfähigkeitstyp besitzt; eine Bit-Leitung, die parallel auf dem Substrat gebildet ist und über eine Kontaktöffnung mit jedem Bereich des Substrats verbunden ist, um auf Daten eines vorgegebenen Speicher transistors zuzugreifen;
einen zweiten, aktiven Bereich, der an einer Hauptfläche auf dem Subs trat gebildet ist, an dem die Kontaktöffnung der Bit-Leitung gebildet ist, wobei der zweite, aktive Bereich einen zweiten Leitfähigkeitstyp besitzt; und
einen dritten, aktiven Bereich, der sich um den zweiten, aktiven Be reich herum streckt und am weitesten nach oben in der Nähe des ersten, aktiven Bereichs gebildet ist, wobei der dritte, aktive Bereich einen dritten Leitfähigkeitstyp besitzt und weniger Störstellen als der ers te, aktive Bereich besitzt.

7. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, dadurch gekenn zeichnet, daß der erste, aktive Bereich des zweiten Leitfähigkeitstyps ein N⁺ aktiver Bereich ist und daß der dritte, aktive Bereich des dritten Leitfähigkeitstyps ein N⁻ aktiver Bereich ist.

8. Nichtflüchtiger Halbleiterspeicher, der ein Substrat umfaßt, das einen ersten Leitfähigkeitstyp, einen ersten, aktiven Bereich eines zweiten Leitfähigkeitstyps, der an einer Hauptfläche auf dem Substrat gebildet ist und als Source- und Drain-Bereich eines Speichertransistors ver wendet wird, eine Bit-Leitung, die parallel an dem Substrat gebildet ist und mit jedem Bereich des Substrats verbunden ist, um auf Daten eines vorgegebenen Speichertransistors zuzugreifen, und eine Struktur zelleneinheit einer NAND-Logik-Struktur besitzt, die durch einen Strangauswahltransistor und einen Speichertransistor gebildet ist, die zwischen einem Bit-Leitungskontaktbereich und einer Energieversor gungsleitung verbunden sind, wobei der nichtflüchtige Halbleiterspei cher aufweist:
eine Schalteinrichtung, die mit dem Kanal in Reihe zwischen dem Bit-Leitungskontaktbereich und dem Strang-Auswahltransistor verbunden ist, wobei die Schalteinrichtung ein Blockauswahlsignal aufnimmt und einen Leitfähigkeitsvorgang durchführt, wenn ein Strang ausgewählt wird; und
einen zweiten, aktiven Bereich, der auf einer Hauptfläche an dem Subs trat, das mit der Bit-Leitung verbunden ist und sich am meisten nach oben zu der Schalteinrichtung erstreckt, gebildet ist, wobei der zwei te, aktive Bereich einen dritten Leitfähigkeitstyp besitzt und ge ringere Störstellen als der erste, aktive Bereich besitzt.

9. Nichtflüchtiger Halbleiterspeicher nach Anspruch 8, dadurch gekenn zeichnet, daß das Blockauswahlsignal durch die Kombination einer Zei lenadresse, die für die Auswahl des Strangs verwendet wird, gebildet wird.

10. Nichtflüchtiger Halbleiterspeicher nach Anspruch 9, dadurch gekenn zeichnet, daß die Schalteinrichtung einen Anreicherungstyp-Transistor aufweist.

11. Nichtflüchtiger Halbleiterspeicher nach Anspruch 8, dadurch gekenn zeichnet, daß der zweite, aktive Bereich des dritten Leifähigkeits typs ein N⁺ aktiver Bereich ist.