DE4421633C2

DE4421633C2 - Halbleitereinrichtung, mit inselförmigen Halbleiterschichten in Matrixform, Verwendung derselben und Verfahren zur Herstellung derselben

Info

Publication number: DE4421633C2
Application number: DE4421633A
Authority: DE
Inventors: Toshiyuki Oashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-06-22
Filing date: 1994-06-21
Publication date: 2001-02-22
Anticipated expiration: 2014-06-22
Also published as: DE4421633A1; JPH0722517A; US5406102A; KR950002040A; KR0139863B1

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterein richtung mit inselförmigen Halbleiterschichten in Matrixform und auf ein Verfahren zur Herstellung derselben sowie eine Verwendung. Sie ist insbesondere anwendbar auf ein DRAM mit einem MOS (Metall-Oxid-Halbleiter)-Transistor, der eine SOI (Silizium auf Isolator)-Struktur (im folgenden als ein "SOI-MOSFET" be zeichnet) verwendet, und auf ein Verfahren zur Herstellung dersel ben.

Mit der bemerkenswerten Verbreitung von Informationseinrichtungen wie Computern in den vergangenen Jahren hat sich die Nachfrage nach Halbleitereinrichtungen rapide erhöht. Unter einem funktio nalen Aspekt wurde eine Halbleitereinrichtung mit einer großen Speicherkapazität gefordert, die mit einer hohen Geschwindigkeit arbeiten kann. Dementsprechend wurde eine technische Entwicklung bezüglich der Integration, einer hohen Antwortrate oder einer hohen Zuverlässigkeit einer Halbleitereinrichtung vorangetrieben.

Ein DRAM (Dynamischer Speicher mit wahlfreiem Zugriff) ist all gemein als eine Halbleitereinrichtung bekannt, die eine willkür liche bzw. wahlfreie Eingabe/Ausgabe von Speicherinformation aus führen kann. Der DRAM weist ein Speicherzellenfeld, das als ein Speicherbereich dient, der eine Mehrzahl von Stücken bzw. Teilen von Speicherinformation speichert, und periphere Schaltungen, die zum Ausführen von Eingabe/Ausgabe von außerhalb und nach außer halb der Einrichtung benötigt werden, auf.

Aus IEEE Trans. Electron Dev., Vol. 37, No. 9, 1990, S. 2052-2057 und der JP 4-239768 (A) sind jeweils Halbleitereinrichtungen be kannt, die in SOI-Technik ausgeführte Stapelkondensator-DRAM- Zellen aufweisen, bei denen die als Bitleitungen dienenden leiten den Schichten oberhalb der Kondensatoren vorgesehen sind.

Jedoch sind bei diesem Aufbau der MOS-Transistor, der Kondensator und die Bitlei tung in verschiedenen Schichten ausgebildet, was die folgen den Probleme verursacht.

Wenn leitende Schichten von Einrichtungen, Verbindungen oder ähnliches in meh reren Schichten aufgebaut sind, wird der gestufte Oberflächenab schnitt an der obersten Zwischenschicht-Isolierschicht der Zwi schenschicht-Isolierschichten, die diese leitenden Schichten iso lieren, am signifikantesten bzw. am stärksten gestuft.

Wenn die Verbindungsschicht auf der Zwischen schicht-Isolierschicht, die einen solch großen gestuften Oberflächenabschnitt aufweist, gemustert wird, ist es sehr schwierig, die Verbindungsschicht in eine gewünschte Gestalt bzw. Form zu mustern. Die Verbindungsschicht kann eine gestörte bzw. fehlerhafte Gestalt aufweisen oder die Verbindung kann ge trennt sein.

Aus der EP 0 475 280 A1 bekannt ist eine Halbleitereinrichtung mit einem Halbleitersubstrat mit einer Hauptoberfläche, einer ersten Isolierschicht, die auf der Hauptoberfläche des Halbleitersubstra tes ausgebildet ist, einer Halbleiterschicht eines ersten Lei tungstyps, die inselförmig auf und in Kontakt mit einer oberen Oberfläche der ersten Isolierschicht ausgebildet und in Matrixform angeordnet ist, einem ersten und einem zweiten Dotierungsbereich eines zweiten Leitungstyps, die in der Halbleiterschicht mit einem vorbestimmten Abstand aus gebildet sind, einer Gateelektrodenschicht, die auf einem Bereich, der zwischen dem ersten und dem zweiten Dotierungsbereich angeord net ist, mit einer dazwischen angeordneten Gateisolierschicht aus gebildet ist, einer zweiten Isolierschicht, die auf der Halb leiterschicht ausgebildet ist und eine Öffnung aufweist, die den zweiten Dotierungsbereich erreicht, und einer als eine Kondensa torelektrode dienenden leitenden Schicht, die auf der zweiten Isolierschicht ausgebildet ist, wobei sie durch die Öffnung in Kontakt mit dem zweiten Dotierungsbereich ist, wobei in der ersten Isolierschicht eine als Bitleitung dienende weitere leitende Schicht ausgebildet ist, die über einen leitenden Pfropfen mit dem ersten Dotierbereich verbunden ist.

Die Ausbildung der Bitleitung auf der der Kondensatorelektrode gegenüberliegenden Seite der Halbleiterschicht erfordert ein auf wendiges Herstellungsverfahren.

Aus der US 4 498 226 ist eine Halbleitereinrichtung bekannt, die aufweist:
Ein Halbleitersubstrat mit einer Hauptoberfläche,
eine erste Isolierschicht, die auf der Hauptoberfläche des Halbleitersubstrates ausgebildet ist,
eine Halbleiterschicht eines ersten Leitungstyps, die inselför mig auf und in Kontakt mit einer oberen Oberfläche der ersten Isolierschicht ausgebildet ist,
einen ersten und einen zweiten Dotierstoffbereich eines zweiten Leitungstyps, die in der Halbleiterschicht mit einem vorbe stimmten Abstand ausgebildet sind,
eine Gateelektrodenschicht, die auf einem Bereich, der zwischen dem ersten und dem zweiten Dotierungsbereich angeordnet ist, mit einer dazwischen angeordneten Gateisolierschicht ausgebil det ist,
einer zweiten Isolierschicht, die auf der Halbleiterschicht und auf der ersten leitenden Schicht ausgebildet ist und eine Öff nung aufweist, die den ersten Dotierungsbereich erreicht, und eine zweite leitende Schicht die auf der zweiten Isolierschicht ausgebildet ist, wobei sie durch die Öffnung in Kontakt mit dem zweiten Dotierungsbereich ist, wobei ein Teil der Halbleiter schicht, der den ersten Dotierungsbereich und einen weiteren Dotierungsbereich eines weiteren Transistors verbindet, als ei ne erste leitende Schicht, die mit dem ersten Dotierungsbereich verbunden ist, und sich auf und in Kontakt mit der oberen Ober fläche der ersten Isolierschicht durch das Niveau der Halblei terschicht von unten nach oben erstreckt, identifiziert werden kann.

Es ist Aufgabe der vorliegenden Erfindung, eine einfach herzustellende Halbleiterein richtung, bei der der gestufte Oberflächenabschnitt der obersten Zwischenschicht-Isolierschicht reduziert ist, und ein Verfahren zu deren Herstellung sowie eine Verwendung der Halbleitereinrichtung anzugeben.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach Anspruch 1 oder ein Verfahren nach Anspruch 8 oder eine Verwendung nach Anspruch 6.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet.

Die Erfindung ermöglicht die Reduzierung eines gestuften Oberflä chenabschnittes einer Zwischenschicht-Isolierschicht zur Erleich terung des Musterns einer leitenden Schicht auf der oberen Ober fläche der Zwischenschicht-Isolierschicht.

Die Erfindung ermöglicht weiter eine Erleichterung des Musterns einer leitenden Schicht, um eine Halbleitereinrichtung mit einer hohen elektrischen Zuverlässigkeit vorzusehen, bei der die Durch trennung oder ähnliches der leitenden Schicht verhindert werden kann, und ein Verfahren zur Herstellung einer solchen Halbleiter einrichtung.

Bei der Halbleitereinrichtung sind die Halbleiterschichten und die erste leitende Schicht auf und in Kon takt mit der oberen Oberfläche der Isolierschicht ausgebildet. Genauer sind die Halbleiterschichten und die erste leitende Schicht auf derselben Schicht ausgebildet, was die Ausbildung einer Zwi schenschicht-Isolierschicht zwischen den Halbleiterschichten und der ersten leitenden Schicht unnötig macht. Als ein Ergebnis wird ein gestufter Oberflächenabschnitt auf der obersten Zwischen schicht-Isolierschicht daran gehindert, durch eine Mehrschichts truktur signifikant vergrößert bzw. erhöht zu werden. Es ist mög lich, den gestuften Oberflächenabschnitt der Zwischenschicht-Iso lierschicht, die als eine oberste Schicht ausgebildet ist, zu reduzieren. Das Mustern der Verbindungsschicht auf der Oberfläche der Zwischenschicht-Isolierschicht kann mit hoher Präzision aus geführt werden. Darum kann eine Störung bzw. fehlerhafte Ausbil dung der Form oder eine Verbindungstrennung der Verbindungs schicht, die beim Mustern verursacht wird, verhindert werden.

Entsprechend dem Verfahren zur Herstellung der Halbleitereinrich tung kann die Halbleitereinrichtung mit den oben beschriebenen Effekten erhalten werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figu ren.

Von den Figuren zeigen:

Fig. 1 eine teilweise Draufsicht auf ein Speicherzellen feld, die einen Aufbau einer Halbleitereinrichtung entsprechend einer ersten Ausführungsform der vor liegenden Erfindung zeigt;

Fig. 2 eine schematische Schnittansicht, die entlang der Linie A-A aus Fig. 1 genommen ist;

Fig. 3 eine schematische Schnittansicht, die entlang der Linie B-B aus den Fig. 1 und 2 genommen ist;

Fig. 4 und 5 schematische Schnittansichten, die entlang der Linie A-A aus Fig. 1 genommen sind, die den ersten und den zweiten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 6A und 6B schematische Schnittansichten, die entlang der Li nie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 6C eine teilweise Draufsicht, die den dritten Schritt des Herstellungsverfahrens der Halbleitereinrich tung nach der ersten Ausführungsform zeigt;

Fig. 7A und 7B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 7C eine teilweise Draufsicht, die den vierten Schritt des Herstellungsverfahrens der Halbleitereinrich tung entsprechend der ersten Ausführungsform zeigt;

Fig. 8A und 8B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 8C eine teilweise Draufsicht, die den fünften Schritt des Herstellungsverfahrens der Halbleitereinrich tung entsprechend der ersten Ausführungsform zeigt;

Fig. 9A und 9B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 9C eine teilweise Draufsicht, die den sechsten Schritt des Herstellungsverfahrens der Halbleiter einrichtung entsprechend der ersten Ausführungs form zeigt;

Fig. 10A + 10B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 10C eine teilweise Draufsicht, die den siebten Schritt des Herstellungsverfahrens der Halbleiter einrichtung entsprechend der ersten Ausführungs form zeigt;

Fig. 11A + 11B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 11C eine teilweise Draufsicht, die den achten Schritt des Herstellungsverfahrens der Halbleitereinrich tung entsprechend der ersten Ausführungsform zeigt;

Fig. 12A + 12B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den neunten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausführungs form zeigen;

Fig. 13A + 13B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den zehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausführungs form zeigen;

Fig. 14A + 14B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den elften Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausführungs form zeigen;

Fig. 15A + 15B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den zwölften Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 16A + 16B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den dreizehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 17A + 17B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den vierzehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 18A + 18B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den fünfzehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 19A + 19B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den sechzehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 20A + 20B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den siebzehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 21A + 21B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den achtzehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 22 ist eine Draufsicht, die schematisch einen Aufbau einer Halbleitereinrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 23 ist eine schematische Schnittansicht, die entlang der Linie C-C aus Fig. 22 genommen ist;

Fig. 24 ist eine Draufsicht, die schematisch einen Aufbau einer Halbleitereinrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung zeigt; und

Fig. 25 ist eine schematische Schnittansicht, die entlang der Linie D-D aus Fig. 24 genommen ist.

Ausführungsformen der vorliegenden Erfindung werden im folgenden unter Bezugnahme auf die Zeichnungen beschrieben.

Wie in Fig. 1 gezeigt ist, sind in eine Speicherzelle bzw. in einem Speicherzellenfeld eine Mehrzahl von Wortleitungen W. L._m, W. L._m+1, . . ., W. L._m+i und eine Mehrzahl von Bitleitungen B. L._n, B. L._n+1, . . ., B. L._n+j senkrecht zueinander angeordnet. Genauer er streckt sich die Mehrzahl der Wortleitungen in der Zeilenrichtung und die Mehrzahl der Bitleitungen erstreckt sich in der Spalten richtung. Eine Speicherzelle ist in der Umgebung einer Kreuzung jeder Wortleitung 3 mit jeder Bitleitung 41a angeordnet. Die Speicherzelle ist eine Speicherzelle vom Ein-Transistor/Ein-Kon densator-Typ, die aus einem Transistor 10 und einem Kondensator (nicht gezeigt) aufgebaut ist.

Wie die Fig. 2 und 3 zeigen, ist eine Isolierschicht 13 auf der gesamten Oberfläche eines Siliziumsubstrates 11 mit einer dicke von ungefähr 500 nm ausgebildet. Auf der Oberfläche der Isolier schicht 13 ist eine Mehrzahl von Siliziumschichten 1 in einer Matrixart mit einem vorbestimmten Abstand voneinander angeordnet. Jede Siliziumschicht 1 weist eine Dicke von ungefähr 100 nm auf, wobei die Siliziumschichten als Inseln ausgebildet sind. Eine Siliziumnitridschicht 15a ist so ausgebildet, daß sie die Silizi umschicht 1 umgibt. Die Silizumschicht 1 weist einen eingekerbten (bzw. eingeschnittenen oder eingebuchteten) Abschnitt (Ausneh mung) 1a auf, der eine Seitenwand aufweist, die von der Silizium nitridschicht 15a frei ist. Die Siliziumschicht 1 ist in dem ge kerbten Abschnitt 1a mit einer Bitleitung 41a in Kontakt. Die Bitleitung 41a ist aus einer polykristallinen Siliziumschicht ausgebildet, die darin implantierten Dotierstoff aufweist (im folgenden als "dotiertes polykristallines Silizium" be zeichnet).

Ein Graben 61 zwischen Siliziumschichten 1 ist mit der Silizium nitridschicht 15a gefüllt. Ein Graben 63 zwischen Siliziumschich ten 1 ist mit einer Seitenwand 15a aus Siliziumnitrid und einer Bitleitung 41a gefüllt. Genauer wird, da die Gräben 61, 63, die von mehreren inselförmigen Siliziumschichten 1 ausgebildet wer den, mit einem Siliziumnitridfilm 15a und einer Bitleitung 41a gefüllt sind, ein gestufter Abschnitt zwischen Siliziumschichten 1 reduziert. Ein MOS-Transistor 10 ist unter Verwendung der Sili ziumschicht 1 auf der Isolierschicht 13 ausgebildet (d. h. unter Verwendung einer SOI-Struktur).

Der MOS-Transistor 10 weist eine Gateelektrode 3, eine Gateiso lierschicht 5 und ein Paar von Source/Drain-Bereichen 7 auf. Das Paar von Source/Drain-Bereichen 7 ist in der Siliziumschicht 1 mit einem vorbestimmten Abstand voneinander ausgebildet. Das Paar von Source/Drain-Bereichen 7 weist eine LDD-Struktur auf. Genauer ist ein Source/Drain-Bereich 7 aus zwei Schichten aus einem Do tierungsbereich 7a mit einer relativ niedrigen Konzentration und einem Dotierungsbereich 7b mit einer relativ hohen Konzentration aufgebaut. Auf einem Bereich, der zwischen dem Paar von Source/ Drain-Bereichen 7 angeordnet ist, ist die Gateelektrode 3 ausge bildet, wobei die Gateisolierschicht 5 mit einer Dicke von unge fähr 15 nm dazwischen angeordnet ist. Die Dicke der Gateelektrode 3 beträgt ungefähr 200 nm.

Eine Isolierschicht 43, die eine Dicke von ungefähr 15 nm auf weist, ist zwischen der Gateelektrode 3 und einer Bitleitung 41a an einer Kreuzung der Gateelektrode 3 und der Bitleitung 41a an geordnet. Die Isolierschicht 43 isoliert die Gateelektrode 3 von der Bitleitung 41a. Die Bitleitung 41a ist mit einem Bereich aus dem Paar von Source/Drain-Bereichen 7 durch den gekerbten Abschnitt 1a, der in der Siliziumschicht 1 vorgesehen ist, ver bunden. Eine Isolierschicht 17 ist auf der Siliziumschicht 1 so ausgebildet, daß sie die Oberfläche der Gateelektrode 3 bedeckt. Die Dicke der Isolierschicht 17, die auf der oberen Oberfläche der Gateelektrode 3 ausgebildet ist, beträgt ungefähr 200 nm.

Eine erste Zwischenschicht-Isolierschicht 19 ist auf der gesamten Oberfläche des Substrates so ausgebildet, daß sie den MOS-Transi stor 10 bedeckt. Ein Kontaktloch 19a, das den anderen Bereich aus dem Paar von Source/Drain-Bereichen 7 erreicht, ist in der ersten Zwischenschicht-Isolierschicht 19 ausgebildet. Ein Kondensator 30 ist ausgebildet, wobei er durch das Kontaktloch 19a elektrisch in Kontakt mit dem Source/Drain-Bereich 7 ist.

Der Kondensator 30 weist eine untere Elektrodenschicht 21, eine Kondensatorisolierschicht 23 und eine obere Elektrodenschicht 25 auf. Die untere Elektrodenschicht 21 ist durch das Kontaktloch 19a in Kontakt mit dem Source/Drain-Bereich 7 auf der ersten Zwi schenschicht-Isolierschicht 19 ausgebildet. Die Dicke der unteren Elektrodenschicht 21 beträgt ungefähr 200 nm. Die Kondensatoriso lierschicht 23 ist so ausgebildet, daß sie die gesamte Oberfläche der unteren Elektrodenschicht 21 bedeckt. Die Kondensatorisolier schicht 23 ist in zwei Schichten aus zum Beispiel einer Silizium oxidschicht und einer Siliziumnitridschicht aufgebaut. In diesem Fall beträgt die Dicke der Siliziumoxidschicht und der Silizium nitridschicht 15 nm bzw. 10 nm. Die obere Elektrodenschicht 25 mit einer Dicke von ungefähr 300 nm ist so ausgebildet, daß sie die untere Elektrodenschicht 21 mit der Kondensatorisolierschicht 23, die zwischen diesen angeordnet ist, bedeckt.

Eine zweite Zwischenschicht-Isolierschicht 31 ist so ausgebildet, daß sie den Kondensator 30 bedeckt. Eine Mehrzahl von Aluminium- Verbindungsschichten 37, die eine gewünschte Form gemustert sind, sind auf der Oberfläche der zweiten Zwischenschicht-Isolier schicht 31 ausgebildet.

Ein Verfahren zur Herstellung der Halbleitereinrichtung der er sten Ausführungsform der vorliegenden Erfindung wird nun be schrieben.

Wie in Fig. 4 gezeigt ist, wird ein Siliziumsubstrat 11 vorberei tet.

Wie in Fig. 5 gezeigt ist, werden Sauerstoffionen von oberhalb in das Siliziumsubstrat 11 implantiert, wobei das Siliziumsubstrat 11 auf 500-600°C erwärmt ist. Die Implantation wird zum Beispiel bei Bedingungen mit einer Beschleunigungsenergie von 200 keV und einer Dosisrate von 2,0 × 10¹⁸/cm² ausgeführt. Die Implantation von Sauerstoffionen bringt das Siliziumsubstrat 11 dazu, mit den Sau erstoffionen zu reagieren, was in der Ausbildung einer Isolier schicht 13 aus Siliziumoxid resultiert. Da die Isolierschicht 13 in einer Tiefe von ungefähr 100 nm-600 nm von der oberen Oberflä che des Siliziumsubstrates 11 ausgebildet wird, existiert eine Siliziumschicht 1 mit einer Dicke von ungefähr 100 nm auf der Iso lierschicht 13. Dann wird eine Wärmebehandlung bei einer Tempera tur von zum Beispiel 1300°C oder mehr in einer Ar/O₂-Atmosphäre für ungefähr 5 Stunden ausgeführt. Als ein Ergebnis verschwinden Defekte, die durch die Implantation der Sauerstoffionen erzeugt worden sind, und die Kristallisation bzw. Kristallstruktur wird wieder hergestellt. Eine monokristalline Siliziumschicht 1 wird ausgebildet.

Wie in den Fig. 6A, 6B und 6C gezeigt ist, wird die Silizum schicht 1 mit einem Photolithographieverfahren und einem Ätzver fahren in eine gewünschte Form gemustert. Mehrere Silizium schichten 1 werden als Inseln so ausgebildet, daß sie gekerbte (bzw. nach Art einer Einbuchtung nach innen weisende) Abschnitte 1a aufweisen. Aufgrund der inselförmigen Ausbildung der Silizum schichten 1 werden Gräben 61, 63 zwischen den Siliziumschichten 1 ausgebildet.

Wie die Fig. 7A, 7B und 7C zeigen, wird eine Siliziumnitrid schicht 15 mit einer Dicke von 1,2 µm oder mehr auf der gesamten Oberfläche des Substrates 11 durch ein CVD-Verfahren ausgebildet. Dann wird die gesamte Oberfläche der Siliziumnitridschicht 15 anisotrop geätzt.

Wie die Fig. 8A, 8B und 8C zeigen, sind die Gräben 61 zwischen den Siliziumschichten 1 und die gekerbten Abschnitte 1a mit der Siliziumnitridschicht 15a gefüllt, da anisotropes Ätzen auf die gesamte Oberfläche angewendet wird. Andererseits sind die Gräben 63 zwischen den Siliziumschichten 1 nicht vollständig mit der Siliziumnitridschicht 15a gefüllt. Die Siliziumnitridschicht 15a verbleibt auf der Seitenwand einer Siliziumschicht 1 in der Ge stalt eines Seitenwandabstandshalters (Spacer).

Um einen Graben vergleichbar zu dem Fall des Grabens 61 und des gekerbten Abschnittes 1a vollständig zu füllen, ist es nur not wendig, daß die Siliziumnitridschicht 15 so ausgebildet wird, daß sie eine Dicke von der Hälfte oder mehr einer Breite T₁ eines gekerbten Abschnittes 1a und einer Breite T₂ von Gräben 61, die zu füllen sind, ausgebildet ist. Genauer, wenn die Breite T₁, T₂ des Grabens 61 und des gekerbten Abschnittes 1a 0,6 µm ist, wird die Siliziumnitridschicht 15 überätzt, nachdem sie mit einer Dic ke von 1,2 µm oder mehr ausgebildet worden ist.

Wie die Fig. 9A, 9B und 9C zeigen, wird der Photoresist 51 auf der gesamten Oberfläche des Substrates 11 aufgebracht. Durch Be lichten des Photoresists 51 oder ähnliches, wird ein Lochmuster 51a auf einem gekerbten Abschnitt 1a ausgebildet. Die Siliziumni tridschicht 15a, die durch das Lochmuster 51a freigegeben ist, wird unter Verwendung des Resistmusters 51 als Maske geätzt. Das Ätzen wird durch ein Trockenätzen oder ein Naßätzen unter Verwen dung von Fluorwasserstoff (HF) ausgeführt, wobei dieses ein Über ätzen von 100% bezüglich der Dicke der Siliziumschicht 1 ist.

Wie die Fig. 10A, 10B und 10C zeigen, wird die Siliziumnitrid schicht 15a, die in den gekerbten Abschnitt 1a gefüllt ist, weg geätzt, und die Seitenwände der Siliziumschicht 1 werden in dem gekerbten Abschnitt 1a freigelegt. Dann wird das Resistmuster 51 entfernt. Eine dotierte polykristalline Siliziumschicht 41 wird auf der gesamten Oberfläche des Substrates 11 ausgebildet. Die gesamte Oberfläche der dotierten polykristallinen Siliziumschicht 41 wird anisotrop geätzt.

Wie die Fig. 11A, 11B und 11C zeigen, wird eine Bitleitung 41a, mit welcher der gekerbte Abschnitt 1a und der Graben 63 gefüllt ist, durch das Ätzen ausgebildet. Die Bitleitung 41a ist in dem gekerbten Abschnitt 1a in Kontakt mit den Seitenwänden der Sili ziumschicht 1. Dann werden Siliziumoxidschichten 5 und 43 mit einer Dicke von ungefähr 15 nm auf der oberen Oberfläche der Sili ziumschicht 1 bzw. auf der oberen Oberfläche der Bitleitung 41a aus polykristallinen Silizium durch eine Wärmeoxidationsbehand lung ausgebildet.

Wie die Fig. 12A und 12B zeigen, sind die Gräben 61, 63 und der gekerbte Abschnitt 1a mit der Siliziumnitridschicht 15a und der Bitleitung 41a gefüllt. Eine dotierte polykristalline Silizium schicht 3 mit einer Dicke von ungefähr 200 nm wird durch das CVD- Verfahren auf der gesamten Oberfläche des Substrates ausgebildet, wobei ihre obere Oberfläche plan gemacht ist. Eine Siliziumoxid schicht 17a mit einer Dicke von ungefähr 200 nm wird auf der ge samten Oberfläche der dotierten polykristallinen Siliziumschicht 3 durch das CVD-Verfahren ausgebildet.

Wie die Fig. 13A und 13B zeigen, wird ein Resistmuster 53 mit einer gewünschten Gestalt auf der Oberfläche der Siliziumoxid schicht 17a ausgebildet. Unter Verwendung des Resistmusters 53 als Maske werden die Siliziumoxidschicht 17a und die dotierte polykristalline Siliziumschicht 3 nacheinander weggeätzt und ge mustert. Durch das Mustern wird die Gateelektrode 3 aus dotiertem polykristallinem Silizium ausgebildet. Dann wird das Resistmuster 53 entfernt.

Wie die Fig. 14A und 14B zeigen, werden Ionen in die Silizium schicht 1 implantiert, wobei die Siliziumoxidschicht 17a und die Gateelektrode 3 als Maske verwendet werden. Durch die Ionenim plantation wird ein Paar von Dotierungsbereichen 7a mit einer relativ niedrigen Konzentration so ausgebildet, daß ein Bereich unter der Gateelektrode 3 dazwischen angeordnet ist (d. h. in Sandwichart dazwischengelegt ist).

Wie die Fig. 15A und 15B zeigen, wird eine Siliziumoxidschicht 17b auf der gesamten Oberfläche des Substrates durch das CVD-Ver fahren ausgebildet. Die gesamte Oberfläche der Siliziumoxid schicht 17B wird anisotrop geätzt.

Wie die Fig. 16A und 16B zeigen, wird eine Seitenwand 17b durch das anisotrope Ätzen so ausgebildet, daß sie die Seitenwände der Gateelektrode 3 und der Siliziumoxidschicht 17a bedeckt. Die Iso lierschicht 17, die die Oberfläche der Gateelektrode 3 bedeckt, ist aus den Siliziumoxidschichten 17a und 17b ausgebildet. Ionen werden erneut in die Siliziumschicht 1 implantiert, wobei die Isolierschicht 17 und die Gateelektrode 3 als Maske verwendet werden. Durch die Ionenimplantation wird ein Paar von Dotierungs bereichen 7b mit einer relativ hohen Konzentration so ausgebil det, daß ein Bereich unter der Isolierschicht 17 dazwischen an geordnet ist (Sandwichart). Ein Source/Drain-Bereich 7 mit einer LDD-Struktur ist aus einem Dotierungsbereich 7b mit einer relativ hohen Konzentration und einem Dotierungsbereich 7a mit einer re lativ niedrigen Konzentration ausgebildet. Der MOS-Transistor 10 ist aus dem Paar von Source/Drain-Bereichen 7, der Gateisolier schicht 5 und der Gateelektrode 3 aufgebaut.

Wie die Fig. 17A und 17B zeigen, wird eine erste Zwichenschicht- Isolierschicht 19 mit einer Dicke von ungefähr 400 nm zum Beispiel aus Siliziumoxid auf der gesamten Oberfläche des Substrates so ausgebildet, daß sie den MOS-Transistor 10 bedeckt.

Wie die Fig. 18A und 18B zeigen, wird Photoresist 55 auf die ge samte Oberfläche der ersten Zwischenschicht-Isolierschicht 19 aufgebracht. Der Photoresist 55 wird durch Belichtung oder ähn liches gemustert. Unter Verwendung des Resistmusters 55 als Maske wird die erste Zwischenschicht-Isolierschicht 19 anisotrop geätzt und ein Kontaktloch 19a mit einem Öffnungsdurchmesser von unge fähr 0,6 µm wird ausgebildet. Die Oberfläche von einem Bereich des Paares von Source/Drain-Bereichen 7 wird durch das Kontaktloch 19a freigelegt bzw. freigegeben. Dann wird das Resistmuster 55 entfernt.

Wie die Fig. 19A und 19B zeigen, wird eine dotierte polykristal line Siliziumschicht 21 mit einer Dicke von ungefähr 200 nm auf der gesamten Oberfläche der ersten Zwischenschicht-Isolierschicht 19 ausgebildet, wobei sie durch das Kontaktloch 19a in Kontakt mit dem Source/Drain-Bereich 7 ist. Ein Resistmuster 57 mit einer gewünschten Form wird auf der Oberfläche der dotierten polykri stallinen Siliziumschicht 21 ausgebildet. Die dotierte poly kristalline Siliziumschicht 21 wird unter Verwendung des Resist musters 57 als Maske durch Ätzen gemustert. Durch das Mustern wird die untere Elektrodenschicht 21 in Kontakt mit dem Source/ Drain-Bereiche 7 ausgebildet. Dann wird das Resistmuster 57 ent fernt.

Wie die Fig. 20A und 20B zeigen, wird die Kondensatorisolier schicht 23 so ausgebildet, daß sie die gesamte Oberfläche der unteren Elektrodenschicht 21 bedeckt. Die Kondensatorisolier schicht 23 wird durch eine Siliziumoxidschicht und eine Silizium nitridschicht von ungefähr 15 nm bzw. 10 nm ausgebildet, die durch das CVD-Verfahren abgeschieden werden. Die obere Elek trodenschicht 25 aus dotiertem polykristallinen Silizium wird durch das CVD-Verfahren mit einer Dicke von ungefähr 300 nm so ausgebildet, daß sie die untere Elektrodenschicht 21 bedeckt, wobei die Kondensatorisolierschicht 23 dazwischen angeordnet ist. Der Kondensator 30 ist aus der unteren Elektrodenschicht 21, der Kondensatorisolierschicht 23 und der oberen Elektrodenschicht 25 aufgebaut.

Wie die Fig. 21A und 21B zeigen, wird eine Siliziumoxidschicht 31 mit einer Dicke von ungefähr 1000 nm so ausgebildet, daß sie den Kondensator 30 bedeckt. Ein Resistfilm (nicht gezeigt) wird auf der Oberfläche der Siliziumoxidschicht 31 zum Planmachen dersel ben ausgebildet. Der Resistfilm kann ein Film sein, der durch die Aufbringung eines SOG (Spin On Glass)-Films ausgebildet ist. Dann werden der Resistfilm und die Siliziumoxidschicht 31 rückgeätzt. Als ein Ergebnis wird eine zweite Zwischenschicht-Isolierschicht 31 ausgebildet, deren Oberfläche relativ plan gemacht ist, und die eine Dicke von 700 nm an einem Abschnitt der größten Schicht dicke aufweist. Eine Aluminiumschicht mit einer Dicke von unge fähr 500 nm wird durch ein Sputterverfahren auf der Oberfläche der zweiten Zwischenschicht-Isolierschicht 31 ausgebildet. Dann wird die Aluminiumverbindung durch ein Photolithographieverfahren und ein Trockenätzverfahren gemustert, wodurch eine Aluminium-Verbin dungsschicht 37 mit einer gewünschten Gestalt ausgebildet wird.

Bei dieser Ausführungsform sind die Siliziumschicht 1 und die Bitleitung 41a auf und in Kontakt mit der oberen Oberfläche der Isolierschicht 13 ausgebildet. Genauer ist es möglich, da die Siliziumschicht 1 und die Bitleitung 41a auf derselben Schicht ausgebildet sind, die Anzahl der Zwischenschicht-Isolierschichten zwischen der Siliziumschicht 1, der Bitleitung 41a bzw. der Ver bindungsschicht 37 verglichen mit einer Struktur der herkömmli chen Halbleitereinrichtung um eine Schicht zu reduzieren. In ei ner Struktur der Halbleitereinrichtung dieser Ausführungsform kann ein signifikanter Anstieg eines gestuften Oberflächenab schnittes der obersten Zwischenschicht-Isolierschicht aufgrund einer Mehrschichtstruktur verhindert werden. Das bedeutet, daß der gestufte Oberflächenabschnitt der obersten Zwischenschicht- Isolierschicht 31 um eine Zwischenschicht-Isolierschicht redu ziert werden kann. Die Verbindungsschicht 37 kann auf der Ober fläche der obersten Zwischenschicht-Isolierschicht mit hoher Prä zision gemustert werden. Darum kann verhindert werden, daß die Verbindungsschicht in ihrer Form fehlerhaft ausgebildet oder durch das Mustern durchtrennt wird.

In dem Fall, in dem ein SOI-MOSFET 10 wie in dem Fall dieser Aus führungsform verwendet wird, erscheinen gestufte Abschnitte, die durch die Gräben 61, 63 verursacht werden, in entsprechenden Si liziumschichten 1 aufgrund der Ausbildung der entsprechenden Si liziumschichten 1 als Inseln. Jedoch wird der Graben 61 mit der Siliziumnitridschicht 15a gefüllt, und der Graben 63 wird mit der Siliziumnitridschicht 15a und der Bitleitung 41a gefüllt. Die obere Oberfläche der Siliziumnitridschicht 15a und der Bitleitung 41a, die in die Gräben 61, 63 gefüllt sind, ist im wesentlichen (in der Höhe) mit der oberen Oberfläche der entsprechenden Sili ziumschichten 1 gleich. Als ein Ergebnis wird der gestufte Ab schnitt, der durch den Graben zwischen den Siliziumschichten 1 verursacht wird, reduziert, und eine im wesentlichen flache Ober fläche ist verwirklicht bzw. wird geschaffen.

Wie oben beschrieben ist es möglich, den gestuften Oberflächen abschnitt der obersten Zwischenschicht-Isolierschicht 31 zu redu zieren, da der gestufte Abschnitt, der durch den Graben zwischen den Siliziumschichten 1 verursacht wird, bei dieser Ausführungs form reduziert ist.

Da der gestufte Abschnitt, der durch den Graben zwischen den Si liziumschichten 1 verursacht wird, reduziert ist, steigt zusätz lich die Präzision zur Zeit des Musterns der Gateelektroden schicht 3, die sich auf den Siliziumschichten 1 erstreckt, an. Darum ist es nicht wahrscheinlich, daß bei der Gateelektroden schicht 3 eine fehlerhafte Ausbildung der Form oder eine Verbin dungstrennung auftritt, und die Herstellung des MOS-Transistors 10 mit einer gewünschten Eigenschaft wird erleichtert.

Es sollte bemerkt werden, daß der gekerbte bzw. eingeschnittene Abschnitt 1a bei dieser Ausführungsform in der Siliziumschicht 1 vorgesehen ist. Er ist so aufgebaut, daß die Bitleitung 41a und der Source/Drain-Bereich 7, der in der Siliziumschicht 1 ausge bildet ist, in dem gekerbten Abschnitt 1a miteinander in Kontakt sind. Die vorliegende Erfindung ist jedoch nicht darauf begrenzt. Im folgenden wird die Beschreibung einer zweiten und einer drit ten Ausführungsform gegeben, bei welchen der Source/Drain-Bereich in der Siliziumschicht und die Bitleitung ohne das Vorsehen eines gekerbten Abschnittes in der Siliziumschicht verbunden sind.

Wie die Fig. 22 und 23 zeigen, ist in der Siliziumschicht 101 ein gekerbter Abschnitt nicht vorgesehen. Ein gekerbter bzw. einge schnittener Abschnitt (Ausnehmung) ist in einem Teil der Silizi umnitridschicht 15a, die die Siliziumschicht 101 umgibt, vorgese hen. Eine Seitenwand der Siliziumschicht 101 ist in einem Teil des gekerbten Abschnittes der Siliziumnitridschicht 15a freige legt bzw. freigegeben. Eine Bitleitung 141a ist in Kontakt mit der freigelegten Seitenwand der Siliziumschicht 101 ausgebildet. Als ein Ergebnis werden der Source/Drain-Bereich 7 in der Silizi umschicht 101, der von beiden Transistoren 10 geteilt wird, und die Bitleitung 141a elektrisch verbunden.

Da der andere Aufbau im wesentlichen derselbe wie der der ersten Ausführungsform ist, wird die Beschreibung nicht wiederholt.

Wie die Fig. 24 und 25 zeigen, ist einer Siliziumschicht 201 kein gekerbter Abschnitt vorgesehen. In der Siliziumnitridschicht 15a, die die Siliziumschicht 201 umgibt, ist kein gekerbter Abschnitt vorgesehen. Eine Bitleitung 241a ist so ausgebildet, daß sie den Graben zwischen den Siliziumschichten 201 füllt. Eine leitende Schicht 242 ist in einer gewünschten Gestalt auf der Silizium schicht 201 und der Bitleitung 241a ausgebildet. Die leitende Schicht 242 verursacht, daß der Source/Drain-Bereich 7, der in der Siliziumschicht 201 ausgebildet ist, und die Bitleitung 241a elektrisch miteinander verbunden werden bzw. sind.

Bei der Beschreibung der ersten, der zweiten und der dritten Aus führungsform ist die vorliegende Erfindung auf eine Speicherzelle vom Ein-Transistor/Ein-Kondensator-Typ angewendet worden.

Bei der Halbleitereinrichtung der vorliegenden Erfindung sind die Halbleiterschicht und die erste leitende Schicht auf der oberen Oberfläche der ersten Isolierschicht in Kontakt mit dieser ausge bildet. Genauer sind die Halbleiterschicht und die erste leitende Schicht auf derselben Schicht ausgebildet. Darum ist es möglich, den gestuften Oberflächenabschnitt (d. h. eine Stufe in der Ober fläche) der Zwischenschicht-Isolierschicht, die am höchsten aus gebildet ist, zu reduzieren, und das Mustern der Verbindungs schicht auf der Oberfläche der Zwischenschicht-Isolierschicht präzise auszuführen. Als ein Ergebnis kann eine Störung bzw. feh lerhafte Ausbildung der Form bzw. der Gestalt der Zwischen schicht-Isolierschicht oder eine Durchtrennung bzw. Verbindungs trennung der Verbindungsschicht verhindert werden.

Claims

1. Halbleitereinrichtung mit
einem Halbleitersubstrat (11) mit einer Hauptoberflä che;
einer ersten Isolierschicht (13), die auf der Haupto berfläche des Halbleitersubstrates ausgebildet ist,
einer Mehrzahl von Halbleiterschichten (1, 101, 201) eines ersten Leitungstyps, die inselförmig auf und in Kontakt mit einer oberen Oberfläche der ersten Isolier schicht ausgebildet und in Matrixform angeordnet sind, wobei in den Halbleiterschichten jeweils ein erster und ein zweiter Dotierungsbereich (7) eines zweiten Lei tungstyps mit einem vorbestimmten Abstand ausgebildet sind, und jeweils auf einem Bereich, der zwischen dem ersten und dem zweiten Dotierungsbereich angeordnet ist, eine Gateelektrodenschicht (3) mit einer dazwi schen angeordneten Gateisolierschicht (5, 405) ausge bildet ist,
einer ersten leitenden Schicht (41a, 141a, 241a, 242), die jeweils mit den ersten Dotierungsbereichen (7) der Halbleiterschichten, die in einer Spalte der matrixför migen Anordnung benachbart zueinander angeordnet sind, verbunden ist und sich als Schicht auf dem gleichen Ni veau wie die inselförmigen Halbleiterschichten (1, 101, 201) auf und in Kontakt mit der oberen Oberfläche der ersten Isolierschicht (13, 413) erstreckt,
einer zweiten Isolierschicht (19), die auf der Halblei terschicht und der ersten leitenden Schicht ausgebildet ist und Öffnungen (19a) aufweist, die jeweils einen der zweiten Dotierungsbereiche (7) erreichen, und
einer Mehrzahl von zweiten leitenden Schichten (21), die getrennt voneinander auf der zweiten Isolierschicht (19) vorgesehen sind und durch die Öffnungen (19a) in Kontakt mit den entsprechenden zweiten Dotierungsberei chen stehen.

2. Halbleitereinrichtung nach Anspruch 1, dadurch ge kennzeichnet,
daß eine Seitenwandisolierschicht (15, 15a), die im we sentlichen die Seitenwände von jeder der Halbleiter schichten bedeckt, vorgesehen ist,
wobei die Seitenwandisolierschicht zwischen die in der Spaltenrichtung der Matrixform benachbart angeordneten Halbleiterschichten gefüllt ist, und die Seitenwandiso lierschicht und die erste leitende Schicht zwischen die in der Zeilenrichtung der Matrixform einander benach bart angeordneten Halbleiterschichten gefüllt sind.

3. Halbleitereinrichtung nach Anspruch 2, dadurch ge kennzeichnet, daß in den Bereichen, in denen die Seitenwände der Halblei terschichten (1, 101, 201), die der ersten leitenden Schicht (41a, 141a, 241a, 242), mit der sie zu verbin den sind, benachbart sind, die Seitenwände der Halblei terschichten nicht von der Seitenwandisolierschicht (15, 15a) bedeckt sind.

4. Halbleitereinrichtung nach Anspruch 3, dadurch ge kennzeichnet, daß jede der Halbleiterschichten (1) einen eingeschnittenen Abschnitt in einem Abschnitt (1a) aufweist, und daß die erste leitende Schicht (41a) in Kontakt mit der Seiten wand des eingeschnittenen Abschnitts (1a) ist.

5. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch ge kennzeichnet, daß eine Mehrzahl von oberen leitenden Schichten (242) vorgesehen ist, die jeweils die erste leitende Schicht (241a) mit den er sten Dotierungsbereichen (7) verbindet.

6. Verwendung einer Halbleitereinrichtung nach einem der An sprüche 1 bis 5 in einem DRAM, wobei die erste leitende Schicht (41a, 141a, 241a, 242) als Bitleitung dient und die zweiten leitenden Schichten (21) als Kondensatorelektrode dienen.

7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die entsprechenden Gateelektrodenschichten (3) der Halbleiterschichten (1, 101, 201), die in einer Zeile der Matrixform angeordnet sind, miteinander elektrisch verbunden sind.

8. Verfahren zur Herstellung einer Halbleitereinrich tung mit den Schritten:
Ausbilden einer ersten Isolierschicht (13) auf einer Hauptoberfläche eines Halbleitersubstrates (11),
Ausbilden einer Mehrzahl von inselförmigen Halbleiter schichten (1, 101, 201) eines ersten Leitungstyps auf der oberen Oberfläche der ersten Isolierschicht in Kon takt mit der oberen Oberfläche in einer matrixförmigen Anordnung,
Ausbilden jeweils einer Gateelektrodenschicht (3) auf einem Bereich einer Oberfläche von jeder der Halblei terschichten, wobei jeweils eine Gateisolierschicht (5) dazwischen angeordnet wird,
Ausbilden jeweils eines ersten und eines zweiten Dotie rungsbereiches (7) eines zweiten Leitungstyps in jeder der Halbleiterschichten mit einem vorbestimmten Abstand voneinander derart, daß ein Bereich der jeweiligen Halbleiterschicht, der direkt unter der Gateelektroden schicht angeordnet ist, zwischen den beiden Dotierungs bereichen angeordnet ist,
Ausbilden einer ersten leitenden Schicht (41a, 141a, 241a, 242), die jeweils mit den ersten Dotierungsberei chen der Halbleiterschichten, die in einer Spalte der matrixförmigen Anordnung benachbart zueinander angeord net sind, verbunden ist, und sich als Schicht auf dem gleichen Niveau wie die Halbleiterschichten (1, 101, 201) auf und in Kontakt mit der oberen Oberfläche der ersten Isolierschicht erstreckt,
Ausbilden einer zweiten Isolierschicht (19) auf der er sten Isolierschicht, wobei die zweite Isolierschicht die Halbleiterschicht und die erste Isolierschicht be deckt und Öffnungen (19a) aufweist, die jeweils einen der zweiten Dotierungsbereiche erreichen, und
Ausbilden einer Mehrzahl von voneinander getrennten zweiten leitenden Schichten (21) auf der zweiten Iso lierschicht und durch die Öffnung in Kontakt mit dem entsprechenden zweiten Dotierungsbereich.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß eine Seitenwandisolierschicht (15a) die Seitenwände von jeder der Halbleiterschichten (1, 101, 201) im we sentlichen bedeckend vorgesehen wird.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Seitenwandisolierschicht (15a) so hergestellt wird, daß in den Bereichen, in denen die Seitenwände der Halbleiterschichten (1, 101, 201), die der ersten lei tenden Schicht (41a, 141a, 241a, 242), mit der sie zu verbinden sind, benachbart sind, die Seitenwände der Halbleiterschichten nicht von der Seitenwandisolier schicht (15a) bedeckt sind.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die Halbleiterschichten (1) derart hergestellt wer den, daß jede der Halbleiterschichten (1) einen einge schnittenen Abschnitt in einem Abschnitt (1a) aufweist, und daß die erste leitende Schicht (41a) in Kontakt mit der Seitenwand des eingeschnittenen Abschnitts (1a) ist.

12. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß eine Mehrzahl von oberen leitenden Schichten (242) derart hergestellt wird, daß sie die erste leitende Schicht (241a) mit den ersten Dotierungsbereichen (7) verbinden.