DE4437960A1 - Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeichervor­ richtungen.

Insbesondere bezieht sie sich auf eine Halbleiterspeichervorrich­ tung, die eine Speichervorrichtung (SRAM: Static Random Access Memory = Statischer Speicher mit wahlfreiem Zugriff) aufweist, die willkürliches bzw. wahlfreies Schreiben und Lesen erlaubt.

Der SRAM ist als eine Art von Halbleiterspeichervorrichtung be­ kannt. Der SRAM weist gegenüber einem DRAM (Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zugriff) Vorteile dahingehend auf, daß kein Auffrischbetrieb benötigt wird und ein Speicherzustand stabil ist.

Fig. 24 ist ein Ersatzschaltbild einer SRAM-Speicherzelle vom Hochwiderstands-Lasttyp. Wie in Fig. 24 gezeigt ist, weist die Speicherzelle ein Paar von Hochwiderständen R1 und R2, die als eine Last dienen, und außerdem ein Paar von Treibertransistoren Q1 und Q2, genauso wie ein Paar von Zugriffstransistoren Q3 und Q4 auf.

Jeder der gepaarten Hochwiderstände R1 und R2 weist ein Ende auf, das mit einer Vcc-Stromversorgung 100 verbunden ist, und ein an­ deres Ende, das mit einem Speicherknoten N1 oder N2 verbunden ist, auf.

Jeder der paarweise vorhandenen Treibertransistoren Q1 und Q2 und jeder der paarweise vorhandenen Zugriffstransistoren Q3 und Q4 ist als ein MOS-Transistor (Metall-Oxid-Halbleiter) ausgebildet. Jeder der paarweise vorhandenen Transistoren Q1 und Q2 weist ei­ nen Sourcebereich, der mit GND (Massepotential) 112 verbunden ist, auf. Ein Drainbereich des Treibertransistors Q1 ist mit dem Speicherknoten N1 verbunden, und der Drainbereich des Treiber­ transistors Q2 ist mit dem Speicherknoten N2 verbunden. Ein Gate des Treibertransistors Q1 ist mit dem Speicherknoten N2 verbunden und ein Gate des Transistors Q2 ist mit dem Speicherknoten N1 verbunden.

Ein Bereich aus dem Paar von Source/Drain-Bereichen des Zugriffs­ transistors Q3 ist mit dem Speicherknoten N1 verbunden, und der andere Bereich der Source/Drain-Bereiche ist mit einer Bitleitung 107 verbunden. Ein Bereich aus dem Paar von Source/Drain-Berei­ chen des Zugriffstransistors Q4 ist mit dem Speicherknoten N2 verbunden, und der andere Bereich der Source/Drain-Bereiche ist mit einer Bitleitung 108 verbunden. Jeweils ein Gate der Zugriff­ stransistoren Q3 und Q4 ist mit einer Wortleitung 109 verbunden.

Es wird nun eine Speicherzellenstruktur eines herkömmlichen SRAM des Hochwiderstands-Lasttyps im folgenden beschrieben.

Die Fig. 25 bis 28 sind Draufsichten, die Ausschnitte der Spei­ cherzellenstruktur des herkömmlichen SRAM auf unterschiedlichen Niveaus bzw. Ebenen entsprechend der Reihenfolge von der niedrig­ sten Schicht zu der höchsten Schicht zeigen. Genauer zeigen die Fig. 25 und 26 Strukturen des Treibertransistorpaars Q1 und Q2 genauso wie des Zugriffstransistorpaars Q3 und Q4. Die Fig. 27 zeigt eine Struktur eines Hochwiderstandspaars R1 und R2, und die Fig. 28 zeigt eine Struktur der Bitleitungen.

Wie in Fig. 25 gezeigt ist, sind das Treibertransistorpaar Q1 und Q2 genauso wie das Zugriffstransistorpaar Q3 und Q4 auf einer Oberfläche eines Siliziumsubstrates 301 ausgebildet.

Der Treibertransistor Q1 weist einen Drainbereich 311b, einen Sourcebereich 311c, eine Gateisolierschicht (nicht gezeigt) und eine Gateelektrodenschicht 325a auf. Der Drainbereich 311b und der Sourcebereich 311c sind aus n-Typ-Diffusionsbereichen ausge­ bildet und voneinander zum Definieren eines Kanalbereiches zwi­ schen sich getrennt. Die Gateelektrodenschicht 325a liegt dem Kanalbereich mit der dazwischen angeordneten Gateisolierschicht gegenüber.

Der Treibertransistor Q2 weist einen Drainbereich 311d, einen Sourcebereich 311e, eine Gateisolierschicht (nicht gezeigt) und Gateelektrodenschicht 325b auf. Der Drainbereich 311d und der Sourcebereich 311e sind aus n-Typ-Diffusionsbereichen ausgebildet und voneinander zum Definieren eines Kanalbereiches zwischen sich getrennt. Die Gateelektrodenschicht 325b liegt dem Kanalbereich mit der dazwischen angeordneten Gateisolierschicht gegenüber.

Der Zugriffstransistor Q3 weist ein Paar von Source/Drain-Berei­ chen 311a und 311b, eine Gateisolierschicht (nicht gezeigt) und Gateelektrodenschicht 315 auf. Die Source/Drain-Bereiche 311a und 311b sind aus n-Typ-Diffusionsbereichen ausgebildet und vonein­ ander zum Definieren eines Kanalbereiches zwischen sich getrennt. Die Gateelektrode 315 liegt dem Kanalbereich mit der dazwischen angeordneten Gateisolierschicht gegenüber.

Der Zugriffstransistor Q4 weist ein Paar von Source/Drain-Berei­ chen 321a und 321b, eine Gateisolierschicht (nicht gezeigt) und Gateelektrodenschicht 315 auf. Die Source/Drain-Bereiche 321a und 321b sind aus n-Typ-Dotierstoffdiffusionsbereichen ausgebildet und voneinander zum Definieren eines Kanalbereiches zwischen sich getrennt. Die Gateelektrode 315 liegt dem Kanalbereich mit der dazwischen angeordneten Gateisolierschicht gegenüber.

Die Gateelektrodenschichten 315 der Zugriffstransistoren Q3 und Q4 sind aus einer einzelnen leitenden Schicht ausgebildet und sie sind integral (einstückig) mit den Gateelektrodenschichten eines Paares von Speicherzellen ausgebildet, die lateral (d. h. in der Zeilenrichtung, die durch den Pfeil X angezeigt ist) miteinander ausgerichtet sind, und sie bilden die Wortleitung.

Der Drainbereich 311b des Treibertransistors Q1 und der Source/- Drain-Bereich 311b des Zugriffstransistors Q3 sind aus einem ein­ zelnen n-Typ-Diffusionsbereich ausgebildet. Der Sourcebereich 311c des Treibertransistors Q1 und der Sourcebereich 311e des Treibertransistors Q2 sind miteinander über einen n-Typ-Dotier­ stoffdiffusionsbereich 311f verbunden und aus einem einzelnen n- Typ-Diffusionsbereich ausgebildet.

Die Gateelektrodenschicht 325a des Treibertransistors Q1, die Gateelektrodenschicht 325b des Treibertransistors Q2, und die Gateelektrodenschichten 315 der Zugriffstransistoren Q3 und Q4 sind aus Verbundschichten ausgebildet, von denen jede aus poly­ kristallinem Silizium, das mit Dotierstoff dotiert ist (wird im folgenden als "dotiertes polykristallines Silizium" bezeichnet) und Silizid mit hohem Schmelzpunkt gemacht, und sie sind aus elektrisch leitenden Schichten ausgebildet, die in dem selben Niveau (die selbe Ebene) angeordnet sind. Trennende Oxidschichten sind in Abschnitten ausgebildet, die nicht die n-Typ-Diffusions­ bereiche und Kanalbereiche sind.

Wie in Fig. 26 gezeigt ist, sind die Gateelektrodenschichten 325a, 325b und 315 mit einer Isolierschicht (nicht gezeigt) be­ deckt. Diese Isolierschicht ist mit Kontaktlöchern 331h, 333h und 331i vorgesehen. Das Kontaktloch 331h erreicht Abschnitte der Gateelektrodenschicht 325a und des n-Typ-Diffusionsbereiches 321b. Das Kontaktloch 333h erreicht Abschnitte der Gateelektro­ denschicht 325b und des n-Typ-Diffusionsbereiches 333. Die Kon­ taktlöcher 331h und 333h sind sogenannte geteilte Direktkontakt­ löcher. Das Kontaktloch 331i erreicht den n-Typ-Diffusionsbereich 311d.

Eine erste dotierte polykristalline Siliziumschicht 331 ist in Kontakt mit der Gateelektrodenschicht 325a des n-Typ-Diffusions­ bereiches 321b durch das Kontaktloch 331h, und sie ist außerdem in Kontakt mit dem Drainbereich 311d des Treibertransistors Q1 durch das Kontaktloch 331i. Eine zweite dotierte polykristalline Siliziumschicht 333 ist in Kontakt mit dem Source/Drain-Bereich 311b des Zugriffstransistors Q3 und der Gateelektrodenschicht 325b durch das Kontaktloch 333h.

Wie in Fig. 27 gezeigt ist, sind die erste und die zweite dotier­ te polykristalline Siliziumschicht 331 und 333 mit einer Isolier­ schicht (nicht gezeigt) bedeckt. Diese Isolierschicht ist mit Öffnungen 341i und 341h vorgesehen, die Abschnitte der Oberflä­ chen der ersten und der zweiten polykristallinen Siliziumschicht 331 und 333 frei geben. Es ist außerdem eine Widerstandsschicht 341, die aus polykristallinem Silizium ausgebildet ist, vorgese­ hen, die in Kontakt mit der zweiten dotierten polykristallinen Siliziumschicht 333 über bzw. durch die Öffnung 341h und in Kon­ takt mit der ersten dotierten polykristallinen Siliziumschicht über bzw. durch die Öffnung 341i ist.

Die Widerstandsschicht 341 weist Bereiche 341a, 341c und 341e, die mit n-Typ-Dotierstoff dotiert sind und im folgenden als "do­ tierte Bereiche" bezeichnet werden, und Bereiche 341b und 341d, die nicht mit Dotierstoff dotiert sind und im folgenden als "nicht-dotierte Bereiche" bezeichnet werden, auf. Die dotierten Bereiche 341a und 341c sind in Kontakt mit der zweiten bzw. der ersten dotierten polykristallinen Siliziumschicht 333 bzw. 331 über die Öffnungen 341h bzw. 341i. Die nicht-dotierten Bereiche 341b und 341d erstrecken sich von den dotierten Bereichen 341a bzw. 341a aus in derselben Richtung. Die nicht-dotierten Bereiche 341b und 341d weisen einen hohen Widerstandswert auf und bilden die Hochwiderstände R1 bzw. R2. Der dotierte Bereich 341e ist mit den Enden der nicht-dotierten Bereiche 341b und 341d verbunden und wird als eine Vcc-Verbindung der Speicherzelle verwendet.

Wie in Fig. 28 gezeigt ist, ist die Widerstandsschicht 341 mit einer Isolierschicht (nicht gezeigt) bedeckt. Diese Isolier­ schicht ist mit Kontaktlöchern 351h und 351i vorgesehen, die Be­ reiche der Oberflächen der Source/Drain-Bereiche 311a bzw. 321a der Zugriffstransistoren Q3 bzw. Q4 erreichen. Aluminium(Al)-Ver­ bindungsschichten 351a und 351b sind durch die Kontaktlöcher 351h bzw. 351i in Kontakt mit den Source/ Drain-Bereichen 311 bzw. 321a. Die Aluminium-Verbindungsschichten 351a und 351b werden als Bitleitungen verwendet.

Die in Fig. 25 gezeigte herkömmliche Speicherzellenstruktur ist zum Beispiel in TOMOHISA et al, IEEE JOURNAL OF SOLID-STATE CIR- CUITS, VOL.SC-22, Nr. 5, OCTOBER 1987, S. 727-732 offenbart.

Der herkömmliche SRAM weist die oben beschriebene Speicherzellen­ struktur auf. Jedoch ist es schwierig (1) die longitudinale Größe (d. h. die Abmessungen in Längenrichtung) und (2) die laterale Größe (d. h. die Abmessungen in Breitenrichtung) der Speicherzel­ lenstruktur des herkömmlichen SRAM zu reduzieren, so daß eine hohe Integration der Struktur schwierig ist. Dies wird im folgen­ den im Detail beschrieben.

(1) Longitudinale Größe

Wie in Fig. 25 gezeigt ist, sind der Source-Bereich 311c des Treibertransistors Q1 und der Source-Bereich 311e des Treiber­ transistors Q2 miteinander über den n-Typ-Diffusionsbereich 311f in der herkömmlichen Speicherzellenstruktur verbunden. Aufgrund des Vorsehens des n-Typ Diffusionsbereiches 311f in dieser Art ist die Breite des Diffusionsbereiches 311f und die Breite der Trennoxidschicht, die zum Trennen des Diffusionsbereiches 311f von den anderen Diffusionsbereichen vorgesehen ist, wesentlich. Darum erhöht die totale Breite Lv1 des Diffusionsbereiches 311f und der Trennoxidschicht die longitudinale Größe Lv0 (d. h. die Größe in Spaltenrichtung, die durch den Pfeil Y angezeigt ist) der Speicherzelle.

(2) Laterale Größe

In der herkömmlichen Speicherzellenstruktur sind die Gates von paarweise vorgesehenen Zugriffstransistoren Q3 und Q4 aus dersel­ ben leitenden Schicht 315 und integral mit der Wortleitung ausge­ bildet. Die Gateelektrodenschicht 315 muß elektrisch von den Ga­ teelektrodenschichten 325a und 352b der Treibertransistoren Q1 und Q2 getrennt sein, da diese unabhängig gesteuert werden müs­ sen. Wenn man das in Betracht zieht, ist es nicht zu bevorzugen, die Treibertransistoren Q1 und Q2 in einem Bereich zwischen den Zugriffstransistoren Q3 und Q4 anzuordnen, da diese Anordnung irrtümlicher- bzw. fehlerhafterweise eine Verbindung zwischen der Gateelektrodenschicht 315 und den Gateelektrodenschichten 325a und 325b verursachen kann.

Der Treibertransistor Q1 kann an einer Seite (z. B. der oberen Seite in der Figur) der Gateelektrodenschicht 315 angeordnet wer­ den, und der Treibertransistor Q2 kann an der anderen Seite (z. B. der unteren Seite in der Figur) angeordnet werden. Jedoch ist es notwendig, das Gate des Treibertransistors Q1 mit dem Drain des Treibertransistors Q2 und das Gate des Treibertransistors Q2 mit dem Drain des Treibertransistors Q1 zu verbinden. Bei der obigen Anordnung ist es daher unvermeidbar, das die Gateelektroden­ schichten der Treibertransistoren Q1 und Q2 die Gateelektroden­ schicht 315 der Zugriffstransistoren Q3 und Q4 kreuzen bzw. über­ queren.

Selbst falls das gegenseitige Kreuzen der Gateelektrodenschichten vermieden würde, wäre es notwendig, einen ausgedehnten Diffu­ sionsbereich vorzusehen, der die Verbindung zwischen den Source­ bereichen der Treibertransistoren Q1 und Q2 bildet. Darum wäre es notwendig, eine große Breite für das Vorsehen des ausgedehnten Diffusionsbereiches und ebenso für einen Bereich zum Trennen der­ selben von den anderen Diffusionsbereichen zu sichern, bzw. zu reservieren, was in einem nachteiligen Anstieg der Größe resul­ tieren würde.

Aufgrund des obigen Grundes ist es wünschenswert, die Treiber­ transistoren Q1 und Q2 auf derselben Seite der Gateelektroden­ schicht 315 anzuordnen. Als Folge ist es, falls die Gates der Zugriffstransistoren Q3 und Q4 aus derselben leitenden Schicht ausgebildet werden, zu bevorzugen, die in Fig. 25 gezeigte Struk­ tur zu verwenden, wenn die hohe Integration und andere Dinge in Betracht gezogen werden.

Bei der in Fig. 25 gezeigten Struktur ist daher der Treibertran­ sistor Q2 longitudinal (in der Spaltenrichtung, die durch den Pfeil Y angezeigt ist) mit dem Zugriffstransistor Q3 ausgerich­ tet, und der Zugriffstransistor Q4 ist lateral (in der Zeilen­ richtung, die durch den Pfeil X angezeigt ist) mit dem Zugriff­ stransistor Q3 ausgerichtet. Außerdem sind bezüglich des Treiber­ transistors Q1 der Zugriffstransistor Q4 longitudinal und der Treibertransistor Q2 lateral ausgerichtet, d. h. in einer Linie angeordnet. Darum sind der Treibertransistor Q1 und der Zugriff­ stransistor Q3 zueinander diagonal ausgerichtet, und der Treiber­ transistor Q2 und der Zugriffstransistor Q4 sind diagonal zuein­ ander ausgerichtet.

Aufgrund der obigen Anordnung ist es notwendig, den Diffusions­ bereich zum Ausführen der Verbindung zwischen dem Source/Drain- Bereich 311b des Zugriffstransistors Q3 und dem Drain-Bereich 311 des Treibertransistors Q1 diagonal auszudehnen. In diesem Fall enthält die Größe bzw. der Abstand zwischen den Treibertransisto­ ren Q1 und Q2 die Breite W1 der Trennoxidschicht und die Breite W2 des Diffusionsbereiches. Als ein Ergebnis weist die Speicher­ zelle eine große laterale Abmessung LH auf, die um die Breite W2 des Diffusionsbereiches größer als in dem Fall ist, in dem die Größe bzw. der Abstand zwischen den Treibertransistoren Q1 und Q2 gleich der Breite der Trennoxidschicht ist.

Durch die bezüglich den obigen Punkten (1) und (2) genannten Gründe ist es schwierig, die longitudinalen und lateralen Abmes­ sungen bei der herkömmlichen Speicherzellenstruktur zu reduzie­ ren. Darum ist es schwierig, die planare (ebene) Layoutfläche zum Zwecke hoher Integration zu reduzieren.

Veröffentlichungen wie S. Schuster et al., 1984 IEEE INTERNATIO- NAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPERS, S. 226-227 und die japanische Patentschrift Nr. 3-73 146 (1991) haben Strukturen offenbart, die für eine hohe Integration geeig­ neter sind als die bereits beschriebene Speicherzellenstruktur. Die Speicherzellenstruktur eines SRAM, die in der Veröffentli­ chung offenbart ist, wird im folgenden beschrieben.

Fig. 29 ist eine schematische Draufsicht, die einen Abschnitt der Speicherzellenstruktur eines SRAM zeigt, die in der Veröffentli­ chung offenbart ist. Fig. 29 entspricht der Draufsicht aus Fig. 25. Derart zeigt Fig. 29 Strukturen eines Treibertransistorpaars Q1 und Q2 und ebenso eines Zugriffstransistorpaars Q3 und Q4, die die Speicherzellenstruktur eines SRAM bilden.

Verglichen mit der bereits beschriebenen herkömmlichen Technik weist die in Fig. 29 gezeigte Speicherzellenstruktur unterschied­ liche Merkmale darin auf, daß (i) die Zugriffstransistoren Q3 und Q4 mit unabhängigen Wortleitungen vorgesehen sind, d. h. mit Wortleitungen einer sogenannten aufgeteilten Wortleitungsstruk­ tur, und daß (ii) die Sourcebereiche 411c und 421c der Treiber­ transistoren Q1 und Q2 miteinander durch einen Diffusionsbereich verbunden sind.

Die Speicherzellenstruktur verwendet die aufgeteilte Wortlei­ tungsstruktur. Dieses gibt eine größere Freiheit der Anordnung der Zugriffstransistoren Q3 und Q4 verglichen mit der herkömmli­ chen Speicherzellenstruktur.

Genauer gesagt, da die Wortleitungen 415a und 415b, die die Ga­ teelektrodenschichten der Zugriffstransistoren Q3 und Q4 bilden, unabhängig voneinander sind, ist es nicht notwendig, die Zugriff­ stransistoren Q3 und Q4 nebeneinander anzuordnen. Darum ist es möglich, den Drainbereich 411b des Treibertransistors Q1 und den Source/Drain-Bereich 411b des Zugriffstransistors Q3 an Positio­ nen anzuordnen, die eine leichte Verbindung erlauben. Außerdem können der Drainbereich 421b des Treibertransistors Q2 und der Source/Drain-Bereich 421b des Zugriffstransistors Q4 an Positio­ nen angeordnet werden, die eine leichte Verbindung erlauben.

Dementsprechend ist es nicht notwendig, die in Fig. 25 gezeigte herkömmliche Struktur zu verwenden, bei der sich der Diffusions­ bereich zum Ausführen der Verbindung zwischen dem Source/Drain- Bereich des Zugriffstransistors Q3 (oder Q4) und dem Drainbereich des Treibertransistors Q1 (oder Q2) diagonal erstreckt. Da der Diffusionsbereich sich nicht diagonal erstreckt, kann die Größe bzw. der Abstand W3 zwischen den Treibertransistoren Q1 und Q2 gleich der Breite der Trennoxidschicht sein. Darum ist es mög­ lich, die laterale Größe bzw. Abmessung des flächigen Layouts der Speicherzelle zu reduzieren.

GND-Leitungen (Masseleitungen) 431a und 431b sind mit Sourcebe­ reichen 411c und 421c der Treibertransistoren Q1 und Q2 durch Kontaktlöcher 431a und 431b verbunden. Diese GND-Leitungen 431a und 431b verbinden die Sourcebereiche 411c bzw. 421c mit dem Mas­ sepotential. Darum ist es nicht notwendig, bei diese SRAM-Spei­ cherzelle den Diffusionsbereich zum Verbinden der Sourcebereiche 411c und 421c der Treibertransistoren Q1 und Q2 zu verwenden. Als Folge wird die Breite des Diffusionsbereiches und die Breite der Trennoxidschicht zum Trennen dieses Diffusionsbereiches von ande­ ren Diffusionsbereichen eliminiert. Dementsprechend kann die lon­ gitudinale Abmessung bzw. Größe des flächigen Layouts der Spei­ cherzelle um einen Wert, der den eliminierten Breiten entspricht, reduziert werden.

Bei dieser Speicherzellenstruktur sind jedoch die Gateelektroden (Wortleitungen) der Zugriffstransistoren Q3 und Q4 unabhängig voneinander. Darum werden die Breite einer Wortleitung und ebenso die Breite, mit der die Wortleitung von anderen leitenden Schich­ ten inklusive der Gateelektrodenschicht des Treibertransistors getrennt ist, und andere zu der Größe bzw. Abmessung der Spei­ cherzellenstruktur, die in Fig. 25 gezeigt ist, hinzugefügt. Dar­ um ist die longitudinale Abmessung des flächigen Layouts der Speicherzellenstruktur, die in Fig. 29 gezeigt ist, im wesentli­ chen gleich der Abmessung der herkömmlichen Speicherzellenstruk­ tur, die in Fig. 25 gezeigt ist.

Wie oben beschrieben worden ist, kann die in Fig. 29 gezeigte Speicherzellenstruktur mindestens die laterale Abmessung des flä­ chigen Layouts verglichen mit der herkömmlichen Struktur reduzie­ ren.

Jedoch ist die Speicherzellenstruktur ähnlich bzw. gleich der herkömmlichen Struktur in Verbindung mit den folgenden Punkten (a) und (b). (a) Die Gateelektrodenschichten 415a und 415b er­ strecken sich zwischen einer Mehrzahl von Speicherzellen, die in der Zeilenrichtung angeordnet sind, um so selbst als die Wortlei­ tung zu dienen. (b) Die Gateelektrodenschichten 415a und 415b und ebenso die Gateelektrodenschichten 415a und 415b werden durch Mustern derselben Schicht ausgebildet. Darum ist die in Fig. 29 gezeigte Speicherzellenstruktur für eine weitere Integration nicht geeignet, wie im folgenden beschrieben wird.

Fig. 30 ist eine Draufsicht auf eine Struktur, die zwei Bit ent­ spricht, und zum Darstellen der Tatsache verwendet wird, daß die in Fig. 29 gezeigte Speicherzellenstruktur für die höhere Inte­ gration nicht geeignet bzw. passend ist. Wie in Fig. 30 gezeigt ist, erstrecken sich jeweils die Gateelektrodenschichten 415a und 415b über den Speicherzellenbereich in der durch den Pfeil X an­ gezeigten lateralen Richtung. Darum enthält die longitudinale Abmessung (in der Richtung, die durch den Pfeil Y angezeigt ist) des flächigen Layouts der Speicherzelle jeweils die Breiten Lh der Gateelektrodenschichten 415a und 415b.

Da die Gateelektrodenschichten 425a und 425b der Treibertransi­ storen Q1 und Q2 unabhängig von den Gateelektrodenschichten 415a und 415b der Zugriffstransistoren Q3 und Q4 gesteuert werden müs­ sen, müssen diese voneinander getrennt sein. Die Gateelektroden­ schichten 415a und 415b sind durch Mustern derselben Schicht wie die Gateelektrodenschichten 425a und 425b ausgebildet. Darum wird die Breite Lg zur Trennung zum Ausbilden eines Abstandes und zum Trennen der Gateelektrodenschichten 415a und 415b von den Gatee­ lektrodenschichten 425a und 425b benötigt. Dementsprechend ent­ hält die longitudinale Abmessung des flächigen Layouts der Spei­ cherzelle die Breite Lg, durch die jeweils die Gateelektroden­ schichten 415a und 415b von den Gateelektrodenschichten 425a oder 425b getrennt sind.

Wie oben beschrieben ist, benötigt die in Fig. 29 gezeigte Spei­ cherzellenstruktur die Breiten Lh der Gateelektrodenschichten (Wortleitungen) 415a und 415b und die Breiten Lg zum Ausbilden eines Abstandes zwischen diesen und zum Trennen derselben. Dem­ entsprechend ist diese Speicherzellenstruktur nicht notwendiger­ weise für eine höhere Integration geeignet.

Es ist Aufgabe der Erfindung, eine Speicherzellenstruktur eines SRAM anzugeben, die eine kleine planare Layoutfläche aufweist und für hohe Integration geeignet ist.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrich­ tung nach Anspruch 1 oder 3.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn­ zeichnet.

Eine Halbleiterspeichereinrichtung nach einem Aspekt der Erfin­ dung, die eine statische Speicherzelle mit einem Paar von Zu­ griffstransistoren und einem Paar von Treibertransistoren, die in einem Speicherzellenbereich angeordnet sind, aufweist, weist auf: ein Halbleitersubstrat, einen ersten Zugriffstransistor, einen zweiten Zugriffstransistor, einen ersten Treibertransistor, einen zweiten Treibertransistor, eine Isolierschicht und eine leitende Schicht. Das Halbleitersubstrat weist eine Hauptoberfläche auf. Der erste Zugriffstransistor weist eine Gateelektrodenschicht, die auf der Hauptoberfläche des Halbleitersubstrates mit einer dazwischen angeordneten Gateisolierschicht ausgebildet ist, auf. Der zweite Zugriffstransistor weist eine Gateelektrodenschicht, die auf der Hauptoberfläche des Halbleitersubstrates mit einer dazwischen angeordneten Gateisolierschicht ausgebildet und von der Gateelektrodenschichten des ersten Zugriffstransistors ge­ trennt ist, auf. Der erste Treibertransistor weist eine Gateelek­ trodenschicht, die auf der Hauptoberfläche des Halbleitersubstra­ tes mit einer dazwischen angeordneten Gateisolierschicht ausge­ bildet ist, auf. Die Isolierschicht ist über und um die Gateelek­ trodenschicht jedes Transistors herum ausgebildet und weist ein erstes Kontaktloch, das die obere Oberfläche der Gateelektroden­ schicht des ersten Zugriffstransistors erreicht, und ein zweites Kontaktloch, daß die obere Oberfläche der Gateelektrodenschicht des zweiten Zugriffstransistors erreicht, auf. Die leitende Schicht ist auf der Isolierschicht ausgebildet und mit den Gate­ elektrodenschichten des ersten und des zweiten Zugriffstransi­ stors über das erste und das zweite Kontaktloch verbunden ist.

Entsprechend des obigen Aspektes kann die leitende Schicht, die auf der Isolierschicht ausgebildet und mit den Gateelektroden­ schichten des ersten und des zweiten Zugriffstransistors verbun­ den ist, zum Beispiel als eine Wortleitung verwendet werden. Ent­ sprechend dieser Struktur ist es nicht notwendig, die Gateelek­ trodenschicht selbst als die Wortleitung zu verwenden. Darum ist es nur notwendig, jede Gateelektrodenschicht an einer Position anzuordnen, die einem Kanalbereich des Zugriffstransistors gegen­ überliegt. Andererseits, falls die Gateelektrodenschicht als die Wortleitung verwendet würde, wäre es notwendig, die Wortleitung sich über die Speicherzelle erstrecken zu lassen. Daher ist es entsprechend der obigen Struktur, die die Gateelektrodenschicht nicht als die Wortleitung verwendet, nicht notwendig, die Gatee­ lektrodenschicht sich über die Speicherzelle erstrecken zu las­ sen, so daß die ebene Fläche, die durch die Gateelektrodenschicht in der Speicherzelle eingenommen wird, reduziert werden kann. Dementsprechend ist es möglich, die ebene Fläche des Layouts (des Entwurfs) der Speicherzelle entsprechend der Reduzierung der Flä­ che der Gateelektrodenschicht zu reduzieren.

Im allgemeinen werden die Gateelektrodenschichten des ersten und des zweiten Treibertransistors genauso wie die Gateelektroden­ schichten des ersten und des zweiten Zugriffstransistors durch Mustern derselben Schicht ausgebildet. In der Speicherzellen­ struktur eines SRAM müssen die Gateelektrodenschichten der Trei­ bertransistoren und der Zugriffstransistoren voneinander zur un­ abhängigen Steuerung der Gates dieser Transistoren getrennt sein.

Entsprechend des obigen Aspekts der Erfindung können, da die ebe­ ne Fläche, die durch die Gateelektrodenschicht in dem Zugriffs­ transistor eingenommen wird, reduziert ist, die Gateelektoden­ schichten der Treibertransistoren freier angeordnet werden. Dies ermöglicht ebenfalls eine Reduzierung der ebenen Layoutfläche der Speicherzelle.

Eine Halbleiterspeichereinrichtung nach einem anderen Aspekt der Erfindung weist eine Mehrzahl von Speicherzellen, eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungspaaren auf. Die Mehrzahl der Speicherzellen ist in Zeilen und Spalten auf einer Hauptoberfläche eines Halbleitersubstrates angeordnet, und sie weisen jeweils einen ersten Treibertransistor, einen zweiten Treibertransistor, einen ersten Zugriffstransistor und einen zweiten Zugriffstransistor auf. Der erste Treibertransistor weist ein Paar von Source/Drain-Bereichen, die an der Hauptoberfläche des Halbleitersubstrates ausgebildet sind, und eine Gateelektro­ denschicht, die auf einem Abschnitt der Hauptoberfläche des Halb­ leitersubstrates zwischen den Source/Drain-Bereichen mit einer dazwischen angeordneten Gateisolierschicht ausgebildet ist, auf. Der zweite Treibertransistor weist ein Paar von Source/Drain-Be­ reichen, die in der Hauptoberfläche des Halbleitersubstrates aus­ gebildet sind, und eine Gateelektrodenschicht, die auf einem Ab­ schnitt der Hauptoberfläche des Halbleitersubstrates zwischen den Source/Drain-Bereichen mit einer dazwischen angeordneten Gateiso­ lierschicht ausgebildet ist, auf. Der erste Zugriffstransistor weist ein Paar von Source/Drain-Bereichen, die in der Hauptober­ fläche des Halbleitersubstrates ausgebildet sind, und eine Gatee­ lektrodenschicht, die auf einem Abschnitt auf der Hauptoberfläche des Halbleitersubstrates zwischen den Source/Drain-Bereichen mit einer dazwischen angeordneten Gateisolierschicht ausgebildet ist, auf. Der zweite Zugriffstransistor weist ein Paar von Source/ Drain-Bereichen, die auf der Hauptoberfläche des Halbleitersub­ strates ausgebildet sind, und eine Gateelektrodenschicht, die auf einem Abschnitt der Hauptoberfläche des Halbleitersubstrates zwi­ schen den Source/Drain-Bereichen mit einer dazwischen angeordne­ ten Gateisolierschicht ausgebildet ist, auf. Die Gateelektroden­ schichten des ersten und des zweiten Treibertransistors und des ersten und des zweiten Zugriffstransistors sind in einer gemein­ samen ersten leitenden Schicht ausgebildet und voneinander ge­ trennt. Die Mehrzahl der Wortleitungen ist in einer Mehrzahl von Zeilen angeordnet, und jede von ihnen weist eine erste leitende Wortleitungs-Schicht und eine zweite leitende Wortleitungs­ schicht auf. Die erste leitende Wortleitungs-Schicht ist in einer Schicht über der Gateelektrodenschicht des Zugriffstransistors der Speicherzelle ausgebildet und elektrisch mit den Gateelektro­ denschichten des ersten Zugriffstransistors in der Mehrzahl von Speicherzellen, die in der entsprechenden Zeile angeordnet sind, verbunden. Die zweite leitende Wortleitungs-Schicht ist in einem Niveau über der Gateelektrodenschicht des Zugriffstransistors der Speicherzelle ausgebildet und elektrisch mit den Gateelektroden­ schichten der zweiten Zugriffstransistoren in der Mehrzahl von Speicherzellen, die in der entsprechenden Zeile angeordnet sind, verbunden. Die leitenden Schichten für die erste und die zweite Wortleitung sind elektrisch miteinander verbunden und aus einer gemeinsamen zweiten leitenden Schicht ausgebildet. Die Mehrzahl der Bitleitungspaare sind in einer Mehrzahl von Spalten angeord­ net und weisen jeweils eine erste Bitleitung und eine zweite Bit­ leitung auf. Die erste Bitleitung ist einer Schicht über der Ga­ teelektrodenschicht des Zugriffstransistors der Speicherzelle ausgebildet und elektrisch mit einem der Source/Drain-Bereiche von jedem der ersten Zugriffstransistoren in der Mehrzahl von Speicherzellen, die in der entsprechenden Spalte angeordnet sind, verbunden. Die zweite Bitleitung ist in einer Schicht über der Gateelektrodenschicht des Zugriffstransistors der Speicherzelle ausgebildet und elektrisch mit einem der Source/Drain-Bereiche von jedem der zweiten Zugriffstransistoren in der Mehrzahl von Speicherzellen, die in der entsprechenden Spalte angeordnet sind, verbunden. Die erste und die zweite Bitleitung sind aus einer dritten leitenden Schicht, die unterschiedlich von der zweiten leitenden Schicht ist, ausgebildet.

Entsprechend des anderen Aspekts der Erfindung dient die erste leitende Wortleitungs-Schicht, die in dem Niveau über der Gatee­ lektrodenschicht des Zugriffstransistors ausgebildet ist, als die Wortleitung. Darum ist es nicht notwendig, die Gateelektroden­ schicht selbst als die Wortleitung zu verwenden. Dementsprechend ist es nur notwendig, die Gateelektrodenschicht in einem Bereich vorzusehen, der dem Kanalbereich des Zugriffstransistors gegen­ überliegt. Während dessen ist es, falls die Gateelektrodenschicht als die Wortleitung verwendet würde, notwendig, sich die Wortlei­ tung über die Speicherzelle erstrecken zu lassen. Daher ist es, falls die Gateelektrodenschicht nicht als die Wortleitung verwen­ det wird, nicht notwendig, die Gateelektrodenschicht sich über die Speicherzelle erstreckend vorzusehen, so daß es möglich ist, die ebene Fläche, die durch die Gateelektrodenschicht in der Speicherzelle eingenommen wird, zu reduzieren. Dementsprechend kann die ebene Layoutfläche der Speicherzelle entsprechend der Reduzierung der Fläche der Gateelektrodenschicht reduziert wer­ den.

Die Gateelektrodenschichten des ersten und des zweiten Treiber­ transistors und die Gateelektrodenschichten des ersten und des zweiten Zugriffstransistors werden im allgemeinen durch Mustern derselben Schicht ausgebildet. Bei der Speicherzellenstruktur ei­ nes SRAM ist es notwendig, die entsprechenden Gateelektroden­ schichten voneinander zum Erreichen einer unabhängigen Steuerung der Gates der Treibertransistoren und der Zugriffstransistoren zu trennen.

Entsprechend des obigen Aspektes kann, da die ebene Fläche, die durch die Gateelektrodenschicht in dem Zugriffstransistor einge­ nommen wird, wie oben beschrieben reduziert ist, die Gateelektro­ denschicht des Treibertransistors freier angeordnet werden. Das ermöglicht ebenfalls die Reduzierung der ebenen Layoutfläche der Speicherzelle.

Bei einer Halbleiterspeichereinrichtung nach einer bevorzugten Ausführungsform der Erfindung sind die Source/Drain-Bereiche des ersten Treibertransistors in jeder Speicherzelle in der Zeilen­ richtung ausgerichtet. Die paarweise vorgesehenen Source/Drain- Bereiche des zweiten Treibertransistors sind in der Zeilenrich­ tung ausgerichtet. Die paarweise vorgesehenen Source/Drain-Berei­ che des ersten Zugriffstransistors sind in der Spaltenrichtung so aus ausgerichtet, daß der andere der Source/Drain-Bereiche nahe eines zentralen Punktes der Speicherzelle angeordnet ist. Die paarweise vorgesehenen Source/Drain-Bereichen des zweiten Zu­ griffstransistors sind in der Spaltenrichtung so ausgerichtet, daß der andere der Source/Drain-Bereiche nahe des zentralen Punk­ tes angeordnet ist. Einer der Source/Drain-Bereiche, die nahe des zentralen Punktes angeordnet sind, des ersten Treibertransistors und der andere der Source/Drain-Bereiche des ersten Zugriffs­ transistors sind elektrisch miteinander über einen Dotierungsbe­ reich, der in der Hauptoberfläche des Halbleitersubstrates ausge­ bildet ist, verbunden. Einer der Source/Drain-Bereiche, der nahe des zentralen Punktes angeordnet ist, des zweiten Treibertransi­ stors und der andere der Source/Drain-Bereiche des zweiten Zu­ griffstransistors sind elektrisch miteinander über einen Dotie­ rungsbereich, der in der Hauptoberfläche des Halbleitersubstrates ausgebildet ist, verbunden. Eine Leitung, die sich von der Gate­ elektrodenschicht des ersten Zugriffstransistors in der Zeilen­ richtung erstreckt, kreuzt die Gateelektrodenschicht des ersten Treibertransistors. Eine Leitung, die sich von der Gateelektro­ denschicht des zweiten Zugriffstransistors in der Zeilenrichtung erstreckt, kreuzt die Gateelektrodenschicht des zweiten Treiber­ transistors.

Entsprechend der bevorzugten Ausführungsform der Erfindung, da der Source/Drain-Bereich des einen (oder des anderen) der Zu­ griffstransistoren, die die Speicherzelle bilden, aus dem selben Dotierungsbereich wie der Drainbereich des einen (oder des ande­ ren) der Treibertransistoren ausgebildet ist, ist es nicht not­ wendig, eine trennende und isolierende Schicht vorzusehen, die benötigt würde, falls die obigen Bereiche getrennt voneinander ausgebildet wären. Darum kann die ebene Layoutfläche der Spei­ cherzelle entsprechend der Eliminierung der trennenden und iso­ lierenden Schicht reduziert werden. Dementsprechend ist der SRAM mit der obigen Speicherzellenstruktur für die höhere Integration geeignet.

Bei der Halbleiterspeichereinrichtung nach einer anderen bevor­ zugten Ausführungsform weisen die erste und die zweite leitende Wortleitungs-Schicht, die jede der Wortleitungen bilden, und die leitende Masseschicht jeweils eine Doppelschicht (zwei Schich­ ten), die eine polykristalline Siliziumschicht und eine Silizid­ schicht mit hohem Schmelzpunkt enthält, auf.

Bei der Halbleiterspeichereinrichtung entsprechend der obigen Ausführungsform sind jeweils die erste und die zweite leitende Wortleitungsschicht und die leitende Masseleitung aus der Doppel­ schicht ausgebildet, die die polykristalline Siliziumschicht und eine Silizidschicht mit hohem Schmelzpunkt enthält. Darum über­ steigen die Widerstände der ersten und der zweiten leitenden Wortleitungs-Schicht und der leitenden Masseleitung 15 Ω/ nicht, und sie sind daher kleiner als die einer dotierten polykristalli­ nen Siliziumschicht. Darum kann die Speicherzelle eine verbesser­ te Symmetrie der Leistung aufweisen. Dementsprechend kann die Stabilität des Lesebetriebs der Speicherzelle verbessert werden.

Entsprechend der Halbleiterspeichereinrichtung nach einer weite­ ren bevorzugten Ausführungsform weist jede Speicherzelle eine erste Widerstandsschicht und eine zweite Widerstandsschicht auf. Die erste Widerstandsschicht ist in einer Schicht über der Gatee­ lektrodenschicht des Treibertransistors und aus einer vierten leitenden Schicht, die unterschiedlich von der zweiten und der dritten leitenden Schicht ist, ausgebildet. Die erste Wider­ standsschicht weist ein Ende, das mit einem der Source/Drain-Be­ reiche des ersten Treibertransistors und der Gateelektodenschicht des zweiten Treibertransistors verbunden ist, auf, und das andere Ende der ersten Widerstandsschicht ist mit einer Stromversor­ gungspotentialleitung verbunden. Die zweite Widerstandsschicht ist aus der vierten leitenden Schicht ausgebildet und weist ein Ende auf, das mit dem einen der Source/Drain-Bereiche des zweiten Treibertransistors und der Gateelektodenschicht des ersten Trei­ bertransistors verbunden ist, und das andere Ende der zweiten Widerstandsschicht ist mit der Stromversorgungspotentialleitung verbunden.

Entsprechend der obigen bevorzugten Ausführungsform kann eine SRAM-Speicherzelle des Hochwiderstandstyps erhalten werden, die für die höhere Integration geeignet ist.

Entsprechend einer Halbleiterspeichereinrichtung nach einer aber­ mals weiteren Ausführungsform weist jede Speicherzelle einen er­ sten Lasttransistor, der eine erste Halbleiterschicht aufweist und einen zweiten Lasttransistor, der eine zweite Halbleiter­ schicht aufweist, auf. Die erste Halbleiterschicht ist in einer Schicht über der Gateelektodenschicht des Treibertransistors und aus einer vierten leitenden Schicht, die unterschiedlich von der zweiten und der dritten leitenden Schicht ist, ausgebildet. Die vierte leitende Schicht ist mit den paarweise vorgesehenen Sour­ ce/Drain-Bereichen vorgesehen, von denen einer mit dem einen Source/Drain-Bereiche des ersten Treibertransistors und der Ga­ teelektrodenschicht des zweiten Treibertransistors verbunden ist, und von denen der andere mit der Stromversorgungspotentialleitung verbunden ist. Die zweite Halbleiterschicht ist aus der vierten leitenden Schicht ausgebildet und mit den paarweise vorgesehenen Source/Drain-Bereichen vorgesehen, von denen einer mit dem einen Source/Drain-Bereich des zweiten Treibertransistors und der Ga­ teelektrodenschicht des ersten Treibertransistors verbunden ist, und von denen der andere mit der Stromversorgungspotentialleitung verbunden ist.

Entsprechend der obigen bevorzugten Ausführungsform kann eine SRAM-Speicherzelle eines CMOS (Complementary Metal Oxide Semicon­ ductor = Komplemtär-Metall-Oxid-Halbleiter)-Typ erhalten werden, der für die hohe Integration geeignet ist.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu­ ren.

Von den Figuren zeigen:

Fig. 1 einen Querschnitt, der schematisch eine Spei­ cherzellenstruktur eines SRAM einer ersten Ausführungsform der Erfindung zeigt;

Fig. 2 bis 5 Draufsichten, die Abschnitte der Speicher­ zellenstruktur des SRAM der ersten Ausfüh­ rungsform in vier verschiedenen Niveau ent­ sprechend der Reihenfolge von einer untersten zu einer obersten Schicht zeigen;

Fig. 6 bis 9 Draufsichten, die Ausschnitte der Speicher­ zellenstruktur des SRAM entsprechend vier Bit der ersten Ausführungsform in vier verschie­ denen Niveau entsprechend der Reihenfolge von der untersten zu der obersten Schicht zeigen;

Fig. 10 ein Ersatzschaltbild, das eine Struktur einer Wortleitung zeigt, die mit in einer Zeilen­ richtung ausgerichteten Speicherzelle verbun­ den ist;

Fig. 11 eine Draufsicht, die einen Ausschnitt einer Speicherzellenstruktur, die zwei Bit ent­ spricht, in dem SRAM der ersten Ausfüh­ rungsform zeigt;

Fig. 12 eine schematische Draufsicht, die einen Aus­ schnitt der Speicherzellenstruktur des SRAM der ersten Ausführungsform und insbesondere eine Verbindungsform von Sourcebereichen ei­ nes Treibertransistors zeigt;

Fig. 13 eine schematische Draufsicht, die einen Stromweg in der Struktur, die Treibertransi­ storen enthält, deren Sourcebereiche linear verbunden sind, zeigt;

Fig. 14 eine schematische Draufsicht, die einen Stromweg in der Struktur, die Treibertransi­ storen enthält, deren Sourcebereiche in netz­ ähnlicher Form verbunden sind, zeigt;

Fig. 15 ein Ersatzschaltbild, das die Tatsache zeigt, daß die Speicherzellenstruktur des SRAM der ersten Ausführungsform keine Symmetrie in der Leistung erreichen kann;

Fig. 16 ein Ersatzschaltbild, das den Lesebetrieb des SRAM zeigt;

Fig. 17 I/O-Übertragungseigenschaften bei dem Lesebe­ trieb in dem Fall, in dem die Speicherzelle des SRAM eine Symmetrie in der Leistung auf­ weist;

Fig. 18 I/O-Übertragungseigenschaften in dem Fall, in dem die Speicherzelle des SRAM in Verbindung mit Leistung asymmetrisch ist;

Fig. 19 ein Ersatzschaltbild, das ein Speicherzellen­ struktur eines SRAM CMOS-Typs zeigt;

Fig. 20 einen Querschnitt, der schematisch eine Spei­ cherzellenstruktur eines SRAM einer zweiten Ausführungsform zeigt;

Fig. 21 bis 23 Draufsichten, die Ausschnitte der Speicher­ zellenstruktur des SRAM der zweiten Ausfüh­ rungsform in drei verschiedenen Niveaus ent­ sprechend der Reihenfolge von einer untersten zu einer obersten Schicht zeigen;

Fig. 24 ein Ersatzschaltbild, das eine Speicherzel­ lenstruktur eines SRAM eines Hochwiderstands- Lasttyps zeigt;

Fig. 25 bis 28 Draufsichten, die Ausschnitte einer Speicher­ zellenstruktur eines herkömmlichen SRAM in vier verschiedenen Niveaus entsprechend der Reihenfolge von einer untersten zu einer obersten Schicht zeigten;

Fig. 29 eine Draufsicht, die Strukturen von Treiber­ transistoren und Zugriffstransistoren zeigt, die eine Speicherzellenstruktur eines SRAM bilden, der in einer Veröffentlichung offen­ bart ist; und

Fig. 30 eine Draufsicht, die Strukturen der Treiber­ transistoren und Zugriffstransistoren zeigt, die die Speicherzellenstruktur bilden, die zwei Bit des SRAM entsprechen, der in der Veröffentlichung offenbart ist.

Ausführungsformen der Erfindung werden im folgenden beschrieben.

Fig. 1 ist eine Schnittansicht, die entlang der Linie I-I in den Fig. 2 bis 5 genommen ist.

Wie im wesentlichen in den Fig. 1 und 2 dargestellt ist, ist eine Speicherzelle in einem Bereich M.C. ausgebildet, der durch eine alternierend lange mit zwei kurzen Strichen dazwischen darge­ stellte Linie in Fig. 2 umgeben ist, und der als ein Speicherzel­ lenbereich bezeichnet wird. In dem Speicherzellenbereich M.C. sind ein Paar von Treibertransistoren Q1 und Q2, ein Paar von Zugriffstransistoren Q3 und Q4 und ein Paar von Hochwiderständen (Widerstände mit hohem Widerstandswert) R1 und R2 (Fig. 1 und 4) ausgebildet, die die Speicherzelle des SRAM bilden.

Das Treibertransistorpaar Q1 und Q2 und das Zugriffstransistor­ paar Q3 und Q4 sind an einer Oberfläche eines p-Typ Wannenbe­ reichs 1, der in einem Halbleitersubstrat ausgebildet ist, ausge­ bildet.

Wie in Fig. 2 gezeigt ist, weist der Treibertransistor Q1 einen Drainbereich 11b, einen Sourcebereich 11c, eine Gateisolier­ schicht (nicht gezeigt) und eine Gateelektrodenschicht 25a auf. Der Drainbereich 11b und der Sourcebereich 11c sind aus n-Typ Dotierstoffdiffusionsbereichen ausgebildet und voneinander in einer in der Figur lateralen Richtung (in der Zeilenrichtung) zum Definieren eines Kanalbereichs zwischen sich getrennt. Die Gatee­ lektrodenschicht 25a, die sich in einer in der Figur longitudina­ len Richtung (in der Spaltenrichtung) erstreckt, ist auf dem Ka­ nalbereich, der zwischen den Drainbereich 11b und dem Sourcebe­ reich 11c definiert ist, mit einer dazwischen angeordneten Gatei­ solierschicht ausgebildet.

Der Treibertransistor Q2 weist einen Drainbereich 21b, einen Sourcebereich 21c, eine Gateisolierschicht 23b und Gateelektro­ denschicht 25b auf. Der Drainbereich 21b und der Sourcebereich 21 c sind aus n-Typ-Dotierstoffdiffusionsbereichen ausgebildet und voneinander in der in der Figur lateralen Richtung (in der Zei­ lenrichtung) zum Definieren eines Kanalbereiches zwischen sich getrennt. Die Gateelektrodenschicht 25b, die sich parallel zu der Gateelektrodenschicht 25a erstreckt, d. h. in der in der Figur longitudinalen Richtung, ist auf dem Kanalbereich, der zwischen dem Drainbereich 21b und dem Sourcebereich 21c definiert ist, mit der dazwischen angeordneten Gateisolierschicht 23b ausgebildet.

Der Zugriffstransistor Q3 weist ein Paar von source/Drain-Berei­ chen 11a und 11b, eine Gateisolierschicht 13a und Gateelektroden­ schicht 15a auf. Die Source/Drain-Bereiche 11a und 11b werden von n-Typ-Dotierstoffdiffusionsbereichen gebildet und sind voneinan­ der in der in der Figur longitudinalen Richtung (in der Spalten­ richtung) um einen vorbestimmten Abstand zum Definieren eines Kanalbereiches zwischen sich getrennt. Die Gateelektrodenschicht 15, die sich in der in der Figur lateralen Richtung (in der Zei­ lenrichtung) erstreckt, ist auf dem Kanalbereich, der zwischen dem Paar von Source/Drain-Bereichen 11a und 11b definiert ist, mit der dazwischen angeordneten Gateisolierschicht 13 ausgebil­ det.

Der Zugriffstransistor Q4 weist ein Paar von Source/Drain-Berei­ chen 21a und 21b, eine Gateisolierschicht (nicht gezeigt) und eine Gateelektrodenschicht 15b auf. Die gepaarten Source/Drain- Bereiche 21a und 21b sind aus n-Typ-Dotierstoffdiffusionsberei­ chen ausgebildet und voneinander in der in der Figur longitudina­ len Richtung um einen vorbestimmten Abstand zum Definieren eines Kanalbereiches zwischen sich getrennt. Die Gateelektrode 15b, die auf dem Kanalbereich, der zwischen den gepaarten Source/Drain- Bereiche 21a und 21b definiert ist, mit einer dazwischen angeord­ neten Gateisolierschicht ausgebildet ist, erstreckt sich parallel zu der Gateelektrodenschicht 15a und senkrecht zu den Gateelek­ trodenschichten 25a und 25b (d. h. in der in der Figur lateralen Richtung).

Die Gateelektrodenschichten 25a, 25b, 15a und 15b sind aus do­ tierten polykristallinen Siliziumschichten in dem selben Niveau ausgebildet.

Der Drainbereich 11b des Treibertransistors Q1 und der Source/- Drain-Bereich 11b des Zugriffstransistors Q3 werden von dem sel­ ben n-Typ-Dotierstoffdiffusionsbereich gebildet. Der Drainbereich 21b des Treibertransistors Q2 und der Source/Drain-Bereich 21b des Zugriffstransistors Q4 werden von dem selben n-Typ-Dotier­ stoffdiffusionsbereich gebildet.

Die Gateelektrodenschicht 15a und 15b der Zugriffstransistoren Q3 und Q4 erstrecken sich nicht über den Speicherzellenbereich M.C., und an sie wird nur die Anforderung gestellt, den entsprechenden Kanalbereichen der Zugriffstransistoren Q3 bzw. Q4 gegenüberzu­ liegen bzw. diesen gegenüberliegend angeordnet zu sein.

Das Treibertransistorpaar Q1 und Q2 und das Zugriffstransistor­ paar Q3 und Q4 weisen eine solche ebene Layoutstruktur in dem Speicherzellenbereich M.C. auf, daß sie bezüglich eines Punktes S1 symmetrisch sind.

Wie hauptsächlich in Fig. 6 gezeigt ist, sind die Sourcebereiche 11c und 11c der Treibertransistoren Q1 und Q1 von Speicherzellen, die aneinander in der Zeilenrichtung (durch den Pfeil X ange­ zeigt) angrenzen, einstückig und in dem selben n-Typ-Dotier­ stoffdiffusionsbereich ausgebildet. Die Sourcebereiche der Trei­ bertransistoren Q2 weisen eine ähnliche bzw. die selbe Struktur wie die Sourcebereiche der Treibertransistoren Q1 auf.

Die Sourcebereiche 11c und 11c der Treibertransistoren Q1 und Q1 der Speicherzellen, die aneinander in der Spaltenrichtung (ange­ zeigt durch den Pfeil Y) angrenzen, sind einstückig und aus dem selben n-Typ-Dotierstoffdiffusionsbereich ausgebildet. Die Sour­ cebereiche 21c der Treibertransistoren Q2 weisen eine ähnliche bzw. die selbe Struktur wie die Sourcebereiche 11c der Treiber­ transistoren Q1 auf.

Die Gateelektrodenschichten 15a und 15a der Zugriffstransistoren Q3 und Q3 der Speicherzellen, die aneinander in der Zeilenrich­ tung angrenzen, sind einstückig aus derselben leitenden Schicht ausgebildet. Die Gateelektrodenschichten 15b der Zugriffstransi­ storen Q4 weisen eine ähnliche bzw. die selbe Struktur wie die Gateelektrodenschichten 15a auf.

Die aneinander in der Zeilenrichtung angrenzenden Speicherzellen weisen eine solche Struktur auf, daß die Treibertransistoren Q1 und Q2 und die Zugriffstransistoren Q3 und Q4 in einer Speicher­ zelle symmetrisch zu jenen in der benachbarten Speicherzelle be­ züglich einer Linie sind. Aneinander in der Spaltenrichtung an­ grenzende Speicherzellen weisen eine solche Struktur auf, daß die Treibertransistoren Q1 und Q2 und die Zugriffstransistoren Q3 und Q4 in einer Speicherzelle symmetrisch zu jenen in der benachbar­ ten Speicherzelle bezüglich einer Linie sind.

Wie im wesentlichen in Fig. 1 und 3 gezeigt ist, sind das Trei­ bertransistorenpaar Q1 und Q2 und das Zugriffstransistorenpaar Q3 und Q4 mit einer Isolierschicht 29 bedeckt, die auf dem Halblei­ tersubstrat ausgebildet ist. Die Isolierschicht 29 ist mit Kon­ taktlöchern 31h, 31i, 31j und 31k vorgesehen.

Eine leitende Schicht 31a ist elektrisch mit der Gateelektrode 15a des Zugriffstransistors Q3 durch das Kontaktloch 31h verbun­ den. Eine leitende Schicht 31c ist elektrisch mit dem Sourcebe­ reich 11c des Treibertransistors Q1 durch das Kontaktloch 31j verbunden, und sie ist ebenfalls elektrisch mit dem Sourcebereich 21c des Treibertransistors Q2 durch das Kontaktloch 31k verbun­ den. Eine leitende Schicht 31b ist elektrisch mit der Gateelek­ trodenschicht 15b des Zugriffstransistors Q4 durch das Kontakt­ loch 31i verbunden.

Jede der leitenden Schichten 31a, 31b und 31c ist aus einer Ver­ bundschicht ausgebildet, die in derselben Schicht ausgebildet ist und eine dotierte polykristalline Siliziumschicht und eine Sili­ zidschicht mit hohem Schmelzpunkt enthält und einen Schichtwider­ stand von 5 bis 15 Ω/ aufweist. Jede der leitenden Schichten 31a, 31b und 31c erstreckt sich lateral (d. h. in der Zeilenrich­ tung) über den Speicherzellenbereich M.C., und ist jeweils par­ allel zu den anderen Schichten. Insbesondere bilden die leitenden Schichten 31a und 31b die Wortleitung.

Die leitenden Schichten 31a, 31b und 31c sind symmetrisch bezüg­ lich eines Punktes S1 angeordnet.

Wie hauptsächlich in Fig. 7 gezeigt ist, verbindet die leitende Schicht 31a die Gateelektrodenschichten 15a der Zugriffstransi­ storen Q3 der Speicherzelle, die miteinander in der Zeilenrich­ tung ausgerichtet sind, und sie bildet derart eine erste Wortlei­ tung. Die leitende Schicht 31b verbindet die Gateelektroden­ schichten 15b der Zugriffstransistoren Q4 der Speicherzellen, die in der Zeilenrichtung miteinander ausgerichtet sind, und sie bil­ det derart eine zweite Wortleitung. Die leitende Schicht 31c ver­ bindet die Sourcebereiche 11c und 21c der Treibertransistoren Q1 und Q2 der Speicherzellen, die in der Zeilenrichtung miteinander ausgerichtet sind, und sie bildet derart eine Masseleitung.

Die aneinander in der Zeilenrichtung angrenzenden Speicherzellen weisen eine solche Struktur auf, das die leitenden Schichten 31a, 31b und 31c in einer Speicherzelle symmetrisch zu jenen in der benachbarten Speicherzelle bezüglich einer Linie (d. h. bezüglich der Linie, entlang der die Ausrichtung erfolgt) angeordnet sind. Die aneinander in der Spaltenrichtung angrenzenden Speicherzellen weisen eine solche Struktur au, das die leitenden Schichten 31a, 31b und 31c in einer Speicherzelle symmetrisch zu jenen in der benachbarten Speicherzelle bezüglich der Ausrichtung angeordnet sind.

Wie im wesentlichen in den Fig. 1 und 4 gezeigt ist, sind die leitenden Schichten 31a, 31b und 31c mit einer Isolierschicht 39 bedeckt. Die Isolierschicht 39 ist mit einem Kontaktloch 41h vor­ gesehen, daß die Gateelektrodenschicht 25a des Treibertransistors Q1 und den n-Typ Dotierstoffdiffusionsbereich 21b erreicht. Die Isolierschicht 39 ist außerdem mit einem Kontaktloch 41i vorgese­ hen, daß die Gateelektrodenschicht 25b des Treibertransistors Q2 und den n-Typ Dotierstoffdiffusionsbereich 11b erreicht. Eine Widerstandsschicht 41a ist elektrisch mit der Gateelektroden­ schicht 25a und dem n-Typ Dotierstoffdiffusionsbereich 21b durch das Kontaktloch 41h verbunden. Die Widerstandsschicht 41a weist einen Hochwiderstandsbereich 45a mit einem hohen Widerstand und einen Niedrigwiderstandsbereich 43a mit einem niedrigen Wider­ stand auf. Der Hochwiderstandsbereich 45a erstreckt sich in der in der Figur longitudinalen Richtung (d. h. in der Spaltenrich­ tung). Der Niedrigwiderstandsbereich 43a ist mit dem Hochwider­ standsbereich 45a verbunden und erstreckt sich in der in der Fi­ gur lateralen Richtung (d. h. in der Zeilenrichtung).

Eine Widerstandsschicht 41b ist mit der Gateelektrodenschicht 25b und dem n-Typ Dotierstoffdiffusionsbereich 11b durch das Kontakt­ loch 41i in Kontakt. Die Widerstandsschicht 41b weist einen Hoch­ widerstandsbereich 45b mit einem hohen Widerstand und ein Nied­ rigwiderstandsbereich 43b mit einem niedrigen Widerstand auf. Der Hochwiderstandsbereich 45b erstreckt sich in der in der Figur longitudinalen Richtung. Der Niedrigwiderstandsbereich 43b ist mit dem Hochwiderstandsbereich 45b verbunden und erstreckt sich in der in der Figur lateralen Richtung.

Die Hochwiderstandsbereiche 45a und 45b bilden die Hochwiderstän­ de R1 bzw. R2.

Die Widerstandsschichten 41a und 41b werden durch Implantation von n-Typ Dotierstoff in eine polykristalline Siliziumschicht, die durch eine Maske gemustert worden ist, z. B. durch Photore­ sist, der die Bereiche 47a und 57b bedeckt, die durch die mit alternierend angeordneten langen und kurzen Strichen dargestellte Linie definiert sind, ausgebildet. Derart bildet ein Bereich, in welchen der Dotierstoff implantiert ist, den Niedrigwiderstands­ bereich 45a, und ein Bereich, in welchen der Dotierstoff nicht implantiert ist, bildet einen Hochwiderstandsbereich 45b.

In jedem Speicherzellenbereich M.C. sind die Widerstandsschichten 41a und 41b symmetrisch bezüglich des Punktes S1 angeordnet.

Wie hauptsächlich in Fig. 8 gezeigt ist, ist ein Niedrigwider­ standsbereich 43a einer Widerstandsschicht 41a in einer Speicher­ zelle mit den Niedrigwiderstandsbereichen 43a in den in der Zei­ len- und der Spaltenrichtung angrenzenden Speicherzellen verbun­ den. Der Niedrigwiderstandsbereich 43b der Widerstandsschicht 41b in einer Speicherzelle ist mit den Niedrigwiderstandsbereichen 43b in den in der Zeilen- und Spaltenrichtung angrenzenden Spei­ cherzellen verbunden. Die Niedrigwiderstandsbereiche 43a und 43b, die gegenseitig wie oben beschrieben verbunden sind, werden zum Beispiel als Vcc-Verbindungsbereiche verwendet.

Die Widerstandsschichten 41a und 41b in einer von zwei Speicher­ zellen, die aneinander in der Zeilenrichtung angrenzen, sind sym­ metrisch zu jenen in der anderen Speicherzelle bezüglich der Aus­ richtung (einer Linie) angeordnet. Die Widerstandsschichten 41a und 41b in einer von zwei Speicherzellen, die aneinander in der Spaltenrichtung angrenzen, sind symmetrisch zu jenen in der ande­ ren Speicherzelle bezüglich der Ausrichtung (einer Linie) ange­ ordnet.

Wie hauptsächlich in den Fig. 1 und 5 dargestellt ist, sind die Widerstandsschichten 41a und 41b mit einer Isolierschicht 49 be­ deckt, die zum Beispiel aus einer Siliziumoxidschicht aus TEOS (Tetraethoxysilan) ausgebildet ist. Die Isolierschicht 49 ist mit Kontaktlöchern 51h und 51i vorgesehen, die die Source/Drain-Be­ reiche 11a bzw. 21a des Zugriffstransistors Q3 erreichen. Eine Verbindungsschicht 51a ist ausgebildet, so daß sie elektrisch mit dem Source/Drain-Bereich 11a des Zugriffstransistors Q3 durch das Kontaktloch 51h verbunden ist. Eine Verbindungsschicht 51b ist ausgebildet, so daß sie elektrisch mit dem Source/Drain-Bereich 21a des Zugriffstransistors Q4 durch das Kontaktloch 51i verbun­ den ist.

Jede der Verbindungsschichten 51a und 51b weist eine dreischich­ tige Struktur auf, die von einer TiN-Schicht 53a, einer Al-Si-Cu- Schicht 55a und einer TiN-Schicht 57a gebildet wird. Eine Iso­ lierschicht in der so aufgebauten Verbindungsschicht 51a dient die TiN-Schicht 53a zum Verhindern von Legierungsspitzen an dem Kontakt mit dem Dotierungsbereich 11a und zum Verbessern der An­ haftung bzw. Haftkraft. Eine Isolierschicht 59, die zum Beispiel aus einer mit Plasma ausgebildeten Siliziumnitridschicht ausge­ bildet ist, ist über den Verbindungsschichten 51a und 51b ausge­ bildet.

In dem Speicherzellenbereich M.C. sind die Verbindungsschichten 51a und 51b symmetrisch bezüglich des Punktes S1 angeordnet.

Wie im wesentlichen in Fig. 9 gezeigt ist, verbindet die Verbin­ dungsschicht 51a gegenseitig die Source/Drain-Bereiche 11a der Zugriffstransistoren Q3, die in den Speicherzellen enthalten sind, die in der Spaltenrichtung ausgerichtet sind. Die Verbin­ dungsschicht 51a bildet eine Bitleitung der gepaarten Bitleitun­ gen. Die Verbindungsschicht 51b verbindet gegenseitig die Sour­ ce/Drain-Bereiche 21a der Zugriffstransistoren Q4, die in den Speicherzellen enthalten sind, die in der Spaltenrichtung ausge­ richtet sind. Die Verbindungsschicht 51b bildet die andere Bit­ leitung der gepaarten Bitleitungen.

In eine der Speicherzellen, die aneinander in der Zeilenrichtung angrenzen, sind die Verbindungsschichten 51a und 51b symmetrisch zu jenen in der anderen Speicherzelle bezüglich einer Linie an­ geordnet. In einer der Speicherzellen, die aneinander in der Spaltenrichtung angrenzen, sind die Verbindungsschichten 51a und 51b symmetrisch zu jenen in der anderen Speicherzelle bezüglich einer Linie angeordnet.

Wie in den Fig. 3 und 7 gezeigt ist, weisen die leitenden Schich­ ten 31a und 31b, die die Wortleitung bilden, die sogenannte auf­ geteilte Wortleitungsstruktur auf. Wie in Fig. 10 gezeigt ist, sind die leitenden Schichten 31a und 31b, die die Wortleitung bilden, mit der leitenden Schicht 31, die in derselben Schicht angeordnet ist, verbunden, und derart sind sie mit einem Wortlei­ tungstreiber 90 über die leitende Schicht 31 verbunden.

In der Speicherzellenstruktur eines SRAM der oben beschriebenen Ausführungsform bilden die Gateelektrodenschichten 15a und 15b der Zugriffstransistoren Q3 und Q4 nicht selbst die Wortleitung. Alternativ sind leitende Schichten 31a und 31b, die die Wortlei­ tung bilden, so ausgebildet, daß sie mit den Gateelektroden­ schichten 15a bzw. 15b verbunden sind, wobei die Isolierschicht dazwischen angeordnet ist. Darum sind, wie in Fig. 2 gezeigt ist, die Gateelektrodenschichten 15a und 15 so ausgebildet, daß sie mindestens den Kanalbereichen der Zugriffstransistoren Q3 und Q4 gegenüberliegen. Es ist nicht notwendig, die Gateelektroden­ schichten 15a und 15b über das Speicherzellenfeld M.C. auszudeh­ nen, im Gegensatz zu dem Fall, in dem die Gateelektrodenschichten 15a und 15b als die Wortleitung verwendet werden. Da es nicht notwendig ist, daß sie sich über das Speicherzellenfeld M.C. aus­ dehnen, ist es möglich, die ebene Fläche, die durch die Gateelek­ trodenschichten 15a und 15b in dem Speicherzellenfeld M.C. einge­ nommen wird, zu reduzieren. Dies wird im folgenden detaillierter beschrieben.

Wie die Fig. 11 und 30 zeigen, ist die in Fig. 11 gezeigte Größe LA gleich der in Fig. 30 gezeigten Größe LA, vorausgesetzt, daß sie entsprechend den selben Entwurfs- bzw. Designregeln bestimmt sind. Der Grund dafür ist, daß die Komponenten (Größen La, Lb, Lc, Ld, Le und Lf) der Größe LA in Fig. 11 die selben wie die Komponenten der Größe LA, die in Fig. 30 gezeigt ist, sind.

Die in den Fig. 11 und 30 gezeigten Strukturen unterscheiden sich voneinander durch die Art der Verbindung zwischen den Gateelek­ trodenschichten der Treibertransistoren Q1 und Q2 und den Source/ Drain-Bereichen der Zugriffstransistoren Q3 und Q4. Darum ist die Größe Ld in Fig. 11 leicht unterschiedlich von der Größe Ld in Fig. 30. Falls jedoch dieselbe Verbindungsart verwendet wird, sind die in den Fig. 11 und 30 gezeigten Größen Ld einander gleich, so daß keine Unstimmigkeit verursacht wird.

Währenddessen ist die in Fig. 11 gezeigte Größe LB1 stark unter­ schiedlich von der in Fig. 30 gezeigten Größe LB2.

Die in Fig. 30 gezeigte Speicherzellenstruktur verwendet die Ga­ teelektrodenschichten 415a und 415b als die Wortleitung. Darum erhöht sich die Größe LB2 entsprechend der Breiten (2 × Lh) der Gateelektrodenschichten 415a und 415b und der Breiten (2 × Lg) der Trenn- und Isolierbereiche.

Bei der in Fig. 11 gezeigten Speicherzellenstruktur ist es nicht notwendig, daß sich die Gateelektrodenschichten 15a und 15b über den Speicherzellenbereich M.C. erstrecken, so daß die Größe LB2 die Breiten der Gateelektrodenschichten 15a und 15b nicht ent­ hält. Darum ist es für die Größe LB2 nur notwendig, die Breite Lj zu enthalten, die die Trennung der Gateelektrodenschichten 25a und 25b der Treibertransistoren Q1 und Q2 voneinander ermöglicht. Genauer gesagt ist es so, daß, während die Größe LB2 in Fig. 30 mindestens 3,0 µm (Lg, Lh, Li = 0,6 µm) sein muß, die Größe LB2 in Fig. 11 0,6 µm sein kann. Das Flächenverhältnis der ebenen Layouts der Speicherzellenstrukturen, die in den Fig. 25, 30 und 11 ge­ zeigt sind, beträgt 28,7 : 24,85 : 20,65.

Da die Speicherzellenstruktur diese Ausführungsform die Größe LB2 wie oben beschrieben reduzieren kann, ist sie weitaus geeigneter für die hohe Integration.

Bei der oben beschriebenen Ausführungsform ist, wie in Fig. 6 ge­ zeigt ist, der Sourcebereich 11c des Treibertransistors Q1 ein­ stückig mit den Sourcebereichen 11c der Treibertransistoren Q1 der entsprechenden Speicherzellen, die in der Zeilen- und Spal­ tenrichtung benachbart sind, ausgebildet und mit diesen verbun­ den. Außerdem ist der Sourcebereich 21c des Treibertransistors Q2 einstückig mit den Sourcebereichen 21c der Treibertransistoren Q2 der entsprechenden Speicherzellen, die in der Zeilen- und Spal­ tenrichtung benachbart sind, ausgebildet und mit diesen verbun­ den. Des weiteren sind, wie in Fig. 7 gezeigt ist, die Sourcebe­ reiche 11c und 21c des Treibertransistorpaars Q1 und Q2, die die Speicherzelle bilden, gegenseitig über die leitende Schicht 21c in jedem Speicherzellenbereich verbunden.

Darum sind die Sourcebereiche 11c und 21c der Treibertransistoren Q1 und Q2 in dem Speicherzellenfeld miteinander in einer netzähn­ lichen Form verbunden, wie in Fig. 12 gezeigt ist.

Wie in Fig. 12 gezeigt ist, sind die entsprechenden Sourceberei­ che der Treibertransistoren in einer netzähnlichen Form verbun­ den. Darum hat diese Struktur den folgenden Vorteil über die Speicherzellenstruktur (zum Beispiel in Fig. 29), bei der die Sourcebereiche der Treibertransistoren in einer linearen Form verbunden sind, wie in Fig. 13 gezeigt ist.

Es ist zu bemerken, daß die gestrichelte Fläche in Fig. 12 einen Speicherzellenbereich M.C. darstellt.

In der linearen Verbindungsform 430, die in Fig. 13 gezeigt ist, kann ein Strom von einer Quelle Sa in einem gewissen Treibertran­ sistor über nur einen Stromweg D4 zu GND (Masse) fließen.

Während dessen kann in der netzähnlichen Verbindungsform 30, die in Fig. 14 gezeigt ist, ein Strom von einer Quelle Sb eines ge­ wissen Treibertransistors zu GND (Masse) über eine Mehrzahl von Stromwegen wie die Wege D1, D2 und D3 fließen. Darum kann die in Fig. 14 gezeigte netzähnliche Verbindungsform 30 den Betrag des Stromflusses in jedem Stromweg verglichen mit der linearen Ver­ bindungsform reduzieren. Dementsprechend kann diese Ausführungs­ form den Einfluß des Verbindungswiderstandes unterdrücken, und derart kann sie den stabilen Betrieb des SRAM erreichen.

Des weiteren kann diese Ausführungsform die Asymmetrie in der Leistung, die durch die netzähnliche Verbindungsform der Source­ bereiche der Treibertransistoren verursacht wird, verbessern.

Die wird im folgenden beschrieben.

Wie in Fig. 15 gezeigt ist, sind der Source/Drain-Bereich 11b des Treibertransistors Q3 und der Drainbereich 11b des Treibertransi­ stors Q1 aus dem n-Typ Dotierstoffdiffusionsbereich ausgebildet. Darum gibt es einen parasitären Widerstand R5 des n-Typ Dotier­ stoffdiffusionsbereiches zwischen dem Source/Drain-Bereich 11b des Treibertransistors Q3 und dem Drainbereich 11b des Treiber­ transistors Q1. In ähnlicher Weise existiert ein parasitärer Wi­ derstand R5 des n-Typ Dotierstoffdiffusionsbereiches zwischen dem Source/Drain-Bereich 21b des Zugriffstransistors Q4 und dem Drainbereich 11b des Treibertransistors Q2. Der Sourcebereich 21c des Treibertransistors Q1 und der Sourcebereich 11c des Treiber­ transistors Q2 sind über die leitende Schicht 31c verbunden. Dar­ um existiert ein parasitärer Widerstand R6 der leitenden Schicht 31c zwischen dem Sourcebereich 11c des Treibertransistors Q1 und dem Sourcebereich 21c des Treibertransistors Q2.

Der Stromweg Da, der sich von dem Sourcebereich 11c des Treiber­ transistors Q1 zu GND (Masse) erstreckt, läuft nicht durch den parasitären Widerstand R6. Während dessen läuft der Stromweg Db, der sich von dem Sourcebereich 21c des Treibertransistors Q2 zu GND erstreckt, durch den parasitären Widerstand R6. Da nur einer (Db) der Stromwege durch den parasitären Widerstand R6 beeinflußt wird, kann eine Symmetrie in der Leistung in einer Speicherzelle nicht eingerichtet werden.

Falls die Symmetrie in der Leistung in einer Speicherzelle nicht eingerichtet ist, kann der SRAM den Lesebetrieb nicht stabil aus­ führen. Dies wird im folgenden detaillierter beschrieben.

Der Lesebetrieb des SRAM wird im folgenden unter Bezugnahme auf Fig. 16 beschrieben. Zum Lesen von Daten aus einer Speicherzelle wird das Bitleitungspaar mit der Stromversorgung verbunden und die Last wird auf ein entsprechendes Potential geladen. Eine po­ sitive Spannung wird an die Wortleitung W zum Leitendmachen der Zugriffstransistoren Q3 und Q4 angelegt. Die elektrischen Ladun­ gen, die auf die Bitleitung BL geladen worden sind, werden am Treibertransistor Q1 (oder Q2) auf der "L"-Seite in der Speicher­ zelle entladen. Dadurch wird das Potential auf der Bitleitung BL, die mit der "L"-Seite verbunden ist, niedriger als das Potential auf der Bitleitung BL, die mit der "H"-Seite verbunden ist, so daß die Daten in der Speicherzelle auf die Bitleitungen BL über­ tragen werden.

Zu diesem Zeitpunkt ist der Widerstand der Lasttransistoren Q5 und Q6, die mit der Bitleitung BL verbunden sind, niedriger als die Last R1 (R2) der Speicherzelle. Darum wird ungeachtet der Entladung über den Treibertransistor Q1 (Q2) auf der "L"-Seite, das Potential des Speicherknotens N1 (N2) nicht das ursprüngliche "L"-Niveau auf nahezu 0 V erreichen, sondern es erreicht ein leicht höheres Niveau. Darum wird der Treibertransistor Q2 (Q1) ein wenig (leicht) leitend, und der fällt das Niveau des Spei­ cherknotens N2 (N1) auf der "H"-Seite leicht ab. Derart vermin­ dert sich die Potentialdifferenz zwischen den Speicherknoten N1 und N2. Wenn jedoch die Wortleitung auf 0 V gesetzt und die Zu­ griffstransistoren nach der Vervollständigung des Lesebetriebes abgeschaltet werden, kehren die Speicherknoten N1 und N2 automa­ tisch auf das vollständige "L"-Niveau ("H"-Niveau) bzw. das voll­ ständige "H"-Niveau ("L"-Niveau) mittels der Flip-Flop-Schaltung in der Speicherzelle zurück, so daß die Inhalte der Speicherzelle nicht zerstört werden. Darum ist der Lesebetrieb des SRAM ein nicht-zerstörendes Lesen.

Bei dem Lesebetrieb sind sowohl die Zugriffstransistoren Q3 und Q4 als auch die Transistoren Q13 und Q14 an. Darum kann die Spei­ cherzelle als ein Flip-Flop betrachtet werden, das kreuzgekoppel­ te Inverter aufweist, von denen einer als Lastelemente den Wider­ stand R1, den Zugriffstransistor Q3, den Bitleitungs-Lasttransi­ stor Q5, das Spaltenauswahlgatter Q13 und I/O-Leitungs-Lasttran­ sistoren Q7 und Q9 aufweist, von denen der andere als Lastelemen­ te den Widerstand R2, den Zugriffstransistor Q4, den Bitleitungs- Ladetransistor Q6, das Spaltenauswahlgatter Q14 und I/O-Leitungs- Lasttransistoren Q8 und Q10 aufweist. Die Korrelation der Einga­ ben und Ausgaben diese Inverter wird durch die Kurven C1 und C2 in Fig. 17 dargestellt.

Wie in Fig. 17 dargestellt ist, stellen zwei Schnittpunkte Q1 und Q2 der Kurven C1 und C2 stabile Punkte bei dem Lesebetrieb dar. Es wird angenommen, daß die Potentiale V1 und V2 der Speicherkno­ ten N1 und N2 in dem Speicherungshaltezustand an einem Punkt P1a existieren bzw. sich dort befinden. Wenn die Wortleitung geladen und die Zugriffstransistoren Q3 und Q4 angeschaltet sind, bewegt sich der Zellzustand (V1 und V2) von dem Punkt P1a zu dem Punkt Q1 des stabilen Potentials in dem Lesebetrieb, so daß die Spei­ cherzelle den Lesezustand erreicht. Danach wird die Wortleitung erneut entladen, und die Zugriffstransistoren Q3 und Q4 werden abgeschaltet, so daß sich der Zellzustand von Q1 zu P1a über Pb (eine lange Zeit wird zwischen P1b und P1a aufgrund des Ladens von der Hochwiderstandslast benötigt) ändert und zu dem Speiche­ rungshaltezustand zurückkehrt. Vergleichbar bzw. genauso kann eine Änderung durch P2a → Q2 → P2b → P2a ausgeführt werden.

Um das oben beschriebene normale nicht-zerstörende Lesen aus zu­ führen, ist es notwendig, daß mindestens die I/O-Übertragungskur­ ven des Flip-Flops bei dem Lesebetrieb "Auge" h1 einer passenden bzw. angemessenen Größe bilden. Die Größe dieses "Auges" h1 kann als ein Standard bezüglich der direkten Stabilität in dem Lesebe­ trieb verwendet werden, und es kann erwartet werden, daß der Le­ sebetrieb stabiler wird, sowie die Größe des "Auges" h1 ansteigt. Diese Stabilität kann quantitativ behandelt und durch Verwendung der Durchmesser D0 und D1 der größten in die beiden "Augen" h1 einschreibbaren Kreise formuliert werden.

Falls die Speicherzelle des SRAM eine Symmetrie in der Leistung aufweist, sind die Durchmesser D0 und D1 miteinander gleich und können durch die folgende Formel ausgedrückt werden:

g² = β_D/β_A
β_D = β der Treibertransistoren Q1 und Q2
β_A = β der Zugriffstransistoren Q3 und Q4.

Die obige Formel stellt dar, daß der Durchmesser D0 (D1) ansteigt und der Lesebetrieb stabiler entsprechend des Anstiegs einer Schwellspannung VTH des Treibertransistors und entsprechend des β- Verhältnisses des Treibertransistors und des Zugriffstransistors (Stromtreiberfähigkeit des Treibertransistors/Stromtreiberfähig­ keit des Zugriffstransistors) ausgeführt wird. Da die Impedanz des Zugriffstransistors wesentlich größer als die Impedanz der parallelen Struktur der Bitleitung und des Lasttransistors auf der I/O-Leitung ist, wird angenommen, daß die Wirkung des β-Verhältnisses, angewendet auf die direkte Stabilität bei dem Lesebetrieb, durch Berücksichtigung von nur dem β-Verhältnis des Treibertransistors und des Zugriffstransistors bestimmt werden kann.

Falls jedoch die Sourcebereiche der Treibertransistoren in einer netzähnlichen Form verbunden sind, kann die Symmetrie in der Lei­ stung, die oben beschrieben worden ist, kaum erreicht werden. Falls die Speicherzellen asymmetrisch in der Leistung sind, sind die I/O-Übertragungskurven in Fig. 17 nicht symmetrisch bezüglich der Linie V1 = V2. Darum sind die Durchmesser D0 und D1 der "Augen" nicht miteinander gleich, wie in Fig. 18 gezeigt ist. Falls die Durchmesser D0 und D1 der "Augen" nicht gleich sind, wird die Stabilität des Lesebetriebes der Speicherzelle durch den kleine­ ren der beiden Durchmesser D0 und D1 bestimmt. Darum, falls die Symmetrie in der Leistung der Speicherzelle nicht erhalten wird, wird der Lesebetrieb instabil.

Um den Lesebetrieb des SRAM zu stabilisieren, ist es daher not­ wendig, die Symmetrie der Leistung der Speicherzelle des SRAM zu verbessern.

Bei dieser Ausführungsform ist die leitende Schicht 31c mit dem parasitären Widerstand R6 aus der Verbundschicht ausgebildet, die die dotierte polykristalline Siliziumschicht und die Silizid­ schicht mit hohem Schmelzpunkt enthält. Diese Verbundschicht weist einen Schichtwiderstandswert von 5 bis 15 Ω/, wie bereits beschrieben wurde. Dieser Schichtwiderstand ist merklich kleiner als der Schichtwiderstandswert (20 bis 80 Ω/) der Schicht, die aus einer einzelnen dotierten polykristallinen Siliziumschicht ausgebildet ist. Wie oben beschrieben worden ist, weist die lei­ tende Schicht 31c aus Fig. 7 einen sehr kleinen Widerstandswert von nicht mehr als 15 Ω/ auf, und daher ist die Symmetrie in der Leistung der Speicherzelle des SRAM verbessert. Dementsprechend kann ein stabiler Lesebetrieb des SRAM erreicht werden.

Obwohl diese Ausführungsform in Verbindung mit den Speicherzellen eines SRAM des Hochwiderstands-Lasttyps beschrieben worden ist, kann die Erfindung auch auf SRAM-Speicherzellen eines CMOS-Typs angewendet werden. Die Struktur von SRAM-Speicherzellen des CMOS- Typs, auf welche die Erfindung angewendet worden ist, wird im folgenden beschrieben.

Zweite Ausführungsform

Wie in Fig. 19 gezeigt ist, ist die in diesem Ersatzschaltbild gezeigte Struktur von dem in Fig. 24 gezeigten Ersatzschaltbild dadurch unterschiedlich, daß p-Kanal-MOS-Transistoren anstelle der Hochwiderstandslasten verwendet sind. Genauer gesagt, ist ein Paar von Lasttransistoren Q5 und Q6 anstelle der Hochwiderstands­ lasten R1 und R2 vorgesehen.

Die Sourcebereiche der Lasttransistoren Q5 und Q6 sind mit der Stromversorgung Vcc verbunden, und die Drainbereiche derselben sind mit den Speicherknoten N1 bzw. N2 verbunden. Ein Gate des Lasttransistors Q5 ist mit dem Gate des Treibertransistors Q1 und dem Drainbereich des Treibertransistors Q2 verbunden. Ein Gate des Lasttransistors Q6 ist mit dem Gate des Treibertransistors Q2 und dem Drainbereich des Treibertransistors Q1 verbunden.

Die anderen Strukturen sind vergleichbar bzw. dieselben wie die­ jenigen aus dem Ersatzschaltbild aus Fig. 24, und daher wird de­ ren Beschreibung nicht wiederholt.

Bei der Speicherzellenstruktur eines SRAM dieser Ausführungsform sind die Strukturen des Treibertransistorpaares Q1 und Q2 und des Zugriffstransistorpaares Q3 und Q4 vergleichbar bzw. dieselben zu denjenigen der ersten Ausführungsform, die in Fig. 2 und 3 ge­ zeigt sind, und daher wird deren Beschreibung nicht wiederholt.

Wie im wesentlichen in den Fig. 20 und 21 gezeigt ist, ist eine Isolierschicht 39 über den leitenden Schichten 31a, 31b und 31c ausgebildet. Die Isolierschicht 39 ist mit einem Kontaktloch 141h, das die Gateelektrodenschicht 20a und den n-Typ Dotier­ stoffdiffusionsbereich 21b erreicht, vorgesehen. Die Isolier­ schicht 39 ist außerdem mit einem Kontaktloch 141i vorgesehen, das die Gateelektrodenschicht 25b und den n-Typ Dotierstoffdiffu­ sionsbereich 11b erreicht. Eine erste Halbleiterschicht 141a ist elektrisch mit der Gateelektrodenschicht 25a und dem n-Typ Do­ tierstoffdiffusionsbereich 21b durch das Kontaktloch 141h verbun­ den. Eine erste Halbleiterschicht 141b ist elektrisch mit der Gateelektrodenschicht 25b und dem n-Typ Dotierstoffdiffusionsbe­ reich 11b durch das Kontaktloch 141i verbunden. Die ersten Halb­ leiterschichten 141a und 141b sind aus dotierten polykristallinen Siliziumschichten ausgebildet, die aus derselben Schicht ausge­ bildet sind.

Es ist zu bemerken, daß der Ausschnitt aus Fig. 20, der in der obigen Beschreibung verwendet worden ist, entlang der Linie XVII- XVII in den Fig. 21 bis 23 genommen ist.

Wie im wesentlichen in den Fig. 20 und 22 gezeigt ist, ist ein Paar von zweiten Halbleiterschichten 144a und 144b auf dem Halb­ leiterschichtpaar 141a und 141b mit einer dazwischen angeordneten Isolierschicht ausgebildet. Die ersten Halbleiterschichten 141a und 141b und die zweiten Halbleiterschichten 144a und 144b bilden einen Dünnschichttransistor (TFT). Diese Dünnschichttransistor bildet das Lasttransistorenpaar Q5 und Q6.

Dabei bildet das erste Halbleiterschichtpaar 141a und 141b Gatee­ lektrodenschichten. Die zweiten Halbleiterschichten 144a und 144b weisen Bereiche 147a und 147b auf, die den erste 07162 00070 552 001000280000000200012000285910705100040 0002004437960 00004 07043n Halbleiter­ schichten 141a bzw. 141b in der Richtung der Dicke gegenüberlie­ gen. Die zweite Halbleiterschicht 144a weist einen Drainbereich 143a und einen Sourcebereich 145a auf, die voneinander zum Defi­ nieren eines Bereiches 147a als einen Kanalbereich getrennt sind, und die zweite Halbleiterschicht 144b weist einen Drainbereich 143b und einen Sourcebereich 145b auf, die voneinander zum Defi­ nieren eines Bereiches 147b als einen Kanalbereich getrennt sind.

Der Drainbereich 143a ist elektrisch mit der ersten Halbleiter­ schicht 141b durch ein Durchgangsloch 144i verbunden. Der Kanal­ bereich 147a ist mit dem Drainbereich 143a verbunden und er­ streckt sich in der in der Figur longitudinalen Richtung (in der Spaltenrichtung). Der Sourcebereich 145a ist mit dem Kanalbereich 147a verbunden und erstreckt sich in der in der Figur lateralen Richtung (in der Zeilenrichtung).

Der Drainbereich 143b ist elektrisch mit der ersten Halbleiter­ schicht 141a durch ein Durchgangsloch 144h verbunden. Der Kanal­ bereich 147b ist mit dem Drainbereich 143b verbunden und er­ streckt sich in der in der Figur longitudinalen Richtung (in der Spaltenrichtung). Der Sourcebereich 145b ist mit dem Kanalbereich 147b verbunden und erstreckt sich in der in der Figur lateralen Richtung (in der Zeilenrichtung).

Die Source/Drainbereiche in den zweiten Halbleiterschichten 144a und 144b sind durch Implantieren von Dotierstoff in die Bereiche 147a und 147b (die durch die Linie mit den alternierend angeord­ neten langen und kurzen Strichen dargestellt sind) unter Verwen­ dung einer Maske ausgebildet.

Die zweiten Halbleiterschichten in dem Speicherzellenbereich M.C. sind symmetrisch bezüglich des Punktes S2 angeordnet.

Wie im wesentlichen in den Fig. 20 und 23 dargestellt ist, ist ein Isolierschicht 49, die zum Beispiel aus einer Silziumoxid­ schicht aus TEOS ausgebildet ist, über den zweiten Halbleiter­ schichten 144a und 144b ausgebildet. Die Isolierschicht 49 ist mit Kontaktlöchern 51h und 51i vorgesehen, die die Source/Drain- Bereiche 11a und 11b der Zugriffstransistoren Q3 und Q4 errei­ chen. Verbindungsschichten 51a und 51b sind elektrisch mit den Sourcebereichen 11a und 11b der Zugriffstransistoren Q3 und Q4 durch die Kontaktlöcher 51h bzw. 51i verbunden. Die Verbindungs­ schichten 51a und 51b erstrecken sich in der in der Figur longi­ tudinalen Richtung (Spaltenrichtung). Die Verbindungsschichten 51a und 51b weisen jeweils eine dreischichtige Struktur inklusive einer TiN-Schicht 53a, einer AL-Si-Cu-Schicht 55a und einer TiN- Schicht 57a auf.

Die Verbindungsschichten 51a und 51b in dem Speicherzellenbereich M.C. sind symmetrisch bezüglich des Punktes S2 angeordnet.

Eine Passivierungsschicht 59, die zum Beispiel aus einer mit Plasma hergestellten Siliziumoxidschicht ausgebildet ist, ist über den Verbindungsschichten 51a und 51b ausgebildet.

Die Speicherzellenstruktur des SRAM dieser Ausführungsform kann denselben Effekt wie die bereits beschriebene erste Ausführungs­ form erreichen.

Bei der ersten und der zweiten Ausführungsform ist die leitende Schicht 31c aus der Verbundschicht inklusive der dotierten poly­ kristallinen Siliziumschicht und der Silizidschicht mit hohem Schmelzpunkt ausgebildet. Jedoch kann die leitende Schicht 31c aus einer anderen Schicht ausgebildet sein, vorausgesetzt, daß deren Schichtwiderstand nicht mehr als 15 Ω/ (pro Flächeneinheit) beträgt.

Die Silizidschicht mit dem hohen Schmelzpunkt, die leitende Schicht 31c bildet, ist zum Beispiel aus Wolframsilizid (WSi₂), Titansilizid (TiSi₂) oder Molybdänsilizid (MoSi₂) ausgebildet.

Die erste und die zweite Ausführungsform wurden in Verbindung mit den Speicherzellstrukturen eines SRAM des Hochwiderstands-Last­ typs bzw. des CMOS-Typs beschrieben. Jedoch kann die Erfindung auch auf Speicherzellenstrukturen eines SRAMs angewendet werden, die nicht die obigen sind.

Entsprechend eines Aspekts der Erfindung kann die leitende Schicht, die mit den Gateelektrodenschichten des ersten und des zweiten Zugriffstransistors verbunden ist, wobei die Iso­ lierschicht dazwischen ist, als die Wortleitung verwendet werden. Entsprechend diese Struktur ist es nicht notwendig, die Gateelek­ trodenschicht selbst als die Wortleitung zu verwenden. Darum kann die durch die Gateelektrodenschicht eingenommene ebene Fläche verglichen mit der Struktur, bei der die Gateelektrodenschicht des Zugriffstransistors als die Wortleitung verwendet wird, und sich über die Speicherzelle erstreckt, reduziert werden. Darum kann die ebene Layoutfläche der Speicherzelle entsprechend der Reduzierung der Gateelektrodenschichten bzw. der Fläche der Ga­ teelektrodenschichten reduziert werden.

Da die durch die Gateelektrodenschichten in dem Zugriffstransi­ stor eingenommene Fläche wie oben reduziert werden kann, ist es möglich, eine größere Freiheit der Anordnung der Gateelektroden­ schichten in dem Zugriffstransistor und der Gateelektrodenschich­ ten in dem Treibertransistor zu geben bzw. zu haben. Darum kann die planare Layoutfläche der Speicherzellen weiter reduziert wer­ den.

Entsprechend eines anderen Aspekts der Erfindung dient die erste leitende Schicht, die in dem Niveau über der Gateelektroden­ schicht in dem Zugriffstransistor ausgebildet ist, als die Wort­ leitung. Darum ist es nicht notwendig, die Gateelektrodenschicht selbst als die Wortleitung zu verwenden. Dementsprechend kann die ebene Fläche, die durch die Gateelektrodenschicht in dem Zugriff­ stransistor eingenommen bzw. belegt wird, verglichen mit der Struktur, in der die Gateelektrodenschicht als die Wortleitung verwendet wird und sich über die Speicherzelle erstreckt, verrin­ gert werden. Als Folge kann die ebene Layoutfläche der Speicher­ zelle entsprechend der Reduzierung der Gateelektrodenschichten bzw. von deren Fläche reduziert werden.

Da die Größe bzw. die Abmessungen der Gateelektrodenschichten in den Zugriffstransistoren wie oben beschrieben reduziert werden können, ist es möglich, eine große Freiheit der Anordnung der Gateelektrodenschichten in dem Zugriffstransistor und der Gatee­ lektrodenschichten in den Treibertransistoren zu haben.

Darum kann die ebene Layoutfläche der Speicherzellen weiter redu­ ziert werden.

Claims (12)

1. Halbleiterspeichereinrichtung, die eine statische Speicher­ zelle mit einem Zugriffstransistorpaar (Q3, Q4) und einem Trei­ bertransistorpaar (Q1, Q2) in einem Speicherzellenbereich auf­ weist, mit:
einem Halbleitersubstrat (1) mit einer Hauptoberfläche; einem ersten Zugriffstransistor (Q3) mit einer Gateelektroden­ schicht (15a), die auf der Hauptoberfläche des Halbleitersubstra­ tes mit einer dazwischen angeordneten Gateisolierschicht (13a) ausgebildet ist;
einem zweiten Zugriffstransistor (Q4) mit einer Gateelektroden­ schicht (15b), die auf der Hauptoberfläche des Halbleitersubstra­ tes mit einer dazwischen angeordneten Gateisolierschicht ausge­ bildet ist,
wobei die Gateelektrodenschichten des ersten und des zweiten Zu­ griffstransistors aus derselben leitenden Schicht ausgebildet, aber voneinander getrennt sind;
einem ersten Treibertransistor (Q1) mit einer Gateelektroden­ schicht (25a), die auf der Hauptoberfläche des Halbleitersubstra­ tes mit einer dazwischen angeordneten Gateisolierschicht ausge­ bildet ist;
einem zweiten Treibertransistor (Q2) mit einer Gateelektroden­ schicht (25b), die auf der Hauptoberfläche des Halbleitersubstra­ tes mit einer dazwischen angeordneten Gateisolierschicht ausge­ bildet ist;
einer Isolierschicht (29), die über der und um die Gateelektro­ denschicht jedes der Transistoren herum ausgebildet ist und ein erstes Kontaktloch (31h), das die obere Oberfläche der Gateelek­ trodenschicht des ersten Zugriffstransistors erreicht, und ein zweites Kontaktloch (31i), daß die obere Oberfläche der Gateelek­ trodenschicht des zweiten Zugriffstransistors erreicht, aufweist; und
einer leitenden Schicht (31a, 31b), die auf der Isolierschicht ausgebildet und mit den Gateelektrodenschichten des ersten und des zweiten Transistors durch das erste und das zweite Kontakt­ loch verbunden ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die leitende Schicht (31a, 31b)
eine erste leitende Schicht (31a), die sich über den Speicherzel­ lenbereich (M.C.) erstreckt und mit der Gateelektrodenschicht (15a) des ersten Zugriffstransistors (Q3) durch das erste Kon­ taktloch (31h) verbunden ist, und
eine zweite leitende Schicht (31b), die sich über den Speicher­ zellenbereich erstreckt und mit der Gateelektrodenschicht (15b) des zweiten Zugriffstransistors (Q4) durch das zweite Kontaktloch (31i) verbunden ist, aufweist.

3. Halbleiterspeichereinrichtung mit:
einer Mehrzahl von Speicherzellen (M.C.), die in Zeilen und Spal­ ten auf einer Hauptoberfläche eines Halbleitersubstrates (1) an­ geordnet sind, wobei jede der Speicherzellen einen ersten Treibertransistor (Q1) mit einem Paar von Source/- Drain-Bereichen (11b, 11c), die auf der Hauptoberfläche des Halb­ leitersubstrates ausgebildet sind, und eine Gateelektroden­ schicht, die auf einem Abschnitt der Hauptoberfläche des Halblei­ tersubstrates zwischen dem Paar von Source/Drain-Bereichen mit einer dazwischen angeordneten Gateisolierschicht ausgebildet ist, einen zweiten Treibertransistor (Q2) mit einem Paar von Source/- Drain-Bereichen (21b, 21c), die auf der Hauptoberfläche des Halb­ leitersubstrates ausgebildet sind, und einer Gateelektroden­ schicht (25b), die auf einem Abschnitt der Hauptoberfläche des Halbleitersubstrates zwischen dem Paar von Source/Drain-Bereichen mit einer dazwischen angeordneten Gateisolierschicht ausgebildet ist,
einen ersten Zugriffstransistor (Q3) mit einem Paar von Source/ Drain-Bereichen (11a, 11b), die auf der Hauptoberfläche des Halb­ leitersubstrates ausgebildet sind, und einer Gateelektroden­ schicht, die auf einem Abschnitt der Hauptoberfläche des Halblei­ tersubstrates zwischen dem Paar von Source/Drain-Bereichen mit einer dazwischen angeordneten Gateisolierschicht ausgebildet ist, und
einen zweiten Zugriffstransistor (Q4) mit einem Paar von Source/- Drain-Bereichen (21a, 21b), die auf der Hauptoberfläche des Halb­ leitersubstrates ausgebildet sind, und einer Gateelektroden­ schicht (15b), die auf einem Abschnitt der Hauptoberfläche des Halbleitersubstrates zwischen dem Paar von Source/Drain-Bereichen mit einer dazwischen angeordneten Gateisolierschicht ausgebildet ist, aufweist,
wobei die Gateelektrodenschichten des ersten und des zweiten Treibertransistors und des ersten und des zweiten Zugriffstransi­ stors in einer gemeinsamen ersten leitenden Schicht ausgebildet und voneinander getrennt sind;
einer Mehrzahl von Wortleitungen, die in einer Mehrzahl von Zei­ len angeordnet sind,
wobei jede der Wortleitungen eine erste leitende Wortleitungs- Schicht (31a), die in einer Schicht über der Gateelektroden­ schicht des Zugriffstransistors der Speicherzelle ausgebildet und elektrisch mit den Gateelektrodenschichten der ersten Zugriffs­ transistoren der Mehrzahl von Speicherzellen, die in der entspre­ chenden Zeile angeordnet sind, verbunden ist, und eine zweite leitende Wortleitungs-Schicht (31b), die in einer Schicht über der Gateelektrodenschicht des Zugriffstransistors der Speicher­ zelle ausgebildet und elektrisch mit den Gateelektrodenschichten der zweiten Zugriffstransistoren der Mehrzahl von Speicherzellen, die in der entsprechenden Zeile angeordnet sind, verbunden ist, aufweist,
wobei die erste leitende Wortleitungs-Schicht und die zweite lei­ tende Wortleitungs-Schicht elektrisch miteinander verbunden und aus einer gemeinsamen zweiten leitenden Schicht ausgebildet sind; und
einer Mehrzahl von Bitleitungspaaren, die in einer Mehrzahl von Spalten angeordnet sind,
wobei jedes der Bitleitungspaare eine erste Bitleitung (51a), die in einer Schicht über der Gateelektrodenschicht des Zugriffstran­ sistors der Speicherzelle ausgebildet und elektrisch mit einem der Source/Drain-Bereiche (11a) von jedem der ersten Zugriffs­ transistoren der Mehrzahl von Speicherzellen, die in der entspre­ chenden Zeile angeordnet sind, verbunden ist, und eine zweite Bitleitung (51b), die in einer Schicht über der Gateelektroden­ schicht des Zugriffstransistors der Speicherzelle ausgebildet und elektrisch mit einem der Source/Drain-Bereiche (21a) von jedem der zweiten Zugriffstransistoren der Mehrzahl der Speicherzellen, die in der entsprechenden Spalte angeordnet sind, verbunden ist, aufweist,
wobei die ersten und zweiten Bitleitungen aus einer dritten lei­ tenden Schicht, die unterschiedlich von der zweiten leitenden Schicht ist, ausgebildet sind.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch ge­ kennzeichnet, daß in jeder der Speicherzellen (M.C.), der erste Treibertransi­ stor (Q1) und der erste Zugriffstransistor (Q3) in einer Zeilen­ richtung miteinander ausgerichtet sind, der zweite Treibertransi­ stor (Q1) und der zweite Zugriffstransistor (Q4) in einer Zeilen­ richtung miteinander ausgerichtet sind, der erste Treibertransi­ stor und der zweite Zugriffstransistor in einer Spaltenrichtung miteinander ausgerichtet sind, und der zweite Treibertransistor und der erste Zugriffstransistor in der Spaltenrichtung mitein­ ander ausgerichtet sind.

5. Halbleiterspeichereinrichtung nach Anspruch 3 oder 4, da­ durch gekennzeichnet,
daß in jeder Speicherzellen (M.C.) das Paar von Source/Drain-Be­ reichen (11b, 11c) des ersten Treibertransistor (Q1) in der Zei­ lenrichtung ausgerichtet ist, das Paar von Source/Drain-Bereichen (21b, 21c) des zweiten Treibertransistors (Q2) in der Zeilenrich­ tung ausgerichtet ist, das Paar von Source/Drain-Bereichen (11a, 11b) des ersten Zugriffstransistors (Q3) in der Spaltenrichtung so ausgerichtet ist, daß der andere der Source/Drain-Bereiche nahe eines zentralen Punktes (S1) der Speicherzelle angeordnet ist, und das Paar von Source/Drain-Bereichen (21a, 21b) des zwei­ ten Zugriffstransistors (Q4) in der Spaltenrichtung so angeordnet ist, daß der andere (21b) der Source/Drain-Bereiche nahe des zen­ tralen Punktes angeordnet ist, wobei einer (11b) der Source/Drain-Bereiche, der nahe des zentra­ len Punktes angeordnet ist, des ersten Treibertransistors und der andere (11b) Source/Drain-Bereich des ersten Zugriffstransistors miteinander elektrisch über einen Dotierungsbereich verbunden sind, der in der Hauptoberfläche des Halbleitersubstrates ausge­ bildet ist, und einer (21b) der Source/Drain-Bereiche, der nahe des zentralen Punktes angeordnet ist, des zweiten Treibertransi­ stors und der andere (21b) Source/Drain-Bereiche des zweiten Zu­ griffstransistors elektrisch miteinander über einen Dotierungs­ bereich verbunden sind, der in der Hauptoberfläche des Halblei­ tersubstrates ausgebildet ist; und
daß eine Leitung, die sich von der Gateelektrodenschicht (15a) zu dem ersten Zugriffstransistor in der Zeilenrichtung erstreckt, die Gateelektrodenschicht (25a) des ersten Treiberstransistors kreuzt, und eine zweite Leitung, die sich von der Gateelektroden­ schicht (15b) des zweiten Zugriffstransistors in der Zeilenrich­ tung erstreckt, die Gateelektrodenschicht (25b) des zweiten Trei­ bertransistors kreuzt.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die Mehrzahl der Speicherzellen (M.C.) in Gruppen aufgeteilt ist, von denen jede zwei Speicherzellen, die in der Zeilenrich­ tung aneinander grenzen, und zwei Speicherzellen, die an die zwei Speicherzellen in der Spaltenrichtung angrenzen, enthält, wobei die zwei Speicherzellen, die in der Zeilenrichtung anein­ ander grenzen, in jeder Gruppe, in axialer Symmetrie angeordnet sind, die zwei Speicherzellen, die in der Spaltenrichtung anein­ ander grenzen, in jeder Gruppe in axialer Symmetrie angeordnet sind, und die Mehrzahl von Gruppen, wobei eine der Gruppen eine Einheit bildet, in der Zeilen- und der Spaltenrichtung angeordnet sind.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch ge­ kennzeichnet, daß in jeder der Gruppen, die die vier Speicherzellen aufweisen, die zwei Speicherzellen, die in der Zeilenrichtung aneinander grenzen, die ersten Treibertransistoren (Q1, Q1) enthalten, von denen die anderen Source/Drain-Bereiche (11c, 11c) elektrisch miteinander über einen Dotierungsbereich verbunden sind, der an der Hauptoberfläche des Halbleitersubstrates ausgebildet ist, die zwei Speicherzellen, die in der Zeilenrichtung aneinander gren­ zen, die zweiten Zugriffstransistoren (Q4) enthalten, von denen die Gateelektrodenschichten (15b) elektrisch miteinander über die erste leitende Schicht verbunden sind, die zwei Speicherzellen, die in der Spaltenrichtung aneinander grenzen, die zweiten Trei­ bertransistoren (Q2) enthalten, von denen die anderen Source/Drain-Bereiche (21c) elektrisch miteinander über einen Dotierungsbereich verbunden sind, der in der Hauptoberfläche des Halbleitersubstrates ausgebildet ist, und die zwei Speicherzel­ len, die in der Spaltenrichtung aneinander grenzen, die zweiten Zugriffstransistoren enthalten, bei denen der eine Source/Drain- Bereich (21a) in jedem von diesen elektrisch mit dem einen Sour­ ce/Drain-Bereich (21a) des anderen der zweiten Zugriffstransisto­ ren über einen Dotierungsbereich verbunden ist, der in der Haupt­ oberfläche des Halbleitersubstrates ausgebildet ist.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet,
daß die Gateelektrodenschicht (25a) des ersten Treibertransistors (Q1) und das Paar von Source/Drain-Bereichen (21a, 21b) des zwei­ ten Zugriffstransistors (Q4) linear in der Spaltenrichtung ausge­ richtet sind, und
daß die Gateelektrodenschicht (25b) des zweiten Treibertransi­ stors (Q2) und das Paar von Source/Drain-Bereichen (11a, 11b) des ersten Zugriffstransistors (Q3) linear in der Spaltenrichtung ausgerichtet sind.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet,
daß die erste und die zweite leitende Wortleitungs-Schicht, die jeweils die Wortleitungen (31a, 31b) bilden, sich in der Zeilen­ richtung erstrecken, und
daß die anderen Source/Drain-Bereiche der ersten und zweiten Treibertransistoren in jeder Speicherzelle aus der zweiten lei­ tenden Schicht ausgebildet und mit einer leitenden Masseleitung (31c) verbunden sind, die parallel zu und zwischen der ersten und der zweiten leitenden Wortleitungs-Schicht (31a, 31b) in der ent­ sprechenden Reihe angeordnet ist.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch ge­ kennzeichnet, daß die erste und die zweite leitende Wortleitungs-Schicht, die jeweils die Wortleitungen (31a, 31b) bilden, und die leitende Masseschicht jeweils eine Doppelschicht, die aus einer polykri­ stallinen Siliziumschicht und einer Silizidschicht mit hohem Schmelzpunkt ausgebildet ist, aufweisen.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 3 bis 10, dadurch gekennzeichnet, daß jede der Speicherzellen (M.C.)
eine erste Widerstandsschicht (41a), die in einer Schicht über der Gateelektrodenschicht des Treibertransistors ausgebildet ist, und die aus einer vierten leitenden Schicht, die unterschiedlich von der zweiten und der dritten leitenden Schicht ist, ausgebil­ det ist, wobei die erste Widerstandsschicht ein erstes Ende, das mit dem einen Source/Drain-Bereich (11b) der ersten Treibertran­ sistors (Q1) und der Gateelektrodenschicht (25b) des zweiten Treibertransistors (Q2) verbunden ist, und ein anderes Ende, das mit einer Stromversorgungspotentialleitung verbunden ist, auf­ weist, und
eine zweite Widerstandsschicht, die aus der vierten leitenden Schicht ausgebildet ist und ein Ende, das mit dem einen Source/ Drain-Bereich (21b) des zweiten Treibertransistors und der Gatee­ lektrodenschicht (25a) des ersten Treibertransistors verbunden ist, und ein zweites Ende, das mit der Stromversorgungspotential­ leitung verbunden ist, aufweist, aufweist.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 3 bis 11, dadurch gekennzeichnet, daß jede der Speicherzellen (M.C.)
einen ersten Lasttransistor (Q5) mit einer ersten leitenden Schicht (144a), die in einer Schicht über der Gateelektrodenschicht des ersten Treibertransistors und aus einer vierten leitenden Schicht ausgebildet ist, die von der zweiten und der dritten leitenden Schicht unterschiedlich ist, und die mit dem Paar von Source/Drain-Bereichen vorgesehen ist, von denen einer (143a) mit dem einen Source/Drain-Bereich (11b) des ersten Treibertransistors (Q1) und der Gateelektrodenschicht (25b) des zweiten Treibertransistors (Q2) verbunden ist, und von denen der andere (145a) mit einer Stromversorgungspotentiallei­ tung verbunden ist, und
einen zweiten Lasttransistor (Q6) mit einer zweiten Halbleiterschicht (144b), die aus der vierten lei­ tenden Schicht ausgebildet ist, und die mit dem Paar von Source/ Drain-Bereichen vorgesehen ist, von denen einer mit dem einen Source/Drain-Bereich (21b) des zweiten Treibertransistors und der Gateelektrodenschicht (25a) des ersten Treibertransistors verbun­ den ist, und von denen die andere (145b) mit der Stromversor­ gungspotentialleitung verbunden ist, aufweist.