DE4443967A1 - Halbleiterspeichereinrichtung mit einer erweiterten Datenausgabefunktion - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei­ chervorrichtung.

Genauer bezieht sie sich auf eine Verbesserung einer Halbleiter­ speichervorrichtung mit einer EDO-Funktion (Extend Data Out = erweiterte bzw. verlängerte Datenausgabe).

In den vergangenen Jahren wurden verschiedene technische Entwick­ lungen zur Verbesserung der Datenauslesegeschwindigkeit in einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM), der eine Halbleiterspeichereinrichtung ist, gemacht. Im allgemeinen ver­ wenden integrierte Halbleiterspeichereinrichtungen einen EDO-Be­ trieb (auch als Hyper-Page-Betrieb bezeichnet) zum Schritthalten mit dem Anstieg der Geschwindigkeit des Auslesebetriebs.

Der EDO-Betrieb weist den Schritt des Verriegelns eines momenta­ nen Ausgabewertes, bis der nächste Wert ausgegeben wird, und des Lieferns des momentanen Ausgabewertes auf. Ein solcher EDO-Be­ trieb kann in einem DRAM zum Schritthalten mit dem Betrieb mit hoher Auslesegeschwindigkeit verwendet werden.

Fig. 12 ist eine Blockdarstellung, die einen Teil der Struktur eines DRAM zeigt, der einen EDO-Betrieb ausführt. Fig. 12 ist zum Zweck der Beschreibung der Probleme, die durch die vorliegende Erfindung gelöst werden, vorgesehen, und sie zeigt keinen Stand der Technik.

Wie in Fig. 12 gezeigt ist, weist der DRAM eine Datenverlänge­ rung- bzw. Datenerweiterungsschaltung 1, eine Ausgabepufferschal­ tung 2, eine Steuerschaltung 3 und einen Ausgabeanschluß 6 auf.

Obwohl es nicht dargestellt ist, weist dieser DRAM weiter eine Mehrzahl von Speicherzellen, die jeweils 1 Bit von Daten spei­ chern, einen Zeilendecoder und einen Spaltendecoder zum Auswählen einer der Speicherzellen, einen Zeitsteuerungsgenerator, der auf ein externes Steuersignal zum Erzeugen eines internen Steuersi­ gnals reagiert, und eine Vorverstärkerschaltung zum Verstärken aus einer ausgewählten Speicherzelle ausgelesener Daten auf.

Die Datenerweiterungsschaltung 1 reagiert auf ein Verlängerungs­ bzw. Erweiterungssteuersignal ΦB von der Steuerschaltung 3 mit dem Empfangen von einem Wert RDF, der aus einer Speicherzelle ausgelesen ist, um denselben als einen Wert RD durch Verriegeln und Ausgeben dieses Wertes RD zu liefern.

Die Ausgabepufferschaltung 2 weist zwei n-Kanal-MOS-Transistoren Q1 und Q2, die in Reihe zwischen einen Stromversorgungsknoten und einen Masseknoten geschaltet bzw. verbunden sind, Inverter I1 und I3, die mit den Gateelektroden der Transistoren Q1 bzw. Q2 ver­ bunden sind, NAND-Gatter G1 und G2, die mit den Invertern I1 bzw. I3 verbunden sind, und einen Inverter I2, der nur mit dem einen NAND-Gatter G2 verbunden ist, auf.

Das NAND-Gatter G1 empfängt den Wert RD an seinem einen Eingabe­ anschluß. Das NAND-Gatter G2 empfängt den Wert RD über den Inver­ ter I2 an seinem einen Eingabeanschluß. Die anderen Eingabean­ schlüsse der NAND-Gatter G1 und G2 empfangen ein Ausgabesteuer­ signal ΦA von der Steuerschaltung 3. Der gemeinsame Knoten der Transistoren Q1 und Q2 ist mit einem Ausgabeanschluß 6 verbunden.

Die Ausgabepufferschaltung 2 reagiert auf das Ausgabesteuersignal ΦA von der Steuerschaltung 3, indem sie aktiviert wird, wodurch der Wert RD von der Datenerweiterungsschaltung 1 verstärkt und über den Ausgabeanschluß 6 ausgegeben wird.

Die Steuerschaltung 3 weist eine Verlängerungs- bzw. Erweite­ rungssteuerschaltung 4, die auf ein internes Zeilenadressentakt­ signal int./RAS, ein internes Zeilenadressentaktsignal int. /CAS, ein internes Ausgabefreigabesignal int./OE und ein inter­ nes Schreibfreigabesignal int./WE, die durch einen Zeitsteue­ rungsgenerator (nicht gezeigt) erzeugt werden, mit dem Erzeugen des Erweiterungssteuersignals ΦB reagiert, und eine Ausgabesteu­ erschaltung 5, die auf dieselben Steuersignale int./RAS, int. /CAS, int./OE und int./WE mit dem Erzeugen des Ausgabesteuersi­ gnals ΦA reagiert, auf.

Ein Page-Mode-Betrieb dieses DRAM wird im folgenden unter Bezug­ nahme auf das Zeitablaufdiagramm aus Fig. 13 beschrieben.

In einem Page-Mode-Betrieb fällt das interne Spaltenadressentakt­ signal int./CAS mehrere Male während (des Zeitraums) eines Ab­ falls und Anstiegs des internen Zeilenadressentaktsignals int. /RAS, wie in (a) und (c) in Fig. 13 gezeigt ist.

Wenn das interne Zeilenadressentaktsignal int./RAS fällt (z. B. vom H-Niveau auf das L-Niveau abfällt) wird eine Zeilenadresse Row, die als Adreßsignale A0-An eingegeben wird, wie in Fig. 13(b) gezeigt ist, eingeblendet bzw. eingetastet. Dann wird, wenn das interne Zeilenadressentaktsignal int./CAS abfällt, eine Spaltenadresse Col. 1, die als Adreßsignale A0-An eingegeben wird, eingetastet.

Als ein Ergebnis wird eine aus der Mehrzahl der Speicherzellen ausgewählt. Wie in Fig. 13(b) gezeigt ist, werden die Daten bzw. der Wert D1, der in der ausgewählten Speicherzelle gespeichert ist, über den Ausgabeanschluß 6 als Ausgabewert Dout ausgegeben. Vergleichbar werden Daten D2, D3, . . . aus den Speicherzellen mit verschiedenen Spaltenadressen Col. 2, Col. 3, . . . mit derselben Zeilenadresse Row ausgegeben.

In einem konventionellen DRAM wird jeweils auf den Abfall des internen Spaltenadressentaktsignals int./CAS mit der Ausgabe von jeweils dem Wert D1, D2 und D3 begonnen, und die Ausgabe des je­ weiligen Wertes D1, D2, D3 endet als Reaktion auf den Anstieg des internen Spaltenadressentaktsignals int./CAS, wie in (b)-(d) aus Fig. 13 gezeigt ist.

Wie in (e)-(i) aus Fig. 13 gezeigt ist, ist der Zeitraum Tex des Spaltenadressentaktsignals int./CAS kürzer als der Zeitraum Tst, der in Fig. 13(c) gezeigt ist, eingestellt, um mit dem Betrieb mit hoher Auslesegeschwindigkeit Schritt zu halten bzw. diesen zu ermöglichen.

Falls Daten als Reaktion auf den Abfall und den Anstieg eines internen Spaltenadressentaktsignals int./CAS wie in dem obigen Fall auszugeben sind, wird der Ausgabezeitraum für die Werte D1, D2, D3, . . . kürzer. Es ist daher schwierig, gültige Daten zu er­ halten.

Der in Fig. 12 gezeigte DRAM ist so ausgebildet, daß ein Wert kontinuierlich verriegelt und ausgegeben (d. h. also verlängert bzw. erweitert) wird, bis der nächste Wert ausgegeben wird.

Genauer gesagt steigt bei dem obigen DRAM das Ausgabesteuersignal ΦA, das durch die Ausgabesteuerschaltung 5 erzeugt wird, auf ein H-Niveau (logisch hoch) nach einem vorbestimmten Zeitraum nach dem Abfall von sowohl dem internen Zeilen- als auch dem internen Spaltenadressentaktsignal int./RAS und int./CAS auf ein L-Ni­ veau (logisch niedrig) an. Dieses Ausgabesteuersignal ΦA wird auf dem H-Niveau gehalten, bis sowohl das interne Zeilen- als auch das interne Spaltenadressentaktsignal int./RAS und int./CAS auf ein H-Niveau ansteigen.

Das Erweiterungssteuersignal ΦB, das durch die Erweiterungssteu­ erschaltung 4 erzeugt wird, steigt und fällt als Reaktion auf den Abfall bzw. den Anstieg des internen Spaltenadressentaktsignals int./CAS.

Wenn das Erweiterungssteuersignal ΦB ansteigt, liefert die Daten­ erweiterungsschaltung 1 den aus einer Speicherzelle ausgelesenen Wert RDF direkt als Wert RD. Als Reaktion auf den Anstieg des Ausgabesteuersignals ΦA wird die Ausgabepufferschaltung 2 akti­ viert. Der Wert RD, der von der Datenerweiterungsschaltung 1 aus­ gegeben wird, wird an die Gateelektrode des Transistors Q1 über das NAND-Gatter G1 und den Inverter I1 angelegt und außerdem durch den Inverter I2 invertiert. Der invertierte Wert /RD wird an die Gateelektrode des Transistors Q2 über das NAND-Gatter G2 und den Inverter I3 angelegt.

Als ein Ergebnis wird einer der beiden Transistoren Q1 und Q2 entsprechend des Wertes RD leitend gemacht, und der andere der Transistoren Q1 und Q2 wird nicht-leitend gemacht. Darum wird der Wert Dout mit einem logischen Niveau, das identisch zu dem des Wertes RD ist, über den Ausgabeanschluß 6 ausgegeben.

Wenn das Erweiterungssteuersignal ΦB abfällt, fährt die Datener­ weiterungsschaltung 1 fort, den Wert RD zu verriegeln und auszu­ geben. Dieser Wert RD wird über die Ausgabepufferschaltung 2 über den Ausgabeanschluß 6 ausgegeben.

Wenn das Erweiterungssteuersignal ΦB erneut ansteigt, empfängt die Datenerweiterungsschaltung 1 den nächsten Wert RDF und liefert denselben als Wert RD.

Wenn das Ausgabesteuersignal ΦA ein L-Niveau erreicht, wird die Ausgabepufferschaltung 2 deaktiviert, wodurch ein Signal auf L- Niveau an die Gateelektroden der Transistoren Q1 und Q2 angelegt wird und der gemeinsame Knoten der Transistoren Q1 und Q2 einen schwebenden Zustand erreicht. Darum wird der Ausgabeanschluß 6 auf einen Zustand hoher Impedanz Hi-Z gebracht.

Da der oben beschriebene DRAM, der einen EDO-Betrieb ausführt, den Wert erweitert und ausgibt bis der nächste Wert ausgegeben wird, können gültige Daten leicht erhalten werden.

Jedoch wird bei dem oben beschriebenen DRAM, der einen EDO-Be­ trieb ausführt, der Ausgabewert Dout erweitert, bis der nächste Ausgabewert Dout ausgegeben wird. Darum wird der Ausgabewert Dout plötzlich von einem H-Niveau auf ein L-Niveau oder von einem L- Niveau auf ein H-Niveau vollständig geändert.

Darum gibt es das Problem des Einschwingens (bzw. Überschwingens) R, das an dem Beginn des Ausgabewertes Dout auftritt, wie in Fig. 13(i) gezeigt ist. Da ein gültiger Ausgabewert Dout nicht erhal­ ten werden kann, bis der Ausgabewert Dout stabil wird, nachdem dieses Einschwingen verschwunden ist, wird die Auslesegeschwin­ digkeit nicht wesentlich erhöht, selbst wenn die Auslesegeschwin­ digkeit durch einen EDO-Betrieb verbessert wird.

Die japanische Patentoffenlegungsschrift JP 62-12210 und die ja­ panische Patentoffenlegungsschrift JP 3-185921 offenbaren eine CMOS-Typ-Ausgabepufferschaltung einer integrierten Halbleiter­ speichereinrichtung, bei der ein Ausgabesignal von einem H-Niveau auf ein L-Niveau abfällt bzw. von einem L-Niveau auf ein H-Niveau ansteigt, was jeweils über einen Zustand hoher Impedanz passiert.

Außerdem offenbart die japanische Patentoffenlegungsschrift JP 3-1241 20 eine Ausgabepufferschaltung, bei der ein Ausgabesignal, das ein H-Niveau oder ein L-Niveau erreicht, zeitweilig auf ein Zwischenniveau gesetzt wird.

Darüber hinaus offenbart die japanische Patentoffenlegungsschrift JP 3-23714 eine Ausgabepufferschaltung einer integrierten Schal­ tung, bei der Ausgabeknoten von zwei Ausgabeschaltungen verbunden sind. Der Ausgabeknoten wird schrittartig durch die jeweilige Ausgabeschaltung geladen, wodurch ein Ausgabesignal desselben zeitweilig ein Zwischenniveau erreicht, wenn zwischen einem H- Niveau und einem L-Niveau gewechselt bzw. übertragen wird.

Diese Schaltungen beziehen sich jeweils auf eine Ausgabepuffer­ schaltung in einer allgemeinen integrierten Halbleiterspeicher­ einrichtung. Im Gegensatz dazu ist die vorliegende Erfindung auf einer Halbleiterspeichereinrichtung wie einem DRAM aufgebaut, der einen EDO-Betrieb ausführt, und sie bezieht sich auf eine Ausga­ bepufferschaltung derselben.

Es ist Aufgabe der vorliegenden Erfindung einer Halbleiterspei­ chervorrichtung mit einer EDO-Funktion anzugeben, bei der das am Beginn eines Ausgabewertes auftretende Einschwingen reduziert ist.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrich­ tung nach Anspruch 1 oder 4 oder 7 oder 10 oder 12 oder 14 oder 16.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn­ zeichnet.

Die Erfindung ermöglicht eine Halbleiterspeichereinrichtung, bei der das Datenauslesen beschleunigt ist, und sie ermöglicht weiter eine Halbleiterspeichereinrichtung mit einem reduzierten Strom­ verbrauch.

Eine Halbleiterspeichereinrichtung entsprechend einer Ausfüh­ rungsform der vorliegenden Erfindung weist einen Ausgabeanschluß, eine Mehrzahl von Speicherzellen, eine Ausleseschaltung, eine Erweiterungsschaltung (Ausdehnungsschaltung), eine Zuführungs­ schaltung und eine Schaltung zum Bringen in einen Zustand hoher Impedanz auf. Jede der Mehrzahl der Speicherzellen speichert 1 Bit von Daten. Die Ausleseschaltung liest sequentiell (d. h. auf­ einanderfolgend) in einer Speicherzelle gespeicherte Daten aus. Die Erweiterungsschaltung erweitert jeweils den durch die Ausle­ seschaltung ausgelesenen Wert (d. h. sie dehnt dessen Zeitdauer aus). Die Zuführungseinrichtung reagiert auf den erweiterten Wert von der Erweiterungsschaltung mit dem sequentiellen Zuführen von Ausgabedaten zu dem Ausgabeanschluß. Die Schaltung zum Bringen in einen Zustand hoher Impedanz bringt den Ausgabeanschluß, jeweils bevor ein Wert durch die Zuführungsschaltung zugeführt wird, in einen Zustand hoher Impedanz.

Eine Halbleiterspeichereinrichtung nach einer anderen Ausfüh­ rungsform der vorliegenden Erfindung weist einen Ausgabeanschluß, eine Mehrzahl von Speicherzellen, eine Ausleseschaltung, eine Erweiterungsschaltung (Ausdehnungsschaltung), eine Zuführungs­ schaltung und eine Schaltung zum Bringen auf ein Zwischenniveau auf. Jede aus der Mehrzahl der Speicherzellen speichert einen Wert auf einem ersten oder einem zweiten Niveau. Die Auslese­ schaltung liest sequentiell einen in einer Speicherzelle gespei­ cherten Wert aus. Die Erweiterungsschaltung erweitert jeweils den durch die Ausleseschaltung ausgelesenen Wert (d. h. sie dehnt des­ sen Zeitdauer aus). Die Zuführungsschaltung reagiert auf den er­ weiterten Wert von der Erweiterungsschaltung mit dem sequentiel­ len Liefern von Ausgabedaten an den Ausgabeanschluß. Die Schal­ tung zum Bringen auf ein Zwischenniveau bringt das Potential des Ausgabeanschlusses, jeweils bevor ein Wert durch die Zuführungs­ schaltung zugeführt wird, auf ein Zwischenniveau, das ein Niveau zwischen dem ersten und dem zweiten logischen Niveau ist.

Entsprechend der Halbleiterspeichereinrichtung nach der einen Ausführungsform der vorliegenden Erfindung werden in Speicherzel­ len gespeicherte Daten sequentiell ausgelesen. Jeder der ausgele­ senen Werte wird erweitert, d. h. seine Zeitdauer wird ausgedehnt, bis der nächste Wert ausgelesen wird. Als Reaktion auf den erwei­ terten Wert werden die Ausgabedaten sequentiell dem Ausgabean­ schluß zugeführt. Jeweils bevor ein Ausgabewert zugeführt wird, wird der Ausgabeanschluß in einen Zustand hoher Impedanz ge­ bracht. Als ein Ergebnis werden aufeinanderfolgende Ausgabedaten jeweils über einen Zustand hoher Impedanz geliefert bzw. ausgege­ ben. Darum tritt kein Ein- bzw. Überschwingen am Beginn von jedem Ausgabewert auf. Da darüber hinaus jeder Ausgabewert kontinuier­ lich ausgegeben wird, bis begonnen wird, den nächsten Ausgabewert auszugeben, können gültige Daten leicht erhalten werden, selbst wenn die Datenauslesegeschwindigkeit erhöht wird.

Entsprechend der Halbleiterspeichereinrichtung nach der anderen Ausführungsform der vorliegenden Erfindung werden in Speicherzel­ len gespeicherte Daten sequentiell ausgelesen. Jeder der ausgele­ senen Werte wird erweitert, d. h. seine Zeitdauer wird ausgedehnt, bis der nächste nachfolgende Wert ausgelesen wird. Als Reaktion auf den erweiterten Wert werden Ausgabedaten dem Ausgabeanschluß sequentiell zugeführt. Jeweils bevor ein Ausgabewert zugeführt wird, wird das Potential des Ausgabeanschlusses auf ein Zwischen­ niveau gesetzt. Als ein Ergebnis werden aufeinanderfolgende Aus­ gabedaten immer über ein Zwischenniveau ausgegeben. Darum tritt am Beginn jedes Ausgabewertes kein Ein- bzw. Überschwingen auf. Da darüber hinaus jeder Ausgabewert kontinuierlich zugeführt wird, bis begonnen wird, den nächsten nachfolgenden Ausgabewert auszugeben, können gültige Daten leicht erhalten werden, selbst wenn die Datenauslesegeschwindigkeit erhöht wird.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu­ ren.

Von den Figuren zeigen:

Fig. 1 eine Blockdarstellung, die die Hauptstruktur eines DRAM entsprechend Ausführungsform 1 der Erfindung zeigt;

Fig. 2 eine Blockdarstellung, die die gesamte Struk­ tur des DRAM aus Fig. 1 zeigt;

Fig. 3 ein Zeitablaufdiagramm, das den Betrieb des DRAM aus den Fig. 1 und 2 zeigt;

Fig. 4 eine Blockdarstellung, die die gesamte Struk­ tur eines DRAM entsprechend Ausführungsform 2 zeigt;

Fig. 5 eine Bockdarstellung, die die Hauptstruktur eines DRAM entsprechend Ausführungsform 3 zeigt;

Fig. 6 ein Zeitablaufdiagramm, das den Betrieb des DRAM aus Fig. 5 zeigt;

Fig. 7 ein Schaltbild, das die Hauptstruktur eines DRAM entsprechend Ausführungsform 4 zeigt;

Fig. 8 ein Schaltbild, das die Hauptstruktur eines DRAM entsprechend Ausführungsform 5 zeigt;

Fig. 9 ein Zeitablaufdiagramm, das den Betrieb des DRAM aus Fig. 8 zeigt;

Fig. 10 eine Blockdarstellung, die die Hauptstruktur eines DRAM entsprechend Ausführungsform 6 zeigt;

Fig. 11 ein Zeitablaufdiagramm, das den Betrieb des DRAM aus Fig. 10 zeigt;

Fig. 12 eine Darstellung, die zum Beschreiben der Aufgabe der Erfindung verwendet wird, und die eine Blockdarstellung des Hauptteils eines DRAM mit einer EDO-Funktion zeigt; und

Fig. 13 ein Zeitablaufdiagramm, das den Betrieb des DRAM aus Fig. 12 zeigt.

Im folgenden werden Ausführungsformen der vorliegenden Erfindung im Detail unter Bezugnahme auf die Figuren beschrieben. Dieselben Bezugszeichen in den Figuren bezeichnen dieselben oder entspre­ chende Elemente.

Ausführungsform 1

Fig. 2 ist eine Blockdarstellung, die die gesamte Struktur eines DRAM entsprechend der Ausführungsform 1 der vorliegenden Erfin­ dung zeigt. Fig. 1 ist eine Blockdarstellung, die im Detail die Struktur der Datenverlängerungs- bzw. Datenerweiterungsschaltung 1, der Ausgabepufferschaltung 2 und einer Steuerschaltung 20 des DRAM aus Fig. 2 zeigt.

Wie in Fig. 2 gezeigt ist, weist ein DRAM 10 entsprechend der Ausführungsform 1 ein Speicherzellenfeld 11 mit einer Mehrzahl von Speicherzellen, die in einer Matrix angeordnet sind, einen Adreßanschluß 12 zum Empfangen eines externen Adreßsignals ext. A0-An, einen Adreßpuffer 13, der auf externe Adressensignale ext. A0-An reagiert, zum Erzeugen eines internen Adressensignals, ei­ nen Zeilendecoder 14, der auf ein internes Adressensignal rea­ giert, zum Auswählen einer Zeile aus dem Speicherzellenfeld 11, einen Spaltendecoder 15, der auf ein internes Adressensignal rea­ giert, zum Auswählen einer Spalte aus dem Speicherzellenfeld 11 und eine Eingabe-/Ausgabe-Schaltung 16 zum Auslesen von Daten bzw. einem Wert aus einer Speicherzelle, die durch den Zeilen- und den Spaltendecoder 14 und 15 ausgewählt ist, und zum Schrei­ ben von Daten bzw. einem Wert in eine ausgewählte Speicherzelle auf.

Dieser DRAM weist weiter einen Steueranschluß 17 zum Empfangen eines externen Zeilenadressentaktsignals ext./RAS, eines exter­ nen Spaltenadressentaktsignals ext./CAS, eines externen Ausgabe­ freigabesignals ext./OE und eines externen Schreibfreigabesi­ gnals ext./WE, einen Zeitsteuerungsgenerator 18, der auf diese Steuersignale ext./RAS, ext./CAS, ext./OE und ext./WE rea­ giert, zum Erzeugen eines internen Zeilenadressentaktsignals int. /RAS, eines internen Spaltenadressentaktsignals int./CAS, eines internen Ausgabefreigabesignals int./OE und eines internen Schreibsignals int./WE, und eine Vorverstärkerschaltung 19 zum Verstärken eines von der Eingabe-/Ausgabeschaltung 16 ausgegebe­ nen Wertes bzw. von dieser ausgegebener Daten auf.

Dieser DRAM weist weiter eine Steuerschaltung 20, die auf die internen Steuersignale int./RAS, int./CAS, int./OE, int./WE reagiert, zum Erzeugen eines Ausgabesteuersignals ΦAa und eines Verlängerungs- bzw. Erweiterungssteuersignals ΦB, eine Datener­ weiterungsschaltung 1, die auf das Erweiterungssteuersignal ΦB reagiert, zum Verlängern bzw. Erweitern eines Wertes RDF, der von der Vorverstärkerschaltung 19 ausgegeben wird, zum Ausgeben des­ selben als Wert RD und eine Ausgabepufferschaltung 2, die als Reaktion auf das Ausgabesteuersignal ΦAa aktiviert wird, zum Emp­ fangen des Wertes RD, der von der Datenerweiterungsschaltung 1 geliefert wird, zum Ausgeben desselben über den Ausgabeanschluß 6 als Ausgabewert Dout.

Wie in Fig. 1 gezeigt ist, weist die Datenerweiterungsschaltung 1 vier Inverter I4-I7 auf. Dabei bilden die Inverter I4 und I5 eine Verriegelungsschaltung. Wenn das Erweiterungssteuersignal ΦB auf einem L-Niveau angelegt wird, wird der Inverter I5 aktiviert, wodurch die Inverter I4 und I5 den Wert RDF, der an diese ange­ legt wurde, verriegeln. Zur selben Zeit ist der Inverter 16 deak­ tiviert, so daß die Eingabe des Wertes RDF in die Verriegelungs­ schaltung verhindert wird.

Wenn das Erweiterungssteuersignal ΦB auf H-Niveau angelegt wird, ist der Inverter I5 deaktiviert, wodurch diese Verriegelungs­ schaltung zurückgesetzt wird. Zur selben Zeit ist der Inverter I6 aktiviert, wodurch der Wert RDF, der an die Datenerweiterungs­ schaltung 1 angelegt ist, als Wert RD über die Inverter I6 und I4 ausgegeben wird. In anderen Worten läuft der Wert RDF durch die Inverter I6 und I4.

Die Ausgabepufferschaltung 2 weist zwei n-Kanal-MOS-Transistoren Q1 und Q2, die in Reihe zwischen einem Stromversorgungsknoten 7 und einem Masseknoten 8 verbunden bzw. geschaltet sind, ein NAND- Gatter G1 und einen Inverter I1, die in Reihe mit der Gateelek­ trode des n-Kanal-MOS-Transistors Q1 verbunden sind, und einen Inverter I2, ein NAND-Gatter G2 und einen Inverter I3, die in Reihe mit der Gateelektrode des n-Kanal-MOS-Transistors Q2 ver­ bunden sind, auf. Ein Stromversorgungspotential Vcc wird dem Stromversorgungspotentialknoten 7 zugeführt. Ein Massepotential Vss wird dem Masseknoten 8 zugeführt. Die Sourceelektrode des Transistors Q1 und die Drainelektrode des Transistors Q2 sind miteinander und außerdem mit dem Ausgabeanschluß 6 verbunden. Das Ausgabesteuersignal ΦAa wird jeweils an einen Eingabeanschluß der NAND-Gatter G1 und G2 angelegt.

Wenn das Ausgabesteuersignal ΦAa auf H-Niveau angelegt wird, wird die Ausgabepufferschaltung 2 aktiviert, wodurch Werte RD und /RD, die an die anderen Eingabeanschlüsse der NAND-Gatter G1 und G2 angelegt sind, direkt ausgegeben werden. Darum wird der Wert RD, der an die Ausgabepufferschaltung 2 angelegt ist, an die Gatee­ lektrode des Transistors Q1 auf demselben logischen Niveau gelie­ fert. Außerdem wird der Wert RD durch den Inverter I2 invertiert. Der invertierte Wert /RD wird an die Gateelektroden des Transi­ stors Q2 angelegt. Darum wird ein Ausgabewert Dout auf einem lo­ gischen Niveau, das identisch mit dem des Wertes RD ist, der an die Ausgabepufferschaltung 2 angelegt ist, von dem Ausgabean­ schluß 6 geliefert.

Wenn das Ausgabesteuersignal ΦAa auf L-Niveau angelegt wird, wird die Ausgabepufferschaltung 2 deaktiviert, wodurch die NAND-Gatter G1 und G2 immer ein Signal auf H-Niveau unabhängig von den Werten RD und /RD, die an die anderen Eingabeanschlüsse angelegt sind, ausgibt. Als ein Ergebnis wird ein Signal auf L-Niveau an die Gateelektroden der Transistoren Q1 und Q2 angelegt. Die Transi­ storen Q1 und Q2 erreichen beide einen nicht-leitenden Zustand. Darum erreicht der Ausgabeanschluß 6 einen schwebenden Zustand zum Erreichen eines Zustandes hoher Impedanz.

Die Steuerschaltung 20 weist eine Verlängerungs- bzw. Erweite­ rungssteuerschaltung 4, eine Ausgabesteuerschaltung 5, sechs In­ verter I8-I13 und NAND-Gatter G3 und G4 auf.

Die Erweiterungssteuerschaltung 4 reagiert auf die internen Steu­ ersignale int./RAS, int./CAS, int./OE und int./WE mit der Erzeugung des Erweiterungssteuersignals ΦB. Die Ausgabesteuer­ schaltung 5 reagiert auf die internen Steuersignale Int./RAS, int./CAS, int./OE und int./WE mit dem Erzeugen des Ausgabe­ steuersignals ΦA. Die Inverter I8-I12 und das NAND-Gatter G3 bil­ den eine Einmalpuls-Schaltung, die einen kurzen Puls als Reaktion auf den Anstieg des Erweiterungssteuersignals ΦB erzeugt.

Der Betrieb dieses DRAM wird im folgenden beschrieben. Fig. 3 ist ein Zeitablaufdiagramm, das den Page-Mode-Betrieb dieses DRAM zeigt.

Wie in Fig. 3 gezeigt ist, wird eine Zeilenadresse als Reaktion auf den Abfall des internen Zeilenadressentaktsignals int./RAS eingetastet und eine Spaltenadresse wird als Reaktion auf den Abfall des internen Spaltenadressentaktsignals int./CAS eingeta­ stet.

Eine Speicherzelle wird aus dem Speicherzellenfeld 11 entspre­ chend dieser eingetasteten Zeilen- und Spaltenadressen ausge­ wählt. Aus der ausgewählten Speicherzelle wird über die Ausgabe­ schaltung 16 ein Wert ausgelesen. Der ausgelesene Wert wird durch den Vorverstärker 19 zum Anlegen des Wertes an die Erweiterungs­ schaltung 1 als Wert RDF verstärkt.

Wenn das interne Zeilenadressentaktsignal int./RAS abfällt und das interne Spaltenadressentaktsignal int./CAS außerdem an­ steigt, steigt das Ausgabesteuersignal ΦA, das durch die Ausgabe­ steuerschaltung 5 erzeugt wird, vom L-Niveau auf das H-Niveau an. Das Ausgabesteuersignal ΦA wird auf dem H-Niveau gehalten, bis das interne Zeilenadressentaktsignal int./RAS und das interne Spaltenadressentaktsignal int./CAS beide auf ein H-Niveau zu­ rückkehren.

Dabei fällt und steigt das Erweiterungssteuersignal ΦB, das durch die Erweiterungssteuerschaltung 4 erzeugt wird, als Reaktion auf den Abfall bzw. den Anstieg des internen Spaltenadressentaktsi­ gnals int./CAS.

Eine durch die Inverter I8-I12 und das NAND-Gatter G3 gebildete Einmalpuls-Schaltung reagiert auf einen Anstieg des Erweiterungs­ steuersignals ΦB mit der Erzeugung eines Pulses mit einer vorbe­ stimmten Breite (Zeitdauer). Darum fällt das Potential eines Kno­ tens NO3 von einem H-Niveau auf ein L-Niveau als Reaktion auf einen Anstieg des Erweiterungssteuersignals ΦB, und dann steigt es von dem L-Niveau auf ein H-Niveau nach einem vorbestimmten Zeitraum an. Die Breite dieses Einmalpulses ist durch die Verzö­ gerungszeit der Inverter I8-I12 bestimmt.

Die Potentiale des Ausgabesteuersignals ΦA und des Knotens NO3 werden an das NAND-Gatter G4 angelegt, wodurch das Ausgabesteuer­ signal ΦAa, welches ein logisches Produkt daraus ist, von dem Inverter I13 ausgegeben wird. Dieses Ausgabesteuersignal ΦAa wird von einem L-Niveau auf ein H-Niveau hochgezogen, wenn das interne Spaltenadressentaktsignal int./CAS das erste Mal von einem H- Niveau auf ein L-Niveau fällt. Wenn das interne Spaltenadressen­ taktsignal int./CAS erneut abfällt, erreicht das Ausgabesteuer­ signal ΦAa für einen vorbestimmten Zeitraum ein L-Niveau.

Wenn das Erweiterungssteuersignal ΦB ein H-Niveau erreicht, wird der von dem Vorverstärker 19 gelieferte Wert RDF als Wert RD über die Inverter I6 und I4 ausgegeben. Wenn das Ausgabesteuersignal ΦAa ein H-Niveau erreicht, wird der von der Datenerweiterungs­ schaltung 1 ausgegebene Wert RD an die Gateelektrode des Transi­ stors Q1 über das NAND-Gatter G1 und den Inverter I1 angelegt. Zur selben Zeit wird das Datensignal RD durch den Inverter I2 invertiert. Der invertierte Wert/RD wird an die Gateelektrode des Transistors Q2 über das NAND-Gatter G2 und den Inverter I3 angelegt.

Darum erreicht der Gateknoten NO1 des Transistors Q1 ein H-Ni­ veau, wenn der Wert RD ein H-Niveau erreicht, und der Gateknoten NO2 des Transistors Q2 erreicht ein L-Niveau. Dieses verursacht, daß der Transistor Q1 leitend gemacht wird und der Transistor Q2 nicht-leitend gemacht wird, wodurch der Wert D1 auf einem H-Ni­ veau von dem Ausgabeanschluß 6 ausgegeben wird.

Wenn das Erweiterungssteuersignal ΦB ein L-Niveau erreicht, wird der Wert RDF von der Vorverstärkerschaltung 19 blockiert. Der durch die Datenerweiterungsschaltung 1 gehende Wert wird durch die von den Invertern I4 und I5 gebildete Verriegelungsschaltung gehalten. Der Wert wird während eines L-Niveaus des Erweiterungs­ steuersignals ΦB kontinuierlich gehalten.

Wenn das Erweiterungssteuersignal ΦB ansteigt, wird der verrie­ gelte Wert D1 zurückgesetzt, und es wird begonnen, den nächsten Wert D2 aus der Datenerweiterungsschaltung 1 auszugeben.

Da das Ausgabesteuersignal ΦAa ein L-Niveau für einen vorbestimm­ ten Zeitraum als Reaktion auf den Anstieg des Erweiterungssteuer­ signals ΦB erreicht, ist die Ausgabepufferschaltung 2 für diesen vorbestimmten Zeitraum deaktiviert. Als ein Ergebnis erreichen die Gateknoten NO1 und NO2 der Transistoren Q1 bzw. Q2 beide ein L-Niveau. Dieses macht die Transistoren Q1 und Q2 beide nicht­ leitend, wodurch der Ausgabeanschluß 6 einen Zustand hoher Impe­ danz erreicht.

Wenn das Ausgabesteuersignal ΦAa auf ein H-Niveau zurückkehrt, wird die Ausgabepufferschaltung 2 erneut aktiviert, wodurch der nächste Wert D2 über den Ausgabeanschluß 6 ausgegeben wird.

Falls der Wert D2 z. B. ein L-Niveau hat, erreicht dabei der Kno­ ten NO1 ein L-Niveau und der Knoten NO2 erreicht ein H-Niveau. Als ein Ergebnis wird der Transistor Q1 nicht-leitend und der Transistor Q2 leitend gemacht, wodurch der Wert D2 auf einem L- Niveau ausgegeben wird.

Selbst wenn der Wert D2 auf einem L-Niveau nachfolgend zu einem Wert D1 auf einem H-Niveau ausgegeben wird, erreicht der Ausgabe­ anschluß 6 von einem H-Niveau ausgehend einen Zustand hoher Impe­ danz, und dann erreicht er ein L-Niveau. Darum tritt ein Ein­ schwingen im Vergleich zu dem Fall, in dem der Ausgabeanschluß 6 von einem H-Niveau auf einmal auf ein L-Niveau heruntergezogen wird, nicht leicht auf.

Entsprechend der Ausführungsform 1 wird der Ausgabewert Dout über einen Zustand hoher Impedanz Hi-Z geändert. Darum tritt an dem Beginn des Ausgabewertes Dout kein Ein- bzw. Überschwingen auf. Daher kann der Ausgabewert Dout von Beginn an als gültiger Wert verwendet werden, und ein gültiger Wert kann bei einem EDO-Be­ trieb leicht erhalten werden, selbst wenn die Lesegeschwindigkeit erhöht wird.

Darüber hinaus wird, da einer der Transistoren Q1 und Q2 einen nicht-leitenden Zustand und der andere einen leitenden Zustand erreicht, nachdem die Transistoren Q1 und Q2 beide leitend waren, kein Durchgangsstrom fließen und der Stromverbrauch wird redu­ ziert.

In der Ausführungsform 1 entsprechen der Zeilendecoder 14, der Spaltendecoder 15 und die Eingabe-/Ausgabe-Schaltung 16 einer Ausleseschaltung, die sequentiell (in einer Abfolge) Daten bzw. Werte, die jeweils in einer Speicherzelle gespeichert sind, als Reaktion auf vorbestimmte Auslesesteuersignale int. /RAS und int. /CAS ausliest. Die Steuerschaltung 20 weist eine Schaltung, die auf ein Auslesesteuersignal reagiert, zum Erzeugen eines Erweite­ rungssteuersignals ΦB auf einem H-Niveau für einen vorbestimmten Zeitraum während des Datenauslesens und eine Schaltung, die auf ein Auslesesteuersignal reagiert, zum Erzeugen eines Ausgabesteu­ ersignals ΦAa auf einem L-Niveau für einen vorbestimmten Zeit­ raum, nachdem das Erweiterungssteuersignal ΦB von einem L-Niveau auf ein H-Niveau gebracht ist, auf.

In Ausführungsform 1 wird die letzte Stufe der Ausgabepuffer­ schaltung 2 durch einen n-n-Puffer gebildet. Jedoch kann sie auch durch einen sogenannten CMOS-Puffer gebildet werden. Genauer ge­ sagt kann ein p-Kanal-MOS-Transistor an Stelle des n-Kanal-MOS- Transistors Q1 verwendet werden. Der Inverter I1 kann entfernt und die Ausgabe des NAND-Gatters G1 kann direkt an die Gateelek­ trode des p-Kanal-MOS-Transistors angelegt werden.

Obwohl das Ausgabesteuersignal ΦAa in Ausführungsform 1 ein L- Niveau erreicht, direkt nachdem das Erweiterungssteuersignal ΦB auf ein H-Niveau hochgezogen ist, kann das Ausgabesteuersignal ΦAa auf ein L-Niveau heruntergezogen werden, direkt bevor das Erweiterungssteuersignal ΦB auf ein H-Niveau hochgezogen wird. Alternativ kann das Ausgabesteuersignal ΦAa auf ein L-Niveau her­ untergezogen werden, direkt bevor oder direkt nachdem das Erwei­ terungssteuersignal ΦB ein H-Niveau erreicht.

Ausführungsform 2

Fig. 4 ist eine Blockdarstellung, die die gesamte Struktur eines DRAM entsprechend Ausführungsform 2 zeigt.

In Ausführungsform 2 wird die vorliegende Erfindung auf den Fall angewendet, in dem Daten bzw. ein Wert in komplementärer Art und Weise von der Eingabe-/Ausgabe-Schaltung 16 und der Vorverstär­ kerschaltung 19 ausgegeben werden. Unterschiedlich von Ausfüh­ rungsform 1 weist der DRAM der Ausführungsform 2 zwei Datenerwei­ terungsschaltungen 1A und 1B auf. Die Datenerweiterungsschaltung 1A reagiert auf das Erweiterungssteuersignal ΦB mit dem Erweitern des Wertes RDF bis zu einer vorbestimmten Zeit und gibt denselben als Wert RD aus. Die Datenerweiterungsschaltung 1B reagiert auf das Erweiterungssteuersignal ΦB mit dem Erweitern des Wertes /RDF, der komplementär (z. B. invertiert) zu dem Wert RDF ist, bis zu einer vorbestimmten Zeit und liefert denselben als Wert /RD.

Unterschiedlich von der Ausgabepufferschaltung 2 aus Ausführungs­ form 1 weist die Ausgabepufferschaltung 22 den Inverter I2 nicht auf. Genauer gesagt wird der Wert/RD von der Datenerweiterungs­ schaltung 1B direkt an das NAND-Gatter G2 angelegt.

Derart ist die vorliegende Erfindung in einer Ausführungsform auch auf den Fall anwendbar, in dem komplementäre Daten RDF und /RDF von der Vorverstärkerschaltung 19 ausgegeben werden.

Ausführungsform 3

Fig. 5 ist eine Blockdarstellung, die die Strukturen einer Daten­ erweiterungsschaltung, einer Ausgabepufferschaltung und einer Steuerschaltung in einem DRAM entsprechend Ausführungsform 3 zeigt.

Wie in Fig. 5 gezeigt ist, weist dieser DRAM eine Datenerweite­ rungsschaltung 1, eine Ausgabepufferschaltung 23 und eine Steuer­ schaltung 24 auf. Dieser DRAM weist weiter ein Speicherzellen­ feld, einen Zeilendecoder und einen Spaltendecoder (nicht ge­ zeigt) wie in Ausführungsform 1 auf.

Die Datenerweiterungsschaltung 1 ist identisch zu der aus Ausfüh­ rungsform 1. Vergleichbar zu der Ausgabepufferschaltung 2 aus Ausführungsform 1 weist die Ausgabepufferschaltung 23 zwei n-Ka­ nal-MOS-Transistoren Q1 und Q2 und drei Inverter I1-I3 auf. Un­ terschiedlich von der Ausgabepufferschaltung 2 aus Ausführungs­ form 1 weist die Ausgabepufferschaltung 23 weiter UND-Gatter G5 und G7 und NOR-Gatter G6 und G8 auf.

Der Wert RD, der von der Datenerweiterungsschaltung 1 geliefert wird, wird an einen Eingabeanschluß des UND-Gatters G5 angelegt und er wird außerdem durch den Inverter 12 invertiert. Der inver­ tierte Wert/RD wird an einen Eingabeanschluß des UND-Gatters G7 angelegt.

Das Ausgabesignal des UND-Gatters G5 bzw. G7 wird an einen Ein­ gabeanschluß des NOR-Gatters G6 bzw. G8 angelegt, und das Ausga­ besignal des NOR-Gatters G6 bzw. G8 wird über die Inverter I1 bzw. I3 an die Gateelektrode des Transistors Q1 bzw. Q2 angelegt.

Vergleichbar zu der Steuerschaltung 20 aus Ausführungsform 1 weist die Steuerschaltung 24 eine Erweiterungssteuerschaltung 4, eine Ausgabesteuerschaltung 5 und sechs Inverter I8-I13 auf. Un­ terschiedlich von der Steuerschaltung 20 aus Ausführungsform 1 weist die Steuerschaltung 24 ein 3-Eingaben-NAND-Gatter 9, drei NAND-Gatter G10-G12 und eine Verzögerungsschaltung 25 auf.

Die NAND-Schaltung G10 empfängt das interne Zeilenadressentaktsi­ gnal int./RAS und das interne Spaltenadressentaktsignal int. /CAS. Eine Verzögerungsschaltung 25 reagiert auf das interne Spaltenadressentaktsignal int./CAS mit der Erzeugung eines ver­ zögerten Spaltenadressentaktsignals /CASD.

Dabei bilden die NAND-Gatter G11 und G12 eine Verriegelungsschal­ tung. Diese Verriegelungsschaltung reagiert auf den Abfall des verzögerten Spaltenadressentaktsignals /CASD mit dem Verriegeln eines Ausgabesignals von dem NAND-Gatter G10.

Das 3-Eingaben-NAND-Gatter G9 empfängt das Erweiterungssteuersi­ gnal ΦB von der Erweiterungssteuerschaltung 4, ein Signal, wel­ ches das durch fünf Inverter I8-I12 verzögerte Erweiterungssteu­ ersignal ΦB ist, und ein Ausgabesignal von der Verriegelungs­ schaltung, die die NAND-Gatter G11 und G12 aufweist. Das Ausgabe­ signal des 3-Eingaben-NAND-Gatters G9 wird durch den Inverter I13 zur Ausgabe als ein Ausgabesteuersignal ΦC invertiert.

Die Erweiterungssteuerschaltung 4 und die Ausgabesteuerschaltung 5 sind vergleichbar zu der Erweiterungssteuerschaltung bzw. der Ausgabesteuerschaltung aus Ausführungsform 1. Die Erweiterungs­ steuerschaltung 4 reagiert auf ein internes Steuersignal mit der Erzeugung des Erweiterungssteuersignals ΦB. Die Ausgabesteuer­ schaltung 5 reagiert auf ein internes Steuersignal mit der Erzeu­ gung des Ausgabesteuersignals ΦA.

Das Ausgabesteuersignals ΦA wird an die anderen Eingabeanschlüsse der UND-Gatter G5 und G7 in der Ausgabepufferschaltung 23 ange­ legt. Das Ausgabesteuersignal ΦC wird an die anderen Eingabean­ schlüsse der NOR-Gatter G6 und G8 angelegt.

Der Betrieb dieses DRAM wird im folgenden unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 6, das den Page-Mode-Betrieb des­ selben zeigt, beschrieben.

Vergleichbar zur Ausführungsform 1 wird das Erweiterungssteuersi­ gnal ΦA auf ein H-Niveau hochgezogen, wenn das interne Zeilen­ adressentaktsignal int./RAS abfällt und dann das interne Spal­ tenadressentaktsignal int./CAS abfällt. Ebenfalls vergleichbar zur Ausführungsform 1 steigt und fällt das Erweiterungssteuersi­ gnal ΦB als Reaktion auf einen Abfall bzw. Anstieg des internen Spaltenadressentaktsignals int./CAS.

Wenn das Erweiterungssteuersignal ΦB ein H-Niveau erreicht, läuft der von der Vorverstärkerschaltung gelieferte Wert RDF durch die Datenerweiterungsschaltung 1, damit er als Wert RD ausgegeben wird.

Die Verriegelungsschaltung, die von den NAND-Gattern G11 und G12 gebildet wird, reagiert auf einen Abfall des verzögerten Spalten­ adressentaktsignals /CASD mit der Verriegelung eines Ausgabesi­ gnals des NAND-Gatters G10. Darum erreicht ein Ausgabeknoten NO4 nach einem vorbestimmten Zeitraum nach dem Abfall des internen Spaltenadressentaktsignals int./CAS ein H-Niveau.

Vergleichbar zur Ausführungsform 1 wird als Reaktion auf einen Anstieg des Erweiterungssteuersignals ΦB ein Einmalpuls ΦC er­ zeugt. Dieser Puls wird als Ausgabesteuersignal ΦC von der Steu­ erschaltung 24 über den Inverter I13 ausgegeben.

Wenn das Ausgabesteuersignal ΦA ein H-Niveau erreicht, wird die Ausgabepufferschaltung 23 aktiviert. Wenn der Wert RD von der Datenerweiterungsschaltung 1 ein H-Niveau erreicht, erreicht der Gateknoten NO1 des Transistors Q1 ein H-Niveau und der Gateknoten NO2 des Transistors Q2 erreicht ein L-Niveau.

Wenn das Erweiterungssteuersignal ΦB wieder ein H-Niveau er­ reicht, wird der nächste Wert RD an die Ausgabepufferschaltung 23 angelegt. Da jedoch das Ausgabesteuersignal ΦC für einen vorbe­ stimmten Zeitraum als Reaktion auf einen Anstieg dieses Erweite­ rungssteuersignals ΦB ein H-Niveau erreicht, werden die Gatekno­ ten NO1 und NO2 der Transistoren Q1 und Q2 beide auf ein H-Niveau gezwungen. Als ein Ergebnis erreichen die Transistoren Q1 und Q2 beide momentan einen leitenden Zustand, und der Ausgabeanschluß 6 wird auf ein Zwischenniveau zwischen dem Stromversorgungsniveau Vcc und dem Masseniveau Vss vorgeladen.

Wenn das Ausgabesteuersignal ΦC auf ein L-Niveau zurückkehrt, wird der Wert RD, der von der Ausgabepufferschaltung 23 angelegt worden ist, von dem Ausgabeanschluß 6 als Ausgabewert Dout gelie­ fert. Wenn dabei z. B. der Wert RD ein L-Niveau erreicht, wird der Knoten NO1 auf ein L-Niveau als Reaktion auf den Abfall des Ausgabesteuersignals ΦC und der Knoten NO2 auf ein H-Niveau gezo­ gen.

Derart erreicht der Ausgabewert Dout von einem H-Niveau ausgehend ein L-Niveau über ein Zwischenniveau, oder er erreicht von einem L-Niveau ausgehend über ein Zwischenniveau ein H-Niveau. Darum tritt ein Ein- bzw. Überschwingen im Vergleich zu dem Fall, in dem er von einem H-Niveau auf ein L-Niveau oder von einem L-Ni­ veau auf ein H-Niveau auf einmal geändert wird, nicht leicht auf.

In Ausführungsform 3 erreicht ein Eingabeknoten NO4 des 3-Einga­ ben-NAND-Gatters G9 nach dem Ablauf eines vorbestimmten Zeitrau­ mes nach einem Abfall des internen Spaltenadressentaktsignals int./CAS ein H-Niveau. Darum wird ein Einmalpuls, der als Reak­ tion auf einen Abfall des internen Spaltenadressentaktsignals int./CAS erzeugt wird, nicht als ein Ausgabesteuersignal ΦC bei dem ersten Abfall des internen Spaltenadressentaktsignals int. /CAS ausgegeben.

Darum erreicht der Ausgabewert Dout direkt vor der Ausgabe des ersten Wertes D1 nach dem Abfall des internen Spaltenadressen­ taktsignals int./CAS kein Zwischenniveau. Da jedoch der Aus­ gabeanschluß 6 einen Zustand hoher Impedanz Hi-Z erreicht, direkt bevor der erste Wert D1 ausgegeben wird, tritt kein Ein­ schwingen auf.

Da außerdem die Transistoren Q1 und Q2 direkt vor der Ausgabe des ersten Wertes D1 nicht zur selben Zeit einen leitenden Zustand erreichen, wird zu dieser Zeit kein Durchgangsstrom fließen. Dar­ um wird der Stromverbrauch im Vergleich zu dem Fall, in dem der Wert Dout direkt vor der Ausgabe von jedem Wert auf ein Zwischen­ niveau gebracht wird, reduziert.

Ausführungsform 4

Fig. 7 ist ein Schaltbild, das eine Struktur einer Ausgabepuffer­ schaltung eines DRAM entsprechend Ausführungsform 4 zeigt.

Wie in Fig. 7 gezeigt ist, weist die Ausgabepufferschaltung 26 des vorliegenden DRAM die Ausgabepufferschaltung der Ausführungs­ form 1 und die Ausgabepufferschaltung der Ausführungsform 3 auf.

Genauer gesagt weist die Ausgabepufferschaltung 26 zwei n-Kanal- MOS-Transistoren Q1a und Q2a, zwei NAND-Gatter G1 und G2 und drei Inverter I1a, I2a und I2c auf. Diese entsprechen der Ausgabepuf­ ferschaltung aus Ausführungsform 1.

Die Ausgabepufferschaltung 26 weist weiter zwei n-Kanal-MOS-Tran­ sistoren Q1b und Q2b, zwei NAND-Gatter G5 und G7, zwei NOR-Gatter G6 und G8 und zwei Inverter I1b und I2b auf. Diese Elemente und der Inverter 12 entsprechen der Ausgabepufferschaltung 23 aus Ausführungsform 3.

Die Größe der Transisoren Q1b und Q2b ist kleiner als die Größe der Transistoren Q1a und Q2a eingestellt.

Entsprechend der Ausgabepufferschaltung 26 werden die Transisto­ ren Q1a und Q2a beide nicht-leitend gemacht, und die Transistoren Q1b und Q2b werden gleichzeitig zur selben Zeit leitend gemacht, direkt bevor der Ausgabewert Dout von dem Ausgabeanschluß 6 ge­ liefert wird. Als ein Ergebnis erreicht der Ausgabeanschluß 6 einen Zustand hoher Impedanz und er wird auf ein Zwischenniveau vorgeladen. Derart wird der Ausgabewert Dout zeitweilig auf ein Zwischenniveau beim Fallen von einem H-Niveau auf ein L-Niveau oder beim Ansteigen von einem L-Niveau auf ein H-Niveau gesetzt. Darum tritt am Beginn des Ausgabewertes Dout kein Einschwingen auf.

Da die Größe der Transistoren Q1b und Q2b zum Einstellen bzw. Bringen des Ausgabeanschlusses 6 auf ein Zwischenniveau klein ist, ist der Durchgangsstrom, der fließt, wenn die Transistoren Q1b und Q2b beide leiten, niedrig. Jedoch kann der Ausgabean­ schluß 6 ausreichend auf ein Zwischenniveau vorgeladen werden, da er auf einen Zustand hoher Impedanz gesetzt ist.

Ausführungsform 5

Fig. 8 ist ein Schaltbild, das eine Struktur einer Ausgabepuffer­ schaltung eines DRAM entsprechend Ausführungsform 5 zeigt.

Wie in Fig. 8 gezeigt ist, weist die Ausgabepufferschaltung 27 des vorliegenden DRAM zwei n-Kanal-MOS-Transistoren Q1 und Q2, zwei NAND-Gatter G1 und G2 und einen Inverter I2 wie in Ausfüh­ rungsform 1 auf. Unterschiedlich von Ausführungsform 1 weist die Ausgabepufferschaltung 27 weiter vier NAND-Gatter G13-G16 und einen Inverter I14 auf.

Das Ausgabesteuersignal ΦC, das durch die Steuerschaltung 24 der Ausführungsform 3 erzeugt wird, wird an den einen Eingabeanschluß der Gatter G13 und G15 angelegt. Der Ausgabewert Dout wird über den Inverter I14 an den anderen Eingabeanschluß des NAND-Gatters G13 rückgekoppelt. Der Ausgabewert Dout wird an den anderen Ein­ gabeanschluß des NAND-Gatters G15 direkt rückgekoppelt.

Die Ausgabesignale der NAND-Gatter G1 und G13 werden an das NAND- Gatter G14 angelegt. Ein Ausgabesignal desselben wird an die Ga­ teelektrode des Transistors Q1 angelegt. Die Ausgabesignale der NAND-Gatter G2 und G15 werden an das NAND-Gatter G16 angelegt. Ein Ausgabesignal desselben wird an das Gate des Transistors Q2 angelegt.

Der Betrieb dieses DRAM wird im folgenden unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 9, das einen Page-Mode-Betrieb desselben zeigt, beschrieben.

Wenn ein Wert RD auf z. B. H-Niveau als Reaktion auf einen Abfall des internen Spaltenadressentaktsignals int./CAS angelegt wird, erreicht der Gateknoten NO1 des Transistors Q1 ein H-Niveau und der Gateknoten NO2 des Transistors Q2 erreicht ein L-Niveau. Die­ ses macht den Transistor Q1 leitend und den Transistor Q2 nicht­ leitend, wodurch der Wert D1 auf H-Niveau von dem Ausgabeanschluß 6 als Ausgabewert Dout geliefert wird.

Wenn das Ausgabesteuersignal ΦC auf einem H-Niveau sofort an ei­ nen der Eingabeanschlüsse der NAND-Gatter G13 und G15 angelegt wird, direkt bevor der nächste Wert D2 ausgegeben wird, werden die an die anderen Eingabeanschlüsse der NAND-Gatter G13 und G15 angelegten Werte D1 und /D1 invertiert, um entsprechend von den NAND-Gattern G13 und G15 ausgegeben zu werden. Entsprechend des vorherigen Wertes D1 wird ein Signal auf einem L-Niveau an den Gateknoten NO1 des Transistors Q1 und auf einem H-Niveau an den Gateknoten NO2 des Transistors Q2 angelegt. Dieses verursacht, daß der Transistor Q1 in einen nicht-leitenden Zustand und der Transistor Q2 in einen leitenden Zustand geht. Darum fällt der Ausgabewert Dout schnell von einem H-Niveau in Richtung eines L- Niveaus.

Wenn das Ausgabesteuersignal ΦC auf ein L-Niveau zurückkehrt, erreicht, falls der nächste Wert RD z. B. niedrig (L-Niveau) ist, der Knoten NO1 ein L-Niveau und der Knoten NO2 ein H-Niveau. Als ein Ergebnis wird der Transistor Q1 nicht-leitend und der Transi­ stor Q2 leitend gemacht, wodurch der Ausgabewert Dout ein L-Ni­ veau erreicht.

Umgekehrt, wenn der angelegte Wert RD von einem L-Niveau auf ein H-Niveau ansteigt, steigt der Ausgabewert Dout schnell von einem L-Niveau in Richtung eines H-Niveaus, direkt bevor der nächste Wert ausgegeben wird.

In Ausführungsform 5 wird der Ausgabewert Dout zeitweilig auf ein Zwischenniveau zwischen einem H-Niveau und einem L-Niveau einge­ stellt, direkt bevor der nächste Wert Dout ausgegeben wird. Darum wird an dem Beginn des Ausgabewertes Dout im Vergleich zu dem Fall, in dem der Wert Dout auf einmal von einem L-Niveau auf ein H-Niveau ansteigt oder auf einmal von einem H-Niveau auf ein L- Niveau abfällt, kein Einschwingen auftreten. Darüber hinaus kann, da das Potential des Ausgabeanschlusses 6 in Richtung eines Ni­ veaus geändert wird, das dem momentanen Niveau entgegengesetzt ist, direkt bevor der nächste Wert Dout ausgegeben wird, der Aus­ gabewert Dout schnell ein Zwischenniveau erreichen.

Ausführungsform 6

Fig. 10 ist ein Blockschaltbild, das die Struktur einer Datener­ weiterungsschaltung, einer Ausgabepufferschaltung und einer Steu­ erschaltung eines DRAM entsprechend der Ausführungsform 6 zeigt.

Wie in Fig. 10 gezeigt ist, weist der vorliegende DRAM eine Da­ tenerweiterungsschaltung 1, eine Ausgabepufferschaltung 2 und eine Steuerschaltung 28 zusätzlich zu einem nicht gezeigten Spei­ cherzellenfeld auf.

Der DRAM der vorliegenden Ausführungsform 6 unterscheidet sich von dem DRAM der Ausführungsform 1 durch die Steuerschaltung 28. Die Steuerschaltung 28 weist eine Erweiterungssteuerschaltung 4, eine Impedanzsteuerschaltung 29, eine Verzögerungsschaltung 25, zwei Inverter I15 und I16 und drei NAND-Gatter G17-G19 auf. Dabei bilden die NAND-Gatter G18 und G19 eine Verriegelungsschaltung.

Die Erweiterungssteuerschaltung 4 ist vergleichbar zu der aus Ausführungsform 1, und sie erzeugt ein Erweiterungssteuersignal ΦB. Das Erweiterungssteuersignal ΦB wird an einen Eingabeanschluß des NAND-Gatters G18, der einen Teil der Verriegelungsschaltung bildet, angelegt. Darum wird diese Verriegelungsschaltung als Reaktion auf einen Anstieg des Erweiterungssteuersignals ΦB ge­ setzt.

Die Impedanzsteuerschaltung 29 erzeugt ein Impedanzsteuersignal ΦD, das als Reaktion auf einen Abfall des internen Zeilenadres­ sentaktsignals int./RAS ansteigt, und das als Reaktion auf einen Anstieg von sowohl dem internen Zeilenadressentaktsignal int. /RAS als auch dem internen Spaltenadressentaktsignal int./CAS ansteigt. Als Reaktion auf das Impedanzsteuersignal ΦD wird die Verriegelungsschaltung, die von den NAND-Gattern G18 und G19 ge­ bildet wird, aktiviert.

Das NAND-Gatter G17 wird an einem Eingabeanschluß direkt mit dem internen Spaltenadressentaktsignal int./CAS und an dem anderen Eingabeanschluß mit einem durch die Verzögerungsschaltung 25 ver­ zögerten internen Spaltenadressentaktsignal versorgt. Ein Ausga­ besignal des NAND-Gatters G17 wird an einen Eingabeanschluß des NAND-Gatters G19, der einen Teil der Verriegelungsschaltung bil­ det, über den Inverter 116 angelegt. Darum wird diese Verriege­ lungsschaltung als Reaktion auf einen Abfall des internen Spal­ tenadressentaktsignals int./CAS zurückgesetzt. Ein Ausgabesignal dieser Verriegelungsschaltung wird der Ausgabepufferschaltung 2 von der Steuerschaltung 28 als ein Ausgabesteuersignal ΦE gelie­ fert.

Ein Betrieb des vorliegenden DRAM wird unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 11, das einen Page-Mode-Betrieb des­ selben zeigt, im folgenden beschrieben.

Wie in Fig. 11 gezeigt ist, steigt das Impedanzsteuersignal ΦD als Reaktion auf einen Abfall des internen Zeilenadressentaktsi­ gnals int./RAS an, wodurch die Verriegelungsschaltung aktiviert wird.

Die Verriegelungsschaltung wird als Reaktion auf einen Abfall des internen Spaltenadressentaktsignals int./CAS zurückgesetzt. Wenn das Erweiterungssteuersignal ΦB ansteigt, wird die Verriegelungs­ schaltung gesetzt, wodurch das Ausgabesteuersignal ΦE ein H-Ni­ veau erreicht.

Als Reaktion auf einen Abfall des internen Spaltenadressentaktsi­ gnals int./CAS wird die Verriegelungsschaltung zurückgesetzt, und das Ausgabesteuersignal ΦE erreicht ein L-Niveau. Wenn das Erweiterungssteuersignal ΦB direkt danach ansteigt, wird die Ver­ riegelungsschaltung erneut gesetzt, und das Ausgabesteuersignal ΦE erreicht ein H-Niveau.

In Ausführungsform 6 steigt das Ausgabesteuersignal ΦE als Reak­ tion auf einen Anstieg des Erweiterungssteuersignals ΦB an. Darum wird, wenn der Wert RDF, der an die Datenerweiterungsschaltung 1 angelegt ist, durch die Datenerweiterungsschaltung 1 zur Ausgabe an die Ausgabepufferschaltung 2 als Wert RD läuft, dieser von dem Ausgabeanschluß 6 direkt als Ausgabewert Dout ausgegeben.

Da darüber hinaus der Ausgabeanschluß 6 als Reaktion auf den Ab­ fall des internen Spaltenadressentaktsignals int./CAS und einen Anstieg des Erweiterungssteuersignals ΦB einen Zustand hoher Im­ pedanz erreicht, erreicht der Ausgabeanschluß 6 einen Zustand hoher Impedanz mit einem genaueren Zeitablauf bzw. mit einer ge­ naueren Zeitsteuerung als in Ausführungsform 1, bei der eine Ein­ malpuls-Schaltung verwendet wird. Darum kann das Einschwingen, das an dem Beginn des Ausgabewertes auftritt, zuverlässig redu­ ziert werden.

Obwohl bei Ausführungsform 6 der Ausgabeanschluß in einen Zustand hoher Impedanz gebracht wird, direkt bevor der nächste Wert aus­ gegeben wird, kann der Ausgabeanschluß mit einer Zeitsteuerung, die so genau wie in Ausführungsform 6 ist, auf ein Zwischenniveau gebracht werden.

Darüber hinaus kann der Ausgabeanschluß in einen Zustand hoher Impedanz und außerdem auf ein Zwischenniveau mit einer so genauen Zeitsteuerung wie in Ausführungsform 6 gebracht werden.

Claims (16)

1. Halbleiterspeichereinrichtung mit
einem Ausgabeanschluß (6),
einer Mehrzahl von Speicherzellen, die jeweils 1 Bit von Daten darin speichern,
einer Ausleseeinrichtung (14-16) zum sequentiellen Auslesen von in den Speicherzellen gespeicherten Daten,
einem Erweiterungsmittel (1) zum Erweitern jedes durch die Aus­ leseeinrichtung ausgelesenen Wertes (RDF),
einer Zuführungseinrichtung (Q1, Q2), die auf den erweiterten Wert (RD) von der Erweiterungseinrichtung reagiert, zum aufein­ anderfolgenden Zuführen von Ausgabedaten (Dout) zu dem Ausgabe­ anschluß, und
einer Hochimpedanz-Zustand-Einrichtung (20, G1, G2, I1, I3) zum Bringen des Ausgabeanschlusses in einen Zustand hoher Impedanz, jeweils bevor ein Ausgabewert durch die Zuführungseinrichtung zugeführt wird.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Zuführungseinrichtung einen ersten Transistor (Q1), der zwischen einen ersten Knoten, dem ein erstes Potential (Vcc) zugeführt wird, und den Ausgabe­ knoten verbunden ist, und der als Reaktion auf den erweiterten Wert angeschaltet wird, und
einen zweiten Transistor (Q2), der zwischen einen zweiten Knoten, dem ein zweites Potential (Vss) zugeführt wird, und den Ausgabe­ anschluß verbunden ist, und der als Reaktion auf den erweiterten Wert und komplementär zu dem ersten Transistor (Q1) angeschaltet wird, aufweist,
wobei die Hochimpedanz-Zustand-Einrichtung sowohl den ersten als auch den zweiten Transistor in einen ausgeschalteten Zustand bringt, jeweils bevor der Ausgabewert durch die Zuführungsein­ richtung zugeführt wird.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, da­ durch gekennzeichnet,
daß die Erweiterungseinrichtung eine Durchgangseinrichtung (I6, I4) zum Durchlaufenlassen des ausgelesenen Wertes und
eine Verriegelungseinrichtung (I4, I5) zum Verriegeln des jewei­ ligen durch die Durchgangseinrichtung durchgelaufenen Wertes, bis ein nachfolgender Wert ausgelesen ist, aufweist.

4. Halbleiterspeichereinrichtung mit
einem Ausgabeanschluß (6),
einer Mehrzahl von Speicherzellen, die jeweils 1 Bit von Daten darin speichern,
einer Ausleseeinrichtung (14-16), die auf ein vorbestimmtes Aus­ lesesteuersignal (int./RAS, int./CAS) reagiert, zum sequentiel­ len Auslesen von in den Speicherzellen gespeicherten Daten,
einer Steuereinrichtung (20, 28), die eine erste Erzeugungseinrichtung (4), die auf das Auslesesteuer­ signal reagiert, zum Erzeugen eines Erweiterungssteuersignals (ΦB) auf einem ersten logischen Niveau (H-Niveau) für einen vor­ bestimmten Zeitraum während des Auslesens von jedem Wert (RDF) durch die Ausleseeinrichtung, und
eine zweite Erzeugungseinrichtung (5, I8-I13, G3, G4), die auf das Auslesesteuersignal reagiert, zum Erzeugen eines Ausgabesteu­ ersignals (ΦAa, ΦE) auf einem zweiten logischen Niveau (L-Niveau) für einen vorbestimmten Zeitraum vor und/oder nachdem das Erwei­ terungssteuersignal (ΦB) von einem dritten logischen Niveau (L- Niveau) auf das erste logische Niveau (H-Niveau) geändert ist, aufweist,
einer Erweiterungseinrichtung (1), die eine Durchgangseinrichtung (I6, I4) zum Durchlaufenlassen eines durch die Ausleseeinrichtung ausgelesenen Wertes (RDF) während das Erweiterungssteuersignal (ΦB) das erste logische Niveau (H- Niveau) erhält, und
einer Verriegelungseinrichtung (I4, I5) zum Verriegeln des durch die Durchgangseinrichtung (I6, I4) laufenden Wertes während das Erweiterungssteuersignal (ΦB) das dritte logische Niveau (L-Ni­ veau) erhält, aufweist,
einer Zuführungseinrichtung (Q1, Q2), die auf den von der Erwei­ terungseinrichtung gelieferten Wert (RD) reagiert, zum Zuführen eines Ausgabewertes (Dout) zu dem Ausgabeanschluß (6) während das Ausgabesteuersignal (ΦAa, ΦE) ein viertes logisches Niveau er­ hält, und
einer Hochimpedanz-Zustand-Einrichtung (G1, G2, 11, 13) zum Brin­ gen des Ausgabeanschlusses in einen Zustand hoher Impedanz, wäh­ rend das Ausgabesteuersignal (ΦAa, ΦE) das zweite logische Niveau (L-Niveau) erhält.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch ge­ kennzeichnet,
daß die Zuführungseinrichtung einen ersten Transistor (Q1), der zwischen einen ersten Knoten, dem ein erstes Potential (Vcc) zugeführt wird, und den Ausgabe­ anschluß (6) verbunden ist, und der als Reaktion auf einen von dem Erweiterungsmittel zugeführten Wert (RD) angeschaltet wird, und
einen zweiten Transistor (Q2), der zwischen einen zweiten Knoten, dem ein zweites Potential (Vss) zugeführt wird, und den Ausgabe­ anschluß (6) verbunden ist, und der als Reaktion auf einen von dem Erweiterungsmittel zugeführten Wert (RD) und komplementär zu dem ersten Transistor (Q1) angeschaltet wird, aufweist,
wobei die Hochimpedanz-Zustand-Einrichtung den ersten und den zweiten Transistor beide in einen ausgeschalteten Zustand bringt, bevor jeweils ein Ausgabewert durch die Zuführungseinrichtung zugeführt wird.

6. Halbleiterspeichereinrichtung nach Anspruch 4 oder 5, da­ durch gekennzeichnet,
daß die zweite Erzeugungseinrichtung eine Einrichtung (25, G17, I16, G19), die auf das Auslesesteuer­ signal (int./CAS) reagiert, zum Bringen des Ausgabesteuersignals (ΦE) auf das zweite logische Niveau (L-Niveau), und
eine Einrichtung (I15, G18), die auf das Erweiterungssteuersignal (ΦB) reagiert, zum Bringen des Ausgabesteuersignals (ΦE) auf das vierte logische Niveau aufweist.

7. Halbleiterspeichereinrichtung mit
einem Ausgabeanschluß (6),
einer Mehrzahl von Speicherzellen, die jeweils einen Wert auf einem ersten oder einem zweiten logischen Niveau darin speichern,
einer Ausleseeinrichtung (14-16) zum sequentiellen Auslesen von in den Speicherzellen gespeicherten Daten,
einer Erweiterungseinrichtung (1) zum Erweitern jedes durch die Ausleseeinrichtung ausgelesenen Wertes (RDF),
einer Zuführungseinrichtung (Q1, Q2), die auf den erweiterten Wert (RD) von der Erweiterungseinrichtung reagiert, zum sequen­ tiellen Zuführen von Ausgabedaten (Dout) zu dem Ausgabeanschluß (6), und
einer Zwischenniveau-Einrichtung (24, G6, G8, I1, I3) zum Bringen des Potentials des Ausgabeanschlusses auf ein Zwischenniveau, welches ein Niveau zwischen dem ersten und dem zweiten logischen Niveau ist, jeweils bevor ein Ausgabewert durch die Zuführungs­ einrichtung zugeführt wird.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch ge­ kennzeichnet,
daß die Zuführungseinrichtung einen ersten Transistor (Q1), der zwischen einen ersten Knoten, dem ein erstes Potential (Vcc), das dem ersten logischen Niveau (H-Niveau) entspricht, zugeführt wird, und den Ausgabeanschluß (6) verbunden ist, und der als Reaktion auf den erweiterten Wert (RD) angeschaltet wird, und
einen zweiten Transistor (Q2), der zwischen einen zweiten Knoten, dem ein zweites Potential (Vss), das dem zweiten logischen Niveau (L-Niveau) entspricht, zugeführt wird, und den Ausgabeanschluß (6) verbunden ist, und der als Reaktion auf den erweiterten Wert und komplementär zu dem ersten Transistor (Q1) angeschaltet wird, aufweist,
wobei die Zwischenniveau-Einrichtung sowohl den ersten als auch den zweiten Transistor in einen angeschalteten Zustand bringt jeweils bevor ein Ausgabewert durch die Zuführungseinrichtung zugeführt wird.

9. Halbleiterspeichereinrichtung nach Anspruch 7 oder 8, da­ durch gekennzeichnet,
daß die Erweiterungseinrichtung eine Durchgangseinrichtung (I6, I4) zum Durchlaufenlassen eines ausgelesenen Wertes und
eine Verriegelungseinrichtung (I4, I5) zum Verriegeln jeweils des durch die Durchgangseinrichtung durchlaufenden Wertes, bis ein nachfolgender Wert ausgelesen wird, aufweist.

10. Halbleiterspeichereinrichtung mit
einem Ausgabeanschluß (6),
einer Mehrzahl von Speicherzellen, die jeweils Daten auf einem ersten oder einem zweiten logischen Niveau speichern,
einer Ausleseeinrichtung (14-16), die auf ein vorbestimmtes Aus­ lesesteuersignal (int./RAS, int./CAS) reagiert, zum sequentiel­ len Auslesen von in den Speicherzellen gespeicherten Daten,
einer Steuereinrichtung (24), die eine erste Erzeugungseinrichtung (4), die auf das Auslesesteuer­ signal reagiert, zum Erzeugen eines Erweiterungssteuersignals (ΦB) auf einem dritten logischen Niveau (H-Niveau) für einen vor­ bestimmten Zeitraum während des Auslesens von jeweils einem Wert (RDF) durch die Ausleseeinrichtung, und
eine zweite Erzeugungseinrichtung (I8-I13, G9-G12, 25), die auf das Auslesesteuersignal reagiert zum Erzeugen eines Ausgabesteu­ ersignals (ΦC) auf einem vierten logischen Niveau (H-Niveau) für einen vorbestimmten Zeitraum vor und/oder nachdem das Erweite­ rungssteuersignal (ΦB) von einem fünften logischen Niveau (L-Ni­ veau) auf das dritte logische Niveau (H-Niveau) geändert ist, aufweist,
einer Erweiterungseinrichtung (1), die eine Durchgangseinrichtung (I6, I4) zum Durchlaufenlassen eines durch die Ausleseeinrichtung ausgelesenen Wertes (RDF) während das Erweiterungssteuersignal (ΦB) das dritte logische Niveau (H- Niveau) erhält, und
eine Verriegelungseinrichtung (I4, I5) zum Verriegeln eines durch die Durchgangseinrichtung laufenden Wertes während das Erweite­ rungssteuersignal (ΦB) das fünfte logische Niveau (L-Niveau) er­ hält, aufweist,
einer Zuführungseinrichtung (Q1, Q2) zum Zuführen des Ausgabewer­ tes (Dout) zu dem Ausgabeanschluß (6) als Reaktion auf den von der Erweiterungseinrichtung (1) zugeführten Wert (RD) während das Ausgabesteuersignal ein sechstes logisches Niveau erhält, und einer Zwischenniveau-Einrichtung (G6, G8, I1, I3) zum Bringen des Potentials des Ausgabeanschlusses (6) auf ein Zwischenniveau, welches ein Niveau zwischen dem ersten und dem zweiten logischen Niveau ist, während das Ausgabesteuersignal (ΦC) das vierte logi­ sche Niveau (H-Niveau) erhält.

11. Halbleiterspeichereinrichtung nach Anspruch 10, dadurch ge­ kennzeichnet, daß die Zuführungseinrichtung einen ersten Transistor (Q1), der zwischen einen ersten Knoten, dem ein erstes Potential (Vcc), das dem ersten logischen Niveau (H-Niveau) entspricht, zugeführt wird, und den Ausgabeanschluß (6) verbunden ist, und der als Reaktion auf den von der Erweite­ rungseinrichtung (1) zugeführten Wert angeschaltet wird, und
einen zweiten Transistor (Q2), der zwischen einen zweiten Knoten, dem ein zweites Potential (Vss), das dem zweiten logischen Niveau (L-Niveau) entspricht, zugeführt wird, und den Ausgabeanschluß (6) verbunden ist, und der als Reaktion auf den von der Erweite­ rungseinrichtung (1) zugeführten Wert und komplementär zu dem ersten Transistor (Q1) angeschaltet wird, aufweist,
wobei die Zwischenniveau-Einrichtung den ersten und den zweiten Transistor beide in einen angeschalteten Zustand bringt, jeweils bevor der Ausgabewert durch die Zuführungseinrichtung zugeführt wird.

12. Halbleiterspeichereinrichtung mit
einem Ausgabeanschluß (6),
einer Mehrzahl von Speicherzellen, die jeweils einen Wert auf einem ersten und einem zweiten logischen Niveau speichern,
einer Ausleseeinrichtung (14-16) zum sequentiellen Auslesen von in den Speicherzellen gespeicherten Daten,
einer Erweiterungseinrichtung (1) zum Erweitern jedes durch die Ausleseeinrichtung ausgelesenen Wertes (RDF),
einer ersten Zuführungseinrichtung (Q1a, Q2a), die auf den erwei­ terten Wert (RD) von der Erweiterungseinrichtung (1) reagiert, zum sequentiellen Zuführen von Ausgabedaten (Dout) zu dem Ausga­ beanschluß, die
einen ersten Transistor (Q1a), der zwischen einen ersten Knoten, dem ein erstes Potential (Vcc) zugeführt wird, und den Ausgabeanschluß verbunden ist, und der als Reaktion auf den erweiterten Wert (RD) angeschaltet wird, und
einen zweiten Transistor (Q2a), der zwischen einen zweiten Knoten, dem ein zweites Potential (Vss) zugeführt wird, und den Ausgabeanschluß (6) verbunden ist, und der als Reaktion auf den erweiterten Wert (RD) und komplementär zu dem ersten Transistor (Q1) angeschaltet wird, aufweist,
einer Einrichtung (20, G1, G2, I1a, I2a) zum Bringen des ersten und des zweiten Transistors in einen ausgeschalteten Zustand, jeweils bevor ein Ausgabewert (Dout) durch die erste Zuführungs­ einrichtung zugeführt wird,
einer zweiten Zuführungseinrichtung (Q1b, Q2b), die auf den er­ weiterten Wert (RD) von der Erweiterungseinrichtung (1) reagiert, zum sequentiellen Zuführen von Ausgabedaten (Dout) zu dem Ausga­ beanschluß (6), die
einen dritten Transistor (Q1b), der zwischen einen dritten Knoten, dem ein drittes Potential (Vcc), das dem ersten lo­ gischen Niveau (H-Niveau) entspricht, zugeführt wird, und den Ausgabeanschluß (6) verbunden ist, und der als Reaktion auf den erweiterten Wert (RD) angeschaltet wird, und
einen vierten Transistor (Q2b), der zwischen einen vierten Knoten, dem ein zweites Potential (Vss), das dem zweiten logischen Niveau (L-Niveau) entspricht, zugeführt wird, und den Ausgabeanschluß (6) verbunden ist, und der als Reaktion auf den erweiterten Wert (RD) und komplementär zu dem drit­ ten Transistor (Q1b) angeschaltet wird, aufweist, und
einer Einrichtung (24, G6, G8, I1b, I2b) zum Bringen des dritten und des vierten Transistors in einen angeschalteten Zustand, je­ weils bevor ein Ausgabewert durch die erste Zuführungseinrichtung zugeführt wird.

13. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch ge­ kennzeichnet, daß der dritte und der vierte Transistor (Q1b, Q2b) eine Kanal­ breite aufweisen, die kleiner als jene des ersten und des zweiten Transistors (Q1a, Q2a) ist.

14. Halbleiterspeichereinrichtung mit
einem Ausgabeanschluß (6),
einer Mehrzahl von Speicherzellen, die jeweils Daten auf einem ersten oder einem zweiten logischen Niveau speichern,
einer Ausleseeinrichtung (14-16) zum sequentiellen Auslesen von in den Speicherzellen gespeicherten Daten,
einer Erweiterungseinrichtung (1) zum Erweitern von jeweils dem durch die Ausleseeinrichtung ausgelesenen Wert (RDF),
einer Zuführungseinrichtung (Q1, Q2), die auf den erweiterten Wert (RD) von der Erweiterungseinrichtung (1) reagiert, zum Zu­ führen eines Ausgabewertes (Dout) zu dem Ausgabeanschluß (6), und
einer Änderungseinrichtung (24, I14, G13-G16) zum Ändern eines Potentials des Ausgabeanschlusses (6) in Richtung des zweiten logischen Niveaus (L-Niveau), wenn das Potential des Ausgabean­ schlusses (6) das erste logische Niveau (H-Niveau) aufweist, je­ weils bevor ein Ausgabewert (Dout) durch die Zuführungseinrich­ tung zugeführt wird, und zum Ändern des Potentials des Ausgabe­ anschlusses (6) in Richtung des ersten logischen Niveaus (H- Niveau), wenn das Potential des Ausgabeanschlusses (6) das zweite logische Niveau (L-Niveau) aufweist, jeweils bevor ein Ausgabe­ wert (Dout) durch die Zuführungseinrichtung zugeführt wird.

15. Halbleiterspeichereinrichtung nach Anspruch 14, dadurch ge­ kennzeichnet, daß die Zuführungseinrichtung einen ersten Transistor (Q1), der zwischen einen ersten Knoten, an den ein erstes Potential (Vcc), das dem ersten logischen Ni­ veau entspricht, angelegt ist, und den Ausgabeanschluß verbunden ist, und der als Reaktion auf den erweiterten Wert (RD) ange­ schaltet wird, und
einen zweiten Transistor (Q2), der zwischen einen zweiten Knoten, dem ein zweites Potential (Vss), das dem zweiten logischen Niveau entspricht, zugeführt wird, und den Ausgabeanschluß verbunden ist, und der als Reaktion auf den erweiterten Wert und komplementär zu dem ersten Transistor (Q1) angeschaltet wird, aufweist,
wobei die Änderungseinrichtung den ersten Transistor (Q1) in ei­ nen ausgeschalteten Zustand und den zweiten Transistor (Q2) in einen angeschalteten Zustand bringt, wenn das Potential des Aus­ gabeanschlusses (6) das erste logische Niveau aufweist, jeweils bevor der Ausgabewert (Dout) durch die Zuführungseinrichtung zu­ geführt wird, und sie den ersten Transistor (Q1) in einen ange­ schalteten Zustand und den zweiten Transistor (Q2) in einen aus­ geschalteten Zustand bringt, wenn das Potential des Ausgabean­ schlusses (6) das zweite logische Niveau aufweist, jeweils bevor der Ausgabewert (Dout) durch die Zuführungseinrichtung zugeführt wird.

16. Halbleiterspeichereinrichtung mit
einem Ausgabeanschluß (6),
einer Mehrzahl von Speicherzellen, die jeweils 1 Bit von Daten darin speichern,
einer Ausleseeinrichtung (14-16) zum sequentiellen Auslesen von in den Speicherzellen gespeicherten Daten,
einer Erweiterungseinrichtung (1) zum Erweitern von jeweils dem durch die Ausleseeinrichtung ausgelesenen Wert (RDF),
einer Zuführungseinrichtung (Q1, Q2), die auf den erweiterten Wert (RD) von der Erweiterungseinrichtung (1) reagiert, zum se­ quentiellen Zuführen von Ausgabedaten (Dout) zu dem Ausgabean­ schluß (6), und
einer Deaktivierungseinrichtung (20, G1, G2) zum Deaktivieren der Zuführungseinrichtung, jeweils bevor ein Ausgabewert (Dout) durch die Zuführungseinrichtung zugeführt wird.