DE50302911D1 - Verfahren und vorrichtung zur verifikation von digitalen schaltungen - Google Patents

Verfahren und vorrichtung zur verifikation von digitalen schaltungen

Info

Publication number
DE50302911D1
DE50302911D1 DE50302911T DE50302911T DE50302911D1 DE 50302911 D1 DE50302911 D1 DE 50302911D1 DE 50302911 T DE50302911 T DE 50302911T DE 50302911 T DE50302911 T DE 50302911T DE 50302911 D1 DE50302911 D1 DE 50302911D1
Authority
DE
Germany
Prior art keywords
digital circuits
verifying digital
verifying
circuits
digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE50302911T
Other languages
English (en)
Inventor
Stefan Hoereth
Martin Mueller-Brahms
Thomas Rudlof
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Onespin Solutions GmbH
Original Assignee
Onespin Solutions GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Onespin Solutions GmbH filed Critical Onespin Solutions GmbH
Priority to DE50302911T priority Critical patent/DE50302911D1/de
Application granted granted Critical
Publication of DE50302911D1 publication Critical patent/DE50302911D1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/33Design verification, e.g. functional simulation or model checking
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/33Design verification, e.g. functional simulation or model checking
    • G06F30/3323Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking
DE50302911T 2002-08-29 2003-08-19 Verfahren und vorrichtung zur verifikation von digitalen schaltungen Expired - Lifetime DE50302911D1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE50302911T DE50302911D1 (de) 2002-08-29 2003-08-19 Verfahren und vorrichtung zur verifikation von digitalen schaltungen

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10239782A DE10239782A1 (de) 2002-08-29 2002-08-29 Verfahren und Vorrichtung zur Verifikation von digitalen Schaltungen
PCT/EP2003/009179 WO2004025520A2 (de) 2002-08-29 2003-08-19 Verfahren und vorrichtung zur verifikation von digitalen schaltungen
DE50302911T DE50302911D1 (de) 2002-08-29 2003-08-19 Verfahren und vorrichtung zur verifikation von digitalen schaltungen

Publications (1)

Publication Number Publication Date
DE50302911D1 true DE50302911D1 (de) 2006-05-18

Family

ID=31724165

Family Applications (2)

Application Number Title Priority Date Filing Date
DE10239782A Withdrawn DE10239782A1 (de) 2002-08-29 2002-08-29 Verfahren und Vorrichtung zur Verifikation von digitalen Schaltungen
DE50302911T Expired - Lifetime DE50302911D1 (de) 2002-08-29 2003-08-19 Verfahren und vorrichtung zur verifikation von digitalen schaltungen

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE10239782A Withdrawn DE10239782A1 (de) 2002-08-29 2002-08-29 Verfahren und Vorrichtung zur Verifikation von digitalen Schaltungen

Country Status (6)

Country Link
US (1) US7802211B2 (de)
EP (1) EP1546949B1 (de)
JP (1) JP3955301B2 (de)
AU (1) AU2003251712A1 (de)
DE (2) DE10239782A1 (de)
WO (1) WO2004025520A2 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10239782A1 (de) 2002-08-29 2004-03-18 Infineon Technologies Ag Verfahren und Vorrichtung zur Verifikation von digitalen Schaltungen
CN1885293A (zh) * 2005-06-22 2006-12-27 鸿富锦精密工业(深圳)有限公司 电路设计图元件关系对比系统及方法
US8555218B2 (en) * 2008-05-24 2013-10-08 Tabula, Inc. Decision modules
US8201117B2 (en) * 2009-01-22 2012-06-12 International Business Machines Corporation Method for scalable derivation of an implication-based reachable state set overapproximation

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504691A (en) 1991-11-08 1996-04-02 U.S. Philips Corporation Method and device for tracking down a prespecified subcircuit in an electrical circuit, method for constructing integrated circuit masks using the method
JP3002066B2 (ja) 1992-11-27 2000-01-24 富士通株式会社 機能図と回路図との対応関係保存方法
US5493508A (en) * 1994-06-01 1996-02-20 Lsi Logic Corporation Specification and design of complex digital systems
JPH1063707A (ja) 1996-08-15 1998-03-06 Nec Corp 論理回路検証装置および論理回路検証方法
US5754454A (en) * 1997-03-03 1998-05-19 Motorola, Inc. Method for determining functional equivalence between design models
US6086626A (en) * 1997-05-16 2000-07-11 Fijutsu Limited Method for verification of combinational circuits using a filtering oriented approach
US6026222A (en) * 1997-12-23 2000-02-15 Nec Usa, Inc. System for combinational equivalence checking
US6148436A (en) * 1998-03-31 2000-11-14 Synopsys, Inc. System and method for automatic generation of gate-level descriptions from table-based descriptions for electronic design automation
US6247165B1 (en) * 1998-03-31 2001-06-12 Synopsys, Inc. System and process of extracting gate-level descriptions from simulation tables for formal verification
US6321173B1 (en) * 1998-12-10 2001-11-20 Hewlett-Packard Company System and method for efficient verification of functional equivalence between design models
JP2000242672A (ja) 1999-02-23 2000-09-08 Mitsubishi Electric Corp 形式的論理検証装置および形式的論理検証方法
JP2001092869A (ja) 1999-09-24 2001-04-06 Nec Eng Ltd 論理合成・検証装置,論理合成・検証方法および記録媒体
US6484292B1 (en) * 2000-02-07 2002-11-19 Xilinx, Inc. Incremental logic synthesis system for revisions of logic circuit designs
WO2002021344A2 (de) * 2000-09-05 2002-03-14 Infineon Technologies Ag Verfahren und anordnung zum vergleich technischer systeme unter verwendung von systemersetzungen
US7143021B1 (en) * 2000-10-03 2006-11-28 Cadence Design Systems, Inc. Systems and methods for efficiently simulating analog behavior of designs having hierarchical structure
US6993730B1 (en) * 2001-01-10 2006-01-31 Tempus Fugit, Inc. Method for rapidly determining the functional equivalence between two circuit models
US6742174B1 (en) * 2001-10-19 2004-05-25 Cadence Design Systems, Inc. Similarity-driven synthesis for equivalence checking of complex designs
DE10152213B4 (de) * 2001-10-23 2006-04-27 Onespin Solutions Gmbh Verfahren zur Verifikation digitaler arithmetischer Schaltungen mittels eines Äquivalenzvergleiches
US6813201B2 (en) * 2001-10-24 2004-11-02 Sun Microsystems, Inc. Automatic generation and validation of memory test models
US6931611B2 (en) * 2001-12-19 2005-08-16 Freescale Semiconductor, Inc. Design verification system for avoiding false failures and method therefor
US6848084B1 (en) * 2002-07-02 2005-01-25 Cadence Design Systems, Inc. Method and apparatus for verification of memories at multiple abstraction levels
DE10239782A1 (de) 2002-08-29 2004-03-18 Infineon Technologies Ag Verfahren und Vorrichtung zur Verifikation von digitalen Schaltungen

Also Published As

Publication number Publication date
AU2003251712A1 (en) 2004-04-30
EP1546949B1 (de) 2006-04-05
EP1546949A2 (de) 2005-06-29
WO2004025520A2 (de) 2004-03-25
US20060101359A1 (en) 2006-05-11
US7802211B2 (en) 2010-09-21
JP2006500647A (ja) 2006-01-05
WO2004025520A3 (de) 2004-05-13
JP3955301B2 (ja) 2007-08-08
DE10239782A1 (de) 2004-03-18

Similar Documents

Publication Publication Date Title
ATE357781T1 (de) Verfahren und vorrichtung zur verminderung von übertragungsfehlern
DE60311677D1 (de) Verfahren und vorrichtung zur durchführung von netzwerkverarbeitungsfunktionen
DE60334829D1 (de) Verfahren und vorrichtung zur assoziierung von maschinen
DE60225060D1 (de) Vorrichtung und verfahren zur wiedergabe von inhalten
DE60319294D1 (de) Vorrichtung und Verfahren zur Substratbehandlung
DE10391610D2 (de) Verfahren und Vorrichtung zur Erfassung von Ortsverschiebungen und Drehbewegungen
DE50203544D1 (de) Verfahren und Vorrichtung zur Drehbearbeitung
DE60315912D1 (de) Gerät und Verfahren zur Bildverarbeitung
DE60319993D1 (de) Vorrichtung und verfahren zur verkehrsinformationsbereitstellung
DE60333263D1 (de) Vorrichtung und verfahren zur erzeugung von signalverzögerungen
DE60311759D1 (de) Verfahren und Vorrichtung zur Prüfung von Fingerabdrücken
DE60210847D1 (de) Verfahren und Vorrichtung zur Erzeugung von verteilten digitalen Unterschriften
DE60307561D1 (de) Vorrichtung und Verfahren zur Ausgabe von digitalen Inhalten
DE50309503D1 (de) Verfahren und einrichtung zur objektdetektierung
ATE422775T1 (de) Verfahren und vorrichtung zur zellenverkapselung
DE60000380D1 (de) Verfahren und Vorrichtung zur Datenkompression
DE10359431A8 (de) Verfahren und Vorrichtung zur vaskulären Navigation
DE602004016422D1 (de) Verfahren und Vorrichtung zur Prüfung von Halbleiterelementen
DE60329365D1 (de) Verfahren und Vorrichtung zur Prüfung von Dokumenten
DE60221850D1 (de) Verfahren und vorrichtung zur datenverschlüsselung
DE60233935D1 (de) Verfahren und Gerät zur Datenverarbeitung
DE60308471D1 (de) Verfahren und Vorrichtung zur Inspektion von Oberflächen
DE60317027D1 (de) Verfahren und Vorrichtung zur Zusammenfassung von physikalischen Übertragungskapazitäten
DE60305402D1 (de) Verfahren und Vorrichtung zur Anzeige von Informationen
DE60304909D1 (de) Verfahren und Vorrichtung zur Grundfrequenzbestimmung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition