DE60006892T2 - Halbleiteranordnung - Google Patents

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DE60006892T2
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Hideo Kato
Hidetoshi Saito
Masao Kuriyama
Tokumasa Hara
Takafumi Ikeda
Tatsuya Hiramatsu
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    • G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich allgemein auf eine Halbleitervorrichtung, wie etwa eine elektrisch überschreibbare nicht flüchtige Halbleiterspeichervorrichtung (EEPROM-Flash-Speicher). Spezieller bezieht sich die Erfindung auf ein Flash-Speichersystem, das zum gleichzeitigen Ausführen einer Datenschreib- oder Löschoperation und einer Datenleseoperation fähig ist.
  • Beschreibung des Stands der Technik
  • Konventionell gibt es verschiedene elektronische Systeme, in die eine Vielzahl von Speichervorrichtungen einbezogen sind. Z. B. gibt es ein elektronisches System, in das ein EEPROM-Flash-Speicher und ein SRAM einbezogen sind, um Daten des Flash-Speichers in dem SRAM zu speichern, um Daten zwischen einer CPU und dem Flash-Speicher über den SRAM auszutauschen und um fähig zu sein, Daten des Flash-Speichers ohne Durchlaufen des SRAM direkt zu überschreiben.
  • Andererseits gibt es ein kürzlich bekanntes Speichersystem, das ein Speichersystem eines Typs Lesen während Schreiben (read while write, RWW) genannt wird, das zum Auslesen von Daten aus einer bestimmten Speicherregion fähig ist, während Daten in einer anderen Speicherregion geschrieben oder gelöscht werden, um die Zahl von Speicherchips zu reduzieren, die für das System benötigt werden. Um eine Speichervorrichtung dieses Typs zu bilden, können einfach zwei vollständig unabhängige Speicherregionen in der Speichervorrichtung vorgesehen werden.
  • Falls jedoch die unabhängig aufgerufenen Regionen nur einfach in der Speichervorrichtung vorgesehen sind, gibt es Probleme als ein Speichersystem eines RWW-Typs. Da jede der Speicherregionen unabhängig einen Decoder und einen Abtastverstärker erfordert, ist zunächst der Auslegungsbereich davon groß.
  • Falls zweitens Bitleitungen und Wortleitungen jede kontinuierlich unabhängig von den Speicherregionen angeordnet sind, ist es nicht möglich, jede der Speicherregionen in Blöcke zu unterteilen, um Daten jeden Blocks zu lesen und zu schreiben. Das heißt der Bereich der parallelen Ausführung einer Datenleseoperation und einer Datenschreiboperation ist fixiert, sodass das System nicht auf viele Verwendungen angewendet werden kann. Damit das System auf viele Verwendungen angewendet wird, muss eine Vielzahl von Arten von Systemen mit unterschiedlichen Kapazitäten von Speicherregionen vorbereitet werden.
  • In einem konventionellen Flash-Speicher, der zum gleichzeitigen Ausführen einer Datenschreib- oder Löschoperation und einer Datenleseoperation fähig ist, ist jede Speicherzellenanordnung physikalisch auf zwei Bänke fixiert. Es wird z. B. ein 32-Mbit-Flash-Speicherchip betrachtet, dessen Kapazität fixiert ist, sodass eine der Bänke 0,5 Mbits und die andere Bank 31,5 Mbits hat. Deshalb müssen Benutzer einen anderen Chip neu kaufen, wenn eine unterschiedliche Bankgröße erforderlich ist.
  • Außerdem sind als eine Schaltungskonstruktion dedizierte Adress- und Datenleitungen in jeder Bank vorgesehen. Wenn eine Schreib- oder Löschoperation in Blöcken von einer der Bänke durchgeführt wird, ist die Energieversorgungsleitung der anderen der Bänke mit einer Schreib- oder Löschenergieversorgungsleitung durch einen Energieversorgungsschalter verbunden, und die Energieversorgungsleitung der anderen Bank ist mit einer Leseenergieversorgungsseite verbunden. Falls die entgegengesetzte Operationsinstruktion eingegeben wird, wird jede der Bänke mit der Energieversorgungsleitung auf der entgegengesetzten Seite durch einen entsprechenden der Energieversorgungsschalter verbunden.
  • Außerdem ist eine Menge von Abtastverstärkern zum Erfassen von Speicherzellendaten exklusiv für jede der Bänke vorgesehen. Obwohl es möglich ist, eine Leseoperation von Speicherzellen in einer der Bänke auszuführen, während Schreiben oder Löschen in Takten in der anderen Bank ausgeführt wird, ist es aus diesem Grund unmöglich, eine Schreib- oder Löschoperation und eine Leseoperation gleichzeitig in der gleichen Bank auszuführen.
  • Da die Bänke physikalisch fixiert sind, gibt es außerdem eine harte Grenze auf Adressen, die fähig sind, gleichzeitig ausgeführt zu werden, und die Größe von jeder der Bänke ist auch fixiert, sodass der Freiheitsgrad sehr niedrig ist.
  • US-A-5847998 legt eine Halbleitervorrichtung offen, umfassend eine Speicherzellenanordnung mit der Anordnung einer Vielzahl von Kernen; einen Kernauswahlabschnitt, der konfiguriert ist, Kerne zum Schreiben oder Löschen von Daten auszuwählen; einen Datenschreibabschnitt, der konfiguriert ist, Daten in einer ausgewählten Speicherzelle zu schreiben, und einen Datenleseabschnitt, der konfiguriert ist, Daten aus einer Speicherzelle auszulesen.
  • US-A-5418752 legt ein Flash-EEPROM-System mit einer Löschsektorauswahl offen, das eine Steuervorrichtung zum Auswählen sogenannter Sektoren umfasst.
  • US-A-5867430 beschreibt eine Bankarchitektur für einen nichtflüchtigen Speicher, die ein gleichzeitiges Lesen und Schreiben ermöglicht, in der ein Leseabtastverstärker und ein Verifizierungsabtastverstärker den Strom von jeweiligen ersten und zweiten Datenleitungen abtasten. In einer Halbleitervorrichtung dieser Literaturstelle hat jede Bank ihre eigenen Adressbusleitungen für eine Datenlese- oder Schreiboperation und eine Datenlöschoperation, und ihre eigenen Datenbusleitungen für eine Datenleseoperation und eine Verifizierungsleseoperation.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist ein Ziel der vorliegenden Erfindung, die zuvor erwähnten Probleme zu beseitigen und eine nichtflüchtige Halbleiterspeichervorrichtung mit einer Vielzahl von Kernen vorzusehen, die eine Menge von Blöcken sind, die als eine Einheit einer Datenlöschung dienen, und zum gleichzeitigen Ausführen einer Datenschreib- oder Löschoperation in einem optionalen Kern und einer Datenleseoperation in einem anderen optionalen Kern fähig sind.
  • Es ist ein anderes Ziel der vorliegenden Erfindung, eine nichtflüchtige Halbleiterspeichervorrichtung vorzusehen, die zum Einstellen der Größe von jeder der Bänke, jede von denen ein Bereich von optional gewählten Kernen ist, und zum gleichzeitigen Ausführen einer Datenschreib- oder Löschoperation und einer Datenleseoperation in zwei Bänken fähig ist.
  • Es ist ein weiteres Ziel der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung mit einer Chipgröße vorzusehen, die durch eine effiziente Anordnung einer gemeinsamen Busleitung in Bezug auf eine Vielzahl von Funktionsblöcken verringert werden kann.
  • Diese Ziele werden durch eine Halbleitervorrichtung mit den Merkmalen nach Anspruch 1 gelöst. Vorteilhafte Ausführungsformen werden in den abhängigen Ansprüchen beschrieben.
  • Gemäß einem Aspekt der vorliegenden Erfindung ist es möglich, einen Flash-Speicher eines Freikernsystems zu erhalten, fähig zum Auswählen eines optionalen Kerns aus einer Vielzahl von Kernen, jeder von denen einen Block oder eine Menge einer Vielzahl von Blöcken umfasst, um Daten in dem ausgewählten Kern zu schreiben oder zu löschen, während Daten aus einem anderen optionalen Kern ausgelesen werden.
  • Gemäß einem Aspekt der vorliegenden Erfindung ist es möglich, einen Flash-Speicher eines Freibanksystems zu erhalten, fähig zum optionalen Einstellen einer Bankgröße durch Veranlassen einer Bankeinstellspeicherschaltung, optional ausgewählte Kerne als eine erste Bank einzustellen und die verbleibenden Kerne als eine zweite Bank einzustellen, sodass es möglich ist, Daten in der zweiten Bank zu lesen, während Daten in optionalen Blöcken in der ersten Bank geschrieben oder gelöscht werden.
  • Überall in der Beschreibung bedeutet der Begriff "Kern" eine Menge von Blöcken, die als eine Einheit einer Datenlöschung dienen, wie oben beschrieben. Speziell bedeutet der "Kern" eine Masse einer Vielzahl von Blöcken, die Adressleitungen, Energieversorgungsleitungen und Datenleitungen gemeinsam nutzen, und eine Menge einer Vielzahl von Blöcken, zu einem Block von denen Zugriff verhindert wird, während Zugriff zu einem anderen Block erteilt wird.
  • Um gemäß der vorliegenden Erfindung ein Freikernsystem zu realisieren, umfasst die Halbleitervorrichtung speziell eine erste Datenbusleitung, die gemeinsam für die Vielzahl von Kernen vorgesehen ist und die während einer Datenleseoperation verwendet wird; eine erste Abtastverstärkerschaltung, die mit der ersten Datenbusleitung verbunden ist und die während der Datenleseoperation verwendet wird; eine zweite Datenbusleitung, die während einer Datenschreib- oder Löschoperation verwendet wird; und eine zweite Abtastverstärkerschaltung, die mit der zweiten Datenbusleitung verbunden ist und die zum Ausführen einer Verifizierungsleseoperation während der Datenschreib- oder Löschoperation verwendet wird.
  • Wünschenswerter sind die erste Datenbusleitung, die gemeinsam für die Vielzahl von Kernen vorgesehen ist und die während der Datenleseoperation verwendet wird, und die zweite Datenbusleitung, die gemeinsam für die Vielzahl von Kernen vorgesehen ist und die während der Datenschreib- oder Löschoperation verwendet wird, getrennt vorbereitet.
  • Um ein Freikernsystem gemäß der vorliegenden Erfindung zu realisieren, kann außerdem jeder der Kerne umfassen: eine Decoderschaltung zum Erlauben einer gleichzeitigen Ausführung einer Datenschreib- oder Löschoperation in einem optionalen Kern aus der Vielzahl von Kernen und einer Datenleseoperation in anderen Kernen aus der Vielzahl von Kernen; eine Adressleitungswählschaltung zum selektiven Zuführen eines von einem Adresssignal der ersten Adressbusleitung und einem Adresssignal der zweiten Adressbusleitung zu der Decoderschaltung in Übereinstimmung damit, ob ein entsprechender aus der Vielzahl von Kernen in einem Datenlesemodus oder einem Datenschreib- oder Löschmodus ist; und eine Datenleitungswählschaltung zum selektiven Verbinden einer von der ersten Datenbusleitung und der zweiten Datenbusleitung zu einer Datenleitung eines entsprechenden aus der Vielzahl von Kernen in Übereinstimmung damit, ob der entsprechende aus der Vielzahl von Kernen in dem Datenlesemodus oder den Datenschreib- oder Löschmodus ist.
  • Spezieller können eine erste Energieversorgungsleitung, die gemeinsam für die Vielzahl von Kernen vorgesehen ist und die während einer Datenleseoperation verwendet wird, und eine zweite Energieversorgungsleitung, die gemeinsam für die Vielzahl von Kernen vorgesehen ist und die während einer Datenschreib- oder Löschoperation verwendet wird, getrennt vorbereitet werden, und jeder der Kerne kann mit einer Energieversorgungsleitungswählschaltung zum selektiven Zuführen eines von einem Datenleseenergieversorgungspotential der ersten Energieversorgungsleitung und einem Datenschreib- oder Löschenergieversorgungspotential der zweiten Energieversorgungsleitung zu der Decoderschaltung in Übereinstimmung damit versehen sein, ob der entsprechende der Kerne in einem Datenlesemodus oder einem Datenschreib- oder Löschmodus ist.
  • Gemäß der vorliegenden Erfindung kann außerdem ein Adresspuffer gestaltet sein, ein eingegebenes Adresssignal zu der ersten Adressbusleitung ohne Verriegelung des eingegebenen Adresssignals während einer Datenleseoperation zuzuführen, um ein eingegebenes Adresssignal zu der zweiten Adressbusleitung während einer Datenschreiboperation zu verriegeln und zuzuführen, und um ein internes Adresssignal, das durch eine Zählerschaltung generiert wird, zu der zweiten Adressbusleitung während einer Datenlöschoperation zuzuführen.
  • Um außerdem gemäß der vorliegenden Erfindung die Außenseite zu informieren, dass ein bestimmter Kern als ein Datenschreib- oder Löschmodus beschäftigt ist, kann jeder der Kerne mit einem Blockkernregister zum Halten eines Datenschreib- oder Löschflags während einer Datenschreib- oder Löschoperation versehen sein, wenn ein Datenschreib- oder Löschbefehl für einen Block in jedem Block eingegeben wird, und es kann eine Kernbelegtausgabeschaltung zum Überwachen des Datenschreib- oder Löschflags des Blockkernregisters vorgesehen sein, um eine Kernbelegtausgabe auszugeben, die als ein Datenschreib- oder Löschfreigabesignal dient.
  • Außerdem kann die Adressleitungswählschaltung darin eine Datenabfragesignal-Generierungsschaltung für ein Datenabfragesignal aufweisen, das die Außenseite informiert, dass ein Kern in einem Datenschreib- oder Löschmodus ist, wenn eine Datenleseanforderung zu dem Kern eingegeben wird, während der Modus des Kerns als der Datenschreib- oder Löschmodus ausgewählt ist.
  • Gemäß der vorliegenden Erfindung können außerdem die erste Adressbusleitung, die zum gewöhnlichen Lesen von Daten verwendet wird, die erste Datenbusleitung und die erste Abtastverstärkerschaltung, die mit der ersten Datenbusleitung verbunden ist, miteinander zum Bilden eines ersten Datenlesepfades in Verbindung stehen, und die zweite Adressbusleitung, die zum gewöhnlichen Schreiben oder Löschen von Daten verwendet wird, die zweite Datenbusleitung und die zweite Abtastverstärkerschaltung, die mit der zweiten Datenbusleitung verbunden ist, können miteinander zum Bilden eines zweiten Datenlesepfades in Verbindung stehen, und die Halbleitervorrichtung kann einen Hochgeschwindigkeitsdatenlesemodus aufweisen, in dem die Operationen der ersten und zweiten Datenlesepfade einander um eine halbe Periode überlappen, um Lesen von Daten mit hoher Geschwindigkeit auszuführen.
  • In der Hochgeschwindigkeitsleseoperation kann der Adresspuffer umfassen: eine Taktgenerierungsschaltung zum Erfassen eines Übergangs in einer eingegebenen Adresse, um einen Takt zu generieren; und erste und zweite Verriegelungen zum alternativen Verriegeln einer eingegebenen Adresse in Synchronismus zu dem Takt, der durch die Taktgenerierungsschaltung generiert wird, um die eingegebene Adresse zu den ersten und zweiten Adressbusleitungen zu transferieren.
  • Gemäß der vorliegenden Erfindung kann (a) eine Dummylastkapazität, die mit der zweiten Energieversorgungsleitung verbunden ist, die zum Schreiben oder Löschen von Daten in Übereinstimmung mit der Zahl von ausgewählten Kernen verwendet wird, hinzugefügt werden, oder (b) die Ansteuerfähigkeit der Datenschreib- oder Löschenergieversorgung, die mit der zweiten Energieversorgungsleitung verbunden ist, kann in Übereinstimmung mit der Zahl von gewählten Kernen umgeschaltet werden. Somit ist es möglich, einen Übergang in einer Energieversorgung ungeachtet der Zahl von gewählten Kernen zu fixieren.
  • Außerdem wird gemäß der vorliegenden Erfindung die Energieversorgungswählschaltung vorzugsweise geschaltet und gesteuert, während ein Energieversorgungsübergang bewirkt wird, sodass die ersten und zweiten Energieversorgungsleitungen das gleiche Potential haben. Somit ist es möglich, nutzlose Schwankung in einer Energieversorgung wegen der Umschaltung der Energieversorgung zu verhindern.
  • Außerdem hat gemäß der vorliegenden Erfindung jeder aus der Vielzahl von Kernen vorzugsweise eine Vielzahl von Blöcken, die in Spaltenrichtungen durch eine oder zwei Spalten und in Zeilenrichtungen angeordnet sind. Somit ist es möglich, eine engste Auslegung von Kernen vorzusehen.
  • In diesem Fall können die ersten und zweiten Adressbusleitungen und die ersten und zweiten Datenbusleitungen in Zeilenrichtungen parallel zu der Anordnung der Kerne angeordnet sein.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockdiagramm eines Hauptteils einer bevorzugten Ausführungsform eines Flash-Speichers gemäß der vorliegenden Erfindung;
  • 2A ist ein Schaltungsdiagramm einer Adressleitungswählschaltung in dieser bevorzugten Ausführungsform;
  • 2B ist ein Schaltungsdiagramm einer anderen Adressleitungswählschaltung;
  • 3 ist ein Schaltungsdiagramm einer Schaltung zum Deaktivieren von Adressleitungen in einem nicht ausgewählten Kern in der bevorzugten Ausführungsform;
  • 4 ist ein Schaltungsdiagramm einer Datenleitungswählschaltung in der bevorzugten Ausführungsform;
  • 5 ist ein Schaltungsdiagramm einer Energieversorgungsleitungswählschaltung in der bevorzugten Ausführungsform;
  • 6 ist ein Blockdiagramm eines Adresspuffers in der bevorzugten Ausführungsform;
  • 7 ist ein Diagramm, das die Konstruktionen eines Kernblockregisters und einer Kernbelegtausgabeschaltung in der bevorzugten Ausführungsform zeigt;
  • 8 ist ein Diagramm, das die Details eines Kerns einer Speicherzellenanordnung in der bevorzugten Ausführungsform zeigt;
  • 9 ist ein Schaltungsdiagramm, das die Details einer Zellenanordnung und eines Spaltengates zeigt;
  • 10 ist ein Blockdiagramm eines Ausgangsschaltungsteils in der bevorzugten Ausführungsform;
  • 11 ist eine Darstellung zum Erläutern der Operation einer Vielzahl von Kernauswahlen in der bevorzugten Ausführungsform;
  • 12 ist ein Diagramm, das die Konstruktion einer Bankkonstruktions-ROM-Schaltung zur Verwendung in einer bevorzugten Ausführungsform für ein Freibanksystem zeigt;
  • 13 ist ein Diagramm, das die Konstruktion einer Bankbelegtausgabeschaltung in der bevorzugten Ausführungsform zeigt;
  • 14 ist ein Diagramm, das die Konstruktion einer anderen Bankbelegtausgabeschaltung in der bevorzugten Ausführungsform zeigt;
  • 15 ist ein Diagramm, das die Konstruktion einer Kernbelegtausgabeschaltung in der bevorzugten Ausführungsform zeigt;
  • 16 ist ein Diagramm, das ein Beispiel einer Bankkonstruktionsschaltung in der bevorzugten Ausführungsform zeigt;
  • 17 ist ein Diagramm, das ein anderes Beispiel einer Bankkonstruktionsschaltung in der bevorzugten Ausführungsform zeigt;
  • 18 ist ein Diagramm, das ein anderes Beispiel einer Bankkonstruktionsschaltung in der bevorzugten Ausführungsform zeigt;
  • 19 ist ein Diagramm, das ein anderes Beispiel einer Bankkonstruktionsschaltung in der bevorzugten Ausführungsform zeigt;
  • 20 ist ein Diagramm, das ein anderes Beispiel einer Bankkonstruktions-ROM-Schaltung in der bevorzugten Ausführungsform zeigt;
  • 21 ist ein Diagramm, das die Konstruktion einer Wählschaltung für einen Kernbelegtausgangsanschluss in einer bevorzugten Ausführungsform zum Ausführen einer Hochgeschwindigkeitsleseoperation zeigt;
  • 22 ist ein Diagramm, das die Konstruktion einer Eingangssignalwählschaltung zu einer Energieversorgungsleitungswählschaltung in der bevorzugten Ausführungsform zum Ausführen einer Hochgeschwindigkeitsleseoperation zeigt;
  • 23 ist ein Diagramm, das die Konstruktion eines Adresspuffers in der bevorzugten Ausführungsform zum Ausführen einer Hochgeschwindigkeitsleseoperation zeigt;
  • 24 ist ein Steuerzeiteinstellungsdiagramm für einen Adresspuffer in der bevorzugten Ausführungsform;
  • 25 ist ein Blockdiagramm eines Ausgangswählschaltungsteils in der bevorzugten Ausführungsform;
  • 26 ist ein Zeiteinstellungsdiagramm, das eine Hochgeschwindigkeitsleseoperation in der bevorzugten Ausführungsform zeigt;
  • 27 ist eine Tabelle, die die Beziehung zwischen Spannungen in jedem Operationsmodus einer Speicherzelle zeigt;
  • 28 ist ein Schaltungsdiagramm eines Spannungsanwendungssystems in jedem Operationsmodus einer Speicherzelle;
  • 29 ist ein Blockdiagramm eines Energieversorgungssystems in einer anderen bevorzugten Ausführungsform;
  • 30 ist ein Diagramm, das die Konstruktion einer Energieversorgungsleitungswählschaltung in der bevorzugten Ausführungsform zeigt;
  • 31 ist ein Schaltungsdiagramm einer Ladepumpensteuerschaltung in der bevorzugten Ausführungsform;
  • 32 ist ein Schaltungsdiagramm einer Energieversorgungsleitungswählschaltung in der bevorzugten Ausführungsform;
  • 33 ist ein Schaltungsdiagramm einer anderen Energieversorgungsleitungswählschaltung in der bevorzugten Ausführungsform;
  • 34 ist ein Schaltungsdiagramm einer Energieversorgungssteuerschaltung eines Reglertyps, an die eine Dummylast angelegt wird;
  • 35 ist ein Schaltungsdiagramm eines anderen Beispiels einer Energieversorgungssteuerschaltung eines Reglertyps, an die eine Dummylast angelegt wird;
  • 36 ist ein Schaltungsdiagramm einer Energieversorgungssteuerschaltung eines Reglertyps, die zum Umschalten einer Ansteuerfähigkeit fähig ist;
  • 37 ist ein Schaltungsdiagramm einer anderen Energieversorgungssteuerschaltung eines Reglertyps, die zum Umschalten einer Ansteuerfähigkeit fähig ist;
  • 38 ist ein Diagramm, das die Konstruktion einer Energieversorgungsleitungswählschaltung als eine Modifikation des Energieversorgungsleitungsschalters von 30 zeigt;
  • 39 ist ein Diagramm, die eine Belegtausgabeschaltung für alle Kerne zeigt;
  • 40 ist eine Wellenformdarstellung zum Erläutern eines Problems in der Umschaltung einer Energieversorgung;
  • 41 ist eine Wellenformdarstellung zum Erläutern einer bevorzugten Ausführungsform eines Energieversorgungswählsystems gemäß der vorliegenden Erfindung;
  • 42 ist eine Zeichnung, die ein Beispiel einer bevorzugten Gestaltung von Kernen zeigt;
  • 43 ist eine Zeichnung, die ein anderes Beispiel einer bevorzugten Gestaltung von Kernen zeigt;
  • 44 ist ein Schaltungsdiagramm einer anderen bevorzugten Ausführungsform einer Energieversorgungsschaltung gemäß der vorliegenden Erfindung;
  • 45 ist eine Grafik, die die Beziehung zwischen der Lastkapazität und Ansteuerfähigkeit und Übergangszeit einer Energieversorgungsschaltung zeigt;
  • 46 ist eine Grafik, die die Beziehung zwischen der Lastkapazität und Ansteuerfähigkeit und Übergangszeit einer Energieversorgungsschaltung durch eine externe Energieversorgung zeigt;
  • 47 ist eine Gestaltungszeichnung einer Halbleitervorrichtung in einer Ausführungsform, die nicht unter die Erfindung fällt;
  • 48 ist eine Gestaltungszeichnung eines Flash-Speichers in einer anderen Ausführungsform, die nicht unter die Erfindung fällt;
  • 49 ist eine Gestaltungszeichnung eines Flash-Speichers in einer anderen Ausführungsform, die nicht unter die Erfindung fällt;
  • 50 ist eine Gestaltungszeichnung einer Ausführungsform als eine Modifikation der Ausführungsform von 49;
  • 51A ist eine Gestaltungszeichnung einer anderen Ausführungsform als eine Modifikation der Ausführungsform von 49;
  • 51B ist eine Gestaltungszeichnung eines Vordecoderteils in der Ausführungsform;
  • 52A ist eine Gestaltungszeichnung einer anderen Ausführungsform als eine Modifikation der Ausführungsform von 49;
  • 52B ist eine Gestaltungszeichnung eines Vordecoderteils in der Ausführungsform;
  • 53 ist eine Gestaltungszeichnung einer Ausführungsform eines Flash-Speichers, die nicht zu der vorliegenden Erfindung gehört, die einen redundanten Block aufweist;
  • 54 ist ein Diagramm, das ein typisches Lesesystem eines Flash-Speichers zeigt;
  • 55 ist ein Schaltungsdiagramm eines Beispiels einer Datenkomparatorschaltung zur Verwendung in dem Lesesystem;
  • 56 ist ein Diagramm, das eine Schreib-/Löschoperation in einer Speicherzelle zeigt;
  • 57 ist ein Diagramm, das ein Lesesystem in der bevorzugten Ausführungsform zeigt; und
  • 58 ist ein Schaltungsdiagramm einer Konstantstromquelle zur Verwendung in dem Lesesystem.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Bezugnehmend nun auf die begleitenden Zeichnungen werden nachstehend die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben.
  • Erste bevorzugte Ausführungsform
  • 1 zeigt die Konstruktion eines Flash-Speicherchips, der ein Freikernsystem gemäß der vorliegenden Erfindung verwendet. Eine Speicherzellenanordnung 1 umfasst m Kerne 0 bis m – 1, von denen jeder die Anordnung von n Blöcken B0 bis Bn – 1 hat. Jeder der Blöcke B0 bis Bn – 1 ist die minimale Einheit einer Datenlöschung und hat die Anordnung einer Vielzahl von Speicherzellen. Jede der Speicherzellen ist z. B. eine nichtflüchtige Speicherzelle mit einer geschichteten Gatestruktur. Obwohl ein Kern als ein Block oder eine Menge einer Vielzahl von Blöcken definiert ist, umfasst jeder der Kerne n Blöcke B0 bis Bn – 1 in dem gezeigten Beispiel.
  • Jeder der Kerne ist mit einer Decoderschaltung 2, die Zeilen- und Spaltendecoder zum Auswählen von Speicherzellen inkludiert, und einer lokalen Datenleitung 4 versehen.
  • Gemeinsam für alle derartigen Kerne der Speicherzellenanordnung 1 sind eine erste Adressbusleitung (eine Leseadressbusleitung) 6a zum Auswählen einer Speicherzelle während einer Datenleseoperation und eine zweite Adressbusleitung (eine Schreib-/Löschadressbusleitung) 6b, die für eine automatische Operation während einer Datenlese- oder Löschoperation notwendig ist, vorgesehen.
  • Adresssignale werden von der Außenseite durch eine Adresseingangsschaltung, die in einer Schnittstellenschaltung 14 vorgesehen ist, eingegeben und einer Adresspufferschaltung 10 zugeführt. Von diesem Adresspuffer 10 werden eine Leseadresse und eine Schreib-/Löschadresse zu den Adressbusleitungen 6a bzw. 6b in Übereinstimmung mit einem Operationsmodus zugeführt. Die Adressen, die den Adressbusleitungen 6a und 6b zugeführt werden, werden zu der Decoderschaltung 2 von jedem der Kerne durch eine Wählschaltung 3 zum Umschalten von Adresse und Energieversorgungsleitungen, die für jeden der Kerne vorgesehen sind, selektiv transferiert.
  • Gemeinsam für alle der Kerne sind eine erste Datenbusleitung (eine Lesedatenbusleitung) 7a, die für eine Datenleseoperation verwendet wird, und eine zweite Datenbusleitung (eine Schreib-/Löschdatenbusleitung) 7b vorgesehen. Eine erste Abtastverstärkerschaltung (eine Leseabtastverstärkerschaltung) 11a, die für eine Datenleseoperation verwendet wird, und eine zweite Abtastverstärkerschaltung (ein Verifizierungsabtastverstärker) 11b, der für eine Verifizierungsleseoperation während einer Datenschreib- oder Löschoperation verwendet wird, sind derart vorgesehen, um den Datenbusleitungen 7a bzw. 7b zu entsprechen.
  • Durch eine Datenleitungswählschaltung 16 ist die lokale Datenleitung 4, die für jeden der Kerne vorgesehen ist, mit der Lesedatenbusleitung 7a während einer Datenleseoperation und mit der Schreib-/Löschdatenbusleitung 7b während einer Datenschreib- oder Löschoperation verbunden. D. h. es werden Daten von ausgewählten Speicherzellen von jedem der Kerne zu der lokalen Datenleitung 4 ausgelesen, um zu der Datenbusleitung 7a oder 7b durch die Datenleitungswählschaltung 16 in Übereinstimmung mit einem Operationsmodus transferiert zu werden, um durch die Leseabtastverstärkerschaltung 11a bzw. die Verifizierungsabtastverstärkerschaltung 11b erfasst und verstärkt zu werden.
  • Die Leseergebnisse der Verifizierungsabtastverstärkerschaltung 11b werden in eine Schreib-/Löschsteuerschaltung 15 eingespeist. In der Schreib-/Löschsteuerschaltung 15 wird bestimmt, ob Schreiben oder Löschen ausreichend ist. Falls es unzureichend ist, wird die Steuerung zum erneuten Schreiben oder erneuten Löschen ausgeführt.
  • Außerdem sind gemeinsam für alle der Kerne eine erste Energieversorgungsleitung (eine Leseenergieversorgungsleitung) 8a, der ein Leseenergieversorgungspotential von einer Leseenergieversorgung 12a zugeführt wird, und eine zweite Energieversorgungsleitung (eine Schreib-/Löschenergieversorgungsleitung) 8b, der ein Datenschreib- oder Löschenergieversorgungspotential von einer Schreib- oder Löschenergieversorgung 12b zugeführt wird, vorgesehen. Eine Spannung, die durch eine Energieversorgung VCC geboostet wird, wird während einer Datenleseoperation an die Leseenergieversorgungsleitung 8a angelegt, um dem Gate einer Speicherzelle zugeführt zu werden, um eine Hochgeschwindigkeitsleseoperation zu ermöglichen. Diese Energieversorgungsleitungen 8a und 8b werden durch die Wählschaltung 3 selektiv umgeschaltet, um der Decoderschaltung 2 von jedem der Kerne zugeführt zu werden.
  • Selbst wenn eine Datenleseoperation und eine Datenschreib- oder Löschoperation gleichzeitig ausgeführt werden, können mit der oben beschriebenen Konstruktion die jeweiligen Operationen durch die unabhängigen Adressbusleitungen, Datenbusleitungen, Abtastverstärkerschaltungen und Energieversorgungsschaltungen gesteuert werden.
  • Speziell wird nachstehend die Operation einer gleichzeitigen Ausführung von Datenschreib- und Löschoperationen in dem Flash-Speicher in dieser bevorzugten Ausführungsform beschrieben.
  • Nun wird ein Fall beschrieben, wo eine Datenschreiboperation in Bezug auf Kern 0 ausgeführt wird und wo Zellendaten von einem anderen Kern ausgelesen werden. Falls ein Auswahladresssignal für Kern-0-Teil von der Außenseite des Chips eingegeben wird und falls ein Schreibbefehl eingegeben wird, wird der Schreibbefehl durch die Schnittstellenschaltung 14 bestimmt, und ein Schreibflag steigt an. Durch dieses Flag wird das Adresssignal der Schreib-/Löschadressbusleitung 6b zu der Decoderschaltung 2 von Kern 0 durch die Wählschaltung 3 von Kern-0-Teil eingegeben, sodass die Energieversorgung der Schreib-/Löschenergieversorgung 12b zugeführt wird. Außerdem ist die Datenleitung 4 von Kern-0-Teil mit der Schreib-/Löschdatenbusleitung 7b verbunden, die mit der Verifizierungsabtastverstärkerschaltung 11b verbunden ist.
  • Durch eine derartige Einstellung der Adressbusleitungen, Datenbusleitungen und Energieversorgungsleitungen wird eine geboostete Schreibspannung an eine ausgewählte Wortleitung in Kern 0 angelegt, und es wird eine hohe Spannung oder eine niedrige Spannung an Bitleitungen von der Schreibsteuerschal tung 15 in Übereinstimmung mit Schreibdaten angelegt. Falls die Speicherzellen einen MOS-Transistoraufbau eines schwebenden Gatetyps haben, werden heiße Elektronen in das schwebende Gate einer ausgewählten Zelle injiziert, um eine Datenschreiboperation auszuführen. Wenn eine Schreiboperation abgeschlossen ist, werden Daten ausgelesen, um durch die Verifizierungsabtastverstärkerschaltung 11b erfasst zu werden. Dann wird eine Verifizierungsbestimmung durch die Schreibsteuerschaltung 15 ausgeführt. Falls Schreiben ausreichend ist, ist die Operation abgeschlossen, und falls Schreiben unzureichend ist, wird ein zusätzliches Schreiben ausgeführt.
  • Während der oben beschriebenen Datenschreiboperation in Kern 0 kann eine Datenleseoperation in einem anderen optionalen Kern ausgeführt werden, z. B. Kern 1. D. h. durch die Adresse, die von der Außenseite eingegeben wird, wird das Adresssignal der Leseadressbusleitung 6a der Decoderschaltung 2 von Kern 1 zugeführt, der eine Speicherzelle inkludiert, aus der Daten bestimmt sind, ausgelesen zu werden, und die Energieversorgungsausgabe der Leseenergieversorgung 12a wird dazu zugeführt. Außerdem ist die Datenleitung 4 mit der Lesedatenbusleitung 7a über die Wählschaltung 16 verbunden. Es wird kein Schreiben und Lesen von Daten ausgeführt. Zu den Decoderschaltungen 2 von anderen Kernen wird kein Adresssignal eingegeben, und es ist keine Datenbusleitung verbunden. Die Daten, die aus der gewählten Speicherzelle von Kern 1 ausgelesen werden, werden durch die Leseabtastverstärkerschaltung 11a über die Lesedatenbusleitung 7a erfasst und verstärkt. Die gelesenen Daten werden nach der Außenseite von dem Chip über die Schnittstellenschaltung 14 ausgegeben.
  • In dieser bevorzugten Ausführungsform gibt es in der oben beschriebenen Operation kein Konzept eines konventionellen Bankunterteilungsbereichs. D. h. es ist möglich, optional Daten in einem beliebigen von Kernen mit Ausnahme von Kern 0, in dem die Datenschreiboperation ausgeführt wird, z. B. in Kern 2, Kern 3 oder Kern m – 1, zu lesen. Es ist untersagt, die Adresse von Kern 0 einzugeben, in dem die Datenschreiboperation ausgeführt wird, um eine Datenleseoperation darin auszuführen. Falls eine Leseanforderung in Bezug auf einen Kern vorgenommen wird, in dem eine Datenschreiboperation ausgeführt wird, wird somit ein Abfragesignal, das anzeigt, dass eine Schreiboperation in dem gewählten Kern ausgeführt wird, ausgegeben, um darüber zu informieren, wie später beschrieben wird.
  • Die Operation einer gleichzeitigen Ausführung von Datenlösch- und Leseoperationen ist im wesentlichen die gleiche. Es wird z. B. ein Fall beschrieben, wo eine Datenlöschoperation in Bezug auf einen gewählten Block von Kern 0 ausgeführt wird und wo Zellendaten von einem anderen Kern ausgelesen werden. Wenn ein Auswahladresssignal für einen Block in Kern 0 von der Außenseite des Chips eingegeben wird und wenn ein Löschbefehl eingegeben wird, wird der Löschbefehl durch die Schnittstellenschaltung 14 bestimmt, und ein Löschflag steigt an. Durch dieses Flag wird das Adresssignal der Schreib-/Löschadressbusleitung 6b zu der Decoderschaltung 2 von Kern 0 durch die Wählschaltung 3 von Kern 0 eingegeben, sodass das Löschenergieversorgungspotential der Schreib-/Löschenergieversorgung 12b zugeführt wird. Außerdem ist durch die Datenleitungswählschaltung 16 die Datenleitung 4 des Kern-0-Teils mit der Schreib-/Löschdatenbusleitung 7b verbunden, die mit der Verifizierungsabtastverstärkerschaltung 11b verbunden ist.
  • Durch Einstellung der Adressbusleitungen, Datenbusleitungen und Energieversorgungsleitungen wird somit eine negative Spannung an alle Wortleitungen eines gewählten Blocks vom gewählten Kern 0 angelegt, um Bitleitungen zu öffnen, und eine hohe positive Spannung zum Löschen wird an Sourceleitungen angelegt, um Daten jeden Blocks zu löschen. Wenn eine Daten löschoperation abgeschlossen ist, werden Daten ausgelesen, um durch die Verifizierungsabtastverstärkerschaltung 11b erfasst zu werden. In der Schreibsteuerschaltung 15 wird bestimmt, ob Löschen ausreichend ist. Falls Löschen ausreichend ist, ist die Operation abgeschlossen, und falls Löschen nicht ausreichend ist, wird ein zusätzliches Löschen ausgeführt.
  • Während der Datenlöschoperation in Bezug auf Kern 0 wird, falls eine Datenleseanforderung in Bezug auf einen anderen optionalen Kern erteilt wird, eine Datenleseoperation in Bezug auf den Kern ausgeführt.
  • Während die Operation einer NOR-Speicherzelle, worin eine hohe Spannung an eine Source angelegt wird, um eine Löschoperation auszuführen, beschrieben wurde, ist des Weiteren die Operation einer Speicherzelle eines Typs, worin eine hohe Spannung an die Substratseite einer Speicherzelle angelegt wird, die gleiche. Außerdem kann die Operationssteuerung einer NAND-Speicherzelle die gleiche sein.
  • Die detaillierte Konstruktion der jeweiligen Teile von 1 wird nachstehend beschrieben.
  • 2A zeigt die Konstruktion des Adressleitungswählschaltungsteils der Wählschaltung 3 in jedem Kern. Die Wählschaltung 3 hat zwei Auswahlschaltergruppen 31a, 31b und Kernauswahlschaltungen 32a, 32b zum selektiven Ansteuern der Auswahlschaltergruppen. Die Kernauswahlschaltungen 32a und 32b werden durch Freigabesignale ENBa bzw. ENBb aktiviert. Wie später beschrieben wird, ist das Freigabesignal ENBb ein Schreib-/Löschfreigabesignal, das "H" ist, wenn ein Schreib- oder Löschbefehl eingegeben wird. Das Freigabesignal ENBa, das durch Invertieren des Freigabesignals ENBb durch einen Inverter I1 erhalten wird, ist ein Lesefreigabesignal, das während eine Datenleseoperation "H" ist.
  • Eine Kernauswahlschaltung 32b umfasst ein AND-Gate G3, das durch das Freigabesignal ENBb = "H" während einer Datenschreib- oder Löschoperation aktiviert wird. Ein Kernauswahladresssignal der Schreib-/Löschadressbusleitung 6b wird zu dem AND-Gate G3 eingegeben, das ein Kernauswahlsignal SELb = "H" zu einem ausgewählten Kern ausgibt. Durch dieses Kernauswahlsignal SELb wird die Auswahlschaltergruppe 31b während einer Datenschreib- oder Löschoperation eingeschaltet. Somit wird ein Schreib- oder Löschadresssignal ADb der Schreib-/Löschadressbusleitung 6b der Decoderschaltung des gewählten Kerns zugeführt.
  • Die andere Kernauswahlschaltung 32a umfasst ein AND-Gate G1, das durch das Lesefreigabesignal ENBa aktiviert wird. Zu dem AND-Gate G1 wird eine Kernauswahladresse der Leseadressbusleitung 6a eingegeben. Wenn das Freigabesignal ENBb "H" ist, ist das Freigabesignal ENBa "L", sodass das Kernauswahlsignal SELa, welches die Ausgabe des AND-Gates G1 ist, "L" ist, wenn der Kern für eine Datenschreib- oder Löschoperation gewählt wird. Zu diesem Zeitpunkt verbleibt die Auswahlschaltergruppe 31a AUS. Wenn der Kern für eine Datenleseoperation ausgewählt wird, ist das Auswahlsignal SELa = "H", sodass die Auswahlschaltergruppe 31a eingeschaltet wird, um ein Leseadresssignal ADa der Leseadressbusleitung 6a zu der Decoderschaltung 2 einzuspeisen.
  • D. h. in dieser bevorzugten Ausführungsform ist es untersagt, dass das Schreib- oder Löschkernauswahlsignal SELb und das Lesekernauswahlsignal SELa gleichzeitig "H" (Störimpuls) in Bezug auf einen Kern haben. Wenn eine Datenschreib- oder Löschoperation in Bezug auf einen gewissen Kern ausgeführt wird, kann somit eine Datenleseoperation in dem gleichen Kern nicht ausgeführt werden.
  • In der Kernauswahlschaltung 32a ist ein anderes AND-Gate G2 vorgesehen, zu dem das gleiche Lesekernauswahladresssignal wie das des AND-Gates G1 eingegeben wird. Dieses AND-Gate G2 ist eine Abfragesignalgeneratorschaltung zum Informieren darüber, dass eine Datenschreib- oder Löschoperation in einem Kern ausgeführt wird, wenn eine Leseanforderung zu dem Kern eingegeben wird. Zu dem AND-Gate G2 wird ein Schreib- oder Löschfreigabesignal ENBb als ein Aktivierungssignal eingegeben. Wenn die Datenleseanforderung in den Kern eingeht, wo die Schreib- oder Löschoperation ausgeführt wird, hält deshalb das AND-Gate G2 das Kernauswahlsignal SELa = "L", während ein Datenabfragesignal POL = "H" ausgegeben wird.
  • Wenn sowohl das Kernauswahlsignal SELa als auch SELb "L" aufweisen, zeigt dies an, dass der Kern nicht ausgewählt ist. Dies wird durch ein NOR-Gate G4 erfasst, das ein Signal SPERREN zum Deaktivieren der Adressleitung des nicht ausgewählten Kerns ausgibt.
  • 3 zeigt einen Schaltungsteil zum Erzwingen dessen, dass die Adresssignalleitung usw. in dem nicht ausgewählten Kern durch das oben beschriebene Signal SPERREN geerdet werden. Wie in dieser Figur gezeigt, ist ein kurzschließender Transistor 383 zum Bewirken, dass die Adressleitungen und Datenleitungen 4 geerdet werden, in jedem der Kerne vorgesehen. Der kurzschließende Transistor 383 wird durch das NOR-Gate G4 gesteuert. Wenn der Kern nicht ausgewählt wird, ist SPERREN = "H", sodass der kurzschließende Transistor 383 eingeschaltet wird, um elektrische Ladungen von allen Adress- und Datenleitungen in dem Kern zu entladen.
  • Somit ist es untersagt, dass die Adress- und Datenleitungen in dem nicht ausgewählten Kern schweben. Als ein Ergebnis ist es möglich, Fehlfunktion wegen elektrostatischem Rauschen usw., Zerstörung von Gate-Isolatorfilmen der jeweiligen Teile, Zerstörung von Daten usw. zu verhindern.
  • Die in 2A gezeigte Adressleitungswählschaltung verwendet ein System, worin wenn beide der zwei Kernauswahlsignale SELa und SELb "L" aufweisen, beide der Adresssignalschaltergruppen 31a und 31b abgeschaltet werden, und die nutzlose Verdrahtungskapazität des nicht ausgewählten Kerns nicht mit der Leseadressbusleitung 6a und der Schreib-/Löschadressbusleitung 6b verbunden ist.
  • Wie in 2B gezeigt, können andererseits die Adressleitungsschaltergruppen 31a und 31b durch die Freigabesignale ENBa bzw. ENBb gesteuert werden.
  • In dem System von 2B wird, wenn eine Schreib- oder Löschoperation in dem Kern ausgeführt wird, die Adressleitungsschaltergruppe 31b ausgeschaltet, sodass das Schreib- oder Löschadresssignal ADb der Schreib-/Löschadressbusleitung 6b der Decoderschaltung 2 zugeführt wird. Wenn keine Schreib- oder Löschoperation in dem Kern ausgeführt wird, ist die Adressleitungsschaltergruppe 31a stets eingeschaltet, und das Leseadresssignal ADa der Leseadressbusleitung 6a wird der Decoderschaltung 2 zugeführt. In dem nicht ausgewählten Kern ist das Sperrsignal SPERREN "H", alle Decoderschaltungen sind nicht ausgewählt und die Datenleitungen sind entladen.
  • In diesem System ist es nicht erforderlich, die Adressleitungsschaltergruppe 31a während der Datenleseoperation einzuschalten, sodass es möglich ist, die Schaltzeit zu reduzieren, um die Datenleseoperation zu beschleunigen.
  • 4 zeigt eine Datenleitungswählschaltung 16 zum Umschalten der Verbindung zwischen der lokalen Datenleitung 4 und der Lesedatenbusleitung 7a und der Schreib-/Löschdatenbus leitung 7b, die benachbarte Kerne i und i + 1 beachtet. Die Gruppe aus NMOS-Transistoren Q3 wird durch das Kernauswahlsignal SELa gesteuert, welches die Ausgabe der Kernauswahlschaltung 32a ist, um die Verbindung und Trennung zwischen der lokalen Datenleitung 4 und der Lesedatenbusleitung 7a umzuschalten. Die Gruppe aus NMOS-Transistoren Q4 wird durch das Kernauswahlsignal SELb gesteuert, welches die Ausgabe der Kernauswahlschaltung 32b ist, um die Verbindung und Trennung zwischen der lokalen Datenleitung 4 und der Schreib-/Löschdatenbusleitung 7b umzuschalten.
  • D. h. wenn ein gewisser Kern in einem Datenschreib- oder Löschmodus ist, ist das Kernauswahlsignal SELb(i) in dem Kern "H", sodass der Transistor Q4 eingeschaltet ist, um die lokale Datenleitung 4 mit der Schreib-/Löschdatenbusleitung 7b zu verbinden. Wenn umgekehrt ein gewisser Kern in einem Datenlesemodus ist, ist das Kernauswahlsignal SELa(i) in dem Kern "H", sodass der Transistor Q3 eingeschaltet wird, um die lokale Datenleitung 4 mit der Lesedatenbusleitung 7b zu verbinden.
  • 5 zeigt die Konstruktion der Energieversorgungsleitungswählschaltung 41, die in der Wählschaltung 3 in jedem der Kerne inkludiert ist. Diese Energieversorgungsleitungswählschaltung 41 hat Pegelverschieber 402a und 402b, die durch die Kernauswahlschaltung 32b in der in 2A gezeigten Adressleitungswählschaltung 3 selektiv aktiviert werden, und Transfergates 403a und 403b, die durch die Ausgänge der Pegelverschieber 402a bzw. 402b gesteuert werden. Die Transfergates 403a und 403b verbinden selektiv die Leseenergieversorgungsleitung 8a und die Schreib-/Löschenergieversorgungsleitung 8b mit der Decoderschaltung 2.
  • Wenn z. B. das Kernauswahlsignal SELb, das die Ausgabe von der Kernauswahlschaltung 32b ist, "H" ist, d. h. wenn der Kern in einem Datenschreib- oder Löschmodus ist, ist der Pegelverschieber 402b aktiviert. Somit ist das Transfergate 403b durch ein Steuersignal eingeschaltet, das durch Verschieben des Spannungspegels erhalten wird, der von dem Pegelverschieber 402b erhalten wird, sodass das Schreib- oder Löschenergieversorgungspotential (z. B. ein geboostetes Potential VSW) der Schreib-/Löschenergieversorgungsleitung 8b der Decoderschaltung 2 zugeführt wird. Wenn der Kern in einem Lesemodus ist, ist das Kernauswahlsignal SELb "L". Zu diesem Zeitpunkt ist der Pegelverschieber 402a aktiviert, sodass das Transfergate 403a eingeschaltet ist, sodass ein Leseenergieversorgungspotential Vddr der Leseenergieversorgungsleitung 8a der Decoderschaltung 2 über das Transfergate 403a zugeführt wird.
  • 5 zeigt Wege zum Generieren der Freigabesignale ENBa und ENBb, die in 2A weggelassen sind. Das Datenschreibsignal SCHREIBEN oder das Löschsignal LÖSCHEN, erhalten durch Dekodieren eines Befehls in der Schnittstellenschaltung 14, wird als Information gehalten, die anzeigt, welcher Block in dem Kern zum Schreiben oder Löschen gewählt wurde, in einem Kernblockregister 42, das für jeden der Kerne vorbereitet ist. Auf der Basis des Kernblockregisters 42 gibt eine Kernbelegtausgabeschaltung 43 ein Freigabesignal ENBb = "H" als eine Belegtausgabe aus, die anzeigt, dass der Kern in einem Schreib- oder Löschmodus ist. Die Details des Kernblockregisters 42 und der Kernbelegtausgabeschaltung 43 werden später beschrieben.
  • 6 zeigt die Konstruktion des Adresspuffers 10 von 1. Der Adresspuffer 10 hat einen dreistufigen Aufbau, umfassend eine erste Pufferstufe 501, eine zweite Pufferstufe 502 und dritte Pufferstufen 503 und 504. Die erste Pufferstufe 501 hat die Funktion zum Reduzieren von Rauschen eines Adresssignals, das von der Außenseite des Chips zugeführt wird, und zum Schützen des Inneren davon. Die zweite Pufferstufe 502 gestattet dem zugeführten Adresssignal, direkt dort durchzulaufen, um der dritten Pufferstufe 503 zugeführt zu werden, und führt das Adresssignal einer Verriegelungsschaltung 505 zu.
  • In einem Datenlesemodus wird das Adresssignal, das die zweite Pufferstufe 502 durchläuft, in ein komplementäres Signal in der dritten Pufferstufe 503 konvertiert, um der Leseadressbusleitung 6a zugeführt zu werden. In einem Datenschreibmodus wird das Adresssignal in der Verriegelungsschaltung 505 gehalten, bis die Operation endet, und das Adresssignal wird der dritten Pufferstufe 504 zugeführt, um in ein komplementäres Signal konvertiert zu werden, um der Schreib-/Löschadressbusleitung 6b zugeführt zu werden. In der zweiten Pufferstufe 502 ist ein Zähler 506 zum Inkrementieren einer Adresse während einer Verifizierungsoperation in einem Datenlöschmodus vorgesehen. D. h. in einer Löschverifizierungsoperation wird das Adresssignal, das durch den Zähler 506 sequenziell aktualisiert wird, der Schreib-/Löschadressbusleitung 6b über die Pufferstufe 504 zugeführt.
  • 7 zeigt ein Beispiel des Kernblockregisters 42 und der Kernbelegtausgabeschaltung 43, die in 5 gezeigt werden. Das Kernblockregister 42 hat Register R0 bis Rn – 1, deren Anzahl gleich der Anzahl n von Blöcken in jedem der Kerne ist. Wenn das Datenschreibsignal SCHREIBEN oder das Löschsignal LÖSCHEN eingegeben wird, wird ein Flag "H" in einem Register entsprechend einem gewählten Block eines gewählten Kerns gehalten, bis die Operation endet. Die Kernbelegtausgabeschaltung 43 hat ein OR-Gate 431 zum Aufnehmen eines ODER der Ausgaben der jeweiligen Register des Kernblockregisters 42. Wenn mindestens einer von Blöcken zum Schreiben oder Löschen ausgewählt ist, gibt das OR-Gate 421 eine Kernbelegtausgabe (d. h. ein Schreib- oder Löschfreigabesignal) ENBb = "H" in der Kernbelegtausgabeschaltung 43 aus. In einem Kern, worin Schreiben oder Löschen nicht ausgewählt ist, ist ENBb = "L", was eine Lesefreigabe anzeigt.
  • 8 zeigt die detaillierte Konstruktion in einem Kern, und 9 zeigt die Konstruktion in einem Block. Wie in 9 gezeigt, hat jeder der Blöcke B0 bis Bn – 1 eine Vielzahl von Bitleitungen BL, eine Vielzahl von Wortleitungen WL, die die Bitleitungen BL kreuzen, und eine Vielzahl von Speicherzellen MC, von denen jede in einem entsprechenden der Schnittpunkte dazwischen angeordnet ist. Die Bitleitungen BL und die Wortleitungen WL sind kontinuierlich in jedem der Blöcke B0 bis Bn – 1 vorgesehen, was als eine Einheit einer Stapellöschung dient. Ein Hauptzeilendecoder 701 zum Auswählen von Wortleitungen ist an dem Endabschnitt der Anordnung der Blöcke B0 bis Bn – 1 angeordnet, und Zeilenteildecoder 702 zum Auswählen von Blöcken sind zwischen benachbarten Blöcken vorgesehen. Ein Spaltendecoder ist in dem Bitleitungsendabschnitt von jedem der Blöcke B0 bis Bn – 1 angeordnet. Der Spaltendecoder umfasst Spaltengates 704 zum Auswählen von Bitleitungen und einen Spaltenvordecoder 703.
  • 10 zeigt die Konstruktion eines Eingabe-/Ausgabeschaltungsteils, der zwischen dem Leseabtastverstärker 11a und dem Verifizierungsabtastverstärker 11b und dem externen Eingabe-/Ausgabepad in 1 vorgesehen ist. OR-Gates 901 und 902 bilden eine Datenabfrageausgabeschaltung zum sequenziellen Hinzufügen und Ausgeben von Datenabfragesignalen POLi (i = 0~m – 2), die von der Kernauswahlschaltung 32a von jedem der Kerne ausgegeben werden, was in 2A beschrieben wurde. Eine Ausgabewählschaltung 904 schaltet die Leseausgabe der Leseabtastverstärkerschaltung 11a und das Datenabfragesignal, die zu einem Ausgabepuffer 906 transferiert werden.
  • Eine Datenkomparatorschaltung 905 bestimmt Ausgabedaten, die durch die Verifizierungsabtastverstärkerschaltung 11b mit Ve rifizierung während einer Datenschreib- oder Löschoperation ausgelesen werden. In dem Fall vom Schreiben werden Schreibdaten, die von einem Eingabepuffer 907 zugeführt werden, mit Verifizierungslesedaten verglichen. Falls das bestimmte Ergebnis NG (nicht gut) ist, wird das bestimmte Ergebnis in die Schreib-/Löschsteuerschaltung 15 eingespeist, und die Steuerung eines Umschreibens wird ausgeführt. Ähnlich wird in dem Fall vom Löschen, falls das verifizierte Ergebnis NG ist, das Ergebnis in die Schreib-/Löschsteuerschaltung 15 eingespeist, und ein erneutes Löschen wird ausgeführt.
  • In dem Flash-Speicher mit der oben beschriebenen Konstruktion werden die Details der gleichzeitigen Ausführung einer Datenschreiboperation und einer Datenleseoperation, speziell die Operation zum Auslesen von Daten aus einem gewissen Kern, während Daten in einem anderen Kern geschrieben werden, nachstehend beschrieben.
  • Wenn ein Schreibbefehl in den Chip eingegeben wird, wird ein Schreibflag SCHREIBEN von der Schnittstellenschaltung 14 ausgegeben. Als Reaktion auf dieses interne Signal wird in dem Adresspuffer 10 ein Adresssignal für eine Speicherzelle, die zu beschreiben ist, verriegelt, bis die Schreiboperation abgeschlossen ist, und gleichzeitig werden Adressdaten, die in der Schreib-/Löschadressbusleitung 6b verriegelt sind, ausgegeben. Information eines Blocks, inkludierend eine Zelle, die als ein zu schreibendes Objekts dient, wird in ein entsprechendes Register des Kernblockregisters 42 als Belegtinformation "H" geschrieben. Es wird angenommen, dass der so ausgewählte Kern z. B. Kern A ist. In Kern A gibt die Ausgabeschaltung 43 eine Kernbelegtausgabe "H" aus (d. h. Freigabesignal ENBb = "H"). Somit ist das Kernauswahlsignal SELb von Kern A "H", sodass die Leseanforderung von Kern A untersagt ist.
  • Außerdem wird durch das Freigabesignal ENBb und das Kernauswahlsignal SELb das Schreibadresssignal auf der Schreib-/Löschadressbusleitung 6b zu der Decoderschaltung 2 des gewählten Kerns A eingegeben, und gleichzeitig wird das Energieversorgungspotential der Schreib-/Löschenergieversorgungsleitung 8b der Energieversorgung von jeder der Decoderschaltungen 2 zugeführt, sodass die Schreib-/Löschdatenbusleitung 7b mit der Datenleitung 4 von Kern A verbunden ist. Somit wird eine Datenschreiboperation in der gewählten Speicherzelle des gewählten Kerns A ausgeführt.
  • In einem Schreibmodus wird eine Schreiblastschaltung gesteuert, um Schreibdaten zu entsprechen, die von einem E/A-Pad eingegeben werden, um in der Datenkomparatorschaltung 905 über den Dateneingabepuffer 907 verriegelt zu werden. Falls mittlerweile eine Datenleseanforderung in Bezug auf eine Speicherzelle eines Kerns, z. B. Kern B, außer Kern A eingegeben wird, ist eine Kernbelegtausgabe, d. h. das Freigabesignal ENBb, "L", und das Kernauswahlsignal SELb ist in Kern B "L", sodass eine Datenleseoperation ausgeführt wird. D. h. das Adresssignal der Leseadressbusleitung 6a wird der Decoderschaltung von Kern B zugeführt, und gleichzeitig wird das Leseenergieversorgungspotential der Decoderschaltung zugeführt. Daten der gewählten Speicherzelle werden zu der Datenleitung 4 ausgelesen und zu der Leseabtastverstärkerschaltung 11a über die Lesedatenbusleitung 7a transferiert, um darin erfasst und verstärkt zu werden.
  • Falls eine Adresse in Kern A, in dem Schreiben ausgeführt wird, als eine Leseadresse eingegeben wird, ist das Datenabfragesignal POL in Kern A "H", da das Freigabesignal ENBb in Kern A "H" ist. Dieses Datenabfragesignal wird durch die Ausgabewählschaltung 904 zu der Außenseite ausgegeben.
  • Eine Datenleseoperation kann überall in Bezug auf Daten von Speicherzellen mit Ausnahme von Kern A, in dem die Schreiboperation ausgeführt wird, ausgeführt werden, sodass es keine Grenze auf einen Bankbereich gibt.
  • Dann wird die Operation einer Schaltung zum Ausführen einer Datenleseoperation während einer Datenlöschoperation beschrieben. Falls ein Datenlöschbefehl eingegeben wird, wird ein Löschflag LÖSCHEN von der Schnittstellenschaltung 14 ausgegeben. Somit wird Belegtinformation "H" in ein Blockregister geschrieben, was als ein zu löschendes Objekt dient. Gleichzeitig wird in dem Adresspuffer 10 die Zählerschaltung 506 betrieben, sequenziell alle Blockregister zu durchsuchen. Wenn es mit der Adresse des Kerns A, der den Block inkludiert, in dem die Belegtinformation "H" geschrieben wird, übereinstimmt, ist dann das Kernauswahlsignal SELb "H". Ähnlich zu dem Fall vom Schreiben wird dann die Löschenergieversorgung der Schreib-/Löschenergieversorgungsleitung 8b der Decoderschaltung von Kern A zugeführt, und die Adresse der Schreib-/Löschadressbusleitung 6b wird dazu zugeführt, sodass die lokale Datenleitung mit der Schreib-/Löschdatenbusleitung 7b verbunden ist. Somit wird eine Löschspannung an den Zielblock angelegt. Danach wird die Speicherzelle des Zielblocks durch die Zählerschaltung 506 inkrementiert, um Verifizieren sequenziell auszuführen.
  • Die Leseoperation während der Ausführung vom Löschen ist die gleiche wie die oben beschriebene Operation während der Ausführung vom Schreiben.
  • Dann wird die Operation der Datenabfrageschaltung beschrieben. Wenn ein Lesebefehl zu Kern A eingegeben wird, während in Kern A eine Schreib- oder Löschoperation ausgeführt wird, ist das Freigabesignal ENBa von Kern A "L", und das Auswahlsignal SELa von Kern A ist auch "L". Somit ist die Leseopera tion in Kern A untersagt. Zu diesem Zeitpunkt ist das Datenabfragesignal POL in Kern A "H", und dies wird zu der Abfragebusleitung ausgegeben, um zu der Ausgabewählschaltung 904 als ein Datenabfragesignal eingegeben zu werden. Als Reaktion auf dieses Signal gibt die Ausgabewählschaltung 904 Abfragedaten, nicht die Ausgabe der Abtastverstärkerschaltung 11a, zu der Ausgabepufferschaltung 906 aus.
  • 11 zeigt die Operation in einem Fall, wo Datenlöschbefehle einer Vielzahl von Kernen A, B und C gegeben werden. In diesem Fall wird Belegtinformation in den Kernblockregistern 42 von Kernen A, B und C gespeichert. Somit geben die Kernbelegtschaltungen 43 von Kernen A, B und C, jeder von denen einen Block inkludiert, der zu löschen ist, Belegtinformation "H" aus, d. h. ein Freigabesignal ENBb = "H", sodass die Ausführung vom Lesen in Bezug auf diese Kerne untersagt ist, um die Datenabfrage auszuführen.
  • Zweite bevorzugte Ausführungsform
  • In Bezug auf die oben beschriebene bevorzugte Ausführungsform eines Flash-Speichers gemäß der vorliegenden Erfindung wird nachstehend eine bevorzugte Ausführungsform eines Freibanksystems, das eine Bank mit einer optionalen Größe bildet, gemäß der vorliegenden Erfindung beschrieben.
  • Um ein Freibanksystem zu realisieren, wird eine Bankkonstruktions-ROM-Schaltung 110, die in 12 gezeigt wird, für jeden von Kernen vorbereitet. Die Bankkonstruktions-ROM-Schaltung 110 bildet eine Speicherschaltung, worin eine optionale Zahl von mit Daten überschreibbaren nichtflüchtigen Speicherzellen MC1, MC2, ..., MCn in Reihe verbunden sind. Obwohl die Speicherschaltung im Prinzip eine einzelne Speicherzelle umfassen kann, wird zur Sicherheit die Vielzahl von Speicherzellen verwendet.
  • In der Bankkonstruktions-ROM-Schaltung 110 wird Schreiben von Daten selektiv von der Außenseite des Chips über die Schnittstellenschaltung 14 ausgeführt. D. h. wenn kein Schreiben ausgeführt wird, ist die Schwelle Vth von jeder der Speicherzellen MC1 bis MCn der Bankkonstruktions-ROM-Schaltung 110 niedrig. Deshalb hat durch Lesen dessen Knoten A "L". Wenn Schreiben von Daten in allen Speicherzellen MC1 bis MCn ausgeführt wird, um Vth anzuheben, werden die Speicherzellen MC1 bis MCn abgeschaltet, sodass Knoten A "H" hat. D. h. durch dieses Schreiben in der Bankkonstruktions-ROM-Schaltung 110 wird eine Vielzahl von Kernen in zwei Gruppen unterteilt, d. h. eine Gruppe mit Knoten A von "L" (die als Gruppe "L" bezeichnet wird) und eine Gruppe mit Knoten A von "H" (die als Gruppe "H" bezeichnet wird).
  • Eine Bankbelegtausgabeschaltung 120A in der Gruppe "L" und eine Bankbelegtausgabeschaltung 120B in der Gruppe "H" werden gebildet, wie in 13 bzw. 14 gezeigt. Wie in 13 gezeigt, leitet die Bankbelegtausgabeschaltung 120A in der Gruppe "L" ein Produkt von Ausgabe "H" ab, welches durch Invertieren der Ausgabe der Bankkonstruktions-ROM-Schaltung 110 durch einen Inverter 122 unter Verwendung eines AND-Gates 121A, vorgesehen für jeden von Kernen, und der Kernbelegtausgabe der Kernbelegtausgabeschaltung 43 abgeleitet wird. Dann wird die Summe der Ausgaben von entsprechenden AND-Gates 121A in allen von anderen Kernen durch ein OR-Gate 123A abgeleitet. Somit wird eine Ausgabe "H" in dem OR-Gate 123A erhalten, wenn ein beliebiger von Kernen in Bänken in der Gruppe "L" in einem Schreib- oder Löschmodus ist (d. h. wenn die Kernbelegtausgabe "H" ist). Dies wird eine Bankbelegtausgabe "H" über einen Transistor Q11.
  • Wenn jedoch ein Schreibbefehl SCHREIBEN oder ein Löschbefehl LÖSCHEN eingegeben wird und wenn ein Freibankbefehl eingege ben wird, wird die Bankbelegtausgabe ausgegeben. Zu diesem Zeitpunkt ist die Ausgabe von einem AND-Gate 124A "H", sodass der Transistor Q11 eingeschaltet ist. In anderen Fällen ist der Transistor Q11 ausgeschaltet, und ein rücksetzender Transistor Q12 ist mittels eines Inverters 125A eingeschaltet, sodass ein Bankbelegtausgabeanschluss auf "L" zurückgesetzt wird.
  • Wie in 14 gezeigt, leitet die Bankbelegtausgabeschaltung 120B in der Gruppe "H" ein Produkt der Ausgabe "H" der Bankkonstruktions-ROM-Schaltung 110 und der Kernbelegtausgabe der Kernbelegtausgabeschaltung 43 mittels eines AND-Gates 121B ab. Somit wird eine Ausgabe "H" in einem OR-Gate 123B erhalten, wenn ein beliebiger von Kernen in Bänken in der Gruppe "H" in dem Schreib- oder Löschmodus ist (d. h. die Kernbelegtausgabe ist "H").
  • 15 zeigt eine Kernbelegtausgabeschaltung, vorgesehen in jedem von Kernen, zum Belegen aller Kerne in einer Bank, wenn eine Datenschreib- oder Löschoperation in einem optionalen Block in der Bank in einem Freibanksystem in dieser bevorzugten Ausführungsform ausgeführt wird. Die Ausgänge der Bankbelegtausgabeschaltungen 120A und 120B, die in 13 und 14 gezeigt werden, sind über Transfergatetransistoren Q21 und Q22 durch ODER verbunden. Ein Transistor Q21 wird durch ein Signal gesteuert, das durch Invertieren der Ausgabe der Bankkonstruktions-ROM-Schaltung 110 durch einen Inverter 141 abgeleitet wird, und der andere Transistor Q22 wird direkt durch die Ausgabe der Bankkonstruktions-ROM-Schaltung 110 gesteuert.
  • Deshalb tritt in dem Fall der Gruppe "L" die Ausgabe der "L"-Bankbelegtschaltung 120A in ein OR-Gate 142 über den Transistor Q21 ein. Andererseits tritt in dem Fall der Gruppe "H" die Ausgabe der "H"-Bankbelegtschaltung 120B in das OR-Gate 142 über den Transistor Q22 ein. Die Registerinformation des Blockregisters von jedem von Kernen tritt auch in das OR-Gate 142 ein. Falls somit eine beliebige von Bänken belegt ist, werden Kernbelegtausgaben "H" in Bezug auf alle Kerne, die zu der Bank gehören, erhalten. Somit wird das Lesen von Daten der Bank untersagt, und ein Datenabfragesignal wird zu der Außenseite des Chips ausgegeben.
  • Wenn die Datenschreib- oder Löschoperation abgeschlossen ist, ist die Ausgabe der AND-Gates 124A, 124B, die in 13 oder 14 gezeigt werden, "L", sodass die Bankbelegtausgabe zurückgesetzt wird. Zu diesem Zeitpunkt ist die Registerausgabe von allen Blockregistern auch "L", sodass die Kernbelegtausgabe von 15 auch auf "L" zurückgesetzt wird.
  • Eine Änderung von dem Freibanksystem zu einem Freikernsystem kann durch Setzen eines Freibankbefehls, der in die Bankbelegtausgabeschaltungen 120A, 120B bei "L" eintritt, und durch Ausschalten der Bankbelegtausgabeschaltungen 120A, 120B realisiert werden. Der Freibankbefehl kann mittels z. B. einer überschreibbaren ROM-Schaltung gespeichert werden. Durch Überschreiben dieser ROM-Schaltung können das Freibanksystem und das Freikernsystem frei eingestellt werden.
  • 16 zeigt ein Beispiel der ganzen Verbindung der Bankkonstruktionsschaltung. Wie klar aus der Beschreibung in Bezug auf 13 bis 15 gesehen werden kann, können, falls die Bankbelegtausgabe von jeder Bank zu der Kernbelegtausgabeschaltung 43 von jedem Kern rückgekoppelt wird, die Kerne der Gruppe "H" miteinander verknüpft werden, um eine Bank zu bilden, und die Kerne der Gruppe "L" können miteinander verknüpft werden, um eine andere Bank zu bilden.
  • Die Operation der gleichzeitigen Ausführung zum Schreiben oder Löschen von Daten und zum Lesen von Daten in jeder Bank ist im wesentlichen die gleiche wie die in dem Freikernsystem.
  • In dieser bevorzugten Ausführungsform ist es durch Datenumschreiben in der Bankkonstruktions-ROM-Schaltung 110 möglich, optional die Bankkonstruktionen der Gruppen "L" und "H" zu ändern.
  • Dritte bevorzugte Ausführungsform
  • 17 zeigt eine bevorzugte Ausführungsform als eine modifizierte Ausführungsform der Bankkonstruktionsschaltung von 16. In der Konstruktion von 16 ist eine Vielzahl von Belegtsignalleitungen angeordnet, die in die OR-Gates 123A, 123B der Bankbelegtausgabeschaltungen 120A, 120B eintreten. Andererseits sind in 17 eine einzelne Belegtsignalleitung 163 und eine einzelne Belegtsignalleitung 164 in jeder Bank vorgesehen. Diese Belegtsignalleitungen 163, 164 sind mit PMOS-Transistoren Q43, Q44 zum Hochziehen und Einstellen auf einen Pegel "H" vorgesehen, wenn kein Bankbelegt ausgegebenen wird. In jedem Kern sind Transistoren Q41, Q42, die durch die Ausgaben der AND-Gates 121A, 121B gesteuert werden, jeweils zwischen den Belegtsignalleitungen 163, 164 und der Masse vorgesehen. Wenn die Bank belegt ist, wird deshalb der Transistor Q41 oder Q42 eingeschaltet, sodass die Signalleitung 163 oder 164 "L" hat. Dies wird durch Inverter 161, 162 invertiert, sodass eine beliebige der Bankbelegtausgabeschaltungen 120A, 120B eine Bankbelegtausgabe "H" ausgibt.
  • Gemäß dieser bevorzugten Ausführungsform kann die Zahl von Signalleitungen stark reduziert werden.
  • Vierte bevorzugte Ausführungsform
  • 18 zeigt eine bevorzugte Ausführungsform als eine modifizierte Ausführungsform der Bankkonstruktionsschaltung von 16. In dieser bevorzugten Ausführungsform sind die OR-Gates 123A, 123B in 16 in jedem Kernteil verteilt, um OR-Gates 171, 172 anzuordnen. Auch kann gemäß dieser bevorzugten Ausführungsform die Zahl von Signalleitungen reduziert werden. In der in 17 gezeigten bevorzugten Ausführungsform tritt ein Stromverbrauch in den Transistoren Q41, Q42 auf, wohingegen in dieser bevorzugten Ausführungsform ein derartiger Stromverbrauch nicht auftritt.
  • Fünfte bevorzugte Ausführungsform
  • 19 zeigt eine bevorzugte Ausführungsform, worin die in 16, 17 oder 18 gezeigte Bankkonstruktionsschaltung modifiziert ist, um eine Bankleseausgabeschaltung 391 vorzusehen. In der in 16, 17 oder 18 gezeigten bevorzugten Ausführungsform wird jede Bankbelegtausgabe zu der Kernbelegtausgabeschaltung eines Kerns, der die Bank bildet, rückgekoppelt, um ein Freibanksystem zu realisieren. Andererseits wird in dieser bevorzugten Ausführungsform keine Bankbelegtinformation rückgekoppelt, und jede Bankbelegtinformation wird mit jeder Bankleseinformation verglichen, die durch die Bankleseausgabeschaltung 391 auf der Ausgangsseite erhalten wird, um eine Leseadresseingabe (Leseinformation) zu einer Bank in einem Datenschreib-/Löschmodus zu erfassen, um die Datenabfrage auszuführen, um offensichtlich ein Freibanksystem zu realisieren.
  • D. h. wenn die Kernbelegtausgabeschaltung 43 den Kern als einen Kern in einem Datenschreib-/Löschmodus auswählt, um eine Kernbelegtausgabe ENBb = "H" auszugeben, wird eine Bankbelegtausgabe in einem beliebigen von AND-Gates G17, G16 in Übereinstimmung mit Information in den Gruppen "H" und "L", bestimmt durch die Bankkonstruktions-ROM-Schaltung 110, er halten. Diese Ausgaben werden den Bankbelegtausgaben von anderen Kernen durch OR-Gates G19, G18 hinzugefügt.
  • Außerdem erfasst ein AND-Gate G20 die Übereinstimmung der Ausgabe von der Kernbelegtausgabeschaltung 43 mit einem Kernauswahlsignal von der Leseadressleitung. Wenn der Kern in einem Datenschreib-/Löschmodus ist und wenn eine nachfolgende Leseanforderung vorgenommen wird, wird eine Datenabfrageausgabe "H" ausgegeben.
  • Andererseits wird in der Bankleseausgabeschaltung 391 ein Kernauswahlsignal von der Leseadressbusleitung durch ein AND-Gate G11 erfasst. Wenn die Ausgabe des AND-Gates G11 "H" hat, d. h. wenn Leseinformation ausgegeben wird, wird Bankleseinformation "H" zu einem beliebigen von AND-Gates G12, G13 in Übereinstimmung mit Information in den Gruppen "H" und "L" von der Bankkonstruktions-ROM-Schaltung 110 ausgegeben. Diese werden auch der Leseinformation in anderen Kernen durch OR-Gates G14, G15 hinzugefügt, um zu einer Ausgangsstufe transferiert zu werden.
  • In der Ausgangsstufe werden die Übereinstimmungserfassung der Bankbelegtinformation mit der Leseinformation in der Gruppe "H" und die Übereinstimmungserfassung der Bankbelegtinformation mit der Leseinformation in der Gruppe "L" jeweils durch AND-Gates G23, G24 ausgeführt. Die Ausgaben der AND-Gates G20, G23 und G24 werden durch ein OR-Gate G22 aufsummiert. Wenn eine Bank in einem Datenschreib- oder Löschmodus ist und wenn eine Leseanforderung in diese Bank eintritt, wird somit eine Datenabfrage ausgeführt, sodass es möglich ist, im wesentlichen ein Freibanksystem zu erhalten.
  • Sechste bevorzugte Ausführungsform
  • 20 zeigt eine bevorzugte Ausführungsform als eine modifizierte Ausführungsform der Bankkonstruktions-ROM-Schaltung 110. In dieser bevorzugten Ausführungsform wird die Bankkonstruktions-ROM-Schaltung 110 unter Verwendung einer Sicherung FS gebildet. Auch ist es in diesem Fall durch selektives Schneiden der Sicherung FS, nachdem ein Speicherchip gebildet ist, möglich, eine Bankkonstruktion von Gruppen "L" und "H" mit einer optionalen Größe zu realisieren. Falls jedoch in diesem System einmal die Bankkonstruktion eingerichtet ist, kann die Bankgröße nicht geändert werden, und das Freibanksystem kann nicht in ein Freikernsystem geändert werden.
  • Siebte bevorzugte Ausführungsform
  • Nachstehend wird eine bevorzugte Ausführungsform zum raschen Ausführen einer Datenleseoperation in dem Flash-Speicher, der in jeder der oben beschriebenen bevorzugten Ausführungsformen beschrieben wird, beschrieben.
  • In einem Hochgeschwindigkeitsdatenlesemodus werden die Leseadressbusleitung 6a, die Lesedatenbusleitung 7a und die Leseabtastverstärkerschaltung 11a, die mit der Datenbusleitung 7a verbunden ist, als ein erster Datenlesepfad verwendet. Außerdem werden die Schreib-/Löschadressbusleitung 6b, die Schreib-/Löschdatenbusleitung 7b und die Verifizierungsabtastverstärkerschaltung 11b, die mit der Datenbusleitung 7b verbunden ist, als ein zweiter Datenlesepfad verwendet. Diese Datenlesepfade werden betrieben, um einander um eine halbe Periode zu überlappen, um eine Hochgeschwindigkeitsdatenleseoperation auszuführen.
  • Um eine derartige Hochgeschwindigkeitsleseoperation zu realisieren, ist es erforderlich, die Kernauswahlschaltungen 32a, 32b von jedem in 2 gezeigten Kern, die in 5 gezeigte Energieversorgungsleitungswählschaltung 41, den in 6 gezeigten Adresspuffer 10, die in 10 gezeigte Ausgabewählschaltung 904 usw. zu ändern.
  • Falls ein Hochgeschwindigkeitslesebefehl eingegeben wird, werden zuerst die Anschlüsse für die Freigabesignale ENBa, ENBb, die in die Kernauswahlschaltungen 32a, 32b von jedem Kern eintreten, elektrisch von der Kernbelegtausgabeschaltung 43 durch NMOS-Transistoren QN211, QN212, wie in 21 gezeigt, getrennt, sodass Pull-up-PMOS-Transistoren QP21, QP22 eingeschaltet werden, um in Zustand "H" fixiert zu sein. Gleichzeitig wird, wie in 22 gezeigt, durch den Hochgeschwindigkeitslesebefehl ein NMOS-Transistor QN221 in dem Pfad für die Energieversorgungswählschaltung 41 der Kernauswahlschaltung 32b ausgeschaltet, und es wird ein kurzschließender NMOS-Transistor QN222 eingeschaltet, um in "L" fixiert zu sein.
  • Somit werden die Kernauswahlsignale SELa, SELb aller Kerne nur durch die Kernadresssignale der Adressbusleitungen 6a, 6b bestimmt, und die Decoderenergieversorgung ist stets mit der Leseenergieversorgungsleitung 8a verbunden.
  • Der Adresspuffer 10 wird derart geändert, dass der Teil der zweiten Pufferstufe 502, gezeigt in 6, zwei Mengen von Verriegelungsschaltungen 191, 192 hat, wie in 23 gezeigt. Diese Verriegelungsschaltungen 191, 192 sind für ein alternatives Verriegeln der Adresse einer zu lesenden Speicherzelle durch Zeiteinstellungssignale PULSEb, PULSEa vorgesehen, um die Adresse den Adressbusleitungen 6a, 6b zuzuführen.
  • Um die Zeiteinstellungssignale PULSEa, PULSEb zu generieren, sind eine Taktgenerierungsschaltung 193 zum Erfassen eines Adressübergangs, um einen Takt CLK zu generieren, und eine Zählerschaltung 194 zum Zählen der Ausgabe der Taktgenerie rungsschaltung 193, um eine Zählausgabe COUNT mit einer doppelten Periode zu erzeugen, vorgesehen. Außerdem sind AND-Gates 196, 197, die durch den Takt CLK aktiviert werden, vorgesehen. Die Zählausgabe COUNT wird direkt zu dem AND-Gate 106 eingegeben, und die Zählausgabe COUNT wird durch einen Inverter 195 invertiert, um zu dem AND-Gate 107 eingegeben zu werden, sodass Zeiteinstellungssignale PULSEa, PULSEb, die voneinander um eine halbe Periode verschoben sind, generiert werden.
  • 24 ist ein Operationszeiteinstellungsdiagramm für die Schaltung von 23. Wie in dieser Figur gezeigt, wird ein Takt CLK in Synchronismus mit einer Eingabeadresse generiert. Als Reaktion darauf werden Zeiteinstellungssignale PULSEa, PULSEb generiert. Durch die Verriegelungsschaltungen 191, 192 durch die Zeiteinstellungssignale PULSEa, PULSEb wird eine Adresse abwechselnd zu den Adressbusleitungen 6a, 6b transferiert.
  • Die Ausgänge der Verriegelungsschaltungen 191, 192 sind mit dritten Pufferstufen versehen, wie in 6 gezeigt wird. In diesem Fall ist eine Ausgangskomparatorschaltung (nicht gezeigt) zwischen den Verriegelungsschaltungen 191, 192 und den dritten Pufferstufen vorgesehen. Dies ist zum Ausgeben eines Datenabfragesignals ohne Ausgeben einer nachfolgend eingegebenen Adresse zu den dritten Pufferstufen vorgesehen, wenn die Eingabeadressen in den gleichen Kern eintreten. Durch eine derartige Datenabfrage ist es möglich, Schaltungszerstörung und Fehlfunktion wegen der gleichzeitigen Auswahl des gleichen Kerns zu verhindern.
  • Außerdem ist es, wie in 25 gezeigt, erforderlich, eine Ausgabewählschaltung 210 zum Umschalten der Ausgabe der Verifizierungsabtastverstärkerschaltung 11b und der Ausgabe der Leseabtastverstärkerschaltung 11a vorzusehen. Diese Ausgabe wählschaltung 210 wird durch den Takt CLK gesteuert, um abwechselnd die Ausgabe der Verifizierungsabtastverstärkerschaltung 11b und die Ausgabe der Leseabtastverstärkerschaltung 11a umzuschalten, um Daten zu der Ausgabepufferschaltung auszugeben.
  • 26 ist ein Zeiteinstellungssignal für eine Hochgeschwindigkeitsleseoperation in dieser bevorzugten Ausführungsform. Lesedaten, die durch die jeweiligen Abtastverstärkerschaltungen 11a, 11b erhalten werden, während um eine halbe Periode als Reaktion auf Adressen 1, 2, ..., die in 24 gezeigt werden, verschoben, werden durch den Takt CLK gesteuert, um als eine Hochgeschwindigkeitsleseausgabe Dout ausgegeben zu werden.
  • Gemäß dem System in dieser bevorzugten Ausführungsform ist es möglich, eine Hochgeschwindigkeitsdatenleseoperation zu realisieren, die zum Lesen von Daten zu zufälligen Adressen um die Hälfte einer gewöhnlichen Periode fähig ist. Lesen zu dem gleichen Kern ist jedoch untersagt, und es wird eine Datenabfrage ausgeführt. Da der Adresszyklus von der Außenseite des Chips innerhalb des Chips gedoppelt wird, sind Ausgabedaten um einen Zyklus verschoben. Falls jedoch ein derartiges System erkannt wird, um ein System zu bilden, ist es möglich, einen Hochgeschwindigkeitschipzugriff zu realisieren.
  • Des Weiteren wird der Hochgeschwindigkeitslesebefehl durch z. B. einen Befehl von der Außenseite des Chips gesteuert. Falls er als ein OTP verwendet wird, kann ein Hochgeschwindigkeitsbefehl alternativ dadurch gesteuert werden, ob Daten in eine Datenspeicherschaltung geschrieben werden, die ROM-Zellen umfasst, die in einem Chip vorgesehen sind.
  • Eine bevorzugte Ausführungsform eines Energieversorgungssystems eines Flash-Speichers gemäß der vorliegenden Erfindung wird nachstehend beschrieben. Vor der Beschreibung davon wird die Beziehung zwischen Betriebsspannungen einer Speicherzelle in 27 gezeigt. Während einer Datenleseoperation wird ein geboostetes Potential 5 V an das Gate (Wortleitung) der Speicherzelle angelegt, 1 V wird an den Drain davon angelegt und 0 V wird an die Source davon angelegt, sodass der Strom, der die Zelle durchströmt, durch einen Abtastverstärker erfasst wird. Während einer Datenschreiboperation wird eine geboostete Spannung an die Wortleitung angelegt, 5 V wird an den Drain angelegt und 0 V wird an die Source angelegt, sodass heiße Elektronen, die zwischen den Drain und der Source generiert werden, in das schwebende Gate injiziert werden. Während einer Datenlöschoperation ist der Drain offen, –7 V wird an die Wortleitung angelegt und 5 V wird an die Source angelegt, sodass die hohe Spannung zwischen dem schwebenden Gate und der Source Elektronen veranlasst, durch die FN-Tunnelung emittiert zu werden.
  • 28 zeigt schematisch ein Spannungsanwendungssystem während Lese-, Schreib- und Löschoperationen in Bezug auf eine Speicherzelle. Die Wortleitung der Speicherzelle wird durch einen Zeilendecoder angesteuert. Durch einen Schalter SW1 wird der hohe Potentialpegel des Zeilendecoders mit Vddr = 5 während einer Leseoperation und VSW = 8 V während einer Schreiboperation verbunden. Durch einen Schalter SW3 wird der tiefe Potentialpegel des Zeilendecoders mit VBB = –7 V während einer Löschoperation verbunden. Somit werden an die Wortleitung, d. h. das Gate G, der Speicherzelle 5 V, 8 V bzw. –7 V während der Lese-, Schreib- bzw. Löschoperationen angelegt.
  • Während einer Leseoperation ist der Drain D der Speicherzelle mit einem Abtastverstärker verbunden, sodass 1 V dazu über den Abtastverstärker angelegt wird. Während einer Schreiboperation ist der Drain D der Speicherzelle mit einer Last LAST verbunden, sodass 5 V dazu über die Last angelegt werden. Während einer Löschoperation ist der Drain offen.
  • Zu der Source. S der Speicherzelle werden 5 V während einer Löschoperation angelegt. In anderen Modi ist die Source S der Speicherzelle geerdet. Die Last LAST ist mit Vdd und einem Ladepumpenausgang Vddp über einen Schalter SW2 verbunden.
  • Achte bevorzugte Ausführungsform
  • 29 zeigt ein Beispiel einer Leseenergieversorgung 12a und einer Schreib-/Löschenergieversorgung 12b. Die Leseenergieversorgung 12a und die Schreib-/Löschenergieversorgung 12b generieren einen gewünschten Pegel auf der Basis der Ausgabe einer Bezugspotentialgenerierungsschaltung 320, die z. B. eine Bandlückenbezugs- (band gap reference, BGR) Schaltung verwendet. In diesem Fall gibt es die folgenden drei Fälle in einem Verfahren zum Generieren eines gewünschten Pegels.
  • Fall (1): Eine Ladepumpenschaltung wird ein-aus gesteuert.
  • Fall (2): Die im Fall (1) erhaltene Ausgabe wird ferner durch einen Regler gesteuert.
  • Fall (3): Die im Fall (1) erhaltene Ausgabe und ein konstantes Potential (z. B. VSS) werden geschaltet.
  • In 29 entsprechen die Leseenergieversorgungsleitung 12a und die Energieversorgungsleitung 2 der drei Energieversorgungsleitungen 8b1~3 der Schreib-/Löschenergieversorgung 12b dem Fall (1). D. h. die Leseenergieversorgung 12a und die Schreib-/Löschenergieversorgungsleitung 6b2 umfassen Steuerschaltungen 322, 324b für eine Ein-Aus-Steuerung einer Ladepumpenschaltung und Ladepumpenschaltungen 323, 325b, die durch die Schaltungen 322, 324b gesteuert werden. Falls in diesen Energieversorgungsschaltungen der Energieversorgungspegel ein gewünschter Pegel oder weniger ist, werden die La depumpenschaltungen angesteuert, und falls der Energieversorgungspegel den gewünschten Pegel erreicht, werden die Ladepumpenschaltungen gestoppt.
  • Die Schreib-/Löschenergieversorgungsleitung 8b1 entspricht Fall (2) und hat eine Steuerschaltung 324a für eine Ein-Aus-Steuerung, eine Ladepumpenschaltung 325a, die durch die Schaltung 324a gesteuert wird, und eine Reglersteuerschaltung 326 zum Steuern des Ausgabepegels der Ladepumpenschaltung 325a. Dies wird speziell zum Ausführen einer automatischen Datenschreiboperation für wiederholende Schreib- und Verifizierungsoperationen unter Verwendung einer Schreibspannung von 8 V und einer Verifizierungslesespannung von 6,5 V verwendet, und die Reglersteuerschaltung 326 wird für eine derartige Spannungssteuerung verwendet.
  • Die Schreib-/Löschenergieversorgungsleitung 8b3 entspricht Fall (3) und hat eine Steuerschaltung 324c für eine Ein-Aus-Steuerung, eine Ladepumpenschaltung 325c für ein negatives Potential, gesteuert durch die Steuerschaltung 324c, und eine Wählschaltung 327 zum Umschalten der Ausgabe der Ladepumpenschaltung 325c. Die Wählschaltung ist zum Ausgeben von VSS vorgesehen, wenn die Ladepumpe 325c nicht betrieben wird.
  • Die oben beschriebenen drei Systeme von Schreib-/Löschenergieversorgungsleitungen werden durch ein Autosteuersignal aktiviert, das von einer Schreibzustandsmaschine 321 in Übereinstimmung mit Schreib-/Löschoperationsmodi ausgegeben wird.
  • 30 zeigt die Konstruktion einer Energieversorgungsleitungswählschaltung 16, die ein Teil einer Adressleitungswählschaltung 3 ist, zum Umschalten der Energieversorgungsleitungen der Energieversorgungsschaltung von 29 in Übereinstimmung mit einem Operationsmodus, um jedem Kern eine Energieversorgungsleitung zuzuführen. Wie in dieser Figur ge zeigt, umfasst die Energieversorgungsleitungswählschaltung 16 drei Wählschaltungen SW1 bis SW3. Diese Schalter SW1 bis SW3 werden durch ein Schreib-/Löschfreigabesignal ENBb gesteuert, welches die Ausgabe einer Kernschaltersteuerschaltung 250 in diesem Beispiel ist (speziell entsprechend der Kernbelegtausgabeschaltung 42, die in 5 und 7 gezeigt wird).
  • 31 zeigt ein Beispiel einer Steuerschaltung 324 (322 ist die gleiche) für eine Ein-Aus-Steuerung der Ladepumpen, die in 29 gezeigt werden. Es wird eine Operationsverstärkerschaltung 331 für eine Erfassung der Ausgabe VCP, die durch die Ladepumpenschaltung 323, 325 usw. erhalten wird, durch eine Spannungsteilerschaltung, umfassend Widerstände Rload und Rref, und zum Vergleichen der Ausgabe VCP mit einer Bezugsspannung Vref verwendet. Die Ausgabe der Operationsverstärkerschaltung 331 wird von einem Puffer 322 als ein Ladepumpenfreigabesignal CPENB abgeleitet.
  • 32 zeigt ein Beispiel von Wählschaltungen SW1, SW2 zum Umschalten einer Leseenergieversorgung, die in der Leseenergieversorgungsleitung 8b erhalten wird, und einer positiven Schreib-/Löschenergieversorgung, die in den Schreib-/Löschenergieversorgungen 8b1, 2 erhalten wird. Ein Pegelverschieber 230, der durch ein Freigabesignal SWENB gesteuert wird (entsprechend dem Freigabesignal ENBb in 29), generiert ein Steuersignal mit einem Spannungspegel, der vom VCC-System zu einer Spannung zwischen der Energieversorgung mit positivem hohen Potential VCP von der Ladepumpenschaltung und VSS verschoben ist. Dieses Steuersignal steuert Ausgangsstufentransistoren QP3, QN3 und QP4 über Inverter 233, 234 ein-aus. D. h. falls der Ausgang des Inverters 233 "H" hat, werden der NMOS-Transistor QN3 und der PMOS-Transistor QP4 eingeschaltet, um eine Leseenergieversorgung Vddr auszugeben. Falls die Ausgabe des Inverters 233 "L" hat, wird der PMOS- Transistor QP3 eingeschaltet, um eine geboostete Energieversorgung VSW auszugeben.
  • 33 zeigt ein Beispiel einer Wählschaltung SW3 zum Umschalten eines negativen Energieversorgungspotentials VBB, das in der Schreib-/Löschenergieversorgungsleitung 8b3 erhalten wird, und des Massepotentials VSS. Ein Pegelverschieber 240, der durch ein Freigabesignal SWENB gesteuert wird, generiert ein Steuersignal mit einem Spannungspegel, der vom VCC-System zu einer Spannung zwischen einer Zwischenpotentialenergieversorgung VSW und dem negativen Energieversorgungspotential VBB verschoben ist. Dieses Steuersignal steuert Ausgangsstufentransistoren QN17, QN18 und QP15 über Inverter 243, 244. D. h. falls die Ausgabe des Inverters 243 "H" hat, wird der NMOS-Transistor QN17 eingeschaltet, um eine negative Energieversorgung VBB auszugeben. Falls die Ausgabe des Inverters 243 "L" hat, werden der PMOS-Transistor QP15 und der NMOS-Transistor QN18 eingeschaltet, um VSS auszugeben.
  • In dem in 30 gezeigten Energieversorgungsschaltersteuersystem ist die Energieversorgung von jedem Kern auf die Leseenergieversorgung oder die Schreib-/Löschenergieversorgung während einer Datenschreib- oder Löschoperation fixiert. In dem Fall eines Freibanksystems, worin eine Schreib-/Löschoperation über eine Vielzahl von Kernen ausgeführt wird, kann deshalb der Energieversorgungsübergang ungeachtet der Adressumschaltung einer Kernauswahl ausgeführt werden. In dem Freibanksystem jedoch variiert die Kapazität, die durch die Energieversorgung angesteuert wird, in Übereinstimmung mit der Zahl von gewählten Kernen eines Blockregisters. Deshalb variiert die Energieversorgungsübergangszeit in Übereinstimmung mit der Zahl von gewählten Kernen, oder es gibt die Möglichkeit, dass der Energieversorgungsübergang oszilliert, wenn die Zahl von gewählten Kernen klein ist.
  • Als Verfahren zum Lösen eines derartigen Problems werden die folgenden zwei Verfahren betrachtet. Zuerst wird die Größe der Last einer Energieversorgungssteuerschaltung (Regler) gehalten, um ungeachtet der Zahl von ausgewählten Kernen im wesentlichen konstant zu sein. Speziell ist eine Dummylastkapazität, die selektiv mit einer Energieversorgungssteuerschaltung verbunden ist, vorgesehen, und eine interne Energieversorgungsspannung oder eine externe Energieversorgungsspannung wird erfasst, um die Lastkapazität in Übereinstimmung mit den erfassten Ergebnissen zu steuern. Zweitens wird die Ansteuerfähigkeit in Übereinstimmung mit der Zahl von ausgewählten Kernen umgeschaltet. Auch wird in diesem Fall speziell eine interne Energieversorgungsspannung oder eine externe Energieversorgungsspannung erfasst, um die Ansteuerenergie in Übereinstimmung mit dem erfassten Signal umzuschalten.
  • Eine derartige bevorzugte Ausführungsform einer Spannungssteuerschaltung gemäß der vorliegenden Erfindung wird speziell nachstehend beschrieben.
  • Neunte bevorzugte Ausführungsform
  • 34 zeigt eine bevorzugte Ausführungsform einer Energieversorgungssteuerschaltung eines Spannungsadditionstyps gemäß dem ersten Verfahren. Ein Regleraufbau 260 hat PMOS-Transistoren QP21, QP22 und NMOS-Transistoren QN21, QN22, die eine Differenzialschaltung für eine Pegelsteuerung und Ableitung der Ausgabe VCP einer Ladepumpenschaltung bilden, und zwei Operationsverstärker OP1, OP2 zum Steuern der Differenzialschaltung in Übereinstimmung mit dem Ausgabepegel. Der Ausgabepegel wird als eine geteilte Spannungsausgabe von Widerständen Rload und Rref überwacht und zu den Operationsverstärkern OP1, OP2 rückgekoppelt, um einen vorbestimmten Spannungspegel zu erhalten. Der Widerstand Rload kann durch einen Schalter 261 geschaltet werden, der durch Modussignale MODUS1 bis MODUS4 gesteuert wird, sodass ein erforderlicher Energieversorgungspegel gesteuert wird.
  • In dieser bevorzugten Ausführungsform wird eine Vielzahl von Dummykernkapazitäten C optional ausgewählt, um mit dem Ausgangsanschluss eines derartigen Regleraufbaus eines Spannungssteuertyps 260 verbunden zu sein. Die Dummykernkapazitäten C werden selektiv mit dem Ausgangsanschluss durch einen PMOS-Transistor QP23 verbunden, der durch ein Kernauswahlsignal gesteuert wird. Speziell werden die Dummykernkapazitäten C verbunden, sodass die Last des Reglers mit der Kapazität übereinstimmt, wenn alle Kerne ausgewählt sind.
  • Durch die oben beschriebene Steuerung der Hinzufügung der Dummykernkapazitäten ist es möglich, einen vorbestimmten Energieversorgungsübergang ungeachtet der Zahl von gewählten Kernen zu realisieren.
  • Angenommen, dass die Kapazität von einem Kern C ist (Kern), die Zahl von gewählten Kernen m ist (Wählen) und die Gesamtzahl von Kernen m ist (Gesamt), kann speziell die hinzugefügte Dummykernkapazität C (Dummy) gesteuert werden, um die folgende Formel (1) zu erfüllen. C(Dummy) = {m(Gesamt) – m(Wählen)}·C(Kern) (1)
  • Zehnte bevorzugte Ausführungsform
  • 35 zeigt eine andere bevorzugte Ausführungsform gemäß dem ersten Verfahren. In dieser bevorzugten Ausführungsform wird ähnlich eine Energieversorgungssteuerschaltung eines Stromadditionstyps entwickelt. Ein Regleraufbau 280 ist ein bekannter Regleraufbau und nutzt ein Stromadditionssystem, das eine R/2R-Steuerschaltung (rudder circuit) zum Überwachen der Ausgangsspannung und einen Schalter 271 zum Umschalten des Strompfades verwendet. Auch ist in diesem Fall durch selektives Verbinden von Dummykernkapazitäten C mit dem Ausgangsanschluss eines Reglers 208 die Lastkapazität stets die gleiche wie die, wenn alle Kerne ausgewählt sind, ähnlich zu der oben beschriebenen bevorzugten Ausführungsform.
  • Somit ist es möglich, einen vorbestimmten Energieversorgungsübergang ungeachtet der Zahl von Kernen zu realisieren.
  • Elfte bevorzugte Ausführungsform
  • 36 zeigt eine bevorzugte Ausführungsform gemäß dem zweiten Verfahren. Ein Regler 260a hat im Wesentlichen einen Regleraufbau eines Spannungsadditionstyps 260, gezeigt in 34, und hat ansteuernde PMOS-Transistoren QP22 und NMOS-Transistoren QN22 als eine Vielzahl von Systemen, die parallel angeordnet sind. In jedem dieser Systeme sind schaltende PMOS-Transistoren QP24 und NMOS-Transistoren QN24 eingefügt, um in Übereinstimmung mit dem Zustand einer Kernauswahl selektiv gesteuert zu werden.
  • Angenommen speziell, dass die Zahl von ausgewählten Kernen m ist (Wählen), die Transistorgröße eines Einheitentreibers/Last W ist (Einheit), die Transistorgröße eines Treibers/Last, gesteuert in Übereinstimmung mit der Zahl von Kernen, W ist (Steuerung), kann die Steuerung ausgeführt werden, um W (Steuerung) = m(Wählen)·W(Einheit) zu erfüllen.
  • Somit kann das Umschalten der Ansteuerfähigkeit der Energieversorgungsschaltung (speziell das substanzielle Umschalten der Transistorgröße) in Übereinstimmung mit der Zahl von gewählten Kernen ausgeführt werden, um einen vorbestimmten Energieversorgungsübergang ungeachtet der Zahl von Kernen zu realisieren.
  • Zwölfte bevorzugte Ausführungsform
  • 37 zeigt eine andere bevorzugte Ausführungsform gemäß dem zweiten Verfahren. Ein Regler 280a hat im Wesentlichen einen Regleraufbau eines Stromadditionstyps 280, gezeigt in 35, und hat Last-PMOS-Transistoren QP22 und Treiber-NMOS-Transistoren QN22 als eine Vielzahl von Systemen, die parallel angeordnet sind. In jedem dieser Systeme sind schaltende PMOS-Transistoren QP24 und NMOS-Transistoren QN24 eingefügt, um in Übereinstimmung mit dem Zustand einer Kernauswahl ein-aus gesteuert zu werden.
  • Somit kann ähnlich zu 36 das Umschalten der Ansteuerfähigkeit der Energieversorgungsschaltung in Übereinstimmung mit der Zahl von ausgewählten Kernen ausgeführt werden, um einen vorbestimmten Energieversorgungsübergang ungeachtet der Zahl von Kernen zu realisieren.
  • Dreizehnte bevorzugte Ausführungsform
  • 38 zeigt eine bevorzugte Ausführungsform als eine modifizierte Ausführungsform der Energieversorgungsleitungswählschaltung, die in 30 gezeigt wird. In dieser bevorzugten Ausführungsform wird die Übereinstimmung der Ausgabe einer Belegtausgabeschaltung 301 mit einem Kernadresssignal durch ein AND-Gate 302 erfasst, um einen Energieversorgungsleitungsschalter 16 zu steuern. In diesem Fall leitet, wie in 39 gezeigt, die Belegtausgabeschaltung 301 ODER von allen Registern von jedem Kernblockregister 42 ab, um eine Belegtausgabe auszugeben.
  • In dem System in dieser bevorzugten Ausführungsform ist die Zahl von Kernen, die mit der Schreib-/Löschenergieversorgungsleitung 8b verbunden sind, stets eins. Deshalb ist die Kapazität, die der Schreib-/Löschenergieversorgung hinzugefügt wird, stets konstant, sodass Steuerbarkeit der Schreib-/Löschenergieversorgung (Schwankung eines Pegels in einer kurzen Zeit) und Stabilität (Schwingungswiderstand) ausgezeichnet sind. Andererseits ist die Zahl von Kernen, die mit der Leseenergieversorgungsleitung verbunden sind, die Zahl von allen Kernen, oder die Zahl von Kernen, aus denen ein Kern in einem Schreib-/Löschmodus entfernt ist. Somit ist die Kapazität, die der Leseenergieversorgung hinzugefügt wird, im wesentlichen konstant, sodass die Steuerbarkeit und Stabilität ausgezeichnet sind.
  • Vierzehnte bevorzugte Ausführungsform
  • Nachstehend wird ein bevorzugtes Steuerverfahren zum Umschalten einer Leseenergieversorgung und einer Schreib-/Löschenergieversorgung beschrieben.
  • In sowohl dem Freikernsystem als auch dem Freibanksystem sind nur eine Menge von Leseenergieversorgung und Energieversorgungsleitung und nur eine Menge von Schreib-/Löschenergieversorgung und Energieversorgungsleitung in einem Chip vorbereitet. Falls die Schreib-/Löschenergieversorgung zu der Leseenergieversorgung umgeschaltet wird, wenn die Datenschreib- oder Löschoperation abgeschlossen ist, tritt deshalb die Schwankung im Energieversorgungspotential wegen dem Umschalten auf. Dieser Zustand wird in 40 gezeigt. Wenn die Datenschreib-/Löschoperation in Kern A und die Datenleseoperation in Kern B gleichzeitig ausgeführt werden, wird, falls die Operation von Kern A abgeschlossen ist, um die Energieversorgung umzuschalten, ein Stoß in dem Leseenergieversorgungspotential erzeugt, wie in 40 gezeigt, sodass es die Möglichkeit gibt, dass die Schwankung einer Energieversorgung eine Zugriffsverzögerung und die Ausgabe von Fehlerdaten in Kern B bewirkt, in dem eine Leseoperation ausgeführt wird.
  • Um dies zu verhindern gibt, wie in 41 gezeigt, die Schreib-/Löschenergieversorgung einen Energieversorgungsübergang vor einem Umschalten, um das gleiche Potential zu haben wie die Leseenergieversorgung, wenn der ausgewählte Kern zu der Leseenergieversorgung umgeschaltet wird. Durch Ausführen einer derartigen Umschaltsteuerung ist es möglich, die Schwankung im Leseenergieversorgungspotential zu verhindern, und gleichzeitig ist es möglich, eine Fehlfunktion eines Kerns zu verhindern, in dem eine Leseoperation ausgeführt wird.
  • Fünfzehnte bevorzugte Ausführungsform
  • Nachstehend wird eine bevorzugte Ausführungsform der effizienten Beziehung zwischen der Anordnung von Zellenanordnungsblöcken in Kernen und der Anordnung von Adressbusleitungen, Datenbusleitungen und Energieversorgungsleitungen beschrieben. 42 und 43 zeigen Beispiele von derartigen bevorzugten Gestaltungen (layouts).
  • Wenn ein Kern n Aufstellungsblöcke umfasst, umfasst ein Kern 1 Zeile x n Spalten, wie in 42 gezeigt, oder 2 Zeilen x (n/2) Spalten, wie in 43 gezeigt.
  • Wenn ein Kern zwei Zeilen umfasst, wie in 43 gezeigt, erhöht sich die Gestaltungsfläche von gemeinsamen Busleitungen CB (inkludierend Adressleitungen, Datenleitungen und Energieversorgungsleitungen), obwohl es einen Vorteil darin gibt, dass lokale Busleitungen LB (inkludierend Adressleitungen, Datenleitungen und Energieversorgungsleitungen) in Kernen gemeinsam für benachbarte Blöcke verwendet werden können. Angesichts der gesamten Gestaltungsfläche wird bestimmt, ob eine Konstruktion mit einer Zeile oder mit zwei Zeilen ausgewählt wird. Falls ein Kern drei Zeilen oder mehr umfasst, er höht sich die Länge der gemeinsamen Busleitungen CB, sodass die Gestaltung nicht minimal ist.
  • Wenn ein Kern zwei Zeilen umfasst, umfasst der Kern 2 Zeilen x [(n + 1)/2] Spalten, falls n eine ungerade Zahl ist.
  • Durch Anordnen der gemeinsamen Busleitung CB in jedem Kern in Zeilenrichtungen und durch Anordnen einer Wählschaltung (ein Adressleitungsschalter, ein Datenleitungsschalter und ein Energieversorgungsleitungsschalter) in jedem Kern sind die Adress-, Daten- und Energieversorgungsleitungen zwischen dem gemeinsamen Bus CB und jedem Kern im minimalen Abstand angeordnet, sodass eine effiziente Gestaltung erhalten werden kann. Durch Anordnen des Adressleitungsschalters, des Datenleitungsschalters und des Energieversorgungsleitungsschalters in Zeilenrichtungen als eine Wählschaltung für jeden Kern hat die Gestaltung außerdem ein engeres Muster. Der lokale Adressleitungsschalter für jeden Kern ist parallel zu den gemeinsamen Busleitungen CB oder unterhalb der gemeinsamen Busleitungen CB, wenn eine Mehrschicht-Metallisierung verwendet wird, angeordnet.
  • Im Vergleich des Kerns, der eine Zeile in 42 umfasst, mit dem Kern, der zwei Zeilen in 43 umfasst, hat der Kern, der eine Zeile umfasst, längere lokale Busleitungen LB, obwohl er eine kleinere Gestaltung von gemeinsamen Busleitungen CB und Wählschaltung hat.
  • Auf der Basis der Länge der gemeinsamen Busleitungen CB plus der Länge der lokalen Busleitungen LB in dem gesamten Chip wird bestimmt, ob die Konstruktion mit einer Zeile oder die Konstruktion mit zwei Zeilen ausgewählt wird. Dieser Punkt wird nachstehend detailliert beschrieben.
  • Wie in 1 gezeigt, wird nun angenommen, dass die Gesamtzahl von Kernen m ist (gesamt), die Anzahl von Blöcken in einem Kern n ist, die Länge von einem Block in Zeilenrichtungen x ist (Block) und die Länge von einem Block in Spaltenrichtungen y ist (Block). Dann wird die Länge der gemeinsamen Busleitung CB plus die Länge der lokalen Busleitungen LB (eine Zeile) in dem Kern, der eine Zeile umfasst, durch die folgende Formel (2) ausgedrückt. 1(eine Zeile) = y(Block) × n × m (gesamt) + x(Block) × m (gesamt) (2)
  • Andererseits wird die Länge der gemeinsamen Busleitungen CB plus die Länge der lokalen Busleitungen LB (zwei Zeilen) in dem Kern, der zwei Zeilen umfasst, durch die folgende Formel (3) ausgedrückt. 1(zwei Zeilen) =(1/2) × y(Block) × n × m(gesamt) + 2 × x (Block) × m(gesamt) (3)
  • Die Beziehung im großen und kleinen zwischen diesen Kernen ist 1 (eine Zeile) < 1 (zwei Zeilen), wenn (1/2) × n × y (Block) < x(Block) ist. In diesem Fall ist der Kern von Vorteil, der eine Zeile umfasst. Im anderen Fall ist der Kern von Vorteil, der zwei Zeilen umfasst.
  • Die oben beschriebenen Formeln werden jedoch festgesetzt, wenn die Anzahl n von Blöcken eine gerade Zahl ist. Wenn die Anzahl n von Blöcken eine ungerade Zahl ist, kann (n + 1) für n ersetzt werden.
  • Mit der oben beschriebenen Konstruktion ist es möglich, eine engste Gestaltung in einem Freibanksystem oder einem Freikernsystem zu realisieren.
  • Sechzehnte bevorzugte Ausführungsform
  • 44 zeigt eine bevorzugte Ausführungsform als eine modifizierte Ausführungsform der Reglerenergieversorgung 260a, die in 36 gezeigt wird. Wenn eine Spannung VINTER, die durch Register R1, R2 erfasst wird, die mit einem Energieversorgungsausgangsanschluss verbunden sind, rückgekoppelt wird, sodass ein internes Energieversorgungspotential VINT einen vorbestimmten Steuerpegel hat, steuern Operationsverstärker OP1 und OP2 die gesamte Schaltung, sodass VINTER = Vref ist. In den Operationsverstärkern OP1 und OP2 sind diodenverbundene Transistoren QN42 und QN43 für Ableitung vorgesehen. Es sind zwei Ansteuerschaltungen 401 und 402 mit unterschiedlichen Ansteuerfähigkeiten vorgesehen zum Zuführen eines Stroms zu einer Lastkapazität durch einen Ladepumpenschaltungsausgang VCP auf der Basis des Stroms eines Stromquellen-PMOS-Transistors QP41, der durch den Operationsverstärker OP1 gesteuert wird.
  • Die PMOS-Transistoren QP48 und QP40 der Ansteuerschaltungen 401 und 402 werden selektiv mit einem Knoten N3 einer Stromquelle, die durch den Operationsverstärker OP1 gesteuert wird, oder mit dem Anschluss der geboosteten Spannung VCP mittels Wählschaltungen 403 und 404 verbunden. Die Gates der NMOS-Transistoren QN46 und QN47 der Ansteuerschaltungen 401 und 402 werden selektiv mit einem Ausgangsknoten N2 des Operationsverstärkers OP2 oder dem Massepotential mittels Wählschaltungen 405 und 406 verbunden.
  • Die Wählschaltungen 403 und 405 werden durch ein Steuersignal SEL1 und ein Signal SEL1B, welches dazu komplementär ist, gesteuert. Die Wählschaltungen 404 und 406 werden durch ein Steuersignal SEL2 und ein Signal SEL2B, welches dazu komplementär ist, gesteuert.
  • Wenn das Steuersignal SEL1 = "H" ist, werden der PMOS-Transistor QP38 und der NMOS-Transistor QN46 der Ansteuerschaltung 401 durch die Knoten N3 bzw. N2 gesteuert, um einen Strom von der Spannung VCP zu dem Ausgangsanschluss zuzuführen. Wenn das Steuersignal SEL2 = "H" ist, werden der PMOS-Transistor QP49 und der NMOS-Transistor QN47 der Ansteuerschaltung 402 durch die Knoten N3 bzw. N2 gesteuert, um einen Strom von der Spannung VCP zu dem Ausgangsanschluss zuzuführen. Falls beide Steuersignale SEL1 und SEL2 "H" aufweisen, können beide Ansteuerschaltungen 401 und 402 aktiviert werden.
  • Z. B. ist die Ansteuerfähigkeit von einer Ansteuerschaltung 401 gestaltet, das Doppelte der Ansteuerfähigkeit der anderen Ansteuerschaltung zu sein. Diese Ansteuerschaltungen 401 und 402 werden durch die Steuersignale SEL1 und SEL2 in Übereinstimmung mit der Lastkapazität umgeschaltet. D. h. falls die Ansteuerschaltung 402 gestaltet ist, in einem Operationsmodus aktiviert zu sein, in dem die Lastkapazität klein ist, und falls die Ansteuerschaltung 401 gestaltet ist, in einem Operationsmodus aktiviert zu sein, in dem die Lastkapazität groß ist, ist es möglich, die Übergangsverzögerung und Schwingung des Energieversorgungspotentials zu verhindern.
  • Die Effektivität in einer derartigen Steuerung zum Umschalten der Ansteuerfähigkeit einer Energieversorgung wird nachstehend detailliert beschrieben.
  • 45 zeigt die Beziehung zwischen einem Verhältnis einer Lastkapazität (c) zu einer Ansteuerfähigkeit (W) einer Energieversorgung und einer Energieversorgungsübergangszeit. Angenommen, dass C/W, das zum Ausführen eines frühesten Übergangs fähig ist, X ist, tritt eine Übergangsverzögerung wegen Schwingung usw. auf, wenn C/W < X ist. Wenn C/W > X ist, wird eine stabile Operation auf einer theoretischen geraden Linie ausgeführt, wobei sich die Übergangszeit in Proportion zu der Erhöhung von C/W erhöht. Der Grund, warum die Übergangszeit allmählich von der theoretischen Linie verschoben wird, wie sich C/W X annähert, ist, dass es viel Zeit wegen Überschwingung oder Unterschwingung der internen Energieversorgung braucht, bis die stabile Operation ausgeführt wird. Um den stabilen Übergang der internen Energieversorgung in einer bestimmten Übergangszeit T1 oder weniger zu erreichen, muss es so eingestellt werden, dass X < C/W < X1 ist. Wenn die Lastkapazität C eine Vielzahl von unterschiedlichen Werten hat, ist es deshalb effektiv, die Ansteuerfähigkeit W umzuschalten.
  • In dem Energieversorgungsregler von 44 ist speziell, wenn das Steuersignal SEL1 "H" hat, die Lastkapazität eingestellt, das Doppelte zu sein, wenn das SEL2 "H" hat. Außerdem wird angenommen, dass in 44 nur eine Ansteuerschaltung existiert, und es wird angenommen so einzustellen, dass C/W = X1 ist, um der Ansteuerfähigkeit zu ermöglichen, den Energieversorgungsübergang in Zeit T1 auf der Basis der Lastbedingung des Steuersignals SEL2 = "H" zu bewirken. Unter der Lastbedingung des Steuersignals SEL1 = "H" ist dann C/W 2·X1, sodass die Übergangszeit eine angegebene Übergangszeit stark überschreitet. Wie oben beschrieben, ist es deshalb durch Vorbereiten der Ansteuerschaltung 401, die durch das Steuersignal SEL1 ausgewählt wird und die sich von der Ansteuerschaltung 402 unterscheidet, die durch das Steuersignal SEL2 gesteuert wird, und durch Einstellen der Ansteuerfähigkeit der Ansteuerschaltung 401, das Doppelte der der Ansteuerschaltung 402 zu sein, möglich, die angegebene Übergangszeit ungeachtet der Lastkapazität zu erhalten.
  • Diese bevorzugte Ausführungsform ist auch gegen die Schwankung in einem externen Energieversorgungspegel effektiv. 46 zeigt die Beziehung zwischen C/W einer internen Energie versorgung und einer Energieversorgungsübergangszeit in Bezug auf unterschiedliche externe Energieversorgungspegel. D. h. wenn die externe Energieversorgung niedrig ist, ist C/W, das zum Ausführen des frühesten Übergangs ohne Veranlassen einer Schwingung fähig ist, X, wohingegen wenn die externe Energieversorgungspegel ansteigt, dieses C/W X' ist. Dies bedeutet, dass selbst wenn die Lastkapazität und die Ansteuerfähigkeit der internen Energieversorgung die gleichen sind, wenn die externe Energieversorgung hoch ist, die Fähigkeit des Ansteuertransistors hoch ist, um Ladung und Entladung rasch zu bewirken, sodass die interne Energieversorgung leicht zu oszillieren ist. In einem Fall, wo der Übergang der internen Energieversorgung beabsichtigt ist, in Zeit T1 bewirkt zu werden, wenn der externe Energieversorgungspegel tief ist, ist X < C/W < X1, wohingegen wenn die externe Energieversorgung hoch ist, X' < C/W < X1' ist, sodass C/W zu einem hohen Wert gleitet.
  • Wenn die Ansteuerfähigkeit nicht gestaltet ist variabel zu sein, muss deshalb die Ansteuerfähigkeit und Last in dem Bereich von X' < C/W < X1 eingestellt sein, um die Bedingung eines Übergangs in der nicht-oszillierten Zeit T1 zu erfüllen, sodass der zulässige Bereich eines Entwurfs eng ist. Durch Umschalten der Ansteuerfähigkeit, wie in 44 gezeigt, ist es andererseits möglich, den Einstellungsbereich zu erweitern. In diesem Fall werden die Ausgabe einer externen Energieversorgungserfassungsschaltung usw. als die Steuersignale SEL1 und SEL2 verwendet.
  • Siebzehnte Ausführungsform, die nicht unter die Erfindung fällt
  • In den oben beschriebenen bevorzugten Ausführungsformen wurden hauptsächlich Flash-Speicher beschrieben. Wie in 1 gezeigt sind, wenn eine große Zahl von Kernen in einem Flash-Speicher großen Maßstabs angeordnet sind, Datenbusleitungen, Adressbusleitungen usw., die gemeinsam für jeden Kern verwendet werden, gewöhnlich außerhalb der Region von Kernen angeordnet. Die gleiche Gestaltung wird nicht nur für Flash-Speicher verwendet, sondern wird auch für verschiedene integrierte Halbleiterschaltungen genutzt, worin eine Vielzahl von Funktionsblöcken angeordnet sind. Falls jedoch die Zahl von Kernen und Funktionsblöcken ansteigt, erhöht sich die Fläche des Chips, die durch die Region von Busleitungen belegt ist, sodass sich die Flächenstrafe (area penalty) erhöht.
  • Deshalb wird ein Beispiel, das nicht unter die Erfindung fällt und zum Reduzieren einer derartigen Flächenstrafe und somit zum Reduzieren der Chipgröße fähig ist, in 47 gezeigt. In 47 ist eine Vielzahl von Funktionsblöcken BLKi (i = 0~3 in dem Fall des gezeigten Beispiels) in Zeilenrichtungen (X) angeordnet. Die jeweiligen Funktionsblöcke BLKi können die gleiche Art von Speicherkernschaltungen sein, wie in den vorangehenden bevorzugten Ausführungsformen beschrieben, oder können andere Schaltungen als Speicherschaltungen sein, z. B. Logikschaltungsblöcke. D. h. jeder der Funktionsblöcke BLKi ist als eine Menge von gewissen Schaltungsfunktionen angeordnet. In jedem der Funktionsblöcke BLKi sind Signalleitungen 110 zum Empfangen und Übertragen von Signalen in und von der Außenseite ausgebildet.
  • In dieser Ausführungsform sind gemeinsame Busleitungen 101, die gemeinsam für die jeweiligen Funktionsblöcke BLKi verwendet werden, über die Region der jeweiligen Funktionsblöcke BLKi vorgesehen, um sich über die jeweiligen Funktionsblöcke BLKi in X-Richtungen zu erstrecken. Die Signalleitungen 110 in der Region der jeweiligen Funktionsblöcke BLKi sind Leitungen in einer unteren Schicht, und die gemeinsamen Busleitungen 101 sind Leitungen in einer oberen Schicht, die auf den Signalleitungen 110 über einen Zwischenschichtisolatorfilm ausgebildet sind. Die gemeinsamen Busleitungen 101 sind mit den Signalleitungen 110 der jeweiligen Funktionsblöcke BLKi an geeigneten Stellen mittels von Kontakten 111 verbunden.
  • Durch Annahme einer derartigen Gestaltung ist es möglich, die Chipgröße im Vergleich zu dem Fall zu reduzieren, wo die Region von gemeinsamen Busleitungen getrennt von der Region von Funktionsblöcken BLKi vorgesehen ist. Außerdem ist es nicht erforderlich, eingehende Leitungen zum Ziehen der gemeinsamen Busleitungen in die jeweiligen Funktionsblöcke BLKi anzuordnen.
  • Achtzehnte Ausführungsform, die nicht unter die Erfindung fällt
  • 48 zeigt eine Ausführungsform, worin die gleiche Technik wie die in der oben beschriebenen siebzehnten Ausführungsform auf einen Flash-Speicher, der in 1 gezeigt wird, angewendet wird. D. h. Kerne, die Zellenanordnungen eines Flash-Speichers bilden, sind in X-Richtungen wie jene entsprechend Funktionsblöcken BLKi von 47 angeordnet. Als eine Decoderschaltung (entsprechend dem Matrixdecoder 2 in 1), die an jedem Kern zum Dekodieren von Adresssignalen angebracht ist, sind ein Vordecoder 105 zum Auswählen von Kernen und ein Zeilen- (X-) Decoder 103 und ein Spalten- (Y-) Decoder 104 zum Dekodieren eines Ausgabedekodierungssignals von dem Vordecoder 105 vorgesehen, um Zeilen und Spalten auszuwählen.
  • In dieser Ausführungsform sind gemeinsame Busleitungen 102, die gemeinsam in allen Kernen verwendet werden, kontinuierlich in X-Richtungen über die Region des Vordecoders 105, der an jedem Kern angebracht ist, vorgesehen.
  • Somit ist es möglich, die Chipgröße im Vergleich zu dem Fall zu verringern, wo die Region von gemeinsamen Busleitungen außerhalb der Region von Kernen vorgesehen ist. Außerdem ist es nicht erforderlich, eingehende Linien zum Ziehen der gemeinsamen Busleitungen in jede Kernregion anzuordnen.
  • Neunzehnte Ausführungsform, die nicht unter die Erfindung fällt
  • 49 zeigt eine Ausführungsform als eine modifizierte Ausführungsform der Ausführungsform von 48. In dieser Ausführungsform sind Kerne in der Form einer Matrix angeordnet. Die benachbarten Kerne in X-Richtungen sind liniensymmetrisch angeordnet, und die benachbarten Kerne in Y-Richtungen sind auch liniensymmetrisch auf beiden Seiten des X-Decoders 103 und des Vordecoders 105 angeordnet. In der Figur zeigen F-geformte Muster die Symmetrie der Gestaltung. In 49 sind gemeinsame Busleitungen 102a, die für eine Vielzahl von Kernen (00, 01, 02, 03) in dem oberen Abschnitt in Y-Richtungen gemeinsam genutzt werden, und gemeinsame Busleitungen 102b, die für eine Vielzahl von Kernen (10, 11, 12, 13) in dem unteren Abschnitt genutzt werden, vorgesehen.
  • Zusätzlich zu der Annahme einer derartigen Gestaltung nutzen benachbarte Kerne einen Teil einer Wannenregion eines leitenden Typs einer Decoderschaltung für die benachbarten Kerne gemeinsam. D. h. obwohl der Y-Decoder 104 für benachbarte Kerne in X-Richtungen N-Wannen zum Ausbilden von PMOS-Transistoren und P-Wannen zum Ausbilden von NMOS-Transistoren hat, sind die P- oder N-Wannen, in dem Beispiel von 49 die P-Wannen, ganzheitlich als eine gemeinsame P-Wanne ohne Vorsehen irgendeines Elementisolationsfilms dazwischen ausgebildet. Ähnlich nutzt der Vordecoder 105 für benachbarten Kerne in Y-Richtungen die P-Wannen der P- und N-Wannen gemeinsam.
  • Durch eine liniensymmetrische Anordnung der Kerne in der Form der Matrix und durch gemeinsame Nutzung der Wannen des Decoders kann eine Flächenstrafe weiter reduziert werden.
  • Zwanzigste Ausführungsform, die nicht unter die Erfindung fällt
  • Während die gemeinsamen Busleitungen 102a und 102b für die oberen und unteren Kerne in 49 getrennt vorgesehen wurden, können diese gemeinsamen Busleitungen 102a und 102b gemeinsam genutzt werden. Eine Ausführungsform einer derartigen Gestaltung wird in 50 gezeigt. In 50 sind Vordecoder 105 für obere und untere Kerne in Y-Richtungen vergrößert. Jeder der Vordecoder 105 umfasst PMOS-Transistoren QP und NMOS-Transistoren QN, die in einer N-Wanne 107 bzw. einer P-Wanne ausgebildet sind. Wie oben beschrieben, nutzen die oberen und unteren Vordecoder 105 die P-Wanne 106 gemeinsam.
  • Die gemeinsamen Busleitungen 102, die durch die oberen und unteren Kerne gemeinsam genutzt werden, sind über der Grenzregion zwischen den Vordecodern 105 für die oberen und unteren Kerne vorgesehen. Die gemeinsamen Busleitungen 102 sind als Leitungen in einer Schicht über den Signalleitungen 108, die in jedem der Vordecoder 105 vorgesehen sind, ausgebildet, und sind mit den Signalleitungen 108 über Kontakte an geeigneten Stellen verbunden. In dem gezeigten Beispiel sind die Signalleitungen 108 Adresssignalleitungen, die mit den Gates der jeweiligen Transistoren der Vordecoder 105 verbunden sind. Deshalb sind die gemeinsamen Busleitungen 102 auch Adressbusleitungen.
  • Durch eine solche gemeinsame Nutzung der gemeinsamen Busleitungen durch die Kerne ist es möglich, Stromverbrauch im Vergleich zu dem in der in 49 gezeigten bevorzugten Ausführungsform zu reduzieren.
  • Einundzwanzigste Ausführungsform, die nicht unter die Erfindung fällt
  • 51A und 51B zeigen eine Ausführungsform als eine modifizierte Ausführungsform der Ausführungsform von 49. In diesen Figuren sind benachbarte Kerne 01 und 11 in Y-Richtungen in 49 herausgezogen. In 49 sind die Vordecoder 105 für die oberen und unteren Kerne in Y-Richtungen in Y-Richtungen benachbart. Andererseits sind in dieser Ausführungsform die Vordecoder 105 für die oberen und unteren Kerne in X-Richtungen angeordnet. Falls sich die Fläche von zwei Vordecodern 105 für die oberen und unteren Kerne in 49 nicht wesentlich geändert hat, hat die Fläche von einem Vordecoder 105 in dem Fall von 51A eine Größe in X-Richtung, die ungefähr die Hälfte von der in 49 ist, und eine Größe in Y-Richtung, die ungefähr das Doppelte der in 49 ist.
  • Außerdem sind in dieser Ausführungsform Transistoren QP und QN der Vordecoder 105 unterhalb von gemeinsamen Busleitungen 102 angeordnet, wie in 51B gezeigt. In diesem Fall können die gemeinsamen Busleitungen 102 direkt mit den Gate-Elektroden 109 der Transistoren über Kontakte verbunden werden. Somit ist es möglich, eine Flächenstrafe weiter zu reduzieren.
  • In dieser Ausführungsform sind jedoch die zwei Vordecoder 105, die in 51A gezeigt werden, in X-Richtungen nicht liniensymmetrisch, sodass sich Decoderausgangsleitungen 201 von jedem der Vordecoder 105 in den gleichen X-Richtungen erstrecken, um in die Y-Decoder 104 in den oberen und unteren Kernen einzutreten. Deshalb sind die Decoderausgangsleitungen 201 in dem Eingangsteil zu den Y-Decodern 104 konzentriert.
  • Zweiundzwanzigste Ausführungsform, die nicht unter die Erfindung fällt
  • 52A und 52B zeigen eine Ausführungsform, worin die Konzentration der Decoderausgangsleitungen 201 in der Ausführungsform, die in 51A und 51B gezeigt wird, vermieden werden. In dieser Ausführungsform sind die Vordecoder 105 in den oberen und unteren Kernen in der in 51A und 51B gezeigten Ausführungsform liniensymmetrisch in X-Richtungen angeordnet, und die Aufbauteile und Y-Decoder 104 in den oberen und unteren Kernen sind rotationssymmetrisch angeordnet.
  • Wie in 52A gezeigt, sind die Decoderausgangsleitungen 201 von jedem der Y-Decoder 105 auf beiden Seiten in X-Richtungen ausgedehnt, um in die Y-Decoder 104 einzutreten. Im Vergleich zu der in 51A und 51B gezeigten Ausführungsform ist deshalb die Konzentration der Leitungen in den Y-Decodern 104 entlastet, sodass es möglich ist, die Flächenstrafe zu reduzieren.
  • Dreiundzwanzigste Ausführungsform, die nicht unter die Erfindung fällt
  • Es wird nachstehend eine Ausführungsform beschrieben, worin die Technik zum Vorsehen der gemeinsamen Busleitungen in der in 52A und 52B gezeigten Ausführungsform auf einen Flash-Speicher eines redundanten Schaltungssystems angewendet wird.
  • In einem Flash-Speicher, der nichtflüchtige Speicherzellen mit einer geschichteten Gate-Struktur zum elektrischen Schreiben/Löschen von Daten durch Nutzen eines Tunnelstroms verwendet, ist, falls in einem Block, der eine Einheit einer Stapellöschung bedient, es gerade eine defekte Zeile gibt, worin eine Wortleitung mit einem Kanal kurzgeschlossen ist, der Block defekt, da die Löschspannung während einer Datenlöschung nicht auf den ganzen Block wegen dem Kurzschluss der einzelnen Wortleitung angelegt wird. Um einen derartigen Defekt zu bewältigen, ist deshalb ein redundanter Block zur Verwendung einer Blockredundanz für eine Ablösung eines Defekts vorgesehen.
  • Um die Blockredundanz zu realisieren, wenn ein Kern eine Vielzahl von Blöcken umfasst, wie in der ersten bevorzugten Ausführungsform beschrieben, ist vorzugsweise eine einzelne Decoderschaltung ohne Anbringen des redundanten Blocks an den Kern vorgesehen, sodass der redundante Block durch einen optionalen Block in dem Kern ersetzt werden kann. Eine Ausführungsform einer Gestaltung mit einem derartigen redundanten Block wird in 53 gezeigt.
  • 53 zeigt zwei Kerne, von denen jeder eine Vielzahl von Blöcken umfasst. Ein redundanter Block 301 ist mit einem X-Decoder 302 und einem Y-Decoder 303, die unabhängig von dem Kernen sind, wie oben beschrieben, und einem Vordecoder 304 in der Vorderstufe davon versehen. Außerdem sind ein Vordecoder 105 für den Kernaufbau und der Vordecoder 303 des redundanten Blocks 301 durch die gleiche Gestaltung wie die Beziehung zwischen den zwei Vordecodern der oberen und unteren Kerne in der vorangehenden bevorzugten Ausführungsform, die in 52A und 52B gezeigt wird, angeordnet.
  • D. h. der Vordecoder 105 auf der Kernseite und der Vordecoder 304 auf der Seite des redundanten Blocks 301 sind in einer Region zwischen dem Aufbaukern und dem redundanten Block 301 angeordnet, um in X-Richtungen liniensymmetrisch zu sein. Außerdem ist in der Region der Vordecoder 105 und 304 eine gemeinsame Busleitung 305 kontinuierlich in X-Richtungen vorgesehen. Ähnlich zu der zweiundzwanzigsten Ausführungsform ist die gemeinsame Busleitung 305 mit den Eingangssignallei tungen der jeweiligen Vordecoder 105 und 304 über Kontakte verbunden. Ähnlich zu dem Fall von 52A sind die Decoderausgangsleitungen 201 und 306 der jeweiligen Vordecoder 105 und 304 verteilt, um mit den Y-Decodern 104 und 303 des Kerns bzw. des redundanten Blocks 301 verbunden zu sein.
  • Somit ist es auch in dem Flash-Speicher des redundanten Schaltungssystems möglich, eine Flächenstrafe durch Berücksichtigung der Anordnung der gemeinsamen Busleitung effektiv zu reduzieren.
  • Vierundzwanzigste bevorzugte Ausführungsform
  • Nachstehend wird eine bevorzugte Ausführungsform eines Abtastverstärkers gemäß der vorliegenden Erfindung beschrieben, die auf einen Flash-Speicher angewendet wird, der zum gleichzeitigen Ausführen einer Datenschreib-/Löschoperation und einer Datenleseoperation in der ersten bevorzugten Ausführungsform fähig ist.
  • Gewöhnlich ist ein Datenlesesystem, das für einen Flash-Speicher dieses Typs verwendet wird, ausgebildet, wie in 54 gezeigt. Eine Datenleitung DL, die aus einer Zellenanordnung 401 durch ein Spaltengate 402 ausgewählt wird, tritt in einen Eingangsanschluss einer Datenkomparatorschaltung 403 ein. Eine Bezugdatenleitung REF, die mit dem anderen Eingangsanschluss der Datenkomparatorschaltung 403 verbunden ist, ist mit einer Konstantstromquelle 405 über ein Dummyspaltengate 404 verbunden. Durch Vergleichen des Stroms der Datenleitung DL mit dem Strom der Bezugsdatenleitung REF werden somit Daten "0" oder "1" bestimmt.
  • Z. B. wird angenommen, dass ein flacher Speicher ein Flash-Speicher eines NOR-Typs ist. Dann werden, wie in 56 gezeigt, Elektronen in einem schwebenden Gate FG einer Spei cherzelle durch die Injektion heißer Elektronen von der Drainseite akkumuliert, sodass die Speicherzelle in einem Zustand einer hohen Schwellenspannung ist (z. B. Zustand "0"). Durch Entladen der Elektronen des schwebenden Gates FG zu der Kanalseite ist die Speicherzelle außerdem in einem Zustand einer niedrigen Schwellenspannung (z. B. Zustand "1"). Durch Vergleichen und Erfassen des Vorhandenseins des Ziehens eines Stroms wegen der Differenz zwischen den Schwellenspannungen mittels der Datenkomparatorschaltung 403 werden Daten unterschieden. Z. B. umfasst die Datenkomparatorschaltung 403 hauptsächlich einen CMOS-Differenzialverstärker DA, wie in 55 gezeigt.
  • Obwohl eine Verifizierungsleseoperation zum Verifizieren eines Schreib- oder Löschzustands in einer Datenschreib-/Löschoperation ausgeführt wird, kann eine Konstantstromquelle, die allgemein für die Verifizierungsleseoperation verwendet wird, der gemein sein, die für eine gewöhnliche Datenleseoperation verwendet wird. In einem Flash-Speicher, der zum gleichzeitigen Ausführen einer Datenschreib-/Löschoperation und einer Datenleseoperation fähig ist, werden jedoch eine gewöhnliche Datenleseoperation und eine Verifizierungsleseoperation asynchron ausgeführt. Da es erforderlich ist, Datenleitungsausgleich auszuführen, ist es in diesem Fall schwierig, die Konstantstromquelle gemeinsam zu nutzen. Der Datenleitungsausgleich bedeutet, die Datenleitung DL und die Bezugsdatenleitung REF, die in 54 gezeigt werden, kurzzuschließen, um diese Leitungen in dem gleichen Potentialzustand zu initialisieren, um eine Datenleseoperation zu beschleunigen.
  • Deshalb sind gewöhnlich Konstantstromquellen für ein gewöhnliches Datenlesesystem und ein Verifizierungslesesystem getrennt vorbereitet. Dies verursacht ein anderes Problem. D. h. falls es in den jeweiligen Konstantstromquellen eine Streuung gibt, unterscheidet sich eine Schwellenspannung für eine Speicherzelle, die durch eine Verifizierungsleseoperation erfasst wird, von einer Schwellenspannung, die durch eine gewöhnliche Leseoperation erfasst wird, sodass fehlerhaftes Lesen verursacht wird.
  • Deshalb ist in dieser bevorzugten Ausführungsformen eine Lesesystemkonfiguration ausgebildet, sodass die Konstantstromquelle für die gewöhnliche Leseoperation und die Konstantstromquelle für die Verifizierungsleseoperation den gleichen Stromwert aufweisen. Diese Lesesystemkonfiguration wird in 57 gezeigt. Diese Figur zeigt Lesesysteme von zwei Kernen, Kern 0 in einem Datenschreib-/Löschmodus und Kern 1 in einem Datenlesemodus. Die Bitleitungen der Speicherzellenanordnungen 401a und 401b der jeweiligen Kerne werden durch Spaltengates 402a bzw. 402b ausgewählt. Der Ausgang von jedem System wird optional durch einen Datenleitungsschalter 407 umgeschaltet. Die effektiven Datenleitungen DLa und DLb, die durch den Datenleitungsschalter 407 ausgewählt werden, treten in Datenkomparatorschaltungen 403a bzw. 403b ein. Die Bezugssignalleitungen REFa und REFb der jeweiligen Datenkomparatorschaltungen 403a und 403b sind mit einer gemeinsamen Konstantstromquelle 406 über Dummyspaltengates 404a bzw. 404b verbunden.
  • Die Konstantstromquelle 406 ist ausgebildet, wie in 58 gezeigt. Eine Bezugskonstantstromquelle 501 hat einen PMOS-Stromspiegel, der ein Paar von PMOS-Transistoren QP1 und QP2 verwendet, einen Bezugsstromquellentransistor T0, der mit dem PMOS-Transistor QP1 über einen schaltenden NMOS-Transistor QN1 verbunden ist, und einen NMOS-Transistor QN3, der mit dem PMOS-Transistor QP2 über einen schaltenden NMOS-Transistor QN2 verbunden ist. Die NMOS-Transistoren QN1 und QN2 werden durch ein Steuersignal SW angesteuert, um die Aktivierung und Deaktivierung der Bezugskonstantstromquelle 501 zu steuern.
  • Der NMOS-Transistor QN3 wird über den NMOS-Transistor QN2 dioden-verbunden.
  • Der Strom IO, der den Bezugsstromquellentransistor T0 durchströmt, ist ein Bezugsstrom. Falls die PMOS-Transistoren QP1 und QP2 der gleiche Elementparameter sind, durchströmt der Bezugstrom IO den NMOS-Transistor QN3 durch die Funktion des PMOS-Stromspiegels. Außerdem sind zwei Stromquellen-NMOS-Transistoren T1 und T2 vorgesehen, die durch das Potential des Ausgangsknotens N der Bezugskonstantstromquelle 501, bestimmt durch den Bezugsstrom IO, parallel angesteuert werden. Diese beiden NMOS-Transistoren T1 und T2 haben den gleichen Elementparameter, und die Drains davon sind mit Bezugssignalleitungen REFa bzw. REFb verbunden.
  • Da der gleiche Strom die Stromquellentransistoren T1 und T2 durchströmt, sind somit, selbst wenn der eingestellte Stromwert verschoben ist, die Stromwerte der Bezugssignalleitungen REFa und REFb in der gewöhnlichen Leseoperation und der Verifizierungsleseoperation stets die gleichen, sodass es möglich ist, einen hohen Lesespielraum zu erhalten.
  • In dieser bevorzugten Ausführungsform ist der Bezugsstromquellentransistor T0 der Bezugsstromquelle 501 vorzugsweise eine elektrisch überschreibbare nichtflüchtige Speicherzelle, die die gleiche wie eine nichtflüchtige Speicherzelle ist, die für eine Speicherzellenanordnung verwendet wird. In diesem Fall kann durch Überschreiben des Bezugsstromquellentransistors T0 der Bezugsstromwert IO geändert werden, sodass die Stromwerte der Bezugssignalleitungen REFa und REFb geändert werden können. Selbst wenn der Bezugsstromwert IO geändert wird, sind somit die Stromwerte der Bezugssignalleitungen REFa und REFb die gleichen Werte.
  • Wie oben beschrieben, kann gemäß dieser bevorzugten Ausführungsform der Strom, der die Bezugssignalleitungen des gewöhnlichen Datenlesesystems und des Verifizierungslesesystems durchströmt, stets auf dem gleichen Wert gehalten werden, sodass es möglich ist, die Verschlechterung des Lesespielraums und fehlerhaftes Lesen sicher zu verhindern.
  • Wie oben beschrieben, ist es gemäß der vorliegenden Erfindung möglich, einen Flash-Speicher eines Freikernsystems zu erhalten, worin eine Speicherzellenanordnung eine Vielzahl von Kernen umfasst, von denen jeder einen Block oder eine Menge einer Vielzahl von Blöcken umfasst, von denen jeder eine Löscheinheit eines Flash-Speichers bildet, und es kann ein optionaler Kern ausgewählt werden, um eine Datenschreib- oder Löschoperation auszuführen, während eine Datenleseoperation in einem anderen optionalen Kern ausgeführt wird. Anders als konventionelle Flash-Speicher ist der Bereich einer gleichzeitigen Ausführung einer Datenschreib- oder Löschoperation und einer Datenleseoperation nicht fixiert, sodass es möglich ist, einen Flash-Speicher mit einem hohen Freiheitsgrad zu erhalten.
  • Gemäß der vorliegenden Erfindung wird außerdem ein optional ausgewählter Kern als eine erste Bank verwendet und der Rest von Kernen ist eine zweite Bank mittels einer Bankeinstellspeicherschaltung, sodass es möglich ist, einen Flash-Speicher eines Freibanksystems zu erhalten, fähig zum optionalen Einstellen der Bankgröße. Während eine Datenschreib- oder Löschoperation in einem optionalen Block in der ersten Bank ausgeführt wird, kann somit eine Datenleseoperation in der zweiten Bank ausgeführt werden.
  • Während die vorliegende Erfindung im Sinne der bevorzugten Ausführungsform offengelegt wurde, um ein besseres Verstehen davon zu erleichtern, sollte erkannt werden, dass die Erfin dung auf verschiedenen Wegen ohne Abweichen von dem Prinzip der Erfindung verkörpert werden kann. Deshalb sollte die vorliegende Erfindung verstanden werden, alle möglichen Ausführungsformen und eine Modifikation zu den gezeigten Ausführungsformen zu inkludieren, die ohne Abweichen von dem Prinzip der Erfindung, wie in den angefügten Ansprüchen dargelegt, verkörpert werden können.

Claims (21)

  1. Eine Halbleitervorrichtung, umfassend: eine Speicherzellenanordnung (1) mit einer Anordnung einer Vielzahl von Kernen (0~m – 1), von denen jeder einen Block oder einen Satz einer Vielzahl von Blöcken (B0~Bn – 1) enthält, wobei jeder Block einen Bereich von Speicherzellen definiert, die als eine Einheit zur Datenlöschung dienen, und wobei jede der Speicherzellen eine elektrisch überschreibbare, nicht flüchtige Speicherzelle ist; eine erste Abtastverstärkerschaltung (11a), die während des Datenlesebetriebs verwendet wird; und eine zweite Abtastverstärkerschaltung (11b), die für ein durchführen eines Leseverifikationsbetriebs während des Datenschreib- oder Löschbetriebs verwendet wird; gekennzeichnet durch einen Kernauswahlabschnitt (14, 3), dazu angeordnet, eine optionale Anzahl von Kernen aus der Vielzahl von Kernen zum Schreiben oder Löschen von Daten auszuwählen; einen Datenschreibabschnitt (12b, 15), dazu angeordnet, Daten in eine ausgewählte Speicherzelle in einem durch den Kernauswahlabschnitt ausgewählten Kern zu schreiben; einen Datenlöschabschnitt (12b, 15), dazu angeordnet, Daten aus einem ausgewählten Block in einem durch den Kernauswahlabschnitt ausgewählten Kern zu löschen; einen Datenleseabschnitt (14, 12a), dazu angeordnet, Daten von einer Speicherzelle in einem nicht durch den Kernauswahlabschnitt ausgewählten Kern zu lesen; eine erste Adressbusleitung (6a), die gemeinsam für die Vielzahl von Kernen bereitgestellt ist, und die während eines Datenlesebetriebs verwendet wird; eine zweite Adressbusleitung (6b), die gemeinsam für die Vielzahl von Kernen bereitgestellt ist und die während eines Schreib- oder Löschbetriebs verwendet wird; eine erste Datenbusleitung (7a), die gemeinsam für die Vielzahl von Kernen bereitgestellt ist und die mit der ersten Abtastverstärkerschaltung (11a) verbunden ist und die während des Datenlesebetriebs verwendet wird; eine zweite Datenbusleitung (7b), die gemeinsam für die Vielzahl von Kernen bereitgestellt ist und die mit der zweiten Abtastverstärkerschaltung (11b) verbunden ist und die während des Datenschreib- oder Löschbetriebs verwendet wird; eine Adressleitungsauswahlschaltung (3), die für einen jeden der Vielzahl von Kernen bereitgestellt ist, um selektiv entweder ein Adresssignal der ersten Adressbusleitung oder ein Adresssignal der zweiten Adressbusleitung zu einem entsprechenden der Kerne zu liefern, in Übereinstimmung damit, ob sie in einem Datenlesemodus oder in einem Datenschreib- oder Löschmodus ist; und eine Datenleitungsauswahlschaltung (16), die für einen jeden der Vielzahl von Kernen bereitgestellt ist, zum selektiven Verbinden entweder der ersten Datenbusleitung oder der zweiten Datenbusleitung mit einer Datenleitung eines entsprechenden der Kerne in Übereinstimmung damit, ob sie in dem Datenlesemodus oder dem Datenschreib- oder Löschmodus ist.
  2. Eine Halbleitervorrichtung nach Anspruch 1, die weiter umfasst: eine Decoderschaltung (2), die für einen jeden der Vielzahl von Kernen bereitgestellt ist, zum decodieren des Adresssignals, das von der Adressleitungsauswahlschaltung (3) zur Auswahl der Speicherzelle geliefert wird.
  3. Eine Halbleitervorrichtung nach Anspruch 2, die weiter einen Adresspuffer (10) umfasst, um ein eingegebenes Adresssignal zu der ersten Adressbusleitung zu liefern, ohne das eingegebene Adresssignal während eines Datenlesebetriebs zu halten, zum Halten und Liefern eines angegebenen Adresssignals zu der zweiten Adressbusleitung während eines Datenschreibbetriebs und zum Liefern eines internen Adresssignals, das durch eine Zählerschaltung erzeugt wird, zu der zweiten Adressbusleitung während eines Datenlöschbetriebs.
  4. Eine Halbleitervorrichtung nach Anspruch 1, die weiter umfasst: eine erste Energieversorgungsleitung (8a), die gemeinsam für die Vielzahl von Kernen bereitgestellt ist, und die während eines Datenlesebetriebs verwendet wird; eine zweite Energieversorgungsleitung (8b), die gemeinsam für die Vielzahl von Kernen bereitgestellt ist, und die während eines Datenschreib- oder Löschbetriebs verwendet wird; und eine Energieversorgungsleitungsauswahlschaltung (3), die für einen jeden der Vielzahl von Kernen bereitgestellt ist, zum selektiven Liefern von entweder einem Datenlese-Energieversorgungspotential der ersten Energieversorgungsleitung oder einem Datenschreib- oder Löschenergieversorgungspotential der zweiten Energieversorgungsleitung zu der Decoderschaltung in einem jeden der Vielzahl von Kernen, in Übereinstimmung damit, ob ein entsprechender der Vielzahl von Kernen in einem Lesemodus oder in einem Datenschreib- oder Löschmodus ist.
  5. Eine Halbleitervorrichtung nach Anspruch 4, die weiter umfasst: ein Kernblockregister (42), für jeden Block in einem jeden der Vielzahl von Kernen bereitgestellt, zum Halten eines Datenschreib- oder Löschflags, während eines Datenschreib- oder Löschbetriebs, wenn ein Datenschreib- oder Löschbefehl für einen Block eingegeben wird; und eine Kernausgangsbelegtschaltung (43) zum Überwachen des Datenschreib- oder Löschflags des Kernblockregisters, um eine Kernbelegtausgabe auszugeben, die als ein Datenschreib- oder Löschfreigabesignal dient.
  6. Eine Halbleitervorrichtung nach Anspruch 2, wobei die Adressleitungsauswahlschaltung in sich eine Datenabfragesignalerzeugungsschaltung (G2) aufweist, für ein Datenabfragesignal, das die Außenwelt informiert, dass ein Kern in einem Datenschreib- oder Löschmodus ist, wenn eine Datenleseanforderung in den Kern eingegeben wird, während der Modus des Kerns als der Datenschreib- oder Löschmodus ausgewählt ist.
  7. Eine Halbleitervorrichtung nach Anspruch 1 die weiter eine Bankeinstellspeicherschaltung (110) umfasst, zum auswählen einer optionalen Anzahl von Kernen der Vielzahl von Kernen als eine erste Bank, und zum Einstellen der verbleibenden Kerne als eine zweite Bank, um so zu erlauben, dass ein Datenlesebetrieb in einer der ersten und der zweiten Bank ausgeführt wird, während ein Datenschreib- oder Löschbetrieb in der anderen Bank durchgeführt wird.
  8. Eine Halbleitervorrichtung nach Anspruch 1, wobei die erste Adressbusleitung, die erste Datenbusleitung und die erste Abtastverstärkerschaltung, mit der ersten Datenbusleitung verbunden, einander zugeordnet sind, zum Bereitstellen eines ersten Datenlesepfads, und wobei die zweite Adressbusleitung, die zweite Datenbusleitung und die zweite Abtastverstärkerschaltung, mit der zweiten Datenbusleitung verbunden, einander zugeordnet sind, um einen zweiten Datenlesepfad zu bilden, und die einen Hochgeschwindigkeitsdatenlesemodus aufweist, wobei die Operationen des ersten und zweiten Datenlesepfads einander um eine halbe Periode überlagern, um ein Hochgeschwindigkeitsdatenlesen durchzuführen.
  9. Eine Halbleitervorrichtung nach Anspruch 8, die weiter umfasst: eine Takterzeugungsschaltung (193) zum Erfassen eines Übergangs in einer eingegebenen Adresse, um einen Takt zu erzeugen; und ein erstes und zweites Halteglied (191, 192), zum alternativen Halten einer eingegebenen Adresse, synchron zu dem durch die Takterzeugungsschaltung erzeugten Takt, um die eingegebene Adresse zu der ersten und zweiten Adressbusleitung zu führen.
  10. Eine Halbleitervorrichtung nach Anspruch 4, die weiter eine Dummy-Lastkapazität (C) umfasst, mit der zweiten Energieversorgungsleitung verbunden, in Übereinstimmung mit der Anzahl von ausgewählten Kernen.
  11. Eine Halbleitervorrichtung nach Anspruch 4, wobei die Treiberfähigkeit der mit der zweiten Energieversorgungsleitung (8b) verbundene Datenschreib- oder Löschenergieversorgung in Übereinstimmung mit der Anzahl von ausgewählten Kernen geschaltet wird.
  12. Eine Halbleitervorrichtung nach Anspruch 4, wobei die Energieversorgungsauswahlschaltung (3) geschaltet und gesteuert wird, während ein Energieversorgungsübergang bewirkt wird, so dass die erste und die zweite Energieversorgungsleitung das gleiche Potenzial aufweisen.
  13. Eine Halbleitervorrichtung nach Anspruch 1, wobei ein jeder der Vielzahl der Kerne (0~m – 1) eine Vielzahl von Blöcken aufweist, die in Spaltenrichtungen mit einer oder zwei Spalten und in Zeilenrichtungen angeordnet sind.
  14. Eine Halbleitervorrichtung nach Anspruch 1, wobei die Vielzahl von Kernen (0~m – 1) eine Vielzahl von Blöcken aufweist, die in Spaltenrichtungen mit einer oder zwei Spalten und in Zeilenrichtungen angeordnet sind, und wobei die erste und die zweite Busleitung (6a, 6b) und die erste und die zweite Datenbusleitung (7a, 7b) in Zeilenrichtungen parallel zu der Anordnung der Kerne angeordnet sind.
  15. Eine Halbleitervorrichtung nach Anspruch 4, wobei die Vielzahl von Kernen (0~m – 1) eine Vielzahl von Blöcken aufweist, die in Spaltenrichtungen mit einer oder zwei Spalten und in Zeilenrichtungen angeordnet sind, und wobei die erste und zweite Energieversorgungsleitung (8a, 8b) in Zeilenrichtungen parallel zu der Anordnung der Kerne angeordnet sind.
  16. Eine Halbleitervorrichtung nach Anspruch 2, wobei die Vielzahl von Kernen (0~m – 1) eine Vielzahl von Blöcken aufweist, die in Spaltenrichtungen mit einer oder zwei Spalten und in Zeilenrichtungen angeordnet sind, wobei die erste und zweite Adressbusleitung (6a, 6b) und die erste und zweite Datenbusleitung (7a, 7b) in Zeilenrichtungen parallel zu der Anordnung der Kerne angeordnet sind, und wobei die Adressleitungsauswahlschaltung (3) und die Datenleitungsauswahlschaltung (16) in Zeilenrichtungen parallel zu der Anordnung der Kerne angeordnet sind.
  17. Eine Halbleitervorrichtung nach Anspruch 4, wobei die Vielzahl von Kernen (0~m – 1) eine Vielzahl von Blöcken aufweisen, die in Spaltenrichtungen mit einer oder zwei Spalten und in Zeilenrichtungen angeordnet sind wobei die erste und zweite Energieversorgungsleitung (8a, 8b) in Zeilenrichtungen parallel zu der Anordnung der Kerne angeordnet sind, und wobei die Energieversorgungsleitungauswahlschaltung (3) in Zeilenrichtungen parallel zu der Anordnung der Kerne angeordnet ist.
  18. Eine Halbleitervorrichtung nach Anspruch 4, wobei die Energieversorgungsleitungauswahlschaltung (3) das Potenzial der zweiten Energieversorgungsleitung zu der Decoderschaltung in einem jeden der Kerne, der durch die zweite Adressbusleitung (66) ausgewählt ist, liefert.
  19. Eine Halbleitervorrichtung nach einem der Ansprüche 1 bis 6 oder 8 bis 18, umfassend: eine Bankeinstellspeichereinstellung (110) zum Auswählen einer optionalen Anzahl von Kernen der Vielzahl von Kerne als eine erste Bank und zum Einstellen der verbleibenden Kerne als eine zweite Bank; wobei der Kernauswahlabschnitt (14, 3) konfiguriert ist, eine optionale Anzahl von Kernen aus der Vielzahl von Kernen zum Schreiben und Löschen von Daten in einer jeden der ersten und zweiten Bänke auszuwählen; wobei die Halbleitervorrichtung weiter Bankbelegtausgangsschaltungen (120A, 120B) umfasst, zum Ausgeben einer Bankbelegtausgabe, die anzeigt, dass eine der ersten und zweiten Bank in einem Datenschreib- oder Löschmodus ist, auf der Grundlage des Kernauswahlabschnitts und Daten, die in der Bankeinstellspeicherschaltung gespeichert sind; wobei der Datenschreibabschnitt (12b, 15) dazu angeordnet ist, Daten in eine ausgewählte Speicherzelle einer der ersten und zweiten Bank zu schreiben; der Datenlöschabschnitt (12b, 15) dazu angeordnet ist, Daten aus einem ausgewählten Block einer der ersten und zweiten Bank zu löschen; und der Datenleseabschnitt (14, 12a) dazu angeordnet ist, Daten aus einer der ersten und zweiten Bank, die nicht in dem Datenschreib- oder Löschmodus ist, auszulesen.
  20. Eine Halbleitervorrichtung nach einem der Ansprüche 1 bis 19, umfassend: eine erste Datenvergleicherschaltung (403b) zum Vergleichen des Stroms auf einer ersten Datenleitung, ausgewählt in einem Leseverifikationsbetrieb für ein Datenschreiben/Löschen in einem Kern der Vielzahl von Kernen, mit einem Strom einer ersten Bezugssignalleitung; eine zweite Datenvergleicherschaltung (403a) zum Vergleichen eines Stroms auf einer zweiten Datenleitung, ausgewählt in einem gewöhnlichen Datenlesebetrieb in dem anderen Kern der Vielzahl von Kernen, mit einem Strom einer zweiten Bezugssignalleitung; einen ersten und zweiten Stromquellentransistor (T1, T2) zum Ermöglichen eines Durchtritts eines konstanten Stroms durch sowohl die erste als auch die zweite Bezugssignalleitung; und eine Bezugskonstantstromquellenschaltung (501) zum parallelen Ansteuern des ersten und zweiten Stromquellentransistors.
  21. Eine Halbleitervorrichtung nach Anspruch 20, wobei die Bezugskonstantstromquellenschaltung einen Stromquellentransistor (T0) aufweist, der eine elektrisch überschreibbare, nicht flüchtige Speicherzelle ist.
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