DE60009759T2

DE60009759T2 - Signalangepasstes filter unter verwendung von vorgegebener kombinationen im zeitmultiplex-verfahren

Info

Publication number: DE60009759T2
Application number: DE60009759T
Authority: DE
Inventors: W. Paul DENT; V. Clarence ROBERTS
Original assignee: Ericsson Inc
Current assignee: Ericsson Inc
Priority date: 1999-07-01
Filing date: 2000-06-07
Publication date: 2004-07-29
Anticipated expiration: 2020-06-08
Also published as: EP1195007B1; DE60009759D1; ATE257291T1; CN1365539A; US6567483B1; AU5324100A; EP1195007A1; MY125241A; JP2003504908A; WO2001003293A1

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich im allgemein auf angepasste Filter für digital codierte Signale, und genauer auf einen angepassten Filter unter Verwendung von Vorkombinationen im Zeitmultiplex, um Energieverbrauch in Funkempfängern in Signalen im Vielfachzugriff im Codemultiplex (Code Division Multiple Access, CDMA) zu reduzieren.
HINTERGRUND DER ERFINDUNG
Die Industrie für zellulare Telefone hat in den Vereinigten Staaten ebenso wie im Rest der Welt phänomenale Schritte in kommerziellen Operationen geschafft. Wachstum in großen städtischen Gebieten hat Erwartungen bei Weitem überschritten und übertrifft die Systemkapazität. Falls sich dieser Trend fortsetzt, werden die Auswirkungen vom raschen Wachstum bald selbst die kleinsten Märkte erreichen. Es sind innovative Lösungen gefordert, um diese wachsenden Kapazitätsanforderungen zu erfüllen, ebenso wie einen Dienst hoher Qualität aufrechtzuerhalten und steigende Preise zu vermeiden.
Überall in der Welt ist es ein entscheidender Schritt in zellularen Systemen, von analoger zu digitaler Übertragung zu wechseln. Gleichermaßen wichtig ist die Auswahl eines effektiven digitalen Übertragungsschemas zum Implementieren der nächsten Generation zellularer Technologie. Des weiteren wird weithin angenommen, dass die erste Generation von persönlichen Kommunikationsnetzen (Personal Communication Networks, PCNs), die preiswerte schnurlose Telefone mit Taschengröße einsetzen, die bequem getragen und verwendet werden können, um Rufe im Haus, Büro, auf der Straße, im Auto etc. vorzunehmen und zu empfangen, durch zellulare Träger unter Verwendung der nächsten Generation von Infrastruktur digitaler zellularer Systeme und zellularen Frequenzen bereitgestellt werden. Das Schlüsselmerkmal, das von diesen neuen Systemen gefordert wird, ist erhöhte Verkehrskapazität.
Gegenwärtig wird Kanalzugriff unter Verwendung von Verfahren mit Vielfachzugriff im Frequenzmultiplex (Frequency Division Multiple Access, FDMA), Vielfachzugriff im Zeitmultiplex (Time Division Multiple Access, TDMA) und Vielfachzugriff im Codemultiplex (Code Division Multiple Access, CDMA) erreicht. In FDMA-Systemen ist ein Kommunikationskanal ein einzelnes Funkfrequenzband, in das Übertragungsleistung eines Signals konzentriert wird. Interferenz mit benachbarten Kanälen wird durch die Verwendung von Bandpassfiltern begrenzt, die Signalenergie nur innerhalb der angegebenen Frequenzbänder des Filters passieren lassen. Somit wird bei jedem Kanal, dem eine unterschiedliche Frequenz zugeordnet ist, Systemkapazität durch die verfügbaren Frequenzen ebenso wie durch Begrenzungen, die durch Kanalwiederverwendung auferlegt werden, begrenzt.
In TDMA-Systemen besteht ein Kanal aus einem Zeitschlitz in einer periodischen Folge von Zeitintervallen über die gleiche Frequenz. Jede Periode von Zeitschlitzen wird ein Rahmen genannt. Energie eines gegebenen Signals ist auf einen dieser Zeitschlitze begrenzt. Interferenz eines benachbarten Kanals wird durch die Verwendung eines Zeittors oder eines anderen Synchronisationselementes begrenzt, das nur Signalenergie passieren lässt, die in dem richtigen Zeitpunkt empfangen wird. Somit wird das Problem von Interferenz von unterschiedlichen relativen Signalstärkepegeln reduziert.
Kapazität in einem TDMA-System wird durch Komprimierung des Übertragungssignals in einen kürzeren Zeitschlitz erhöht. Als ein Ergebnis muss die Information in einer entsprechend schnelleren Häufungsrate (burst rate) übertragen werden, die den Betrag von belegtem Spektrum proportional erhöht.
Bei FDMA- oder TDMA-Systemen oder hybriden FDMA-/TDMA-Systemen ist es das Ziel sicherzustellen, dass zwei potenzielle interferierende Signale nicht die gleiche Frequenz zum gleichen Zeitpunkt belegen. Im Gegensatz dazu erlauben CDMA-Systeme Signalen, sich sowohl in Zeit als auch Frequenz zu überlappen. Somit nutzen alle CDMA-Signale das gleiche Frequenzspektrum gemeinsam. Die Vielfachzugriffssignale überlappen sich sowohl in der Frequenz- als auch der Zeitdomäne. Es werden verschiedene Aspekte von CDMA-Kommunikationen beschrieben, z. B. in "On the Capacity of a Cellular CDMA System", von Gilhousen, Jacobs, Viterbi, Weaver und Wheatly, IEEE Trans. On Vehicular Technology, Mai 1991.
In einem typischen CDMA-System wird der zu übertragende Informationsdatenstrom auf einen Datenstrom einer viel höheren Bitrate aufgepresst, der durch einen Pseudozufallsrauschcode-(PNcode) Generator generiert wird. Der Informationsdatenstrom und der Codedatenstrom einer höheren Bitrate werden typischerweise miteinander multipliziert. Diese Kombination des Informationsdatenstroms einer niederen Bitrate mit dem Codedatenstrom einer höheren Bitrate wird Kodierung oder Spreizung des Informationsdatenstromsignals genannt. Jedem Informationsdatenstrom oder Kanal wird ein eindeutiger Spreizungscode zugeordnet. Es wird eine Vielzahl von kodierten Informationssignalen auf Funkfrequenzträgerwellen übertragen und als ein zusammengesetztes Signal in einem Empfänger gemeinsam empfangen. Jedes der codierten Signale überlappt alle anderen kodierten Signale, ebenso wie rauschbezogene Signale, sowohl in Frequenz als auch Zeit. Durch Korrelation des zusammengesetzten Signals mit einem der eindeutigen Spreizungscodes wird das entsprechende Informationssignal isoliert und dekodiert.
Es gibt eine Reihe von Vorteilen, die mit CDMA-Kommunikationstechniken in Verbindung stehen. Die Kapazitätsgrenzen von CDMA-basierten zellularen Systemen werden bis zu 20 mal der von existierender analoger Technologie als ein Ergebnis der Eigenschaften eines Breitband-CDMA-Systems, wie etwa verbesserte Kodierverstärkungs-/Modulationsdichte, Sprachaktivitätsausblendung, Sektorbildung und Wiederverwendung des gleichen Spektrums in jeder Zelle hochgerechnet. CDMA ist praktisch immun gegen Mehrfachpfadinterferenz, und beseitigt Schwund und Störung, um Leistungsverhalten in städtischen Gebieten zu verbessern. CDMA-Übertragung von Sprache durch einen Kodierer hoher Bitrate stellt anspruchsvolle realistische Sprachqualität sicher. CDMA sieht auch variable Datenraten vor, was erlaubt, viele unterschiedliche Grade von Sprachqualität anzubieten. Das verwürfelte Signalformat von CDMA beseitigt Nebensprechen und macht es sehr schwierig und aufwändig, Rufe zu belauschen oder zu verfolgen, was größere Privatsphäre für Anrufer und größere Immunität gegenüber Betrug bei Sendezeit sicherstellt. In Kommunikationssystemen, die dem CDMA- oder Konzept eines "Spreizspektrums" folgen, wird das Frequenzspektrum eines Informationsdatenstroms unter Verwendung eines Codes gespreizt, der mit dem der Datensignale nicht korreliert ist. Die Codes sind auch für jeden Benutzer eindeutig. Dies ist der Grund, warum ein Empfänger, der Kenntnis über den Code des beabsichtigten Senders hat, fähig ist, das gewünschte Signal auszuwählen.
Es gibt mehrere verschiedene Techniken, um ein Signal zu spreizen. Zwei der gebräuchlichsten sind Direkt-Sequenz (Direct-Sequence, DS) und Frequenz-Springen (Frequency- Hopping, FH), von denen beide in der Technik gut bekannt sind. Gemäß der DS-Technik wird das Datensignal mit einem nichtkorrelierten Pseudozufallscode (d. h. den zuvor beschriebenen PNcode) multipliziert. Der PNcode ist eine Sequenz von Chips (Bits), die bei –1 und 1 (polar) oder 0 und 1 (nichtpolar) bewertet werden, und hat rauschartige Eigenschaften. Ein Weg, einen PNcode zu erstellen, ist mittels mindestens eines Schieberegisters. Wenn die Länge eines derartigen Schieberegisters N ist, wird die Periode T_DS durch die Gleichung T_DS = 2^N – 1 angegeben.
In einem Empfänger in einem CDMA-System wird das empfangene Signal erneut mit dem gleichen (synchronisierten) PNcode multipliziert. Da der Code aus +1-en und –1-en (polar) besteht, entfernt diese Operation den Code aus dem Signal und das ursprüngliche Datensignal bleibt übrig. Mit anderen Worten, die Entspreizungsoperation ist die gleiche wie die Spreizungsoperation.
Bezugnehmend auf 1 wird ein schematisches Diagramm eines Korrelators des Standes der Technik 10 gezeigt, der verwendet wird, um Korrelationen zwischen den letzten M empfangenen Signalabtastungen und einem M-Bit-Codewort zu berechnen. Eine M-Element-Verzögerungsleitung 11 speichert empfangene Signalabtastwerte und verschiebt sie sequenziell durch jede der M Stufen. Folglich enthalten die Verzögerungsleitungsspeicherelemente die letzten M empfangenen Signalabtastwerte. Nachdem jede neue Signalabtastung hineingeschoben ist und jede alte Signalabtastung herausgeschoben ist, werden die M Signalabtastwerte aus der Verzögerungsleitung in M Vorzeichenwechsler 13 ausgelesen, wo die M Signalabtastwerte mit +1 oder –1 gemäß den Bits b₁ ... b_M eines vorbestimmten Codes multipliziert werden, der im Codespeicher 12 gespeichert wird, mit dem eine Korrelation zu berechnen ist. Die im Vor zeichen geänderten Werte werden dann in Addierer 14 summiert, um ein Korrelationsergebnis zu erzeugen.
Im allgemeinen involviert der Prozess zum Korrelieren eines Vektors aus M Elementen A = (a1, a2, ..., aM) mit einem Vektor aus M Elementen B = (b1, b2, ..., bM) die Bildung des inneren Produkts A·B = a1·b1 + a2·b2 + ... + aM·bM. Wenn die Elemente von einem der Vektoren (z. B. B) nur binäre Werte umfassen (arithmetisch +1 oder –1), werden die Produkte, wie etwa a1·b1 zu ±a1 vereinfacht, aber der Prozess zum Addieren der M Werte ±a1, ±a2, ..., ±aM ist dennoch eine beträchtliche Anstrengung, wenn er für jeden neuen Wert eines empfangenen "a" durchgeführt werden muss.
Der Stand der Technik inkludiert viele Variationen des in 1 gezeigten Korrelators 10. Z. B. können Signalabtastungen Einzelbit- oder "hart begrenzte" Größen von nur +1 oder –1 an Stelle von Mehrfachbitgrößen sein. Die verwendeten Vorzeichenwechsler 13 sind dann typischerweise einfache XOR-Gatter. In diesem Fall kann der Addierer 14 zuerst Paare von Einzelbitwerten addieren, um M/2 Zweibit-Werte zu erhalten; M/4 Zweibit-Addierer addieren dann Zweibit-Werte, um M/4 Dreibit-Werte zu erhalten usw. Eine derartige Struktur, die als ein "Addiererbaum" bekannt ist, ist einfacher, wenn die Eingabewerte Einzelbit- an Stelle von Mehrbit-Werten sind.
Für Einzelbitwert-Signalabtastungen kann der Addiererbaum durch einen Auf-/Ab-Zähler ersetzt werden, der die M Werte abtastet und aufzählt, wenn eine +1 angetroffen wird, und abzählt, wenn eine –1 angetroffen wird. Gleichermaßen kann für Mehrbitwert-Signalabtastwerte ein paralleler Addiererbaum durch einen sequenziellen Addierer ersetzt werden, der wiederum jeden der M Werte von dem Verzögerungsleitungsspeicher extrahiert und ihn zu einem Akkumulator addiert. Im letzteren Fall muss die eingesetzte Logik M-mal so schnell wie in dem Fall eines parallelen Addierers arbeiten. Folglich gibt es einen Kompromiss zwischen der Gesamtgeschwindigkeit des Korrelators und der Komplexität der Logik. Nichtsdestotrotz ist es in jeder der oben beschriebenen Variationen des Korrelators des Standes der Technik notwendig, M Werte von neuem zu kombinieren, nachdem jede neue Signalabtastung empfangen ist. Dies kann zu einer großen Menge von Energie führen, die verbraucht wird, insbesondere wenn die Energieversorgung eine portable Versorgung ist, wie etwa eine Batterie.
Bezugnehmend auf 2 wird ein schematisches Diagramm eines anderen Korrelators des Standes der Technik 20 gezeigt, wobei dieser einen Adresszähler 21, eine Schaltmatrix 22, eine Vielzahl von Speichern 23, eine entsprechende Vielzahl von Vorzeichenwechslern 24 und einen Addiererbaum 25 hat. Jede neue Signalabtastung S(i) wird zu einer ersten Stufe 22a der Schaltmatrix 22 eingegeben, die durch den Adresszähler 21 gesteuert wird, den Eingabewert der Signalabtastung zu dem nächsten verfügbaren von Speichern 23 zu lenken, der der Speicher sein wird, der zuletzt "n" Abtastwerte zuvor verwendet wurde, um Abtastung S(i – n) zu speichern. Abtastung S(i – n) wird somit durch die neue Abtastung S(i) überschrieben. Der Zweck der Schaltmatrix 22 ist es, die Eingabeabtastungsleitungen nur mit dem Speicher zu verbinden, der durch den Adresszähler 21 ausgewählt wird, um die kapazitive Ladung auf den Eingabeleitungen zu reduzieren, und dadurch Energieverbrauch zu reduzieren, wenn bei einer hohen Abtastrate gearbeitet wird. Die erste Stufe 22a der Schaltmatrix 22 wird durch ein erstes Bit des Adresszählers 21 gesteuert, um den Eingabewert entweder zu einem ersten der Schalter einer zweiten Stufe 22b oder einem zweiten der Schalter einer zweiten Stufe 22b zu lenken. Ein zweites Bit des Adresszählers 21 betreibt die Schalter einer zweiten Stufe, um den Eingabewert zu einem von vier Schaltern einer dritten Stufe 22c zu lenken usw., bis eine letzte Stufe von Schaltern 22d den Eingabewert zu einem eindeutigen von Speichern 23 lenkt. Das erste Adresszählerbit, das verwendet wird, um Schalter 22a zu steuern, ist vorzugsweise das sich am schnellsten ändernde Adresszählerbit, während die zahlreicheren Schalter in der letzten Stufe von Schaltern 22d vorzugsweise durch das am langsamsten variierende Bit des Adresszählers 21 gesteuert werden, wobei dadurch der Energieverbrauch, der mit umschaltenden Schaltern in Verbindung steht, minimiert wird. Durch dieses Mittel merken sich die Speicher 23 die letzten "n" Eingabeabtastwerte, wobei "n" in diesem Beispiel eine Potenz von zwei ist. Natürlich kann "n" auch weniger als eine Potenz von zwei sein, und der Adresszähler 21 kann angeordnet sein, von 0 bis n – 1 zu zählen und dann auf null zurückzusetzen. Da nur ein Speicherwert in jedem Abtasttaktmoment modifiziert wird, ist der Energieverbrauch dieser Anordnung viel geringer als eine Verschiebung der Eingabewerte durch ein "n"-Stufen-Schieberegister, wo sich alle "n" Werte jeden Abtasttaktmoment ändern würden, wie etwa in dem Korrelator 10 von 1. Der Unterschied ist der, dass in dem Fall des Schieberegisters das erste Register immer die jüngste Signalabtastung S(i) enthält. In dem Korrelator 20 von 2 rotiert jedoch der Speicher, der die jüngste Signalabtastung S(i) enthält, zyklisch als "i" Inkremente, wird aber nichtsdestotrotz durch den Wert des Adresszählers 21 angezeigt.
Die zu berechnende Korrelation ergibt sich durch den Ausdruck Cn·S(i) + C(n – 1)·S(i – 1) + C(n – 2)·S(i – 2) ...+C(1)·S(i – n + 1) ... (1)wobei (C1, C2, C3, ..., C(n)) ein n-Bit-Code ist, wobei jedes Codebit einen Wert von +1 oder –1 hat. Multiplikationen mit +1 oder –1 werden einfach durch Ändern des Vorzeichens (für –1) oder nicht (für +1) unter Verwendung der Vorzeichenwechsler 24, die durch das jeweilige Codebit gesteuert werden, durchgeführt. Die Codebits werden durch einen Codegenerator (nicht gezeigt) zugeführt, der den Code derart rotieren muss, dass Cn auf den Multiplizierer in dem Vorzeichenwechsler 24 angewendet wird, der mit dem Speicher 23 verbunden ist, der die jüngste Signalabtastung S(i) enthält, was durch den Adresszähler 21 angezeigt wird. Da der Code Einzelbitwerte umfasst, ist es wünschenswert, den Code zu rotieren, an Stelle den Inhalt von Speichern 23 zu rotieren, Mehrfachbitsignalabtastungen enthalten.
Die im Vorzeichen geänderten Ausgaben von dem Vorzeichenwechsler 24 werden in dem Addiererbaum 25 addiert, der Paare zu einem Zeitpunkt addiert. Die Anzahl von Stufen des Addiererbaums 25, die erforderlich sind, um die Endkorrelationswerteausgabe zu erzeugen, ist die gleiche wie die Anzahl von Schalterstufen 22a ...22d, die benötigt werden, um einen eindeutigen von Speichern 23 zu adressieren (d. h. LOG₂(n) Stufen). Somit umfasst ein 64-Bit-Korrelator vierundsechzig Speicher 23, sechs Stufen von Eingabelenkschaltern 22 und sechs Stufen vom Addiererbaum 25, was insgesamt 32 + 16 + 8 + 4 + 2 + 1 = 63 Addierer ergibt.
Obwohl die Eingabelenkanordnung in dem Korrelator 20 von 2 beträchtliche Energieeinsparungen im Vergleich zu einem Schieberegister ergibt, ist die Anzahl von Additionen pro berechnetem Korrelationswert dennoch gleich 63. D. h. die Anzahl von Additionen wurde durch die Verwendung des Korrelators 20 von 2 nicht reduziert. Somit kann ähnlich zu dem Korrelator 10 von 1 die Anzahl von Additionen, die in dem Korrelator 20 von 2 erforderlich sind, zu großen Mengen von verbrauchter Energie führen, insbesondere, wenn die Energieversorgung eine portable Energieversorgung ist, wie etwa eine Batterie.
Außerdem kann Hintergrundmaterial in Bezug auf angepasste Filter für digital codierte Signale in den folgenden Anmel dungen gefunden werden, mit denen diese Anmeldung verwandt ist.
WO-A-00/31659, veröffentlicht am 02.06.2000, basierend auf US-Patentanmeldung Nr. 09/197,597 mit dem Titel "Reduced Power Matched Filter", eingereicht am 23. November 1998, die eine teilweise Fortsetzungspatentanmeldung von US-Patentanmeldung Nr. 08/967,444 mit dem Titel "Efficient Correlation Over a Sliding Window" ist, eingereicht am 11. November 1997, veröffentlicht als WO-A-99/24916 am 20.05.1999. Des weiteren WO-A-01/03294, veröffentlicht am 11.01.2001, basierend auf US-Patentanmeldung Nr. 09/343,468 mit dem Titel "Reduced Power Matched Filter Using Precomutation", eingereicht am 30. Juni 1999, die auch eine teilweise Fortsetzungspatentanmeldung der oben referenzierten US-Patentanmeldung Nr. 08/907,444 (WO-A-99/24916) ist. Außerdem WO-A-00/60738, veröffentlicht am 12.10.2000, basierend auf US-Patentanmeldung Nr. 09/286,503 mit dem Titel "Complex Matched Filter with Reduced Power Consumption", eingereicht am 6. April 1999, die eine teilweise Fortsetzungspatentanmeldung von US-Patentanmeldung Nr. 08/748,755 mit dem Titel "Despreading of Direct Sequence Spread Spectrum Communications Signals" ist, eingereicht am 14. November 1996, veröffentlicht als WO-A-98/21482 am 22.05.1998.
Angesichts des vorangehenden wäre es wünschenswert, einen angepassten Filter vorzusehen, der Berechnungen derart minimiert, um Energieverbrauch zu reduzieren.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß der vorliegenden Erfindung wird, wie in den angefügten Ansprüchen definiert, eine Technik zum Korrelieren eines Stroms von Signalabtastwerten mit einem vorbestimmten Binärcode mit einer Vielzahl von Binärcodebits vorgesehen. In ei ner Ausführungsform wird die Technik durch Bilden von Vorkombinationen von Gruppen der Signalabtastwerte in dem Strom und dann sequenzielles Ordnen der Vorkombinationen realisiert. Die Anzahl von gebildeten Vorkombinationen ist typischerweise gleich zwei der Potenz der Anzahl von Signalabtastwerten in den Gruppen von Signalabtastwerten. Die Anzahl von gebildeten Vorkombinationen kann jedoch auch gleich zwei der Potenz der Anzahl von Signalabtastwerten in den Gruppen von Signalabtastwerten geteilt durch zwei, oder eine Vielheit von anderen Zahlen sein. Ungeachtet dessen werden die Vorkombinationen vorzugsweise sequenziell in Zeitschlitze über einen Verteilungsbus geordnet.
Besondere der sequenziell geordneten Vorkombinationen werden basierend auf besonderen Kombinationen der Vielzahl von Binärcodebits ausgewählt. Z. B. kann jede der besonderen der sequenziell geordneten Vorkombinationen durch Dekodieren einer entsprechenden Gruppen der Vielzahl von Binärcodebits ausgewählt werden. Die Gruppe der Vielzahl von Binärcodebits wird vorzugsweise durch ein Gatter oder eine Verriegelung dekodiert, die dann eine besondere ausgewählte der zeitweilig geordneten Vorkombinationen weiterleitet.
Die besonderen gewählten der sequenziell geordneten Vorkombinationen werden dann addiert, um eine Korrelation zu bilden. Die besonderen ausgewählten der sequenziell geordneten Vorkombinationen werden vorzugsweise durch arithmetische kombinierende Schaltungen addiert, die typischerweise Vorzeichenwechsler zum Wechseln des Vorzeichens der ausgewählten der sequenziell geordneten Vorkombinationen basierend auf den Werten von besonderen der Vielzahl von Binärcodebits inkludieren.
In Übereinstimmung mit anderen Aspekten der vorliegenden Erfindung können die arithmetischen kombinierenden Schaltungen die besonderen ausgewählten der sequenziell geordneten Vorkombinationen mit verzögerten Teilsummen addieren, um nichtverzögerte Teilsummen zu erhalten. Es können Verzögerungselemente verwendet werden, um die nichtverzögerten Teilsummen zu verzögern, um die verzögerten Teilsummen zu erzeugen. Die Verzögerungselemente werden vorzugsweise in eine Anzahl von separat getakteten Bänken von Verzögerungselementen unterteilt. Falls z. B. der Strom von Signalabtastwerten bei einer Rate vorgelegt wird, die durch einen Abtastratentakt einer besonderen Frequenz bestimmt wird, wird jede Bank von Verzögerungselementen vorzugsweise mit einer jeweiligen Phase eines Mehrphasentakts getaktet, abgeleitet durch Unterteilen der besonderen Frequenz dessen Abtastratentakts durch die Anzahl von Bänken. Die Anzahl von Bänken von Verzögerungselementen ist vorzugsweise gleich der Anzahl von Signalabtastwerten in den Gruppen von Signalabtastwerten.
In Übereinstimmung mit weiteren Aspekten der vorliegenden Erfindung können der Strom von Signalabtastwerten ebenso wie die Vielzahl von vorbestimmten Binärcodebits in reeller oder komplexer Form vorliegen. Falls der Strom von Signalabtastwerten und die Vielzahl von vorbestimmten Binärcodebits in komplexer Form sind, werden Vorkombinationen von Teilgruppen von Gruppen von reellen und imaginären Teilen der komplexen Signalabtastwerte gebildet. Die Vorkombinationen werden sequenziell geordnet und basierend auf bestimmten Kombinationen der Vielzahl von komplexen Binärcodebits ausgewählt. Eine erste Hälfte der gewählten sequenziell geordneten Vorkombinationen werden addiert, um einen reellen Teil einer komplexen Korrelation zu bilden, und eine zweite Hälfte der gewählten sequenziell geordneten Vorkombinationen werden addiert, um einen imaginären Teil der komplexen Korrelation zu bilden. Die arithmetischen kombinierenden Schaltungen, die typischerweise verwendet werden, um die gewählten sequenziell geordneten Vorkombinationen zu kombinieren, sind vorzugsweise im Zeitmultiplex, um die erste Hälfte der gewählten sequenziell geordneten Vorkombinationen in gegebenen Zeitmomenten zu addieren, und um die zweite Hälfte der gewählten sequenziell geordneten Vorkombinationen in dazwischenkommenden Zeitmomenten zu addieren.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Um ein vollständigeres Verstehen der vorliegenden Erfindung zu erleichtern, wird nun Bezug auf die angefügten Zeichnungen genommen. Diese Zeichnungen sollten nicht als die vorliegende Erfindung begrenzend ausgelegt werden, sondern sind nur gedacht, beispielhaft zu sein.
1 ist ein schematisches Diagramm eines ersten Korrelators des Stands der Technik, der keine Vorkombinationen berechnet.
2 ist ein schematisches Diagramm eines zweiten Korrelators des Stands der Technik, der keine Vorkombinationen berechnet.
3 ist ein schematisches Diagramm eines Korrelators, der Vorkombinationen von Signalabtastwerten in Übereinstimmung mit der vorliegenden Erfindung zeit-multiplext.
DETAILLIERTE BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM
Bezugnehmend auf 3 wird ein Korrelator 100 gezeigt, der Vorkombinationen von Signalabtastwerten in Übereinstimmung mit der vorliegenden Erfindung zeit-multiplext. Der Korrelator 100 umfasst ein Eingangsregister 101, einen Vorkombinierer 102, einen Zeit-Multiplexer 103, eine Vielzahl von Zeit-Gattern oder Verriegelungen 104, einen Zeiteinstellungsgenerator 105 und kombinierende Schaltungen 106.
Das Eingangsregister 101, welches in diesem Beispiel ein Eingangsregister mit vier Stufen ist, empfängt sequenziell Signalabtastwerte S(i), die reelle oder komplexe Werte sein können. Somit enthält Eingangsregister 101 die letzten vier empfangenen Signalabtastwerte, wobei S1 = S(i), S2 = S(i – 1), S3 = S(i – 2) und S4 = S(i – 3) sind.
Das Eingangsregister 101 stellt die vier Signalabtastwerte (d. h. S1, S2, S3 und S4) dem Vorkombinierer 102 bereit, der Vorkombinationen der vier Signalabtastwerte bildet. Angenommen, dass die vier Signalabtastwerte reelle Werte sind, gibt es 16 mögliche Kombinationen von Vorzeichen + und -, die angewendet werden können, um die vier Signalabtastwerte zu kombinieren. Die Hälfte der Kombinationen sind jedoch einfach die Negative der anderen Hälfte, sodass nur acht gebildet werden müssen. Eine Technik zum Bilden dieser Vorkombinationen unter Verwendung nur einer Addition pro Kombination durch eine Grey-Code-Ordnung der Muster von Vorzeichen + und – wird in der zuvor referenzierten Patentanmeldung WO-A-99/24916 beschrieben. Somit ist der Korrelator 100 von 3 auch für zwei komplexe Signalabtastwerte betriebsfähig (vier reelle Werte).
Die Vorkombinationen, die durch den Vorkombinierer 102 gebildet werden, bezeichnet durch p1, p2, ..., p8 in dem beispielhaften Fall von 8 Vorkombinationen, werden auf einer einzelnen Ausgangsleitung oder Bus durch den Zeitmultiplexer 103 zeit-multiplext. Obwohl 3 einen speziellen Zeitmultiplexer 103 zum Zeit-Multiplexen der Vorkombinationen p1, p2, ..., p8 zeigt, derart, dass sie sequenziell in einer bekannten Reihenfolge an dem Ausgang des Zeit-Multiplexers 103 erscheinen, wird ein Durchschnittsfachmann erkennen, dass der Vorkombinierer 102 und der Zeit-Multiplexer 103 kombiniert werden könnten, wobei der Vorkombinierer 102 jede separate Vorkombination in einer sequenziellen zeitlichen Reihenfolge berechnet und ausgibt. Z. B. könnte der Vorkombinierer 102 p1 berechnen und ausgeben, dann p2 berechnen und ausgeben etc.
In den zuvor referenzierten Patentanmeldungen WO-A-99/24916 und WO-A-01/03294 würden bestimmte der Vorkombinationen p1, p2, ..., p8 nun für eine weitere Kombination in den kombinierenden Schaltungen 106 gewählt, um eine vollständige 64-Abtastkorrelation zu erhalten. Falls z. B. der Vorkombinierer 102 vier reelle Signalabtastwerte zu einem Zeitpunkt zusammen kombiniert, dann müssen 16 der Vier-Abtastwert-Vorkombinationen gewählt und weiter in den kombinierenden Schaltungen 106 kombiniert werden, um eine 64-Abtastkorrelation zu bilden. Somit haben die kombinierenden Schaltungen 106 1/4 der Komplexität von Korrelatoren des Stands der Technik für reelle Signalabtastwerte. In einem Beispiel eines komplexen Korrelators müssen, falls der Vorkombinierer 102 Vorkombinationen der reellen oder imaginären Teile von zwei aufeinanderfolgenden komplexen Signalabtastwerten bildet, die kombinierenden Schaltungen 106 dann nur 32 weitere Kombinationen von ausgewählten Vorkombinationen, um einen reellen Korrelationswert und 32 weitere Kombinationen von ausgewählten Vorkombinationen berechnen, um einen imaginären Korrelationswert zu erhalten. Wie in dem Fall einer reellen Signalabtastung haben die kombinierenden Schaltungen 106 nur 1/4 der Komplexität von komplexen 64-Abtastkorrelatoren, die vier reelle 64-Abtastkorrelationen bilden müssen. Ein Teil dieses Faktors einer vierfachen Verbesserung gegenüber dem Stand der Technik entspricht den Unterweisungen in zuvor referenzierten Patentanmeldungen WO-A-98/21482 und WO-A-00/60738. Der andere Teil des Faktors einer vierfachen Verbesserung gegenüber dem Stand der Technik wird durch die Vorkombination von Paaren von komplexen Signalabtastwerten erhalten.
In Übereinstimmung mit der vorliegenden Erfindung werden Vorkombinationen für ein weiteres Kombinieren in den kombinierenden Schaltungen 106 durch Zeit-Ausblendung der Vorkombinationen unter Verwendung der Vielzahl von Zeit-Gattern oder Verriegelungen 104 und des Zeitgenerators 105 ausgewählt. D. h. der Zeiteinstellungsgenerator 105 generiert Zeiteinstellungssignale für jedes der Zeit-Gatter 104 derart, um Vorkombinationen, die auf dem zeit-multiplexten Ausgangsbus des Zeit-Multiplexers 103 vorhanden sind, zu ermöglichen, die Zeit-Gatter 104 und zu den kombinierenden Schaltungen 106 zu durchlaufen. In dem beispielhaften Fall der 8 Vorkombinationen p1, p2, ..., p8 werden diese 8 Vorkombinationen in ein Rahmenformat eines 8-Schlitz-Zeitmultiplex-Verfahrens (time division multiplex, TDM) zeit-multiplext, das sich in einer Implementierung bei der Eingangsabtastrate (komplexe Abtastrate für komplexe Abtastungen, d. h. Eingabe für jede zwei reelle Werte) wiederholt. Während jedes Zeitschlitzes generiert der Zeiteinstellungsgenerator 105 Ausblendungs- oder Verriegelungsimpulse für ein entsprechendes Zeit-Gatter 104. Somit hat der Zeiteinstellungsgenerator 105 vorzugsweise Zugriff auf einen 8 × Abtastratentakt. Der Zeitschlitz, während dessen jeder Gatter-/Verriegelungsimpuls generiert wird, ist eine Funktion von Teilgruppen von Bits des Codes, gegen den die Signalabtastungen korreliert werden, wie in zuvor referenzierten Patentanmeldungen WO-A-00/31659, WO-A-01/03294 und WO-A-99/24916 beschrieben wird.
Da unterschiedliche Vorkombinationen auf dem Bus in dem gleichen Zeitpunkt nicht vorhanden sind, sondern zusammen kombiniert werden müssen, werden die ausgewählten Vorkombinationen vorzugsweise in einem Halteregister verriegelt, sodass sie den kombinierenden Schaltungen 106 in dem gleichen Zeitpunkt vorgelegt werden können. Für eine Operation bei der maximal möglichen Geschwindigkeit kann doppelte Pufferung erforderlich sein, sodass verriegelte Vorkombinationen zu einem zwei ten Halteregister übertragen werden können, wo sie für eine gesamte Abtastperiode bleiben werden, um den kombinierenden Schaltungen 104 Zeit für Ripple-Übertrag und dergleichen bereitzustellen. Alternativ können die kombinierenden Schaltungen 106 unter Verwendung schneller Logik aufgebaut sein, die Kombinationen während 1/8 einer Abtasttaktperiode durchführen kann. Die schnelle Logik würde vorzugsweise Energie nur während diesem 1/8 der Abtasttaktperiode verbrauchen und für den Rest der Abtasttaktperiode abgeschaltet sein. Z. B. kann die schnelle Logik unter Verwendung eines so genannten BiCMOS-Siliziumchip-Herstellungsprozesses bipolare emitter-gekoppelte Logik (Bipolar Emitter Coupled Logic, ECL) sein, die durch Lenken eines Stroms von Stromquellen zu einem oder einem anderen Ausgang eines Gatters arbeitet, um eine binäre Null oder Eins darzustellen. Somit können Stromquellen außer während des 1/8 der Abtasttaktperiode deaktiviert sein, oder nur für die Zeit, während der die Logik arbeiten muss. Dies ist der energieeffizienteste Weg, um CMOS-Logik und bipolare Logik in einem einzelnen Chip unter Verwendung eines B-CMOS-Prozesses zu kombinieren.
Die kombinierenden Schaltungen 106 können eine aus einer Reihe von Formen annehmen, von denen einige in zuvor referenzierten Patentanmeldungen WO-A-01/03294, WO-A-00/31659 und WO-A-99/24916 beschrieben werden. Z. B. können die kombinierenden Schaltungen 106 ein Addiererbaum sein, wie in der zuvor referenzierten Patentanmeldung WO-A-01/03294 beschrieben wird. Wenn +/– Symmetrie verwendet wurde, um die Anzahl von gebildeten Vorkombinationen zu halbieren, wird in dieser besonderen Anmeldung das letzte Vorzeichen zuerst auf ausgewählte Vorkombinationen unter Verwendung ausgewählter Bits des Codes, gegen den die Signalabtastungen korreliert werden, angewendet. Die im Vorzeichen geänderten ausgewählten Vorkombinationen werden dann einfach unter Verwendung eines Addie rerbaums, wie etwa eines binäre Addiererbaums addiert, der Paare kombiniert, dann Paare von kombinierten Paaren usw.
Für einen komplexen Korrelator umfasst der Addiererbaum einen ersten Addiererbaum zum Bilden des reellen Teils einer gewünschten Korrelation, und einen zweiten Addiererbaum zum Bilden des imaginären Teils einer gewünschten Korrelation. Alternativ kann der gleiche Addiererbaum für sowohl den reellen Teil als auch den imaginären Teil durch Auswählen zuerst als seine Eingaben der Vorkombinationen, die weiter kombiniert werden müssen, um den reellen Teil des Korrelationsergebnisses zu bilden, und dann Auswählen als seine Eingaben der Vorkombinationen, die weiter kombiniert werden müssen, um den imaginären Teil des Korrelationsergebnisses zu bilden, verwendet werden.
Alternativ können die kombinierenden Schaltungen 106 von dem sequenziellen Kombinationstyp sein, wie etwa in der zuvor referenzierten Patentanmeldung WO-A-00/31659 beschrieben wird. In dieser besonderen Anmeldung wird eine erste gewählte und im Vorzeichen geänderte Vorkombination eine Abtastperiode verzögert und zu einer zweiten gewählten und im Vorzeichen geänderten Vorkombination addiert, wobei das Ergebnis dann weiter verzögert und zu einer dritten gewählten und im Vorzeichen geänderten Vorkombination addiert wird. In jeder Stufe stellt der Inhalt der Verzögerungselemente Teilsummen für eine zukünftige vollständige Korrelation dar, während die Ausgabe des letzten Addierers die gegenwärtige vollständige Korrelation ist. Somit können die kombinierenden Schaltungen 106 in dem Korrelator 100 von 3 Verzögerungs- oder Speicherelemente 106a für eine Verzögerung von Vorkombinationen oder Summen davon umfassen.
Für einen komplexen Korrelator kann die Hälfte der Zeit-Gatter oder Verriegelungen 104 Vorkombinationen auswählen, die weiter zu kombinieren sind, um den reellen Teil einer gewünschten Korrelation zu bilden, während die andere Hälfte der Zeit-Gatter oder Verriegelungen 104 Vorkombinationen auswählen kann, die weiter zu kombinieren sind, um den imaginären Teil einer gewünschten Korrelation zu bilden. Wie in der zuvor referenzierten Patentanmeldung WO-A-00/31659 beschrieben, können sequenzielle kombinierende Schaltungen vorteilhafter Weise in getrennte kombinierende Schaltungen gesplittet werden, die zu einer bestimmten Phase eines Teilabtastratentakts arbeiten. Z. B. würden in einem reellen Korrelator, der Gruppen von vier reellen Werten gemeinsam vorkombiniert, die kombinierenden Schaltungen 106 vier Mengen von kombinierenden Schaltungen umfassen, jede zum Kombinieren von 16 Werten, wobei jede nur für 1/4 der Zeit arbeitet. D. h. eine erste kombinierende Schaltung würde für Abtasttaktmomente 1, 5, 9, 13, ... arbeiten, eine zweite kombinierende Schaltung würde für Abtasttaktmomente 2, 6, 10, 14, ... arbeiten usw.
Zu diesem Punkt sollte vermerkt werden, dass, wie in der zuvor referenzierten Patentanmeldung WO-A-99/24916 beschrieben, die Bildung von Vorkombinationen von einmal pro Abtastperiode zu einmal pro vier Abtastperioden oder im allgemeinen einmal pro L Abtastperioden reduziert werden kann, falls L Abtastungs-Vorkombinationen gebildet werden. Wenn dies geschieht, kann jede L-te Korrelation, z. B. Korrelation Nummer nL, wobei n eine ganze Zahl ist, durch weiteres Kombinieren nur von Vorkombinationen von L Abtastungen kalkuliert werden. Korrelationen jedoch, die mit 4n + 1 nummeriert sind, erfordern eine Vorkombination der drei ältesten Abtastungen in dem Korrelationsfenster und einer neuen zu addierenden Abtastung, Korrelationen, die mit 4n + 2 nummeriert sind, erfordern eine Vorkombination der zwei ältesten Abtastungen in dem Korrelationsfenster und der zwei neuesten zu addierenden Abtastungen, und Korrelationen, die mit 4n + 3 nummeriert sind, erfordern eine Vorkombination der ältesten Abtastung in dem Korre lationsfenster und der drei neuesten zu addierenden Abtastungen sind, um den Start und das Ende von "Filets" abzuschließen.
Der Korrelator 100 kann ferner bei dem Konzept, das in der zuvor referenzierten Patentanmeldung WO-A-99/24916 beschrieben wird, verbessert werden, falls Vorkombinationen, die durch Vorkombinierer 102 berechnet und durch Zeit-Multiplexer 103 zeit-multiplext werden, die Start- und Endfilets inkludieren. Z. B. würde ein reeller 64-Abtastungskorrelator, der 8 Vorkombinationen von vier reellen Werten S(i), S(i – 1), S(i – 2) und S(i – 3) verwendet, auch die folgenden Vorkombinationen bilden und zeit-multiplexen: C64·S(i) C64·S(i) + C63·S(i – 1) C64·S(i) + C63·S(i – 1) + C62·S(i – 2)und
C3·S(i) + C2·S(i – 1) + C1·S(i – 2) C2·S(i) + C1·S(i – 1) C1·S (i)
Diese sechs Vorkombinationen können durch Verwendung von lediglich S(i) an Stelle von C64·S(i) und C1·S(i) auf fünf reduziert werden, wobei die Vorzeichen C64 und C1 innerhalb der kombinierenden Schaltungen 106 angewendet werden. Somit kann bei dem zusätzlichen Aufwand von Bilden und Zeit-Multiplexen von 13 oder 14 Vorkombinationen an Stelle von nur 8 die Rate, bei der die Vorkombinationen zu bilden sind, um vier reduziert werden, d. h. die Vorkombinationen werden nur aktualisiert, falls Index "i" ein Vielfaches von vier ist. Dazwischen können die kombinierenden Schaltungen 106 vier aufeinanderfolgende Korrelationen aus den gebildeten Vorkombinatio nen berechnen, inkludierend die Start- und Endfilets, die für die drei Korrelationen benötigt werden, die nicht auf eine Vier-Abtastungsgrenze fallen.
Gemäß der vorliegenden Erfindung somit können beliebige Korrelatoren, die Auswahl unter mehrfachen vorberechneten Quantitäten verwenden, wie etwa z. B. die Korrelatoren, die in den zuvor referenzierten US-Patentanmeldungen WO-A-01/03294, WO-A-00/31659 und WO-A-99/24916 beschrieben werden, durch Zeit-Multiplexen der vielfachen vorberechneten Quantitäten auf eine einzelne Leitung oder Bus, gefolgt durch Zeit-Ausblendung, um gewisse der vielfachen vorberechneten Quantitäten von dem Bus auszuwählen, als eine Alternative zu Auswahlschaltern implementiert werden. Eine Verbesserung in der Form von reduziertem Energieverbrauch wird typischerweise durch die Verwendung der Funktionen für Zeit-Multiplexen und Zeit-Ausblendung realisiert.
Zu diesem Punkt sollte vermerkt werden, dass in einigen Implementierungen die Verwendung von Mehrpol-Auswahlschaltern dennoch die beste Wahl darstellen kann. Die Verwendung von Zeit-Multiplexen und Zeit-Ausblendung stellt daher nicht automatisch den besten Modus zum Implementieren derartiger Korrelatoren dar, da die Wahl typischerweise von den Charakteristika des Halbleiter-Herstellungsprozesses, der verwendet wird, um den Korrelator herzustellen, von der gewünschten Geschwindigkeit oder Abtastrate des Korrelators ebenso wie von anderen Parametern des Korrelators, die durch einen Durchschnittsfachmann gewichtet werden können, abhängt. Es sollte auch vermerkt werden, dass obwohl 3 im Zusammenhang mit dem Korrelator 100 beschrieben wird, der ausschließlich mit Hardware implementiert wird, einige, wenn nicht alle, der Konzepte der vorliegenden Erfindung durch eine oder mehr Berechnungsvorrichtungen implementiert werden können, die gemäß Instruktionen von einem oder mehr Softwareprogrammen arbei ten, die in einer gewissen Form eines Speicher- bzw. Übertragungsmediums gespeichert oder übertragen werden.
Angesichts des Vorangehenden kann leicht verstanden werden, dass ein verbesserter angepasster Filter für reelle oder komplexe Signalabtastwerte offengelegt wird. Der verbesserte angepasste Filter empfängt an seinem Eingang einen Strom von reellen oder komplexen Signalabtastwerten, wobei ein neuer Abtastwert in jeder aufeinanderfolgenden Periode eines Abtastratentakts empfangen wird. Für jede neue Abtastwerteingabe wird ein vollständiger Korrelationswert ausgegeben, dessen Wert die Korrelation zwischen den letzten N Eingabeabtastungen und einem gegebenen reellen oder komplexen Codewort von N digitalen Symbolen ist. Der verbesserte angepasste Filter berechnet die aufeinanderfolgenden Korrelationen in jeder neuen Abtasttaktperiode auf eine Art und Weise, die beträchtlich weniger als N Multiplikations-Additions-Operationen pro Korrelationswert erfordert, durch Bildung von Vorkombinationen einer begrenzten Anzahl von aufeinanderfolgenden Eingabeabtastwerten, wobei die Vorkombinationen von den gegebenen N digitalen Symbolen unabhängig sind. Die Vorkombinationen werden zeit-multiplext und mittels eines Busses zu einer Anzahl von kombinierenden Schaltungen verteilt. Es werden Ausblendungstakte zu Zeitpunkten abhängig von einer Kombination der gegebenen N digitalen Symbolen generiert, um von dem Bus gewisse Vorkombinationen auszuwählen, die unter Verwendung der kombinierenden Schaltungen weiter kombiniert werden In einer beispielhaften Implementierung zum Korrelieren von reellen Werten wird eine Anzahl L von aufeinanderfolgenden Eingabewerten vorkombiniert, um 2^L-1 Vorkombinationen zu erzeugen, die auf einen Bus zeit-multiplext werden. Es wird eine Anzahl von N/L Ausblendungstakten in Zeitpunkten abhängig von einer Teilgruppe von L Symbolen eines gegebenen reellen Codeworts generiert, wobei jeder Ausblendungstakt verwen det wird, um von dem Bus in dem geeigneten Zeitpunkt eine der zeit-multiplexten Vorkombinationen auszuwählen, die unter Verwendung der kombinierenden Schaltungen weiter kombiniert wird.
In einer beispielhaften Implementierung zum Korrelieren komplexer Werte werden acht Vorkombinationen von zwei aufeinanderfolgenden komplexen Eingabeabtastungen Sr(i), Si(i) und Sr(i – 1), Si(i – 1) wie folgt gebildet: Sr(i) + Sr(i – 1) Sr(i) – Sr(i – 1) Si(i) + Si(i – 1) Si(i) – Si(i – 1) Sr(i) + Si(i – 1) Sr(i) – Si(i – 1) Si(i) + Sr(i – 1) und Si(i) – Sr(i – 1),die dann auf einem Bus zeit-multiplext werden. Es werden Ausblendungstakte in Zeitpunkten abhängig von gegebenen komplexen Codebits Cr(2k), Cr(2k + 1), Ci(2k) und Ci(2k + 1) generiert, wobei jeder Ausblendungstakt verwendet wird, um von dem Bus in dem geeigneten Zeitpunkt eine der zeit-multiplexten Vorkombinationen auszuwählen, die unter Verwendung von kombinierenden Schaltungen weiter kombiniert wird. Der Ausblendungstakt, der abhängig von gegebenen komplexen Codebits Cr(2k), Cr(2k + 1), Ci(2k) und Ci(2k + 1) generiert wird, wird verwendet, um eine Vorkombination auszuwählen, die in einer kombinierenden Schaltung k weiter zu kombinieren ist. Die Ausgabe von einer kombinierenden Schaltung N/2 – 1 ist eine komplexe N-Abtastungskorrelation, die daher unter Verwendung von nur N/2 – 1 kombinierenden Schritten an Stelle der mindestens N – 1 kombinierenden Schritte des Standes der Technik gebildet wurde.
Die vorliegende Erfindung ist durch die hierin beschriebenen speziellen Ausführungsformen nicht im Bereich zu begrenzen. Tatsächlich werden aus der vorangehenden Beschreibung und begleitenden Zeichnungen zahlreiche Modifikationen der vorliegenden Erfindung, wie in den angefügten Ansprüchen definiert, einem Durchschnittsfachmann offensichtlich sein.

Claims

Ein angepasster Filter zum Korrelieren eines Stroms von Signalabtastwerten mit einem vorbestimmten Binärcode mit einer Vielzahl von Binärcodebits, gekennzeichnet dadurch, dass er umfasst: einen Vorkombinierer (102) zum Bilden von Vorkombinationen von Gruppen der Signalabtastwerte in dem Strom; einen Zeit-Multiplexer (103) zum sequenziellen Ordnen der Vorkombinationen; eine Vielzahl von Gattern (104) zum Weitergeben ausgewählter der zeitweilig geordneten Vorkombinationen, wobei die sequenziell geordneten Vorkombinationen basierend auf besonderen Kombinationen der Vielzahl von Binärcodebits ausgewählt werden; und arithmetische kombinierende Schaltungen (106) zum Kombinieren der ausgewählten der sequenziell geordneten Vorkombinationen, um eine Korrelation zu bilden.
Ein angepasster Filter zum Korrelieren eines Stroms von komplexen Signalabtastwerten mit einem vorbestimmten komplexen Binärcode mit einer Vielzahl von komplexen Binärcodebits, gekennzeichnet dadurch, dass er umfasst: einen Vorkombinierer (102) zum Bilden von Vorkombinationen von Teilgruppen von Gruppen von reellen und imaginären Teilen der komplexen Signalabtastwerte in dem Strom; einen Zeit-Multiplexer (103) zum sequenziellen Ordnen der Vorkombinationen; eine Vielzahl von Gattern (104) zum Weitergeben ausgewählter der sequenziell geordneten Vorkombinationen, wobei die sequenziell geordneten Vorkombinationen basierend auf besonderen Kombinationen der Vielzahl von komplexen Binärcodebits ausgewählt werden; und arithmetische kombinierende Schaltungen (106) zum Addieren einer ersten Hälfte der ausgewählten der sequenziell geordneten Vorkombinationen, um einen reellen Teil einer komplexen Korrelation zu bilden, und zum Addieren einer zweiten Hälfte der ausgewählten der sequenziell geordneten Vorkombinationen, um einen imaginären Teil der komplexen Korrelation zu bilden.
Angepasster Filter nach Anspruch 1 oder 2, gekennzeichnet dadurch, dass die Vorkombinationen in Zeitschlitze über einen Verteilungsbus sequenziell geordnet sind.
Angepasster Filter nach Anspruch 1, gekennzeichnet dadurch, dass jedes aus der Vielzahl von Gattern durch eine Gruppe der Vielzahl von Binärcodebits gesteuert wird.
Angepasster Filter nach Anspruch 2, gekennzeichnet dadurch, dass jedes aus der Vielzahl von Gattern durch eine Gruppe der Vielzahl von komplexen Binärcodebits gesteuert wird.
Angepasster Filter nach Anspruch 1 oder 2, gekennzeichnet dadurch, dass die Anzahl von gebildeten Vorkombinationen gleich zwei bis zur Potenz der Anzahl von Signalabtastwerten in den Gruppen von Signalabtastwerten ist.
Angepasster Filter nach Anspruch 1 oder 2, gekennzeichnet dadurch, dass die Anzahl von gebildeten Vorkombinationen gleich zwei bis zur Potenz der Anzahl von Signalabtastwerten in den Gruppen von Signalabtastwerten geteilt durch zwei ist.
Angepasster Filter nach Anspruch 1, gekennzeichnet dadurch, dass die arithmetischen kombinierenden Schaltungen Vorzeichenwechsler zum Wechseln des Vorzeichens der ausgewählten der sequenziell geordneten Vorkombinationen basierend auf den Werten von besonderen aus der Vielzahl von Binärcodebits inkludieren.
Angepasster Filter nach Anspruch 2, gekennzeichnet dadurch, dass die arithmetischen kombinierenden Schaltungen Vorzeichenwechsler zum Wechseln des Vorzeichens der ausgewählten der sequenziell geordneten Vorkombinationen basierend auf den Werten von besonderen aus der Vielzahl von komplexen Binärcodebits inkludieren.
Angepasster Filter nach Anspruch 1 oder 2, gekennzeichnet dadurch, dass die arithmetischen kombinierenden Schaltungen Verzögerungs- oder Speicherelemente inkludieren.
Angepasster Filter nach Anspruch 10, gekennzeichnet dadurch, dass der Strom von Signalabtastwerten bei einer Rate präsentiert wird, die durch einen Abtastratentakt einer besonderen Frequenz bestimmt wird, wobei die Verzögerungselemente in eine Zahl von Bänken von Verzögerungselementen unterteilt sind, wobei jede Bank mit einer jeweiligen Phase eines Mehrphasentakts getaktet wird, der durch Unterteilen der besonderen Frequenz des Abtastratentakts durch die Zahl von Bänken abgeleitet wird.
Angepasster Filter nach Anspruch 11, gekennzeichnet dadurch, dass die Zahl von Bänken gleich der Zahl von Signalabtastwerten in den Gruppen von Signalabtastwerten ist.
Angepasster Filter nach Anspruch 2, gekennzeichnet dadurch, dass die arithmetischen kombinierenden Schaltungen im Zeitmultiplex sind, um die ersten Hälfte der ausgewählten der sequenziell geordneten Vorkombinationen in gegebenen Zeitmomenten zu kombinieren, und um die zweite Hälfte der ausgewählten der sequenziell geordneten Vorkombinationen in zwischenliegenden Zeitmomenten zu kombinieren.
Verfahren zum Korrelieren eines Stroms von Signalabtastwerten mit einem vorbestimmten Binärcode mit einer Vielzahl von Binärcodebits, gekennzeichnet dadurch, dass das Verfahren die Schritte umfasst: Bilden von Vorkombinationen von Gruppen der Signalabtastwerte in dem Strom (102); sequentielles Ordnen der Vorkombinationen (103); Auswählen besonderer der sequenziell geordneten Vorkombinationen, wobei die besonderen der sequenziell geordneten Vorkombinationen basierend auf besonderen Kombinationen der Vielzahl von Binärcodebits (104) ausgewählt werden; und Addieren der besonderen ausgewählten der sequenziell geordneten Vorkombinationen, um eine Korrelation (106) zu bilden.
Verfahren nach Anspruch 14, gekennzeichnet dadurch, dass es den Schritt zum sequenziellen Ordnen der Vorkombinationen in Zeitschlitze über einen Verteilungsbus umfasst.
Verfahren nach Anspruch 14, gekennzeichnet dadurch, dass es den Schritt zum Auswählen jeder der besonderen der sequenziell geordneten Vorkombinationen durch Dekodieren einer entsprechenden Gruppe der Vielzahl von Binärcodebits umfasst.
Gegenstand einer Herstellung zum Korrelieren eines Stroms von Signalabtastwerten mit einem vorbestimmten Binärcode mit einer Vielzahl von Binärcodebits, gekennzeichnet dadurch, dass der Gegenstand einer Herstellung umfasst: ein computerlesbares Speichermedium; und Computerprogrammierung, die auf dem Speichermedium gespeichert ist; wobei die gespeicherte Computerprogrammierung konfiguriert ist, von dem computerlesbaren Speichermedium durch mindestens einen Computer lesbar zu sein und dadurch den mindestens einen Computer zu veranlassen, zu arbeiten um: Vorkombinationen von Gruppen der Signalabtastwerte in dem Strom (102) zu bilden; die Vorkombinationen (103) sequenziell zu ordnen; besondere der sequenziell geordneten Vorkombinationen auszuwählen, wobei die besonderen der sequenziell geordneten Vorkombinationen basierend auf besonderen Kombinationen aus der Vielzahl von Binärcodebits (104) ausgewählt werden; und die besonderen ausgewählten der sequenziell geordneten Vorkombinationen zu kombinieren, um eine Korrelation (106) zu bilden.
Gegenstand einer Herstellung nach Anspruch 17, gekennzeichnet dadurch, dass der mindestens eine Computer arbeitet um: Vorkombinationen in Zeitschlitze über einen Verteilungsbus sequenziell zu ordnen.
Gegenstand einer Herstellung nach Anspruch 17, gekennzeichnet dadurch, dass der mindestens eine Computer arbeitet um: jede der besonderen der sequenziell geordneten Vorkombinationen durch Dekodieren einer entsprechenden Gruppe aus der Vielzahl von Binärcodebits auszuwählen.