DE60126879T2

DE60126879T2 - Anzeigegerät mit aktiver Matrix

Info

Publication number: DE60126879T2
Application number: DE60126879T
Authority: DE
Inventors: Graham Andrew Cutteslowe Cairns; Michael James Sandford-on-Thames Brownlow
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-09-14
Filing date: 2001-09-12
Publication date: 2007-11-15
Anticipated expiration: 2021-09-13
Also published as: US20020030653A1; GB2367176A; KR20020021346A; JP4124582B2; EP1191513A3; TW522358B; GB0022509D0; EP1191513A2; KR100468339B1; EP1191513B1; JP2002140053A; DE60126879D1; US6806854B2

Description

Die Erfindung betrifft eine Anzeige mit aktiver Matrix.
In diesem Zusammenhang umfasst der Ausdruck „Anzeige" nicht nur Vorrichtungen, die unmittelbar von einem Betrachter betrachtet werden können, sondern ebenso Geräte zum Erzeugen oder Modulieren von Licht für weitere Zwecke wie z. B. eine optische Verarbeitung. Deshalb werden aktive oder Licht erzeugende und passive oder Licht verändernde räumliche Lichtmodulatoren hierin über den Ausdruck „Anzeige" zusammengefasst.
1 der begleitenden Abbildungen zeigt eine herkömmliche Anzeige mit aktiver Matrix mit einer aktiven Matrix 1 aus N Zeilen und M Spalten von Bildelementen (Pixel). Die Anzeige weist eine Datenleitungstreibereinrichtung 2 zum Empfangen von Daten an einem Eingang 3 auf, sowie zum Versorgen von Elektroden, z. B. 4, von Flüssigkristallpixel mit analogen Datenspannungen über Datenleitungen, z. B. 5. Jeder Pixel weist einen TFT 6 auf, der zwischen der Pixelelektrode 4 und der entsprechenden Datenleitung 5 angeschlossen ist, so dass Pixelspalten an gemeinsame Datenleitungen angeschlossen sind. Die Gates der Transistoren 6 sind mit Abtastleitungen 7 in Zeilen verbunden, wobei jede Abtastleitung mit einer Abtastleitungstreibereinrichtung 8 verbunden ist, die abwechselnd jede Zeile mit Pixel zum Aktualisieren einer Anzeigezeile oder Leitung aktiviert.
Die Datenleitungstreibereinrichtung 2 kann analoge Videodaten oder digitale Videodaten empfangen. Im Falle digitaler Videodaten führt die Datenleitungstreibereinrichtung eine Digital/Analog-Umwandlung zum Umwandeln der eingehenden Pixelanzeigedaten in eine an die Pixel anzulegende geeignete Spannung aus, um das gewünschte Bild anzuzeigen. Die Digital/Analog-Umwandlung kann nichtlinear sein, um die gewöhnlich nichtlinearen Flüssigkristallspannungs-/Lichtdurchlässigkeitseigenschaften zu kompensieren.
Es sind mehrere Hürden zu überwinden, um den Schaltkreis wie die Datenleitungstreibereinrichtung 2 monolithisch auf dasselbe Substrat wie die aktive Matrix zu integrieren. Diese Hürden nehmen üblicherweise mit ansteigender Betriebsfrequenz der Datenleitungstreibereinrichtung 2 zu und sind zurückzuführen auf: die vergleichsweise geringe Halbleiterleistungsfähigkeit von Polysiliziumtransistoren; sowie die Integrationsdichte, welche von der auf einer großen Substratfläche erzielbaren lithographischen Auflösung begrenzt wird. Diese Faktoren setzen Grenzen hinsichtlich der Komplexität der Datenleitungstreibereinrichtung, bevor die Betriebsfrequenz, Schaltkreisfläche und der Leistungsverbrauch problematisch werden.
Digitale Anzeigedaten werden der Digitaldatentreibereinrichtung üblicherweise in serieller Form zugeführt. Die Daten sind in Gruppen unterteilt, worauf allgemein mit dem Begriff Datenreihe Bezug genommen wird, wobei jede Datenreihe einer der N Zeilen mit Pixel in der aktiven Matrix 1 entspricht. Ausgehend von der obersten Zeile mit Pixel in der Matrix 1 werden die Daten Reihe um Reihe voranschreitend zur Unterseite der Anzeige eingespeist.
Innerhalb jeder Datenreihe liegen M Datenelemente vor, wobei jedes Element hiervon eine digitale Kennzeichnung eines Pixelanzeigezustands darstellt. Gewöhnlich wird innerhalb jeder Datenreihe zunächst das dem äußersten linken Pixel in einer Zeile entsprechende Datenelement eingespeist, gefolgt von den Datenelementen, die den von links nach rechts entlang einer Zeile voranschreitenden Pixel entsprechen.
Die Daten werden allen Pixel der aktiven Matrix bei einer als Framerate F bezeichneten Frequenz zugeführt. Um dies zu erzielen, muss die Datenrate f größer oder gleich als F.N.M sein. Die (horizontale) Zeilendauer, die den zeitlichen Abstand zwischen aufeinanderfolgenden horizontalen Synchronisations (HSYNC)-Pulsen darstellt, muss kleiner oder gleich 1/FN sein.
Die in 2 der begleitenden Abbildungen gezeigten Kurvenformen stellen ein Beispiel dar, wie digitale Signale der Digitaldatentreibereinrichtung 2 zugeführt werden. Das Signal HSYNC wird zwischen jeder Datenreihe aktiviert und kennzeichnet den Start der Übertragung einer Datenreihe. Innerhalb jeder Datenreihe werden Elemente D1, D2, ...DM seriell übertragen.
Bekannte Typen monolithisch integrierter Digitaldatentreibereinrichtungen können abhängig von dem Zeitintervall zwischen dem Zeitpunkt, in dem die digitalen Daten übertragen werden und dem Zeitpunkt, in dem die entsprechenden Analogdaten in die Datenleitungen geschrieben werden, in zwei wesentliche Typen eingeteilt werden. Der Abgrenzungspunkt ist über die Zeit tx in 2 gekennzeichnet. Wird eine Datenreihe in die entsprechende Pixelzeile vor dem Zeitpunkt tx geschrieben, so wird das Ansteuerverfahren als punktbezogen („point-at-a-time") bezeichnet. Falls eine Datenreihe in die entsprechende Pixelreihe nach dem Zeitpunkt tx geschrieben wird, wird das Ansteuerverfahren als linienbezogen („line-at-a-time") bezeichnet.
Bei einer linienbezogenen Ansteuerung kann die Digitaldatentreibereinrichtung digitale Daten der gegenwärtige Reihe während einer beliebigen Zeitspanne für eine Reihe abtasten, während die vorangehende Datenreihe gleichzeitig von einem digitalen Format in ein analoges Format umgewandelt wird und die analogen Daten den Datenleitungen bereitgestellt werden. Ein Vorteil dieser Technik liegt darin, dass eine ganze Zeitspanne für eine Zeile für eine Digital/Analog-Umwandlung, das Schreiben von analogen Daten in die Datenleitungen und Abtasten der Daten aus den Datenleitungen auf die Elektroden der Pixelzeilen zur Verfügung steht (ab dem Bereitstellen des letzten Datenelements DM bis zum übernächsten Signal HSYNC). Diese vergleichsweise große Zeitspanne mindert die Anforderungen an das Leistungsvermögen des Treiberschaltkreises und insbesondere des Digital/Analog-Konverter (DAC)-Schaltkreises, wodurch eine Umsetzung mit einem Prozess niedrigeren Leistungsvermögens möglich wird. Jedoch liegt ein Nachteil dieser Technik darin, dass wenigstens eine ganze Zeile und im Allgemeinen zwei ganze Zeilen an Digitaldatenspeicherregistern notwendig sind. Zusätzlich sind viele DAC Schaltkreise erforderlich. Dies erfordert nun umgekehrt eine vergleichsweise große physikalische Fläche im integrierten Schaltkreis, insbesondere dann, wenn die Strukturgröße der Transistoren wie im Falle vieler Polysilizium-TFT Prozesse nicht besonders klein ist.
3 der begleitenden Abbildungen zeigt in schematischer Blockform eine bekannte monolithisch integrierte Digitaldatentreibereinrichtung, die auf demselben Substrat wie eine aktive Matrix unter Verwendung von im Wesentlichen denselben Prozessschritten integriert ist. Die Treibereinrichtung weist M Eingangsregister 10 auf, welche einphasige Digitaldaten parallel bei einer Frequenz f und einem Takt der Frequenz f empfangen. Die Eingangsregister sind mit M Speicherregistern 11 verbunden, welche somit „M-phasige" Digitaldaten bei einer Frequenz f/M empfangen. Die Register 11 stellen M-phasige Digitaldaten mit derselben Frequenz M den Digital-zu-Analog-Konvertern 11 bereit, welche der aktiven Matrix 1 M-phasige Analogdaten mit derselben Frequenz bereitstellen.
Die Digitaldaten werden bei einer Frequenz f derart bereitgestellt, dass eine vollständige Datenreihe abgetastet wird und im Eingangsregister 10 gespeichert wird. Nach dem Speichern einer kompletten Reihe werden alle Digitaldaten in das Speicherregister 11 übertragen, wodurch es den Eingangsregistern möglich wird, während der Zeitspanne für die nächste Zeile die nächste Datenreihe abzutasten und zu speichern, während die Daten in den Registern 11 über die Konverter 12 in analoge Daten umgewandelt werden, die dann den Datenleitungen der Matrix 1 zugeführt werden. Eine Anordnung dieser Art ist in Y. Matsueda, T. Ozawa, M. Kimura, T. Itoh, K. Nakazawa, und H. Ohsima, „A 6-bit colour VGA low-temperature poly-Si TFT-LCD with integrated digital data drivers", Society for Information Display 98 Digest, Seiten 879-882, 1998, beschrieben, wobei diese Druckschrift ebenso auf die erforderliche große Substratfläche für eine derartige Anordnung hinweist. Tatsächlich war es nicht möglich eine solche Anordnung lediglich auf einer Seite des Substrats der aktiven Matrix zu verwirklichen. Stattdessen sind „obere" und „untere" Digitaltreiber mit verflochtenen Gruppen von Datenleitungen verbunden. Ein weiteres Problem mit dieser Anordnung liegt in der Schwierigkeit, das Leistungsvermögen der Konverter 12 aufeinander abzustimmen.
4 der begleitenden Abbildungen zeigt eine Digitaldatentreibereinrichtung bekannter Art, die ebenso auf dasselbe Substrat wie die aktive Matrix unter Verwendung von im Wesentlichen denselben Prozessschritten integriert ist und die der Reduzierung der erforderlichen Fläche und der Minimierung der Anzahl von Transistoren durch Multiplexen und Demultiplexen um die DACs 12 dient. Die Ausgänge der Speicherregister 11 sind an einen M-zu-m Phasen-Multiplexer angeschlossen, der gleichzeitig m der Registerausgänge auswählt und diese den m DACs 12 bereitstellt, wobei m kleiner als M ist. Dieser Vorgang wird M/m Mal pro Zeitspanne für eine Reihe wiederholt, so dass alle M „Einheiten" an Daten während jeder Zeitspanne für eine Reihe in eine analoge Form umgewandelt werden.
Die Ausgänge der DACs sind an einen m-zu-M Phasen-Demultiplexer 14 angeschlossen, welcher die Ausgänge jedes DAC steuert, um die entsprechende Datenleitung der Matrix 1 anzusteuern. Wie in 5 der begleitenden Abbildungen gezeigt ist, ist der Ausgang jedes DAC 12 mit einer Demultiplexanordnung des Demultiplexers 14 verbunden, der den DAC Ausgang abwechselnd mit einer Gruppe von Datenleitungen 5 verbindet, welche physikalisch benachbart zueinander in der aktiven Matrix 1 liegen. In der in 5 gezeigten Anordnung ist M/m gleich 4. Anordnungen dieser Art sind in M. Osame, M. Azami, J. Koyama, Y. Ogata, H. Ohtani und S. Yamazaki, "A 2-6-in. Poly-Si TFT-LCD HDTV display with monolithic integrated 8-bit digital data drivers", Society for Information Display 98 Digest, Seiten 1059-1062, US 5 170 158 und EP 0 938 074 beschrieben.
6 der begleitenden Abbildungen zeigt eine bekannte punktbezogene Digitaldatentreibereinrichtung, die auf demselben Substrat wie die aktive Matrix unter Verwendung von im Wesentlichen denselben Prozessschritten integriert ist und in der die Analogdaten den Datenleitungen der Matrix 1 bereitgestellt werden, bevor dem Treiber die nächste Reihe mit Digitaldaten übermittelt wird.
Bei dieser Anordnung liegen m Eingangsregister 10, m Speicherregister 11, m Digital-zu-Analog-Konverter 12 und ein m-zu-M Phasen-Demultiplexer 14 vor. Diese Anordnung weist den Vorteil auf, dass die Gesamtmenge für die digitale Speicherung aufgrund der schnellen Umwandlung der Digitaldaten vergleichsweise klein ist. Jedoch erfordert dies, dass die Digital-zu-Analog-Umwandlung vergleichsweise schnell vonstatten geht.
Jeder der m Eingangsregister 10, der m Speicherregister 11 und der m DACs 12 werden M/m Mal pro Zeitspanne für eine Reihe betrieben und jeder der DACs steuert M/m Datenleitungen über den m-zu-M Phasen-Demultiplexer an.
Die DACs 12 steuern die Datenleitungen auf die in 5 der begleitenden Abbildungen gezeigte Weise an, wobei die Datenleitungen physikalisch „lokal" bei ihren Ausgängen liegen. Demnach ist eine Off-Panel Datenmanipulation erforderlich, um die eingespeisten Daten umzuordnen und dies ist in der Datenumordnungseinheit 15 in 6 gezeigt. Falls beispielsweise M = 16 und m = 4 gilt, werden die Daten in der Reihenfolge D1, D5, D9, D13, D2, D6, D10, D14, D3, D7, D11, D15, D4, D8, D12, D6 übertragen. Diese Art der Anordnung ist in JP 11038946 , GB 2 327 137 und EP 0 837 446 beschrie ben und weist somit den Nachteil auf, dass ein zusätzlicher Off-Panel Schaltkreis notwendig ist.
Y. Hanazawa, H. Hirai, K. Kumagai, K. Goshoo, H. Nakamura and J. Hanari, „A 202 ppi TFT-LCD using Low Temperature poly-Si Technology", Proceedings of EuroDisplay '99, Seiten 369-372, 1999 beschreibt eine Silizium LCD bei niedriger Temperatur, welche eine aktive Matrix aufweist, die über eine Anordnung von Schaltern mit einer Mehrzahl von Busleitungen verbunden ist. Die Schalter werden derart angesteuert, dass Gruppen benachbarter Datenleitungen der aktiven Matrix abwechselnd mit den Busleitungen verbunden werden.
Die Busleitungen sind mit einem Off-Panel Schaltkreis verbunden, um abwechselnd Gruppen von Analogsignalen für diese Gruppen von Datenleitungen bereitzustellen. Der Off-Panel Schaltkreis weist einen Controller auf, der die eingespeisten Videodaten empfängt und diese einer Gruppe von Digital/Analog-Konvertern bereitstellt, deren Ausgänge mit den Busleitungen verbunden sind.
EP 0 929 064 beschreibt eine Anordnung, die eine Gruppe von Zeilenschaltkreisen aufweist, welche mit einem gemeinsamen Eingang verbunden sind. Jeder Zeilenschaltkreis weist einen DAC auf, dessen Ausgang zu verschiedenen nahen, jedoch nicht benachbarten Datenleitungen entbündelt wird. Diese Anordnung stellt den DACs eine größere Umwandlungszeit bei minimaler Digitalspeicherung von Pixeldaten zur Verfügung.
EP 0 458 169 beschäftigt sich mit der Reduzierung der Anzahl von Schaltern innerhalb der DACs über ein Äquivalent zum niederwertigsten Bit. Die Pixelaktualisierungsphase wird in zwei Sub-Phasen unterteilt. In der ersten Sub-Phase werden Daten ohne deren niederwertigstes Bit zur Aktualisierung der Pixel verwendet. In der zweiten Sub-Phase werden dieselben Digitaldaten erneut verwendet, jedoch mit dem einem nächsten niederwertigsten Bit hinzugefügten niederwertigsten Bit, so dass das mittlere Feld entlang des Pixels dasjenige ist, das bereitgestellt worden wäre, falls das gesamte Datenwort umgewandelt wird. Dies erfordert einen DAC pro Datenleitung.
JP 8 137 446 betrifft eine Anordnung, in der die Pixeldaten für jede horizontale Zeile am Anfang umgeordnet werden. Die Pixelwörter werden dann einem einzelnen DAC eines nach dem anderen zugeführt. Dann werden die Datenleitungen durch Decodieren in der neuen Reihenfolge adressiert, um den Ausgang des DAC abwechselnd auf jede zugehörige Datenleitung zu schalten.
JP 1009 7229 beschreibt eine Treibereinrichtung für eine Aktivmatrixanzeige mit N Busleitungen zum Übertragen analoger Daten von einem „Abtasten und Halten"-Block zu einem „Gruppenblock", wobei der Gruppenblock n Blöcke mit N Schaltern zur Realisierung eines Schaltnetzwerks aufweist. Diese Referenz beschreibt eine Reduzierung der Schaltkreisfläche durch Reduzieren der Anzahl der Operationsverstärker.
Erfindungsgemäß wird eine Anzeige mit aktiver Matrix gemäß dem unabhängigen Patentanspruch 1 angegeben.
Die Registereinrichtung kann eine Gruppe ausbilden und m kann größer oder gleich 2 und kleiner oder gleich M/2 sein. Beispielsweise kann m gleich 6 sein. M.modulo.m kann verschieden von Null sein und das Schaltnetzwerk kann zum Verbinden einer weiteren Gruppe von M.modulo.m physikalisch benachbarten der Datenleitungen mit entsprechenden M.modulo.m Busleitungen angeordnet sein.
Die Digitaldatentreibereinrichtung kann n Gruppen mit m/n Registereinrichtungen aufweisen, wobei n kleiner als m ist und jede Gruppe zum Speichern von Anzeigedaten für entsprechende Farbkomponenten vorgesehen ist. Beispielsweise kann n gleich 3 sein. m kann auch gleich 18 sein. M.modulo.(m.n) kann von Null verschieden sein und das Schaltnetzwerk kann zum Verbinden einer weiteren Gruppe mit M.modulo.(m.n) physikalisch benachbarten Datenleitungen mit entsprechenden M.modulo(m.n) der Busleitungen vorgesehen sein.
Jedes der Eingangs- und Ausgangsregister kann eine Speicherkapazität eines einzelnen Pixeldatenworts aufweisen.
Das Schaltnetzwerk kann eine Mehrzahl von Gruppen mit Schaltern aufweisen, wobei die Schalter jeder Gruppe zum synchronen Umschalten vorgesehen sind, um die Busleitungen mit der entsprechenden Gruppe von Datenleitungen zu verbinden. Die Treiberanordnung kann ein zweites Schieberegister umfassen, dessen Stufen zur Steuerung jeweiliger Gruppen von Schaltern vorgesehen sind. Das zweite Schieberegister kann zur Taktung über eine Stufe des ersten Schieberegisters vorgesehen sein.
Die Matrix kann eine Flüssigkristallanzeigematrix sein.
Die Treibereinrichtung und die Matrix können aus Polysilizium-Dünnfilmtransistoren bestehen.
Die Treibereinrichtung kann auf einer Seite des Substrats ausgebildet sein. Die aktive Matrix kann ebenso auf der einen Seite des Substrats ausgebildet sein.
Es ist somit möglich, eine Anzeige anzugeben, die eine Digitaldatentreibereinrichtung aufweist, welche vergleichsweise kompakt hinsichtlich einer Substratfläche bei monolithischer Integration mit einer aktiven Matrix ist, und die bei Realisierung mittels Polysilizium TFTs zu einem ausreichend schnellen Ansteuern einer solchen Matrix fähig ist. Tatsächlich wurde überraschender Weise festgestellt, dass Polysilizium DAC Schaltkreise im Stande sind, Lasten in Form von Busleitungen zu treiben, die eine gesamte Länge der Treibereinrichtung überqueren und somit die gesamte Breite der aktiven Matrix zusätzlich zur durch jede Datenleitung der Matrix gegebenen Last. Es sind weitaus weniger Komponenten erforderlich und dies führt zu einem geringeren Leistungsverbrauch, einer verbesserten Fertigungsausbeute und einer kleineren Anzeigeeinfassungsgröße. Eine ganze Digitaldatentreibereinrichtung kann auf einer Seite der Anzeige implementiert werden und die reduzierte Fläche führt zu elektronischen Komponenten, die einheitlicher sind. Damit kann die Genauigkeit der Digital/Analog-Konverter verbessert werden und dies stellt eine bessere Bildqualität zur Verfügung. Das Schaltnetzwerk kann als Multiphasen-Analogtreibereinrichtung ausgeführt sein, welche einen wesentlichen Teil der Datentreibereinrichtung darstellt und mit Hilfe bekannter Ausführungen umgesetzt sein kann, wodurch die Kosten des Designs und der Herstellung reduziert werden und von effizienten Ausführungen Gebrauch gemacht wird.
Die Erfindung wird weiter beispielhaft mit Bezug auf die begleitenden Abbildungen beschrieben:
1 zeigt eine schematische Darstellung einer bekannten Anzeige mit aktiver Matrix;
2 zeigt ein Kurvendiagramm zum Zusammenhang zwischen horizontalen Synchronisationssignalen und Elementen mit Anzeigedaten;
3 zeigt ein schematisches Blockdiagramm einer bekannten monolithischen Digitaldatentreibereinrichtung;
4 zeigt ein schematisches Blockdiagramm einer weiteren bekannten monolithischen Digitaldatentreibereinrichtung;
5 zeigt ein blockförmiges Schaltkreisdiagramm zur Darstellung eines Teils der Treibereinrichtung von 4;
6 zeigt ein schematisches Blockdiagramm einer weiteren bekannten monolithischen Digitaldatentreibereinrichtung;
7 zeigt ein schematisches Blockdiagramm einer Anzeige mit aktiver Matrix einschließlich einer monolithischen Digitaldatentreibereinrichtung, welches eine erste Ausführungsform der Erfindung darstellt;
8 zeigt ein schematisches Blockdiagramm eines detaillierteren Teils der Treibereinrichtung von 7;
9, welche 9a und 9b umfasst, stellt ein Schaltkreisdiagramm der in 7 gezeigten Treibereinrichtung dar; und
10, welche die 10a, 10b und 10c umfasst, stellt ein Schaltkreisdiagramm einer Anzeige mit aktiver Matrix einschließlich einer monolithischen Digitaldatentreibereinrichtung gemäß einer zweiten Ausführungsform der Erfindung dar.
Über die Abbildungen hinweg kennzeichnen übereinstimmende Bezugskennzeichen übereinstimmende Teile.
Die in 7 gezeigte Anzeige dient dem Empfangen einphasiger digitaler Daten mit einer Frequenz f und dem in 2 gezeigten Format. Die Anzeige weist eine M × N aktive Matrix 1 auf sowie eine auf derselben Seite eines gemeinsamen Substrats 100 mittels eines gemeinsamen Integrationsprozesses ausgebildete Digitaldatentreibereinrichtung. Die Matrix 1 und die Trei bereinrichtung können beispielsweise Polysiliziumdünnfilmtransistoren hoher Temperatur oder niedriger Temperatur aufweisen, die über im Wesentlichen dieselben Prozessschritte integriert sind und sich möglicherweise dahingehend unterscheiden, dass die Treibereinrichtung CMOS Transistoren aufweist, wohingegen die Matrix NMOS Transistoren umfasst.
Die Treibereinrichtung weist einen Seriell-zu-Parellel-Konverter 20 auf, der die einphasigen digitalen Daten sowie einen Takt der Frequenz f empfängt und die Daten in m-phasige Digitaldaten mit einer Frequenz f/m umwandelt. Die Ausgänge der Konverter 20 sind mit den Eingängen der m Digital-zu-Analog-Konverter 21 verknüpft, welche die digitalen Daten in m-phasige Analogdaten mit einer Frequenz f/m umwandeln. Die Analogdaten werden einer m-phasigen Analogtreibereinrichtung 22 zugeführt, welche vom Konverter 20 einen Takt mit einer Frequenz f/m empfängt und der M × N aktiven Matrix 1 m-phasige Analogdaten mit einer Frequenz f/M bereitstellt.
Der Konverter 20 wandelt jede Gruppe mit m Datenelementen in m-phasige parallele Digitaldaten um, welche über die Konverter 21 in die entsprechenden Analogdaten umgewandelt werden. Jeder der m Konverter wandelt das Digitaldatenelement an seinem Eingang in eine analoge Spannung um, welche zum Ansteuern von Pixelelektroden in der Matrix 1 geeignet ist. Die Konverter können beispielsweise eine nichtlineare Digital-zu-Analog Umwandlung ausführen, um die nichtlineare Spannungs-/Lichttransmissionseigenschaften der Pixel zu korrigieren („Gammakorrektur").
Die Konverter 21 können aus einem beliebigen geeigneten Typ aufgebaut sein. Im Falle verhältnismäßig kleiner Anzeigen mit geringer Graustufenauflösung, z. B. 2 oder 4 Bits, kann jeder Konverter einen Decoderschaltkreis enthalten, der Referenzspannungen zum Ansteuern der entsprechenden Datenleitung auswählt. Alternativ hierzu können ungepufferte parallele (binär gewichtete Kondensator-) Schaltkreise zum Laden der Datenleitungen durch Ladungsteilung verwendet werden. Alternativ hierzu kann eine Umwandlung mittels eines abgetasteten Ramp-Schemas basierend auf einem analogen Komparatorschaltkreis erfolgen. Für Hochleistungsanzeigen können die Datenleitungen über zusätzliche Puffer geladen werden. Typischerweise werden solche Puffer mit Parallelkonvertern basierend auf binär gewichteten Kondensatoren oder Widerstandsketten verwendet.
Im gegebenen Fall, wo die Konverter zusätzlich zu den Datenleitungen Busleitungen oder „Videoleitungen" aufzuladen haben, kann jeder der Konverter 21 einen Hochantriebspuffer beinhalten.
Die m-phasige Analogtreibereinrichtung 22 wird über den im Konverter 20 erzeugten Takt gesteuert, und erzeugt M/m Abtastpulse, die zum Abtasten von Daten bei einer Frequenz f/m geeignet sind. Jeder Abtastpuls wird zum Schließen einer Gruppe von m Schaltern genutzt, welche die m Busleitungen oder Videoleitungen mit m physikalisch benachbarten Datenleitungen der aktiven Matrix 1 verbinden. Die Datenleitungen werden somit auf dieselben Potentiale wie die Busleitungen geladen. Es liegen M/m Gruppen von Schaltern vor und während einer einzelnen Zeitspanne für eine Reihe wird jede Gruppe mit m Schaltern einmal geschlossen, so dass alle M Datenleitungen innerhalb der Zeitspanne für eine Reihe geladen werden. Dadurch sind am Anfang der nächsten Zeitspanne für eine Reihe (als tx in 2 gekennzeichnet) alle Datenleitungen auf die gewünschten Spannungen aufgeladen.
Eine Ausführungsform des Seriell-zu-Parallel-Konverters 20 ist detaillierter in 8 gezeigt. Der Konverter weist ein m-stufiges Schieberegister 25, m Eingangsregister 26 und (m – 1) Speicherregister 27 auf. Der Konverter wird über den Takt einer Frequenz f gesteuert, die einen einzelnen „1" Zustand im Schieberegister 25 in Umlauf bringt. Jede der m Stufen des Schieberegisters 25 versorgt abwechselnd eines der m Eingangsregister mit einem entsprechenden Abtastpuls, wodurch diese m Elemente der einphasigen Digitaldaten abtasten und speichern.
Die Ausgänge der ersten (m – 1) Eingangsregister sind mit den Eingängen der (m – 1) Speicherregister 27 verbunden, deren Ausgänge zusammen mit dem Ausgang des n-ten Registers 26a der Eingangsregister 26 die Ausgänge des Seriell-zu-Parallel-Konverters 20 bilden.
Die m Abtastpulse der Schieberegister jedes Zyklus einer Seriell-zu-Parallel-Umwandlung veranlassen die Eingangsregister 26 m Elemente mit Digitaldaten abzutasten und zu speichern. Der m-te Abtastpuls veranlasst das m-te Register 26a das letzte Element abzutasten und dieser veranlasst gleichzeitig die (m – 1) Speicherregister 27 zum Empfangen und Speichern der Ausgaben der weiteren Register. Damit stellen die Konverterausgänge m-phasige Digitaldaten einer Frequenz f/m bereit. Der m-te Abtastpuls wird der Treibereinrichtung 22 ebenso wie der Takt bereitgestellt.
Die Treibereinrichtung 22 wirkt als Schaltnetzwerk mit m Busleitungen, die mit den Ausgängen der m Konverter 21 verbunden sind. Gruppen physikalisch benachbarter Datenleitungen der Matrix 1 sind zu einem Zeitpunkt mit den m Busleitungen einer Gruppe verbunden, wobei die zeitliche Steuerung von dem Takt des Konverters 20 vorgegeben wird.
9 zeigt die in 7 und 8 gezeigte Digitaldatentreibereinrichtung im Einzelnen. Insbesondere ist ein spezifisches Beispiel zum Ansteuern einer monochromen 6-Bit Viertel-VGA (QVGA) Aktivmatrix vom Flüssigkristalltyp mit 320 Spalten mal 240 Zeilen gezeigt. Die Treibereinrichtung 30 weist somit 320 Datenleitungsausgänge zum Ansteuern der entsprechenden Datenleitungen der Matrix 1 auf, wobei jedoch der Übersichtlichkeit halber nicht alle hiervon gezeigt sind.
Die Treibereinrichtung 30 wird von Taktsignalen CLOCK und horizontalen Synchronisationssignalen HSYNC angesteuert und versorgt die Datenleitungen der aktiven Matrix mit Bilddaten entsprechend den eingespeisten digitalen 6-Bit DATEN. Die Bilddaten werden der Treibereinrichtung mit einer Frequenz von 6MHz bereitgestellt, so dass die Matrix 1 mit einer Framerate von wenigstens 60Hz angesteuert oder „aktualisiert" werden kann. Referenzspannungen REFS werden der Anzeige 30 für die DACs 21 ebenso bereitgestellt. In diesem speziellen Beispiel entspricht M 320 und m ist gleich 6.
Die Schieberegister 25 weisen eine Kette von 6 Flip-Flop Schaltkreisen oder Stufen 31 bis 36 sowie ein OR Gate 37 auf. Jede der Flip-Flop Schaltkreise 31 bis 36 weist einen Takteingang auf, der zum Empfangen des Taktsignals CLOCK verbunden ist. Der Ausgang des letzten Flip-Flop Schaltkreises 36 ist einem Eingang des Gates 37 zugeführt, dessen weiterer Eingang das horizontale Synchronisationssignal HSYNC empfängt. Das Schieberegister enthält eine Rücksetzanordnung (nicht gezeigt) herkömmlicher Art zum Sicherstellen, dass alle Flip-Flop Schaltkreise 31 bis 36 vor Betriebsbeginn in den logischen „Null" Zustand rückgesetzt werden.
Gemäß bekannter Technik weist das den Takteingängen der Flip-Flop Schaltkreise 31 bis 36 eingespeiste Taktsignal eine Hälfte der Frequenz der Datenrate auf, z. B. 3MHz für eine Datenrate von 6MHz. Dies ist üblich bei Analogtreibereinrichtungen, da hierdurch der Leistungsverbrauch in der Taktleitung minimiert wird und es einfach ist, 6MHz Abtastpulse aus einem 3MHz Takt zu erzeugen, z. B. mittels „AND"-Verarbeitung benachbarter Master und Slave-Ausgänge eines Schieberegisters mit einer Kette von D-Typ Flip-Flops. Eine solche Technik ist in US 4 785 297 beschrieben.
Der Betrieb des Konverters 20 wird nach Empfang des ersten horizontalen Synchronisationspulses eingeleitet, welcher in den ersten Flip-Flop Schaltkreis 31 getaktet wird. Nachfolgende Taktpulse führen diesen einzelnen „1" Logikzustand wieder erneut im Schieberegister in Umlauf, um die Taktpulse zu generieren. Der letzte Flip-Flop Schaltkreis 36 des Schieberegisters erzeugt ein 500kHz Taktsignal, das der sechsphasigen Analogtreibereinrichtung 22 zugeführt wird.
Die Eingangsregister 26 weisen erste bis fünfte Register 38 bis 42 und das sechste oder letzte Register 26a auf. Jedes dieser Register ist 6 Bit breit und weist Dateneingänge auf, die über einen gemeinsamen 6 Bit Bus verbunden sind, um die eingespeisten Digitaldaten mit einer Rate von 6 Millionen „Wörtern" pro Sekunde zu empfangen. Die Speicherregister für die ersten fünf Eingangsregister sind ebenso sechs Bits breit und mit 43 bis 47 gekennzeichnet. Die Ausgänge der Speicherregister 43 bis 47 und des letzten Eingangsregisters 26a werden zugeordneten DACs 21 zugeführt, welche die Referenzspannungen von einem gemeinsamen Referenzspannungsbus erhalten. Die Ausgänge der DACs 21 sind mit entsprechenden Busleitungen oder Videoleitungen 51 bis 56 verbunden, die sich entlang der gesamten Länge der Treibereinrichtung 30 sowie entlang der gesamten Breite der Matrix 1 erstrecken.
Die Analogtreibereinrichtung 22 liegt in Form eines Schaltnetzwerkes vor und weist ein Schieberegister mit einer Anfangsstufe 60₀ und nachfolgenden Stufen 60₁ bis 60₅₄ auf. Die Takteingänge der einzelnen Flip-Flop Schaltkreise 60₀ bis 60₅₄ sind mit den Ausgängen der Endstufe 36 des Schieberegisters 25 verbunden und die Anfangsstufe 60₀ ist mit ihrem Eingang zum Empfangen der horizontalen Sync-Signale HSYNC verbunden. Jede der Stufen 60₁ bis 60₅₄ steuert eine entsprechende Gruppe mit Abtastschaltern an, wie beispielsweise mit 61 für die Stufe 60₁ gekennzeichnet ist. Die Schalter jeder Gruppe werden somit synchron über die entsprechende Stufe des Schieberegisters betrieben und schließen die Busleitungen 51 bis 56 an sechs physikalisch benachbarte Datenleitungen der Matrix 1 an. Ist somit die Stufe 60₁ aktiv, verbindet die erste Gruppe 61 der Abtastschalter die Busleitungen 51 bis 56 mit den entsprechenden ersten bis sechsten Datenleitungen der Mat rix 1. Ist die nächste Stufe 60₂ des Schieberegisters aktiv, so verbindet die nächste Gruppe mit Schaltern die Busleitungen 51 bis 56 mit den entsprechenden siebten bis zwölften Datenleitungen der Matrix und so weiter. Der Betrieb des Schieberegisters wird nach Empfang eines horizontalen Synchronisationspulses HSYNC eingeleitet und der „1" Zustand wird durch die Schieberegister mittels der Taktpulse der Endstufe 36 des Schieberegisters 25 getaktet. Das Schieberegister weist ebenso eine Rücksetzeinrichtung auf (nicht dargestellt).
Zu Beginn jeder horizontalen Zeilenperiode wird der horizontale Sync-Puls HSYNC über das OR Gate 37 der ersten Stufe 31 des Schieberegisters 25 und der Anfangsstufe 60₀ des Schieberegisters in der Treibereinrichtung 22 bereitgestellt. Der horizontale Synchronisationspuls signalisiert den Start der Übertragung des ersten Datenwortes und des ersten Taktsignals, so dass ein Logikpegel 1 in dem Flip-Flop Schaltkreis 31 eingestellt wird, was das Eingangsregister 38 befähigt, das erste Datenwort zu speichern. Der nächste Taktpuls überträgt den „1" Zustand zum Schaltkreis 32, wodurch das Eingangsregister 39 befähigt wird, das zweite Wort mit Bilddaten zu speichern, usw. bis das fünfte Wort im Register 42 gespeichert ist.
Wird der nächste Taktpuls synchron mit dem sechsten Datenwort empfangen, so wird der „1" Zustand zum Schaltkreis 36 übertragen, wodurch das sechste Wort im letzten Register 26a gespeichert wird und gleichzeitig die Übertragung der entsprechenden ersten bis fünften Wörter in die Speicherregister 43 bis 47 ermöglicht wird. Die ersten sechs Anzeigedatenwörter werden somit gleichzeitig den zugeordneten DACs 21 bereitgestellt, welche die digitalen Daten in Spannungen aufweisende entsprechende Analogdaten umwandeln, um gewünschte optische Ansprechverhalten der einzelnen Pixel der gegenwärtig angesteuerten Zeile oder Reihe zu veranlassen. Die Endstufe 36 versorgt das Schieberegister innerhalb der Analogtreibereinrichtung 22 ebenso mit einem Taktpuls und dadurch wird der „1" Zustand von der Stufe 60₀ zur Stufe 60₁ übermittelt. Die Stufe 60₁ schließt die sechs Abtastschalter 61 um die ersten bis sechsten Datenleitungen der Matrix 1 mit den Busleitungen 51 bis 56 zu verbinden, welche abwechselnd mit den Ausgängen entsprechender DACs 21 verbunden werden. Die DACs sind somit über die Busleitungen 51 bis 56 mit den ersten bis sechsten Datenleitungen verbunden, welche auf geeignete Spannungspegel aufgeladen werden.
Die Digitaldaten in den Registern 43 bis 47 und 26a werden über sechs Taktperioden gehalten, so dass die DACs 21 eine Mikrosekunde Zeit haben, um die Digital/Analog-Umwandlung durchzuführen und die resultierenden Analogspannungen den gegenwärtig angesteuerten Datenleitungen bereitzustellen. Während dieser Periode werden die nächsten sechs Datenwörter in die Register 38 bis 42 und 26a geschrieben. Der Taktpuls von der Endstufe 36 überträgt dann den „1" Zustand zur Stufe 60₂ der Analogtreibereinrichtung 22. Die erste Gruppe mit Schaltern, welche von der Stufe 60₁ angesteuert werden, werden somit geöffnet und die nächste von der Stufe 60₂ angesteuerte Gruppe mit Schalter wird geschlossen, um die Busleitungen 51 bis 56 mit den siebten bis zwölften Datenleitungen der Matrix 1 zu verbinden.
Diese Vorgehensweise wird wiederholt bis eine vollständige Datenreihe umgewandelt und den Datenleitungen der Matrix 1 übermittelt wurde, so dass eine vollständige Reihe mit Pixel zur Aktualisierung bereitsteht. Die Aktualisierung findet dann statt, wenn ein Abtastpuls an die Zeile mit Pixel angelegt wird. Dieser Vorgang wird dann bis zum Empfang des nächsten horizontalen Synchronisationspulses wiederholt.
Wie in 9 gezeigt ist, muss m kein Faktor von M sein. Im gegebenen Fall weist M den Wert 320 auf und m entspricht 6. Damit steuert die Endstufe 60₅₄ des Schieberegisters der Analogtreibereinrichtung 22 lediglich zwei Schalter, welche die Busleitungen 51 und 52 mit den entsprechenden 319-ten und 320-ten Datenleitungen der Matrix 1 verbinden. Allgemeiner ausgedrückt, verbindet eine der Stufen 60₁ bis 60₅₄ (der Zweckmäßigkeit halber üblicherweise jedoch nicht notwendigerweise die letzte Stufe) M.modulo.m der Busleitungen 51 bis 56 mit entsprechenden benachbarten Datenleitungen der Matrix 1. Im gegebenen Fall erfordert die Analogtreibereinrichtung 22 54 Stufen 60₁ bis 60₅₄ , um die 320 Datenleitungen der Matrix 1 zu versorgen.
Bei einem gegebenen Prozess hängt die optimale Anzahl der Phasen m für die effizienteste Umsetzung der digitalen Treibereinrichtung 30 von der Geschwindigkeit ab, mit der die Digital/Analog-Umwandlung ausgeführt werden kann sowie von der Geschwindigkeit mit der die Busleitungen 51 bis 56 und die Datenleitungen geladen werden können. Die im Hinblick auf den Transistor effizienteste Umsetzung ist durch die minimale Anzahl von Phasen gegeben, mit der immer noch eine ausreichende Zeitspanne für eine festgelegte Digital/Analog-Umwandlung und Bus- und Datenleitungsaufla dung möglich ist. Für einen typischen Polysiliziumdünnfilmtransistor (TFT) Prozess niedriger Temperatur werden 4 bis 16 Phasen als geeignete Auswahl angesehen. In dem hierin beschriebenen spezifischen Beispiel mit 6 Phasen steht für die Digital/Analog-Umwandlung und das Laden der Bus- und Datenleitungen eine Mikrosekunde zur Verfügung. Somit erscheinen sechs Phasen als geeignete Auswahl im Hinblick auf viele Umsetzungen der Digitaldatentreibereinrichtung.
Die Digitaldatentreibereinrichtung 30 in 9 ist für eine monochrome Anzeigeplatte geeignet. Jedoch können dieselben Techniken ebenso für eine Farbanzeigeplatte genutzt werden und 10 entspricht dem Schaltkreisdiagramm einer Digitaldatentreibereinrichtung 30, die zum Adressieren einer farbigen 6-Bit QVGA Aktivmatrix mit einem RGB Streifenpixelformat geeignet ist.
Die Datentreibereinrichtung in 10 unterscheidet sich von derjenigen in 9 dadurch, dass diese drei Seriell-zu-Parallel-Konverter 20R, 20G und 20B aufweist, von denen jeder mit einer entsprechenden Gruppe von DACs 21R, 21G und 21B verbunden ist. Die Anzeigedaten für rote, grüne und blaue Pixel werden gleichzeitig den drei separaten Eingängen und synchron mit den Taktsignalen zur Verfügung gestellt, so dass die Daten mit Farbkomponenten gleichzeitig in die Eingangs- und Speicherregister getaktet werden.
Anstelle von sechs Busleitungen oder Videoleitungen bildet die Digitalanzeigetreibereinrichtung 30 in 10 sechs Busleitungen für jede Farbe nach, so dass insgesamt 18 Busleitungen oder Videoleitungen 50 vorhanden sind. Ebenso steuert jede Stufe, ausgenommen der letzten Stufe des Schieberegisters der Analogtreibereinrichtung 22, 18 Schalter zum Verbinden der roten, grünen und blauen Busleitungen mit den physikalisch benachbarten roten, grünen und blauen Datenleitungen jeder Gruppe von Datenleitungen der Matrix 1 an. Die Endstufe steuert sechs Schalter, welche die RGB Datenleitungen 319 und 320 mit den ersten und zweiten Busleitungen der entsprechenden roten, grünen und blauen Busleitungen verbinden. Damit funktioniert die Analogtreibereinrichtung wie bereits mit Bezug auf 9 beschrieben wurde, wobei deren Schieberegister von der Endstufe eines der Schieberegister der Seriell-zu-Parallel-Konverter getaktet wird; im gegebenen Fall dem Schieberegister für die Anzeigedaten der blauen Farbkomponente.
Es ist somit möglich eine Anzeige anzugeben, die eine Digitaldatentreibereinrichtung aufweist, welche ausreichend kompakt im Hinblick auf die erforderliche monolithisch integrierte Schaltkreisfläche ist, um auf eine Seite des Substrats der aktiven Matrix integriert zu werden, während dennoch Transistoren mit vergleichsweise geringem Leistungsvermögen wie Polysilizium TFTs eingesetzt werden können.

Claims

Anzeigegerät mit aktiver Matrix einschließlich einer aktiven Matrix (1) und einer Digitaldatentreibereinrichtung (2), die auf einem gemeinsamen Substrat (100) mittels eines herkömmlichen Integrationsprozesses ausgebildet sind, wobei die aktive Matrix (1) M Datenleitungen (5) beinhaltet und die Treibereinrichtung (2) aufweist: m Registereinrichtungen (26, 26a, 38-47), die wenigstens eine Gruppe (20, 20R, 20G, 20B) zum Speichern von Anzeigedaten für m Bildelemente ausbilden, wobei m kleiner als M ist; m Digital/Analog-Konverter (21, 21R, 21G, 21B), die zum Empfangen der Anzeigedaten von den m Registereinrichtungen (24, 26a, 38-47) angeordnet sind; m Busleitungen (51-56) zum Empfangen von die gewünschten Bildelementzustände kennzeichnenden Analogsignalen von den m Konvertern (21, 21R, 21G, 21B); ein Schaltnetzwerk (61) zum abwechselnden Verbinden von m physikalisch benachbarten Leitungen der Datenleitungen (5) mit den entsprechenden m Busleitungen (51-56); dadurch gekennzeichnet, dass die oder jede Gruppe ein erstes Schieberegister (25, 31-36) aufweist zum abwechselnden Aktivieren der Registereinrichtungen (26, 26a, 38-47), und dass die oder jede Gruppe i Registereinrichtungen enthält, welche abwechselnd von 1 bis i aktiviert werden, wobei jede der 1-ten bis i-ten Registereinrichtungen ein Eingangsregister (26a, 38-42) aufweist, das abwechselnd von 1 bis i aktiviert wird, und jede der 1-ten bis (i-1)-ten Registereinrichtungen zusätzlich ein Ausgangsregister (27, 43-47) aufweist, das synchron zum i-ten Eingangsregister (26a) aktiviert wird.
Anzeige nach Anspruch 1, dadurch gekennzeichnet, dass die Registereinrichtungen (26, 26a, 38-47) eine Gruppe ausbilden, und m größer oder gleich 2 und kleiner oder gleich M/2 ist.
Anzeige nach Anspruch 2, dadurch gekennzeichnet, dass m gleich 6 ist.
Anzeige nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass M.modulo.m verschieden von Null ist und dass das Schaltnetzwerk (61) zur Verbindung einer weiteren Gruppe von M.modulo.m physikalisch benachbarten Leitungen der Datenleitungen (5) mit entsprechenden M.modulo.m der Busleitungen (51-56) angeordnet ist.
Anzeige nach Anspruch 1, dadurch gekennzeichnet, dass die Digitaldatentreibereinrichtung n Gruppen von m/n Registereinrichtungen aufweist, wobei n kleiner als m ist und jede Gruppe zum Speichern von Anzeigedaten für eine entsprechende Farbkomponente angeordnet ist.
Anzeige nach Anspruch 5, dadurch gekennzeichnet, dass n gleich drei ist.
Anzeige nach Anspruch 6, dadurch gekennzeichnet, dass m gleich 18 ist.
Anzeige nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass M.modulo.(m.n) verschieden vom Null ist und dass das Schaltnetzwerk zum Verbinden einer weiteren Gruppe von M.modulo.(m.n) physikalisch benachbarten Leitungen der Datenleitungen mit entsprechenden M.modulo.(m.n) der Busleitungen angeordnet ist.
Anzeige nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass jedes der Eingangs- und Ausgangsregister (38-47) eine Speicherkapazität eines einzelnen Pixeldatenworts aufweist.
Anzeige nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Schaltnetzwerk (61) eine Mehrzahl an Gruppen von Schaltern aufweist und die Schalter jeder Gruppe zum synchronen Umschalten angeordnet sind, um die Busleitungen (51-56) mit der jeweiligen Gruppe der Datenleitungen (5) zu verbinden.
Anzeige nach Anspruch 10, gekennzeichnet durch ein zweites Schieberegister (60₀ -60₅₄ ), dessen Stufen zur Steuerung entsprechender Schalter der Gruppen von Schaltern angeordnet sind.
Anzeige nach Anspruch 11, wobei das zweite Schieberegister (60₀ -60₅₄ ) zur Taktung über eine Stufe (36) des ersten Schieberegisters (32-36) angeordnet ist.
Anzeige nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Matrix (1) eine Flüssigkristallanzeigematrix ist.
Anzeige nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Treibereinrichtung (2) und die Matrix (1) aus Polysilizium-Dünnfilmtransistoren bestehen.
Anzeige nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Treibereinrichtung (2) auf einer Seite des Substrats (100) ausgebildet ist.
Anzeige nach Anspruch 15, dadurch gekennzeichnet, dass die aktive Matrix (1) auf der einen Seite des Substrats (100) ausgebildet ist.