DE60131027T2

DE60131027T2 - Verfahren und vorrichtung zur steuerung von stufen einer mehrstufigen schaltung

Info

Publication number: DE60131027T2
Application number: DE60131027T
Authority: DE
Inventors: Seyfollah San Diego BAZARJANI; Sean San Diego WANG; Vincenzo San Diego PELUSO
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2000-11-01
Filing date: 2001-10-31
Publication date: 2008-07-17
Anticipated expiration: 2021-11-01
Also published as: DE60131027D1; EP1421697A2; CN1509519A; EP1421697B1; IL155694A0; JP3917518B2; WO2002037686A3; ATE376283T1; CA2427423C; CA2427423A1; JP2004529518A; HK1063888A1; WO2002037686A2; US6407689B1; IL155694A; CN1265556C; AU2002227187A1; BR0115060A

Description

HINTERGRUND DER ERFINDUNG
I. Gebiet der Erfindung
Die vorliegende Erfindung betrifft elektronische Schaltkreise. Insbesondere betrifft die vorliegende Erfindung ein neues und verbessertes Verfahren und eine Vorrichtung zum Steuern von Stufen eines mehrstufigen Schaltkreises wie eines Sigma-Delta-analog-zu-digital-Konvertierers bzw. -Wandler (ΣΔ ADC).
II. Beschreibung des relevanten Hintergrunds
Ein analog-zu-digital Konvertierer (ADC = analog-to-digital converter) ist eine wichtige Komponente in vielen elektronischen Schaltkreisen, und ist insbesondere in digitalen Kommunikationssystemen wichtig. Ein ADC konvertiert eine kontinuierliche analoge Wellenform in diskrete Samples zu gleichmäßig beabstandeten Zeitintervallen. Die Samples können aufeinander folgend durch andere digitale Signalverarbeitungsblöcke verarbeitet werden, um Verbesserung, Komprimierung, und/oder Fehlerdetektion/-korrektur der gesampelten Daten vorzusehen. Exemplarische Anwendungen, welche ADCs benötigen, sind Codemultiplex-Vielfachzugriff (CDMA = code division multiple access) Kommunikationssysteme und hoch auflösendes Fernsehen (HDTV = high-definition television).
Einige wichtige Performanceparameter eines ADC beinhalten Linearität, DC-Versatz, und Signal-zu-Rausch-Verhältnis (SNR = signal-to-noise ratio). Suboptimale Werte für diese Parameter können Verschlechterung der Performance eines Kommunikationssystems verursachen. Linearität betrifft den Unterschied zwischen einer tatsächlichen Transferkurve (digitale Ausgabe versus analoge Eingabe) und der idealen Transferkurve. Für einen Flash ADC, ist gute Linearität schwieriger zu erhalten, wenn die Anzahl von Bits in dem ADC sich erhöht. Der DC Versatz kann die Akquisitions- und Verfolgungsperformance von phasenverriegelten Schleifen (phase locked loops) und die Fehlerdetektions-/-korrektur-Fähigkeit des Decodierers, wie der Viterbydecodierer verschlechtern. Das SNR kann die Bitfehlerrate (BER = bit-error-rate) Performance des Kommunikatinssystems beeinflussen, weil die Quantisierung und das Schaltkreisrauschen von dem ADC zur Verschlechterung der gesampelten Daten führen.
In vielen Kommunikationssystemen wird das empfangene HF (RF = radio frequency) Signal auf das Basisband vor der Quantisierung herunterkonvertiert. Typischerweise wird das empfangene Signal von einer HF Frequenz auf eine Zwischenfrequenz (IF = intermediate frequency) in der ersten Herunterkonvertierungsstufe herunterkonvertiert. Die erste Herunterkonvertierung erlaubt dem Empfänger, Signale bei verschiedenen HF Frequenzen auf eine feste ZF (IF = intermediate frequency bzw. ZW = Zwischenfrequenz) Frequenz herunterzukonvertieren, wo Signalverarbeitung durchgeführt werden kann. Zum Beispiel erlaubt die feste ZF Frequenz einem festen Bandpassfilter, wie einem akustischen Oberflächenwellen (SAW = surface acoustic wate) Filter, unerwünschte Bilder und störende Antworten vor der zweiten Herunterkonvertierungsstufe von dem ZF Signal zu entfernen. Das ZF Signal wird dann auf das Basisband herunterkonvertiert, wo das Sampeln durchgeführt wird, um die digitalisierten Basisbandsamples vorzusehen.
In den meisten Kommunikationsanwendungen wird ein ADC bei dem Empfänger benötigt. In einigen Anwendungen ist der Empfänger eine kommerzielle Einheit, wobei Kosten und Zuverlässigkeit wichtige Designkriterien sind, aufgrund der Anzahl von produzierten Einheiten. Ferner ist in einigen Anwendungen, wie in einem CDMA Mobilkommunikationssystem, der Leistungsverbrauch kritisch, aufgrund der entfernten/tragbaren Natur des Empfängers.
Im Stand der Technik wird ein Flash ADC oder ein ADC mit aufeinander folgender Näherung verwendet, um das empfangene Signal zu sampeln. In einem Flash ADC wird das Eingangssignal gegen L-1 Referenzspannungen verglichen, welche durch eine Widerstandsleiter erzeugt werden, und zwar durch L-1 Vergleicher. Flash ADCs sind sperrig und verbrauchen große Mengen von Leistung, weil L-1 Vergleicher und L Widerstände benötigt werden. Ferner können Flash ADCs schlechte Linearität und schlechte DC Versatzcharakteristika haben, wenn die L Widerstände in der Widerstandsleiter nicht zusammen passen. Jedoch sind Flash ADCs populär aufgrund ihrer hohen Geschwindigkeit.
ADCs mit aufeinander folgender Näherung werden auch oft in Kommunikationssystemen verwendet. Diese ADCs minimieren die Komplexität durch Durchführen von Näherungen bzw. Schätzungen des Eingangssignals über zwei oder mehr Stufen. Jedoch können diese ADCs auch die gleiche schlechte Linearität und gleichen DC Versatzcharakteristika haben, wie sie bei dem Flash ADCs erfahren werden. Deshalb sind sowohl ADCs mit aufeinander folgender Näherung wie auch Flash ADCs keine idealen Kandidaten zur Verwendung in vielen Kommunikationsanwendungen.
Für einige Anwendungen kann verbesserte Datenkonvertierungsperformance mit einem Sigma-Delta ADC (ΣΔ ADC) erreicht werden.
Eine Veröffentlichung von Olivier J.A.P. Nys et al, benannt „On Configurable Oversampled A/D Converters", IEEE Journal of Solid State Circuits, offenbart eine analog-zu-digital Architektur, welche aus einer Kaskade von vier gemischten analog-digital Integrierern, einer zusätzlichen Stufe, welche einen digitalen Akkumulator und eine analoge Speichereinrichtung beinhaltet, einen programmierbaren digitalen Differenzierer, und einer Anzahl von Steuerungszellen besteht.
Das japanische Patent mit Veröffentlichungsnummer 01137832 von „Sony Corporation" offenbart einen Analog-zu-Digital-Konvertierer des parallelen Typs, welcher lehrt, wie Leistungsverbrauch in einem Konvertierer durch das Aufsplitten einer Vergleichergruppe in eine Vielzahl von Vergleicherblöcken zum Detektieren des derzeitigen Spannungsbereichs verringert wird.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung liefert gemäß den angefügten Ansprüchen einen Steuerungsmechanismus, welcher verwendet werden kann, um einen ΣΔ ADC zu steuern, um den benötigten Grad von Performance vorzusehen, während der Leistungsverbrauch minimiert wird. Der ΣΔ ADC ist mit mehreren Stufen (das heißt Schleifen oder Abschnitten) ausgebildet, und liefert verbesserte Performance (zum Beispiel höherer Dynamikbereich), wenn mehr Stufen aktiviert werden. Der Steuerungsmechanismus aktiviert selektiv eine ausreichende Anzahl von Stufen, um die benötigte Performance vorzusehen und deaktiviert verbleibende Stufen um Leistung einzusparen. Der Steuerungsmechanismus erreicht dies durch Messen von einer oder mehreren Charakteristika (Zum Beispiel Signalpegel) des ADC Eingabesignals durch einen ΣΔ ADC, welcher ähnlich ist zu dem ΣΔ ADC auf dem Signalpfad, welcher die gemessene Charakteristik/die gemessenen Charakteristika mit einem bestimmten Schwellenwert/mit bestimmten Schwellenwerten vergleicht, und die Stufen derart steuert, dass die gewünschten Ziele erreicht werden.
Ein Ausführungsbeispiel der Erfindung sieht einen Datenkonvertierungsschaltkreis vor, welcher einen ΣΔ ADC beinhaltet, welcher mit einem Steuerungsschaltkreis verbunden ist. Der ΣΔ ADC beinhaltet eine Anzahl von ΣΔ Stufen, welche kaskadiert miteinander verbunden sind, welche ein Eingangssignal empfangen und Datensamples liefern. Der Steuerungsschaltkreis beinhaltet eine oder mehrere Detektorstufen, einen Konditionierschaltkreis, und einen Signalprozessor. Die Detektorstufen) empfangen das Eingabesignal und liefern ein detektiertes Signal. Der Konditionierschaltkreis ist mit der Detektorstufe/den Detektorstufen verbunden, empfängt das detektierte Signal und liefert konditionierte Samples. Der Signalprozessor koppelt den Konditionierschaltkreis, empfängt die konditionierten Samples und liefert ein Steuerungssignal, welches selektiv null oder mehr ΣΔ Stufen deaktiviert.
In einem Ausführungsbeispiel ist mindestens eine Detektorstufe als eine Wiederholung von einer der ΣΔ Stufen implementiert, und kann geschrumpft werden und/oder mit weniger Strom als die ΣΔ Stufen, welche sie wieder bildet, vorgespannt werden. Das detektierte Signal kann für eine Amplitude des Eingangssignals anzeigend sein. Die ΣΔ Stufen können basierend auf der detektierten Signalamplitude deaktiviert werden, und möglicherweise auf den relativen Orten der ΣΔ Stufen innerhalb des ΣΔ ADC basieren. In einer spezifischen Implementierung beinhaltet der ΣΔ ADC zwei Bandpassstufen vierter Ordnung oder zwei Tiefpassstufen zweiter Ordnung. Der Datenkonvertierschaltkreis wird vorteilhafterweise in einem zellularen (zum Beispiel CDMA) Empfänger verwendet.
Ein anderes Ausführungsbeispiel der Erfindung sieht einen elektronischen Schaltkreis vor, welcher einen mehrstufigen Schaltkreis beinhaltet, welcher mit einem Steuerungsschaltkreis verbunden ist. Der mehrstufige Schaltkreis beinhaltet N Signalstufen, welche in einer bestimmten Konfiguration verbunden sind (zum Beispiel kaskadiert, parallel oder anders). Der Steuerungsschaltkreis liefert ein Steuerungssignal, welches selektiv null oder mehr Signalstufen deaktiviert. Der Steuerungsschaltkreis beinhaltet eine oder mehrere Detektorstufen, einen Konditionierschaltkreis, und einen Signalprozessor, welcher wie oben beschrieben konfiguriert und betrieben werden kann. Die Detektorstufe(n) kann als Wiederholung(en) bzw. Replikat(e) der Signalstufe(n) implementiert sein, und kann geschrumpft und/oder mit weniger Strom vorgespannt sein. Die Signalstufen können selektiv basierend auf beispielsweise der Amplitude des Eingangssignals deaktiviert werden.
Noch ein anderes Ausführungsbeispiel der vorliegenden Erfindung sieht einen Steuerungsschaltkreis zum Steuern eines mehrstufigen Schaltkreises vor, welcher eine Anzahl von Signalstufen beinhaltet. Der Steuerungsschaltkreis beinhaltet eine oder mehrere Detektorstufen, einen Konditionierschaltkreis und einen Signalprozessor. Mindestens eine Detektorstufe ist als ein Replikat von einer der Signalstufen implementiert. Die Detektorstufe(n), der Konditionierschaltkreis, und der Signalprozessor können wie oben stehend beschrieben konfiguriert und betrieben werden. Der Steuerungsschaltkreis wird vorteilhafterweise zum Steuern eines ΣΔ ADC verwendet.
Noch ein anderes Ausführungsbeispiel der Erfindung liefert ein Verfahren zum Steuern von ΣΔ Stufen in einem ΣΔ ADC. Gemäß dieses Verfahrens wird eine Charakteristik eines ADC Eingangssignals unter Verwendung von einer oder mehreren Detektorstufen detektiert. Mindestens eine Detektorstufe ist als ein Replikat von einer der ΣΔ Stufen implementiert. Die detektierte Charakteristik wird gegen einen Vergleichspegel verglichen. Ein Steuerungssignal wird teilweise basierend auf dem Vergleich generiert. Null oder mehr ΣΔ Stufen werden dann selektiv gemäß dem Steuerungssignal deaktiviert. Die Charakteristik, welche detektiert wird, kann eine Amplitude des Eingangssignals sein, und die ΣΔ Stufen können basierend auf der detektierten Signalamplitude deaktiviert werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Merkmale, Natur und Vorteile der vorliegenden Erfindung werden offensichtlicher werden von der detaillierten Beschreibung, welche unten stehend gegeben wird, wenn sie zusammen mit den Zeichnungen genommen wird, in welchen gleiche Bezugszeichen Korrespondierendes durchgängig identifizieren, und wobei folgendes gilt:
1 ist ein Blockdiagramm einer exemplarischen einschleifigen Sigma-Delta-Analog-zu-Digital-(ΣΔ ADC)-Architektur;
2 ist ein Blockdiagramm einer exemplarischen MASH ΣΔ ADC Architektur;
3A–3D sind jeweils Pol-Null Diagramm und Frequenzantwortblock eines Integrierers und Pol-Null Diagramm und Frequenzantwortplot eines Bandpassresonators;
4 ist ein Blockdiagramm eines exemplarischen zweischleifigen Bandpass MASH ΣΔ ADC der vorliegenden Erfindung;
5A–5E sind jeweils Blockdiagramme eines Resonators innerhalb des Bandpass MASH ΣΔ ADC und Implementierungen des Resonators mit einem Verzögerungszellenresonator, einem verlustlosen diskreten Integriererresonator, einem Vorwärts-Euler-Resonator, und einem zweipfadigen, verschachtelten Resonator;
6A–6B sind jeweils schematische Diagramme einer Verzögerungszelle unter Verwendung von analoger Schaltkreistechnik für einen geschalteten Kondensator mit Doppel-Sampling und ein Zeitdiagramm des benötigten Taktsignals für die Verzögerungszelle;
7A–7B sind jeweils schematische Diagramme eines Resonatorschaltkreises innerhalb des Bandpass MASH ΣΔ ADC und des Vorwärtsverstärkungsschaltkreises, welche beide unter Verwendung von analoger Schaltkreistechnik für geschalteten Kondensator mit Doppel-Sampling implementiert sind;
8 ist ein Blockdiagramm eines exemplarischen Bandpass MASH 4-4 ΣΔ ADC achter Ordnung der vorliegenden Erfindung;
9 ist ein Plot der simulierten Signal-zu-Rausch-Verhältnis-(SMR)-Performance des Bandpass MASH 4-4 ΣΔ ADCs der vorliegenden Erfindung;
10A–10B sind jeweils exemplarische schematische Diagramme eines Verzögerungszellen-basierenden Resonators und eines Vorwärts-Euler-Resonators, welche beide unter Verwendung von analoger Schaltkreistechnik für einen geschalteten Kondensator mit Einfach-Sampling implementiert sind;
10C–10D sind jeweils exemplarische schematische Diagramme eines zweipfadigen verschachtelten Resonators, welcher unter Verwendung von Analogschaltkreisen für einen geschalteten Kondensator mit Pseudo-Zweipfad und Einfach-Sampling implementiert ist, und das Zeitdiagramm der benötigten Taktsignale für den pseudo-zweipfadigen Schaltkreis;
10E–10F sind jeweils exemplarische schematische Diagramme eines zweipfadigen verschachtelten Resonators, welcher unter Verwendung von zwei Analogschaltkreisen für geschalteten Kondensator mit Doppel-Sampling und unabhängigen Pfaden implementiert ist;
10G–10H sind exemplarische schematische Diagramme eines doppel-gesampelten Verzögerungszellen basierenden Resonatorschaltkreises und das Zeitdiagramm des benötigten Taktsignals für den Resonatorschaltkreis;
11–13 zeigen vereinfachte Blockdiagramme von drei spezifischen Ausführungsbeispielen eines Steuerungsschaltkreises zum Steuern eines mehrstufigen Schaltkreises, welcher ein ΣΔ ADC sein kann, wie in 11 gezeigt ist;
14 zeigt ein vereinfachtes Blockdiagramm eines spezifischen Ausführungsbeispiels eines Steuerungsschaltkreises, welcher als der Steuerungsschaltkreis in 11–13 verwendet werden kann;
15A trägt einen Graph der Standardabweichung des detektierten Signals von einer Detektorstufe gegenüber eingegebener Signalamplitude;
15B zeigt einen Graph der Verteilungsdichten der Signalpegel des detektierten Signals; und
15C zeigt einen Graph des Zählwerts von einem Signalprozessor gegenüber der detektierten Eingangssignalamplitude.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Ein Hochgeschwindigkeits sigma-delta analog-zu-digital Konvertierer (ΣΔ ADC) führt Analog-zu-Digital-Konvertierung des Eingangssignals durch Ausführen von aufeinander folgenden 1-Bit-Näherungen bzw. Schätzungen der Veränderung in der Amplitude des Eingangssignals aus, weil das vorhergehende Sample bereits angenähert wurde, mit einer Samplingrate, welche mehrere Male höher ist als die Bandbreite des Eingangssignals. Diese ausgegebenen Samples beinhalten das Eingangssignal und das Quantisierungsrauschen. Der ΣΔ ADC kann derart ausgebildet sein, dass das Quantisierungsrauschen gedrückt ist (oder Rausch geformt) zu einer Frequenz ausserhalb des Bandes, wo die Filterung leichter durchgeführt werden kann.
Ein ΣΔ ADC kann ein hohes Signal-zu-Rauschverhältnis (SNR), gute Linearität, und niedrigen DC Versatz vorsehen, und zwar aufgrund der inhärenten Struktur des ΣΔ ADC. Zum Beispiel kann hohes SNR durch Auswählen eines geeignetes oversampling Verhältnisses (OSR = over sampling ratio) und des geeigneten Rauschformungsfilters erhalten werden. Zusätzlich werden gute Linearität und niedriger DC Versatz erhalten, aufgrund der einfachen 1-Bit Quantisierung innerhalb des ΣΔ ADC.
Der Hochgeschwindigkeitsbandpass ΣΔ ADC kann verwendet werden, um die benötigte Analog-zu-Digital-Konvertierung von schmalbandigen Signalen bei einer Zwischenfrequenz (ZF) durchzuführen. Exemplarische Anwendungen beinhalten CDMA Kommunikationssystem und HDTV. In einem Bandpass ΣΔ ADC ist das Eingangssignal eine ZF Frequenz anstatt des Basisbands. Das Sampling bei der ZF erlaubt die Eliminierung einer Herunterkonvertierungsstufe in dem Kommunikationssystem, somit wird die Schaltkreiskomplexität verringert, Kosten werden verringert, und die Zuverlässigkeit wird verbessert. Ferner können die Rauschformungsfilter innerhalb des Bandpass ΣΔ ADC derart ausgebildet sein, dass das Quantisierungsrauschen um das Band von Interesse auf Außer-Band-Frequenzen gedrückt wird, wo die Filterung einfacher durchgeführt wird.
ΣΔ ADC sampelt eine analoge Wellenform in kontinuierlicher Zeit zum Vorsehen von diskreten Samples bei gleichmäßig beabstandeten Zeitintervallen. ΣΔ ADC hat die folgende Transferfunktion:
wobei Y(z) die Ausgabe von dem ΣΔ ADC in der z-Transformationsdomäne ist, X(z) ist die Eingabe zu dem ADC, E(z) ist das Quantisierungsrauschen, G(z) ist die Transferfunktion von dem Eingang zu dem Ausgang, und H(z) ist die Rauschtransferfunktion von dem Quantisierer zu dem Ausgang. Somit beinhaltet die ADC Ausgabe Y(z) das Eingangssignal X(z), welches durch die Transferfunktion G(z) plus das Quantisierungsrauschen E(z) geformt ist, welches durch die Rauschtransferfunktion H(z) geformt ist. Um Verzerrung des Eingangssignals X(z) zu vermeiden, ist die Transferfunktion G(z) typischerweise derart ausgebildet, dass sie Frequenz unabhängig ist. Zum Beispiel kann G(z) eine All-Pass- bzw. Gesamtdurchlassfunktion sein, welche eine feste Verstärkung (A₁) und Verzögerungselemente (z^–1) beinhaltet, wie A₁·z^–m. Das Quantisierungsrauschen E(z) kann durch die Rauschtransferfunktion H(z) derart geformt sein, dass das Quantisierungsrauschen des interessierenden Bandes (zum Beispiel das Band, wo das Eingangssignal vorhanden ist) ausserhalb des Bandes gedrückt wird, wo die Filterung einfacher durchgeführt wird. Die Charakteristiken der Rauschtransferfunktion H(z) werden basierend auf der Anwendung ausgewählt, für welche der ΣΔ ADC verwendet wird, und sind ausgebildet zum Vorsehen der benötigten Performance.
I. ΣΔ ADC Architekturen
ΣΔ ADC kann unter Verwendung einer von mehreren Architekturen ausgebildet sein. Ein Blockdiagramm eines exemplarischen einschleifigen ΣΔ ADC 10 ist in 1 gezeigt. Der einschleifige ΣΔ ADC 10 beinhaltet den Eingangssummierer 22, welcher die quantisierte ADC Ausgabe von der ADC Eingabe subtrahiert. Das Fehlersignal von dem Summierer 22 wird zu einem ersten Filter 24 geliefert, welcher das Fehlersignal gemäß der Transferfunktion des ersten Filters 24 filtert. Die Ausgabe des ersten Filters 24 wird zu dem Summierer 26 geliefert, welcher die quantisierte ADC Ausgabe von der Aus gabe des ersten Filters 24 subtrahiert. Das Fehlersignal von dem Summierer 26 wird zu einem zweiten Filter 28 geliefert, welcher das Fehlersignal gemäß der Transferfunktion des zweiten Filters 28 filtert. Die Ausgabe des zweiten Filters 28 ist quantisiert, typischerweise auf ein Bit, obwohl auch mehr Bits verwendet werden können, und wird als die quantisierte ADC Ausgabe geliefert.
1 zeigt einen einschleifigen ΣΔ ADC mit zwei Filterabschnitten. Die Filterabschnitte bestimmen die Rauschformungscharakteristika des ΣΔ ADC und sind basierend auf der Anwendung ausgebildet, für welche der ΣΔ ADC verwendet wird. Mehrere Filterabschnitte können zwischen dem zweiten Filter 28 und dem Quantisierer 30 dazwischen geschoben sein. Jedoch sind einschleifige ΣΔ ADCs typischerweise mit zwei oder weniger Filterabschnitten ausgebildet, und zwar aufgrund von Bedenken bezüglich der Instabilität von einschleifigen ΣΔ ADCs höherer Ordnung.
Ein Blockdiagramm einer exemplarischen MASH ΣΔ ADC Architektur ist in 2 gezeigt. Ein MASH ADC kann mit zwei oder mehr Schleifen ausgebildet sein, abhängig von der gewünschten Rauschtransferfunktion H(z). Jedoch werden MASH ADCs mit mehr als drei Schleifen nicht typischerweise verwendet, weil kleine inkrementelle Verbesserung für zusätzliche Schleifen größer als drei erreicht wird. Die MASH Architektur wird für einen ΣΔ ADC höherer Ordnung bevorzugt, weil die MASH Architektur inhärent stabil ist.
Wie in 2 gezeigt ist, beinhaltet ein MASH ADC 12 drei Schleifen 40a, 40b und 40c. Die Schleife 40a quantisiert die ADC Eingabe und liefert die Ausgabe Y1 zu der Rauschunterdrückungslogik 90. Der Betrieb der Rauschunterdrückung 90 ist detailliert untenstehend beschrieben. Ein Teil der ADC Eingabe und Quantisierungsrauschen (X2) von der Schleife 40a wird zu der Schleife 40b geliefert, wo zusätzliches Rauschen (X3) von der Schleife 40b zu der Schleife 40c geliefert wird, wo weitere Rauschformung durchgeführt wird. Die Ausgaben Y2 von der Schleife 40b und Y3 von der Schleife 40c werden zu der Rauschunterdrückungslogik 90 geliefert, wo sie mit der Aus gabe Y1 von der Schleife 40a kombiniert werden, um die ADC Ausgabe zu erzeugen. In dem exemplarischen Ausführungsbeispiel beinhaltet die ADC Ausgabe ein Bit für jede Schleife. Nach der Rauschauslöschung bzw. – unterdrückung kann der dynamische Bereich, und somit die Ausgabe des MASH ADC 12, drei Bits oder mehr sein.
Innerhalb von jeder Schleife 40 empfängt ein Summierer 42 das Eingangssignal und die Quantisiererausgabe von dem Quantisierer 46. Der Summierer 42 subtrahiert die Quantisiererausgabe von dem Eingangssignal und liefert das Fehlersignal zu dem Schleifenfilter 44. Der Schleifenfilter 44 filtert das Fehlersignal und liefert die gefilterte Ausgabe zu dem Quantisierer 46, wo sie auf 1-Bit Werte quantisiert wird. Der Schleifenfilter 44 wird zum Erzeugen der gewünschten Rauschtransferfunktion H(z) ausgebildet, welche auf der Anwendung basiert, für welche der ΣΔ ADC verwendet wird. Die gefilterte Ausgabe von dem Schleifenfilter 44 in allen außer der letzten Schleife 40c wird zu dem Verstärkungselement 52 geliefert und mit einer ersten Verstärkung skaliert. Die Ausgabe von dem Quantisierer 46 in allen außer der letzen Schleife 40c wird zu dem Verstärkungselement 54 geliefert, und mit einer zweiten Verstärkung skaliert. Das skalierte Signal von dem Verstärkungselement 54 wird von dem skalierten Signal von dem Verstärkungselement 52 durch den Summierer 56 subtrahiert, und das Fehlersignal wird zu dem Verstärkungselement 56 geliefert. Das Verstärkungselement 56 skaliert das Fehlersignal mit einer dritten Verstärkung und liefert das skalierte Fehlersignal zu der nachfolgenden Schleife 40. Die Verstärkungen der Verstärkungselemente 52, 54 und 58 beeinflussen die Rauschtransferfunktion H(z) des MASH ADC 12.
Jeder Schleifenfilter 44 kann einen oder mehrere Filterabschnitte beinhalten, abhängig von der gewünschten Rauschtransferfunktion. Mehrer Filterabschnitte erlauben die Implementierung von ΣΔ ADC höherer Ordnung zum Erzeugen der gewünschten Performance, wie hohes SMR. Ein Schleifenfilterdesign ist detailliert unten stehend beschrieben.
In dieser Spezifikation ist ein MASH ΣΔ ADC gemäß der folgenden Nomenklatur ausgebildet. Der MASH A-B-C bezeichnet drei Schleifen (A, B und C), welche in der Reihenfolge sind, welche durch die Werte von A, B, und C bestimmt sind. Zum Beispiel bezeichnet MASH 4-2-2 eine dreischleifige Architektur, wobei die erste Schleife einen Filter vierter Ordnung hat, die zweite Schleife einen Filter zweiter Ordnung hat, und die dritte Schleife auch einen Filter zweiter Ordnung hat. Insgesamt ist MASH 4-2-2 ein ΣΔ ADC achter Ordnung. Die vorliegende Erfindung kann auf einen MASH 2-2, MASH 4-2, MASH 4-4, MASH 4-2-2, MASH 4-4-2, MASH 4-4-4 und andere Ordnungen von MASH ΣΔ ADC gerichtet sein.
Die Auswahl der gewünschten ΣΔ ADC Architektur, einschleifig oder MASH, hängt von einer Anzahl von Faktoren ab. Ein wichtiger Faktor ist das benötigte Signal-zu-Rauschverhältnis (SNR). Das SNR ist als das Verhältnis der Leistung des größten Eingangsignals zu der Leistung des Quantisierungsrauschens definiert. Für eine vollskalige Sinuswelleneingabe kann das SNR für einen ΣΔ ADC gemäß der folgenden Gleichung berechnet werden:
Wobei L die Ordnung des Schleifenfilters ist, welcher zum Rauschformen verwendet wird, und OSR ist das Oversampling Verhältnis. Das OSR ist definiert als das Verhältnis der Samplingrate zu der zweiseitigen Signalbandbreite,
Gleichun (2) basiert auf einer einfachen Theorie unter Verwendung von nur weißem Quantisierungsrauschen und einem Einheitsverstärkungsquantisierer.
Unter Verwendung von Gleichung (2) wird das SNR für eine exemplarische CDMA Anwendung berechnet, wobei die zwei-seitige Signalbandbreite 2f_BW = 2,4576 MHz ist, und die Samplingrate ist ungefähr 78,64 MHz. Diese Frequenzen erzeugen ein USR von 32. Das SNR wird für verschiedene Schleifenfilterordnungen L berechnet und die Ergebnisse sind in Tabelle 1 tabuliert.
Die Schleifenfilterordnung ist die Summation der Ordnung von allen Filtern innerhalb des ΣΔ ADC. Für einen Bandbass ΣΔ ADC ist die Schleifenfilterordnung L die Hälfte der Gesamtordnung der Bandpassfilter. Ein Bandpassfilter n-ter Ordnung hat eine effektive Ordnung von L = n/2, weil die Pole der Bandpasstransferfunktion gleichmäßig zwischen der oberen Hälfte der z-Ebene und der unteren Hälfte der z-Ebene aufgeteilt sind. Die berechneten SNR Werte in Tabelle 1 präsentieren die obere Grenze, welche erreicht werden kann. Das tatsächliche SNR kann 10 dB bis 15 dB weniger als die berechneten Werte sein, und zwar aufgrund der nicht idealen Schaltkreiskomponenten und der Einschränkung des Eingangssignals auf weniger als den vollskaligen Wert.
Für die oben beschriebene CDMA Anwendung ist das SNR auf 70 dB für einen Bandpass MASH 4-2 ADC, 85 dB für einen MASH 4-4, 60 dB für einen einschleifigen Bandpass ΣΔ ADC 6-ter Ordnung, und 62 dB für einen einschleifigen ADC achter Ordnung simuliert. Diese simulierten Ergebnisse sind auch in Tabelle 1 tabuliert. Die simulierten Ergebnisse nehmen ein Eingangssignal bei –10 dB unterhalb der vollen Skala und koinzidenten Nullen (zum Beispiel alle Nullen sind bei z = ± j platziert) in der Rauschtransferfunktion H(z) an. Der simulierte SNR Wert für den einschleifigen ΣΔ ADC sechster Ordnung kann auf 70 dB verbessert werden, wenn die Nullen über die Signalbandbreite gespreizt sind. Ebenso kann der simulierte SNR Wert für den einschleifigen ΣΔ ADC achter Ordnung auf 80 dB mit Nullspreizen verbessert werden. Jedoch kann Nullspreizen schwierig zu erreichen sein, und zwar aufgrund von nicht idealen Schaltkreiskomponenten. Das simulierte SNR einer MASH Architektur ist besser als dasjenige der einschleifigen Architektur. Tabelle 1 – berechnetes und simuliertes SNR für ΣΔ ADC von verschiedener Ordnung

SNR (dB)

Schleifenordnung L BPF Ordnung berechnet simulierter MASH 4-2 simulierter MASH 4-4 simulierte Einfachschleife

2 4 64

3 6 85 70 60

4 8 107 85 62
In der tatsächlichen Implementierung hat die MASH Architektur die zusätzlichen Vorteile der inhärenten Stabilität und der Einfachheit des Schleifenfilterdesigns. Jedoch ist die Schaltkreisanpassung kritischer für die MASH Architektur, und zwar aufgrund des Bedarfs zum Auslöschen des Quantisierungsrauschens zwischen mehreren Schleifen. Die Einfachschleifenarchitektur ist stabil für Schleifen zweiter oder niedrigerer Ordnung, aber kann für Schleifen höherer Ordnung instabil sein. Einfachschleifendesigns höherer Ordnung können durch sorgfältiges Schaltkreisdesign und gründliche Simulation stabil gemacht werden. Jedoch ist die Einfachschleifenarchitektur toleranter gegenüber Schaltkreisfehlanpassung. Die Auswahl der Einfachschleife oder MASH Architektur ist abhängig von den Anforderungen der Anwendung. Für die meisten Anwendungen wird die MASH Architektur gegenüber der Einfachschleifenarchitektur bevorzugt.
Die Rauschtransferfunktion H(z) des MASH ADC 12 wird durch das Design des Schleifenfilters 44 bestimmt. Zum Beispiel kann ein Basisband MASH ΣΔ ADC durch Implementierung von Schleifenfiltern 44 mit Tiefpassfiltern ausgebildet werden. Ebenso kann ein Bandpass ΣΔ ADC durch Implementierung von Schleifenfiltern 44 mit Bandpassfiltern ausgebildet sein. Die Rauschtransferfunktion H(z) des Quantisierungsrauschens ist das Inverse der Filter charakteristik aufgrund dessen, dass der Schleifenfilter innerhalb der Schleifen angeordnet ist.
Ein exemplarischer Basisband MASH ΣΔ ADC kann durch Implementierung von Schleifenfiltern 44 mit einem oder mehreren Integratoren ausgebildet sein, welche die Tiefasstransferfunktion
haben. Die Anzahl von Integratoren innerhalb der Schleifenfilter 44 hängt von der gewünschten Rauschtransferfunktion H(z) ab. Wie in 3A gezeigt ist, hat die Tiefpasstransferfunktion einen Pol bei z = +1 und eine Null bei dem Ursprung = 0. Die Frequenzantwort der Tiefpasstransferfunktion ist in 3B durch die durchgezogene Linie gezeigt. Der Tiefpassfilter hat den höchsten Gewinn bei DC aufgrund dessen, dass der Pol bei z = +1, ein. Gewinn von 1,0 bei fs/6, und ein Gewinn von 0,5 bei fs/2 ist, wobei fs die Samplingfrequenz ist. Die Frequenzantwort der Rauschtransferfunktion ist in 3B durch die gestrichelte Linie gezeigt. Das Quantisierungsrauschen um das DC wird in Richtung von höherer Frequenz gedrückt.
Ein exemplarischer Bandpass MASH ΣΔ ADC kann durch Implementierung von Schleifenfiltern 44 mit einem oder mehreren Resonatoren ausgebildet sein, welche die Bandpasstransferfunktion
hat. Die Anzahl von Resonatoren innerhalb der Schleifenfilter 44 hängt von der gewünschten Rauschtransferfunktion H(z) ab. Zum Beispiel benötigt eine Schleife vierter Ordnung zwei Resonatorabschnitte, welche jeweils die Bandpasstransferfunktion wie oben stehend beschrieben haben. Eine Bandpasstransferfunktion kann von einer Tiefpasstransferfunktion durch Substitution von z^–1 in der Tiefpasstransferfunktion mit –z² erhalten werden. Wie in 3C gezeigt ist, hat die Bandpasstransferfunktion ein Paar von Polen bei z = ±j und zwei Nullen bei dem Ursprung z = 0. Die Frequenzantwort der Bandpasstransferfunktion ist in 3D durch die durchgezogene Linie gezeigt. Der Bandpassfilter hat die höchste Verstärkung bei fs/4, weil die Pole bei z = ±j sind, und einen Gewinn von 0,5 bei DC und bei fs/2. Die Frequenzantwort der Rauschtransferfunktion ist in 3D durch die gestrichelte Linie gezeigt. Das Quantisierungsrauschen um fs/4 wird weg von fs/4 gedrückt, das interessierende Frequenzband, in Richtung von DC und fs/2.
II. Bandpass MASH ΣΔ ADC Architektur
Ein Blockdiagramm eines exemplarischen zweischleifigen Bandpass MASH ΣΔ ADC ist in 4 gezeigt. Der MASH ADC 100 beinhaltet 2 Schleifen 110a und 110b, Vorwärtselement 150, und Rauschunterdrückungslogik 160. In dem exemplarischen Ausführungsbeispiel empfängt der MASH ADC 100 eine analoge ADC Eingabe und erzeugt eine digitale ADC Ausgabe, welche mindestens zwei Bits hat, mindestens ein Bit für jede Schleife 110.
Die ADC Eingabe wird zu der Schleife 110a geliefert, welche eine 1-Bit Ausgabe Y1 ansprechend darauf erzeugt. Ein Teil der ADC Eingabe und des Quantisierungsrauschens (X2) von der Schleife 110a wird zu der Schleife 110b geliefert, wo zusätzliche Rauschformung durchgeführt wird. Die Ausgaben Y1 und Y2 von den Schleifen 110a und 110b werden jeweils zu der Rauschunterdrückungslogik 160 geliefert. Die Rauschunterdrückungslogik 160 kombiniert die Ausgaben Y1 und Y2 und erzeugt die ADC Ausgabe.
Innerhalb der Schleife 110a empfängt der Summierer 128a die ADC Eingabe und die 1-Bit Ausgabe Y1 von dem Quantisierer 140a. Der Summierer 128a subtrahiert Y1 von der ADC Eingabe und liefert das Fehlersignal zu dem Resonator 130a. Der Resonator 130a filtert das Fehlersignal und liefert die gefilterte Ausgabe (V1) zu dem Summierer 128b. Der Summierer 128b empfängt auch Y1 von dem Quantisierer 140a und subtrahiert Y1 von V1. Das Fehlersignal von dem Summierer 128b wird zu dem Resonator 130b geliefert, welcher das Fehlersignal weiter filtert. Die gefilterte Ausgabe (V2) von dem Resonator 130b wird zu dem Quantisierer 140a geliefert, welcher die 1-Bit Ausgabe Y1 ansprechend darauf erzeugt. Die Schleife 110b ist auf ähnliche Art und Weise wie die Schleife 110a verbunden.
Die gefilterte Ausgabe V2 von dem Resonator 130b wird auch zu dem Verstärkungselement 142 geliefert, welches V2 durch den Skalierfaktor 1/k1k2 skaliert. Die Ausgabe Y1 von dem Quantisierer 140a wird zu dem Verstärkungselement geliefert, welches Y1 mit dem Skalierungsfaktor a skaliert. Die Ausgaben von den Verstärkungselementen 142 und 144 werden zu einem Summierer 146 geliefert, welcher die Ausgabe von dem Verstärkungselement 144 von der Ausgabe von dem Verstärkungselement 142 subtrahiert. Das Fehlersignal von dem Summierer 146 wird zu dem Verstärkungselement 148 geliefert, welches das Fehlersignal durch den Skalierfaktor 1/G skaliert. Die Ausgabe von dem Verstärkungselement 148 beinhaltet X2, welches zu der Schleife 110b geliefert wird.
Innerhalb der Rauschunterdrückungslogik 160 wird die Ausgabe Y1 zu dem Verzögerungselement 172 geliefert, welches Y1 um ein Zeitintervall gleich zu der Verarbeitungsverzögerung der Schleife 110b verzögert. Das verzögerte Y1 von dem Verzögerungselement 172 ist mit Y2 Zeit ausgerichtet. Die Ausgabe V2 wird zu dem Verstärkungselement 162 geliefert, welches Y2 um den Skalierfaktor G skaliert. Die verzögerte Ausgabe Y1 wird zu dem Verstärkungselement 166 geliefert, welches das verzögerte Y1 um den Skalierfaktor h-1 skaliert. Die Ausgabe von den Verstärkungselementen 162 und 166 werden zu dem Summierer 164 geliefert, welcher die zwei skalierten Ausgaben summiert. Das kombinierte Signal von dem Summierer 164 wird zu dem Element 168 geliefert, welches das kombinierte Signal mit der Transferfunktion N(z) filtert. Die Ausgabe von dem Element 168 und das verzögerte Y1 werden zu dem Summierer 170 geliefert, welcher die zwei Signale zum Erzeugen der ADC Ausgabe summiert.
Für einen Bandpass ΣΔ ADC, ist jeder Resonator 130 in dem MASH ADC 100 mit einer Bandasstransferfunktion
imlementiert, wobei k_n die Verstärkung des n-ten Resonators 130 innerhalb der Schleife 110 ist, und m = 1 oder 2. Jeder Resonator 130 beinhaltet ein Paar von Polen und ist von zweiter Ordnung. Weil die Schleife 110 zwei Resonatoren 130 beinhaltet, ist die Ordnung von jeder Schleife vier. Insgesamt ist der MASH ADC 100 ein MASH 4-4 ADC achter Ordnung. Die Transferfunktion M(z) innerhalb des Elements 168 wird basierend auf den Charakteristika des ΣΔ ADC ausgewählt. Für einen Bandass ΣΔ ADC, ist N(z) = (1 + z^–2)². Das Verzögerungselement 172 hat eine Transferfunktion von z^–2m.
Die Verstärkungen k₁, k₂, h und G, welche sich in den Skalierfaktoren der Verstärkungselemente 142, 144, 148, 162 und 166 widerspiegeln, bestimmen den Ort der Nullen der Rauschtransferfunktion H(z). Die Pole in den Resonatoren 130 werden in Nullen in der Rauschtransferfunktion H(z) transformiert, weil die Resonatoren innerhalb einer Rückkopplungsschleife angeordnet sind. Ursprünglich werden die Nullen in H(z) derart ausgewählt, dass sie z = ±j für den Bandpass ΣΔ ADC sind.
Der MASH ADC 100, wie in 4 gezeigt ist, ist ein Bandpass ΣΔ ADC. Die gleiche Topologie kann zum Implementieren eines Basisbands ΣΔ ADC verwendet werden. Dies kann einfach durch Substitution von jedem Resonator 130 mit einem Integrator erreicht werden, welcher die Tiefpasstransferfunktion
hat, wodurch das Element 168 mit der Transferfunktion N(z) = (1 – z^–1)² implementiert ist, und das Verzögerungselement 172 wird mit der Transferfunktion z ² vorgesehen. Mit diesen Substitutionen wird der MASH ADC 100 in einen Basisband MASH 2-2 ADC vierter Ordnung transformiert.
In dem exemplarischen Ausführungsbeispiel sind alle Elemente des MASH ADC 100, mit Ausnahme des Rauschunterdrückungsschaltkreises 116, als analoge Schaltkreise implementiert. Jedoch kann die optimale Implementierung eines Elements in entweder analogem oder digitalem Schaltkreis von dem IC Prozess abhängen, welcher in der Implementierung des ΣΔ ADC verwendet wird. Deshalb sind die verschiedenen Kombinationen von analo gen und digitalen Schaltkreisen zum Synthetisieren der benötigten Elemente innerhalb des MASH ADC 100 innerhalb des Umfangs der vorliegenden Erfindung.
III. Bandpassresonatordesign
Ein Bandpass MASH 4-4 ADC kann durch Implementieren von Resonatoren 130 in dem MASH ADC 100 mit einer Bandpasstransferfunktion
ausgebildet sein, wie oben stehend beschrieben ist. Somit haben Resonatoren 130a, 130b, 130c und 130d die gleiche Struktur. Jedoch ist die Verstärkung von Resonatoren 130a und 130c k₁, während die Verstärkung von Resonatoren 130b und 130d k₂ ist. Der Resonator 130 ist in 5A gezeigt. Der Resonator 130 kann durch viele Resonatorstrukturen implementiert sein, von welchen vier in den 5B–5E gezeigt sind. Resonatoren 131, 132, 133 und 134 empfangen das Eingangssignal Rin und erzeugen das Ausgangssignal Rout.
Ein Blockdiagramm eines exemplarischen Verzögerungszellenresonators 131 ist in 5B gezeigt. Das Eingangssignal Rin wird zu dem Verstärkungselement 192 geliefert, welches das Eingangssignal mit der Verstärkung k_n skaliert. Das skalierte Rin wird zu dem Summierer 194 geliefert, welcher auch das Ausgangssignal Rout empfängt und Rout von dem skalierten Rin subtrahiert. Das Fehlersignal von dem Summierer 164 wird zu dem Verzögerungselement 200a geliefert, welcher das Signal um einen Taktzyklus des Samplingtakts verzögert. Das verzögerte Fehlersignal von dem Verzögerungselement 200a wird zu dem Verzögerungselement 200b geliefert, welches weiter das Signal um einen Samplingtaktzyklus verzögert. Das Signal von dem Verzögerungselement 200b beinhaltet das Ausgangssignal Rout.
Ein Blockdiagramm eines exemplarischen verlustfreien diskreten Integrator (LDI) Resonators 132 ist in 5C gezeigt. Das Eingangssignal Rin wird zu dem Verstärkungselement 260 geliefert, welches das Eingangssignal mit dem Gewinn k_n skaliert. Das skalierte Rin wird zu dem Summierer 262 geliefert, welcher auch das skalierte Ausgangssignal Rout empfängt und das skalierte Rout von dem skalierten Rin subtrahiert. Das Fehlersignal von dem Summierer 262 wird zu dem Filter 264 geliefert, welcher das Signal mit der Transferfunktion
filtert. Das gefilterte Fehlersignal von dem Filter 264 wird zu dem Filter 266 geliefert, welcher das Signal weiter mit der Transferfunktion
filtert. Das Sinal von dem Filter 266 beinhaltet das Ausgangssignal Rout. Rout wird zu dem Verstärkungselement 268 geliefert, welches Rout mit der Verstärkung β skaliert. In dem exemplarischen Ausführungsbeispiel ist β = 2, und die gesamte Transferfunktion des Resonators 132 ist
Durch geeinete Auswahl von β können die Nullen der Rauschtransferfunktion in dem Signalband gespreizt werden.
Ein Blockdiagramm eines exemplarischen Vorwärts-Euler (FE = Forward-Euler) Resonators 133 ist in 5D gezeigt. Das Eingangssignal Rin wird zu dem Verstärkungselement 270 geliefert, welches das Eingangssignal mit der Verstärkung k_n skaliert. Das skalierte Rin wird zu dem Summierer 272a geliefert, welcher auch das skalierte Ausgangssignal Rout empfängt und das skalierte Ausgangssignal Rout von dem skalierten Einganssignal Rin subtrahiert. Das Fehlersignal von dem Summierer 272 wird zu dem Filter 274a ge liefert, welcher das Signal mit der Transferfunktion
filtert. Das gefilterte Fehlersignal von dem Filter 274a wird zu dem Summierer 272b geliefert, welcher auch das skalierte Rout empfängt und das skalierte Rout von dem gefilterten Fehlersignal subtrahiert. Das Fehlersignal von dem Summierer 272b wird zu dem Filter 274b geliefert, welcher das Signal mit der Transferfunktion
filtert. Das Sinal von dem Filter 274b beinhaltet das Aus gangssignal Rout. Rout wird zu dem Verstärkungselement 276 geliefert, welches das Ausgangssignal Rout mit der Verstärkung β skaliert. In dem exemplarischen Ausführungsbeispiel ist β = 2 und die gesamte Transferfunktion des Resonators 133 ist
Ein Blockdiagramm eines exemplarischen zweipfadigen verschachtelten Resonators 134 ist in 5E gezeigt. Das Eingangssignal Rin wird zu dem Verstärkungselement 280 geliefert, welches das Einganssignal mit der Verstärkung k_n skaliert. Das skalierte Rin wird zu Schaltern 282a und 282b geliefert, welche das skalierte Rin zu Summierern 284a und 284b jeweils verbinden. Der Summierer 284 empfängt auch das verzögerte Fehlersignal von den Verzögerungselementen 286 und subtrahiert das verzögerte Fehlersignal von dem skalierten Rin. Das Fehlersignal von dem Summierer 284 wird zu dem Verzögerungselement 286 geliefert, welches das Fehlersignal um einen Samplingtaktzyklus verzögert. Das verzögerte Fehlersignal von den Verzögerungselementen 286a und 286b wird zu den Schaltern 288a und 288b jeweils geliefert. Die Schalter 288a und 288b sind miteinander verbunden und beinhalten die Ausgabe des Resonators 134. Die Schalter 282a und 288a sind mit einer Phase eines Schalttaktes getaktet und die Schalter 282b und 288b sind mit einer zweiten Phase des Schalttaktes getaktet. Die Taktsignale sind unten stehend detailliert beschrieben. Die gesamte Transferfunktion des Resonators 134 ist

Die Resonatoren 131, 132, 133 und 134 können durch verschiedene analoge Schaltkreistechniken implementiert sein. Zum Beispiel können Resonatoren 131, 132, 133 und 134 mit analogen Schaltkreistechniken mit kontinuierlicher Zeit wie aktiv-RC, gm-C und MOSFET-C implementiert sein. Die Resonatoren 131, 132, 133 und 134 können auch mit analogen Schaltkreistechniken mit gesampelten Daten wie geschalteter Kondensator (switched capacitor bzw. SC) und geschalteter Strom (switched current) implementiert sein. Die Auswahl der analogen Schaltkreistechnik hängt von den Anforderungen der Anwendung ab, für welche der ΣΔ ADC verwendet wird. Für eine exemplarische CDMA Anwendung, in welcher ein 12-Bit ΣΔ ADC mit einer Samplingrate von 80 MHz betrieben wird, ist die Performance der verschiedenen Schaltkreistechniken in Tabelle 2 tabuliert. Tabelle 2 – Performance von verschiedenen analogen Schaltkreistechniken

analoge Schaltkreistechnik	Auflösung SNR	Genauigkeit (Zeitkonstante) nein	Geschwindigkeit	Technologie
aktiv-RC	ja		ja	bipolar/ CMOS
gm-C	möglich	ja (mit Einstellung)	ja	BiCMOS
geschalteter Kondensator	ja	ja	ja	CMOS
geschalteter Strom	möglich	ja	ja	digital CMOS

Die Implementierung der Funktionen wie hierin beschrieben unter Verwendung von einer der Schaltkreistechniken, welche in Tabelle 2 aufgelistet sind, oder ihren Äquivalenten, sind innerhalb des Umfangs der vorliegenden Erfindung. In dem bevorzugten Ausführungsbeispiel sind die Resonatoren 131, 132, 133 und 134 mit einer geschalteter Kondensator Schaltkreistechnik implementiert, und zwar aufgrund der überlegenen Performance in Bezug auf SNR, Genauigkeit, Geschwindigkeit, und Kosten.
Das Design des Resonators 131 unter Verwendung der Schaltkreistechnik für geschalteten Kondensator ist detailliert unten stehend beschrieben. Innerhalb des Resonators 131 kann jedes Verzögerungselement 200 durch eine von vielen analogen Schaltkreistechniken implementiert sein. In dem bevorzugten Ausführungsbeispiel ist das Verzögerungselement 200 mit einem Doppel-Sampling geschalteter Kondensatorverzögerungsschaltkreis 210 wie in 6A gezeigt implementiert. Für optimale Linearität und Rauschperformance ist der Verzögerungsschaltkreis 210 als ein vollständig differenzieller Schaltkreis implementiert, wobei die Eingabe Rin+ und Rin– beinhaltet und die Ausgabe Rout+ und Rout– beinhaltet.
Innerhalb des Verzögerungsschaltkreises 210 wird das Eingangssignal Rin+ zu zwei Signalpfaden durch Schalter 220a und 224a geliefert. Der Schalter 220a verbindet ein Ende des Kondensators 228a und dem Schalter 236a. Das andere Ende des Kondensators 228a ist mit Schaltern 222a und 232a verbunden. Der Schalter 222a ist auch mit der AC Masse 202 verbunden. Der Schalter 232a ist auch mit dem invertierenden Eingang des Verstärkers 250 verbunden, und der Schalter 236a ist auch mit der nicht invertierenden Ausgabe des Verstärkers 250 verbunden. Auf ähnliche Art und Weise ist der Schalter 224a mit einem Ende des Kondensators 230a und dem Schalter 238a verbunden. Das andere Ende des Kondensators 230a ist mit Schaltern 226a und 234a verbunden. Der Schalter 226a ist auch mit der AC Masse 202 verbunden. Der Schalter 234a ist auch mit dem invertierenden Eingang des Verstärkers 250 verbunden, und der Schalter 238a ist auch mit dem nicht invertierenden Ausgang des Verstärkers 250 verbunden. Der Verzögerungsschaltkreis 210 ist ein vollständig differenzieller Schaltkreis. Die untere Hälfte des Verzögerungsschaltkreises 210 ist ein Spiegelbild der oberen Hälfte.
Die AC Masse 202 ist als eine DC Vorspannung mit einem Kondensatorbeipass zu Masse implementiert. Die DC Vorspannung bestimmt die Spannung auf mittlerer Skala des differenziellen Signals an dem Knoten. Für beste Linearität sind die Signale Rin+ und Rin– normalerweise in der Nähe der Betriebsmitte des Verstärkers 250 vorgespannt. In einigen Schaltkreisdesigns können die differenziellen Ausgaben Rout+ und Rout– eine unterschiedliche optimale DC Vorspannung als diejenige des Eingangs Rin haben.
Der Verzögerungsschaltkreis 210 sampelt das Eingangssignal Rin auf zwei Phasen des Schalttaktes. Unter Bezugnahme auf 6B wird der Samplingtakt fs durch zwei geteilt, um den Schalttakt zu erhalten. In dem exemplarischen Ausführungsbeispiel wird das Taktsignal CLK1, welches die erste Taktphase ∅1 hat, zu den Schaltern geliefert, welche ohne die Blase (zum Beispiel Schalter 224a) gezeigt sind. Das Taktsignal CLK2, welches die zweite Taktphase ∅2 hat, wird zu den Schaltern geliefert, welche mit der Blase (zum Beispiel Schalter 220a) gezeigt sind. Jedes Taktsignal soll einen Lastzyklus haben, welcher kleiner als 50 Prozent ist. Die minimale Breite des Taktsignals wird durch die Ladezeit des Kondensators bestimmt, welcher wiederum durch die Größe des Kondensators und dem ON Widerstand der Schalter bestimmt wird.
Unter Bezugnahme auf 6A werden während der ersten Taktphase ∅1 die Schalter 224a und 226a AN geschaltet und der Kondensator 230 wird mit dem Eingangssignal Rin+ geladen. Während der zweiten Taktphase ∅2 werden die Schalter 224a und 226a AUS geschaltet, die Schalter 234a und 238a werden AN geschaltet, und die Spannung über dem Kondensator 230a wird zu dem Ausgang Rout+ geliefert. Der Kondensator 230a wird während der ersten Taktphase ∅1 geladen und zu dem Ausgang Rout+ während der zweiten Taktphase ∅2 geliefert. Deshalb ist die Verzögerung, welche durch den Verzögerungsschaltkreis 210 vorgesehen wird, ein halber Schalttaktzyklus, oder ein Samplingtaktzyklus. Ebenso wird der Kondensator 228a während der zweiten Taktphase ∅2 geladen, und zu der Ausgabe Rout+ während der ersten Taktphase ∅1 geliefert. Die zwei Signalpfade, einer durch den Kondensator 230a und der zweite durch den Kondensator 228a werden auf unterschiedlichen Taktphasen betrieben und verwenden nur den Verstärker 250 gemeinsam.
Unter Verwendung des Doppel-Sampling geschalteter Kondensator Schaltkreises wird das Einganssignal Rin zu dem Ausgang Rout auf beiden Phasen des Schalttaktes geliefert, und zwar durch zwei Signalpfade, wodurch das Sampling von Rin bei der Samplingtaktfrequenz fs auch dann resultiert, wenn die Schalter AN und AUS bei der Hälfte des Samplingtaktes (fs/2) geschaltet werden. Ein Doppel-Sampling geschalteter Kondensator Schaltkreis ermöglicht, dass die Schalter mit der halben Samplingfrequenz getaktet werden, wodurch ermöglicht wird, dass die Kondensatoren und Verstärker mehr Zeit bekommen, um sich auf den endgültigen Wert einzustellen. Weil die Betriebsgeschwindigkeit eines geschalteter Kondensator Schaltkreises durch die Einstellzeit des Verstärkers bestimmt wird, welcher in dem Schaltkreis verwendet wird, erhöht die Verwendung des gleichen Verstärkers während beiden Phasen des Schalttaktes die Samplingrate um einen Faktor von zwei ohne den Bedarf für einen schneller einstellenden Verstärker.
Jedoch sind doppel-sampling geschaltete Kondensator Schaltkreise sensitiv gegenüber Pfadfehlanpassung. Fehlanpassung in der ersten Samplingstufe des ΣΔ ADC kann Verschlechterung in den Ausgabesamples verursachen. Fehlanpassung in den nachfolgenden Stufen ist rauschgeformt und führt nicht zu merkbarer Verschlechterung. Jegliche Fehlanpassung zwischen den zwei Signalpfaden, wie Fehlanpassung in den Kondensatoren oder Fehlanpassung aufgrund von ungeraden Taktphasen, erzeugt in der ersten Stufe ein Bild der Eingangssignale, welches an den Ausgangssamples erscheint. Durch Verwendung von guten Schaltkreisdesignregeln kann die Kondensatorfehlanpassung auf ein Prozent oder weniger verringert werden, wodurch die Amplitude des Abbilds (Image) auf –40 dB oder mehr unterhalb der Amplitude des Eingangsignals minimiert wird. Die Schalttakte können derart ausgebildet sein, dass sie ungerade Taktphasen minimieren. Alternativ kann die erste Samplingstufe mit einem Mastertakt getaktet werden, und zwar vor der Teile-Durch-Zwei-Operation zum Erhalten des Schalttakts. Taktflattern (engl. Clock Jitter) kann unter Verwendung einer sauberen externen Taktquelle verringert werden. Diese Topologie hat auch eine schnellere Einstellzeit als die einfach-gesampelte Topologie aufgrund von geringerer Verstärkerbelastung.
IV. Bandpass MASH 4-4 ADC Design
Unter Bezugnahme auf 4 beinhaltet jede Schleife 110 zwei Resonatorabschnitte 120. Jeder Resonatorabschnitt 120 beinhaltet einen Summierer 128 und einen Resonator 130. Der Resonator 130 kann als Verzögerungszellenresonator 131 wie in 5B gezeigt ist implementiert sein. Jeder Verzögerungszellenresonator 131 beinhaltet zwei Verzögerungselemente 200. Jedes Verzögerungselement 200 kann mit dem doppel-sampling geschalteter Kondensatorverzögerungsschaltkreis 210 implementiert sein, wie in 6A gezeigt ist.
Ein schematisches Diagramm des doppel-sampling geschalteter Kondensator Resonatorschaltkreises 121, welcher den Resonatorabschnitt 120 implementiert, ist in 7A gezeigt. Der Resonatorschaltkreis 121 beinhaltet ein Verzögerungselement und einen Summiererschaltkreis 300 und einen Verzögerungsschaltkreis 310. Der Schaltkreis 300 beinhaltet einen Summierer 128, ein Verstärkungselement 192, einen Summierer 194, und ein Verzögerungselement 200a (siehe 4 und 5B). Der Verzögerungsschaltkreis 310 implementiert das Verzögerungselement 200b.
Unter Bezugnahme auf 7A wird innerhalb des Schaltkreises 300 das Eingangssignal Vip zu zwei Signalpfaden geliefert, der erste Signalpfad durch den Schalter 324a. Der Schalter 324a verbindet ein Ende des Kondensators 330a mit dem Schalter 314a. Das andere Ende des Kondensators 330a verbindet Schalter 326a und 334a. Der Schalter 326a verbindet auch die AV Masse 202 und der Schalter 334a verbindet auch den invertierenden Eingang des Verstärkers 350a. Der Schalter 314a ist mit dem Quantisiererausgang Yp∅1 verbunden, welcher unten stehend beschrieben ist. Die Schalter 326a und 334a sind mit einem Ende des Kondensators 318a verbunden. Das andere Ende des Kondensators 318a ist mit Schaltern 344a und 338a verbunden. Der Schalter 338a ist auch mit dem nicht invertierenden Ausgang des Verstärkers 350a verbunden. Der Schalter 344a ist auch mit dem invertierenden Ausgang des Verstärkers 350b innerhalb des Verzögerungsschaltkreises 310 verbunden.
Der Betrieb des ersten Signalpfades in dem Schaltkreis 300 kann wie folgt beschrieben werden. Während der ersten Taktphase ∅1 werden Schalter 324a und 326a AN geschaltet und der Kondensator 330a wird mit dem Eingangssignal Vip geladen. Während der zweiten Taktphase ∅2 werden Schalter 324a und 326a AUS geschaltet und die Schalter 314a, 334a, und 338a werden AN geschaltet. Das Eingangssignal Yxp∅1 und die Spannung über dem Kondensator 330a werden um das Verhältnis der Kondensatoren 330a und 318a (Cs/Cf) skaliert und zu dem nicht invertierenden Ausgang des Verstärkers 350a geliefert. Auch wird während der ersten Taktphase ∅1 der Schalter 344a AN geschaltet und das Signal von dem invertierenden Ausgang des Verstärkers 350b wird zurückgekoppelt, wodurch der Kondensator 318 geladen wird. Die Spannung über dem Kondensator 318a wird bei dem nicht invertierenden Ausgang des Verstärkers 350a während der zweiten Taktphase ∅2 reflektiert.
Die obige Diskussion beschreibt die Schaltkreisverbindung und den Betrieb des ersten Signalpfads innerhalb des Schaltkreises 300. Ein identischer Schaltkreis wird für den zweiten Signalpfad vorgesehen, welcher auf die gleiche Art und Weise wie derjenige des ersten Signalpfads betrieben wird, außer dass die Schalter bei der alternativen Phase des Schalttaktes getaktet sind. Somit wird das Eingangssignal Vip zu dem Ausgang des Verstärkers 350a an beiden Phasen des Schalttaktes geliefert und führt zum Sampling des Eingangssignals mit der Samplingrate.
Der Schaltkreis 300 ist ein vollständig differentieller Schaltkreis. Ein identischer Schaltkreis wird für das invertierende Eingangssignal Vin geliefert. Die untere Hälfte des Schaltkreises 300 ist das Spiegelbild der oberen Hälfte.
Der Schaltkreis 300 beinhaltet die Funktionen des Summierers 128, des Verstärkungselements 192, und des Summierers 194 (siehe 4 und 5B).
Die Funktion des Summierers 194 wird durch Schalter 342 und 344 vorgesehen, welche den Ausgang des zweiten Verzögerungselements mit Kondensatoren 316 und 318 jeweils verbinden. Die Spannung Von wird in dem Kondensator 318a während der ersten Taktphase 1 gespeichert und von der Spannung bei Vb während der zweiten Taktphase ∅2 subtrahiert. Die Funktion des Summierers 128 wird durch Schalter 312 und 314 geliefert, welche den Quantisiererausgang mit Kondensatoren 328 und 330 jeweils verbinden. Die Quantisiererausgangsspannung Yp∅1 wird zu dem Kondensator 330a während der zweiten Taktphase ∅2 geliefert und wird zu der Spannung bei Vb hinzugefügt.
Der Verzögerungsschaltkreis 310 ist identisch mit dem Verzögerungsschaltkreis 210 in 6A und wird auf die gleiche Art und Weise wie diejenige betrieben, welche oben für den Verzögerungsschaltkreis 210 beschrieben ist. Der Verzögerungsschaltkreis 210 verzögert die Ausgabe von dem Schaltkreis 300 um einen halben Schalttaktzyklus, oder einen Samplingtaktzyklus. Die Ausgabe von dem Verstärker 350b beinhaltet die Ausgabe des Resonatorschaltkreises 121.
Der Resonatorschaltkreis 121 hat die folgende Transferfunktion von Vip zu Vop:
Die Transferfunktion von Yxp∅1 zu Vop ist –H_R(z). In dieser Nomenklatur bezeichnet Yx die Quantisiererausgabe von der ersten (x = 1) oder zweiten (x = 2) Schleife, p oder n bezeichnen ein (+) oder (–) Signal, und ∅1 oder ∅2 bezeichnen die Taktphase der Quantisiererausgabe. Die Spannungsverstärkung von Yxp∅1 zu Vop ist –Cs/Cf, das Verhältnis des Kondensators 330a zu dem Kondensator 318a. Somit kann die Verstärkung des Verstärkungselements 192 als k_n = Cs/Cf eingestellt werden.
Nachdem jeder Resonatorabschnitt 120 mit dem Resonatorschaltkreis 121 implementiert ist, kann der MASH ADC 100 in 4 als ein Bandpass MASH 4-4 ADC 101 achter Ordnung implementiert sein, wie in 8 gezeigt ist. Jeder Resonatorabschnitt 120 in 4 wird mit einem doppelsampling geschalteter Kondensator Resonatorschaltkreis 121 in 8 ersetzt. Innerhalb des Resonatorschaltkreises 121 ist die Rückkopplung von dem Verzögerungsschaltkreis 310 zu dem Schaltkreis 300 zur Einfachheit nicht gezeigt. Man beachte auch, dass die Rauschunterdrückungslogik 160 in 4 nicht in 8 zur Einfachheit gezeigt ist.
Der Quantisierer 140a in 4 ist mit dem Quantisierer 141a implementiert, welcher zwei synchrone Vergleicher 390a und 390b beinhaltet. Der Vergleicher 390a wird mit CLK1 getaktet, welcher die erste Phase ∅1 hat, und der Vergleicher 390b wird mit CLK2 getaktet, welcher die zweite Phase ∅2 hat (siehe 6B). Die differenziellen Eingangssignale zu den Vergleichern 390a und 390b werden durch die Ausgabe des Schaltkreises 300b geliefert. Dies ist so, weil der Quantisierer 141a eine Verzögerung eines halben Schalttaktzyklus hat. Die Eingabe zu dem Quantisierer 141a wird vor dem Verzögerungsschaltkreis 310b genommen, welcher auch eine Verzögerung eines halben Schalttaktzyklus vorsieht. Auf diese Art und Weise verbunden, ist der Quantisierer 141a korrekt in der Zeit ausgerichtet. Jeder Vergleicher 390b liefert eine differenzielle Ausgabe. Der Vergleicher 390a liefert die differenziellen Ausgangssignale Y1p∅1 und Y1n∅1 und der Vergleicher 390b liefert die differenziellen Ausgangssignale Y1p∅2 und Y1n∅2. Die vier Quantisiererausgaben, welche kollektiv als Y1 bezeichnet werden, werden zu Schaltkreisen 300a, 300b und 151 geliefert, wie durch 4 und 8 gezeigt ist.
Unter Bezugnahme auf die 4 und 8 kann das Vorwärtsverstärkungselement 150 in den Schaltkreis 300c eingebaut sein, um das Schaltkreisdesign zu vereinfachen. Unter Bezugnahme auf 4 ist die Verstärkung von dem Ausgang (V2) des Resonators 130b zu X2 1/k₁k₂G und die Verstärkung von dem Ausgang (Y1) des Quantisierers 140a zu X2 ist –h/G. Die gesamte Transferfunktion des Vorwärtsverstärkungselements 150 kann als X2 = Av1·V2 – Av2·Y1 berechnet werden, wobei Av1 = 1/k₁k₂G und Av2 = h/G sind.
Die Verstärkungen k₁, k₂, h und G des Bandpass MASH 4-4 ADC 101 werden für optimales SNR und Einfachheit der Schaltkreisimplementierung ausgewählt. Unter Verwendung von gemischten analogen und digitalen Designsimulationswerkzeugen werden die folgenden exemplarischen Werte für die Verstärkungen ausgewählt:
Andere Werte für die Verstärkungen k₁, k₂, h und G können auch verwendet werden und sind innerhalb des Umfangs der vorliegenden Erfindung. Unter Verwendung der Verstärkungswerte wie in Gleichung (4) gezeigt ist, und eines Oversamplingverhältnisses von 32, wird das SNR gegen den Eingangssignalpegel in 9 aufgetragen. Das Spitzen-SNR übersteigt 90 dB.
Ein schematisches Diagramm eines exemplarischen Vorwärtsverstärkungsschaltkreises 151, welches zusammen mit dem Schaltkreis 300c das Vorwärtsverstärkungselement 150 implementiert, ist in 7B gezeigt. Die Quantisiererausgaben Y1p∅2, Y1p∅02, Y1n∅1 und Y1n∅2 von dem Quantisierer 141a (siehe 8) werden zu Schaltern 372a, 376a, 376b und 372b jeweils geliefert. Die Schalter 372a, 376a, 276b und 372b sind mit einem Ende der Kondensatoren 380a, 382a, 380b und 330b jeweils verbunden, welche mit Knoten Va, Vb, Vc und Vd innerhalb des Resonatorschaltkreises 121 in 7A verbunden sind. Das andere Ende der Kondensatoren 380a, 382a, 382b und 380b sind mit Schaltern 374a und 384a, 378a und 386a, 378b und 386b, und 374b und 386b, und 374b und 384b jeweils verbunden. Die Schalter 374a und 378a, 378b, 374b, 384a, 386a, 386b und 384b sind auch mit der AC Masse 202 verbunden.
Die Verstärkungswerte Av1 und Av2 können berechnet und in den Vorwärtsverstärkungsschaltkreis 151 eingebaut werden. Unter Verwendung der Werte von k₁ = 0,5, k₂ = 0,5, h = 2 und G = 4 von Gleichung (4) werden die Verstärkungswerte Av1 = 1,0 und Av2 = 0,5. Unter Bezugsnahme auf die 7A und 7B wird die Verstärkung von der Ausgabe Y1p∅1 des Quantisierers 141a zu dem nicht invertierenden Ausgang des Verstärkers 350a durch das Verhältnis der Kondensatoren 382a und 318a, oder Av2 = Cq/Cf = 0,5, bestimmt. Deshalb wird die Kapazität des Kondensators 182a derart synthetisiert, dass sie die Hälfte des Werts des Kondensators 318a ist. Unter Bezugnahme auf 8 wird die Verstärkung von dem Ausgang V2p des Resonatorschaltkreises 121b (korrespondierend zu Vip in 7a) zu dem nicht invertierenden Ausgang des Verstärkers 350a durch das Verhältnis der Kondensatoren 330a und 318a, oder Av1 = Cs/Cf = 1,0 bestimmt. Somit wird der Wert des Kondensators 330a derart synthetisiert, dass er die gleiche Kapazität hat, wie der Kondensator 318a. Jedoch implementieren auch die Kondensatoren 330a und 318a das Verstärkungselement 192 (siehe 5B). In dem exemplarischen Ausführungsbeispiel sind die Verstärkungen kn = k₁ = k₂ = 0,5, wie in Gleichung (4) gezeigt ist. Deshalb wird der Kondensator 330a derart ausgewählt, dass er die Hälfte der Kapazität des Kondensators 318a hat.
In dem exemplarischen Ausführungsbeispiel ist der Rauschunterdrückungsschaltkreis 160 in 4 in digitaler Logik implementiert. Für einen Bandpass MASH ΣΔ ADC achter Ordnung hat das Verzögerungselement 172 eine Transferfunktion von z^–4 und kann mit vier D Flip-Flops implementiert sein, welche kaskadiert verbunden sind, wobei das Design und die Implementierung im Stand der Technik bekannt sind. Die Transferfunktion des Elements 168 ist N(z) = (1 +z^–2)², welche mit zwei Summierern und vier Sätzen D Flip-Flops implementiert sein kann, während Implementierung ebenfalls im Stand der Technik bekannt ist.
Wie oben stehend erwähnt sind Doppel-Sampling geschalteter Kondensator Schaltkreise anfällig gegenüber Pfadfehlanpassung. Jedoch ist Pfadfehlanpassung in den Stufen nachfolgend auf die erste Samplingstufe Rausch ge formt und verursacht kein wahrnehmbares Bild. Unter Bezugnahme auf 8 sind innerhalb des Verzögerungselements und des Summierschaltkreises 300a, welcher in 7A gezeigt ist, nur die Eingangssamplingkondensatoren 328 und 330 anfällig gegenüber Fehlanpassung in den Kondensatorwerten und nur Eingangssamplingschalter 320, 322, 324 und 326 sind anfällig gegenüber ungeraden Taktphasen der Schalttakte. Pfadfehlanpassung kann durch die Verwendung von Schaltkreisdesigntechniken, welche unten stehend beschrieben sind, minimiert werden.
Unter Bezugnahme auf 3D liefert der Bandpass MASH 4-4 ADC 101 Rauschformung des Quantisierungsrauschens derart, dass die spektralen Komponenten um fs/4 in Richtung von DC und fs/2 gedrückt werden. Für optimale Performance soll das Eingangssignal, welches gesampelt wird, in die Nähe von fs/4 platziert werden. Für Untersamplinganwendungen, in welchen das Eingangssignal bei einer ZF (ZF = Zwischenfrequenz bzw. IF = intermediate frequency) zentriert ist, welche höher ist als die Samplingfrequenz und die Alias-Eigenschaft des Samplings wird zum Herunterkonvertieren des Eingangssignals von ZF zu einer niedrigeren Frequenz verwendet, soll das Eingangssignal in die Nähe von ZF = (2n + 1)·fs/4 angeordnet sein, wobei n eine Ganzzahl größer oder gleich null ist.
V. Alternatives Bandpassresonatordesign
Ein Bandpassresonator kann durch verschiedene andere Strukturen synthetisiert werden, von welchen drei in 5C–5E gezeigt sind. In dem exemplarischen Ausführungsbeispiel ist der verlustlose diskrete Integrator (LDI = lossless discrete integrator) 132 in 5C mit dem einfach-sampling geschalteter Kondensator LDI Resonatorschaltkreis 402 in 10A implementiert, der Vorwärts-Euler (FE) Resonator 133 in 5D ist mit einem einfach-sampling geschalteter Kondensator FE Resonatorschaltkreis 403 in 10B implementiert, und der zweipfadige verschachtelte Resonator 134 in 5E ist mit dem Pseudo zweipfadigen geschalteten Kondensatorresonatorschaltkreis 502 in 10C und dem Resonatorschaltkreis 503 mit zwei unabhängigen Pfaden in 10E–10F implementiert. Dies sind exemplarische Implementierungen der Resonatoren 132, 133 und 134. Andere Implementierungen, welche die Schaltkreistechniken, welche in Tabelle 2 aufgelistet sind, verwenden, sind innerhalb des Umfangs der vorliegenden Erfindung.
Eine Implementierung eines Verzögerungszellen basierten Resonators 132 unter Verwendung eines einfach-sampling geschalteter Kondensator Schaltkreises ist in 10A gezeigt. Innerhalb des ersten Abschnitts des LDI Resonatorschaltkreises 402 wird das Eingangssignal VIP zu dem Schalter 414a geliefert. Der Schalter 414a ist mit einem Ende des Kondensators 422a und dem Schalter 418a verbunden. Das andere Ende des Kondensators 422a ist mit Schaltern 424a und 426a verbunden. Die Schalter 418a und 424a sind auch mit der AC Masse 202 verbunden. Die Schalter 426a und 430a und ein Ende des Kondensators 436a sind mit dem invertierenden Eingang des Verstärkers 450a verbunden. Das andere Ende des Kondensators 436a ist mit Schaltern 440a und 444a verbunden. Der Schalter 440a ist auch mit der AC Masse 202 verbunden, und der Schalter 444a ist auch mit dem nicht invertierenden Ausgang des Verstärkers 450a verbunden. Der Schalter 430a ist auch mit dem Schalter 432a und einem Ende des Kondensators 434a verbunden. Das andere Ende des Kondensators 434a ist mit Schaltern 438a und 442a verbunden. Die Schalter 432a und 438a sind auch mit der AC Masse 202 verbunden, und der Schalter 442a ist auch mit dem nicht invertierenden Ausgang des Verstärkers 450a verbunden.
Ein zweiter Abschnitt identisch zu dem ersten Abschnitt ist in Kaskade mit dem ersten Abschnitt verbunden. Die Ausgabe des zweiten Abschnitts wird zu dem ersten Abschnitt zurückgekoppelt. Die invertierende Ausgabe des Verstärkers 450b ist mit dem Schalter 412a verbunden. Der Schalter 412a ist auch mit dem Schalter 416a und einem Ende des Kondensators 420a verbunden. Der Schalter 416a ist auch mit der AC Masse 202 verbunden. Das andere Ende des Kondensators 420a ist mit Schaltern 424a und 426a verbunden. Der LDI Resonatorschaltkreis 402 ist ein vollständig differenzieller Schaltkreis. Die untere Hälfte des LDI Resonatorschaltkreises 402 ist ein Spiegelbild der oberen Hälfte. Die Ausgabe des Verstärkers 450b beinhaltet die Ausgabe des Resonatorschaltkreises 402.
Der LDI Resonatorschaltkreis 420 ist mit der Samplingfrequenz getaktet. Der LDI Resonatorschaltkreis 402 hat eine Resonanzfrequenz, welche eine Funktion der Samplingfrequenz und der Kondensatorverhältnisse ist. Die Transferfunktion des LDI Resonatorschaltkreises 402 ist:
Wobei Cs = Oh = Ci und β = Cf/Cs. Durch Verändern von β können die Nullen der Rauschtransferfunktion H(z) für einen ΣΔ ADC unter Verwendung von LDI Resonatoren um ungefähr fs/4 gespreizt werden. Der LDI Resonatorschaltkreis 402 ist nicht effektiv für ein Oversamplingverhältnis von größer als 16, und zwar aufgrund der Anfälligkeit gegenüber Kondensatorfehlanpassung.
Eine Implementierung des FE Resonators 133 unter Verwendung des einfach-sampling geschalteter Kondensator Schaltkreises, ist in 10b gezeigt. Innerhalb des ersten Abschnitts des Fe Resonatorschaltkreises 403 wird das Eingangssignal Vip zu dem Schalter 472a geliefert. Der Schalter 472a ist mit einem Ende des Kondensators 476a und dem Schalter 474a verbunden. Das andere Ende des Kondensators 476a ist mit Schaltern 478a und 482a und einem Ende des Kondensators 480a verbunden. Die Schalter 474a und 478a sind auch mit der AC Masse 202 verbunden. Die Schalter 482a sind auch mit dem invertierenden Eingang des Verstärkers 490a verbunden. Der Kondensator 484a ist mit dem invertierenden Eingang und dem nicht invertierenden Ausgang des Verstärkers 490a verbunden.
Ein zweiter Abschnitt identisch zu dem ersten Abschnitt ist in Kaskade mit dem ersten Abschnitt verbunden. Die Ausgabe des zweiten Abschnitts wird zu dem ersten Abschnitt zurückgekoppelt. Der invertierende Ausgang des Verstärkers 490b ist mit dem Schalter 488c verbunden. Der Schalter 488c ist mit dem Schalter 486c und dem anderen Ende der Kondensatoren 480a und 480c verbunden. Der Schalter 486c ist auch mit der AC Masse 202 verbunden. Der FE Resonatorschaltkreis 403 ist ein vollständig differenzieller Schaltkreis. Die untere Hälfte des FE Resonatorschaltkreises 403 ist ein Spiegelbild der oberen Hälfte. Die Ausgabe des Verstärkers 490b beinhaltet die Ausgabe des Resonatorschaltkreises 403.
Der FE Resonatorschaltkreis 403 ist mit der Samplingfrequenz getaktet. Der FE Resonatorschaltkreis 403 hat eine Resonanzfrequenz, welche eine Funktion der Samplingfrequenz und der Kondensatorverhältnisse ist. Die Transferfunktion des FE Resonatorschaltkreises 403 ist
wobei Cf1 = Cf2 = Cf, Cs1 = Cs2 = Ci1 =Ci2 = Ci, und β = Cf/Ci. Durch Verändern von β können die Nullen der Rauschtransferfunktion H(z) für einen ΣΔ ADC unter Verwendung von Fe Resonatoren um ungefähr fs/4 gespreizt werden. Der Fe Resonatorschaltkreis 403 hat eine schnellere Einstellzeit als der LDI Resonatorschaltkreis 402.
Eine Implementierung des zweipfadigen verschachtelten Resonators 134 unter Verwendung des Pseudo zweipfadigen einfach-sampling geschalteter Kondensator Schaltkreises ist in 10C gezeigt. Innerhalb des Resonatorschaltkreises 502 wird das Eingangssignal Vip zu dem Schalter 512a geliefert. Der Schalter 512a ist mit einem Ende des Kondensators 516a und dem Schalter 514a verbunden. Das andere Ende des Kondensators 516a ist mit Schaltern 518a und 520a verbunden. Die Schalter 514a und 518a sind auch mit der AC Masse 202 verbunden. Die Schalter 520a und 524a und ein Ende des Kondensators 534a sind mit dem invertierenden Eingang des Verstärkers 550 verbunden. Das andere Ende des Kondensators 534a ist mit Schaltern 540a und 546a verbunden. Der Schalter 540a ist auch mit der AC Masse 202 verbunden, und der Schalter 546a ist auch mit dem nicht invertierenden Ausgang des Verstärkers 550 verbunden. Der Schalter 524a ist auch mit Schaltern 522a, 526a, und 528a verbunden. Der Schalter 522a ist auch mit dem nicht invertierenden Eingang des Verstärkers 550 verbunden. Die Schalter 526a und 528a sind auch mit einem Ende der Kondensatoren 530a und 532a jeweils verbunden. Das andere Ende des Kondensators 530a ist mit Schaltern 536a und 542a verbunden. Das andere Ende des Kondensators 532a ist mit Schaltern 538a und 544a verbunden. Die Schalter 536a und 538a sind auch mit der AC Masse 202 verbunden, und die Schalter 542a und 544a sind auch mit dem nicht invertierenden Ausgang des Verstärkers 550 verbunden. Der Resonatorschaltkreis 502 ist ein vollständig differenzieller Schaltkreis. Die untere Hälfte des Resonatorschaltkreises 502 ist ein Spiegelbild der oberen Hälfte. Die Ausgabe des Verstärkers 550 beinhaltet die Ausgabe des Resonatorschaltkreises 502.
Der Resonatorschaltkreis 502 ist mit der Samplingfrequenz getaktet. Der Resonatorschaltkreis 502 hat eine Resonanzfrequenz, welche eine Funktion der Samplingfrequenz und der Kondensatorverhältnisse ist. Der Vorteil des Resonatorschaltkreises 502 ist, dass nur ein Verstärker 550 für zwei Verzögerungen benötigt wird. Die Nachteile sind die Bedarfe für acht Taktphasen und der Bedarf zum Betreiben des Resonatorschaltkreises 502 mit der Samplingfrequenz. Die benötigten Taktsignale für den Resonatorschaltkreis 502 sind in 10D gezeigt. Die Transferfunktion des Resonatorschaltkreises 502 ist:
Der zweipfadige verschachtelte Resonator 134 kann auch unter Verwendung eines einfach-sampling geschalteter Kondensator Schaltkreises mit zwei unabhängigen Pfaden implementiert sein, wie in 10E–10F gezeigt ist. Innerhalb des Resonatorschaltkreises 503a wird das Eingangssignal Vip zu dem Schalter 562a geliefert. Der Schalter 562a ist mit einem Ende des Kondensators 566a und dem Schalter 584a verbunden. Das andere Ende des Kondensators 566a ist mit Schaltern 568 und 570a verbunden. Die Schalter 564a und 568a sind auch mit der AC Masse 202 verbunden. Der Schalter 570a und ein Ende des Kondensators 578a ist mit dem invertierenden Eingang des Verstärkers 590a verbunden. Das andere Ende des Kondensators 578a ist mit dem nicht invertierenden Ausgang des Verstärkers 590a verbunden. Der Schalter 574a ist mit dem nicht invertierenden Eingang des Verstärkers 590a verbunden. Der Schalter 574a ist auch mit dem Schalter 572 und einem Ende des Kondensators 576a verbunden. Das andere Ende des Kondensators 576a ist mit Schaltern 580a und 582a verbunden. Die Schalter 572a und 580a sind auch mit der AC Masse 202 verbunden. Der Schalter 582a ist auch mit dem nicht invertierenden Ausgang des Verstärkers 590a verbunden. Der nicht invertierende Ausgang des Verstärkers 590a ist mit dem Schalter 584a verbunden. Das andere Ende des Schalters 584a beinhaltet das Ausgangssignal Vop.
Der Resonatorschaltkreis 503a ist ein vollständig differentieller Schaltkreis. Die untere Hälfte des Resonatorschaltkreises 503a ist ein Spiegelbild der oberen Hälfte. Der Resonatorschaltkreis 503a beinhaltet einen Signalpfad des Eingangssignals. Ein identischer Resonatorschaltkreis 503b beinhaltet den zweiten Signalpfad. Der Resonatorschaltkreis 503b ist auf die gleiche Art und Weise wie der Resonatorschaltkreis 503a verbunden, aber die Schalter werden in alternativen Taktphasen betrieben.
Der Resonatorschaltkreis 503 ist mit der halben Samplingfrequenz getaktet. Der Resonatorschaltkreis 503 hat eine Resonanzfrequenz, welche eine Funktion der Samplingfrequenz und der Kondensatorverhältnisse ist. Der Resonatorschaltkreis 503 hat eine schnelle Einstellzeit. Jedoch aufgrund der zwei unabhängigen Pfade ist Pfadübereinstimmung schwieriger aufrechtzuerhalten. Die Transferfunktion des Resonatorschaltkreises 503 ist:
VI. Mehrfach-Sampling Bandpassresonatordesign
Der doppel-sampling geschalteter Kondensatorbandpassresonatorschaltkreis der vorliegenden Erfindung kann ferner auf Mehrfach-Sampling Resonatorschaltkreise erweitert werden. Ein schematisches Diagramm eines exemplarischen quadropol-sampling geschalteter Kondensatorresonatorschaltkreis 802 ist in 10G gezeigt. 10G zeigt nur die obere Hälfte des Resonatorschaltkreises 802. Die untere Hälfte, auf welche das Vin der differenziellen Eingabe angewandt wird, ist identisch zu der oberen Hälfte und aus Gründen der Einfachheit nicht gezeigt.
Innerhalb des Resonatorschaltkreises 802 wird das Eingangssignal Vip zu vier Signalpfaden geliefert, der erste Signalpfad durch den Schalter 820a. Der Schalter 820a ist mit einem Ende des Kondensators 824a und dem Schalter 826a verbunden. Der Schalter 826a ist mit dem Quantisiererausgang Yxp∅1 verbunden. Das andere Ende des Kondensators 824a ist mit Schaltern 822a und 830a und einem Ende des Kondensators 828a verbunden. Der Schalter 822a ist auch mit der AC Masse 202 verbunden, und der Schalter 830a ist auch mit dem invertierenden Eingang des Verstärkers 850a verbunden. Das andere Ende des Kondensators 828a ist mit Schaltern 832a und 834a verbunden. Der Schalter 832a ist auch mit dem nicht invertierenden Ausgang des Verstärkers 850a verbunden und der Schalter 834a ist auch mit dem invertierenden Ausgang des Verstärkers 850a verbunden.
Der Betrieb des ersten Signalpfads in dem Resonatorschaltkreis 802 kann wie folgt beschrieben werden. Während der ersten Taktphase ∅1 sind die Schalter 820a und 822a AN geschaltet, und der Kondensator 824a wird mit dem Eingangssignal Vip geladen. Während der dritten Taktphase ∅3, werden die Schalter 820a und 822a AUS geschaltet, und die Schalter 826a, 830a und 834a werden AN geschaltet. Das Signal Yxp∅1 und die Spannung über dem Kondensator 824a werden um das Verhältnis der Kondensatoren 824a und 828a (Cs/Cf) skaliert, und zu dem nicht invertierenden Ausgang des Verstärkers 850a geliefert. Ebenso wird während der ersten Taktphase ∅1 der Schalter 832a AN geschaltet, und das Signal von dem invertierenden Ausgang des Verstärkers 850a wird zurückgekoppelt, um den Kondensator 828a zu laden. Die Spannung über dem Kondensator 828a wird bei dem nicht invertierenden Ausgang des Verstärkers 850a während der dritten Taktphase ∅3 reflektiert. Die nicht invertierende Ausgabe von den Verstärkern 850a und 850b beinhaltet jeweils die Ausgaben Vop13 und Vop23, welche zu dem nächsten Resonatorabschnitt geliefert werden.
Die anderen drei Signalpfade sind auf ähnliche Art und Weise wie in 10G gezeigt verbunden. Die anderen drei Signalpfade werden auch auf ähnliche Art und Weise wie der erste Signalpfad betrieben. Jedoch werden die Schalter in den anderen drei Signalpfaden mit Schalttakten geschaltet, welche unterschiedliche Phasen haben, wie in 10H gezeigt ist. Somit wird jeder Schalter in dem Resonatorschaltkreis 802 AN und AUS geschaltet, und zwar alle vier Samplingtaktzyklen. Dies erlaubt dem Verstärker 850 mehr Zeit zum Einstellen auf den endgültigen Wert. Auf eine andere Art und Weise betrachtet kann ein Verstärker, welcher eine spezifizierte Performance hat, verwendet werden, um einen ΣΔ ADC zu implementieren, welcher effektiv mit der vierfachen Schaltfrequenz gesampelt ist. Jedoch können Pfadfehlanpassung aufgrund von Fehlanpassung in Kondensatorwerten, ungerade Taktphasen der Schalttakte, und Verstärkerfehlanpassung, verursachen, dass Abbilder bei der ADC Ausgabe auftreten.
VII. Andere Betrachtungen
Doppel-sampling geschalteter Kondensator Schaltkreise für den ΣΔ ADC der vorliegenden Erfindung ist empfindlich gegenüber Pfadfehlanpassung, welche von Fehlanpassung in Kondensatorwerten und/oder ungeraden Taktphasen der Schalttakte resultieren kann. Kondensatorfehlanpassung kann auf weniger als ein Prozent verringert werden, und zwar durch Verwendung von Schaltkreisdesigntechniken, welche im Stand der Technik bekannt sind, wie die Layouttechnik des gemeinsamen Schwerpunkts.
Doppel-sampling geschalteter Kondensator Schaltkreise sampeln das Signal auf zwei Phasen des Schalttakts. Der Schalttakt ist ein durch-zwei-geteiltes des Samplingtaktes (siehe 6B). Wenn das durch-zwei-teilen verursacht, dass irgendeine Phase asymmetrisch ist, verursacht die Phasenfehlanpassung ein Bild des Eingangssignals, welches an dem Ausgang auftritt. Unter Verwendung des Mastertakts, zum Beispiel des Samplingtakts, vor der Teiledurch-zwei Operation, wird der Takt der ersten Samplingstufe (Schalter 320, 322, 324 und 326 in 7A) das Problem lösen.
Taktflattern in der ersten Samplingstufe ist auch kritisch. Taktflattern übersetzt sich in Quantisierungsrauschen. Taktflattern kann durch Takten der ersten Samplingstufe mit einer sauberen externen Taktquelle verringert werden. Für Untersamplinganwendung, in welchen ADC verwendet wird um ein Signal bei ZF herunter zu einer niedrigeren Frequenz herunter zu konvertieren, wird die Flatter-Spektraldichte durch das Quadrat des Untersamplingverhältnisses erhöht. Zum Beispiel wird für eine ZF von 220 MHz und einer Samplingrate von 80 MHz das Phasenrauschen um 8,8 dB [zwanzig LOG (220 MHz/80 MHz)] erhöht. Für Untersamplinganwendungen ist die Taktflatteranforderung strenger.
Der ΣΔ ADC der vorliegenden Erfindung wurde detailliert für einen Bandpass MASH 4-4 ΣΔ ADC beschrieben, welcher mit doppel-sampling geschalteter Kondensator Schaltkreisen implementiert ist. Die Schaltkreisdesigntechniken, welche oben beschrieben wurden, können auch auf eine einfach-Schleifen ΣΔ ADC Architektur angewandt werden, welche in 1 gezeigt ist. Somit sind einfach-Schleifen ΣΔ ADCs innerhalb des Umfangs der vorliegenden Erfindung.
Ein Basisband ΣΔ ADC kann durch Implementieren der Filter in 1–2 mit einem Tiefpassfilter ausgebildet werden. Zum Beispiel kann ein Basisband MASH 2-2 ADC durch Substituieren der Resonatoren 130 in 4 mit Interatoren ausgebildet werden, welche die Tiefasstransferfunktion
haben. Somit sind Basisband einfach-Schleifen und MASH ΣΔ ADC innerhalb des Umfangs der vorliegenden Erfindung.
Die Filter in den ΣΔ ADCs der vorliegenden Erfindung können mit verschiedenen analogen Schaltkreisdesigntechniken, einschließlich aktiv-RC, gm-C, MOSFET-C, geschalteter Kondensator, und geschalteter Strom implementiert sein. Ferner können die geschalteter Kondensator und geschalteter Strom Schaltkreise durch Einfach-Sampling, Doppel-Sampling oder Mehrfach-Sampling Designs sein.
Deshalb sind die verschiedenen Kombinationen und Permutationen von Bandpass und Basisband ΣΔ ADC, welche mit Einfach-Schleife implementiert sind, und MASH Architekturen, welche mit Aktiv-RC, gm-C, MOSFET-C, geschalteter Kondensator, oder geschalteter Strom unter Verwendung von Einfach-Sampling, Doppel-Sampling, oder Mehrfach-Sampling Designs synthetisiert sind, innerhalb des Umfangs der vorliegenden Erfindung.
Einige Ausführungsbeispiele der Erfindung wurden mit Schaltkreisen beschrieben, welche unter Verwendung von MOSFETs implementiert sind. Die Erfindung kann auch mit anderen Schaltkreisen einschließlich BJTs, FETs, MESFETs, HBTs, T-HEMTs und anderen implementiert sein. Ebenso können P-MOS und N-MOS verwendet werden, um die Erfindung zu implementieren. Wie hierin verwendet bezeichnet „Transistor" im Allgemeinen jeden aktiven Schaltkreis, und ist nicht auf einen BJT eingeschränkt.
VIII. Minimierung des Leistungsverbrauchs
In vielen Anwendungen, wie einem CDMA Kommunikationssystem, ist der Leistungsverbrauch eine wichtige Designbetrachtung, und zwar aufgrund der tragbaren Natur des Telefons, in welchem der ΣΔ ADC der vorliegenden Erfindung angeordnet ist. Der ΣΔ ADC kann ausgebildet sein zum Minimieren des Leistungsverbrauchs, und zwar indem ermöglicht wird, dass selektiv Abschnitte des ΣΔ ADCs deaktiviert werden, wenn ein hoher Dynamikbereich nicht benötigt wird. Zusätzlich kann der ΣΔ ADC ausgebildet sein, um eine Anpassung des Vorspannstroms basierend auf dem Signalpegel der ADC Eingabe und der benötigten Performance zu erlauben.
In dem exemplarischen Ausführungsbeispiel sieht der ΣΔ ADC 12 Bits von Auflösung vor. Dieses Design nimmt den schlechtesten Fall des Signalpegels in den ΣΔ ADC vorweg bzw. berücksichtigt diesen. Für CDMA Anwendungen werden ungefähr 4 Bits Auflösung für das gewünschte Signal (zum Beispiel das CDMA Signal) benötigt, und die verbleibenden acht Bits Auflösung werden für falsches Signal von großer Amplitude (oder Störungen) und zur AGC Steuerung reserviert. In dem exemplarischen Ausführungsbeispiel wird die Auflösung von 12 Bits durch eine zweischleifige MASH 4-4 Architektur vorgesehen. Unter Bezugnahme auf 4 liefert die Schleife 110a einen höheren Dynamikbereich und einen niedrigen Rauschuntergrund. Die Schleife 110b sieht zusätzlichen Dynamikbereich vor, aber hat einen etwas höheren Rauschuntergrund als die Schleife 110a. Der niedrigere Rauschuntergrund der Schleife 110a ist das Ergebnis dessen, dass sie größere Kondensatoren hat und dass die Verstärker innerhalb der Schleife 110a mit einem höheren Vorspannstrom vorgespannt sind.
In der vorliegenden Erfindung kann jede Schleife selektiv deaktiviert werden, und zwar basierend auf dem Signalpegel der ADC Eingabe und der benötigten Performance, um den Leistungsverbrauch zu minimieren. Ferner kann der Vorspannstrom des Verstärkers innerhalb von jedem Resonator 130 basierend auf dem Signalpegel der ADC Eingabe und der benötigten Performance angepasst werden. Wenn hoher Dynamikbereich benötigt wird, wird die ADC Eingabe zu der Schleife 110a geliefert, der Vorspannstrom von allen Verstärkern wird hoch gesetzt, und der MASH ADC 100 wird in der oben beschriebenen Art und Weise betrieben. Die Situation kann von einer ADC Eingabe resultieren, welche das CDMA Signal und zwei Störungen bei +58 dBc oder einer ADC Eingabe, welche das CDMA Signal und eine große Störung bei +72 dBc hat. Die Anforderungen sind durch die „TIA/EIA/IS-98A Intermo dulation Spurious Response Attenuation", nachfolgend als der IS-98-A Standard bezeichnet, spezifiziert. In der Praxis tritt diese Situation selten auf.
Wenn sich die Störamplitude verringert, wird ein hoher Dynamikbereich nicht benötigt. Wenn dies auftritt, kann die Schleife 110b deaktiviert werden, und die Ausgabe Y1 von der Schleife 110a beinhaltet die ΣΔ ADC Ausgabe. Alternativ kann die Schleife 110a deaktiviert werden, die ADC Eingabe kann zu der Schleife 110b geliefert werden und die Ausgabe Y2 von der Schleife 110b beinhaltet die ΣΔ ADC Ausgabe. Somit kann eine von zwei Schleifen aktiviert werden, um den benötigten Dynamikbereich vorzusehen.
Der Vorspannstrom des Verstärkers in dem Resonator 130 kann derart angepasst werden, dass der Leistungsverbrauch minimiert wird, während die benötigte Performance vorgesehen wird. In dem exemplarischen Ausführungsbeispiel ist die Schleife 110a derart ausgebildet, dass sie maximal zehn Milliampere von Vorspannstrom verbraucht, und die zweite Schleife 110b ist derart ausgebildet, dass sie maximal acht Milliampere Vorspannstrom verbraucht. In dem exemplarischen Ausführungsbeispiel ist innerhalb der Schleife 110a der Verstärker innerhalb des Resonators 130a derart ausgebildet, dass er sechs Milliampere verbraucht, und der Verstärker innerhalb des Resonators 130b ist derart ausgebildet, dass er vier Milliampere verbraucht. Wenn hoher Dynamikbereich benötigt wird, wird der Vorspannstrom für jeden Verstärker hoch eingestellt. Wenn hoher Dynamikbereich nicht benötigt wird, kann der Vorspannstrom verringert werden. Zum Beispiel kann der Vorspannstrom des Verstärkers innerhalb des Resonators 130a von sechs Milliampere herunter auf zwei Milliampere verringert werden, und der Vorspannstrom des Verstärkers innerhalb des Resonators 130b kann von vier Milliampere herunter auf zwei Milliampere verringert werden. Ebenso kann der Vorspannstrom der Verstärker innerhalb der Schleife 110b dementsprechend verringert werden, wenn hoher Dynamikbereich nicht benötigt wird.
Die Anpassung des Verstärkervorspannstroms kann unabhängig von der Deaktivierung der Schleifen durchgeführt werden, oder kann zusammen mit der Deaktivierung der Schleifen durchgeführt werden. Tatsächlich können Analyse und Messungen zum Sicherstellen des Dynamikbereichs von verschiedenen Konfigurationen des ΣΔ ADC durchgeführt werden. Dann kann basierend auf dem benötigten Dynamikbereich der ΣΔ ADC dementsprechend konfiguriert werden. Die verschiedenen Verfahren, welche zum Konfigurieren des ΣΔ ADC zum Minimieren des Leistungsverbrauchs benötigt werden, sind innerhalb des Umfangs der vorliegenden Erfindung.
In dem exemplarischen Ausführungsbeispiel kann der benötigte Dynamikbereich durch Messen des Leistungspegels des gewünschten Signals (zum Beispiel des CDMA Signals) und des Leistungspegels der ADC Eingabe abgeschätzt werden. Der Leistungspegel der ADC Eingabe kann durch einen Leistungsdetektor gemessen werden. Der Leistungsdetektor kann auf die im Stand der Technik bekannte Art und Weise implementiert sein. Der Leistungspegel des gewünschten Signals kann durch Berechnung des RSSI des gewünschten Signals gemessen werden, und zwar nach der digitalen Signalverarbeitung zum Entfernen von unerwünschten Bildern und Fehlersignalen. Die RSSI Messung ist detailliert in dem U.S. Patent Nummer 5,107,225 , benannt „HIGH DYNAMIC RANGE CLOSED LOOP AUTOMATIC GAIN CONTROL CIRCUIT", erteilt am 21. April 1992, dem Bevollmächtigten der vorliegenden Erfindung zugeordnet und hierin im Weg der Referenz mit aufgenommen, beschrieben. Alternativ kann der benötigte Dynamikbereich basierend auf dem Betriebsmodus des Empfängers innerhalb dessen der ΣΔ ADC angeordnet ist, bestimmt werden.
IV. Steuerungsschaltkreis
Wie oben stehend erwähnt wird zum Verringern des Leistungsverbrauchs, während immer noch die benötigte Datenkonvertierungsperformance vorgesehen wird, ein Steuerungsmechanismus zum selektiven Aktivieren von einem oder mehr Schleifen des ΣΔ ADC und zum Deaktivieren der verbleibenden Schleifen verwendet. Der Steuerungsmechanismus misst eine oder mehr Charakteristika (zum Beispiel Signalpegel) des ADC Eingangssignals, vergleicht die gemessene Charakteristik/die gemessenen Charakteristika mit einem bestimmten Schwellenwert/mit bestimmten Schwellenwerten, und steuert die Schleifen derart, dass die gewünschte oder benötigte Performance erreicht wird.
Viele Herausforderungen treten in dem Ausbilden von solchen Steuerungsmechanismen aus. Zunächst ist für einen ΣΔ ADC, welcher in einem Empfänger einer Kommunikationseinrichtung verwendet wird, die Amplitude des Eingangssignals typischerweise sehr klein, auch nach der Signalaufbereitung (zum Beispiel Verstärkung mit niedrigem Rauschen, usw.). Tatsächlich kann für eine zellulare Anwendung die Eingangssignalamplitude so klein wie 30 Millivolt Spitze-zu-Spitze oder weniger sein. Somit soll ein Detektor innerhalb des Steuerungsmechanismus dazu in der Lage sein, ein Eingangssignal mit kleiner Amplitude zu messen.
Zweitens ist für einen ΣΔ ADC, welcher als ein Bandpasssamplingkonvertierer verwendet wird, das Eingangssignal bei ZF zentriert und kann Hochfrequenzkomponenten haben. Für eine spezifische CDMA Anwendung kann das Eingangssignal Frequenzkomponenten bis zu 240 MHz oder mehr haben. Zum Vermeiden von Dämpfung von Hochfrequenzkomponenten kann der Detektor mit Komponenten ausgebildet sein (zum Beispiel Schalter, Transistoren usw.), welche große Dimensionen haben, welche niedrigen Verlust bei hoher Frequenz vorsehen können. Jedoch erhöhen Komponenten von großer Größe die Fläche und die Kosten. Höhere Betriebsfrequenz benötigt typischerweise größere Mengen von Vorspannstrom, was unerwünscht ist in tragbaren Anwendungen wie einem zellularen Telefon.
Drittens wird das ADC Eingangssignal typischerweise durch einen Verstärker oder einen Puffer gepuffert, welcher einen DC Versatz in das Signal einfügen kann. Der DC Versatz kann eine große Prozentzahl der Eingangssignalamplitude haben. Zum Beispiel kann ein Eingangssignal, welches eine Amplitude von 30 mVpp hat, einen DC Versatz von 10 Millivolt haben, oder möglicherweise mehr. Somit soll der Detektor bis zu einem Grad unempfindlich gegen über dem DC Versatz in dem Eingangssignal sein. Ferner soll der Detektor auch unempfindlich gegenüber seinem intern erzeugten DC Versatz sein.
Wie gesehen werden kann ist ein Steuerungsmechanismus, welcher die obigen Herausforderungen annimmt, hochgradig wünschenswert.
11 zeigt ein vereinfachtes Blockdiagramm eines spezifischen Ausführungsbeispiels eines Steuerungsschaltkreises 1110 zum Steuern eines ΣΔ ADC 1120. Wie in 11 gezeigt ist, beinhaltet der ΣΔ ADC 1120 zwei kaskadierte ΣΔ Stufen 1122a und 1122b, welche durch einen Puffer (BUF) 1124 angetrieben werden. Jede ΣΔ Stufe 1122 kann eine Schleife eines mehrschleifigen ΣΔ ADC repräsentieren, so wie die Schleife 110, und ihr zugeordnetes Vorwärtselement 150, welches in 4 gezeigt ist. Jede ΣΔ Stufe 1122 kann auch einen Filterabschnitt eines Mehrfach-Abschnitts ΣΔ ADC repräsentieren, wie der Filterabschnitt 24 oder 28, welche in 1 gezeigt sind. Im Allgemeinen kann jede ΣΔ Stufe 1122 jeden Teil eines Schaltkreises repräsentieren, welcher selektiv aktiviert und deaktiviert werden kann. Wenn eine Stufe deaktiviert wird, liefert ein interner Schaltkreis (nicht in 11 gezeigt) einen Beipasspfad derart, dass das Signal bei dem Eingang der Stufe zu dem Ausgang der Stufe geliefert wird.
Wie in 11 gezeigt ist, wird innerhalb des ΣΔ ADC 1120 das Eingangssignal zu dem Puffer 1124 geliefert, welcher das Signal puffert. Das gepufferte Signal beinhaltet das ΣΔ Modulatoreingangssignal, welches zu der ersten ΣΔ Stufe 1122a geliefert wird. Die ΣΔ Stufe 1122a rauschformt und quantisiert das Signal auf die oben beschriebene Art und Weise, und liefert das verarbeitete Signal zu der zweiten ΣΔ Stufe 1122b. Die ΣΔ Stufe 1122b rauschformt und quantisiert ferner das Signal und generiert die Ausgangsdatensampels. Die Ausgaben von den ΣΔ Stufen 1122a und 1122b können durch einen Rauschunterdrückungsschaltkreis (nicht in 11 gezeigt) kombiniert werden, und zwar für einen mehrschleifigen ΣΔ ADC.
Innerhalb des Steuerungsschaltkreises 1110 wird das Modulatoreingangssignal auch zu einer Detektor ΣΔ Stufe 1112 geliefert, welche auch das Signal rauschformt und quantisiert, um ein detektiertes Signal zu generieren. Das detektierte Signal wird dann zu einem Konditionierschaltkreis 1114 geliefert, welcher das Signal konditioniert und quantisiert, um digitale Sampels zu generieren. Die Signalkonditionierung kann beispielsweise Signalverstärkung, Filtern, Vergleich usw. beinhalten. Die Sampels werden zu einem Signalprozessor 1116 geliefert, welcher ferner die Sampels verarbeitet, um ein Steuerungssignal zu generieren. Das Steuerungssignal wird zum selektiven Aktiveren und Deaktivieren der ΣΔ Stufe 1122a verwendet, und kann auch zum selektiven Aktivieren und Deaktivieren der ΣΔ Stufe 1122b verwendet werden (wie durch die gestrichelte Linie gezeigt ist). Ein Referenzgenerator 1118 kann innerhalb des Steuerungsschaltkreises 1110 beinhaltet sein, und wird zum Liefern von einer oder mehreren Referenzspannungen zu den ΣΔ Stufen 1122, der Detektor ΣΔ Stufe 1112, und dem Konditionierschaltkreis 1114, geliefert. Die Elemente des Steuerungsschaltkreises 1110 sind ferner unten stehend beschrieben.
Im Allgemeinen sind eine oder mehrere ΣΔ Stufen 1122 in dem Signalpfad aktiviert, um die benötigte Datenkonvertierungsperformance vorzusehen, zum Beispiel das benötigte Signal-zu-Rauschverhältnis (SNR). Für eine zellulare Anwendung beinhaltet das modulare Eingangssignal das gewünschte Signal (zum Beispiel das CDMA Signal) und möglicherweise unerwünschte Störungen. Die Störungen bzw. Störer können wesentlich größer sein als das gewünschte Signal. Weil ein Verstärkungssteuerungsmechanismus typischerweise verwendet wird, um das Modulatoreingangssignal bei einem bestimmten Signalpegel zu halten, um das Abschneiden durch den ΣΔ ADC zu vermeiden, kann das gewünschte Signal sehr klein sein relativ zu dem ΣΔ ADC Eingangsbereich, wenn große Amplitudenstörungen vorhanden sind. In dieser Situation wird ein höherer Dynamikbereich benötigt, um die Quantisierung des gewünschten Signals mit kleiner Amplitude mit dem gewünschten SNR zu erlauben. Gemäß einem Aspekt der Erfindung werden Störungen durch Messen der Amplitude des modularen Eingangssignals detektiert.
Die Detektor ΣΔ Stufe 1112 verarbeitet das Modulatoreingangssignal auf ähnliche Art und Weise wie eine der ΣΔ Stufen 1122 in dem ΣΔ ADC 1120 und liefert das detektierte Signal, welches anzeigend für die Amplitude des Modulatoreingangssignals ist. In einem Ausführungsbeispiel für eine zellulare Anwendung kann, wenn die Amplitude des Modulatoreingangssignals derart bestimmt wird, dass sie kleiner als ein vorbestimmter Signalpegel ist, eine der ΣΔ Stufen 1122 deaktiviert werden, weil Störungen nicht vorhanden sind (oder bei niedrigem Signalpegeln sind) und hoher Dynamikbereich nicht benötigt wird. Alternativ wird es angenommen, dass wenn die Amplitude des Modulatoreingangssignals derart bestimmt wird, dass sie größer als der bestimmte Signalpegel ist, einer oder mehrere Störungen mit großer Amplitude in dem Eingangssignal anwesend sind. Beide ΣΔ Stufen 1122 werden dann aktiviert, um hohen Dynamikbereich vorzusehen, wie denjenigen, welche dafür benötigt werden, dass das benötigte SNR aufrechterhalten wird. Insbesondere ermöglicht der hohe Dynamikbereich dem ΣΔ ADC 1120, das gewünschte Signal mit dem benötigten SNR auch dann zu quantisieren, wenn große Signalstörungen vorhanden sind.
Wie oben stehend erwähnt kann jede ΣΔ Stufe 1122 eine Schleife eines mehrschleifigen ΣΔ ADC oder eines Filterabschnitts eines mehr-Abschnitts ΣΔ ADC sein. Die ΣΔ Stufen können mit unterschiedlichen Ordnungen implementiert sein (zum Beispiel eine vierte Ordnung in Kaskade mit einer zweiten Ordnung). In einem spezifischen Ausführungsbeispiel ist jede ΣΔ Stufe 1122 ein Tiefpassmodulator zweiter Ordnung für ein Basisband ΣΔ ADC und ein Bandpassmodulator vierter Ordnung für einen Bandpass ΣΔ ADC. Wenn die ΣΔ Stufen von der gleichen Ordnung sind, können die zweite ΣΔ Stufe 1122b als ein „geschrumpftes" Replikat der ersten ΣΔ Stufe 1122a, wie oben stehend beschrieben, implementiert sein. Die erste ΣΔ Stufe 1122a kann mit Komponenten von größerer Größe ausgebildet sein (zum Beispiel Schalter, Kondensatoren, usw.) und mit größerem Strom vorgespannt sein, um verbesserte Rauschperformance vorzusehen, wenn aktiviert. Die zweite ΣΔ Stufe 1122b kann mit Komponenten von kleinerer Größe ausgebildet sein und mit weniger Strom vorgespannt sein, weil hoher Dynamikbereich nicht benötigt wird, wenn die Eingangssignalamplitude größer ist.
Die Detektor ΣΔ Stufe 1112 kann als „geschrumpftes" Replikat der zweiten ΣΔ Stufe 1122b implementiert sein, und kann mit sogar noch kleineren Komponenten ausgebildet sein und mit sogar kleinerem Strom vorgespannt sein. Die Detektor ΣΔ Stufe 1112 wird zum Messen der Signalamplitude verwendet, und der hohe Dynamikbereich oder das hohe SNR wird typischerweise nicht benötigt.
12 zeigt ein vereinfachtes Blockdiagramm eines spezifischen Ausführungsbeispiels eines Steuerungsschaltkreises 1210 zum Steuern eines mehrstufigen Schaltkreises 1220. Der mehrstufige Schaltkreis 1220 kann ein mehrschleifiger ΣΔ ADC, ein Mehrfach-Abschnitt ΣΔ ADC, oder andere Schaltkreise sein, welche mehrer Stufen haben, welche selektiv aktiviert und deaktiviert (und möglicherweise umgangen) werden können. Ein Beispiel eines solchen mehrstufigen Schaltkreises ist ein Verstärker, welcher einen Satz von kaskadierten Verstärkungsstufen hat.
Wie in 12 gezeigt ist, wird innerhalb des mehrstufigen Schaltkreises 1220 das Eingangssignal zu einem Puffer (BUF) 1224 geliefert, welcher das Signal puffert. Das gepufferte Signal wird zu einer Hochperformancestufe 1222a geliefert, welche aktiviert ist, wenn hohe Performance (zum Beispiel hoher Dynamikbereich) benötigt wird. Die Ausgabe von der Stufe 1022a wir zu einer Mittelperformancestufe 1222b geliefert, welche aktiviert ist, wenn mittlerer Performance (zum Beispiel mittlerer Dynamikbereich) benötigt wird. Das Signal von der Stufe 1222b wird zu einer Niedrigperformancestufe 1222c geliefert, welche einen niedrigen Pegel von Performance (zum Beispiel niedriger Dynamikbereich) vorsieht. In einem Ausführungsbeispiel ist nur die Stufe 1222c aktiviert, wenn niedriger Dynamikbereich benötigt wird, die Stufen 1222b und 1222c sind aktiviert, wenn mittlerer Dynamikbereich benötigt wird, und alle drei Stufen 1222a bis 1222c sind aktiviert, wenn hoher Dynamikbereich benötigt wird. Die Stufen 1222a und 1222b beinhalten jeweils MUXes 1226a und 1226b. Jedes MUX 1226 wählt entweder das verarbeitet Signal oder das umgangene Signal aus, und liefert das ausgewählte Signal zu dem Ausgang der Stufe. Das umgangene Signal wird dann ausgewählt, wenn die Stufe deaktiviert wird. Jede Stufe 1222 kann unabhängig von anderen Stufen implementiert sein. Zum Beispiel kann für einen ΣΔ ADC jede Stufe 1222 eine unterschiedliche Ordnung haben. In einem spezifischen Ausführungsbeispiel ist jede Stufe 1222 ein Tiefpassmodulator zweiter Ordnung für einen Basisband ΣΔ ADC und ein Bandpassmodulator vierter Ordnung für einen Bandpass ΣΔ ADC. In diesem Ausführungsbeispiel kann die Stufe 1222b als ein geschrumpftes Replikat der Stufe 1222a implementiert sein, und die Stufe 1222c kann als ein geschrumpftes Replikat der Stufe 1222b implementiert sein. Wie in 12 gezeigt wird innerhalb des Steuerungsschaltkreises 1210 das gepufferte Signal zu zwei Detektionspfaden geliefert. In dem ersten Detektionspfad verarbeitet eine Detektorstufe 1212a mit niedriger Performance das gepufferte Signal und liefert ein erstes detektiertes Signal zu einem Konditionierschaltkreis/Signalprozessor 1214a. Der Schaltkreis/Prozessor 1214a konditioniert, quantisiert und verarbeitet weiter das detektiert Signal zum Generieren eines ersten Steuerungssignals, welches zum selektiven Aktivieren und Deaktivieren der Hochperformancestufe 1222a und der Mittelperformancestufe 1222b verwendet wird. In dem zweiten Detektionspfad verarbeitet eine Mittelperformancedetektorstufe 1212b das gepufferte Signal und liefert das verarbeitet Signal zu der Niedrigperformancedetektorstufe 1212c. Die Detektorstufe 1212c verarbeitet ferner das Signal und liefert ein zweites detektiertes Signal zu einem Konditionierschaltkreis/Signalprozessor 1214b. Der Schaltkreis/Prozessor 1214b konditioniert, quantisiert und verarbeitet weiter das detektierte Signal zum Generieren eines zweiten Steuerungssignals, welches zum selektiven Aktivieren und Deaktivieren der Hochperformancestufe 1222a verwendet wird.
In einem Ausführungsbeispiel sind alle der Niedrigperformancedetektorstufen 1212a und 1212c als ein Replikat der Niedrigperformancestufe 1222c implementiert, und die Mittelperformancedetektorstufen 1212b sind als ein Replikat der Mittelperformancestufe 1222b implementiert. Die Replikate können unter Verwendung von Komponenten kleinerer Größe implementiert sein, und können auch unter Verwendung von niedrigerem Vorspannstrom betrieben werden.
In dem in 12 gezeigten Ausführungsbeispiel wird die Stufe/werden die Stufen, welche (R) durch ein Steuerungssignal von einem Detektionspfad gesteuert werden sollen, welcher das Replikat/die Replikate der Stufe/der Stufen beinhaltet, welche aktiviert sind. Zum Beispiel werden die Hochperformancestufe 1222a und die Mittelperformancestufe 1222b durch das erste Steuerungssignal von dem Detektionspfad gesteuert, welcher ein Replikat der Niedrigperformancestufe 1222c beinhaltet. Ebenso wird die Hochperformancestufe 1222a durch das zweite Steuerungssignal von dem Detektionspfad gesteuert, welcher die Replikate der Niedrig- und Mittelperformancestufen 1222a und 1222b beinhaltet. In einem Ausführungsbeispiel misst/messen die Detektorstufe/die Detektorstufen in jedem Detektionspfad die Amplitude des gepufferten Signals.
In einem Ausführungsbeispiel sind die Stufen in dem Signalpfad basierend auf der detektierten Signalamplitude aktiviert (zum Beispiel zum Vorsehen von höherem Dynamikbereich, wenn die Signalamplitude groß ist). Zum Beispiel können die Stufen 1222a–1222c aktiviert werden, wenn die Eingangssignalamplitude größer ist als ein erster Signalpegel, die Stufen 1222b und 1222c können aktiviert werden, wenn die Eingangssignalamplitude zwischen dem ersten Signalpegel und einem zweiten Signalpegel ist, und die Stufe 1222c kann aktiviert werden, wenn die Eingangssignalamplitude geringer als der zweite Signalpegel ist. Die Stufen können auch basierend auf entweder detektierten Signalcharakteristika aktiviert werden, und können auch in unterschiedlicher Reihenfolge und Konfigurationen aktiviert werden.
13 zeigt ein vereinfachtes Blockdiagramm eines spezifischen Ausführungsbeispiels eines Steuerungsschaltkreises 1310 zum Steuern eines mehrstufigen Schaltkreises 1320. Ähnlich zu dem Multistufenschaltkreis 1220 kann der Mehrstufenschaltkreis 1320 ein Mehrfachschleifen ΣΔ ADC, ein Mehrfach-Abschnitt ΣΔ ADC, oder andere Schaltkreise sein, welche mehrere Stufen haben, welche selektiv aktiviert und deaktiviert (und möglicherweise umgangen) werden können. Jede Stufe (möglicherweise mit der Ausnahme der letzten Stufe 1322n) beinhaltet einen MUX 1326, welcher entweder das verarbeitete Signal oder das umgangene Signal auswählt, und liefert das ausgewählte Signal zu dem Ausgang der Stufe. Das umgangene Signal wird ausgewählt, wenn die Stufe deaktiviert ist.
Wie in 13 gezeigt ist beinhaltet ein mehrstufiger Schaltkreis 1320 eine Anzahl von Stufen 1322a bis 1322n und einen. Puffer (BUF) 1324. Das Eingangssignal wird zu dem Puffer 1324 geliefert, welcher das Signal puffert und das gepufferte Signal zu der ersten Stufe 1322a liefert. Jede Stufe 1322 verarbeitet das Signal und liefert das verarbeitete Signal zu einer nachfolgenden Stufe. Die Ausgabe von der n-ten Stufe 1322n beinhaltet die Ausgabe von dem Schaltkreis 1320.
In einem Ausführungsbeispiel kann jede Stufe (wiederum möglicherweise mit der Ausnahme der letzten Stufe 1322n) selektiv aktiviert und deaktiviert werden. Eine ausreichende Anzahl von Stufen wird aktiviert zum Vorsehen der benötigten Performance (zum Beispiel der benötigte Dynamikbereich oder das benötigte SNR), und die verbleibenden Stufen werden deaktiviert zum Einsparen von Leistung. In einem spezifischen Ausführungsbeispiel wird der höchste Dynamikbereich vorgesehen, wenn alle Stufen aktiviert sind, der nächst höchste Dynamikbereich wird vorgesehen, wenn alle außer einer Stufe (zum Beispiel die erste Stufe 1322a) aktiviert sind, und der niedrigste Dynamikbereich wird vorgesehen, wenn nur eine Stufe (zum Beispiel die n-te Stufe 1322n) aktiviert ist. In einem spezifischen Ausführungsbeispiel werden die Stufen gemäß ihrem jeweiligen Ort in dem Schaltkreis deaktiviert. Als ein Beispiel wird die erste Stufe 1322a zunächst deaktiviert, die zweite Stufe 1322b wird als nächstes deaktiviert, und die (n-1)–te Stufe wird als letztes deaktiviert. In einem Ausführungsbeispiel wird die n-te Stufe 1322n zu allen Zeiten aktiviert, oder wann immer der Schaltkreis 1320 angeschaltet wird. In anderen Ausführungsbeispielen können die Stufen in unterschiedlichen Konfigurationen aktiviert und in unterschiedlichen Ordnungen deaktiviert werden, und dies ist innerhalb des Umfangs der vorliegenden Erfindung. Zum Beispiel kann die erste Stufe (anstatt der letzten Stufe) zu allen Zeiten aktiviert sein.
Innerhalb des Steuerungsschaltkreises 1310 wird das gepufferte Signal zu einem Satz von einem oder mehreren Detektorstufen 1312 geliefert. Die Detektorstufe/die Detektorstufen 1312 verarbeiten das gepufferte Signal und liefern ein detektiertes Signal zu einem Konditionierschaltkreis 1314, welcher das Signal konditioniert und quantisiert zum Generieren von digitalen Samples. Die Samples werden zu einem Signalprozessor 1316 geliefert, welcher die Samples verarbeitet und einen Satz von Steuerungssignalen generiert. Die Steuerungssignale werden zum selektiven Aktivieren und Deaktivieren der Stufen des mehrstufigen Schaltkreises 1320 verwendet. Ein Referenzgenerator 1318 kann auch innerhalb des Steuerungsschaltkreises 1310 beinhaltet sein, um eine oder mehrere Referenzspannungen und Stufen 1322, Detektorstufe(n) 1312, und den Konditionierschaltkreis 1314 vorzusehen.
In einem Ausführungsbeispiel ist jede der Detektorstufe(n) 1312 in dem Detektorpfad als ein Replikat einer Stufe 1322 in dem Signalpfad implementiert. Wiederum kann das Replikat/können die Replikate derart geschrumpft sein, dass sie die Fläche reduzieren, und können auch mit niedrigerem Vorspannstrom betrieben werden, um Leistung einzusparen.
14 zeigt ein vereinfachtes Blockdiagramm eines spezifischen Ausführungsbeispiels eines Steuerungsschaltkreises 1410, welcher als die Steuerungsschaltkreise in 11–13 verwendet werden kann. Der Steuerungsschaltkreis 1410 beinhaltet eine Detektorstufe/Detektorstufen 1412, einen Konditionierschaltkreis 1414, und einen Signalprozessor 1416, welche in Serie miteinander verbunden sind. Die Detektorstufe(n) 1412 empfängt und verarbeitet das Eingangssignal (zum Beispiel das Modulatoreingangssignal von dem Puffer 1124 in 1). Der Signalprozessor 1416 liefert das Steuerungssignal, welches zum Aktivieren/Deaktivieren von einer oder mehreren Stufen eines mehrstufigen Schaltkreises verwendet wird. Ein Referenzgenerator 1418 ist mit der Detektorstufe/Detektorstufen 1412 und dem Konditionierschaltkreis 1414 verbunden, und liefert die notwendigen Referenzsignale zu diesen Schaltkreiselementen.
Zur Klarheit wird der Steuerungsschaltkreis 1410 nun zur Verwendung zusammen mit dem spezifischen zweistufigen ΣΔ ADC Design beschrieben, welches in 11 gezeigt ist. In einem spezifischen Ausführungsbeispiel ist der ΣΔ ADC 1120 ein Bandpass MASH 4-4 ADC achter Ordnung, und jede ΣΔ Stufe 1122 beinhaltet einen Bandpassmodulator vierter Ordnung. Wie oben stehend erwähnt liefert die ΣΔ Stufe 1122b einen bestimmten Dynamikbereich und Rauschperformance, und die ΣΔ Stufe 1122a liefert zusätzlichen Dynamikbereich und verbesserte Rauschperformance, wenn sie aktiviert ist. Die verbesserte Rauschperformance der ΣΔ Stufe 1122a kann mit größer bemessenen Komponenten und größerem Vorspannstrom vorgesehen sein.
In einem Ausführungsbeispiel ist die Detektorstufe 1412 ein „geschrumpftes" Replikat von einer der ΣΔ Stufen (das heißt ΣΔ Stufe 1122a oder 1122b), und ist auch ein Bandpassmodulator vierter Ordnung. Zum Beispiel können die Komponenten der Detektorstufe 1412 mit einem Zehntel der Größe der Komponenten der ΣΔ Stufe 1122a implementiert sein. In einem anderen Ausführungsbeispiel ist die Detektorstufe 1412 ein Modulator niedrigerer Ordnung (zum Beispiel zweiter Ordnung), welcher adäquat zum Detektieren der Eingangssignalamplitude sein kann, während ein weniger komplexer Schaltkreis verwendet wird. Die Detektorstufe 1412 rauschformt und quantisiert das Eingangssignal auf ähnliche Art und Weise wie die ΣΔ Stufe, welche sie repliziert. Die unterschiedliche Ausgabe Op und On von der Detektorstufe 1412 wird zu dem Konditionierschaltkreis 1414 geliefert.
Im Allgemeinen sind die analogen Ausgangsamplituden eines ΣΔ Modulators anzeigend für den Eingangssignalpegel. Für einige Designs hat der ΣΔ Modulator die Tendenz dazu, instabil zu werden, wenn die Eingangssignalamplitude die Referenzspannung übersteigt. Tatsächlich kann es gezeigt werden, dass die analoge Ausgangsamplitude des ΣΔ Modulators signifikant ansteigt, wenn die Eingangssignalamplitude die Referenzspannung übersteigt (das heißt die Spitze-zu-Spitze Signalamplitude übersteigt die Differenz zwischen den hohen und niedrigen Referenzspannungen). Wenn der ΣΔ Modulator instabil wird, ist die Standardabweichung eines analogen Ausgangssignals wesentlich größer als diejenige des ΣΔ Modulators, wenn sie stabil ist. Gemäß einem Aspekt der Erfindung werden diese Charakteristika verwendet zum Detektieren der Amplitude des modulierten Eingangssignals. 15A zeigt einen Graph der Standardabweichung des detektierten Signals von der Detektorstufe 1412 gegenüber der Eingangssignalamplitude. 15A beinhaltet einen Satz von Plots für verschiedene Eingangssignalfrequenzen. In 15A sind die Standardabweichung auf der vertikalen Achse und die Eingangssignalamplitude auf der horizontalen Achse gegenüber der Detektorreferenzspannung (das heißt V_{DEC_P} und V_{DEC_N} in 14 normalisiert). Wenn die Frequenz des Eingangssignals (zum Beispiel 0,58 MHz) innerhalb der Bandbreite des ΣΔ Modulators (zum Beispiel 0,70 MHz) ist, wie durch einen Plot 1510a beispielhaft dargestellt ist, erhöht sich die Standardabweichung des detektierten Signals scharf, wenn die Eingangssignalamplitude einen normalisierten Wert von 1,0 erreicht. Ein normalisierter Wert von 1,0 korrespondiert zu dem Punkt, in welchem die Spitze-zu-Spitze Amplitude des Eingangssignals der Differenz zwischen V_{DEC_P} und V_{DEC_N} gleicht. Es kann erkannt werden, dass die Standardabweichung sich von weniger als 1,0 zu mehr als 20 erhöht (eine mehr als zwanzigfache Erhöhung), wenn die Eingangssignalamplitude sich von 0,9 auf 1,0 erhöht (eine mehr als 11%ige Erhöhung).
Wenn jedoch die Frequenz des Eingangssignals (zum Beispiel 15,4 MHz) erheblich die Bandbreite des ΣΔ Modulators (zum Beispiel 0,79 MHz) über steigt, wie beispielhaft durch einen Plot 1510k dargestellt ist, erhöht sich die Standardabweichung des detektierten Signals langsam, wenn sich die Amplitude des Eingangssignals über einen normalisierten Wert von 1,5 erhöht. Die Plots 15a–15k in 15A zeigen an, dass höhere Frequenzkomponenten durch den ΣΔ Modulator gefiltert werden. Die Tiefpasscharakteristik des ΣΔ Modulators verringert den Einfluss aufgrund der Hochfrequenzkomponenten.
In dem in 14 gezeigten Ausführungsbeispiel beinhaltet der Konditionierschaltkreis 1414 einen Vergleicher 1438, welcher das detektierte Signal von der Detektorstufe mit einem Vergleichssignal (oder einer Spannung) vergleicht, und ein Vergleichsergebnis zu dem Signalprozessor 1416 liefert. Innerhalb des Konditionierschaltkreises 1414 werden die Ausgaben Op und On von der Detektorstufe/den Detektorstufen 1412 zu einem Ende der Schalter 1432b und 1432c jeweils geliefert. Die Vergleichsspannungen V_COMP–P und V_{COMP_N} werden zu einem Ende der Schalter 1432a und 1432d jeweils geliefert. Die anderen Enden der Schalter 1432a und 1432b sind miteinander und mit einem Ende eines Kondensators 1434a verbunden, und die anderen Enden der Schalter 1432c und 1432d sind miteinander und mit einem Ende eines Kondensators 1434b verbunden. Das eine Ende des Kondensators 1434a ist mit einem Ende des Schalters 1436a und mit einem nicht invertierenden Eingang des Vergleichers 1438 verbunden. Ebenso ist das andere Ende des Kondensators 1434b mit einem Ende des Schalters 1436b und mit einem invertierenden Eingang des Vergleichers 1438 verbunden. Die anderen Enden der Schalter 1436a und 1436b sind mit einer Eingangsgemeinsamer-Modus-Spannung V_ICM verbunden, welche eine mittskalige oder gemeinsam-modige Spannung der Detektorausgänge Op und On ist. Die Schalter 1432b, 1432c, 1436a und 1436b werden durch ein Taktsignal gesteuert, welches eine erste Taktphase ∅1 hat, und die Schalter 1432a und 1432d werden durch ein Taktsignal gesteuert, welches eine zweite Taktphase ∅2 hat. Während der ersten Taktphase ∅1 sind die Schalter 1432b, 1432c, 1436a und 1436b geschlossen und die Ausgaben Op und On von der Detektorstufe 1412 laden jeweils die Kondensatoren 1434a und 1434b. Während der zweiten Taktphase ∅2 sind die Schalter 1432a und 1432d ge schlossen und die Spannung, welche auf den Kondensatoren 1434a und 1434b eingefangen ist, wird jeweils mit den hohen und niedrigen Vergleichspannungen V_{COMP_P} und V_{COMP_N} durch den Vergleicher 1438 verglichen. Die Kondensatoren 1434a und 1434b sampeln somit jeweils die Detektorausgaben Op und On während der ersten Taktphase ϕ1 und sampeln jeweils die Vergleichsspannungen V_{COMP_P} und V_{COMP_N} während der zweiten Taktphase ∅2. Der Vergleicher 1438 generiert eine eins (das heißt logisches Hoch) wenn die Detektorausgabe die Vergleichsspannung übersteigt, und eine null (das heißt logisches Tief) anderenfalls.
14 zeigt ein spezifisches Ausführungsbeispiel des Konditionierschaltkreises 1414. Andere Konditionierschaltkreise können ausgebildet werden und sind innerhalb des Umfangs der Erfindung.
15B zeigt einen Graph der Verteilungsdichten der Signalpegel des detektierten Signals. 15B beinhaltet jeweils Plots 1520a und 1520b für zwei Eingangssignalamplituden A1 und A2. Das detektierte Signal hat eine Dichte, welche durch den Plot 1520a gezeigt ist, wenn das Eingangssignal eine Amplitude von A1 hat, und eine Dichte, welche durch den Plot 1520b gezeigt ist, wenn das Eingangssignal eine Amplitude von A2 hat, wobei A2 größer als A1 ist. Wie in 15B gezeigt ist, sind die Dichtenverteilungen ungefähr gaussförmig, und die Standardabweichung der gaussförmigen Verteilung erhöht sich mit größerer Eingangssignalamplitude. Wenn das detektierte Signal die Vergleichsspannung V_COMP übersteigt, wie durch die schattierten Flächen 1524a und 1524b angezeigt ist, gibt der Konditionierschaltkreis eine eins aus. Die Vergleichsspannung beeinflusst somit die Prozentzahl von Einsen und Nullen von dem Konditionierschaltkreis 1414. Durch Verringern der Vergleichsspannung erhöht sich die Prozentzahl von Einsen, und ein steilerer Steuerungsmechanismus kann erhalten werden. Alternativ kann durch Erhöhung der Vergleichsspannung eine genauere Detektion erhalten werden, welche die Wahrscheinlichkeit einer falschen Detektion verringern kann. Die Verteilung ist bi-nudal, wenn der ΣΔ Modulator oszilliert.
In einem Ausführungsbeispiel empfängt der Signalprozessor 1416 die Signalsampels von dem Vergleicher 1438 und zählt die Anzahl von Einsen innerhalb einer bestimmten Zeitperiode. Wie in 15A gezeigt ist, kann die Vergleichsspannung V_COMP auf der vertikalen Achse ausgedrückt werden. Die Anzahl von Einsen (das heißt die Anzahl von Malen, wie oft ein bestimmter Plot V_COMP übersteigt) ist klein, wenn die Standardabweichung des detektierten Signals unterhalb der Vergleichsspannung V_COMP ist, und ist groß, wenn die Standardabweichung des detektierten Signals die Vergleichsspannung V_COMP übersteigt.
15C zeigt einen Graph des Zählwerts von dem Signalprozessor 1416 gegenüber der detektierten Eingangssignalamplitude. 15C beinhaltet einen Satz von Plots 1530a–1530k für verschiedene Vergleichsspannungen V_COMP. Wie oben stehend erwähnt werden die digitalen Sampels von dem Konditionierschaltkreis 1414 zu dem Signalprozessor 1416 geliefert, welcher die Anzahl von Einsen innerhalb einer bestimmten Zeitperiode zählt. Die Anzahl von Einsen erhöht sich merklich, wenn die Eingangssignalamplitude sich von einem normalisierten Wert von 0,9 auf 1,0 erhöht. Die Vergleichsspannung V_COMP beeinflusst den Zählwert, wenn die Eingangssignalamplitude zwischen den normalisierten Werten von 0,9 und 1,0 ist, aber hat weniger Einfluss, wenn die Eingangssignalamplitude den normalisierten Wert von 1,0 übersteigt. Wenn die Vergleichsspannung niedrig ist wie durch den Plot 1530a angezeigt, sättigt der Zählwert, wenn die Eingangssignalamplitude den normalisierten Wert von 0,95 erreicht. Wenn jedoch die Vergleichsspannung höher ist wie durch den Plot 1530k angezeigt, sättigt der Zählwert nicht, bis die Eingangssignalamplitude den normalisierten Wert von 1,0 erreicht. Wenn die Eingangssignalamplitude einen normalisierten Wert von ungefähr 1,0 übersteigt, sättigt der Zählwert bei einem bestimmten Zählwert.
In einem Ausführungsbeispiel vergleicht der Signalprozessor 1416 den Zählwert mit einem Zählschwellenwert. Wenn der Zählwert den Zählschwellenwert (zum Beispiel 6000 in einer spezifischen Implementierung) übersteigt, wird die Eingangssignalamplitude derart bestimmt, dass sie größer als eine bestimmte Prozentzahl (zum Beispiel 95%) der Detektorreferenzspannung V_dbc ist, und das Steuerungssignal wird konfiguriert zum Aktivieren von einer oder mehreren zusätzlichen ΣΔ Stufen in dem ΣΔ ADC.
Der Signalprozessor 1416 kann mit einem Akkumulator implementiert sein, welcher die Anzahl von Einsen von dem Vergleicher 1438 zählt, und bei dem Start von jedem Zählintervall zurückgesetzt wird. Der Akkumulatorwert bei dem Ende von dem Zählintervall wird mit dem Zählschwellenwert verglichen. Wenn der Akkumulatorwert den Zählschwellenwert übersteigt, wird es angenommen, dass die Detektorstufe in Oszillation ist, und die Amplitude A_Vin des Detektoreingangssignals wird derart bestimmt, dass sie eine bestimmte Prozentzahl der Detektorreferenzspannung V_dec (zum Beispiel A_Vin größer 0,95 V_dec) überstiegen hat.
Das Zählintervall kann basierend auf Systemanforderungen eingestellt werden. Im Allgemeinen sieht ein längeres Zählintervall erhöhte Genauigkeit vor. Jedoch kann ein kürzeres Zählintervall schnellere Antwortzeit vorsehen.
In einem Ausführungsbeispiel sind die ΣΔ Stufen aktiviert und deaktiviert, und zwar basierend auf der detektierten Eingangssignalamplitude. Wenn die detektierte Eingangssignalamplitude einen bestimmten Signalpegel übersteigt, wird hoher Dynamikbereich benötigt und eine zusätzliche ΣΔ Stufe/zusätzliche ΣΔ Stufen werden aktiviert. Wenn alternativ die detektierte Eingangssignalamplitude unter dem bestimmten Signalpegel ist, wird hoher Dynamikbereich nicht benötigt und Null oder mehr ΣΔ Stufen können deaktiviert werden.
In einem Ausführungsbeispiel wird die Eingangssignalamplitude durch Anpassen der Detektorreferenzspannung V_dec und Überwachen des Zählwerts bestimmt. Wenn die Detektorreferenzspannung angepasst wird, wenn der Zählwert merkbar sich im Wert verändert, wird die Eingangssignalamplitude derart bestimmt, dass sie eine Prozentzahl (zum Beispiel 95%) der Detektorreferenzspannung V_dec hat. Alternativ, bei der Anpassung der Detektorrefe renzspannung, wenn der Zählwert einen bestimmten Betrag (zum Beispiel 6000) übersteigt, wird die Eingangssignalamplitude derart bestimmt, dass sie größer als eine bestimmte Prozentzahl (zum Beispiel 95%) der Detektorreferenzspannung V_dec ist.
In einigen Anwendungen ist es nicht notwendig, die Eingangssignalamplitude mit einem größeren Genauigkeitsaufwand zu bestimmen. Vielmehr ist es nur nötig, zu bestimmen, ob die Eingangssignalamplitude bestimmte Signalpegel übersteigt. Die Signalpegel können zum Beispiel mit den Pegeln korrespondieren, bei welchen die Stufen in dem mehrstufigen Schaltkreis aktiviert/deaktiviert werden sollen. Zum Beispiel kann für einen dreistufigen Schaltkreis die Detektorstufe mit zwei Detektorreferenzspannungen (zum Beispiel eine hohe und eine niedrige Detektorreferenzspannung) ausgebildet sein. Wenn der Zählwert hoch ist für hohe Detektorreferenzspannung, hat das Eingangssignal eine große Amplitude und alle drei Stufen können aktiviert werden zum Vorsehen der benötigten Performance. Wenn der Zählwert niedrig ist für die niedrige Detektorreferenzspannung, hat das Eingangssignal eine kleine Amplitude und eine Stufe kann adäquat sein zum Vorsehen der benötigten Performance. Die verbleibenden Stufen können dann deaktiviert werden, um Leistung einzusparen. Und wenn der Zählwert niedrig ist für die hohe Detektorreferenzspannung aber hoch für niedrige Detektorreferenzspannung, hat das Eingangssignal eine mittlere Amplitude und zwei Stufen können aktiviert werden. Die hohen und niedrigen Detektorreferenzspannungen können derart ausgewählt werden, dass sie zu Signalpegeln korrespondieren, bei welchen die Stufen aktiviert/deaktiviert sind.
In einem anderen Ausführungsbeispiel kann die Eingangssignalamplitude durch Anpassen der Verstärkung der Detektorstufe bestimmt werden. Die Detektorstufe kann mit mehreren Verstärkungseinstellungen ausgebildet sein. Die Verstärkungseinstellungen können zum Beispiel zu Pegel korrespondieren, bei welchen die Stufen in dem mehrstufigen Schaltkreis aktiviert/deaktiviert werden sollen. Zum Beispiel kann für einen dreistufigen Schaltkreis die Detektorstufe mit zwei Verstärkungseinstellungen (zum Beispiel ei ne hohe und eine niedrige Verstärkungseinstellung) ausgebildet sein. Wenn der Zählwert hoch ist bei der Niedrigverstärkungseinstellung, hat das Eingangssignal eine große Amplitude und alle drei Stufen können aktiviert werden zum Vorsehen der benötigten Performance. Wenn der Zählwert niedrig ist bei der hohen Verstärkungseinstellung, hat das Eingangssignal eine kleine Amplitude und nur eine Stufe kann adäquat sein zum Vorsehen der benötigten Performance. Und wenn der Zählwert niedrig ist bei der niedrigen Verstärkungseinstellung aber hoch bei der hohen Verstärkungseinstellung, hat das Eingangssignal eine mittlere Amplitude und zwei Stufen können benötigt werden. Die hohen und niedrigen Verstärkungseinstellungen können somit ausgewählt werden, um zu Signalpegeln zu korrespondieren, bei welchen die Stufen aktiviert/deaktiviert werden.
Zur Klarheit wurde die Erfindung für eine bestimmte (zum Beispiel zellulare) Anwendung beschrieben, in welcher das Eingangssignal große Amplitudenstörungen beinhalten kann. Der Steuerungsmechanismus, welcher oben stehend beschrieben wurde, nimmt an, dass große Amplitudenstörungen vorhanden sind, wenn die Eingangssignalamplitude hoch ist, und eine zusätzliche ΣΔ Stufe/zusätzliche ΣΔ Stufen werden zum Vorsehen von erhöhtem Dynamikbereich aktiviert. Für andere Anwendungen können große Fehlsignale nicht vorhanden sein in dem Eingangssignal und das Gegenteil kann wahr sein. Das bedeutet, die ΣΔ Stufen können deaktiviert werden, wenn die Eingangssignalamplitude sich erhöht. Die große Signalamplitude kann ein gewünschtes Signal anzeigen, welches ein höheres SNR hat und weniger Dynamikbereich benötigt. Somit ist der Steuerungsmechanismus bis zu einem gewissen Grad auf der Charakterisierung des Eingangssignals basierend ausgebildet.
Ebenfalls zur Klarheit wurde die Erfindung hauptsächlich für eine spezifische Anwendung für ΣΔ ADC beschrieben. Jedoch kann die Erfindung zur Verwendung mit vielen anderen mehrstufigen Schaltkreisen angepasst werden. Im Allgemeinen beinhaltet der mehrstufige Schaltkreis eine Anzahl von Signalstufen, wovon einige selektiv aktiviert und deaktiviert werden können. In einem Ausführungsbeispiel beinhaltet der Steuerungsschaltkreis eine oder mehrere Detektorstufen, wobei jede Detektorstufe ein Replikat von einer der Signalstufen ist. Die Detektorstufe(n) wird/werden verwendet zum Messen einer bestimmten Signalcharakteristik (zum Beispiel Signalamplitude). Die gemessene Signalcharakteristik wird dann zum Steuern der Signalstufen verwendet. Der mehrstufige Schaltkreis kann beispielsweise folgendes sein: (1) ein Verstärker, welcher mehrere Verstärkungsstufen hat, (2) ein Leistungsverstärker, welcher mehrere Ausgangstreiber hat (zum Beispiel parallel verbunden), (3) ein aktiver Filter, welcher mehrere Filterabschnitte hat, und andere Schaltkreise. Die Signalstufen können seriell oder parallel oder in einer Kombination davon verbunden sein. Die Detektorstufen sind typischerweise in einer ähnlichen Konfiguration wie die Signalstufen verbunden.
Der Steuerungsmechanismus, welcher oben stehend beschrieben wurde, sieht mehrere Vorteile vor. Die Detektorstufe empfängt das gleiche Eingangssignal, welches zu dem mehrstufigen Schaltkreis geliefert wird. Zusätzlicher Schaltkreis wird nicht benötigt zum Generieren eines Signals, insbesondere für den Steuerungsmechanismus. Zusätzlich ist der oben beschriebene Steuerungsmechanismus insbesondere vorteilhaft, wenn er zum Steuern eines ΣΔ ADC verwendet wird. Diese zusätzlichen Vorteile sind unten stehend beschrieben.
Erstens modelliert die Detektorstufe die Signalstufe, welche aktiviert ist, und liefert eine Messung, welche genauer die tatsächliche Signalamplitude des Eingangssignals anzeigt. Wie oben stehend erwähnt filtert der ΣΔ Modulator das Eingangssignal derart, dass höhere Frequenzkomponenten (zum Beispiel relativ zu der Mittenfrequenz) stärker gedämpft werden als Niederfrequenzkomponenten. Weil die Detektorstufe als ein Replikat von einer der Stufen implementiert ist, wird das Eingangssignal durch die Detektorstufe auf ähnliche Art und Weise gedämpft (das heißt mit einer ähnlichen Frequenzantwort). Die Detektorstufe liefert somit ein detektiertes Signal, welches spektrale Komponenten hat, welche ungefähr zu derjenigen der Stufe in dem Signalpfad passen.
Die Detektorstufe ist insbesondere genau in der Messung von Störungen bzw. Störern in einer zellularen Anwendung. Hochfrequenzstörungen werden durch die Detektorstufe auf ähnliche Art und Weise wie die aktivierte(n) Stufe(n) in dem Signalpfad gedämpft werden. Somit könnte, auch wenn die Amplitude der Störung hoch sein kann, das detektierte Signal klein sein, wenn die Störungsfrequenz ausreichend hoch ist. In diesem Fall kann die Einstellung eines niedrigen Dynamikbereichs adäquat sein, weil die Störungen genauso durch die Stufe in dem Signalpfad gefiltert werden. Im Gegensatz dazu kann ein Detektor, welcher eine flache Frequenzantwort verwendet, fälschlicherweise eine hohe Eingangssignalamplitude für große Störungen ausserhalb des Bandes deklarieren und fälschlicherweise zusätzliche Signalstufen einschalten, welche nicht benötigt werden.
Zweitens ist in einem Ausführungsbeispiel die Detektorstufe ein „geschrumpftes" Replikat der Stufe in dem Signalpfad. Somit kann die Detektorstufe mit Komponenten (zum Beispiel Schaltern und Kondensator) implementiert sein, welche Dimensionen haben, welche ein Bruchteil von denjenigen der Stufe in dem Signalpfad sind. Zum Beispiel kann die Skalierung für die Detektorstufe ein Zehntel der Größe der Stufe sein, welche repliziert wird.
Drittens kann die Detektorstufe bei einem Teil des Vorspannstroms der Stufe betrieben werden, welche sie repliziert. Die Detektorstufe wird im Allgemeinen zum Detektieren der Signalamplitude verwendet, und ein hoher Dynamikbereich oder hohes SNR wird typischerweise nicht benötigt. Der Vorspannstrom für die Detektorstufe kann somit erheblich verringert werden.
Viertens kann die Detektorreferenzspannung V_dec angepasst werden (zum Beispiel in kleinen und genauen Erhöhungen), um genaue Bestimmung der Eingangssignalamplitude zu erlauben, wenn notwendig oder gewünscht. Genauere Detektorreferenzspannungen können leicht generiert werden, und zwar beispielsweise unter Verwendung einer Bandlückenreferenz und eines DAC auf einer im Stand der Technik bekannten Art und Weise.
Fünftens kann der Vergleicher in dem Konditionierschaltkreis zum Detektieren von großen Signalamplituden von der Detektorstufe anstatt der kleinen Amplitude des Eingangssignals ausgebildet sein. Das Detektorsignal von der Detektorstufe hat typischerweise mehrere Hundert Millivolts von Spitze-zu-Spitze Anstieg, wenn der Detektor instabil betrieben wird. Die Vergleicherreferenzspannung V_COMP kann somit auf einen wesentlich höheren Pegel eingestellt werden (zum Beispiel eine Differenz con einem halben Volt) anstatt auf den kleinen (zum Beispiel 30 mV) differenziellen Pegel des Eingangssignals, welches gemessen wird. Die große Vergleicherreferenzspannung aktiviert ein Steuerungsschaltkreisdesign, welches toleranter gegenüber Versatz in der Detektorstufe und dem Referenzgenerator ist.
Sechstens konvertiert für einen Bandpass ΣΔ ADC die Detektorstufe auch das ZF Eingangssignal zu Basisband oder anderen niedrigen Ausgangsfrequenzen herunter. Somit kann der nachfolgende Schaltkreis (zum Beispiel die Schalter innerhalb des Konditionierschaltkreises) mit kleineren Größen implementiert sein.
Die vorhergehende Beschreibung der bevorzugten Ausführungsbeispiele wird geliefert, um jedem Fachmann zu ermöglichen, die vorliegende Erfindung auszuführen oder zu verwenden. Verschiedene Modifikationen dieser Ausführungsbeispiele werden dem Fachmann unmittelbar offensichtlich sein, und die allgemeinen hierin definierten Prinzipien können auf andere Ausführungsbeispiele ohne die Verwendung der erfinderischen Fähigkeit angewandt werden. Somit ist es nicht beabsichtigt, die vorliegende Erfindung auf die hierin gezeigten Ausführungsbeispiele einzuschränken, sondern ihr soll der weiteste Umfang, welcher mit den Prinzipien und neuen Merkmalen, welche hierin offenbart wurden, konsistent ist, zugestanden werden.

Claims

Eine Datenumwandlungs- bzw. Konvertierungsschaltung, die Folgendes aufweist: einen Sigma-Delta-Analog-zu-Digital-Wandler (ΣΔ ADC) (1120) konfiguriert zum Empfangen eines Eingabesignals und zum Vorsehen von Datenabtastungen, wobei der ΣΔ ADC (1120) eine Vielzahl von ΣΔ-Stufen (1122A, 11226) beinhaltet, die in Kaskade gekoppelt sind; eine Steuerschaltung (1110) gekoppelt an den ΣΔ ADC (1120) und konfiguriert zum Vorsehen eines Steuersignals, gekennzeichnet dadurch, dass die Steuerschaltung (1110) Folgendes aufweist: eine oder mehrere Detektorstufen (1112) konfiguriert zum Empfangen des Eingabesignals und zum Vorsehen eines detektierten Signals anzeigend für eine Amplitude des Eingabesignals, wobei mindestens eine der einen oder mehreren Detektorstufen (1112) implementiert ist als eine Kopie von einer der ΣΔ-Stufen (1122A, 1122B), eine Konditionierungsschaltung (1114) gekoppelt, an die eine oder mehrere Detektorstufen (1112) und konfiguriert zum Empfang des detektierten Signals und zum Vorsehen von konditionierten Abtastungen und einen Signalprozessor (1116) gekoppelt an die Konditionierungsschaltung (1114) und konfiguriert zum Empfang der konditionierten Abtastungen zum Vorsehen des Steuersignals, wobei das Steuersignal selektiv null oder mehr der Vielzahl von ΣΔ-Stufen deaktiviert.
Schaltung nach Anspruch 1, wobei die Steuerschaltung (1110) eine Detektorstufe, implementiert als eine Kopie von einer der ΣΔ-Stufen, beinhaltet.
Schaltung nach Anspruch 2, wobei die Detektorstufe (1112) als ein Bandpass-ΣΔ-Modulator vierter Ordnung implementiert ist.
Schaltung nach Anspruch 2, wobei die Detektorstufe (1112) implementiert ist als ein Tiefpass-ΣΔ-Modulator zweiter Ordnung.
Schaltung nach Anspruch 1, wobei die mindestens eine Detektorstufe (1112) implementiert wird mit Komponenten, die Abmessungen besitzen, die ein Bruchteil der ΣΔ-Stufe, die kopiert bzw. repliziert wird, sind.
Schaltung nach Anspruch 1, wobei die mindestens eine Detektorstufe (1112) vorgespannt ist mit einem Bruchteil eines Vorspann- bzw. Bias-Stroms von der ΣΔ-Stufe, die repliziert wird.
Schaltung nach Anspruch 1, wobei die eine oder mehreren Detektorstufen (1112) weiterhin konfiguriert sind zum Empfang einer Detektorreferenzspannung und wobei das detektierte Signal anzeigend ist für eine Amplitude des Eingabesignals relativ zu der Detektorreferenzspannung.
Schaltung nach Anspruch 1, wobei null oder mehr ΣΔ-Stufen (1112) deaktiviert werden, basierend teilweise auf einer detektierten Amplitude des Eingabesignals.
Schaltung nach Anspruch 8, wobei eine erste ΣΔ-Stufe (1122A) deaktiviert wird, wenn die detektierte Amplitude unter einen ersten Signalpegel fällt.
Schaltung nach Anspruch 9, wobei eine zweite ΣΔ-Stufe (1122B) deaktiviert wird, wenn die detektierte Amplitude unter einen zweiten Signalpegel fällt.
Schaltung nach Anspruch 8, wobei alle ΣΔ-Stufen (1122) aktiviert werden, wenn die detektierte Amplitude einen dritten Signalpegel überschreitet.
Schaltung nach Anspruch 8, wobei die ΣΔ-Stufen deaktiviert werden, basierend teilweise auf relativen Anordnungen der ΣΔ-Stufen innerhalb des ΣΔ ADCs.
Schaltung nach Anspruch 1, wobei die Konditionierungsschaltung (1114) eine Vergleicherschaltung aufweist, die konfiguriert ist mit Mitteln zum: Empfangen des detektierten Signals und eines Vergleichssignals, Vergleichen des detektierten und des Vergleichssignals, und Vorsehen der konditionierten Abtastung basierend auf den Ergebnissen des Vergleichs.
Schaltung nach Anspruch 13, wobei die Vergleichsschaltung (1114) implementiert wird unter Verwendung einer SC-Schaltung (SC = Switched Capacitor) bzw. Schaltung für geschalteten Kondensator.
Schaltung nach Anspruch 1, wobei der ΣΔ ADC zwei ΣΔ-Stufen beinhaltet, wobei jede ΣΔ-Stufe einen Bandpass-ΣΔ-Modulator vierter Ordnung aufweist.
Schaltung nach Anspruch 1, wobei der ΣΔ ADC zwei ΣΔ-Stufen aufweist, wobei jede ΣΔ-Stufe einen Tiefpass-ΣΔ-Modulator zweiter Ordnung aufweist.
Schaltung nach Anspruch 1, wobei der ΣΔ ADC ein ΣΔ ADC mit Doppelabtastung ist.
Schaltung nach Anspruch 1, wobei der ΣΔ ADC ein ΣΔ ADC mit vierfacher Abtastung bzw. Quadruple-Sampling ist.
Schaltung nach Anspruch 1, wobei die Steuerschaltung (1110) weiterhin einen Referenzgenerator beinhaltet, konfiguriert zum Vorsehen von mindestens einem Referenzsignal.
Ein CDMA-Empfänger, der die Datenumwandlungsschaltung nach einem der vorhergehenden Ansprüche aufweist.
Schaltung nach Anspruch 1, wobei: der ΣΔ-Analog-zu-Digital-Wandler eine Mehrfachstufenschaltung ist, konfiguriert zum Empfang eines Eingabesignals und zum Vorsehen eines Ausgabesignals wobei die Mehrfachstufenschaltung eine Vielzahl von N Signalstufen aufweist, gekoppelt an eine bestimmte Konfiguration; und wobei die Steuerschaltung eine Steuerschaltung ist, die an eine Mehrfachstufenschaltung gekoppelt ist und konfiguriert ist zum Vorsehen einer Steuerschaltung, die selektiv null oder mehr der N Signalstufen deaktiviert.
Schaltung nach Anspruch 1 oder 2, wobei die mindestens eine Detektorstufe konfiguriert ist, so dass sie eine Frequenzantwort besitzt, die diejenige der Signalstufe, die es zu replizieren gilt, widerspiegelt.
Schaltung nach Anspruch 1, wobei die Signalstufen in Kaskade gekoppelt sind.
Schaltung nach Anspruch 1., wobei die Signalstufen parallel gekoppelt sind.
Ein Verfahren zum Steuern von ΣΔ-Stufen in einem Sigma-Delta-Analog-zu-Digital-Wandler (ΣΔ ADC), wobei das Verfahren folgende Schritte aufweist: Detektieren einer Charakteristik eines Eingabesignals vorgesehen an den ΣΔ ADC mit einer oder mehreren Detektorstufen, wobei mindestens eine der einen oder mehreren Detektorstufen (1112) implementiert ist als eine Kopie von einer der ΣΔ-Stufen (1122A, 1122B), Vergleichen der detektierten Charakteristik mit einem Vergleichspegel; Generieren eines Steuersignals basierend, teilweise, auf dem Vergleich; und selektives Deaktivieren von null oder mehr ΣΔ-Stufen gemäß dem Steuersignal, wobei die Charakteristik, die detektiert wird, eine Signalamplitude des Signals ist.
Verfahren nach Anspruch 25, wobei das selektive Deaktivieren das Deaktivieren einer ersten ΣΔ-Stufe beinhaltet, wenn die detektierte Signalamplitude unter einen ersten Signalpegel fällt.
Verfahren nach Anspruch 26, wobei das selektive Deaktivieren weiterhin Folgendes aufweist: Deaktivieren einer zweiten ΣΔ-Stufe, wenn die detektierte Signalamplitude unter einen zweiten Signalpegel fällt.
Verfahren nach Anspruch 25, wobei das selektive Deaktivieren Folgendes beinhaltet: Aktivieren aller ΣΔ-Stufen, wenn die detektierte Signalamplitude einen dritten Signalpegel überschreitet.
Verfahren nach Anspruch 25, wobei das Detektieren Folgendes beinhaltet: Empfangen eines Detektorreferenzpegels; und Generieren eines detektierten Signals basierend, teilweise, auf dem Eingabesignal und dem Detektorsignalpegel, wobei das detektierte Signal anzeigend ist für eine Amplitude des Eingabesignals.