DE602004003062T2

DE602004003062T2 - Multibit-speicher mit dynamischer referenz-spannungs erzeugung

Info

Publication number: DE602004003062T2
Application number: DE602004003062T
Authority: DE
Inventors: Ming-Huei Cupertino SHIEH; Kazuhiro Kurihara
Original assignee: Spansion LLC
Current assignee: Spansion LLC
Priority date: 2003-06-20
Filing date: 2004-05-21
Publication date: 2007-05-31
Anticipated expiration: 2024-05-22
Also published as: US7606068B2; US7324374B2; US20080117678A1; JP2007519130A; DE602004003062D1; WO2005001843A1; TWI369682B; US20040257873A1; EP1636801B1; KR20060069358A; TW200502970A; JP4601614B2; CN1894750A; EP1636801A1; CN100552819C

Description

Technisches Gebiet
Diese Erfindung betrifft einen Mehrbit-Bitspeicher und betrifft insbesondere Verfahren und Systeme zur chipinternen Anordnung einer Referenzschaltung in einer Mehrbit-Speichereinrichtung.
Hintergrund der Erfindung
Die Verwendung von tragbaren Computern- und Elektronikgeräten hat stark zu der Nachfrage nach Speicherbauelementen beigetragen. Digitalkameras, digitale Audio-Abspielgeräte, persönliche digitale Assistenten und dergleichen erfordern tendenziell im Allgemeinen, dass Speicherbauelemente mit großer Kapazität eingesetzt werden (beispielsweise Flash-Speicher, intelligente Medien, kompakte Flash-Speicher, ...). Die erhöhte Nachfrage nach Informationsspeichermöglichkeit ist gleichbedeutend zu Speicherbauelementen mit zunehmender Speicherkapazität (beispielsweise durch Erhöhen der Speicherkapazität pro Fläche oder Chip). Ein briefmarkengroßes Stück Silizium kann beispielsweise einige 10 Millionen Transistoren enthalten, wobei jeder Transistor einige 100 nm groß ist. Jedoch erreichen Bauelemente auf Siliziumbasis ihre prinzipiellen physikalischen Grenzen. Anorganische Halbleiterbauelemente weisen im Allgemeinen eine komplexe Architektur auf, die zu hohen Kosten und einem Verlust an Datenspeicherdichte führt. Die flüchtigen Speicherbauelemente auf der Grundlage eines anorganischen Halbleitermaterials müssen ständig mit elektrischem Strom versorgt werden, woraus sich eine Aufheizung und ein hoher elektrischer Leistungsverbrauch ergibt, um die gespeicherte Information zu bewahren. Nicht-flüchtige Speicherbauelemente besitzen eine geringere Datenrate und eine relativ hohe Leistungsaufnahme und ein hohes Maß an Komplexität.
Ein Flash-Speicher ist eine Art eines elektrischen Speichermediums, das wieder beschrieben werden kann und das seinen Inhalt ohne die Zufuhr von Leistung beibehält. Flash-Speicherbauelemente besitzen im Allgemeinen eine Lebensdauer von 100 000 bis 300 000 Schreibzyklen. Anders als dynamische Speicher mit wahlfreiem Zugriff (DRAM) und statische Speicherbauelemente mit wahlfreiem Zugriff (SRAM), in denen ein einzelnes Byte gelöscht werden kann, werden Flash-Speicherbauelemente typischerweise in festgelegten Mehrbitblöcken oder Sektoren gelöscht und beschrieben. Die Technologie der Flash-Speicher entwickelte sich aus der Technologie der löschbaren Nur-Lese-Speicherchips (EEPROM), die in der Schaltung gelöscht werden können. Flash-Speicherbauelemente sind kostengünstiger und dichter im Vergleich zu vielen anderen Speicherbauelementen, was bedeutet, dass Flash-Speicherbauelemente mehr Daten pro Einheitsfläche speichern können. Diese neue Kategorie an EPROM's hat sich als ein wichtiges nicht-flüchtiges Speicherbauelement erwiesen, in welchem die Vorteile der Dichte von löschbaren programmierbaren Nur-Lese-Speichern (EPROM) mit der elektrischen Löschbarkeit von EEPROM's kombiniert ist.
Konventionelle Flash-Speicherbauelemente sind in einer Zellenstruktur aufgebaut, wobei ein einzelnes Bit an Information in jeder Zelle gespeichert wird. In derartigen Einzelbit-Speicherarchitekturen enthält jede Zelle typischerweise einen Metall-Oxid-Halbleiter-(MOS) Transistor mit einem Source, einem Drain und einem Kanal in einem Substrat oder einer P-Wanne bzw. einem P-Potentialtopf, wobei auch eine gestapelte Gatestruktur über dem Kanal vorgesehen ist. Das gestapelte Gate kann ferner eine dünne Gatedielektrikumsschicht (die manchmal als Schicht aus Tunneloxid bezeichnet wird) aufweisen, die auf der Oberfläche eines p-Substrats oder eines p-Potentialtopfs ausgebildet ist. Das gestapelte Gate umfasst ferner ein schwebendes Polysiliziumgate bzw. ein Polysiliziumgate mit frei einstellbarem Potential, das über dem Tunneloxid angeordnet ist, und eine Zwischenpolydielektrikumsschicht, die über dem schwebenden Gate angeordnet ist. Das Zwischenpolydielektrikum ist häufig ein Mehrschichtisolator, etwa eine Oxid-Nitrid-Oxid-(ONO) Schicht mit Oxidschichten, die eine Nitridschicht einschließen. Schließlich ist ein Polysiliziumsteuergate über der Zwischenpolysdielektrikumsschicht vorgesehen.
Das Steuergate ist mit einer Wortleitung verbunden, die einer Reihe aus derartigen Zellen zugeordnet ist, um Sektoren aus derartigen Zellen in einer typischen NOR-Konfiguration zu bilden. Ferner sind die Drain-Gebiete der Zellen durch eine leitende Bitleitung miteinander verbunden. Der Kanal der Zelle, der zwischen dem Source- und dem Draingebiet gebildet ist, leitet Strom zwischen dem Source und dem Drain entsprechend einem elektrischen Feld, das sich in dem Kanal durch eine an die gestapelte Gatestruktur mittels einer Wortleitung angelegten Spannung aufbaut, wobei die Wortleitung an der gestapelten Gatestruktur angebracht ist. In der NOR-Konfiguration ist jeder Drain-Anschluss der Transistoren innerhalb einer Spalte mit der gleichen Bitleitung verbunden. Ferner ist die gestapelte Gatestruktur jeder Flash-Zelle in einer Reihe mit der gleichen Wortleitung verbunden. Typischerweise ist der Sourceanschluss jeder Zelle mit einem gemeinsamen Sourceanschluss verbunden.
Während des Betriebs werden einzelne Flash-Zellen mittels der entsprechenden Bitleitung und Wortleitung adressiert, wobei eine periphere Decodier- und Steuerschaltung zum Programmieren (Schreiben) Auslesen und Löschen der Zelle eingesetzt wird.
Die Einzelbit-Flash-Speicherzelle mit gestapeltem Gate wird programmiert, indem eine Spannung an das Steuergate angelegt wird, das Source mit Masse verbunden wird und das Drain mit einer Programmierspannung verbunden wird. Das sich einstellende hohe elektrische Feld durch das Tunneloxid hindurch führt zu einem Phänomen, das als „Fowler-Nordheim"-Tunneln bezeichnet wird. Während des Fowler-Nordheim-Tunnelns an den Elektronen in dem Kanalgebiet durch das Gateoxid in das schwebende Gate und werden in dem schwebenden Gate eingefangen. Als Folge der eingefangenen Elektronen steigt die Schwellwertspannung bzw. die Einsetzspannung der Zelle an. Diese Änderung der Schwellwertspannung VT (und damit der Kanalleitfähigkeit) der Zelle, die durch die eingefangenen Elektronen hervorgerufen wird, bewirkt, dass die Zelle programmiert ist.
Um eine typische Einzelbit-Flash-Speicherzelle mit gestapeltem Gate zu löschen wird eine Spannung an das Source angelegt, das Steuergate wird auf einem negativen Potential gehalten und das Drain bleibt schwebend. Unter diesen Bedingungen entsteht ein elektrisches Feld über das Tunneloxid hinweg zwischen dem schwebenden Gate und dem Source. Die Elektronen, die in dem schwebenden Gate eingefangen sind, fließen in Richtung zu einem Teil des schwebenden Gates, der über dem Sourcegebiet angeordnet ist, und sammeln sich dort an. Die Elektronen werden dann aus dem schwebenden Gate aufgrund des Fowler-Nordheim-Tunneleffekts durch das Tunneloxid aus dem schwebenden Gate herausgelöst und wandern in das Sourcegebiet. Die Zelle ist gelöscht, wenn die Elektronen aus dem schwebenden Gate entfernt sind.
In konventionellen Einzelbit-Flash-Speicherbauelementen wird eine Löschverifizierung durchgeführt, um zu bestimmen, ob jede Zelle in einem Block oder einer Gruppe aus Zellen korrekt gelöscht ist. In aktuellen Verifizierverfahren für die Einzelbitlöschung wird eine Verifizierung des Bitlöschens oder des Zellenlöschens vorgesehen, und das Anlegen zusätzlicher Löschpulse an einzelnen Zellen, die die anfängliche Verifizierung nicht positiv absolvieren, wird ausgeführt. Danach wird der gelöschte Status der Zelle erneut verifiziert und der Vorgang wird fortgesetzt, bis die Zelle oder das Bit erfolgreich gelöscht ist oder die Zelle als nicht verwendbar markiert wird.
In der jüngeren Vergangenheit wurden Mehrbit-Flash-Speicherzellen eingeführt, die das Speichern mehrerer Bits an Information in einer einzelnen Speicherzelle ermöglichen. Techniken, die für konventionelle Einzelbit-Flash-Speicherbauelemente entwickelt wurden, funktionieren für die neuen Mehrbit-Flash-Speicherzellen nicht sehr effizient. Beispielsweise wurde eine Doppelbit-Flash-Speicherstruktur eingeführt, in der ein schwebendes Gate nicht verwendet wird, etwa eine ONO-Flash-Speichereinrichtung, die eine Polysiliziumschicht über der ONO-Schicht zur Bereitstellung von Wortleitungsverbindungen verwendet. In einer Doppelbit-Speichereinrichtung wird eine Seite einer Doppelbit-Speicherzelle als ein komplementäres Bit (CB) und die andere Seite der Doppelbit-Speicherzelle wird als ein normales Bit (NB) bezeichnet. Die Doppelbit-Speicherzelle besitzt eine Schicht aus Nitrid in einem ONO-(Oxid-Nitrid-Oxid-) Stapel, um Ladung zu speichern; da Nitrid kein Leiter ist, verteilt sich die während des Programmierens oder des Löschens hinzu gefügte Ladung oder entfernte Ladung nicht auf andere Gebiete der Nitridschicht. Jedoch beeinflusst der Ladungsaufbau oder der Ladungsabfluss in einem Bit das andere Bit, wodurch sich die Eigenschaften des Auslesens, des Programmierens und des Löschens der Zelle die nachfolgenden Zyklen verändern. Schließlich verändert der Aufbau von Restladung oder Leckstromladungen die effektive VT des CB und des NB.
Ein wesentliches Problem beim Betrieb von Doppelbitelementen ist die Folge einer Verschiebung des leeren bzw. nicht programmierten Lesestromes des komplementären Bits, wenn das normale Bit programmiert wird und eine Verschiebung des leeren Lesestroms in dem normalen Bit, wenn das komplementäre Bit programmiert wird. Diese Verschiebung von VT, wenn die andere Seite programmiert ist, wird als „CBD" oder komplementäre Bitstörung bezeichnet. Die CB- und NB-Gebiete liegen in der Nähe der Drain/Source-Übergänge der Zelle und werden während des Programmierens und des Löschens modifiziert. Ein weiteres Problem wird durch den Ladungsverlust nach dem Zyklusbetrieb der Zelle hervorgerufen. Daher ist eine große Herausforderung beim Betrieb von Doppelbitspeicherzellen in der Kombination des Ladungsverlusts und der komplementären Bitstörung unter den zwei Bedingungen zu sehen: 1) CBD bei BOL (Beginn der Lebensdauer) und 2) Ladungsverlust nach dem Zyklusbetrieb am EOL (Ende der Lebensdauer oder nach dem Ausbacken). Testdaten zeigen an, dass die CBD in der Nähe des BOL höher ist und das die VT-Verteilungsbreiten mit der Programier-VT nach dem Zyklusbetrieb und dem Ausbacken (EOL) überlappt. Die Überlappung der beiden Verteilungen verhindert, dass normale Ausleseerfassungsschemata im Doppelbitbetrieb korrekt funktionieren. Anders ausgedrückt, es kann nicht bestimmt werden, ob die Daten in einem CB oder NB eine 1 oder eine Null sind, da die VT-Verteilungsfunktionen sich einander annähern.
Das US-Patent 6,343,034, das dem Oberbegriff des Anspruchs 1 entspricht, offenbart eine Speichereinrichtung mit einer Speicherzelle zum Speichern von Eingangsinformation mit einer Speicherzellenprogrammiereinrichtung, einer Komparatoreinrichtung und einer Spannungsanordnung mit Hochzieh- bzw. Klemmbauelementen in einem Speicherarray, um stabile und genaue Referenzspannungen bei Prozess-, Temperatur- und Spannungsschwankungen bereitzustellen.
Jedoch wird durch die Mehrbitarchitektur ein zusätzlicher Grad an Komplexität in Bezug auf die Spannungsgrenzen eingeführt, wenn bestimmt wird, ob ein Bit in einem hochpegeligen Zustand oder einem tiefpegeligen Zustand ist. Wenn eine festgelegte Referenzspannung verwendet wird, wird durch Alterungseffekte dieser Referenzspannung ein Zuverlässigkeitsfaktor eingeführt, dahingehend, dass bei Abnahme der Referenzspannung, Bitzustände, die auf diese alternde Spannung Bezug nehmen, anders bestimmt werden, als diese Zustände tatsächlich bewertet werden sollte. Es wird daher ein zuverlässigeres Referenzsystem benötigt, in welchem die Auswirkungen des Alterns vermieden werden.
Überblick über die Erfindung
Im Folgende wird eine vereinfachte Zusammenfassung der Erfindung angegeben, um ein grundlegendes Verständnis einiger Aspekte der Erfindung zu bieten. Dieser Überblick ist kein schöpfender Überblick über die Erfindung. Es ist weder beabsichtigt, wesentliche oder entscheidende Elemente der Erfindung anzugeben noch den Schutzbereich der Erfindung abzugrenzen. Der einzige Zweck besteht darin, einige Konzepte der Erfindung in einer vereinfachten Form als eine Einleitung zu der detaillierteren Beschreibung, die nachfolgend angegeben ist, zu präsentieren. Die vorliegende Offenbarung, die hierin offenbart und beansprucht ist, umfasst in einem Aspekt ein Verfahren für das Anordnen einer dynamischen Referenzierschaltung innerhalb des Chips, d. h. in der Kernschaltung derart, dass das Referenzieren zwischen einer Reihe aus unterschiedlichen Mehrbitreferenzpaaren des Kerns dynamisch ausgeführt werden kann, die in genauerer Weise die Referenzspannung des Kerns repräsentieren. Die Erfindung umfasst das Anordnen der Spannungsreferenzzellen in dem Kern und das Betreiben der Referenzspannungszellen im Zyklusbetrieb zusammen mit den Datenzellen derart, dass die Auswirkungen des Alterns auf die Referenzspannung deutlich reduziert werden.
Da in der offenbarten Mehrbittechnologie vier Spannungspegel, die den vier binären Zuständen 00, 01, 10 und 11 zugeordnet sind, verwendet werden, wobei der binäre Zustand 00 einem Zustand mit hohem VT zugeordnet ist, ein binärer Zustand 11 einem Zustand mit geringem VT zugeordnet ist, ist die Spannungstoleranz in den mittleren Zuständen gering. D. h., der binäre Zustand 01 weist einen geringfügig tieferen Wert auf als der binäre Zustand 00 (ist jedoch höher als der binäre Zustand 10), und der binäre Zustand 10 liegt im Pegel geringfügig höher als der binäre Zustand 11, jedoch unter dem binären Zustand 01. Somit sind die Spannungsbereiche zwischen den binären Zuständen 01 und 10 gering. Um die Probleme bei derartigen geringen Toleranzen zu kontrollieren, werden zwei Referenzarrays in der Kernelektronik hergestellt: ein erstes Referenzarray, RefA (stets zum Auslesen der Zellen) umfasst mehrere Zellen, die auf die Spannung festgelegt sind, die mit dem binären Pegel 10 verknüpft sind; und ein zweites Referenzarray, RefB mit mehreren Zellen, die auf die Spannung festgelegt sind, die dem Pegel 01 zugeordnet ist. Wenn somit eine Zellenausleseoperation ausgeführt wird, wird auch ein Referenzpaar A/B ausgelesen und gemittel, um die geeignete Referenzspannung zu bestimmen.
Die beiden Referenzarrays aus mehreren Referenzzellen werden in Verbindung mit mehreren Mehrbitdatensektoren bereitgestellt. D. h., das erste und das zweite Referenzarray werden benachbart zueinander hergestellt, wobei beide zwischen den mehreren Speicherkerndatensektoren angeordnet sind. Wenn daher die Referenzspannung dynamisch durch Mitteln von ausgewählten Zellen der entsprechenden ersten und zweiten Referenzzellen bestimmt wird, ist die ermittelte Referenzspannung in Bezug auf die Datenbitwerte der Datensektoren genauer.
Gemäß bevorzugten Aspekten der vorliegenden Erfindung umfasst diese eine Architektur und ein Verfahren, wie sie in den Ansprüchen 1 und 10 angegeben sind.
Um das vorhergehende und damit in Beziehung stehende Ziele zu erreichen, werden nun gewisse anschauliche Aspekte der Erfindung hierin in Verbindung mit der folgenden Beschreibung und den Zeichnungen dargelegt. Diese Aspekte sind lediglich für einige wenige der diversen Möglichkeiten anschaulich, in denen die Prinzipien der Erfindung eingesetzt werden können, und die vorliegende Erfindung soll alle derartigen Aspekte und ihre Äquivalente mit einschließen. Zu beachten ist, dass andere Aufgaben, Vorteile und neue Merkmale der Erfindung aus der folgenden detaillierten Beschreibung der Erfindung ersichtlich werden, wenn diese in Verbindung mit den Zeichnungen studiert wird.
Kurze Beschreibung der Zeichnungen
1 ist eine seitliche Querschnittsansicht einer beispielhaften Doppelbit-Speicherzelle, in der diverse Aspekte der vorliegenden Erfindung eingerichtet sind.
2 zeigt eine Blockansicht eines Systems, das ausgebildet ist, diverse Aspekte der Erfindung auszuführen.
3 zeigt eine schematische Blockansicht einer Schaltung zum Bestimmen eines mittleren Schwellschwertspannungswertes unter Anwendung normaler Bits aus zwei Referenzzellen gemäß einem Aspekt der vorliegenden Erfindung.
4 zeigt eine schematische Blockansicht einer Schaltung zum Bestimmen eines gemittelten Schwellwertspannungswertes unter Anwendung eines normalen Bits einer ersten Referenzzelle und eines komplementären Bits einer zweiten Referenzzelle gemäß einem Aspekt der vorliegenden Erfindung.
5 zeigt eine schematische Blockansicht einer Vergleichsschaltung gemäß einem Aspekt der vorliegenden Erfindung.
6 zeigt eine teilweise dargestellte Draufsicht eines 64K-Sektors eines Arrays eines Doppelbit-Flash-Speichers gemäß einem Aspekt der vorliegenden Erfindung.
7 zeigt eine schematische Ansicht eines Teils einer Reihe aus Doppelbit-Speicherzellen gemäß einem Aspekt der vorliegenden Erfindung.
8 zeigt eine schematische Blockansicht eines Systems zum Auslesen eines Bereichs eines Sektors mit einem Referenzzellenpaar, das mit Wortleitungen gemäß einem Aspekt der vorliegenden Erfindung verknüpft ist.
9 zeigt eine schematische Blockansicht eines Systems zum Auslesen eines Bereichs eines Sektors mit einem Referenzzellenpaar, das Wörtern gemäß einem Aspekt der vorliegenden Erfindung zugeordnet ist.
10 zeigt eine Blockansicht der Architektur eines Teils eines Speicherarrays gemäß einem Aspekt der vorliegenden Erfindung.
11 zeigt ein Flussdiagramm eines Verfahrensablaufs zum Ausführen einer Leseoperation gemäß einem Aspekt der Erfindung.
12 zeigt eine Sektorausgangskonfiguration eines Flash-Speicherarrays der vorliegenden Erfindung.
13 zeigt ein Diagramm für eine Sektorarraykonfiguration für die dynamische Referenzarchitektur der vorliegenden Erfindung.
14 zeigt eine schematische Ansicht einer Wortleitung für die Referenzabschnitte der vorliegenden Erfindung.
Detaillierte Beschreibung der Erfindung
Die vorliegende Erfindung wird nunmehr mit Bezug zu den Zeichnungen beschrieben, in denen gleiche Bezugszeichen durchwegs die gleichen Elemente bezeichnen. In der folgenden Beschreibung werden zum Zwecke der Erläuterung zahlreiche spezielle Details dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Es ist jedoch klar, dass die vorliegende Erfindung auch ohne diese speziellen Details praktiziert werden kann. In anderen Fällen sind gut bekannte Strukturen und Bauelemente in einer Blockansicht gezeigt, um damit das Beschreiben der vorliegenden Erfindung zu erleichtern.
1 zeigt eine beispielhafte Doppelbit-Speicherzelle 10, in der ein oder mehrere der diversen Aspekte der Erfindung verwirklicht sind. Die Speicherzelle 10 umfasst eine Siliziumnitridschicht 16, die zwischen einer oberen Siliziumdioxidschicht und einer unteren Siliziumdioxidschicht 18 angeordnet ist, so dass eine ONO-Schicht 30 gebildet wird. Eine Polysiliziumschicht 12 liegt über der ONO-Schicht 30 und stellt eine Wortleitungsverbindung zu der Speicherzelle 10 bereit. Eine erste Bitleitung 32 verläuft unterhalb der ONO-Schicht 30 unter einem ersten Gebiet 4 und eine zweite Bitleitung 34 verläuft unterhalb der ONO-Schicht 30 unter einem zweiten Gebiet 6. Die Bitleitungen 32 und 34 sind aus einem leitenden Bereich 24 und einem optionalen Oxidbereich 22 hergestellt. Borkernimplantationsgebiete 20 sind an beiden Enden jeder Bitleitung 32 und 34 vorgesehen, wobei die Bitleitungen auf die Siliziumdioxidschicht 18 treffen oder entlang dem gesamten Transistor ausgebildet sind. Die Borkernimplantationsgebiete sind stärker als das P-Substrat dotiert und helfen dabei, die VT (Schwellwertspannung) der Speicherzelle 10 zu steuern. Die Zelle 10 ist auf einem P-Substrat 9 ausgebildet, das den leitenden Bereich 24 der Bitleitungen 32 und 34 aufweist, die auf einem N⁺ Arsenimplantationsgebiet ausgebildet sind, so dass ein Kanal 8 zwischen den Bitleitungen 32 und 34 und durch das P-Substrat hindurch gebildet wird. Die Speicherzelle 10 weist einen einzelnen Transistor auf mit in der Funktion austauschbaren Source- und Drain-Komponenten, die aus den N⁺-Arsenimplantationsbereichen 24 gebildet sind, die auf dem P-Substratgebiet 9 angeordnet sind, wobei ein Gate als ein Teil einer Polysiliziumwortleitung 12 ausgebildet ist.
Obwohl die erste und die zweite Bitleitung 32 und 34 in Form eines leitenden Bereichs 24 und eines optionalen Oxidbereichs 22 gezeigt sind, sollte beachtet werden, dass die Bitleitungen lediglich aus einem leitenden Bereich hergestellt werden können. Obwohl ferner die Zeichnung aus 1 einen Spalt in der Siliziumnitridschicht 16 zeigt, sollte beachtet werden, dass die Siliziumnitridschicht 16 ohne Spalten als ein einzelner Streifen oder eine Schicht hergestellt werden kann.
Die Siliziumnitridschicht 16 bildet eine Ladungsträgereinfangschicht. Das Programmieren der Zelle wird erreicht, indem Spannungen an das Drain und das Gate angelegt werden und indem das Source geerdet bzw. auf Masse gelegt wird. Die Spannungen erzeugen elektrische Felder entlang des Kanals, wodurch die Elektronen beschleunigt werden und von der Substratschicht in das Nitrid übergehen, was als Einfang heißer Elektronen bekannt ist. Da die Elektronen die meiste Energie am Drain aufnehmen, werden diese Elektronen ein gefangen und bleiben in der Nitridschicht in der Nähe des Drains gespeichert. Die Zelle 10 ist im Wesentlichen gleichförmig und die Funktion des Drains und des Sources ist austauschbar. Da das Siliziumnitrid nichtleitend ist, kann eine erste Ladungsmenge 26 in das Nitrid 16 in der Nähe eines ersten Endes des zentralen Gebiets 5 eingebracht werden und eine zweite Ladungsmenge 28 kann in das Nitrid 16 in der Nähe eines zweiten Endes des zentralen Gebiets 5 eingebracht werden. Wenn daher die Ladung lokalisiert bleibt, dann können zwei Bits pro Zelle anstelle eines einzelnen Bits vorgesehen werden.
Wie zuvor angegeben ist, kann die erste Ladungsmenge 26 in der Nitridschicht 16 an dem ersten Ende des zentralen Gebiets 5 und die zweite Ladungsmenge 28 kann an dem zweiten Ende des zentralen Gebiets 5 gespeichert werden, so dass zwei Bits pro Speicherzelle 10 vorhanden sind. Die Doppelbit-Speicherzelle 10 ist im Allgemeinen symmetrisch, so dass die Funktion des Drains und des Sources austauschbar sind. Somit kann die erste Bitleitung 32 als der Drain-Anschluss dienen und die zweite Bitleitung 34 kann als der Sourceanschluss dienen, wenn das linke Bit C0 programmiert wird. In ähnlicher Weise kann die zweite Bitleitung 34 als der Drain-Anschluss und die erste Bitleitung 32 als der Sourceanschluss beim Programmieren des rechten Bits C1 dienen. Tabelle 1 zeigt einen speziellen Satz an Spannungsparametern zum Auslesen, Programmieren und einseitigen Löschen der Doppelbitspeicherzelle 10 mit dem ersten Bit C0 und dem zweiten Bit C1.
Tabelle 1. Spannungsparameter
Es können zahlreiche Implementierungen einer Doppelbit-Speicherzellenarchitektur gemäß einem oder mehreren Aspekten der vorliegenden Erfindung erreicht werden. Insbesondere kann die Erfindung auf Speicherbauelemente angewendet werden, wobei beide Bits in einer Doppelbitzelle für Daten und Informationsspeicherung verwendet werden. Die Erfinder der vorliegenden Erfindung haben herausgefunden, dass das Programmieren und Löschen eines einzelnen Bits (beispielsweise des Bits C0) in einer derartigen Zelle das Programmieren, Auslesen und/oder Löschen des zugeordneten Bits (beispielsweise Bit C1) bewirkt. Beispielsweise kann ein wiederholtes Programmieren des Bits C1 der Zelle 10 eine Ladungsansammlung in dem Bit C0 hervorrufen, und umgekehrt. Ferner kann ein wiederholtes Anlegen der Löschspannungspulse an das Bit C1 eine zu starke Löschung des Bits C0 hervorrufen. Diese Wirkungen in dem zugehörigen Bit C0 können wiederum zu einer Beeinträchtigung im Hinblick auf die Funktionsweise der Bits während des normalen Betriebs führen (beispielsweise die Fähigkeit, in effizienter Weise auszulesen, zu schreiben/programmieren und/oder Löschen von einem oder beiden Bits).
Die Erfinder haben erkannt, dass es ein wichtiges Problem bei der Doppelbitfunktionsweise im Hinblick auf die Kombination des Ladungsverlust und der komplementären Bitstörung (CBD) unter zwei Bedingungen gibt: 1) CBD bei BOL (Beginn der Lebensdauer) und 2) Ladungsverlust nach dem Zyklenbetrieb bei EOL (Ende der Lebensdauer oder nach dem Ausbacken). Die Testdaten geben an, dass die CBD in der Nähe des BOL ausgeprägter ist und dass die VT-Störungen die Programmierschwellwertspannung nach dem Zyklenbetrieb und Ausbacken (EOL) überlappen. Die Überlappung der beiden Verteilungen verhindert ein korrektes Funktionieren normaler Ausleseerfassungsschemata beim Doppelbitbetrieb. Anders gesagt, es kann nicht bestimmt werden, ob die Daten in einem CB oder einem NB 1 oder 0 sind.
Viele Flash-Speicher sind mit einer Befehlslogik und eingebetteten Zustandsmaschinen versehen, die automatisch die komplexen Programmier- und Löschfunktionen ausführen. Ein statisches Speichermodul mit wahlfreiem Zugriff (SRAM) kann die von einer Mikrosteuerung zur Verwendung des Steuerns der Operationen der Befehlslogik und eines Speichersystem eingerichtete Programme enthalten. Diese Programme werden typischerweise in ein SRAM eingeladen, wenn ein System eingeschaltet wird. Es kann ein Bus verwendet werden, um Steuerbefehle von einem Prozessor zu der Befehlslogik zu senden und um die in das Flash-Speicherbauelement geschriebenen oder daraus ausgelesenen Daten mit der Steuerlogik und einem Host-Prozessor auszutauschen. Die eingebetteten Zustandsmaschinen des Flash-Bauelements erzeugen die Befehlslogiksteuersignale für detailliertere Operationen, etwa die diversen einzelnen Schritte, die zum Ausführen des Programmierens, Auslesens und Löschens erforderlich sind. Die Zustandsmaschine fungiert damit so, dass der Aufwand für einen Prozessor (nicht gezeigt) reduziert wird, der typischerweise in Verbindung mit einem Mikrochip mit der Flash-Speichereinrichtung verwendet wird.
2 zeigt ein System 40 zum Ausführen eines geeigneten Programmierens, Löschens und Auslesens eines Speicherarrays 62, in welchem die Doppelbit-Speicherzellen der vorliegenden Erfindung verwendet sind. In dem vorliegenden Beispiel ist das Speicherarray 62 aus mehreren 64K-Sektoren 64 aufgebaut. Ein Sektor des Flash-Speicher-Arrays 64 enthält einen Bereich des Speicherarrays 62, der aus allen Speicherzellen besteht, die zusammen durch die Wortleitungen zusammengefasst sind, die die gleiche Sektorenadresse aufweisen. Die Sektoradresse ist typischerweise durch n (beispielsweise sechs) signifikanteste Adressenbits der Adressenbitsignale gekennzeichnet, die zum Adressen einer oder mehrerer Zellen in der Speichereinrichtung verwendet werden, wobei n eine Ganzzahl ist. Beispielsweise kann ein 64K-Sektor 64 aus 8 I/O-(Eingänge/Ausgänge) aufgebaut sein, wobei ein I/O eine Reihe aus vier Zellen oder vier Doppelbit-Speicherzellen mit 4 normalen Bits und 4 komplementären Bits repräsentiert. Zu beachten ist, dass das Speicherarray 62 eine beliebige andere Konfiguration aufweisen kann, beispielsweise 128K-Sektoren mit 8 normalen Bits und 8 komplementären Bits in 8 Zellen. Ferner können eine beliebige Anzahl an Sektoren eingesetzt werden, wobei diese nur durch die Größe der Anwendung und die Größe der Bauelemente begrenzt ist, in der das Flash-Speicherarray 62 eingesetzt ist.
Einem jedem 64-K-Sektor 64 ist ein erstes dynamisches Referenzarray 66 und ein zweites dynamisches Referenzarray 68 zugeordnet. Das erste dynamische Referenzarray 66 überwacht den Ladungsverlust von Datenbits, der mit dem Zyklenbetrieb des Sektors 64 verknüpft ist, und das zweite dynamische Referenzarray überwacht die Auswirkungen der CBD auf die Datenbits entsprechend dem Zyklenbetrieb des Sektors 64. Das erste dynamische Referenzarray 66 und das zweite dynamische Referenzarray 68 werden zusammen mit den Datenbits eines entsprechenden Sektors 64 im Zyklenbetrieb betrieben, so dass die Referenzarrays zusammen mit dem entsprechenden Sektor 64 altem. Das Referenzarray 66 und 68 können Referenzzellen enthalten, die mit Wörtern, Wortleitungen oder Sektoren verknüpft sind.
Das System 40 umfasst einen Adressendecodierer 42, der mit dem Flash-Speicherarray 62 zum Decodieren von I/O's während der diversen Operationen verbunden ist, die an dem Array 62 ausgeführt werden (beispielsweise Programmieren, Auslesen, Verifizieren, Lö schen). Der Adressendecodierer 42 empfängt Adressenbusinformationen von einer Systemsteuerung (nicht gezeigt) oder dergleichen.
Eine Befehlslogikkomponente 44 enthält eine Referenzlogikkomponente 46, eine Referenzkomparatorkomponente 48 und eine interne Zustandsmaschine 50. Die Befehlslogikkomponente 44 ist mit dem Adressenspeicherarray 62 verbunden. Die Befehlslogik und die Zustandsmaschine 50 empfängt Befehle oder Anweisungen von einem Datenbus, der mit einer Systemsteuerung oder dergleichen verbunden ist. Die Befehle oder Anweisungen rufen Algorithmen auf, die in der Befehlslogik 44 und der Zustandsmaschine 50 eingerichtet sind. Die Algorithmen führen diverse Verfahrensabläufe zum Programmieren, Auslesen, Löschen, Weichenprogrammierung und Verifizierung aus, wie dies hierin beschrieben ist. Eine Spannungsgeneratorkomponente 60 ist ebenso mit dem Speicherarray 62 und der Befehlslogik 44 und der Zustandsmaschine 50 verbunden. Die Spannungsgeneratorkomponente 60 wird von der Befehlslogik 44 und der Zustandsmaschine 50 gesteuert. Die Spannungsgeneratorkomponente 60 ist ausgebildet, erforderliche Spannungen für das Programmieren, Auslesen, Löschen, Weiche programmieren und verifizieren der Speicherzellen des Speicherarrays 62 zu erzeugen.
Während eines Programmier- und Löschzyklus eines Sektors programmieren die Befehlslogik 44 und die Zustandsmaschine 50 die Datenbits in dem Sektor und die Referenzbits in dem ersten Referenzarray 66 und dem zweiten Referenzarray 68. Die Befehlslogik 44 und die Zustandsmaschine 50 löschen dann die Datenbits in dem Sektor und die Referenzbits in dem ersten Referenzarray und dem zweiten Referenzarray 68. Die Befehlslogik 44 und die Zustandsmaschine 50 programmieren dann ein Bit der Referenzzellen in dem ersten Referenzarray 66 und ein einzelnes Bit der Referenzzellen in dem zweiten Referenzarray 68. Während eines Auslesevorgangs wird ein Datenbit ausgelesen, indem beispielsweise ein oder mehrere Wörter in einem Sektor gelesen werden. Die Befehlslogik 44 und die Zustandsmaschine 50 lesen ein programmiertes Bit aus einer Zelle in dem ersten Referenzarray 66 aus und lesen ein gelöschtes Bit aus einer Zelle in dem zweiten Referenzarray 68 aus. Die ausgelesenen Werte werden der Referenzlogikkomponente 46 zugeführt, die einen mittleren Referenzwert (beispielsweise VT_AVG) bestimmt. Der gemittelte Referenzwert wird einer Referenzvergleichskomponente 48 zugeführt. Die Referenzvergleichskomponente 48 vergleich den Referenzwert mit den ausgelesenen Datenbits, um zu bestimmen, ob die Bits in einem programmierten Zustand oder einem nicht programmierten Zustand sind.
3 zeigt eine Schaltung 76 zum Bestimmen eines Schwellwertspannungsmittelwertes (VT_AVG) aus zwei Doppelbit-Referenzzellen gemäß einem Aspekt der vorliegenden Erfindung. Eine erste Referenzzelle 70 (REF A) enthält ein komplementäres Bit (CB) und ein normales Bit (NB). Das NB ist programmiert (P) und das CB ist nicht programmiert (NP). Eine zweite Referenzzelle 72 (REFB B) enthält ein CB und ein NB. Das CB ist programmiert (P) und das NB ist nicht programmiert (NP). Während eines Lesevorgangs kombiniert ein Addierer 76 die Leseströme des programmierten NB der ersten Referenzzelle 70 und des nicht programmierten NB der zweiten Referenzzelle 72. Der Addierer 76 wandelt die Ströme in eine Spannung um und liefert die Spannung an eine Mittelwertkomponente 78. Die Mittelwertkomponente 78 kann beispielsweise ein einfacher Spannungsteiler sein. Die Mittelwertkomponente 78 liefert dann die mittlere Referenzschwellwertspannung VT_AVG. VT_AVG kann verwendet werden, um zu bestimmen, ob ein Datenbit ein programmiertes Bit oder ein nicht programmiertes Bit ist. Zu beachten ist, dass VT_AVG aus dem Summieren des nicht programmierten CB der ersten Referenzzelle 70 mit dem programmierten CB der zweiten Referenzzelle 72 bestimmt werden kann.
4 zeigt eine Schaltung 86 zum Bestimmen eines Schwellwertspannungsmittelswerts (VT_AVG) aus zwei Doppelbitreferenzzellen gemäß einem weiteren Aspekt der vorliegenden Erfindung. Eine erste Referenzzelle 80 (REF C) enthält ein CB und ein NB. Das NB ist programmiert (P) und das CB ist nicht programmiert (NP). Eine zweite Referenzzelle 82 (REF D) enthält ein CB und ein NB. Das CB ist nicht programmiert (NP) und das NB ist programmiert (P). Während eines Lesevorgangs kombiniert ein Addierer 86 die Leseströme des programmierten CB der ersten Referenzzelle 80 und des unprogrammierten CB der zweiten Referenzzelle 82. Der Addierer 86 wandelt die Ströme in eine Spannung um und liefert die Spannung an eine Mittelwertkomponente 88. Die Mittelwertkomponente 88 wird dann die gemittelte Referenzschwellwertspannung VT_AVG bereit. VT_AVG kann verwendet werden, um zu bestimmen, ob ein Datenbit ein programmiertes Bit oder ein nicht programmiertes Bit ist. Zu beachten ist, dass VT_AVG aus der Überlagerung des nicht programmierten CP der ersten Referenzzelle 80 und des programmierten NB der zweiten Referenzzelle 82 bestimmt werden kann. 3 bis 4 zeigen eine geeignete Kombination eines programmierten Bits einer Referenz in Verbindung mit einem nicht programmierten Bit einer weiteren Referenz zur Bestimmung von VT_AVG.
5 zeigt eine schematische Ansicht einer Vergleichsschaltung 90 mit einer Datenzelle 92, einer ersten Referenzzelle 94 aus der dynamischen Referenz A, und einer zweiten Referenzzelle 96 aus der dynamischen Referenz B. Die Datenzelle 92 besitzt ein CB und ein NB. Die Referenzzellen 94 und 96 besitzen ebenso ein CB und ein NB. Zugehörige Durchlassgatter bzw. Gates 98 sind mit den Seiten des CB und des NB der Zellen 92, 94 und 96 verbunden. In dem in 5 gezeigten Beispiel werden die Daten aus der NB-Seite der Zelle 92 mit gemittelten Daten aus den NB-Seiten der dynamischen Referenzzelle 94 und 96 verglichen. In diesem Beispiel wäre das NB einer Referenzzelle programmiert und das NB der anderen Zelle werde nicht programmiert.
Es sollte beachtet werden, dass, wenn die Daten aus der CB-Seite der Zelle 92 zu vergleichen sind, die CB-Seite der Zellen 94 und 96 gemittelt werden kann. Lesevorgänge sind einfacher, wenn die CB's der Referenzzellen verwendet werden, um CB's der Datenzellen auszulesen und wenn die NB's der Referenzzellen verwendet werden, um die NB's der Datenzellen auszulesen. Die Ausgangssignale der Durchgangsgatter 98 werden entsprechenden Kaskode-Verstärkern 100 eingespeist. Der Ausgang des Kaskode-Verstärkers 100, der dem NB der ersten Referenzzelle 94 und dem NB der zweiten Referenzzelle entspricht, wird einer Mittelungskomponente 102 zugeführt. Die Mittlungskomponente 102 stellt einen Mittelwert bereit, der einen Mittelwert eines programmierten Bits und eines nicht programmierten Bits entspricht. Der Ausgang der Mittelungskomponente 102 wird in einen Differenzfühlerverstärker 104 eingespeist, der mit dem Ausgang des Kaskode-Verstärkers entsprechend dem NB der Datenzelle 92 verglichen wird. Der Differenzfühlerverstärker 104 liefert ein Ausgangssignal, das angibt, ob das NB der Datenzelle 92 in einem programmierten Zustand oder in einem nicht programmierten Zustand ist.
In 6 ist eine teilweise dargestellte Speicherzellenanordnung in einer Draufsicht eines Beispiels eines 64K-Blocks 120 gezeigt. Das vorliegende Beispiel ist in Bezug auf einen 64K-Block aus 16 Bit I/O's dargestellt. Zu beachten ist, dass die Blöcke 8-Bit, 32-Bit, 64-Bit I/O's sein können oder mehr Bits aufweisen können und diese sind nicht auf 64K (beispielsweise 128K, 256K) beschränkt. Der 64K-Block 120 kann ein Sektor oder ein Bereich eines Sektors sein. Beispielsweise können ein oder mehrere Blöcke mit den Kontakten, die eine Verbindung zu gemeinsamen Metallbilleitungen herstellen, einen Sektor bilden. Ein ONO-Schichtstapelstreifen oder Schicht 122 erstreckt sich längs des Speicherarrays und enthält den Block 120. Der Block 120 umfasst 16 I/O's oder Gruppen aus Spalten 126. Je des „Wort" oder Gruppe aus I/O's ist aus 8 Transistoren oder 8 normalen Bits und 8 komplementären Bits aufgebaut. Jeder I/O enthält eine Polysiliziumwortleitung 124 zum Adressieren der Zellenreihen. Mehrere Bitleitungen erstrecken sich unter der ONO-Stapelstreifenschicht 122, um ein Auslesen, Beschreiben und Löschen der einzelnen Bits der Speicherzellen zu ermöglichen. Jede Bitleitung ist mit einem ersten Kontakt 128 und Metallbitleitungen (nicht gezeigt) an einem Ende einer Gruppe aus 16 Zeilen und einem zweiten Kontakt 120 am anderen Ende der Gruppe verbunden. In dem Beispiel aus 6 sind 5 Bitleitungen gezeigt, so dass eine Bitleitung mit einem Ende jedes zweiten Transistors in einer Spalte gezeigt ist und es werden zwei Auswahltransistoren verwendet, um aus 4 Bits zweier Transistoren beim Lesen, Schreiben und Löschen auszuwählen.
In 7 ist eine schematische Ansicht zum Adressieren der ersten vier Doppelbitspeicherzellen in einer Zeile unter Anwendung von Auswahltransistoren und drei Bitleitungen zum Auslesen, Schreiben und Löschen von Bits gezeigt. Eine erste Doppelbit-Speicherzelle 142 umfasst ein erstes Bit C0 und ein zweites Bit C1, eine zweite Doppelbit-Speicherzelle 144 umfasst ein erstes Bit C2 und ein zweites Bit C3, eine dritte Doppelbit-Speicherzelle 146 umfasst ein erstes Bit C4 und ein zweites Bit C5 und eine vierte Doppelbit-Speicherzelle 148 umfasst ein erstes Bit C6 und ein zweites Bit C7. Die vier Doppelbit-Speicherzellen können ein 8-Bit-Wort bilden. Ein Auswahlgate 150 (Sel0) und ein Auswahlgate 152 (Sel2) sind vorgesehen, um das Lesen, Beschreiben und das Löschen der Bits C0, C1 des Doppelbit-Speichers 142 und der Bits C2 und C3 des Doppelbit-Speichers 144 zu ermöglichen. Ein Auswahlgate 154 (Sel2) und ein Auswahlgate 156 (Sel3) sind vorgesehen, um das Auslesen, Beschreiben und Löschen der Bits C4, C5 des Doppelbit-Speiches 146 und der Bits C6 und C7 des Doppelbit-Speiches 148 zu ermöglichen. Ein erster Schalter 158 ist mit einer ersten Bitleitung BL0, ein zweiter Schalter 160 ist mit einer zweiten Bitleitung BL1 und ein dritter Schalter 162 ist mit einer dritten Bitleitung BI2 verbunden. Der erste, der zweite und der dritte Schalter (158, 160 und 162) verbinden die entsprechende Bitleitung mit Versorgungsspannung (VDD) bzw. Masse (GND). Ein beliebiges Bit der Doppelbit-Speicherzellen kann ausgelesen werden, indem unterschiedliche Spannungskonfigurationen vorgesehen werden, wie dies in der Tabelle 2 nachfolgend gezeigt ist. In dem in 7 gezeigten Beispiel wird die Zelle C0 der Doppelbit-Speicherzelle 142 ausgelesen.
Tabelle 2: Spannungskonfigurationen zum Auslesen des Doppelbit-Speichers
Gemäß 8 ist ein System 170 gezeigt, um einen Teil eines Sektors von Zellen 172 gemäß einem Aspekt der vorliegenden Erfindung auszulesen. Der Sektor 172 ist ein Array aus Doppelbitzellen, etwa Zellen 180. Das System 170 umfasst eine Bitleitungssteuerung 174 und eine Wortleitungssteuerung 176, die I/O's während der diversen Operationen decodieren, die an dem Sektor 172 durchgeführt werden (beispielsweise Programmieren, Auslesen, Verifizieren, Löschen). Die Bitleitungssteuerung 174 und die Wortleitungssteuerung 176 erhalten eine Adressenbusinformation von einer Systemsteuerung (nicht gezeigt) oder dergleichen. Die Doppelbit-Speicherzellen, etwa die Zellen 180, sind in M Zeilen bzw. Reihen und N Spalten ausgebildet. Eine gemeinsame Wortleitung ist mit dem Gate jeder Zelle in einer Zeile verbunden, etwa die Wortleitungen WL0, WL1, WL2 bis WLM. Eine gemeinsame Bitleitung ist mit jeder Zelle in einer Spalte verbunden, etwa die Bitleitungen BL0, BL1 bis BLN. Mit jeder Wortleitung ist eine erste dynamische Referenzspeicherzelle 182 (REF A) und eine zweite dynamische Referenzspeicherzelle 184 (REF B) verknüpft. Eine Wortleitung kann beispielsweise 1000 Bits zur Bildung mehrerer Wörter enthalten, und ein Sektor kann beispielsweise 512 Wortleitungen enthalten, um einen Speicherbereich von 512K bereitzustellen. Die erste dynamische Referenzspeicherzelle 182 und die zweite dynamische Referenzspeicherzelle 184 bilden ein Mehrbit-Referenzpaar 185, das einer Wortleitung zugeordnet ist, und das während des Auslesens von Bits verwendet wird, die in Wörtern oder mehreren Wörtern für eine entsprechende Wortleitung enthalten sind. Dies ermöglicht es, dass Prozessschwankungen, die mit Datenzellen in der Wortleitung verknüpft sind, sich auch in den entsprechenden Referenzzellen niederschlagen.
In 9 ist ein System 190 gezeigt, um einen Sektor von Zellen 191 gemäß einem Aspekt der vorliegenden Erfindung auszulesen. Der Sektor aus Zellen 191 enthält einen Datensektorbereich 192, einen dynamischen Referenzbereich A 104 und einen dynamischen Referenzbereich B 196, wobei der dynamische Referenzbereich A 194 und der dynamische Referenzbereich B 196 ein Referenzarray bilden. Die dynamische Referenz A 194 und die dynamische Referenz B 196 bilden individuelle Referenzen, die Wörtern in einer Wortleitung zugeordnet sind, so dass jedes Wort mit zugeordneten Referenzen versehen ist. Obwohl die Referenzarrays als separate Strukturen gezeigt sind, können die Referenzzellen in dem Datensektorbereich 192 verteilt sein.
Der Sektor 192 ist mit N Zellen gezeigt. Es sollte beachtet werden, dass die Sektoren in einem Speicherarray stark variierende Anzahlen an Zellen aufweisen können. Die dynamische Referenz A 194 und die dynamische Referenz B 196 sind jeweils mit P Zellen gezeigt. Der Sektor 192 enthält mehrere Doppelbit-Datenzellen 200, die dynamische Referenz A 194 enthält mehrere Doppelbitreferenzzellen 202 und die dynamische Referenz B 196 enthält mehrere Doppelbitreferenzzellen 204. Die Datenzellen 200 und entsprechende Referenzzellen 202 und 204 in einem Array sind mit gemeinsamen Wortleitungen, etwa den Wortleitungen BL0, BL1 bis BLN in einer Zeile und mit gemeinsamen Bitleitungen BL0 bis BLN in dem Sektor 192 BL0 bis BLP in der dynamischen Referenz 194 und BL0 bis BLP in der dynamischen Referenz B 196 verbunden. Zu beachten ist, dass die Wortleitungen für beide Doppelbitzellen in den Sektoren 192 sowie die Referenzarrays 194 und 196 gemeinsam vorgesehen sind. Eine Steuerung/Decodierer 196 steuert die Spannungen der einzelnen Bitleitungen und eine Wortleitungssteuerung 200 steuert die Spannungen der einzelnen Wortleitungen. Die Bitleitungen im Sektor 1 münden in einem I/O 202. Daten aus dem I/O 202 und aus dem dynamischen Referenzen A und B werden durch eine Reihe von Durchlassgates bzw. Gattern 204 gesteuert. 10 zeigt einen Überblick über eine Architektur eines Teils eines Speicherarrays 210, das gemäß der vorliegenden Erfindung hergestellt ist, und zeigt einen ersten Sektor 212 mit einem zugeordneten Referenzarray 214, einem zweiten Sektor 216 mit einem zugeordneten Referenzarray 218 bis zu einem Sektor 220 mit einem zugeordneten Referenzarray 222. Es sollte beachtet werden, dass die Reihenfolge der Sektoren entsprechend dem Speicherarray 210 mit Sektoren in vertikaler Konfiguration sowie in horizontaler Konfiguration variieren kann. Im Bereich des Speicherarrays 210 kann ein Referenzarray eine erste Referenz und eine zweite Referenz aufweisen, die mit einem Wort, einer Wortleitung oder einem gesamten Sektor in Verbindung stehen. Ein programmiertes Bit der ersten Referenz und ein nicht programmiertes Bit einer zweiten Referenz werden verwendet, um einen Durchschnittsschwellwert zu bestimmen, der während des Auslesens von Datenbits in dem zugeordneten Sektor verwendet wird.
Im Hinblick auf die zuvor genannten strukturellen und funktionellen Merkmalen wird nun ein Verfahrensablauf gemäß diversen Aspekten der vorliegenden Erfindung mit Bezug zu 11 näher erläutert. Obwohl zum Zwecke der Einfachheit der Erläuterung der Verfahrensablauf aus 11 so gezeigt und beschrieben ist, dass dieser der Reihe nach ausgeführt wird, sollte beachtet werden, dass die vorliegende Erfindung nicht durch die dargestellte Reihenfolge eingeschränkt ist, da einige Aspekte der vorliegenden Erfindung in unterschiedlicher Reihenfolge und/oder gleichzeitig mit anderen Aspekten auftreten können, im Vergleich zu dem was hierin gezeigt und beschrieben ist. Ferner sind nicht alle Merkmale unter Umständen erforderlich um einen Verfahrensablauf gemäß einem Aspekt der vorliegenden Erfindung einzurichten.
11 zeigt einen speziellen Verfahrensablauf zum Ausführen einer Leseoperation für ein oder mehrere Datenbits einer Mehrbit-Speicherzellenstruktur gemäß einem Aspekt der vorliegenden Erfindung. Das Verfahren beginnt bei 300, wobei eine Programmier- und Löschroutine ausgeführt wird. Die Programmier- und Löschroutine programmiert die Datenbits und Referenzbits in einem Teil des Speichers. Der Bereich des Speichers kann ein Sektor, ein Block oder ein gesamtes Speicherbauelement sein. Die Programmier- und Löschroutine löscht dann Datenbits und die Referenzbits. Das Verfahren geht dann zu 310 weiter. Bei 310 wird ein erstes Bit der Referenzzellen eines Referenzzellenpaars programmiert. Die Referenzzellen können eine erste Referenzzelle und eine zweite Referenzzelle enthalten, die einem Wort, einer Wortleitung oder einem gesamten Sektor entsprechen. Die erste Referenzzelle gibt einen Ladungsverlust in einem programmierten Bit auf Grund zyklischen Betriebs mit Programmieren und Löschen der Mehrbit-Speicherzellenstruktur im zeitlichen Verlauf wieder. Die zweite Referenzzelle spiegelt die Auswirkungen der CBD auf ein nicht programmiertes oder gelöschtes Bit einer Speicherzelle der Mehrbit-Speicherzellenstruktur im zeitlichen Verlauf wider. Das Verfahren geht dann zu 320 weiter, um die normale Operation zu beginnen.
Während des normalen Betriebs werden Schreiboperationen durchgeführt, um die Datenbits von Speicherzellen der Mehrbit-Speicherzellenstruktur in einen programmierten Zu stand oder in einen unprogrammierten Zustand zu versetzen. Beispielsweise können Schreiboperationen ausgeführt werden, um einen gesamten Sektor, einen Block oder eine Struktur so zu programmieren, dass spezifizierte Programmfunktionen ausgeführt werden. Ferner können einige Bereiche während des Betriebs des Bauelements, das die Mehrbit-Speicherzellenstruktur enthält, programmiert werden, so dass Daten in der Speicherstruktur zusätzlich zu den Programmroutinen gespeichert werden können. Der Ablauf geht dann zu 330 weiter, um zu bestimmen, ob eine Leseanforderung aufgerufen wurde.
Wenn eine Leseanforderung nicht aufgerufen wurde (Nein) und der Verfahrensablauf weiter zum Schritt 320, um die normale Betriebsfunktion weiterhin auszuführen. Wenn eine Leseanforderung aufgerufen wurde (Ja), geht der Verfahrensablauf zum Schritt 340 weiter. Bei 340 werden Leseströme von einem programmierten Bit einer ersten Referenzzelle und einem gelöschten oder nicht programmierten Bit einer zweiten Referenzzelle ausgelesen. Wie zuvor erläutert ist, spiegeln das programmierte Bit den Ladungsverlust der Mehrbit-Speicherzellenstruktur im zeitlichen Verlauf und das nicht programmierte Bit die Auswirkungen der CPD auf ein nicht programmiertes der Mehrbit-Speicherzellenstruktur im zeitlichen Verlauf wider. Bei 350 wird ein mittlerer Schwellwert bestimmt, wobei die Leseströme des programmierten Bits der ersten Referenz und das nicht programmierte Bit der zweiten Referenz verwendet werden. Der mittlere Schwellwert kann ein gemittelter Lesestrom sein oder kann in eine mittlere Schwellwertspannung umgewandelt werden.
Bei 360 werden ein oder mehrere Bits aus der Mehrbit-Speicherzellenstruktur ausgelesen. Beispielsweise kann ein Wort, mehrere Wörter oder ein Sektor ausgelesen werden. Bei 370 wird ein Bit aus einer Datenzelle mit dem gemittelten Schwellwert verglichen. Das Verfahren geht dann zu 380 weiter, um zu bestimmen, ob das Bit programmiert oder nicht programmiert ist. Beispielsweise kann ein Bit mit einem Lesewert über der mittleren Schwellwertspannung als ein programmiertes Bit betrachtet werden, während ein Bit mit einem Lesewert unter einem mittleren Schwellwert als ein nicht programmiertes Bit betrachtet werden kann. Das Verfahren wiederholt das Vergleichen bei 370 und das Bestimmen bei 380 für die verbleibenden Bits die ausgelesen werden. Alternativ kann der Vergleich bei 370 und das Festlegen bei 380 gleichzeitig für Bits in einem Wort, einer Wortleitung oder einem Sektor durchgeführt werden.
12 zeigt eine Sektorausgangskonfiguration eines Flash-Speicherarrays 400 der vorliegenden Erfindung. In dem vorliegenden Beispiel ist das Speicherarray 400 auf einem Speicherkern 401 aufgebaut und ist aus 16 64-Zellen – I/O-Sektionen (oder Sektoren) 402 (ähnlich zu den Sektoren 64, 172 und 192) aus Doppelbit-Datenzellen aufgebaut: ein erster Satz 404 aus 8 I/O-Sektionen und ein zweiter Satz 406 aus 8 I/O-Sektionen. Des weiteren umfasst das Array 400 zwei 16-Zellen-Referenzarraysektionen: eine erste Referenzarraysektion 408 (die auch als Ref A bezeichnet ist, und ähnlich zu den Referenzarrays 66 und 194 ist) mit mehreren Doppelbit-Referenzzellen A, und eine zweite Referenzarraysektion 410 (die als Ref B bezeichnet ist und ähnlich zu den Referenzarrays 68 und 196 ist) mit mehreren Doppelbit-Referenzzellen B. Die erste und die zweite Referenz (408 und 410) werden benachbart zueinander hergestellt und beide werden zwischen dem ersten Satz 404 aus I/O-Sektionen bzw. Abschnitten und dem zweiten Satz 406 aus I/O-Sektionen bzw. Abschnitten angeordnet. Daher ist die erste Referenz 408 dem ersten Satz 404 aus I/O-Abschnitten zugeordnet und die zweite Referenz 410 ist dem zweiten Satz 406 aus I/O-Abschnitten zugeordnet. Wie jedoch zuvor angegeben ist, können die Referenzarrays (408 und 410) zusammen als Referenzarraypaare hergestellt werden, wobei jedes Referenzarraypaar einem einzelnen Sektor zugeordnet ist. Somit gibt es mehrere Referenzarraypaare, die mit entsprechenden Sektoren in dem Kern 401 hergestellt werden.
Die dynamische Referenzierschaltung ist intern in dem Chip angeordnet, d. h. auf dem Kern 408, so dass das Referenzieren in dynamischer Weise zwischen einer Anzahl unterschiedlicher Mehrbit-Referenzpaaren des Kerns 401 ausgeführt werden kann. Somit wird eine genauere Referenzspannung den Datenzellen des Kerns 401 zugeführt. Die Erfindung beinhaltet das Anordnen der Spannungsreferenzzellen auf dem Kern 401 und den Zyklusbetrieb der Referenzspannungszellen zusammen mit den Datenzellen derart, dass die Auswirkung des Alterns auf die Referenzspannung deutlich reduziert ist.
Der erste Satz 404 aus 8 I/O-Abschnitten wird bezeichnet mit 0, 1, 2, 3, 8, 9, 10 und 11, wird jedoch in der folgenden Reihenfolgen von außen nach innen zu der ersten Referenz 408 hergestellt: 0, 8, 1, 9, 2, 10, 3, 11. Der zweite Satz 406 aus 8 I/O-Abschnitten ist mit 4, 5, 6, 7, 12, 13, 14 und 15 bezeichnet, wobei diese in der folgenden Reihenfolge von innen her benachbart zu dem zweiten Referenzabschnitt 410 nach außen hergestellt werden: 4, 12, 5, 13, 6, 14, 7 und 15.
Ein einzelner 16-Zellen-Redundanzabschnitt 412 ist in der Nähe aber nicht angrenzend zu einem letzten äußeren I/O-Abschnitt 414 (auch als I/O 15 bezeichnet) des zweiten Satzes 406 aus I/O-Abschnitten hergestellt. Der Redundanzsektor 112 ist auf der rechten Seite des regulären Arrays 400 mit einem Abstand von 1,1 μm (auf der Maske) hergestellt. Es sollte jedoch beachtet werden, dass der Abstand größer oder kleiner sein kann, oder dass gar kein Abstand zum dem Array 400 vorliegt.
Jeder I/O-Abschnitt 402 des ersten und des zweiten Satzes (404 und 406) ist ferner in vier Unter-I/O-Abschnitte 418 aus 16 Zellen (oder Bits) unterteilt. Jeder Unter-I/O-Abschnitt 418 umfasst ebenso ein Wort. In dieser Architektur wird eine Leseoperation auf der Grundlage einer 4-Wort-Seite angewendet. Beispielsweise enthält ein Abschnitt 416, der auch als I/O Null bezeichnet ist, vier 16 Bit-Unter-I/O-Abschnitte 418, die im Weiteren als Sub I/O, Sub I/O 1, Sub I/O2 und Sub I/O 3 bezeichnet werden und die durch die Referenz A (1:0) decodiert werden.
Es gibt 8 Haupt-M2 (oder Metall 2) Bittleitungen pro Wort, die von A (6:2) decodiert werden, wobei zwei Diffusions- (oder M1) Bitleitungen pro M2-Bitleitungen vorgesehen sind, die von A (2) decodiert werden.
Zu beachten ist, dass das Speicherarray 400 eine beliebige andere Konfiguration aufweisen kann, beispielsweise 128K Sektoren aus 8 normalen Bits und 8 komplementären Bits in 8 Zellen. Ferner kann eine beliebige Art an Sektoren 402 verwendet werden, wobei diese nur durch die Größe der Anwendung und die Größe des Bauelements begrenzt ist, in der das Flash-Speicherarray 400 eingesetzt wird.
13 zeigt eine Sektorarraykonfiguration 420 für die dynamische Referenzierarchitektur der vorliegenden Erfindung. Die Arraykonfiguration 420 zeigt die Wortleitungen und Bitleitungen für die Schaltungsanordnung der vorliegenden Erfindung. Wie zuvor angegeben ist, sind der erste Satz 404 aus I/O-Abschnitten, der erste Referenzabschnitt 408, der zweite Satz 406 aus I/O-Abschnitten, die zweite Referenz 410 und der Redundanzabschnitt 412 entsprechend orientiert. Auslesen von Wortleitungen wird in einer abwechselnden Weise zwischen der linken Seite und der rechten Seite ausgeführt. D. h., ein Abschnitt I/O wird aus dem ersten Satz 404, und die erste und die zweite Referenz (408 und 410) werden ausgelesen, woran sich das Auslesen eines Abschnitts I/O aus dem zweiten Satz 406 aus I/O-Abschnitten und das Auslesen der ersten und der zweiten Referenz (408 und 410) anschließt. Danach werden ein Satz aus 128 linken Wortleitungen 422 (auch als WLLn0 bis WLLn127) verwendet, um auf den ersten Satz 404 aus I/O-Abschnitten und den ersten Referenzabschnitt 408 zuzugreifen. Ein Satz aus 128 rechten Wortleitungen 424 (die auch als WLRn0 bis WLRn127 bezeichnet sind) wird verwendet, um auf den zweiten Satz 406 aus I/O-Abschnitten und den zweiten Referenzabschnitt 410 zuzugreifen. Die linken Wortleitungen sind als WLn0, WLn2, WLn4, ..., WLn254 bezeichnet, wohingegen die rechten Wortleitungen mit WLn1, WLn3, WLn5, ..., WLn255 bezeichnet sind. Mit einer derartigen physikalischen Ausrichtung wird das abwechselnde Auslesen bewerkstelligt, indem Wortleitungen ansteigend von oben nach unten ausgelesen werden, d. h. die Wortleitungen WLn0, WLn1, WLn2, WLn3. Dem ersten und dem zweiten Satz (404 und 406) aus I/O-Abschnitten sind jeweils 512 Zellen (oder 1024 Bits) zugeordnet, d. h. 512 Diffusionsbitleitungen und 256 Metall-2-Bitleitungen. Die erste und die zweite Referenz (408 und 410) weisen jeweils 32 Bits auf, wovon 16 Diffusionsbitleitungsbits und 8 Metall-2-Bitleitungen sind. Der Redundanzabschnitt 412 besitzt 32 Bits, d. h. 16 Diffusionsbitleitungen und 8 Metall-2-Bitleitungen. Alle Sektoren sind in der gleichen Orientierung angeordnet (d. h. schrittweise ohne Umkehrung).
14 zeigt eine schematische Ansicht einer Wortleitung für die Referenzabschnitte der vorliegenden Erfindung. Der erste Referenzarrayabschnitt 408 umfasst 16 Transistoren, die als A0 bis A15 bezeichnet sind, und der zweite Referenzarrayabschnitt 410 umfasst 16 Transistoren die als B0 bis B16 bezeichnet sind., Die Referenzzellen sind so ausgebildet, dass sie als A/B-Paare fungieren. D. h., eine erste Referenzzelle A0 des ersten Referenzabschnitts 408 (Ref A) arbeitet in Verbindung mit einer ersten Referenzzelle B0 des zweiten Referenzabschnitts 410 (Ref B), um eine I/O-Abschnitts-Unter-I/O-Zelle zu decodieren. Genauer gesagt, es werden Referenzpaare A0/B0 verwendet, um Wörter W0 bis W7 auszuwählen, ein Paar A1/B1 wird für Wörter W8 bis W15, das Paar A2/B2 für Wörter W16 bis W23, das Paar A3/B3 für Wörter W24 bis W31, das Paar A4/B4 für Wörter W32 bis W39, das Paar A5/B5 für Wörter W40 bis W47, das Paar A6/B6 für Wörter W48 bis W55, das Paar A7/B7 für Wörter W56 bis W63, das Paar A8/B8 für Wörter W64 bis W71, das Paar A9/B9 für Wörter W72 bis W79, das Paar A10/B10 für Wörter W80 bis W87, das Paar A11/B11 für Wörter W88 bis W95, das Paar A12/B12 für Wörter W96 bis W103, das Paar A13/B13 für Wörter W104 bis W111, das Paar A14/B14 für Wörter W112 bis W119 und das Paar A15/B15 wird für Wörter W120 bis W127 verwendet.
Es gibt zwei Datenarrays aus 16 I/O-Abschnitten, wovon jeder 1024 Zellen aus 2 Bits mit insgesamt 2048 Bits in jedem der Datenarrays enthält. Jeder I/O-Abschnitt besteht aus 64 Zellen und jeder I/O besitzt 4 Unter-I/O's (woraus sich insgesamt 64 Unter-I/O's für die beiden Datenarrays ergeben). Somit enthält ein Unter-I/O 16 Zellen, wobei 16 Zellen als ein Wort bezeichnet werden. Wie zuvor angegeben ist, enthält ein Seitenlesevorgang eines Unter-I/O vier Wörter. Jedes Referenzarray, d. h. Ref A und Ref B besitzt die gleiche Anzahl an Zellen bei einem Unter-I/O (d. h. 16) ebenso wie der Redundanzabschnitt. Dies ergibt eine bessere Decodierleistung und Anpassung.
Jeder Sub-I/O besitzt vier Fühlerschaltungen oder eine pro Unter-I/O. Wenn daher die Datenarrays (64 Fühlerschaltungen), Ref A (eine Fühlerschaltung), Ref B (eine Fühlerschaltung) und der Redundanzabschnitt (eine Fühlerschaltung) betrachtet werden, sind insgesamt 67 Fühlerschaltungen vorgesehen.
Jeder Referenzarraysektor 408 und 410 entspricht 16 Bitleitungen. D. h. der erste Referrenzarraysektor 408 entspricht den Bitleitungen A0 bis A15 und der zweite Referenzarraysektor 410 entspricht den Bitleitungen B0 bis B15. Jedes A/B-Referenzpaar entspricht einer 8-Bit-Wort- oder 8-Wort-Kernzelle (d. h. einem 4-Wort-NB und einem 4-Wort-CB). Wenn daher die Seitenschreibgröße 16-Wörter beträgt, gibt es zwei der 16-Wort-Seite zugeordnet Referenzpaare. Jeder Wortleitung (WL) sind 1024 Kernzellen (entspricht 2048 Bits oder 128 Wörtern), Platzhalterzellen und Redundanzzellen zugeordnet. Genauer gesagt, jede Wortleitung ist für Last (oder das Schreiben in) von 5 (Platzhalter) + 512 (ersten 8 Arrayzellen) + 16 (Ref A) + 16 (Ref B) + 512 (zweiten 8-Arrayzellen) + 5 (Platzhalter) + 5 (Platzhalter) + 16 (Redundanz) + 5 (Platzhalter) = 1092 Zellen ausgelegt.
Wenn die Referenzzellen angesprochen werden, werden die entsprechenden Bits ausgelesen, um die entsprechenden Werte zu erhalten. Wenn daher das linke Bit der Zelle A0 der Referenz A ausgelesen wird (durch den linken Zeigerpfeil bezeichnet, A2 = 0) wird das gleiche linke Bit der B0 Zelle ausgelesen, um den binären Pegelwert 01 aus Ref B zu erhalten. Zu beachten ist, dass die Referenzpegel so umgekehrt werden können, dass das rechte Bit (was durch den rechten Zeigerpfeil, A2 = 1 bezeichnet ist) der A0-Zelle aus Referenz A bei einem binären Pegel 01 und das rechte Bit der B0-Zelle aus Referenz B bei einem binären Pegel 10 ausgelesen wird. Die Mittelung wird dennoch zu dem gleichen Wert wie zuvor führen, so dass eine zuverlässige Referenz erreicht wird.
Das Vorladen bzw. Vorspannen der Referenzzellen wird ausgeführt, um die Übertragungswirkung zu reduzieren. Die Programmierreihenfolge für das Vorladen der Referenzzellen in dieser speziellen Ausführungsform ist von innen nach außen vorgesehen, d. h.: A15/B0, A14/B1, A13/B2, A12/B3, A11/B4, A10/B5, A9/B6, A8/B7, A7/B8, A6/B9, A5/B10, A4/B11, A3/B12, A2/B13, A1/B14 und A0/B15. Dies ergibt den Vorteil, dass die Übertragungswirkung minimiert wird, indem Ladung vor dem Auslesen der Referenzwerte bereitgestellt wird, so dass die Werte mit ausreichend Geschwindigkeit übertragen werden können.
Zuvor wurden Beispiele der vorliegenden Erfindung beschrieben. Es ist natürlich nicht möglich, jede vorstellbare Kombination aus Komponenten oder Verfahrensabläufe durch Beschreiben der vorliegenden Erfindung anzuführen, aber der Fachmann erkennt, dass viele Kombinationen und Änderungen der vorliegenden Erfindung möglich sind. Daher soll die vorliegende Erfindung alle derartigen Änderungen, Modifizierungen und Variationen umfassen, die innerhalb des Schutzbereichs der angefügten Patentansprüche liegen. Ferner soll der Begriff „enthält" in der detaillierten Beschreibung oder in den Ansprüchen in einer einschließenden Weise ähnlich zu dem Begriff „umfassend bzw. mit" verstanden werden, wenn dieser als Ausdruck in einem Anspruch auftritt.

Claims

Architektur, die eine Referenzspannung in einem Speicher (400) bereitstellt, mit: einem Speicherkern (401) mit mehreren Datenzellen (180) zur Datenspeicherung; einem ersten und einem zweiten Referenzarray (408, 410) mit mehreren Referenzzellen (80, 82; 182, 184), wobei das erste und das zweite Referenzarray (408, 410) auf dem Speicherkern (401) hergestellt sind; wobei ein erster Bitwert einer ersten Referenzzelle (80) des ersten Referenzarrays (408) mit einem zweiten Bitwert einer zweiten Referenzzelle (82) des zweiten Referenzarrays (410) gemittelt ist, um zu der Referenzspannung zu gelangen, wobei der Kern (401) ferner einen Sektor (416) aus Datenzellen (180) aufweist, die in Reihen und Spalten mit zugeordneten Wortleitungen (WLn), die mit den Datenzellen (180) einer Reihe verbunden sind, und mit zugeordneten Bitleitungen (BLn), die mit Datenzellen in einer Spalte verbunden sind, organisiert sind, wobei die erste und die zweite Referenzzelle (182, 184) ein Referenzzellenpaar (185) bilden, wobei das Referenzzellenpaar (185) mit Datenzellen (180) während Programmier- und Löschzyklen programmiert und gelöscht wird; dadurch gekennzeichnet, dass der Speicher ein Multibitspeicher ist und die Datenzellen und Referenzzellen Multibitdatenzellen und Multibitreferenzzellen sind; jede Multibitreferenzzelle (80, 82; und 182, 184) ein normales (NB) und ein komplementäres (CB) Bit aufweist; und der erste und der zweite Bitwert der ersten und der zweiten Referenzzelle aus einem normalen Bit (NB) einer (80) der Referenzzellen und aus einem komplementären Bit (CB) der anderen (82) der Referenzzellen zusammengesetzt sind.
Architektur nach Anspruch 1, wobei das Multibitreferenzpaar (185) einem Wort in einer Wortleitung (WL0) zugeordnet ist, wobei das Multibitreferenzpaar (185) während des Auslesens von Bits des Wortes verwendet wird.
Architektur nach Anspruch 1, wobei das Multibitreferenzpaar (185) Multibitdatenzellen (180) in einer Wortleitung (WL0) zugeordnet ist, wobei das Multibitreferenzpaar (185) während des Auslesens von Bits in der Wortleitung (WL0) verwendet wird.
Architektur nach Anspruch 1, die ferner mehrere Multibitreferenzpaare (185) umfasst, die einer entsprechenden Wortleitung (WL0) zugeordnet und mit dieser verbunden sind, wobei das zugeordnete Multibitreferenzpaar (185) während des Auslesens von Bits in der entsprechenden Wortleitung (WL0) verwendet wird.
Architektur nach Anspruch 1, wobei das Multibitreferenzpaar (185) Multibitdatenzellen (180) in dem Sektor (416) zugeordnet ist, wobei das Multibitreferenzpaar (185) während des Auslesens von Bits in dem Sektor (416) verwendet wird.
Architektur nach Anspruch 1, wobei der Speicherkern (401) mehrere Datensektoren (404, 406) umfasst, auf die von dem ersten und dem zweiten Referenzarray (408, 410) zugegriffen werden kann, wobei das erste und das zweite Referenzarray (408, 410) zentral in den mehreren Datensektoren (404, 406) angeordnet sind.
Architektur nach Anspruch 1, wobei: der Speicherkern (401) zwei Gruppen (404, 406) aus Datensektoren (416) aufweist; und wobei das erste und das zweite Referenzarray (408, 410) auf dem Speicherkern (401) an Zwischenplätzen der Gruppen (404, 406) aus Datensektoren (416) hergestellt sind.
Architektur nach Anspruch 7, wobei die Gruppen (404, 406) aus Datensektoren (416) in einer verschachtelten Weise mit einem ausgewählten Referenzpaar (185) Daten ausgelesen werden.
Architektur nach Anspruch 7, wobei das erste und das zweite Referenzarray (408, 410) vor dem Mitteln vorgespannt werden.
Verfahren zum Bereitstellen einer Referenzspannung in einem Multibitspeicher, mit: Bereitstellen eines Multibitspeicherkerns (401) zum Speichern von Daten, wobei der Kern (401) einen Sektor (416) aus Multibitdatenzellen (180) aufweist, die in Reihen und Spalten mit zugeordneten Wortleitungen (WLn), die mit den Multibitdatenzellen (180) eine Reihe verbunden sind, und mit zugeordneten Bitleitungen (BLn), die mit den Multibitdatenzellen einer Spalte verbunden sind, organisiert sind; Bereitstellen eines ersten und eines zweiten Referenzarrays (408, 410) aus mehreren Multibitreferenzzellen (182, 184), wobei das erste und das zweite Referenzarray (408, 410) auf dem Speicherkern (401) hergestellt sind; Mitteln eines ersten Bitwertes einer ersten Referenzzelle (182) des ersten Referenzarrays (408) und eines zweiten Bitwertes einer zweiten Referenzzelle (184) des zweiten Referenzarrays (410), um die Referenzspannung zu erreichen; Programmieren und Löschen der ersten und zweiten Referenzzelle (182, 184), die eine Multibitreferenzzelle (185) mit den Multibitdatenzellen (180) während Programmier- und Löschzyklen bilden; Bereitstellen jeder Multibitreferenzzelle (182, 184) derart, dass diese ein normales (NB) und ein komplementäres (CB) Bit aufweist; und Bereitstellen des ersten und des zweiten Bitwertes der ersten und der zweiten Referenzzelle derart, dass diese aus einem normalen Bit (NB) einer der Referenzzellen und aus einem komplementären Bit (CB) der anderen der Referenzzellen aufgebaut sind.
Verfahren nach Anspruch 10, wobei das Multibitreferenzpaar (185) einem Wort in einer Wortleitung (WL0) zugeordnet ist und wobei das Multibitreferenzpaar (185) während des Auslesens von Bits in dem Wort verwendet wird.