DE602004008490T2

DE602004008490T2 - Programmierung mit verstärktem substrat/tub für flash-speicher

Info

Publication number: DE602004008490T2
Application number: DE602004008490T
Authority: DE
Inventors: Hagop A. San Jose NAZARIAN
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2003-09-16
Filing date: 2004-09-14
Publication date: 2008-05-15
Anticipated expiration: 2024-09-15
Also published as: WO2005029501A1; SG146620A1; KR100769795B1; DE602004008490D1; EP1665281A1; ATE371250T1; US7149124B2; US20050111260A1; US6977842B2; CN1849670A; EP1665281B1; US20050057966A1; JP2007506207A; KR20060053000A; JP4417383B2; CN100479063C

Description

TECHNISCHES GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich allgemein auf Speichervorrichtungen, und insbesondere bezieht sich die vorliegende Erfindung auf Flash-Speichereinrichtungen.
HINTERGRUND DER ERFINDUNG
Speichervorrichtungen werden typischerweise als interne Speicherbereiche in Computern vorgesehen. Der Ausdruck Speicher bezeichnet Datenspeicher, die in der Form von integrierten Schaltkreischips vorliegen. Es gibt verschiedene Arten von Speichern, die in moderner Elektronik verwendet werden. Ein üblicher Typ ist RAM (Random Access Memory). RAM wird typischerweise als Hauptspeicher in einer Computerumgebung verwendet. RAM bezieht sich auf einen Lese- und Schreibspeicher, das heißt, man kann sowohl Daten in den RAM schreiben als auch Daten aus dem RAM lesen. Dies steht im Gegensatz zum ROM, welcher es einem nur erlaubt, Daten zu lesen. Die meisten RAM sind flüchtig, was bedeutet, daß es eines kontinuierlichen Stroms von Elektrizität bedarf, um ihre Inhalte zu erhalten. Sobald der Strom abgeschaltet wird, gehen alle Daten in dem RAM verloren.
Computer umfassen nahezu immer auch eine kleine Menge Nur-Lese-Speicher (ROM), der Anweisungen zum Starten des Computers enthält. Anders als RAM kann ROM nicht beschrieben werden. Speichervorrichtungen, die den Dateninhalt ihrer Speicherzellen nicht verlieren, wenn der Strom abgeschaltet wird, werden allgemein als nicht-flüchtige Speicher bezeichnet. Ein EEPROM (Electrically Erasable Programmable Read-Only Memory) ist ein spezieller Typ von nicht-flüchtigem Rom, der dadurch gelöscht werden kann, daß er einer elektrischen Ladung ausgesetzt wird. EEPROM umfaßt eine große Zahl von Speicherzellen, die elektrisch isolierte Gates (Floating-Gates) besitzen. Daten werden in den Speicherzellen in der Form einer Ladung auf den Floating-Gates gespeichert. Eine typische Floating-Gate-Speicherzelle wird in einem integrierten Schaltkreissubstrat hergestellt und umfaßt einen Quellenbereich und einen Senkenbereich, der von dem Quellenbereich beabstandet ist, um einen dazwischen liegenden Kanalbereich zu bilden. Ein Floating-Gate, üblicherweise hergestellt aus dotiertem Polysilizium, wird über dem Kanalbereich angeordnet und elektrisch von den anderen Zellelementen mittels eines dielektrischen Materials, üblicherweise einem Oxyd, isoliert. Z.B. kann ein Gate-Oxyd zwischen dem Floating-Gate und dem Kanalbereich ausgebildet sein. Ein Steuergate ist über dem Floating-Gate angeordnet und üblicherweise ebenfalls aus dotiertem Polysilizium hergestellt. Das Steuergate ist elektrisch von dem Floating-Gate mittels einer weiteren dielektrischen Schicht getrennt. Daher "schwimmt" das Floating-Gate in Dielektrikum, so daß es sowohl von dem Kanal als auch dem Steuergate isoliert ist. Ladung wird zu den Floating-Gates transportiert oder davon entfernt durch entsprechende spezielle Programmier- und Löschoperationen. Andere Arten von nicht-flüchtigem Speicher umfassen, sind jedoch nicht limitiert auf, Polymerspeicher, ferroelektrische Random-Access-Speicher (FeRAM), Ovionics Unified Memory (OUM) und magnetresistive Random-Access-Speicher (MRAM). Noch eine weitere Art von nicht-flüchtigem Speicher ist Flash-Speicher. Ein typischer Flash-Speicher umfaßt ein Speicherfeld, das eine große Anzahl von Speicherzellen beinhaltet. Jede der Speicherzellen umfaßt ein Floating-Gate, das in einem MOS-Transistor eingebettet ist. Die Zellen werden üblicherweise in Sektionen gruppiert, die "Löschblöcke" genannt werden. Jede der Zellen innerhalb eines Löschblocks kann durch Tunneln von Ladungen zu dem Floating-Gate selektiv elektrisch programmiert werden. Die negative Ladung wird üblicherweise aus dem Floating-Gate durch eine Blocklöschoperation entfernt, wobei alle Floating-Gate-Speicherzellen in dem Löschblock in einer einzigen Operation gelöscht werden.
Zwei übliche Arten von Flash-Speicherfeld-Architekturen sind die "NAND"- und die "NOR"-Architekturen, die aufgrund der Ähnlichkeit, die die grundlegende Speicherzellenkonfiguration in jeder Architektur mit einem grundlegenden NAND- bzw. NOR-Gate-Schaltkreis besitzen muß, so genannt werden. Bei der NOR-Feld-Architektur sind die Floating-Gate-Speicherzellen des Speicherfeldes in einer Matrix angeordnet. Die Gates jeder Floating-Gate-Speicherzelle der Feldmatrix sind reihenweise mit Wortauswahlleitungen (Wordlines) und ihre Senken sind mit Spalten von Bitlines gekoppelt. Die Quelle jeder Floating-Gate-Speicherzelle ist üblicherweise mit einer gemeinsamen Sourceline verbunden. Auf ein Floating-Gate-Speicherfeld mit NOR-Architektur wird mittels eines Zeilendecoders zugegriffen, der eine Zeile einer Floating-Gate-Speicherzelle durch Auswahl der mit ihren Gates verbundenen Wordline aktiviert. Die Reihe der ausgewählten Speicherzellen plazieren ihre gespeicherten Datenwerte dann auf den Spalten-Bitlines durch Fließenlassen einer unterschiedlichen Spannung von der verbundenen Sourceline zu den verbundenen Spalten-Bitlines je nachdem, ob sie sich in einem programmierten oder nicht programmierten Zustand befinden.
Bei einer NAND-Feldarchitektur ist das Feld von Floating-Gate-Speicherzellen ebenfalls in einer Matrix derart angeordnet, daß die Gates jeder Floating-Gate-Speicherzelle des Feldes reihenweise mit Wordlines verbunden sind. Jedoch ist jede Speicherzelle nicht direkt mit einer Sourceline und einer Spalten-Bitline verbunden. Statt dessen sind die Speicherzellen des Feldes in Strings von üblicherweise 8, 16, 32 oder mehr angeordnet, wobei die Speicherzellen in dem String in Reihe von Quelle zu Senke zwischen einer gemeinsamen Sourceline und einer Spalten-Bitline verbunden sind. Auf ein Floating-Gate-Speicherfeld mit NAND-Architektur wird dann mittels eines Zeilendecoders zugegriffen, der eine Zeile von Floating-Gate-Speicherzellen durch Auswahl der mit ihren Gates verbundenen Wortauswahlleitung aktiviert. Zusätzlich werden die Wordlines, die mit den Gates der nicht ausgewählten Speicherzellen jedes Strings verbunden sind, auch angetrieben. Jedoch werden die nicht ausgewählten Speicherzellen jedes Strings üblicherweise mit einer höheren Gatespannung betrieben, um sie als Durchleitungstransistoren zu betreiben und es ihnen zu erlauben, Strom in einer Weise, der nicht durch ihre gespeicherten Datenwerte beschränkt ist, durchzuleiten. Strom fließt dann von der Sourceline zu der Spalten-Bitline durch jede Floating-Gate-Speicherzelle des in Reihe geschalteten Strings, begrenzt nur durch die Speicherzellen jedes Strings, die ausgewählt wurden, ausgelesen zu werden, wodurch die stromcodierten gespeicherten Datenwerte der Reihe von ausgewählten Speicherzellen auf der Spalten-Bitline plaziert werden.
Zwei übliche Programmiertechniken für Flash-Speicher mit NAND-Architektur sind die "Boosted Bitline" und die "Boosted Sourceline". Bei diesen Techniken wird eine hohe Spannung auf das Gate eines ausgewählten Floating-Gate-Transistors eines Strings angewandt, während die verbleibenden Transistoren in einem Durchleitungsmodus entweder von der verbundenen Bitline oder von einer mit dem gegenüberliegenden Ende der Kette von Floating-Gate-Transistoren verbundenen Sourceline angeschaltet werden.
Ein Problem beim Programmieren von Flash-Speichern mit NAND-Architektur ist, daß das Programmieren üblicherweise das Anwenden einer hohen Spannung auf Elemente des Speicherfeldes, üblicherweise die Bitline oder die Sourceline und/oder ihre damit verbundenen Elemente umfaßt, abhängig davon, ob die "Boosted Bitline" oder die "Boosted Sourceline" Programmierung verwendet wird. Dies kann die Anwendung von Schaltkreiselementen mit höheren Eigenschaften oder verschiedenen Schaltkreisdesigns in diesen Abschnitten des Speicherfeldes erfordern, um den höheren Programmierspannungen zu widerstehen. Die Verwendung von Schaltkreiselementen mit höheren Eigenschaften und/oder komplexeren Designs kann Designprobleme hervorrufen und/oder den Hersteller zwingen, eine höher integrierte Schaltkreischipform zu verwenden, was die Herstellungskosten erhöht und die endgültige Herstellrate von integrierten Schaltkreischips für einen gegebenen Prozeß und eine gegebene Substratwavergröße reduziert, was die Kosten weiter steigen läßt. Hinzu kommt, daß kleine Abweichungen in den Schaltkreiselementen der Bitlines, Sourcelines und/oder ihrer zugeordneten Schaltkreiselemente zu Variationen in den Programmierspannungen führt, die auf die individuellen Floating-Gate-Speicherzellen angewandt werden. Dies kann zu Problemen beim Programmieren und/oder zu einer Schreibmüdigkeit der ausgewählten Speicherzellen und einer erhöhten Wahrscheinlichkeit von Störproblemen in den nicht ausgewählten Speicherzellen des Feldes führen.
Aus den oben genannten Gründen und aus anderen, unten genannten Gründen, die für die Fachleute beim Lesen und Verstehen der vorliegenden Beschreibung deutlich werden, gibt es einen Bedarf auf dem hier in Frage stehenden technischen Gebiet für alternative Schaltkreise und Verfahren zum Programmieren von Flash-Speicherfeldern mit NAND-Architektur.
ZUSAMMENFASSUNG
Die oben genannten Probleme beim Programmieren von Flash-Speichern mit NAND-Architektur und andere Probleme werden von der vorliegenden Erfindung angesprochen und werden beim Lesen und Studieren der folgenden Beschreibung verstanden:
Die Erfindung ist durch die Ansprüche 1, 8 und 16 definiert.
Die verschiedenen Ausführungsformen beziehen sich auf das Programmieren von Floating-Gate-Speicherzellen bei Flash-Speichern mit NAND-Architektur und/oder von Speicherfeldern durch Verwendung eines "Boosted Tub" Programmieransatzes. Ausführungsformen von Speichervorrichtungen der vorliegenden Erfindung verwenden das Boosted Tub Programmierverfahren, um eine Spannung auf das Substrat oder eine Substratwanne ("Tub" – ein isolierter Bereich in dem integrierten Schaltkreis, typischerweise eine positiv dotierte Region, die in einer tief negativ dotierten Vertiefung in dem positiv dotierten Substrat eingeschlossen ist, oder ein Silizium-auf-Isolator (SOI)) eines NAND-Flash-Speicherfeldes, um einen Kanal von Trägern innerhalb der Floating-Gate-Speicherzellen vorzuladen, bevor eine hohe Spannung auf das Gate der ausgewählten Floating-Gate-Speicherzellen und eine Programmier- oder Programmier-Unterdrückungs-Spannung wie gewünscht auf eine verbundene Bitline angewandt wird, um sie zu programmieren. Die Verwendung eines Boosted Tub Programmieransatzes vermeidet die Notwendigkeit, daß das Bitline- und/oder Sourceline-Schaltkreisdesign des NAND-Flash-Feldes dazu ausgelegt sein muß, hohen Spannungen während des Programmierens einer Floating-Gate-Speicherzelle zu widerstehen oder solche Spannungen zu tragen, und erlaubt die Wiederverwendung der Blocklösch-Hochspannungsschaltkreise, die mit der Substratwanne verbunden sind. Dies erlaubt es, das NAND-Flash-Speicherfeld mit kleineren Schaltkreisdesigns und/oder Elementen mit kleineren Schaltkreiseigenschaften auszulegen. Der Boosted-Tub-Programmieransatz erlaubt ferner die Erzeugung eines Vorladungskanals, der leicht einstellbar und von einer gleichförmigeren Natur ist.
Bei einer Ausführungsform stellt die Erfindung ein Verfahren zum Betreiben einer nicht-flüchtigen Speichervorrichtung zur Verfügung, umfassend das Koppeln einer Vorladungsspannung an einer Substratwanne eines Speicherfeldes mit NAND-Architektur einer Vielzahl von Floating-Gate-Speicherzellen, wobei die Vielzahl der Floating-Gate-Speicherzellen in einer Vielzahl von Strings gekoppelt sind, Koppeln einer Gate-Programmierspannung mit dem Gate einer ausgewählten Floating-Gate-Speicherzelle jedes Strings einer ausgewählten Anzahl von Strings und selektives Koppeln einer Programmierspannung oder einer Programmier- Unterdrückungsspannung an einen Kanal von jedem String der ausgewählten Anzahl von Strings.
Bei einer anderen Ausführungsform stellt die Erfindung ein Verfahren zum Betreiben einer nicht-flüchtigen Speichereinrichtung zur Verfügung, umfassend das Erzeugen eines Kanals von Trägern in einer ausgewählten Vielzahl von Floating-Gate-Speicherzellen eines Speicherfeldes, wobei die Speicherzellen in einer Vielzahl von Strings gekoppelt sind, durch Plazieren einer Vorladungsspannung auf einer Substratwanne, die mit dem Speicherfeld gekoppelt ist, und Programmieren einer ausgewählten Floating-Gate-Speicherzelle einer ausgewählten Anzahl von Strings durch Entfernen der Vorladungsspannung aus der Substratwanne, Plazieren einer Gate-Programmierspannung an dem Steuergate der ausgewählten Floating-Gate-Speicherzelle der ausgewählten Anzahl von Strings und selektives Plazieren einer Programmierspannung oder einer Programmier-Unterdrückungsspannung an einer Bitline, die mit einem Kanal jedes Strings der ausgewählten Anzahl von Strings gekoppelt ist.
Bei noch einer anderen Ausführungsform stellt die Erfindung eine Speichervorrichtung zur Verfügung, die eine Substratwanne, eine Floating-Gate-Speicherzelle in Reihe mit wenigstens einer zusätzlichen Floating-Gate-Speicherzelle, die in der Substratwanne gebildet ist, einer mit einem Gate der Floating-Gate-Speicherzelle gekoppelten Wordline, einer mit einer Senke der Floating-Gate-Speicherzelle gekoppelten Bitline und einer mit einer Schwelle der Floating-Gate-Speicherzelle gekoppelten Sourceline, wobei die Speichervorrichtung dazu ausgelegt ist, einen Kanal in der Floating-Gate-Speicherzelle mit einer Vorladungsspannung an der Substratwanne vorzuladen und die Floating-Gate-Speicherzelle mit einer Floating-Gate-Programmierspannung an dem Gate und einer Programmierspannung oder einer Programmier-Unterdrückungsspannung, die selektiv mit der Senke gekoppelt ist, zu programmieren.
Bei einer weiteren Ausführungsform stellt die Erfindung einen Floating-Gate-Speicherzellenstring mit NAND-Architektur zur Verfügung, umfassend einen Floating-Gate-Speicherzellenspeicherstring mit NAND-Architektur, der auf einer Substratwanne gebildet ist, wobei eine Vielzahl von Floating-Gate-Speicherzellen von der Quelle zur Senke in einem Reihenstring gekoppelt sind, wobei die Substratwanne dazu ausgelegt ist, eine Vorladungsspannung an Vorladungsträger in einem Kanal der Floating-Gate-Speicherzellen des Strings anzuwenden, und wobei der Floating-Gate-Speicherzellen-Speicherstring mit NAND-Architektur dazu ausgelegt ist, eine ausgewählte Floating-Gate-Speicherzelle des Strings durch Plazieren einer Gate-Programmierspannung an dem Gate der ausgewählten Floating-Gate-Speicherzelle und eine Programmierspannung oder eine Programmier-Unterdrückungsspannung, gekoppelt an den Kanal des Floating-Gate-Speicherzellen-Speicherstrings, zu programmieren.
Weitere Ausführungsformen der Erfindung umfassen Verfahren und Vorrichtungen von verschiedener Gestalt.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein vereinfachtes Blockdiagramm eines Systems mit einer Flash-Speichervorrichtung.
2A, 2B und 2C sind vereinfachte Blockdiagramme von Reihenstrings von Floating-Gate-Speicherzellen eines Flash-Speicherfeldes mit NAND-Architektur in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung.
3 ist ein Wellenformdiagramm, das die Boosted-Bitline-Programmieroperation einer NAND-Flash-Speichervorrichtung gemäß dem Stand der Technik darstellt.
4 ist ein Wellenformdiagramm, das die Boosted-Sourceline-Programmieroperation einer NAND-Flash-Speichervorrichtung gemäß dem Stand der Technik darstellt.
5 ist ein Wellenformdiagramm, das eine Boosted-Bitline-Programmieroperation einer NAND-Flash-Speichervorrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung darstellt.
DETAILLIERTE BESCHREIBUNG
In der nachfolgenden detaillierten Beschreibung der Erfindung wird Bezug genommen auf die beigefügten Zeichnungen, die einen Teil hiervon bilden und in welchen beispielhaft bestimmte Ausführungsformen, in denen die Erfindung praktiziert werden kann, gezeigt sind. In den Zeichnungen bezeichnen gleiche Ziffern im wesentlichen ähnliche Komponenten in den verschiedenen Figuren. Die Ausführungsformen sind hinreichend detailliert beschrieben, um einen Fachmann in die Lage zu versetzen, die Erfindung auszuführen. Andere Ausführungsformen können verwendet werden und strukturelle, logische und elektrische Änderungen können vorgenommen werden, ohne die Reichweite der vorliegenden Erfindung zu verlassen. Die Ausdrücke Waver oder Substrat, die in der folgenden Beschreibung verwendet werden, umfassen jede Basishalbleiterstruktur. Beide sollen so verstanden werden, daß sie Techniken wie Silizium-auf-Saphir (SOS), Silizium-auf-Isolator (SOI), Dünn-Film-Transistoren, dotierte und undotierte Halbleiter, epitaxische Schichten von Silizium, getragen auf einer Basishalbleiterstruktur, sowie andere dem Fachmann wohlbekannte Halbleiterstrukturen umfassen. Ferner können, wenn in der vorliegenden Beschreibung Bezug genommen wird auf einen Waver oder ein Substrat, vorangehende Verfahrensschritte ausgeführt worden sein, um Bereiche/Verbindungen in der Basishalbleiterstruktur zu bilden, und die Ausdrücke Waver und Substrat umfassen die darunterliegenden Schichten, die solche Bereiche/Verbindungen umfassen. Die folgende detaillierte Beschreibung ist deshalb nicht in einem beschränkenden Sinn zu verstehen und die Reichweite der vorliegenden Erfindung ist nur durch die beigefügten Ansprüche und deren Äquivalente definiert.
Ausführungsformen der vorliegenden Erfindung umfassen Vorrichtungen, die Floating-Gate-Speicherzellen in Floating-Gate-Speicherfelder mit NAND-Architektur unter Verwendung des Boosted-Tub-Programmierens programmieren. Ausführungsformen der vorliegenden Erfindung umfassen auch Flash-Speichervorrichtungen, die ein Boosted-Tub-Programmierverfahren verwenden, um eine Spannung auf das Substrat oder die Substratwanne eines NAND-Flash-Speicherfeldes anliegen, um einen Kanal von Trägern innerhalb der Floating-Gate-Speicherzellen vor dem Anwenden einer hohen Gate-Programmierspannung auf das Gate der ausgewählten Floating-Gate-Speicherzellen und dem Koppeln einer Programmier- oder Programmierunterdrückungsspannung zum Programmieren der ausgewählten Floating-Gate-Speicherzellen vorzuladen. Die Anwendung eines Boosted-Tub-Programmieransatzes vermeidet die Notwendigkeit, daß das Bitline-/oder Sourceline-Schaltkreisdesign des NAND-Flashfeldes in der Lage ist, hohen Spannungen während des Programmierens einer Floating-Gate-Speicherzelle zu widerstehen oder solche Spannungen zu tragen, und erlaubt die Wiederverwendung der mit der Substratwanne verbundenen Blocklöschhochspannungsschaltkreise. Dies erlaubt es, daß das NAND-Flash-Speicherfeld mit kleineren Schaltkreisdesigns und/oder Bauelementen mit niedrigeren Schaltkreiseigenschaften ausgestaltet werden kann.
1 zeigt ein vereinfachtes Diagramm eines Systems 128, daß eine Ausführungsform eines Flashspeichers 100 der vorliegenden Erfindung umfaßt, der mit einem Host 102 verbunden ist, welcher üblicherweise eine Verarbeitungsvorrichtung oder ein Speichercontroller ist. Der Flashspeicher 100 hat ein Steuerinterface 106 und ein Adreß-/Dateninterface 108, die jeweils mit der Verarbeitungsvorrichtung 102 verbunden sind, um Speicherlese- und -schreibzugriff zu ermöglichen. Es sei bemerkt, daß bei alternativen Ausführungsformen das Adreß-/Dateninterface 108 in zwei separate Interfaces geteilt sein kann. Im Inneren der Flash-Speichervorrichtung steuert eine Zustandssteuermaschine 110 den internen Betrieb, verwaltet das Flash-Speicherfeld 112 und aktualisiert die RAM-Steuerregister und die nicht-flüchtigen Löschblockverwaltungsregister 114. Die RAM-Steuerregister und Tabellen 114 werden während des Betriebs des Flashspeichers 100 von der Zustandssteuermaschine 110 verwendet. Das Flashspeicherfeld 112 umfaßt eine Sequenz von Speicherreihe oder -Segmenten 116, wobei jede Reihe 116 logisch in einer Reihe von (nicht gezeigten) Löschblöcken organisiert ist. Speicherzugriffsadressen werden an dem Adreß-/Dateninterface 108 des Flashspeichers 100 empfangen und in einen Zeilen- und einen Spaltenadreßanteil geteilt. An einen Lesezugriff ist die Zeilenadresse eingeklinkt und von einem Zeilendecoderschaltkreis 120 decodiert, der eine (nicht gezeigte) Zeilenseite von Speicherzellen und die anderen Speicherzellen in ihren zugeordneten Strings über eine ausgewählte Speicherreihe auswählt und aktiviert. Die Bitwerte, die in der Ausgabe der ausgewählten Zeile von Speicherzellen codiert ist, werden von einer/einem (nicht gezeigten) lokalen Bitline/String mit einer (nicht gezeigten) globalen Bitline verbunden und von der Speicherreihe zugeordneten Leseverstärkern 122 detektiert. Die Spaltenadresse des Zugriffs wird von dem Spaltendecoderschaltkreis 124 eingeklinkt und decodiert. Die Ausgabe des Spaltendecoderschaltkreises selektiert die gewünschten Spaltendaten aus den Leseverstärkerausgaben und konnektiert den Datenpuffer 126, um sie aus der Speichervorrichtung durch das Adreß-/Dateninterface 108 zu transferieren. Bei einem Schreibzugriff selektiert der Zeilendecoderschaltkreis 120 die Zeilenseite, und der Spaltendecoderschaltkreis selektiert Schreib-Leseverstärker 122. Die zu schreibenden Datenwerte werden von dem Datenpuffer 126 mit den von dem Spaltendecoderschaltkreis 124 ausgewählten Schreib-Leseverstärkern 122 verbunden und in die (nicht gezeigten) Floating-Gate-Speicherzellen des Speichers für das 112 geschrieben. Die Speicherzellen werden dann rückausgewählt von den Zeilen- und Spaltendecoderschaltkreisen 120, 124 und den Leseverstärkern 122, so daß sie ausgelesen werden können, um zu verifizieren, daß die korrekten Werte in die ausgewählten Speicherzellen programmiert wurden.
Wie oben ausgeführt ist bei einer NAND-Feld-Architektur das Feld von Floating-Gate-Speicherzellen in einer Matrix derart angeordnet, daß die Gates jeder Floating-Gate-Speicherzelle des Feldes über Zeilen mit Wortauswahlleitungen verbunden sind. Die Speicherzellen des Feldes sind zusammen in Strings von üblicherweise jeweils 8, 16, 32 oder mehr angeordnet, wobei die Speicherzellen in Reihe von Quelle zu Senke zwischen einer Sourceline und einer Spaltenbitline geschaltet sind. Auf das Floating-Gate-Speicherfeld mit NAND-Architektur wird dann mittels eines Zeilendecoders zugegriffen, der eine Zeile von Floating-Gate-Speicherzellen durch Auswahl der mit ihren Gates verbundenen Wordauswahlleitung aktiviert. Zusätzlich werden die mit den Gates der nicht ausgewählten Speicherzellen jedes Strings verbundenen Wordlines angetrieben, um die nicht ausgewählten Speicherzellen jedes Strings als Durchleitungstransistoren zu betreiben, so daß sie Strom in einer Weise, die nicht durch ihre gespeicherten Datenwerte beschränkt ist, durchleiten. Strom fließt dann von der Sourceline zu der Spalten-Bitline durch jeden in Reihe geschalteten String, beschränkt nur durch die zum Auslesen ausgewählten Speicherzellen in jedem String. Dabei werden die stromcodierten gespeicherten Datenwerte der Zeile von ausgewählten Speicherzellen auf den Spalten-Bitlines plaziert.
2A zeigt ein vereinfachtes Diagramm eines Floating-Gate-Speicherfeldes 200 mit NAND-Architektur. In der 2A besteht ein NAND-Flashfeld aus einer Sequenz von in Reihe geschalteten Floating-Gate-Zellstrings 204. Jeder Floating-Gate-Zellreihenstring 204 umfaßt 16 NMOS-Floating-Gate-Speicherzellen 202, die von Senke zu Quelle in einer Reihenkette verbunden sind. Wordlines (WL1-WL16) 210, die sich über mehrere Reihenstrings 204 erstrecken, sind mit den Steuergates jeder Floating-Gate-Zelle 202 verbunden, um ihren Betrieb zu steuern. Beim Betrieb wählen die Wordlines 210 die individuellen Floating-Gate-Speicherzellen 202 in der Reihenkette 204 aus, die beschrieben oder ausgelesen werden sollen, und betreiben die verbleibenden Floating-Gate-Speicherzellen 202 in jedem Reihenstring 204 in einem Durchleitungsmodus. Jeder Reihenstring 204 von Floating-Gate-Speicherzellen 202 ist mit einer Sourceline 206 über ein Quellen-Auswahlgate 216 und mit einer individuellen Bitline (BL1-BLN) 208 über ein Senken-Auswahlgate 212 verbunden. Die Quellen-Auswahlgates 216 werden von einer Quellen-Auswahlgate-Steuerleitung (SG(S)) 218 gesteuert, die mit deren Steuergates verbunden ist. Die Senken-Auswahlgates 212 werden von einer Senken-Auswahlgate-Steuerleitung (SG(D)) 214 gesteuert.
2B zeigt ein vereinfachtes schematisches Diagramm eines Feldes 250 mit NAND-Flash-Architektur, das einen Floating-Gate-Speicherstring 204 und die Kopplung seiner Floating-Gate-Speicherzellen 202 mit dem Substrat bzw. der Substratwanne 252 illustriert. In der 2B umfaßt ein NAND-Floating-Gate-Zellreihenstring 204 NMOS-Floating-Gate-Speicherzellen 202, die von Senke zu Quelle in einer Reihenkette verbunden sind. Wordlines (WL1-WL3) 210 sind mit den Steuergates der Floating-Gate-Speicherzellen 202 verbunden, um ihren Betrieb zu steuern. Beim Betrieb wählen die Wordlines 210 die individuelle Floating-Gate-Speicherzelle 202 in der Reihenkette 204 aus, die ausgelesen oder beschrieben werden soll, und betreiben die verbleibenden Floating-Gate-Speicherzellen 202 in dem Reihenstring 204 in einem Durchleitungsmodus. Der Reihenstring 204 ist mit einer Sourceline 206 über ein Quellen-Auswahlgate 216 und mit einer Bitline (BL0) 208 über ein Senken-Auswahlgate 212 verbunden. Das Quellen-Auswahlgate 216 wird von einer Quellen-Auswahlgate-Steuerleitung (SG(S)) 218, die mit dem Steuergate verbunden ist, gesteuert. Das Senken-Auswahlgate 212 wird von einer Senken-Auswahlgate-Steuerleitung (SG(D)) 214 gesteuert. Das Steuergate, das Floating-Gate, die Quelle und die Senke sind kapazitiv mit der Substratwanne 252 verbunden. Zusätzlich sind die Quelle und die Senke elektrisch und kapazitiv durch die intrinsische PN-Verbindungsdiode gekoppelt, die zwischen den Quellen- und Senkenverbindungen (und jedwedem induzierten Trägerkanal) und dem Substrat bzw. der Substratwanne 252 gebildet ist. Typischerweise wird ein NAND-Flash-Speicherfeld in Reihen oder Löschblocksegmenten gebildet. Bei vielen Fällen sind die Reihen oder Segmente auf einer oder mehreren elektrischen isolierten Substratwannen gebildet. Beispielsweise können NMOS-Floating-Gate-Zellreihen oder Segmente durch Substratwannen getrennt sein, die durch P-dotierte Vertiefungen gebildet sind, die von tiefen N-Vertiefungen in einem P-Substrat isoliert sind. Die Substratwannen erlauben die elektrische Isolation der individuellen Reihen oder Löschblocks und ermöglichen individuelle Reihen- oder Löschblocksegmentoperationen, wie z.B. Blocklöschen der Reihe oder des Löschblocks über die Substratwanne und die Wordlines.
2C zeigt ein vereinfachtes Diagramm eines Feldes 270 mit NAND-Flash-Architektur, wobei ein Querschnitt eines in Reihe geschalteten Strings 204 von physikalischen Floating-Gate-Transistorspeicherzellen 202 und seine Beziehung zu dem Substrat 202, der Wand und der Substratwanne 252 illustriert sind. In der 2C sind NMOS-Floating-Gate-Transistorspeicherzellen 202 auf einer P-dotierten Substratwanne 252 gebildet, welche von einer N-dotierten Vertiefung 288, die in einem P-dotierten Substrat 272 ausgebildet ist, eingeschlossen ist. Die NMOS-Floating-Gate-Transistorspeicherzellen 202 haben jeweils eine Quellenvertiefung 284, eine Senkenvertiefung 282, einen Kanalbereich 286, in welchem sich Minderheitenträger (Elektronen) selektiv ausbilden, um die Quellenbereiche 284 und Senkenbereiche 282 jedes NMOS-Floating-Gate-Transistors 202 zu verbinden, wenn er in Betrieb ist. Jede NMOS-Floating-Gate-Speicherzelle 202 besitzt ein Floating-Gate 278 und ein Steuergate 278, die über den Quellen 284, den Senken 282 und dem Kanalbereich 286 gebildet und mittels eines Isolators (typischerweise Siliziumoxyd) isoliert sind.
Es sei bemerkt, daß andere Formen von Speicherfeldern mit Flash-NAND-Architektur existieren, die unterschiedliche Konfigurationen und unterschiedliche Anzahlen und Typen von Speicherzellen, wie z. B. PMOS-Floating-Gate-Speicherzellen, besitzen.
Wie oben ausgeführt, werden beim Programmieren von Flashspeicher im allgemeinen die Speicherzellen durch Anlegen einer hohen Spannung über das Steuergate und die Quelle, Senke, und/oder den Kanal eines ausgewählten Floating-Gate-Transistors bzw. einer ausgewählten Floating-Gate-Speicherzelle programmiert, wobei Träger in das elektrisch isolierte "Floating-Gate" innerhalb der Speicherzelle getunnelt werden. Eine Floating-Gate-Speicherzelle stellt üblicherweise in einem gelöschten Zustand, wenn keine Träger in dem Floating-Gate vorhanden sind (ein Mangel an Elektronen) ein logisches Bit "1" dar. Ein "programmierter" Floating-Gate-Speicherzellenzustand, bei dem zusätzliche Träger in dem Floating-Gate vorhanden sind, stellt üblicherweise ein logisches Bit "0" dar. Allgemein werden beim Programmieren einer Zeile von Speicherzellen die Senke, Quelle und/oder der Kanal der individuellen Speicherzellen entweder mit einer "Programmier"-Spannung oder einer "Programmier-Unterdrückungs"-Spannung wie gewünscht versorgt. Eine Gate-Programmierspannung wird dann an der Wordline, die mit den Controllgates der ausgewählten Zeile von Speicherzellen verbunden ist und diese bildet, angelegt, um die individuellen Floating-Gate-Speicherzellen der Zeile entweder in einen programmierten Zustand zu bringen oder sie in einem gelöschten Zustand durch Unterdrücken des Programmierens mittels der angelegten Bitline-Spannung (logische "0" oder logische "1") zu bringen. Mit anderen Worten ist das Spannungsdifferential zwischen der hohen Gate-Programmierspannung an dem Steuergate der ausgewählten Speicherzelle und der an die verbundene Bitline angelegten Programmierspannung groß genug, um Elektronen in das Floating-Gate der ausgewählten Speicherzelle zu tunneln und sie in einen programmierten Zustand zu bringen, um den Zustand der gelöschten Zelle zu ändern. Demgegenüber ist das Spannungsdifferenzial zwischen der hohen Gate-Programmierspannung an dem Steuergate der ausgewählten Speicherzelle und der Programmier-Unterdrückungsspannung, die an die Bitline angelegt ist, nicht groß genug, um Elektronen in das Floating-Gate der ausgewählten Speicherzelle zu tunneln, so daß sie unverändert oder "unterdrückt" gelassen wird.
Bei einem Flashspeicher mit NAND-Architektur wird ein Boosted-Bitline-Programmierprozeß dadurch ausgeführt, daß je nach Wunsch entweder eine "Programmier"-Spannung oder eine "Programmier-Unterdrückungs"-Spannung an die mit den in Reihe geschalteten Strings, die die zu programmierenden Floating-Gate-Speicherzellen enthalten, verbundenen Bitlines angelegt wird. Das Senken-Auswahlgate wird auch angeschaltet, was es der Spannung von den Bitlines erlaubt, verbunden zu werden, um die Kanäle der Reihenstrings "vorzuladen". Speichervorrichtungen dieser Art sind bekannt aus der US 6,487,117 und der US 5,677,873 . Eine hohe Gate-Programmierspannung wird dann an der Wordline, die mit den Steuergates der ausgewählten Zeile von Speicherzellen verbunden ist, angelegt. Eine hohe Spannung (eine Durchleitungsspannung), die sich nicht auf einem programmierenden Niveau befindet, wird zur selben Zeit an die Wordlines der verbleibenden Floating-Gate-Speicherzellen der ausgewählten in Reihe geschalteten Strings angelegt. Diese hohe Durchleitungsspannung hat den Effekt, daß sie die verbleibenden Speicherzellen in einen "AN" Zustand schaltet unabhängig von dem Programmierzustand ihres internen Floating-Gates, was es ihnen ermöglicht, die "Programmier"- oder "Programmier-Unterdrückungs"-Spannung durchzuleiten, die an die individuelle verbundene Bitline der ausgewählten Speicherzelle der individuellen, programmiert werdenden in Reihe geschalteten Strings angelegt wurde. Die Gate-Programmierspannung an der ausgewählten Zeile von Speicherzellen programmiert diese dann entweder in einen programmierten Zustand oder hält sie ungeändert in einem unterdrückten Zustand (logische "0" oder logische "1"), abhängig von der an die verbundenen Bitlines angelegten Programmier-/Programmier-Unterdrückungs-Spannung.
3 zeigt Wellenformen 300 eines Floating-Gate-Speicherstrings mit NAND-Flash-Architektur bei einer Boosted-Bitline-Programmieroperation 300 gemäß dem Stand der Technik mit Programmier- und Programmier-Unterdrückungsspannungen. In 3 wird eine Programmierspannung von 0 V (Programmieren einer logischen 0) 304 oder eine Programmier-Unterdrückungsspannung von 4,5 V (Programmieren einer logischen 1) 306 an der Bitline 302, 208 angelegt. Eine Spannung von 4,5 V wird an das Gate des Senken-Auswahlgates 212 an der Senken-Auswahlgate-Steuerleitung 214 angelegt, um sie einzuschalten und die Spannung an der Bitline 302, 208 vorzuladen (entweder 4,5 V Programmier-Unterdrückungsspannung 306 oder 0 V Programmierspannung 304) auf den in Reihe geschalteten String von Floating-Gate-Speicherzellen 204. Eine Spannung von Vss 312 wird an das Gate des Quellen-Auswahlgates 216 an der Quellen-Auswahlgate-Steuerleitung 218 angelegt, so daß sie in einem ausgeschalteten Zustand bleibt und die Sourceline 206 (welche auf eine Spannung von Vcc 308 gebracht wurde) von dem in Reihe geschalteten String von Speicherzellen 204 isoliert zu halten. Nach einer ausgewählten Zeitdauer 314 wird eine hohe Gate-Programmierspannung von 18 V 318 auf das Steuergate der ausgewählten Floating-Gate-Zelle 202 an ihre Wordline 320, 212 angelegt, während eine Durchleitungsspannung von 10 V 316 an die Steuergates der nicht ausgewählten Floating-Gate 202 des in Reihe geschalteten Strings 204 angelegt wird. Das Spannungsdifferential zwischen der 18 V Gate-Programmierspannung 318 an dem Steuergate der ausgewählten Speicherzelle 202 und der 0 V Programmierspannung 304 bzw. der 4,5 V Programmier-Unterdrückungsspannung 306 an der Bitline 302, 208 programmiert bzw. unterdrückt die Programmierung des Floating-Gates der ausgewählten Speicherzelle 202. Beim Programmieren lädt die 4,5 V Bitline-Spannung Träger in dem Kanal des in Reihe geschalteten Strings von Floating-Gate-Speicherzellen 204 vor, worauf dann die 18 V Gate-Programmierspannung 318 an das Steuergate der ausgewählten Speicherzelle 202 angelegt wird, was das Senken-Auswahlgate 212 ausschaltet und die Ladung in dem Kanal einfängt. Die eingefangene Ladung ist kapazitiv aufwärts durch die 18 V Gate-Programmierspannung 318 an dem Steuergate der ausgewählte Speicherzelle 202 gekoppelt, was das Programmierspannungsdifferential zwischen den Trägern des Kanals und der 18 V Gate-Programmierspannung 318 vermindert. Eine 0 V Bitline-Spannung erlaubt es dem Senken-Auswahlgate 212, in einem angeschalteten Zustand zu bleiben, der den Kanal des in Reihe geschalteten Strings von Floating-Gate-Speicherzellen 204 mit den an die Bitline angelegten 0 V verbindet. Dieses klemmt den Kanal an 0 V an, um das Programmierspannungsdifferential zwischen dem Kanal des in Reihe geschalteten Strings von Floating-Gate-Speicherzellen 204 und der 18 V Gate-Programmierspannung 318 zu halten, um Träger in das isolierte Floating-Gate zu tunneln.
Bei einem Flash-Speicher mit NAND-Architektur ist ein anderer Ansatz der Boosted-Sourceline-Programmierprozeß, der durch Plazieren einer Vorladungsspannung an der mit den in Reihe geschalteten Strings verbundenen Sourceline ausgeführt wird. Die Quellensteuergates sind auch angeschaltet, um die Spannung mit dem in Reihe geschalteten Strings zu verbinden. Zusätzlich wird, wie gewünscht, eine "Programmier"-Spannung oder eine "Programmier-Unterdrückungs"-Spannung an die mit den in Reihe geschalteten Strings, die die Floating-Gate-Speicherzellen, die programmiert werden sollen, enthalten, verbundenen Bitlines gelegt, die jedoch nicht mit den in Reihe geschalteten ausgewählten Strings verbunden sind. Während die Vorladungsspannung an der verbundenen Sourceline zur Verfügung steht, wird eine hohe Gate-Programmierspannung an den Wordlines der ausgewählten Floating-Gate-Speicherzellen angelegt und eine hohe Durchleitungsspannung wird an den Wordlines der nicht ausgewählten Floating-Gate-Speicherzellen der in Reihe geschalteten Strings angelegt. Dies schaltet die Floating-Gate-Transistor-Speicherzellen der Strings an und etabliert in ihnen bzw. lädt vor einen Kanal von Trägern (typischerweise Elektronen bei NMOS-Floating-Gate-Transistoren). Sobald der Kanal in den ausgewählten in Reihe geschalteten Strings vorgeladen ist, werden die Quellen-Steuergates ausgeschaltet, was die Vorladungsspannung von den in Reihe geschalteten Strings trennt. Die Senken-Auswahlgates werden dann angeschaltet, was es der Programmierspannung oder der Programmierunterdrückungsspannung erlaubt, mit den ausgewählten in Reihe geschalteten Strings über die Bitlines verbunden zu werden. Die Gate-Programmierspannung an den ausgewählten Speicherquellen programmiert sie dann entweder in einem programmierten Zustand oder in einem unterdrückten Zustand (logische "0" oder logische "1"), abhängig von der an die verbundenen Bitlines angelegten zugeordneten Programmier-/Programmierunterdrückungsspannung.
4 zeigt Wellenformen eines Floating-Gate-Speicherstrings mit NAND-Flash-Architektur bei einer Boosted-Sourceline-Programmieroperation gemäß dem Stand der Technik mit Programmier- und Programmier-Unterdrückungs-Spannungen. In 4 ist der String 204 von einer Reihe von Floating-Gates mit NAND-Architektur mittels einer 4,5 V Spannung 402 an der Sourceline 206 vorgeladen, die mit den in Reihe geschalteten Strings 204 über die Quellen-Steuergates 216 verbunden ist, welche von einer 4,5 V Spannung 406 angeschaltet sind, die an die Quellen-Auswahlgate-Steuerleitung 402, 218 angelegt ist. Zur selben Zeit wird je nach Wunsch eine "Programmier"-Spannung von 0 V 408 oder eine "Programmier-Unterdrückungs"-Spannung von 0,5 V 410 an die Bitlines 208 angelegt, die mit den in Reihe geschalteten Strings 204 verbunden sind, die die zu programmierenden Floating-Gate-Speicherzellen 202 enthalten. Die Programmier- 408 oder Programmier-Unterdrückungs-Spannung 410 sind jedoch von den ausgewählten in Reihe geschalteten Strings 204 durch die Senken-Steuergates 216 isoliert, welche durch 0 V 414 ausgeschaltet sind, wobei die 0 V an der Senken-Auswahlgate-Steuerleitung 412, 214 angelegt sind. Während eine Vorladungsspannung von 4,5 V 204 an der verbundenen Sourceline 206 zur Verfügung steht, ist eine hohe Gate-Programmierspannung von 18 V 420 an den Wordlines 416, 210 der ausgewählten Floating-Gate-Speicherzellen 202 angelegt, und eine hohe Durchleitungsspannung 418 ist an dem Wordlines 216, 210 der nicht ausgewählten Floating-Gate-Speicherzellen 202 der in Reihe geschalteten Strings 204 angelegt. Dies schaltet die NMOS-Floating-Gate-Transistor-Speicherzellen 202 der Strings 204 an und etabliert/lädt vor in ihnen einen Kanal von Elektronen. Sobald der Kanal in den ausgewählten in Reihe geschalteten Strings 204 vorgeladen ist, werden die Quellen-Steuergates 216 dadurch ausgeschaltet, daß 0 V 422 an die Quellen-Auswahlgate-Steuerleitung 404, 218 angelegt werden, was die Vorladungsspannung von 4,5 V 402 der Sourceline 206 von den in Reihe geschalteten Strings 204 trennt. Eine Spannung von 0,7 V 424 nahe der Grenzspannung (mit der Annahme eines 0,6 V Schwellwert-Senken-Auswahlgate-Transistors) wird dann auf die Senken-Auswahlgate-Steuerleitung 412, 214 angelegt. Falls die angelegte Bitline-Spannung 208 die Programmierspannung von 0 V ist, schaltet das Senken-Auswahlgate 202 an und arretiert den Kanal des Reihenstrings von Floating-Gate-Speicherzellen 204 auf 0 V 408. Alternativ bleibt, wenn die angelegte Bitline-Spannung die Programmier-Unterdrückungsspannung von 0,5 V 410 ist, das Senken-Auswahlgate 212 ausgeschaltet und die Trägerladung in dem Kanal bleibt gefangen und ist kapazitiv aufwärts gekoppelt durch die angelegte Gate-Programmierspannung 420, 418. Die hohe Gate-Programmierspannung von 18 V 420 an den ausgewählten Speicherzellen 202 programmiert die Speicherzellen 202 entweder in einen programmierten Zustand oder einen unterdrückten Zustand (logische "0" oder logische "1"), abhängig von der verbundenen Programmierspannung 408 bzw. der Programmier-Unterdrückungsspannung 410, die an die Bitline 208 angelegt ist.
Es sei bemerkt, daß andere Programmierspannungsniveaus, Reihenfolgen und Optimierungen für die Programmierverfahren von NAND-Flash-Architekturen mit Boosted-Bitline und Boosted-Sourceline möglich sind.
Ausführungsformen der vorliegenden Erfindung verwenden das Boosted-Substratwannen- oder Boosted-Substrat-Programmieren (hierin als Boosted-Wannen-Programmieren bezeichnet), um den Kanal der ausgewählten in Reihe geschalteten Strings von Floating-Gate-Speicherzellen vorzuladen und die ausgewählten Speicherzellen mit einer Gate-Programmierspannung zu programmieren, die an die Gates der ausgewählten Speicherzellen angelegt sind, um Träger zu tunneln. Beim Boosted-Wannen-Programmieren wird das Substrat oder die Substrat-"Wanne" (hierin als "Wanne" bezeichnet) auf ein angehobenes Spannungsniveau angehoben, um stabil und gleichförmig die Kanäle und die Senkenknoten und Quellenknoten der Floating-Gate-Transistor-Speicherzellen jedes in Reihe geschalteten Strings mit Trägern vorzuladen. Die Träger sind mit den Kanälen der in Reihe geschalteten Strings über die intrinsische Diode gekoppelt, die zwischen der Quelle, der Senke und dem Kanal jeder Floating-Gate-Transistor-Speicherzelle und der Substratwanne gebildet ist. Eine hohe Durchleitungsspannung wird dann auf die Gates der nicht-ausgewählten Floating-Gate-Speicherzellen angewandt, und eine hohe Gate-Programmierspannung wird auf die ausgewählten Speicherzellen angewandt, was es den ausgewählten Speicherzellen ermöglicht, in Übereinstimmung mit einer an die Bitlines angelegten Programmier- oder Programmier-Unterdrückungs-Spannung programmiert zu werden.
Dieses Vorladen der Kanäle der Substratwanne bei dem Boosted-Wannen-Programmieren erlaubt es, niedrigere Spannungen bei den Bitline-Schaltkreisen, den Sourceline-Schaltkreisen, den Decodern, den Leseverstärkern und Treibern des Floating-Gate-Speicherfeldes zu verwenden. Die niedrigeren Betriebsspannungen dieser Schaltkreise erlauben es, kleinere Schaltkreise und niedrigere Vorrichtungseigenschaftsgrößen bei diesen Vorrichtungen zu verwenden, was es wiederum ermöglicht, kleinere Flash-/Floating-Gate-Speicherfelder zu entwerfen. Das Boosted-Wannen-Programmieren erlaubt auch die Wiederverwendung der Hochspannungsschaltkreise bei dem Substrat bzw. der Substratwanne, die für das Blocklöschen der Löschblocks des Floating-Gate-Speicherfeldes mit NAND-Architektur verwendet werden. Zusätzlich erlaubt das Boosted-Wannen-Programmieren eine genauere Steuerung der Vorladungsspannung als dies bei Boosted-Bitline- oder Boosted-Sourceline-Programmierverfahren möglich ist, die komplexere Schaltkreispfade und verschiedene dazwischen liegende Schaltkreisknoten besitzen. Aufgrund der reduzierten Komplexität der dazwischen liegenden Schaltkreise kann die Wannenspannung auch leichter und gleichförmiger zum Programmieren und minien Stören optimiert werden. Der Ansatz des Boosted-Wannen-Programmierens ermöglicht auch einen gleichförmigeren und stabilen Kanal in den Strings von Floating-Gate-Speicherzellen, unabhängig von deren individuellen Programmzuständen, was eine bessere Steuerung und höhere Präzision der Programmieroperation erlaubt.
Beim Programmieren eines Flashspeichers mit NAND-Architektur mittels eines Boosted-Wannen-Programmieransatzes wird die Substratwanne 252 auf ein ausgewähltes Vorladungsspannungsniveau angehoben. Zur gleichen Zeit wird eine Spannung eines ähnlichen Niveaus an die Bitlines 208 und die Sourcelines 206 angelegt, die mit den ausgewählten in Reihe geschalteten Strings von Floating-Gate-Speicherzellen 204 verbunden sind. Alternativ können die Bitline 208 und die Sourceline 206 auch in einen Modus hoher Impedanz (Hi Z) gebracht werden, wobei ihnen erlaubt wird, mit der angehobenen Spannung der Substratwanne 252 aufwärts zu floaten, anstatt mit einer separaten Spannung betrieben zu werden. Die ausgewählte Vorladungsspannung, die an die Substratwanne 252 angelegt ist, fließt durch die intrinsischen (nicht gezeigten) Dioden, die in jedem Floating-Gate-Transistor 202 von der Verbindung der Quellen- und Senken-N+-Diffusionen und der P-dotierten Substratwanne 252 gebildet sind. Die Spannung, die an jedem Floating-Gate-Transistor 202 anliegt (die Vorladungsspannung der Substratwanne 252 abzüglich eines Diodenverlustes), lädt einen Kanal von Trägern in dem Floating-Gate-Transistor 202 vor. Ein Teil dieser Kanalspannung (der Vorladungsspannung) abzüglich eines Diodenverlustes wird von der kapazitiven Kopplung beeinflußt und wird durch das Kopplungsverhältnis des Kanals mit der Gesamtkapazität aufgrund des Abnutzungsbereiches der intrinsischen Diode, des Steuergates und der Quellen- und Senkenknoten erhalten bleiben, nachdem die Vorladungsspannung von der Substratwanne 252 aufgrund der intrinsischen Dioden entfernt ist.
Nachdem die Kanäle der Floating-Gate-Transistorspeicherzellen der Reihenstrings vorgeladen sind, wird die an die Substratwanne 252 angelegte Spannung erniedrigt. Zur gleichen Zeit wird eine hohe Programmierspannung an die Wordline 210 der ausgewählten Floating-Gate-Speicherzellen 202 angelegt, und eine hohe Durchleitungsspannung wird an die Wordlines 210 der nicht ausgewählten Floating-Gate 202 der in Reihe geschalteten Strings 204 angelegt. Zusätzlich wird, je nach Wunsch, eine "Programmier"-Spannung oder eine "Programmier-Unterdrückungs"-Spannung an die Bitlines 208 angelegt, die mit den in Reihe geschalteten Strings 204 verbunden sind, die die zu programmierenden Floating-Gate-Speicherzellen 202 enthalten. Eine "Programmier"-Bitline-Spannung schaltet das Senken-Auswahlgate 212 an, was den vorgeladenen Kanal der ausgewählten in Reihe geschalteten Strings 204 entlädt und es den ausgewählten Floating-Gate-Speicherzellen 202 ermöglicht, programmiert zu werden. Eine "Programmier-Unterdrückungs"-Bitline-Spannung versetzt das Senken-Auswahlgate 202 in einen ausgeschalteten Zustand und fängt die vorgeladenen Träger in dem Kanal des ausgewählten Reihenstrings von Floating- Gate-Speicherzellen 204 ein, was es ihnen ermöglicht, kapazitiv voltmäßig aufwärts zu koppeln, und was das Programmieren der Speicherzellen 202 des ausgewählten Reihenstrings 204 verhindert. Die Gate-Programmierspannung an den ausgewählten Speicherzellen 202 programmiert dann die ausgewählten Floating-Gate-Speicherzellen 202 des Reihenstrings 204 entweder in einen programmierten Zustand oder in einen Unterdrückten Zustand (logische "0" oder logische "1"), abhängig von der an die verbundenen Bitlines 208 angelegten Programmier- der Programmierunterdrückungsspannung.
Nachdem die Kanäle Floating-Gate-Transistorspeicherzellen der Reihenstrings vorgeladen sind, wird die an die Substratwanne 252 angelegte Spannung erniedrigt. Zur gleichen Zeit wird eine hohe Programmierspannung an der Wordline 210 der ausgewählten Floating-Gate-Speicherzellen 202 angelegt und eine hohe Durchleitungsspannung wird an die Wordlines 210 der nicht ausgewählten Floating-Gates 202 der in Reihe geschalteten Strings 204 angelegt. Zusätzlich wird, je nach Wunsch, eine "Programmier"-Spannung oder eine "Programmier-Unterdrückungs"-Spannung an die Bitlines 208 angelegt, die mit den in Reihe geschalteten Strings 204 verbunden sind, die die zu programmierenden Floating-Gate-Speicherzellen 202 enthalten. Eine "Programmier"-Bitline-Spannung schaltet das Senken-Auswahlgate 212 an, was den vorgeladenen Kanal der ausgewählten in Reihe geschalteten Strings 204 entlädt und es den ausgewählten Floating-Gate-Speicherzellen 202 ermöglicht, programmiert zu werden. Eine "Programmier-Unterdrückungs"-Bitline-Spannung versetzt das Senken-Auswahlgate 202 in einen ausgeschalteten Zustand und fängt die vorgeladenen Träger in dem Kanal des ausgewählten Reihenstrings von Floating-Gate-Speicherzellen 204 ein, was es ihnen ermöglicht, kapazitiv voltmäßig aufwärts zu koppeln, und was das Programmieren der Speicherzellen 202 des ausgewählten Reihenstrings 204 verhindert. Die Gate-Programmierspannung an den ausgewählten Speicherzellen 202 programmiert dann die ausgewählten Floating-Gate-Speicherzellen 202 des Reihenstrings 204 entweder in einen programmierten Zustand oder in einen unterdrückten Zustand (logische "0" oder logische "1"), abhängig von der an die verbundenen Bitlines 208 angelegte Programmier- oder Programmierunterdrückungsspannung.
5 zeigt Wellenformen 500 eines Floating-Gate-Speicherfeldes mit NAND-Flash-Architektur bei einer Boosted-Wannen-Programmieroperation mit Programmier- und Programmierunterdrückungsspannungen. In 5 werden die Reihenstrings 204 von Flaoting-Gate-Zellen 202 mit NAND-Architektur über ihre intrinsischen Dioden der Quellen-/Senkenvertiefung mittels einer 5 V Spannung 502 an der Substratwanne 252 vorgeladen. Zur selben Zeit werden die Bitlines 208 und die Sourceline 206, die mit dem ausgewählten Reihenstrings 204 von Floating-Gate-Speicherzellen 202 verbunden sind, in einen Zustand hoher Impedanz gebracht, was es ihnen erlaubt, der P+-Substratwannen(252)-Vorladungsspannung zu folgen, abzüglich eines Diodenverlustes auf etwa 4,5 V 504, 506. Alternativ kann eine Spannung von 4,5 V 504, 506 an die Bitlines 208 und die Sourceline 206 angelegt werden, die mit den ausgewählten Reihenstrings 204 vom Floating-Gate-Speicherzellen 202 verbunden sind. Das Floaten der nicht angetriebenen oder nur minimal angetriebenen Niedrigspannung-Bitlines 208 und -Sourceline 206 erlaubt die Verwendung von Niedrigspannungsschaltkreisvorrichtungen mit kleineren Vorrichtungseigenschaftsgrößen in der Bitline- und Sourcelineschaltung, der Decoderschaltung und jeder unterstützenden Schaltung.
Wie in 5 gezeigt, werden bei der Boosted-Wannen-Programmieroperation die Senken-Auswahlgates 212 mittels einer 1 V Spannung 508 angeschaltet, die an die Senken-Auswahlgate-Steuerleitung 214 angelegt ist, was es der Bitline-Spannung 504 erlaubt, mit den ausgewählten in Reihe geschalteten Strings 204 über die Bitlines 208 verbunden zu werden. Die Quellen-Auswahlgates 216 werden von einer 0 V 512 ausgeschaltete, die an die Quellen-Auswahlgate-Steuerleitung 218 angelegt wird, was die 4,5 V Spannung 506 der Sourceline 206 von den ausgewählten in Reihe geschalteten Strings 204 isoliert. Alternativ werden die Quellen-Auswahlgates 216, um die Möglichkeit einer Durchschlagsschadens an den Quellen-Auswahlgates 216 zu vermindern, mit einer 1 V Spannung 510 angeschaltet, die an die Quellen-Auswahlgate-Steuerleitung 218 angelegt wird, was es der 4,5 V Spannung 506 erlaubt, mit den ausgewählten in Reihe geschalteten Strings 204 von der Sourceline 206 verbunden zu werden. Die Wordlines 210 der Floating-Gate-Speicherzellen 202 der in Reihe geschalteten Strings 204 wird bei 0 V 522 gehalten oder wird in einen Zustand hoher Impedanz gebracht, und es wird ihr ermöglicht, zu floaten 520. Die 5 V Vorladungsspannung 502, die an die Substratwand 252 angelegt ist, fließt durch die (nicht gezeigten) intrinsischen Dioden, die in jedem Floating-Gate-Transistor 202 zwischen dem Kanal, der Quellenvertiefung, der Senkenvertiefung und der Substratwanne 252 gebildet sind. Die Spannung, die an jedem Floating-Gate-Transistor 202 anliegt (die Vorladungsspannung der Substratwand 252 abzüglich eines Diodenverlustes) lädt einen Kanal von Trägern in den Floating-Gate-Transistor 202 vor. Es sei bemerkt, daß die intrinsischen Dioden des Kanals, der Quelle und der Senke es der Vorladungsspannung und dem erzeugtem Trägerkanal erlauben, in dem Kanal zu bleiben, nachdem die Vorladungsspannung entfernt ist.
Wenn die Vorladungsspannung der Substratwanne 252 von 5 V 502 gesenkt wird und die Substratwanne 252 entlädt 514, wird eine hohe Programmierspannung von 20 V 516 an die Wordlines 210 der ausgewählten Floating-Gate-Speicherzellen 202 angelegt, und eine hohe Durchleitungsspannung von 10 V 518 wird an die Wordlines 210 der nicht ausgewählten Floating-Gate-Speicherzellen 202 des in Reihe geschalteten Strings 204 angelegt, was sie anschaltet. Später oder zur gleichen Zeit wird die gewünschte "Programmier"-Spannung von 0 V 526 oder "Programmier-Unterdrückungs"-Spannung von Vcc 524 an die Bitlines 208 angelegt, die mit den in Reihe geschalteten Strings 204 verbunden sind. Die an die verbundenen Bitlines 208 angelegte Spannung zusammen mit der Gate-Programmierspannung von 20 V 516 fängt die vorgeladenen Träger in dem Kanal der ausgewählten Reihenstrings 204 oder entlädt sie und programmiert so die ausgewählten Floating-Gate-Speicherzellen 202 entweder in einem programmierten Zustand oder einem unterdrückten Zustand (logische "0" oder logische "1").
Es sei bemerkt, daß bei der Ausführungsform der Flash-Speichervorrichtung mit NAND-Architektur der vorliegenden Erfindung, die in 5 gezeigt ist, die 5 V Spannung 502 der Boosted-Wanne kurz nachdem die hohe 10 V Wordline-Spannung 518 und die gateprogrammierende 20 V Wordline-Spannung 516 angelegt wurden, entfernt wird, so daß die Wordline-Spannungen bereits ungefähr 5 V oder 6 V erreicht haben. Dies erlaubt eine bessere Kopplung des vorgeladenen Kanals mit den Programmierspannungen. Es sei jedoch bemerkt, daß das relative Timing der Wordline-Spannungen 516, 518, der Substratwannen-Spannung 502 und der Bitline-Spannungen 524, 526 bei anderen Ausführungsformen der vorliegenden Erfindung variieren können, was verschiedene Optimierungen der Vorladungswerte und Unterdrückungscharakteristiken erlaubt.
Es sei auch bemerkt, daß andere Programmierspannungsniveaus und Sequenzen möglich sind und für die Boosted-Substrat-/-Substratwannen-Flash-Programmierverfahren mit NAND-Architektur und die Feldausführungsformen der vorliegenden Erfindung dank der vorliegenden Offenbarung für die Fachleute offensichtlich sind.
SCHLUSSFOLGERUNG
Ein Boosted-Substratwannen-/-Substrat-Programmierprozeß für Floating-Gate-Speicherzellen wurde beschrieben, der eine Spannung an das Substrat oder die Substrat-"Wanne" eines NAND-Flash-Speicherfeldes anwendet, um einen Kanal von Trägern innerhalb der Floating-Gate-Speicherzelle vorzuladen, bevor eine hohe Programmierspannung an das Gate der ausgewählten Floating-Gate-Speicherzellen angelegt wird und eine Programmier- oder Programmier-Unterdrückungsspannung gekoppelt wird, um die ausgewählte (N) Floating-Gate-Speicherzelle (N) wie gewünscht zu programmieren. Die Verwendung eines Boosted-Wannen-Programmieransatzes vermeidet die Notwendigkeit, daß das Design des Bitline- und/oder Sourceline-Schaltkreises des NAND-Flashfeldes in der Lage sind, hohen Spannungen während des Programmierens von Floating-Gate-Speicherzellen zu widerstehen oder solche Spannungen zu tragen, und erlaubt die Wiederverwendung der mit der Substratwanne verbundenen Blocklöschhochspannungsschaltkreise. Dies erlaubt es, das NAND-Flash-Speicherfeld mit kleineren Schaltkreisdesigns und/oder Bauelementen mit niedrigeren Schaltkreiseigenschaften zu gestalten. Der Boosted-Wannen-Programmieransatz erlaubt auch die Erzeugung eines Vorladungskanals, der leicht einstellbar und von einer gleichförmigeren Natur ist.
Obwohl spezifische Ausführungsformen hier gezeigt und beschrieben wurden, wird von den Fachleuten verstanden werden, daß jede Anordnung, die dazu berechnet ist, dasselbe Ziel zu erreichen, die gezeigten spezifischen Ausführungsformen ersetzen kann. Viele Anpassungen der Erfindung werden dem Fachmann deutlich werden. Demzufolge ist die Anmeldung dazu gedacht, jedwede Anpassungen und Variationen der Erfindung abzudecken. Es ist feststehend beabsichtigt, daß die Erfindung nur durch die nachfolgenden Ansprüche beschränkt ist.

1

Processor: Prozessor
Array Bank: Feldreihe
Sense Amplifiers: Leseverstärker
Column Decode: Spaltendecodierung
Data Buffer: Datenpuffer
Control: Steuerung
Ctl. Reg.: Strg. reg.
Row Decode: Zeilendecodierung
Buffers: Eingabe/Ausgabepuffer

2B

Sub-Tub: Substratwanne

2C

P-doped Tub: P-dotierte Wanne
Deep N-Well: tiefe N-Vertiefung
P-doped Substrate: P-dotiertes Substrat

3

Prior Art: Stand der Technik
selected: ausgewählt
unselected: nicht-ausgewählt
Source-line: Sourceline
Bitline: Bitline
program: Programm

4

Prior Art: Stand der Technik
selected: ausgewählt
unselected: nicht-ausgewählt
Source-line: Sourceline
Bitline: Bitline
program: Programm
the first step: der erste Schritt
the second step: der zweite Schritt

5

Sub-Tub: Substratwanne
Selected: ausgewählt
Unselected: nicht-ausgewählt
Program: Programm
Inhibit: Unterdrücken
Bit line: Bitline

Claims

Verfahren zum Betreiben einer nicht-flüchtigen Speichereinrichtung (200) umfassend: Koppeln einer Vorladungsspannung durch eine Substratwanne (252) mit einer Vielzahl von Kanälen einer Vielzahl von Floating-Gate-Speicherzellen (202), wobei die Vielzahl der Floating-Gate-Speicherzellen (202) in einer Vielzahl von Strings gekoppelt ist, Koppeln einer Gate-Programmierspannung mit dem Gate (278) einer ausgewählten Floating-Gate-Speicherzelle (202) von jedem String einer ausgewählten Anzahl von Strings, und selektives Koppeln einer Programmierspannung oder einer Programmier-Unterdrückungsspannung an einen Kanal von jedem String der ausgewählten Anzahl von Strings.
Verfahren nach Anspruch 1, ferner umfassend Koppeln der Gate-Programmierspannung mit dem Gate (278) der ausgewählten Floating-Gate-Speicherzelle (202) jedes Strings der ausgewählten Anzahl von Strings nach dem Entkoppeln der Vorladungsspannung.
Verfahren nach Anspruch 1, ferner umfassend Koppeln der Gate-Programmierspannung mit dem Gate (278) der ausgewählten Floating-Gate-Speicherzelle (202) jedes Strings der ausgewählten Anzahl von Strings vor dem Entkoppeln der Vorladungsspannung.
Verfahren nach Anspruch 1 oder 3, ferner umfassend Koppeln der Gate-Programmierspannung mit dem Gate (278) der ausgewählten Floating-Gate-Speicherzelle (202) jedes Strings der ausgewählten Anzahl von Strings und Entkoppeln der Vorladungsspannung, wenn die Gate-Programmierspannung ein ausgewähltes Spannungsniveau erreicht hat.
Verfahren nach einem der Ansprüche 1 bis 4, ferner umfassend selektives Koppeln der Programmierspannung oder der Programmier-Unterdrückungsspannung mit dem Kanal jedes Strings der ausgewählten Anzahl von Strings durch einen Senken-Auswahl-Gate-Transistor (212).
Verfahren nach einem der Ansprüche 1 bis 5, ferner umfassend selektives Koppeln der Programmierspannung oder der Programmier-Unterdrückungsspannung mit dem Kanal jedes Strings der ausgewählten Anzahl von Strings, wenn die Gate-Programmierspannung mit dem Gate (278) der ausgewählten Floating-Gate-Speicherzelle (202) jedes Strings der ausgewählten Anzahl von Strings gekoppelt ist.
Verfahren nach einem der Ansprüche 1 bis 6, ferner umfassend selektives Koppeln der Programmierspannung oder der Programmier-Unterdrückungsspannung mit einer Senke einer ersten Floating-Gate-Speicherzelle (202) jedes Strings der ausgewählten Anzahl von Strings.
Speichervorrichtung umfassend: eine Substratwanne (252), eine Floating-Gate-Speicherzelle (202) in Reihe mit wenigstens einer zusätzlichen in der Substratwanne (252) gebildeten Floating-Gate-Speicherzelle (202), einer Wordline (210), die mit einem Gate (278) der Floating-Gate-Speicherzelle (202) gekoppelt ist, einer Bitline (208), die mit einer Senke (282) der Floating-Gate-Speicherzelle (202) gekoppelt ist, und einer Sourceline (206), die mit einer Quelle (284) der Floating-Gate-Speicherzelle (202) gekoppelt ist, wobei die Speichervorrichtung dazu ausgebildet ist, einen Kanal in der Floating-Gate-Speicherzelle (202) mit einer Vorladungsspannung an der Substratwanne (252) vorzuladen und die Floating-Gate-Speicherzelle (202) mit einer Floating-Gate-Programmierspannung an dem Gate (278) und einer Programmierspannung oder einer Programmier-Unterdrückungsspannung, die selektiv mit der Senke (282) gekoppelt wird, zu programmieren.
Speichervorrichtung nach Anspruch 8, wobei die Speichervorrichtung dazu ausgebildet ist, die Vorladungsspannung der Substratwanne (252) vor der Programmierung der Floating-Gate-Speicherzelle (202) durch Durchsetzen der Gate- Programmierspannung an dem Gate (278) und der Programmspannung oder der Programm-Unterdrückungsspannung an der Senke (282) zu entfernen.
Speichervorrichtung nach Anspruch 8, wobei die Speichervorrichtung dazu ausgebildet ist, die Vorladungsspannung der Substratwanne (252) nach Durchsetzung der Gate-Programmierspannung an dem Gate (278) und der Programmierspannung oder der Programmier-Unterdrückungsspannung an der Senke (282) zum Programmieren der Floating-Gate-Speicherzelle (202) zu entfernen.
Speichervorrichtung nach Anspruch 10, wobei die Speichervorrichtung dazu ausgebildet ist, die Vorladungsspannung der Substratwanne (252), nachdem die Gate-Programmierspannung an dem Gate (278) durchgesetzt ist und ein ausgewähltes Spannungsniveau erreicht hat, zu entfernen.
Speichervorrichtung nach einem der Ansprüche 8 bis 11, wobei die Floating-Gate-Speicherzelle (202) eine von einer Vielzahl von in einem Speicherarray (200) angeordneten Floting-Gate-Speicherzellen (202) ist, wobei die Vielzahl der Speicherzellen (202) in einer Vielzahl von Strings von Speicherzellen gekoppelt sind, wobei die Floating-Gate-Speicherzellen (202) in jedem String seriell von der Quelle (284) zur Senke (282) gekoppelt sind, wobei eine Quelle (284) einer ersten Floating-Gate-Speicherzelle (202) jedes Strings mit der Bitline (208) und eine Quelle (284) einer abschließenden Floating-Gate-Speicherzelle (202) jedes Strings mit der Sourceline (206) gekoppelt ist.
Speichervorrichtung nach Anspruch 12, wobei die Senke (282) der ersten Floating-Gate-Speicherzelle (202) jedes Strings von Floating-Gate-Speicherzellen (202) mit einem Senken-Auswahl-Gate-Transistor (212) gekoppelt ist und wobei die Quelle der abschließenden Floating-Gate-Speicherzelle (202) mit einem Quellen-Auswahl-Gate-Transistor (216) gekoppelt ist.
Speichervorrichtung nach einem der Ansprüche 12 bis 13, wobei die Speichervorrichtung dazu ausgebildet ist, einen Kanal in einem ausgewählten String von Floating-Gate-Speicherzellen (202) mit der Vorladungsspannung an der Substratwanne (252) vorzuladen und eine ausgewählte Floating-Gate-Speicherzelle (202) des Strings mit der Gate-Programmierspannung an dem Gate (278) der ausgewählten Floating-Gate-Speicherzelle (202) und einer Programmier-Unterdrückungsspannung, die selektiv mit der Senke (282) der ersten Floating-Gate-Speicherzelle (202) des ausgewählten Strings gekoppelt wird, zu programmieren.
Speichervorrichtung nach einem der Ansprüche 12 bis 14, wobei die Speichervorrichtung dazu ausgebildet ist, eine Durchleitungsspannung mit den nicht-ausgewählten Floating-Gate-Speicherzellen (202) eines ausgewählten Strings von Floating-Gate-Speicherzellen (202) zu koppeln.
System umfassend: einen Host (102), der mit einer Flash-Speichervorrichtung (100) gekoppelt ist, wobei die Flash-Speichervorrichtung (100) umfaßt: ein Speicherarray (200) mit NAND-Architektur, die auf wenigstens einer Substratwanne (252) mit einer Vielzahl von Floating-Gate-Speicherzellen (202), die in Zeilen und Spalten angeordnet und in einer Vielzahl von Strings gekoppelt sind, gebildet ist, einer Vielzahl von Wordlines (210), wobei jede Wordline (210) mit einem oder mehreren Gate/s (278) einer Zeile der Floating-Gate-Speicherzellen (202) gekoppelt ist, einer Vielzahl von Bitlines (208), wobei jede Bitline (208) mit einer Senke (282) einer ersten Floating-Gate-Speicherzelle (202) eines oder mehrerer Strings gekoppelt ist, wenigstens einer Sourceline (206), wobei die wenigstens eine Sourceline (206) mit einer Quelle (284) wenigstens einer Floating-Gate-Speicherzelle (202) eines oder mehrerer Strings gekoppelt ist, wobei die Flash-Speichervorrichtung (100) dazu ausgebildet ist, eine Vorladungsspannung an die wenigstens eine Substratwanne (252) zu koppeln, um einen Kanal in der Vielzahl von Strings von Floating-Gate-Speicherzellen (202) vorzuladen, und wobei die Flash-Speichervorrichtung (100) dazu ausgebildet ist, eine ausgewählte Floating-Gate-Speicherzelle (202) jedes von einer ausgewählten Anzahl von Strings von Floating-Gate-Speicherzellen (202) durch Anlegen einer Gate-Programmierspannung an das Gate (278) der ausgewählten Floating-Gate- Speicherzelle (202) durch die gekoppelte Wordline (210) und durch Anlegen einer ausgewählten Programmierspannung oder einer Programmier-Unterdrückungsspannung durch die gekoppelte Bitline (208) zu programmieren.
System nach Anspruch 16, wobei die Flash-Speichereinrichtung (100) dazu ausgebildet ist, die eingekoppelte Vorladungsspannung der Substratwanne (252) vor dem Programmieren der ausgewählten Floating-Gate-Speicherzelle (202) jedes einer ausgewählten Anzahl von Strings von Floating-Gate-Speicherzellen (202) durch Anlegen einer Gate-Programmierspannung an das Gate (278) der ausgewählten Floating-Gate-Speicherzelle (202) durch die gekoppelte Wordline (210) und durch Anlegen einer ausgewählten Programmierspannung oder einer Programmier-Unterdrückungsspannung durch die gekoppelte Bitline (208) zu entfernen.
System nach Anspruch 16, wobei die Flash-Speichervorrichtung (100) dazu ausgebildet ist, die eingekoppelte Vorladungsspannung der Substratwanne (252) nach dem Anlegen der Gate-Programmierspannung an das Gate (278) der ausgewählten Floating-Gate-Speicherzelle (202) zu entfernen.
System nach Anspruch 18, wobei die Flash-Speichervorrichtung dazu ausgebildet ist, die Vorladungsspannung der Substratwanne (252) zu entfernen, nachdem die Gate-Programmierspannung an das Gate (278) der ausgewählten Floating-Gate-Speicherzelle (202) angelegt wurde und ein vorbestimmtes Spannungsniveau erreicht hat.
System nach einem der Ansprüche 16 bis 19, wobei die Flash-Speichervorrichtung (100) dazu ausgebildet ist, selektiv die Vorladungsspannung der Substratwanne (252) einzustellen.
System nach einem der Ansprüche 16 bis 20, wobei der Host (102) ein Prozessor oder Computersystem ist.