DE60208500T2

DE60208500T2 - Speicheranordnung mit einem zwei Register enthaltenden Seitenpufferspeicher sowie entsprechendes Benutzungsverfahren

Info

Publication number: DE60208500T2
Application number: DE60208500T
Authority: DE
Inventors: Heung-Soo Im
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-07-23
Filing date: 2002-04-26
Publication date: 2006-08-31
Anticipated expiration: 2022-04-27
Also published as: KR20030011234A; TW561488B; DE60208500D1; CN1399279A; CN1241206C; EP1280161A1; US20030016562A1; EP1280161B1; US6671204B2; JP4122185B2; JP2003151291A; KR100476923B1

Description

Hintergrund der Erfindung
1. Bereich der Erfindung
Die vorliegende Erfindung betrifft den Bereich von Halbleiterspeicheranordnungen, und insbesondere eine Flash-Speicheranordnung mit einer Seitenpufferschaltung (Page Buffer Circuit), die zwei Register enthält.
2. Beschreibung des relevanten Standes der Technik
Die jüngsten Trends bei Halbleiterspeichervorrichtungen gehen zu Hochintegration, Hochkapazität und bei hoher Geschwindigkeit betriebenen Funktionssystemen. Diese Trends betreffen sowohl flüchtige Speicher (z. B. DRAM und SRAM) wie nicht flüchtige Speicher (z. B. Flash-Speicher).
Flash-Speicher werden allgemein in Flash-Speicher vom NOR-Typ und Flash-Speicher vom NAND-Typ unterteilt. Die Flash-Speicher vom NOR-Typ werden in Anwendungen eingesetzt, die zum nicht sequentiellen Lesen von Information mit einem geringen Volumen bei einer hohen Geschwindigkeit notwendig sind, während die Flash-Speicher vom NAND-Typ in Anwendungen eingesetzt werden, die zum sequentiellen Lesen von Information notwendig sind.
Flash-Speicheranordnungen verwenden Speicherzellen zum Speichern von Daten. Die Speicherzellen enthalten Zellentransistoren. Jeder Zellentransistor weist eine Steuerelektrode und ein Puffergate auf. Da die Flash-Speicheranordnung Information unter Verwendung des Tunnelns durch einen Isolierfilm speichert, dauert es einige Zeit, bis Information gespeichert ist.
Um Information von großem Volumen in kurzer Zeit zu speichern, verwendet der Flash-Speicher vom NAND-Typ ein Register, das auch als Seitenpufferschaltung bekannt ist. Große Datenvolumen werden von außen zugeführt, damit sie in der Speicherregion schnell gespeichert werden können. Sie werden zunächst im Register gespeichert und daraus in die Speicherzellen.
Im Falle eines herkömmlichen Flash-Speichers vom NAND-Typ übersteigt der Umfang einer Datenseite 512 Bytes nicht. Wenn angenommen wird, dass eine Programmdauer (oder Informationsspeicherdauer) eines Flash-Speichers vom NAND-Typ ungefähr 200 bis 500 Mikrosekunden beträgt und 1 Byte Daten von außen in einer Zeit von 100 Nanosekunden auf die Seitenpufferschaltung geladen wird, dauert es ungefähr 50 Mikrosekunden, bis 512 Byte Information in der Seitenpufferschaltung geladen sind.
1 zeigt ein spezifisches Beispiel aus dem Stand der Technik. 1 des vorliegenden Dokuments ist aus USA-Patent Nr. 5,831,900 entnommen (7 in dieser Schrift). Es wurden für die vorliegende Diskussion weitere Bezugszeichen hinzugefügt.
Die Vorrichtung von 1 lehrt, dass Daten auf einen Latch (Signalspeicher) 30 von einer Datenleitung IO geladen werden, nachdem Seitenpuffer (Page-Buffers) 20-i durch umgebende Schaltung zurückgesetzt sind. Die in den Latch geladenen Daten werden durch einen Transistor Q4 (oft durch Empfangen eines geeigneten Programmbefehlssignals) auf Speicherzellen 2-1, 2-2, 2-3 programmiert. Dieses Programmierverfahren wird normalerweise verwendet, um NAND-Flash-Speicher zu programmieren.
Diese Verfahrensweise zeigt jedoch eine Einschränkung. Bei dieser Programmfunktion muss, wenn Daten in Latch 30 geladen werden sollen, gewartet werden, bis die Daten, die zuvor geladen wurden, die Programmierung im vorhergehenden Programmzyklus beendet haben. Wie oben beschrieben schreitet Datenladung zum Latch 30 in Byteeinheiten (z. B. 8 Bit) voran. Daher dauert es lange, bis Daten auf eine Seite von bis zu 2048 Bytes geladen sind. Dies liegt daran, dass Latch 30 weiter Daten speichert, bis die Information des Registers in den geeigneten entsprechenden Speicherzellen gespeichert sind.
Ein weiteres Problem im Stand der Technik ist das Rückkopierproblem. Manchmal muss ein Kopiervorgang von einer ersten Seite zu einer zweiten Seite von Daten durchgeführt werden. Wenn gewünscht ist, dass der Kopiervorgang durchgeführt wird, nachdem die Daten der Speicherzellen in der ersten Seite zur Latchschaltung 30 durch Transistor Q7 geführt werden, dann werden die Latchdaten durch den Transistor Q4 auf die zweite Seite programmiert. In diesem Fall werden, wegen der Latchschaltung, auf die zweite Seite kopierte programmierte Daten umgekehrt. Mit anderen Worten, 1 wurde 0 und 0 wurde 1. Dieses Problem wird im Stand der Technik dadurch angesprochen, dass Flag-Zellen an der Speicherzellenanordnung vorgesehen werden, und ihr Wert in Abhängigkeit davon, ob Daten invertiert wurden oder nicht, fortgeschrieben werden.
2 zeigt ein spezifisches Beispiel dieses Problems im Stand der Technik. 2 der vorliegenden Schrift ist aus USA-Patent Nr. 5,996,041 entnommen (8 und 9 in dieser Schrift). Es wurden für die vorliegende Diskussion weitere Bezugszeichen hinzugefügt.
In 2 sind Rückkopierfunktionen gezeigt. Daten einer ersten Seite in der Speicherzellenanordnung werden in einen Seitenpuffer geladen. Danach werden die Daten auf eine andere Stelle in der Anordnung ko piert, aber in invertierter Form. Das Bit rechts ist die Flag-Zelle, um anzuzeigen, dass diese Daten in invertierter Form vorliegen.
Der Stand der Technik ist darin beschränkt, wie groß Speichervorrichtungen werden können. Wenn zum Beispiel angenommen wird, dass die Seitenpufferschaltung vorübergehend 2048 Byte Information speichern kann, dauert es etwa 200 Mikrosekunden, um die 2048 Byte Information zu laden, wenn 1 Byte Information auf einer Seitenpufferschaltung in einer Zeit von 100 Nanosekunden geladen wird. Deshalb ist die Ladedauer nahezu gleich der Informationsspeicherdauer (oder Programmierdauer) von 200 bis 500 Mikrosekunden. Dementsprechend wird die Informationsspeichercharakteristik des Flash-Speichers vom NAND-Typ von der Ladedauer stark beeinflusst.
Das europäische Patent 840 326 beschreibt ein EEPROM für Mehrwertspeicherung mit den Merkmalen des Oberbegriffs von Anspruch 1.
US-Patent US 5671178 beschreibt ein Fehler-Prüfverfahren für nicht flüchtige Speichervorrichtungen mit den Merkmalen des Oberbegriffs von Anspruch 1.
Mit zunehmender Integration von Flash-Speichern vom NAND-Typ müssen, im Vergleich zum herkömmlichen Flash-Speicher, Daten in immer größerem Volumen verarbeitet werden. Und sie müssen ohne Beeinträchtigung der Informationsspeichercharakteristik verarbeitet werden.
Kurze Zusammenfassung der Erfindung
Ausführungsformen der vorliegenden Erfindung sind zum Lösen dieser Probleme und Einschränkungen des Standes der Technik angegeben.
Gemäß einem ersten Aspekt der Erfindung wird eine nicht flüchtige Speicherzellenanordnung gemäß Anspruch 1 zur Verfügung gestellt. Bevorzugte Merkmale dieses Aspekts der Erfindung sind in den Ansprüchen 2 bis 7 angegeben.
Ausführungsformen der Erfindung erlauben wesentlich schnelleres Speichern von Daten und vorteilhafteres Zurückkopieren als beim Stand der Technik. Dementsprechend weist ein Speicher gemäß der Erfindung erhöhte Leistungsfähigkeit auf.
Die Erfindung wird leichter ersichtlich aus der folgenden ausführlichen Beschreibung, die mit Bezug zu den Zeichnungen erfolgt, in denen: Kurze Beschreibung der Zeichnungen
1 ein Diagramm einer Speichervorrichtung mit einem Seitenpuffer aus dem Stand der Technik zeigt.
2 eine Darstellung eines Rückkopiervorgangs im Stand der Technik zeigt und des notwendigen Flag-Bit, weil die Daten invertiert werden.
3 ein Blockdiagramm einer Halbleiterspeichervorrichtung ist, die gemäß einer Ausführungsform der Erfindung gebildet ist.
4 ein Diagramm einer Anordnung des Speichers von 3 zeigt.
5 ein detailliertes Schaltdiagramm eines Seitenregisters und einer Y-Gateschaltung der Vorrichtung von 3 zeigt.
6 ein Fliessbild zur Erläuterung eines Programmierverfahrens gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
7 ein Zeitdiagramm von Signalbefehlen zur Ausführung des Verfahrens von 6 ist.
8 eine Abbildung des Datenstroms in der Schaltung von 5 zeigt, während Signalbefehle von 7 aufgebracht werden.
9 ein Zeitdiagramm von Signalbefehlen zur Ausführung eines Leseverfahrens in der Vorrichtung von 3 zeigt.
10 eine Abbildung des Datenstroms in der Schaltung von 5 zeigt, während Signalbefehle von 9 aufgebracht werden.
11 ein Fliessbild zur Erläuterung eines Rückkopierverfahrens gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
12 ein Zeitdiagramm von Signalbefehlen zur Ausführung eines Rückkopierverfahrens gemäß einer Ausführungsform der vorliegenden Erfindung in der Vorrichtung von 3 zeigt.
13 eine Abbildung von Daten ist, die von Speicherzellen in einen Seitenpuffer übertragen sind, indem Signalbefehle eines ersten Teils von 12 befolgt werden.
14 eine Abbildung von Daten ist, die von einem Seitenpuffer in Speicherzellen übertragen sind, indem Signalbefehle eines zweiten Teils von 12 befolgt werden.
15 ein Fliessbild zur Erläuterung eines Löschverfahrens gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
16 ein Taktdiagramm von Signalbefehlen zur Ausführung eines Löschverfahrens in der Vorrichtung von 3 ist.
17 eine Abbildung des Stroms von Daten in der Schaltung von 5 ist, während die Signalbefehle von 16 aufgebracht werden.
18 eine Abbildung ist, wie große Speichervolumen gezählt werden, für zwei alternative Speichervorrichtungskonstruktionen.
19 eine Tabelle ist, die verschiedene Konstruktionsvarianten für Speichervorrichtungen darstellt, darunter die beiden von 18.
20 ein Blockdiagramm ist, das die Anordnung von 1 Block darstellt.
21 ein Diagramm ist, das eine Zeitsequenz darstellt, wie Daten gemäß der vorliegenden Erfindung geladen werden, um höhere Kapazität zu erreichen.
Ausführliche Beschreibung der bevorzugten Ausführungsform(en)
Wie erwähnt stellt die vorliegende Erfindung Halbleiterspeichervorrichtungen zur Verfügung und Verfahren zu deren Anwendung. Die Erfindung wird nun ausführlicher beschrieben.
Mit Bezug zu 3 wird eine Speichervorrichtung 100 beschrieben, die gemäß der Erfindung ausgebildet ist. Die Speichervorrichtung 100 kann ein NAND-Flash-Speicher sein. Die Speichervorrichtung 100 weist eine Anordnung 110 von Speicherzellen auf, um Daten zu speichern, ein Seitenregister (Page-Register) und einen Leseverstärkerblock (S/A, Sense Amplifier) 120 und eine Y-Gateschaltung 130 zum Leiten von in einer Gruppe von Speicherzellen gespeicherten Daten. Das Seitenregister und der S/A-Block 120 sind zwischen der Speicherzellenanordnung 110 und der Y-Gateschaltung 130 gekoppelt.
Das Seitenregister und der S/A-Block 120 beinhalten einen Seitenpuffer 122. Der Seitenpuffer beinhaltet zwei Register gemäß der Erfindung, wie unten ausführlicher beschrieben wird.
Die Vorrichtung 100 beinhaltet auch zusätzliche Komponenten wie X-Pufferlatches und Decoder, Y-Pufferlatches und Decoder, ein Befehlsregister, eine Steuerlogik und Hochspannungsgenerator und Globalpuffer. Sie tauschen Daten, Adressen und Befehlssignale aus, wie gezeigt und wie es aus dem Folgenden verständlich wird.
Mit Bezug zu 4 ist eine Abtastanordnung für die Anordnung 110 der Speicherzellen gezeigt. Es sind viele Bitleitungen gezeigt, die abwechselnd als BLe, BLo bezeichnet sind, „e" kann für „gerade" und „o" für „ungerade" stehen. Viele Speicherzellen (M1, M2, ..., Mm) sind mit jeder Bitleitung verbunden.
Eine Gruppe von Speicherzellen (z. B. M1) werden von einer einzigen Wortleitung (z. B. WL1) gesteuert. Die Zellen in der Gruppe werden in dieser Beschreibung als Seiteneinheit (Page-Einheit) bezeichnet.
Mit Bezug zu 5 werden Seitenregister und S/A-Block 120 und Y-Gateschaltung 130 ausführlicher beschrieben.
Die Y-Gateschaltung 130 liegt zwischen dem Seitenregister und S/A-Block 120 und einer Datenleitung 131. Die Datenleitung 131 kann für Bits D0–D7 vorgesehen sein.
Die Y-Gateschaltung 130 ist aus zwei NMOS-Transistoren 132 und 133 gebildet. Die Transistoren 132 und 133 werden von Signalen YA, YB gesteuert. Die Signale YA, YB können aus Information aus einer Spaltenadresse gewonnen sein.
Das Seitenregister und S/A-Block 120 beinhalten einen einzelnen Seitenpuffer 122, der eine Leseleitung 125 aufweist, die einen Messknoten E (Leseknoten) beinhaltet. Eine oder mehrere Bitleitungen können mit dem Seitenspeicher 122 am Knoten E verbunden sein. Im Beispiel von 5 sind zwei Bitleitungen BL3, BLo mit dem Knoten E verbunden.
Ein Transistor 141 weist eine mit einer entsprechenden Bitleitung BLe verbundene Source auf, einen Drain, der mit einem Knoten verbunden ist zum Bereitstellen von Signal VIRPWR und ein Gate, das so angeschlossen ist, dass es das Gatesteuersignal VBLe empfängt.
Ein Transistor 142 weist eine mit einer Bitleitung BLo verbundene Source auf, einen Drain, der mit einem Knoten verbunden ist zum Bereitstellen von Signal VIRPWR und ein Gate, das so angeschlossen ist, dass es das Gatesteuersignal VBLo empfängt.
Der Knoten, der Signal VIRPWR bereitstellt, wird entweder an einer ersten oder einer zweiten Speisespannung geladen. Dementsprechend bringen die Transistoren 141 und 142 in Reaktion auf Gatesteuersignale VBLe und VBLo, die erste oder zweite Speisespannung auf die Bitleitungen BLe und BLo auf.
Außerdem verbindet ein NMOS-Transistor 143 die Bitleitung BLe mit Knoten E in Reaktion auf ein BLSHFe-Signal. Dazu verbindet ein NMOS-Transistor 144 die Bitleitung BLo mit Knoten E in Reaktion auf ein BLSHFo-Signal.
Der Seitenspeicher 122 ist daher mit den Bitleitungen BLe, BLo durch Knoten E der Leseleitung 125 gekoppelt. Ein PMOS-Transistor 148 führt bei einem Lesevorgang Strom zu den Bitleitungen BLe, BLo über die Leseleitung 125. Der PMOS-Transistor 148 ist zwischen einer Energiezufuhrspannung und die Leseleitung angeschlossen und schaltet entsprechend einem Steuersignal PLOAD an/aus.
Es ist von Bedeutung, dass der Seitenpuffer 122 zwei Register 150, 170 aufweist. Der Stand der Technik sieht nur ein solches Register vor. Beide sind mit der Leseleitung 125 verbunden.
Ein zweites Register 150 ist auch als Hauptregister 150 bekannt. Das Hauptregister 150 beinhaltet zwei NMOS-Transistoren 151, 152, zwei Inverter 153, 154 und einen PMOS-Transistor 155. Die Daten sind in einem Hauptlatch 156 gespeichert, gebildet von Invertern 153, 154. Der PMOS-Transistor 155 bildet eine Vorladungsschaltung für den Hauptlatch 156.
Ein erstes Register 170 wird auch Hilfsregister 170 genannt. Das Hilfsregister 170 beihaltet zwei NMOS-Transistoren 171, 172, zwei Inverter 173, 174 und einen PMOS-Transistor 175. Die Daten sind in einem Hilfslatch 176 gespeichert, gebildet von Invertern 173, 174. Der PMOS-Transistor 175 bildet eine Vorladungsschaltung für den Hilfslatch 176.
Das duale Register (gebildet aus den beiden Registern 150, 170) des Seitenpuffers 122 der vorliegenden Erfindung erreicht viele Vorteile. Es werden Funktionen besser ausgeführt als im Stand der Technik, was die zunehmende Größe der Seitenpufferschaltung rechtfertigt.
Eine zusätzliche Struktur ist vorgesehen, um Datenaustausch zwischen den beiden Seitenpufferregistern 150, 170, Speicherzellenanordnung 110 und Y-Gateschaltung 130 zu erleichtern und zu steuern.
Ein NMOS-Transistor 181 gesteuert durch ein Steuersignal PDUMP wird angeschaltet, um Daten zwischen Hilfsregister 170 und Hauptregister 150 zu übertragen. Alternativ wird er abgeschaltet, um das Hilfsregister 170 elektrisch vom Hauptregister 150 zu isolieren. Diese Übertragung wird mit Vorteil über die Leseleitung 125 durchgeführt. Der NMOS-Transistor 181 ist auch als Isolationsschalter bekannt.
NMOS-Transistoren 182, 183 erreichen Informationsspeicherung im Hilfsregister 170. Dies wird in Reaktion auf von außen eingegebene Signale D1 bzw. nD1 durchgeführt.
Ein NMOS-Transistor 184 verbindet oder trennt das Hauptregister 150 mit einer ausgewählten der Bitleitungen BLe, BLo. Dies wird durchgeführt, wenn zu programmierende Information zu einer ausgewählten der Bitleitungen vom Hauptregister 150 übertragen wird.
Ein NMOS-Transistor 185 wird von einem Steuersignal PBDO gesteuert. Der Transistor 185 gibt über die ausgewählte Bitleitung ausgelesene Information nach außerhalb des Seitenpuffers 122 in einem ausgewählten Zeitintervall.
Ein Transistor 186 ist bereit zum Prüfen des Programmzustands und ergibt Programmprüfinformation an einem Knoten B des Hauptregisters 150.
Nun werden Verfahren der Erfindung beschrieben.
Mit Bezug zu 6, 7, 8 und auch 4 werden Programmierverfahren gemäß der Erfindung beschrieben. Programmierung erfolgt, wo Daten in die Speicherzellen einer Vorrichtung von außerhalb der Vorrichtung eingegeben werden.
In 6 wird ein Fliessbild 600 verwendet, um ein Programmierverfahren gemäß einer Ausführungsform der Erfindung zu erläutern. Das Verfahren des Fliessbildes 600 kann auch von der Schaltung 100 von 3 praktiziert werden.
Gemäß einer Box 610 werden erste externe Daten durch eine Y-Gateschaltung geführt, wie der Schaltung 130. Die ersten externen Daten werden zu einem Seitenpuffer geführt, wie dem Seitenpuffer 122. Es können einzelne Daten oder viele Daten sein. Es kann sogar eine ganze Seite von Daten sein.
Gemäß einer nächsten Box 620 werden die bei Box 610 geführten ersten Daten in einem ersten Register eines Seitenpuffers gespeichert. Das erste Register kann ein Hilfsregister 170 sein.
Gemäß einer optionalen nächsten Box 630 kann ein Schalter aktiviert werden, um das erste Register mit einem zweiten Register zu verbinden. Das zweite Register kann das Hauptregister 150 sein. Der Schalter kann ein NMOS-Transistor 181 sein, der vom Steuersignal PDUMP gesteuert wird.
Gemäß einer nächsten Box 640 werden die im ersten Register gespeicherten Daten im zweiten Register gespeichert.
Gemäß einer optionalen nächsten Box 650 kann der Schalter aktiviert werden, um das erste Register vom zweiten Register zu isolieren.
Gemäß einer nächsten Box 660 werden die ersten Daten, die im zweiten Register gespeichert sind, in einer Zelle einer Speicherzellenanordnung gespeichert, was auch Programmieren genannt wird. Gleichlaufend werden zweite externe Daten am ersten Register empfangen und darin gespeichert. Deshalb kann ein Informationsspeichervorgang ausgeführt werden, ohne die Informationsladezeit zu erhöhen.
In der Ausführungsform von 3 wird die Box 660 mit gleichlaufender Funktion durch die Isolation des ersten Registers und des zweiten Registers ermöglicht. Es sind auch andere Verfahren möglich.
Mit Bezug zu 7 und 8 wird ein Programmierverfahren der Erfindung ausführlicher beschrieben. 7 zeigt Befehlssignale, die auf die Schaltung von 5 aufgegeben werden können. Die horizontale Achse ist in 9 Zeitsegmente unterteilt, die entsprechend 1, 2, ... 9 markiert sind.
8 zeigt, wie Daten in der Schaltung von 5 übertragen werden, was aus dem Aufgeben der Befehlssignale von 7 folgt. 8 sollte zusammen mit 7 betrachtet werden, wobei die selben Zeitsegmente wie in 7 verwendet werden.
In einem ersten Schritt (Zeitsegment 1) wird eine Datenleitung 131 zu einer Erdspannung geführt und Transistor 175 wird vom PBSET-Signal angeschaltet. Dies ist auch als Seitenpuffereinstellung für die erste Seite bekannt.
Danach (Zeitsegment 2) ist ein Knoten D des Hilfslatch 176 in aktivem Zustand und NMOS-Transistoren 132 und 133 sind angeschaltet. Daten „0" oder „1" in der Datenleitung werden auf diese Weise im Hilfslatch 176 gespeichert, indem Phasen von DI und nDI-Signalen aufgebracht werden. Dies ist auch als Datenladen der ersten Seite bekannt und entspricht frei der oben beschriebenen Box 610.
Dann (Zeitsegment 3) werden die gespeicherten Daten vom Hilfsregister 170 zur Leseleitung 125 übertragen. Dies wird erreicht durch Überleitung von Steuersignal PDUMP in einen logischen Aktivzustand. Vor dem Übertragen von Daten zum Hauptregister 150 werden Leseleitung 125 und Knoten A des Latch 156 vom Transistor 148 bzw. 155 vorgeladen.
Danach (Zeitsegment 4) werden die Signale genullt. Der Prozess wird auch HV-Freigabe genannt.
Dann (Zeitsegment 5) wird die geeignete der Bitleitungen BLe, BLo durch Vorladen eingestellt.
Dann (Zeitsegmente 6 und 7) laufen zwei Tätigkeiten gleichzeitig ab, die der Box 660 oben entsprechen. Die zu programmierenden Daten werden vom Hauptregister 150 zur ausgewählten Bitleitung BLe übertragen, indem das BLSLT-Signal aktiviert wird, und von dort aus zur Speicherzelle. Außerdem werden die nächsten zu programmierenden Daten im Hilfsregister 170 von außerhalb der Speichervorrichtung gespeichert (geladen).
Allgemein wird der Datenladevorgang in Byteeinheiten vorgenommen, während der Programmiervorgang in Seiteneinheiten vorgenommen wird. Datenladen bedeutet, dass Daten von der Datenleitung zum Hilfsregister 170 übertragen werden, während Programmiervorgang bedeu tet, dass Daten vom Hauptregister 150 zu den Speicherzellen in der Speicherzellenanordnung 110 übertragen werden. Wie oben beschrieben bedeutet Seiteneinheit, dass eine Mehrzahl von Speicherzellen durch eine einzelne Wortleitung verbunden und gesteuert sind.
Da die beiden Vorgänge gleichlaufend stattfinden, werden die Datenspeichercharakteristiken selbst bei hohen Datenvolumen eingehalten. Daher ist das Implementieren einer Seitenpufferschaltung mit Hilfsregister 170 eine Vergrößerung der Seitenpufferschaltung wert.
Dann (Zeitsegment 8) wird der Lesevorgang verifiziert und (Zeitsegment 9) die Bitleitungen werden erneut für den nächsten Lade/Programmvorgang vorgeladen.
Nun wird mit Bezug zu 9 und 10 ein Lesevorgang der Vorrichtung von 3 ausführlicher beschrieben. Es wird angenommen, dass Daten aus einer der Speicherzellen der Anordnung 110 herausgelesen werden sollen, und dass Gatesteuersignale von zu lesenden Speicherzellen geeignete Spannungen auf Wortleitungen aufbringen.
9 zeigt Befehlssignale, die auf die Schaltung von 5 aufgegeben werden können. Die horizontale Achse ist in 6 Zeitsegmente aufgeteilt, die entsprechend 1, 2, ... 6 markiert sind.
10 zeigt, wie Daten in der Schaltung von 5 übertragen werden, was sich aus den Befehlssignalen von 9 ergibt. 10 sollte zusammen mit 9 betrachtet werden, wobei die selben Zeitsegmente wie in 9 verwendet werden.
Kurz gesagt, Auslesen wird direkt durch das Hauptregister 150 durchgeführt, wobei das Hilfsregister 170 umgangen wird. Auf diese Weise behindert das Hilfsregister 170 nicht die Lesedaten, während es Datenladen und Datenprogrammieren wie oben angegeben erleichtert.
Um einen stabilen Lesevorgang durchzuführen, werden die Bitleitungen BLe und BLo zunächst durch NMOS-Transistoren 141 und 142 entladen, indem das VIRPWR-Signal genullt wird, und die Steuersignale VBLe und VBLo aktiviert werden (Zeitsegment 1).
Zur gleichen Zeit geht ein PBRST-Signal von einem aktiven Logikzustand in einen inaktiven Logikzustand über, so dass ein Zustand des Hauptregisters 150 (oder eine Eingabe des Inverters 153) auf einen bestimmten Zustand gesetzt wird (d. h. einen logisch aktiven Zustand).
Danach wird das PLOAD-Signal inaktiv und daher wird der PMOS-Ladetransistor 148 angeschaltet. Das Steuersignal BLSHFe des NMOS-Transistors 143 wird durch Summierung einer Bitleitungsvorladespannung und einer Schwellenspannung des NMOS-Transistors 143 auf eine Spannung gesetzt. Nach Vorladen der Bitleitung BLe mit einer geeigneten Spannung geht das BLSHFe-Signal in einen logisch inaktiven Zustand der Erdungsspannung (Zeitsegment 2).
Eine vorgeladene Spannung der Bitleitung schwankt gemäß eines Zustands einer ausgewählten Speicherzelle. Zum Beispiel im Falle, wo die ausgewählte Speicherzelle eine ausgeschaltete Zelle (Off-Zelle) ist, wird die vorgeladene Spannung der Bitleitung weiter gehalten. Im Falle, wo die ausgewählte Speicherzelle eine eingeschaltete Zelle (On-Zelle) ist, wird die vorgeladene Spannung der Bitleitung gesenkt (Zeitsegment 3).
Wenn eine Spannung des BLSHFe-Signals in eine Zwischenspannung zwischen der vorgeladenen Spannung und dem Wert des vorhergehenden BLSHFe-Signals verändert wird, wird eine Spannung auf der Leseleitung 125 auf der Stromzufuhrspannung gehalten, indem der NMOS- Transistor 143 ausgeschaltet wird, wenn die ausgewählte Speicherzelle eine OFF-Zelle ist. Wenn nicht, wird jedoch eine Spannung auf der Leseleitung 125 entlang einer Bitleitungsspannung BLe gesenkt (oder mit einer Bitleitung BLe synchronisiert). An einem mittleren Punkt, wo das BLSHFe-Signal in einen logisch inaktiven Zustand der Erdungsspannung geht, schaltet das PLOAD-Signal auf die Stromzufuhrspannung.
Danach geht das Gatesteuersignal PBLCHM des NMOS-Transistors 152 in einen logisch aktiven Zustand der Stromzufuhrspannung und der NMOS-Transistor 151 wird an- oder abgeschaltet, je nach dem Zustand der Leseleitung. Als Folge davon wird der Zustand der Leseleitung 125 im Hauptregister 150 gespeichert (Zeitsegment 4).
Dann werden die im Hauptregister 150 gespeicherten Daten über den NMOS-Transistor 185 zur Datenleitung übertragen, der von Steuersignalen PBDO gesteuert ist und danach über die Y-Gateschaltung 130 (Zeitsegment 6).
Es werden nun Rückkopierverfahren gemäß der Erfindung beschrieben. Bei der Durchführung des Lesevorgangs kann es notwendig werden, einen Seitenkopiervorgang durchzuführen, indem aus einer ersten Seiten von Speicherzellen an einer ersten Adresse ausgelesene Daten auf eine zweite Seite von Speicherzellen an einer zweiten Adresse kopiert werden.
Nun mit Bezug zu 11 wird ein Fliessbild 1100 verwendet, um ein Rückkopierverfahren gemäß einer Ausführungsform der Erfindung zu erläutern. Das Verfahren von Fliessbild 1100 kann auch mit der Vorrichtung 100 von 3 praktiziert werden.
Gemäß einer Box 1110 werden Daten einer ersten Zelle in einem ersten Register eines Seitenpuffers gespeichert. Dies kann durchgeführt wer den durch Auslesen von Daten in das Hilfsregister 170. Herauslesen kann wie oben angegeben durchgeführt werden.
Gemäß einer nächsten Box 1120 werden die im ersten Register gespeicherten Daten im zweiten Register eines Seitenpuffers gespeichert. Dies kann durch Übertragen der Auslesedaten zwischen dem Hilfsregister 170 und dem Hauptregister 150 durchgeführt werden. Die Übertragung kann optional Aktivieren eines Schalters zum Verbinden des ersten Registers mit dem zweiten Register beinhalten.
Gemäß einer nächsten Box 1130 werden die Daten des zweiten Registers in einer zweiten Zelle der Speicherzellenanordnung gespeichert. Dies kann durch einen Programmiervorgang vorgenommen werden, der wie oben angegeben ist.
Nun mit Bezug zu 12, 13, 14 wird ein Rückkopiervorgang der Vorrichtung von 3 ausführlicher beschrieben. Es wird angenommen, dass Daten aus ursprünglichen Speicherzellen der Anordnung 110 in den Seitenpuffer 122 ausgelesen werden und in andere Zellen zurückkopiert werden.
12 zeigt Befehlssignale, die auf die Schaltung von 5 aufgebracht werden können. Die horizontale Achse ist in 11 Zeitsegmente aufgeteilt, die entsprechend als 1, 2, ... 11 markiert sind.
Die Daten werden zuerst von den Zellen in den Seitenpuffer ausgelesen. Es ist festzustellen, dass die Signalbefehle in den ersten vier Zeitsegmenten 1, 2, 3, 4 im Wesentlichen gleich wie die von 10 sind, mit der Ausnahme, dass Daten in das Hilfsregister 170 anstelle des Hauptregisters 150 ausgelesen werden.
Mit Bezug zu 13 sind die in den Seitepuffer ausgelesenen Daten gezeigt. Es ist auch ein leerer Platz gezeigt, wo der Stand der Technik von 2 ein zusätzliches Indikatorbit erfordert, um die Polarität (invertiert oder nicht) der gespeicherten Daten anzuzeigen.
Zurück zu 12 werden die Daten dann vom Hilfsregister 170 zum Hauptregister 150 des Seitenpuffers übertragen. Dies findet in den Zeitsegmenten 5, 6 statt.
Dann werden die Daten in den Zeitsegmenten 7, 8, 9, 10, 11 vom Hauptregister 150 in andere Zellen des Speichers programmiert. Es ist festzustellen, dass die Signalbefehle in den Zeitsegmenten 5–11 im Wesentlichen die selben sind wie die von 8.
Mit Bezug zu 14 sind reprogrammierte Daten gezeigt. Es ist zu erkennen, dass die Daten in die verschiedenen Zellen gemäß der Erfindung gespeichert werden, ohne dass sie von ihrer Speicherung in den ursprünglichen Zellen invertiert werden. Dementsprechend besteht auch keine Notwendigkeit, das Indikatorbit von 2 einzusetzen, was weiter Platz spart.
Es werden nun Löschverfahren gemäß der Erfindung diskutiert. Löschen verwirft allgemein Daten. In einem Flash-Speicher geht die Schwellenspannung auf einen Wert zwischen –1 V und –3 V, indem eine Hochspannung auf die Speicherzellen aufgebracht wird. Es werden Datenregister verworfen.
Nun mit Bezug zu 15 wird ein Fliessbild 1500 verwendet, um einen Verifizierungslesevorgang nach Löschen gemäß einer weiteren Ausführungsform der Erfindung zu erläutern. Das Verfahren von Fliessbild 1500 kann auch durch die Vorrichtung 100 von 3 praktiziert werden.
Gemäß einer Box 1510 werden Daten einer ersten Speicherzelle durch ein erstes Register eines Seitenpuffers verworfen.
Gemäß einer weiteren Box 1520 werden im ersten Register der Seitenpufferschaltung gespeicherte Daten durch ein zweites Register verworfen.
Gemäß einer optionalen Box 1530 werden im ersten Register gespeicherte Daten auf den Speicherzellenzustand vom Transistor 186 geprüft.
Nun mit Bezug zu 16 und 17 wird ein Löschverfahren für die Vorrichtung von 3 beschrieben. 16 zeigt Befehlssignale, die auf die Schaltung von 5 aufgebracht werden können. Die horizontale Achse ist in 6 Zeitsegmente unterteilt, die entsprechend 1, 2, ... 7 markiert sind.
17 zeigt, wie Daten in der Schaltung von 5 gelöscht werden, was aus dem Aufbringen der Befehlssignale von 16 folgt. 17 sollte zusammen mit 16 betrachtet werden, unter Verwendung der selben Zeitsegmente wie in 16.
In den Zeitsegmenten 1 und 2 wird ein Löschausführungsbefehl empfangen. Im Zeitsegment 3 werden Bitleitungen BLe, BLo für Entladung geerdet. Im Zeitsegment 4 findet ein Verifizierungslesevorgang für eine erste Zelle statt. Im Zeitsegment 5 findet ein Verifizierungslesevorgang für eine zweite Zelle statt.
Im Zeitsegment 6 werden Daten durch das erste Register verworfen. Die Daten beinhalten Daten einer Speicherzelle und auch Daten vom Hauptregister 150 und Ergänzungsregister 170 des Seitenpuffers. Im Zeitsegment 7 findet ein verdrahteter OR-Vorgang statt und Daten werden vom Knoten B des Hauptregisters 150 verworfen.
Die Erfindung bietet den Vorteil, dass selbst wenn die Größe einer Seite zunimmt, die Programmdauer (oder die Informationsspeicherzeit) des Speichers nur leicht oder gar nicht erhöht wird. Außerdem nimmt Zeit zum Laden von Information auf dem Seitenpuffer in Proportion zum erhöhten Umfang der Seite zu.
Mit Bezug zu 18, 19, 20, 21 werden Beispiele zur Handhabung großer Datenvolumen in Speichern diskutiert. Die Effizienz der Erfindung wird auf diese Weise dargestellt.
18 ist eine Abbildung, wie große Speichervolumen für die Kapazität einer Speichervorrichtung für zwei Fälle, nämlich A und B gezählt werden.
Eine dreidimensionale Box bildet die Gesamtspeicherkapazität der Vorrichtung ab. Man kann sich einen Stapel von Blöcken vorstellen und jeder Block ist ein Stapel von Seiten. Jede Seite (und auch jeder Block) ist 1 B breit. 1 Byte ist gleich acht Bits, nämlich I/O0–I/O7.
In Fall A ist eine Seite (512 + 16) 528 B lang. Unter Annahme von Blöcken mit 32 Seiten, ergibt eine Kapazität von 2048 Blöcken eine Vorrichtung von 264 Mbit.
In Fall B, durch die vorliegende Erfindung ermöglicht, ist eine Seite (2048 + 64) 2112 B lang. Unter Annahme von Blöcken mit 64 Seiten, ergibt eine Kapazität von 1024 Blöcken eine Vorrichtung von 1 Gbit.
19 zeigt verschiedene Konstruktionsmöglichkeiten für Speichervorrichtungen, darunter die Vorrichtungen A und B von 18.
20 stellt dar, wie ein Block auf 64 Seiten rekonfiguriert werden kann (wie für Vorrichtung B von 18) von 32 Seiten (wie für Vorrichtung A von 18), indem aufeinander folgende Datenseiten als „gerade" und „ungerade" bezeichnet werden.
Die Erfindung erreicht schnellere Ladezeiten als der Stand der Technik. Dies wird durch die Beispiele erläutert. Unter der Annahme:
T1 = 1 Byte Ladezeit = 0,1 μs
F2 = 1 Seite (für zwei Fälle von 528 Bytes und 2112 Bytes)
T3 = Programmierzeit = 200 μs
F4 = 1 Block (hier 32 Seiten)
Dann erfordert die Zeit, die für die Vorrichtung aus dem Stand der Technik für die Sequenz von Datenladen, Programm, Datenladen, Programm usw. erforderlich ist Gesamtdauer (Stand der Technik) = [(T1 × F2) + T3] × F4 Gleichung (1)
Dies ergibt 8.089,6 μs für eine Vorrichtung von 528 Bytes und 13158,4 μs für eine Vorrichtung von 2112 Bytes. Dementsprechend ist es nicht möglich, Information von großem Volumen in kurzer Zeit in den Seitenpuffer zu speichern (die Informationsspeichercharakteristik wird beeinträchtigt).
Mit Bezug zu 21 werden Daten gemäß der vorliegenden Erfindung effizienter geladen und programmiert. Die erforderliche Gesamtdauer ist Gesamtdauer (Erfindung) = (T1 × F2) + (T3 × F4) Gleichung (2)
Dies ergibt für eine Vorrichtung von 2112 Bytes 6611,2 μs, was ungefähr halb so viel ist wie für die vergleichbare Gleichung 1. Dies bedeutet, dass eine Seitenpufferschaltung mit großem Volumen (z. B. über 2048 Bytes) nun verwendet werden kann.
Ein Fachmann ist in der Lage, die vorliegende Erfindung in Hinblick auf die in dieser Schrift gegebene Beschreibung, die als Ganzes zu betrachten ist, auszuführen. Es sind zahlreiche Details angegeben, um tieferes Verständnis der Erfindung zu erreichen. In manchen Fällen sind bekannte Merkmale nicht im Detail beschrieben, um die Erfindung nicht unnötig zu verdecken.
Während die Erfindung in ihrer bevorzugten Form offenbart ist, sind die spezifischen Ausführungsformen, die hier offenbart und erläutert sind, nicht als Einschränkung zu betrachten. In der Tat sollte es für die Fachleute mit Blick auf die vorliegende Beschreibung leicht erkennbar sein, dass die Erfindung in verschiedener Weise modifiziert werden kann. Der Erfinder sieht den Gegenstand der Erfindung mit allen Kombinationen und Unterkombinationen der verschiedenen Elemente, Merkmale, Funktionen und/oder Eigenschaften umfasst, wie sie hier offenbart sind.
Die folgenden Ansprüche definieren bestimmte Kombinationen und Unterkombinationen, die als neu und nicht naheliegend angesehen werden. Zusätzliche Ansprüche für andere Kombinationen und Unterkombinationen von Merkmalen, Funktionen, Elementen und/oder Eigenschaften können in diesem oder einem zugehörigen Dokument dargestellt sein.

Claims

Nicht flüchtige Speicherzellenanordnung (100) umfassend: eine Anordnung (110) von Speicherzellen zum Speichern von Daten; eine Y-Gateschaltung (130) zum Verknüpfen von in einer Gruppe von Speicherzellen gespeicherten Daten; und einen Seitenpuffer (112), der zwischen die Speicherzellenanordnung (110) und die Y-Gateschaltung (130) gekoppelt ist, wobei der Seitenpuffer (122) ein erstes Register (150) aufweist und ein zugeordnetes zweites Register (170), die jeder Speicherzelle (M1, M2, ..., Mm) der Gruppe entsprechen, worin ein Messknoten (E) gemeinsam mit dem ersten Register (150) und zweiten Register (170) und der Speicherzellenanordnung (110) gekoppelt ist; die Speicherzellenanordnung ist dadurch gekennzeichnet, dass das erste Register (150) so angeordnet ist, dass es Daten in eine Speicherzelle einschreibt (z. B. M1), während das zugeordnete zweite Register (170) so angeordnet ist, dass es gleichlaufend externe Daten durch die Y-Gateschaltung (130) speichert.
Anordnung nach Anspruch 1, ferner umfassend: einen Trennschalter (181) zum selektiven Trennen des ersten Registers (150) vom zweiten Register (170).
Anordnung nach Anspruch 1, in der sowohl das erste (150) und das zweite (170) Register aufweist: ein Latch (156, 176) zum Speichern von Daten, und eine Vorspannungsschaltung (155, 175) für Vorspannung des Latch (156, 176).
Anordnung nach Anspruch 3, ferner umfassend: einen Transistor (185) zum Koppeln des Latch (156, 176) mit der Y-Gateschaltung (130).
Anordnung nach Anspruch 1, ferner umfassend: eine Mehrzahl von Bitleitungen (Ble, Blo) zum Übertragen von Daten zwischen der Speicherzellenanordnung (110) und dem Seitenpuffer (122), bei dem die beiden Bitleitungen (Ble, Blo) im Messknoten (E) des Seitenpuffers (122) enden.
Anordnung nach Anspruch 5, in der das erste Register (150) geeignet ist zum Übertragen von Daten zum zweiten Register (170) durch den Messknoten (E).
Anordnung nach Anspruch 4, ferner umfassend: einen Transistor (184) zum selektiven Koppeln des Messknotens (E) mit dem Latch (156).
Programmverfahren für nicht flüchtige Speicheranordnung (100) umfassend: Leiten von ersten externen Daten durch eine Y-Gateschaltung (130); dann Speichern der ersten Daten im ersten Register (150) eines Seitenpuffers (122); wobei das Programmverfahren dadurch gekennzeichnet ist, dass die ersten Daten dann in einem zweiten Register (170) des Seitenpuffers (122) durch einen Messknoten (E) gespeichert werden; und die ersten Daten dann in einer ersten Zelle (z. B. M1) einer Speicherzellenanordnung (110) durch den Messknoten (E) gespeichert werden.
Verfahren nach Anspruch 8, bei dem die ersten externen Daten eine ganze Seite von Daten sind.
Verfahren nach Anspruch 8, ferner umfassend: Aktivieren eines Trennschalters (181) zum Verbinden des ersten Registers (150) mit dem zweiten Register (170), bevor die ersten Daten im zweiten Register (170) gespeichert werden.
Verfahren nach Anspruch 8, bei dem die Y-Gateschaltung (130) des Leiten der ersten externen Daten durch eine Byteeinheit erlaubt.
Verfahren nach Anspruch 11, bei dem die Byteeinheit acht Bits beträgt.
Verfahren nach Anspruch 8, bei dem die ersten Daten von einem ersten Register (150) zu einem zweiten Register (170) eines Seitenpuffers (122) durch eine Seiteneinheit gespeichert werden.
Verfahren nach Anspruch 8, bei dem die ersten Daten vom zweiten Register (170) zu einer ersten Zelle (z. B. M1) einer Speicherzellenanordnung (110) durch eine Seiteneinheit gespeichert werden.
Verfahren nach Anspruch 8, ferner umfassend: Empfangen und Speichern zweiter externer Daten im ersten Register (150) gleichlaufend mit dem Speichern der ersten Daten in der ersten Zelle (z. B. M1).
Verfahren nach Anspruch 15, ferner umfassend: Aktivieren eines Trennschalters (181) zum Trennen des ersten Registers (150) vom zweiten Register (170).
Verfahren nach Anspruch 15, ferner umfassend: Speichern der zweiten Daten in einer zweiten Zelle (z. B. M2) der Anordnung in der die erste Zelle (z. B. M1) mit dem ersten Register (150) durch eine erste Bitleitung (Ble) gekoppelt ist und die zweite Zelle (z. B. M2) mit dem ersten Register (150) durch eine zweite Bitleitung (Blo) gekoppelt ist.
Programmverfahren für nicht flüchtige Speicheranordnung (100) umfassend: Speichern von Daten einer ersten Zelle (z. B. M1) in einer Speicherzellenanordnung (110) bei einem ersten Register (150) eines Seitenpuffers (122); wobei das Programmverfahren dadurch gekennzeichnet ist, dass es ferner umfasst: dann Speichern der Daten bei einem zweiten Register (170) des Seitenpuffers (122); und dann Speichern der Daten bei einer zweiten Zelle (z. B. M2) der Speicherzellenanordnung (110).
Verfahren nach Anspruch 18, ferner umfassend: Aktivieren eines Trennschalters (181) zum Verbinden des ersten Registers (150) mit dem zweiten Register (170).
Verfahren nach Anspruch 18, bei dem die Daten in der zweiten Speicherzelle (z. B. M2) gespeichert werden, ohne dass sie von wie sie in der ersten Speicherzelle (z. B. M1) gespeichert waren, invertiert werden.
Gut/Schlecht-Prüfverfahren für nicht flüchtige Speicheranordnung (100) umfassend: Absetzen von Daten einer ersten Speicherzelle (z. B. M1) in ein erstes Register (150) einer Seitenpufferschaltung (122) durch einen Messknoten (E), wobei das Gut/Schlecht-Prüfverfahren dadurch gekennzeichnet ist, dass es ferner umfasst: Absetzen von Daten, die im ersten Register (150) der Seitenpufferschaltung (122) gespeichert sind, in das zweite Register (170) durch den Messknoten (E), Prüfen der Daten im ersten Register (150).
Verfahren nach Anspruch 21, ferner umfassend: Aktivieren eines Trennschalters (181) zum Verbinden des ersten Registers (150) mit dem zweiten Register (170).