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Die
vorliegende Erfindung betrifft nichtflüchtige, löschbare, programmierbare Speicher
und insbesondere Techniken zum Organisieren oder Layout der Speicherzellen
in der integrierten Schaltung.
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Speicher
und Speicherung ist einer der Schlüsseltechnologiebereiche, welcher
das Wachstum im Informationszeitalter ermöglicht. Mit dem schnellen Wachstum
im Internet, World Wide Web (WWW, schnurlose Telefone, Persönliche Digitale
Assistenten (PDAs), Digitalkameras, digitale Camcorder, digitale
Musikabspielgeräte,
Computer, Netzwerke und mehr besteht ein ständiger Bedarf an besseren Speichern
und Speichertechnologien.
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US
Patent 5,796,671, auf welchem der Oberbegriff des Anspruchs 1 basiert,
offenbart einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM),
welcher eine Vielzahl von Speicherzellen aufweist, wobei Wortleitungen
mit den Speicherzellen gekoppelt sind sowie Bitleitungen mit den
Wortleitungen gekoppelt sind. Jede Bitleitung weist Segmente auf,
welche mit zumindest einer Speicherzelle und einem zugehörigen Leseverstärker gekoppelt
sind. Pass Transistoren sind zwischen benachbarten Bitleitungssegmenten
gekoppelt. Die Leseverstärker
sind bei allen drei Betriebsmodi Lesen, Schreiben und Refresh in
Betrieb. Die Pass Transistoren sind nur in Verbindung mit Dateneingabe
und Ausgabe aktiv.
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Ein
anderer Speichertyp ist ein nichtflüchtiger Speicher. Ein nichtflüchtiger
Speicher bewahrt seine Daten oder seinen gespeicherten Zustand,
selbst wenn die Stromversorgung entfernt wird. Einige Typen von nichtflüchtigen,
löschbaren,
programmierbaren Speichern umfassen Flash, EEPROM, EPROM, MRAM, FRAM,
ferroelektrische und magnetische Speicher. Einige nichtflüchtige Speicherprodukte
umfassen Compact Flash (CF) Karten, Multi Media Karten (MMC), Flash
PC Karten (z.B. ATA Flash Karten), Smart Media Karten und Memory
Sticks.
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Ein
weit verbreiterter Typ von Halbleiterspeicherzellen ist die Flash
Speicherzelle oder Floating Gate Speicherzelle. Es gibt andere Typen
von Speicherzellentechnologiearten wie zum Beispiel jene oben genannten.
Flash und Floating Gate Speicherzellen werden lediglich als Beispiel
behandelt. Die Erörterung
in dieser Anmeldung würde
auch auf andere Speichertechnologien als Flash und Floating Gate
Technologien mit den geeigneten Modifizierungen zutreffen. Die Speicherzellen
werden in einen gewünschten
konfigurierten Zustand konfigurieren oder programmiert. Vornehmlich
wird elektrische Ladung auf das Floating Gate einer Flash Speicherzelle
gebracht oder entfernt, um den Speicher in zwei oder mehrere gespeicherte
Zustände
zu versetzen. Ein Zustand ist ein programmier ter Zustand und ein
anderer Zustand ist ein gelöschter
Zustand. Eine Flash Speicherzelle kann dazu verwendet werden, zumindest
zwei binäre
Zustände
darzustellen: Eine 0 oder eine 1. Eine Flash Speicherzelle kann
ebenso mehr als zwei binäre
Zustände
speichern, wie zum Beispiel eine 00, 01, 10 oder 11. Diese Zelle
kann mehrere Zustände
speichern und kann als Mehrzustandspeicherzelle, Mehrpegel oder
Multibitspeicherzelle bezeichnet werden. Dies ermöglicht die
Herstellung von Speichern mit höherer
Dichte ohne die Anzahl von Speicherzellen zu erhöhen, da jede Speicherzelle
mehr als ein einziges Bit darstellen kann. Die Zellen können mehr
als einen programmierten Zustand haben. Zum Beispiel sind bei einer
Speicherzelle, welche zwei Bit darstellen kann, vier programmierte
Zustände
vorhanden.
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Trotz
des Erfolgs nichtflüchtiger
Speicher besteht weiterhin ein Bedarf, die Technologie zu verbessern. Es
ist wünschenswert,
die Dichte, Geschwindigkeit, Lebensdauer und Zuverlässigkeit
dieser Speicher zu verbessern. Es ist ebenso wünschenswert, den Leistungsverbrauch
zu reduzieren sowie die Kosten pro Bit Speicher zu senken.
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Es
besteht ein Bedarf zum Verbessern der Performance und der Reduzierung
des Leistungsverbrauchs von nichtflüchtigen Speichern. Durch Anordnen
und Layout der Speicherzellen einer integrierten Schaltung werden
im Wesentlichen Bitleitungen der Speicherzellen segmentiert. Dies
reduziert Rauschen zwischen Bitleitungen sowie verbessert die Performance
und Zuverlässigkeit
sowie reduziert den Energieverbrauch.
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Die
vorliegende Erfindung richtet sich auf eine integrierte Schaltung,
welche ein Array von wieder-programmierbaren nichtflüchtigen
Speicherzellen umfasst, welches erste, zweite und dritte Betriebsmodi
aufweist sowie eine Mehrzahl von leitenden Bitleitungen umfasst,
welche einzeln in mindestens erste sowie zweite Segmente unterteilt
sind, wobei die Speicherzellen mit diesen verbunden sind, ein erstes
Pass Gate zum Verbinden der ersten und zweiten Segmente, wenn im
ersten Modus gearbeitet wird, wobei die Segmente jedoch getrennt
belassen werden, wenn im zweiten oder dritten Modus gearbeitet wird,
ein zweites Pass Gate zum Verbinden des ersten Segments mit einer
ersten Spannungsversorgung, wenn im zweiten Modus gearbeitet wird,
und ein drittes Pass Gate zum Verbinden des zweiten Segments mit
einer zweiten Spannungsversorgung, wenn im dritten Modus gearbeitet
wird. Gemäß der Erfindung
belässt
das zweite Pass Gate das erste Segment von der ersten Spannungsversorgung
getrennt, wenn mindestens im ersten Modus gearbeitet wird und das
dritte Pass Gate belässt
das zweite Segment von der zweiten Spannungsversorgung getrennt,
wenn mindestens im ersten Modus gearbeitet wird.
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Bei
einem Verfahren gemäß der Erfindung
zum Betreiben eines Arrays von wiederprogrammierbaren nichtflüchtigen
Speicherzellen, welches erste, zweite und dritte Betriebsmodi aufweist
sowie eine Mehrzahl von leitenden Bitleitungen umfasst, welche sich
durch das Array in einer Richtung erstrecken sowie in Segmente unterteilt
ist, mit denen Speicherzellen verbunden sind, wobei durch Verbinden
eines von angrenzenden Enden von benachbarten Bitleitungssegmenten
auf die Speicherzellen steuerbar und selektiv zugegriffen werden
kann, wenn in einem ersten Modus gearbeitet wird, wobei die Segmente
jedoch getrennt belassen werden, wenn im zweiten oder dritten Modus
gearbeitet wird, Verbinden eines der angrenzenden Enden von benachbarten
Bitleitungssegmenten mit einer ersten Spannungsversorgung, wenn
im zweiten Modus gearbeitet wird, und Verbinden eines der angrenzenden
Enden von benachbarten Bitleitungssegmenten mit einer zweiten Spannungsversorgung,
wenn im dritten Modus gearbeitet wird, Gemäß der Erfindung werden die
Bitleitungssegmente von den ersten und zweiten Spannungsversorgungen
getrennt, wenn mindestens im ersten Modus gearbeitet wird.
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In
Schaltungen der Erfindung können
die Speicherzellen nichtflüchtige
Speicherzellen sein, wie zum Beispiel Floating Gate, Flash, EEPROM
und EPROM Zellen. Die Bitleitungen für die Speicherzellen sind typischerweise
an Metall angeschlossen (z.B. Metall-2) und dieses Metall ist segmentiert.
Die einzelnen Segmente können
wie gewünscht
wahlweise mit Spannungen verbunden werden, um eine Konfiguration
(z.B. Programmieren oder Lesen) der Speicherzellen zu ermöglichen.
Durch Unterteilen der Metallbitleitungen in Segmente wird Rauschen
zwischen Bitleitungen reduziert, die Performance sowie Zuverlässigkeit
erhöht
und die Leistungsaufnahme reduziert, da die zu ladenden oder zu
entladenden parasitären
Kapazitäten
verglichen mit Bitleitungen der Länge nach (d.h. wo alle Segmente
zusammen verbunden sind und gemeinsam betrieben werden) verringert
werden. Zwischen den Segmenten befinden sich normalerweise zumindest
zwei Pass Gates (z.B. drei Pass Gates), von denen eines zwei Segmente
miteinander verbindet oder voneinander trennt. Für jedes der Segmente ist ein
Pass Gate vorhanden, welches das Segment mit einer Versorgungsleitung
verbindet oder davon trennt. Typischerweise wird die Versorgungsleitung
wahlweise mit einer Spannung wie VPP oder VSS (Masse) verbunden.
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Die
Erfindung kann auch auf andere Metallleitungen wie Metallwortleitungen
angewendet werden um ähnliche
Vorteile für
diese Leitungen zu erzielen. Die Erfindung ist allerdings im Wesentlichen
bei Metallbitleitungen effektiv, da die Bitleitungen auf eine VPP
(z.B. 6,5 Volt) zum Programmieren angehoben werden. Schalten von
0 Volt auf VPP ist ein ausreichend signifikanter Wechsel, so dass
viel Rauschen während
des Schattens erzeugt wird und dynamische Leistung verbraucht wird.
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In
einer Ausgestaltung ist die Erfindung eine integrierte Schaltung,
welche ein Array von nichtflüchtigen
Speicherzellen enthält,
wobei das Array eine in ein erstes Segment und in ein zweites Segment
unterteilte Metallbitleitung enthält. Im Wesentlichen ist die
Metallbitleitung mit dem Bitleitungsknoten einer Spalte von Speicherzellen
im Array angeschlossen oder verbunden. Ein erstes Pass Gate ist
zwischen dem ersten und zweiten Segment geschaltet. Ein zweites
Pass Gate ist zwischen dem ersten Segment und einer Versorgungsleitung
geschaltet. Die Versorgungsleitung kann zum Beispiel VPP oder VSS
sein. In einer Implementierung sind das erste und zweite Pass Gate
NMOS Transistoren. In einer anderen Implementierung sind das erste und
zweite Pass Gate CMOS Pass Gates.
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Beim
Betrieb wird die Versorgungsleitung wahlweise mit VPP oder VSS verbunden,
wobei VPP ein Programmierspannungspegel oberhalb einem VCC-Pegel
für die
integrierte Schaltung ist. VSS ist Masse. Die Erfindung kann ferner
ein drittes Pass Gate beinhalten, welches zwischen einer VPP-Leitung
und der ersten Versorgungsleitung geschaltet ist, sowie ein viertes
Pass Gate ist zwischen einer VSS-Leitung und der ersten Versorgungsleitung
gekoppelt. Bei einem ersten Betriebsmodus ist das erste Pass Gate
eingeschaltet und das zweite Pass Gate ist ausgeschaltet. Bei einem
zweiten Betriebsmodus ist das erste Pass Gate ausgeschaltet und
das zweite Pass Gate ist eingeschaltet.
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Des
Weiteren können
die Speicherzellen Floating Gate Speicherzellen sein, welche Flash,
EEPROM oder EPROM Speicherzellen enthalten. Die Speicherzellen können Mehrzustandspeicherzellen
sein. Jede Speicherzelle ist in der Lage, eine Vielzahl von binären Datenbit
zu speichern.
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In
einer anderen Ausgestaltung kann jedes Segment seine eigene zugeordnete
Verbindung mit VSS und VPP haben. Insbesondere ist ein zweites Pass
Gate zwischen dem ersten Segment und einer ersten Versorgungsleitung
verbunden sowie ein drittes Pass Gate ist zwischen dem zweiten Segment
und einer zweiten Versorgungsleitung verbunden. Zum Beispiel kann
die erste Versorgungsleitung VPP sein und die zweite Versorgungsleitung
kann VSS sein oder umgekehrt. In einer ersten Implementierung sind
das erste, zweite und dritte Pass Gate NMOS Transistoren. In einer
anderen Implementierung sind das erste, zweite und dritte Pass Gate
CMOS Pass Gates.
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Beim
Betrieb ist die erste Versorgungsleitung wahlweise mit VPP oder
VSS verbunden, wobei VPP ein Programmierspannungspegel oberhalb
eines VPP-Pegels für
die integrierte Schaltung ist. Die zweite Versorgungsleitung ist
wahlweise mit VPP oder VSS verbunden, wobei VPP ein Spannungspegel
oberhalb eines VCC-Pegels für
die integrierte Schaltung ist. VSS ist Masse. Die Erfindung kann
ferner ein viertes Pass Gate zwischen einer VPP-Leitung und der
ersten Versorgungsleitung beinhalten sowie ein fünftes Pass Gate ist zwischen
einer VSS-Leitung und der ersten Versorgungsleitung gekoppelt.
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Bei
einem ersten Betriebsmodus ist das erste Pass Gate eingeschaltet
und das zweite sowie dritte Pass Gate sind ausgeschaltet. Bei einem
zweiten Betriebsmodus ist das erste Pass Gate ausgeschaltet und das
zweite Pass Gate ist eingeschaltet. Ferner ist beim zweiten Betriebsmodus
das dritte Pass Gate ausgeschaltet.
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Die
Gegenstände,
Merkmale und Vorteile der vorliegenden Erfindung werden durch die
folgende detaillierte Beschreibung anhand von Beispielen verdeutlicht,
bei der auf die beigefügten
Figuren Bezug genommen wird. Gleiche Bezugszeichen beziehen sich überall in
den Figuren auf gleiche Merkmale. In den Zeichnungen:
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1 zeigt
allgemein ein elektronisches System, in welchem verschiedene Aspekte
der vorliegenden Erfindung eingearbeitet sein können.
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2 zeigt
ein Array von Speicherzellen mit Wortleitungen und Bitleitungen.
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3 zeigt
eine detailliertere Darstellung einiger nichtflüchtiger Speicherzellen, welche
mit einer einzelnen Bitleitung verbunden sind.
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4 zeigt
ein Array von Speicherzellen, bei dem die mit den Bitleinungen verbunden
Metalllayer segmentiert sind.
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5 zeigt
eine detailliertere Darstellung einer segmentierten Metallbitleitung
sowie Speicherzellen.
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6 zeigt
eine andere Ausgestaltung eines Arrays aus Speicherzellen, wobei
der mit den Bitleinungen verbundene Metalllayer segmentiert ist.
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7 zeigt
eine detailliertere Darstellung einer segmenterten Metallbitleitung
und Speicherzellen aus 6.
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1 zeigt
allgemein ein elektronisches System wie zum Beispiel einen Computer,
in welchem verschiedene Aspekte der vorliegenden Erfindung eingearbeitet
sein können.
Einige Beispiele elektronischer Systeme umfassen Computer, Laptop
Computer, tragbare Computer, Palmtop Computer, persönliche digitale
Assistenten (PDA), MP3 und andere Audioabspielgeräte, Digitalkameras,
Videokameras, elektronische Spielzeuge, drahtlose und verkabelte
Telefongeräte,
Anrufbeantworter sowie Netzwerkrouter. Diese elektronische Systemarchitektur
umfasst einen Prozessor oder Mikroprozessor 21, welcher
mit einem Systembus 23 zusammen mit einem Systemhauptspeicher
mit wahlfreiem Zugriff 25 und zumindest einem oder mehreren
Eingabe-Ausgabe-Geräten 27 wie
beispielsweise eine Tastatur, ein Monitor, ein Modem und desgleichen
verbunden ist. Eine andere Hauptkomponente eines Computersystems,
welche mit einem typischen Computersystembus 23 verbunden
ist, ist ein Teil eines nichtflüchtigen
Langzeitspeichers 29. Im Gegensatz zu flüchtigen
Speichern wie DRAM (dynamisches RAM) oder SRAM (statisches RAM)
bewahrt ein nichtflüchtiger
Speicher seinen Speicherzustand selbst wenn die Stromversorgung
vom Gerät
getrennt wird. Typischerweise ist solch ein Speicher ein Laufwerk
mit magnetischer oder optischer Technik mit einer Datenspeicherkapazität von Megabyte, Gigabyte
oder Terabyte. Diese Daten werden in das flüchtige Speichersystem 25 zur
Verwendung bei laufender Verarbeitung zurückgeholt und können einfach
ergänzt,
verändert
oder umgewandelt werden.
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Ein
Aspekt der Erfindung besteht im Austausch einer spezifischen Art
von Halbleiterspeichersystemen für
das Laufwerk, jedoch ohne Nichtflüchtigkeit, Bequemlichkeit des
Löschens
und Neuschreibens von Daten in den Speicher, Zugriffsgeschwindigkeit,
niedrige Kosten und Zuverlässigkeit
opfern zu müssen.
Dies wird durch Verwenden eines Arrays von elektrisch löschbaren,
programmierbaren, integrierten Nur-Lese-Speicherchips (z.B. EEPROMS)
erreicht. Dieser Speichertyp hat die zusätzlichen Vorteile weniger Leistung
zum Betrieb zu benötigen
sowie ein geringeres Gewicht als ein magnetisches Festplattenspeicherlaufwerk
und ist somit insbesondere für
batteriebetriebene tragbare Computer geeignet. Solche nichtflüchtige Halbleiterspeicher
umfassen Flash Diskettenlaufwerke, CompactFlash (TM) Karten, SmartMedia
(TM) Karten, Personal Tags (P-Tag), Multimedia Karten, Secure Digital
(SD) Cards und Memorysticks (R).
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Das
Hauptspeichersystem 29 ist aus einem Speichercontroller
aufgebaut, welcher mit dem Computersystembus 23 verbunden
ist, sowie einem Array 33 von Flash oder integrierten EEPROM
Speicherchips. Daten und Befehle werden vom Controller 31 zum
Flash oder EEPROM Array 33 in erster Linie über eine
Datenleitung 35 ausgetauscht. In gleicher Weise werden
Daten und Statussignale vom Flash oder EEPROM 33 zum Controller 31 über Datenleitungen 37 ausgetauscht.
Datenleitungen 35 und 37 können abhängig von der Implementierung
seriell oder parallel sein. Andere Steuer- und Zustandsschaltungen
zwischen dem Controller 31 und dem EEPROM Array 33 werden
nicht in 1 gezeigt. Der Controller und
der Speicher können
darüber hinaus
in separaten integrierten Schaltungen oder in einer speicherintegrierten
Schaltung auf dem Controller enthalten sein. Der Speicher kann sich
in separaten integrierten Schaltungen befinden. Zum Beispiel können mehrere
integrierte Speicherschaltungen kombiniert werden um die gewünschte Speichergröße zu erzielen.
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Weitere
Beschreibungen von Flash EEPROM Systemen und nichtflüchtigen
Zellen sowie Speicherung werden in US Patent 5,602,987, US Patent
5,095,344, US Patent 5,270,979, US Patent 5,380,672, US Patent 5,712,180,
US Patent 5,991,517, US Patent 6,222,762 und US Patent 6,230,233
behandelt.
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2 zeigt
ein Array von Speicherzellen 103 einer integrierten Speicherschaltung
(oder Chip). In einer Ausgestaltung ist dieses Array ein Teil des
Flash Speichers 33 aus 1. Es können mehrere
Arrays von Speicherzellen auf einem einzelnen Chip vorhanden sein.
Die integrierte Schaltung kann ein Speicher wie ein Flash Chip sein
oder kann ein anderer Typ einer integrierten Schaltung mit einem
eingebetteten Speicheranteil sein, wie zum Beispiel ein ASIC oder
ein Mikroprozessor mit Speicher auf dem Chip. Die Speicherzellen
speichern binäre
Information. In einer speziellen Ausgestaltung sind die Speicherzellen
nichtflüchtige
Speicherzellen. Beispiele einiger nichtflüchtiger Speicherzellen sind
Floating Gate Zellen (Flash, EEPROM oder EPROM Zellen), Phase Change
Zellen, ferroelektrische Zellen (FRAM), magnetische Zellen (MRAM)
und andere. Die Speicherzellen sind in einem Array von Reihen und
Spalten angeordnet. Es kann eine beliebige Anzahl von Reihen und
Spalten vorhanden sein. Auf die Speicherzellen wird unter Verwendung
von Reihen des Arrays zugegriffen.
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Reihen
von Speicherzellen 108 sind mit Wortleitungen oder Reihenleitungen
der Speicherzellen verbunden. Spalten von Speicherzellen 112 sind
mit Bitleitungen oder Spaltenleitungen der Speicherzellen verbunden.
Zum Betrieb der Speicherzellen werden die Wortleitungen und Bitleitungen
mit geeigneten Spannungen verbunden, um eine gewünschte Operation an den Speicherzellen
oder Zellen durchzuführen.
Zum Beispiel sind zur Konfiguration der Speicherzellen wie zum Beispiel
Löschen
oder Programmieren die Wortleitungen und Bitleitungen mit geeigneten
Spannungen verbunden, um die Speicherzellen in den gewünschten
Zustand zu versetzen. Diese Spannungen sind typischerweise hohe
Spannungen, Spannungen mit Pegeln oberhalb des VCC- (oder VDD-)
Pegels der Chips. Die hohen Programmierspannungspegel zum Programmieren können als
VPP-Spannung bezeichnet
werden. Zum Beispiel können
Spannungspumpen 117 mit den Bit leitungen der integrierten
Schaltung verbunden werden. Für
einige Operationen kann es notwendig sein, die Bitleitungen mit
Masse oder VSS zu verbinden.
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2 zeigt
auch einen Bereich 133. Bereich 133 ist ein Bereich
außerhalb
des Arrays 103 von Speicherzellen, welcher sich aber noch
innerhalb der selben integrierten Schaltung befindet. Zum Beispiel
befinden sich außerhalb
des Speicherarrays die Spannungspumpen 117 sowie andere
beim Betrieb der integrierten Speicherschaltung verwendete Schaltungen.
Beispiele solcher Schaltungen im Bereich 133 umfassen Ladungspumpen,
Leseverstärker,
Programmierschaltungen, Löschschaltungen,
Decoder, Pads, Eingabepuffer, Ausgabepuffer, Logikschaltungen, Referenzspannungsgeneratoren
und andere.
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In
einer spezifischen Ausgestaltung sind die Speicherzellen Mehrzustandzellen,
welche in der Lage sind, mehrere Bit Daten pro Zelle zu speichern.
Mehrzustandspeicherzellenzellen können zwei oder mehr Bit Daten
wie zum Beispiel drei, vier und mehr speichern. Zellen, welche in
der Lage sind, mehrere Bit Daten zu speichern können manchmal auch als Multibit-
oder Multipegelzellen bezeichnet werden. Details einiger spezifischer
Implementierungen einer Mehrzustandspeicherzelle werden in US Patent
5,991,517 besprochen. Die Prinzipien der Erfindung sind auch auf
diesen Typ von Mehrzustandspeicherzellen anwendbar.
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3 zeigt
eine detailliertere Darstellung einer Bitleitung 204 von
Speicherzellen. An einer Bitleitung befindet sich eine Anzahl von
Speicherzellen 208. Jede Speicherzelle weist einen Select
Transistor 211 und einen nichtflüchtigen Speicherzellentransistor 215 auf.
Der Select Transistor kann manchmal als Read Transistor bezeichnet
werden. Eine Gate-Elektrode für
jeden Select Transistor der Bitleitung ist mit einer anderen Bitleitung
verbunden. So sind die Select Transistoren für Bitleitung 204 mit
den Bitleitungen WL1 bis WLx verbunden, wobei x eine ganze Zahl
ist. In einer Ausgestaltung kann der Transistor 215 wie
oben besprochen beispielsweise eine Flash Zelle sein. Das Gate der
Floating Transistoren können
als Control Gate oder Erase Gate Elektrode bezeichnet werden und
sind miteinander verbunden. Die in 3 und anderenorts
in dieser Anmeldung gezeigten Speicherzellen werden lediglich als
Beispiel gezeigt und die Erfindung trifft auch auf andere Speicherzellentypen
zu. Zum Beispiel können
die Speicherzellen MRAM, FRAM oder Phase Charged Bauelemente sein.
Die Erfindung kann sich auch auf flüchtige Speicherzellen wie zum
Beispiel DRAM und SRAM Zellen beziehen.
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Die
Bitleitungen sind üblicherweise
unter Verwendung von Diffusion verbunden. Im Falle, bei dem der Select
Transistor ein NMOS oder n-Kanal Transistor ist, ist die Diffusion
eine n+ Diffusion. Um den Widerstand zu minimieren ist diese Bitleitung
mit einem oberen Layermetall oder einem anderem Leiter mit geringerem
Widerstand als Diffusion angeschlossen (verbunden). Eine spezielle
Ausgestaltung, welche in dieser Anmeldung besprochen wird, weist
eine Bitleitung auf, welche in einem Zweiten-Layer-Metall, Metall-2, verbunden ist.
Es versteht sich jedoch, dass es für einen vorgegebenen Schaltungsprozess
typischerweise viele unterschiedliche Layer aus Metall gibt und
dass ein vorgegebener Prozess zwei oder mehr Layer aus Metall aufweisen kann.
Die Erfindung würde
sich in gleicher Weise auf Bitleitungen, welche in Metall verlaufen
und verbunden sind, oder auf andere elektrisch leitende Layer als
Metall-2 beziehen. Zum Beispiel können die Bitleitungen der Erfindung
in jedem Metall oder jeder leitenden Schicht wie zum Beispiel Metall-1,
Metall-2, Metall-3, Metall-4, Metall-5, Metall-6 oder in einer anderen
verlaufen.
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In
einer speziellen Ausgestaltung ist die Bitleitung an Metall-2 (Zweites-Layer-Metall) unter Verwendung
eines Metall-1-Jumpers (erstes Layer-Metall unter dem Zweiten-Layer-Metall)
angeschlossen. Bei diesem Ansatz verlaufen die Bitleitungen aus 2 und 3 in
Metall-2 und die Wortleitungen verlaufen in Metall-1. Die Wortleitungen
und Bitleitungen verlaufen üblicherweise
nicht im selben Metall-Layer, da dies bedeuten würde, dass sich die Metallwortleitungen
und Bitleitungen gegenseitig kurzschließen. In einer alternativen Ausgestaltung
verlaufen die Bitleitungen und Wortleitungen in Metall-1 beziehungsweise
Metall-2.
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Jede
der Bitleitungen (Arrayleitungen) weist eine parasitäre Kapazität zwischen
Bitleitung und Masse auf (z.B. parasitäre Kapazität 122 aus 2).
Zur Vereinfachung zeigt 3 keine parasitären Kapazitäten zwischen
Bitleitung und Masse, was jedoch in 2 gezeigt
ist. Ferner existiert nicht nur zwischen Bitleitung und Masse eine
parasitäre
Kapazität,
sondern auch zwischen den Bitleitungen untereinander (z.B. parasitäre Kapazitäten 125 und 128).
Diese parasitären
Kapazitäten
sind verteilte Kapazitäten,
welche auf den Bitleitungen verteilt sind.
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Obwohl
kein Gleichstromanteil vorhanden ist führt Laden und Entladen der
Bitleitungen insbesondere beim intensiven parallelen (Lesen oder)
Programmieren, wenn Geschwindigkeit (Performance) ein wichtiger Aspekt
ist, zu einem großen
Strom. Obwohl der Betrag der parasitären Kapazität der Bitleitung zum Beispiel etwa
1 Pikofarad bis 3 Pikofarad betragen kann, führt ein Laden von 2000 Bitleitungen
während
eines Programmierens bei einem VPP-Pegel von etwa 6,5 Volt in etwa
0,5 Microsekunden zu einem VPP- Strom
von etwa 25 Milliampere bis 80 Milliampere. Dies könnte zu
einem Gesamtstrom IDD von etwa 100 Milliampere bis zu 250 Milliampere
führen.
Dies ist ein signifikanter Betrag eines dynamischen Leistungsverbrauchs.
Dies kann zu einer erheblichen Beschränkung der Anzahl von Zellen
führen,
welche parallel verarbeitet werden können, und somit zu einer Beschränkung der
Performance führen.
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4 zeigt
einen anderen Aufbau eines Arrays von Speicherzellen. Die Bitleitungen
aus Metall (z.B. Metall-2) sind in eine Anzahl von Segmenten wie
zum Beispiel 304 und 308 unterteilt. Bei einem
spezifischen Beispiel ist das Array von Speicherzellen in acht Teile
unterteilt und es sind sieben Metallbitleitungsteile vorhanden.
Am Ende des Arrays befindet sich Schaltung 311, welche
mit den Bitleitungen zu verbinden ist. Diese werden unter Verwendung
der Pass Gates 315 mit den Bitleitungen verbunden oder
von den Bitleitungen getrennt.
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Zwischen
Metallbitleitungssegmenten befindet sich Schaltung 322.
In einer Ausgestaltung befindet sich diese Schaltung zwischen jedem
anderen Metallbitleitungssegment. Die Schaltung für eine Bitleitung
beinhaltet drei Transistoren. Ein Pass Transistor oder Pass Gate 328 kann
Segmente 304 und 308 miteinander verbinden. Es
ist ein Pass Transistor 333 vorhanden, welcher Segment 304 mit
einer Leitung 337 verbinden oder davon trennen kann. Es
ist ein Pass Transistor 343 vorhanden, welcher Segment 308 mit
einer Leitung 347 verbinden oder davon trennen kann. Die
gezeigten Pass Transistoren sind NMOS Transistoren. Allerdings gibt
es viele Implementierungen von Pass Transistoren sowie Kombinationen
von diesen, welche verwendet werden können. Zum Beispiel können die
Pass Transistoren ein CMOS Pass Gate sein, wobei NMOS und PMOS Transistoren
parallel geschaltet sind.
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Wenn
das Gate des Pass Transistors verwendet wird (zum Beispiel das mit
VCC verbundene), verbindet der Pass Transistor seine Source- und
Drain-Knoten mit einem sehr niederohmigen Pfad. Dies kann als Einschalten
eines Pass Gates oder als EIN Pass Gate bezeichnet werden. Wenn
zum Beispiel das Gate des Transistors 328 mit VDD verbunden
ist, sind Segmente 304 und 308 in wirksamer Weise
miteinander verbunden. Wenn das Gate des Transistors 333 mit
VDD verbunden ist, ist in gleicher Weise Segment 304 wirksam mit
Leitung 337 verbunden und wenn das Gate des Transistors 343 mit
VDD verbunden ist, ist Segment 308 wirksam mit Leitung 347 verbunden.
Wenn die Pass Gates mit Masse verbunden werden, trennen diese die Source-
und Drain-Knoten. Dies kann als Ausschalten eines Pass Gates oder
als AUS Pass Gate bezeichnet werden.
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Ein
anderer Ansatz, welcher verwendet werden kann, besteht darin, High
Voltage Pass Gates zu verwenden, wobei eine Spannung, welche höher als
VCC ist, mit dem Gate des Pass Gates verbunden wird. Dies reduziert
den Widerstand oder die Impedanz zwischen Source und Drain.
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5 zeigt
ein detaillierteres Diagramm von Metallsegmenten 304 und 308 sowie
die Schaltung zwischen den Segmenten. In dieser Figur wird das Gate
oder die Control Elektrode von Transistor 328 als VPG Knoten
bezeichnet. Bitleitungen für
Speicherzellen von Wortleitungen WL1 bis WLn sind mit Metallsegmenten 304 verbunden.
Bitleitungen für
Speicherzellen von Wortleitungen WLn + 1 bis WLm sind mit Metallsegmenten 308 verbunden.
Im Fall, bei dem die Speicherzellen gleich unterteilt sind, ist
m gleich 2·n,
da für
jedes Segment eine gleiche Anzahl von Speicherzellen vorhanden ist.
Eine Metallbitleitungssegmentierung beinhaltet drei Pass Transistoren,
wobei einer als ein (seriell) verbindender oder trennender Baustein
mit einem Datenknoten tätig
ist und die anderen als ein logischer Pfad zu Masse oder einer Spannungsquelle,
entweder VPP oder einer Abbruch-Spannung
(z.B. VSS), tätig
sind. Diese vorliegende Kombination ist auch als eine Y Auswahl
tätig. Einige
Betriebsmodi für
die segmentierte Speicherarrayarichtektur sind in der folgenden
Tabelle A zusammengefasst.
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Wenn
sich ein gesamter Teil eines Arrays von Speicherzellen im Modus
A befindet, sind die einzelnen Segmente des Arrays miteinander verbunden.
Dann kann das Array ähnlich
wie das in 2 gezeigte Array betrieben werden.
Im Modus B ist Segment 304 mit Leitung 333 verbunden.
Dieses Segment kann in Abhängigkeit
von der gewünschten
Operation mit VPP durch ein Pass Gate 405 verbunden sein
oder mit VSS durch ein Pass Gate 407 verbunden sein. Im
Modus C ist Segment 308 mit Leitung 347 verbunden.
Dieses Segment kann in Abhängigkeit
von der gewünschten
Operation mit VPP durch ein Pass Gate 415 verbunden werden oder
mit VSS durch ein Pass Gate 417 verbunden werden. In einer
Ausgestaltung sind Pass Gates 405, 407, 415 und 417 außerhalb
des Arrays von Speicherzellen ausgestaltet (wie in Bereich 133 aus 2)
und Ausgabeleitungen 334 und 347 werden in das
Array geführt.
Diese Konfiguration ermöglicht
eine maximale Dichte der Speicherzellen. In einer alternativen Ausgestaltung
sind Pass Gates 405, 407, 415 und 417 im
Array von Speicherzellen eingebettet.
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Durch
Splitten der Metallbitleitungen in eine Anzahl von Segmenten und
durch Verbinden oder Isolieren in einer geeigneten Weise werden
die hohen Wechselströme
während
des Programmierens oder Lesens entsprechend verringert. Dies liegt
daran, dass die Länge
der Metallsegmente viel kürzer
als das gesamte Metallsegment (beispielsweise in 2)
ist. Bei einem kürzeren
Segment ist eine geringere parasitäre Kapazität vorhanden und somit wird
die Performance beim Durchführen
von parallelem Lesen oder Programmieren verbessert und der dynamische
Energieverbrauch nimmt ab. 6 zeigt
einen anderen Aufbau für
ein Array von Speicherzellen. Dieser Aufbau ähnelt dem in 4,
aber die Schaltungen zwischen den Segmenten des Speichers sind anders
verteilt. Allerdings ist der Betrieb der Schaltung ähnlich.
Die Bitleitungen aus Metall (z.B. Metall-2) sind in eine Anzahl
von Segmenten wie zum Beispiel 304 und 308 unterteilt.
In einem spezifischen Beispiel ist das Array von Speicherzellen
in acht Teile unterteilt und es sind sieben Metallbitleitungsteile
vorhanden. Am Ende des Arrays ist Schaltung 311 mit den
Bitleitungen zu verbinden. Diese werden unter Verwendung von Pass
Gates 315 mit den Bitleitungen verbunden oder davon getrennt.
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Zwischen
jedem Metallbitleitungssegment befindet sich Schaltung 321.
Schaltung 323 ist eine der Schaltung 321 ähnliche
Schaltung, welche sich in einer benachbarten Lage zwischen Segmenten
befindet. In Teil 321 beinhaltet die Schaltung für eine Bitleitung
zwei Transistoren. Ein Pass Transistor oder ein Pass Gate 328 kann
Segmente 304 und 308 miteinander verbinden. Es
ist ein Pass Transistor 333 vorhanden, welcher Segment 304 mit
einer Leitung 337 verbinden kann oder davon trennen kann.
Im Teil 323 ist ein Pass Transistor 343 vorhanden,
welcher Segment 308 mit einer Leitung 347 verbinden
kann oder davon trennen kann. Die gezeigten Pass Transistoren sind
NMOS Transistoren. Allerdings gibt es viele Implementierungen von
Pass Transistoren sowie Kombinationen, welche verwendet werden können. Zum
Beispiel können
die Pass Transistoren ein CMOS Pass Gate sein, wobei NMOS und PMOS
Transistoren parallel verbunden sind.
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Wenn
das Pass Gate des Pass Transistors verwendet wird (zum Beispiel
das mit VCC verbundene), verbindet der Pass Transistor seine Source-
und Drain-Knoten mit einem sehr niederohmigen Pfad. Dies kann als
Einschalten eines Pass Gates oder als EIN Pass Gate bezeichnet werden.
Wenn zum Beispiel das Gate des Transistors 328 mit VDD
verbunden ist, sind Segmente 304 und 308 in wirksamer
Weise miteinander verbun den. In gleicher Weise ist Segment 304 mit
Leitung 337 verbunden, wenn das Gate des Transistors 333 mit
VDD verbunden ist. Und wenn das Gate des Transistors 343 mit
VDD verbunden ist, ist Segment 308 wirksam mit Leitung 347 verbunden.
Wenn die Pass Gates mit Masse verbunden sind, trennen diese die
Source und Drain-Knoten. Dies kann als Ausschalten eines Pass Gates
oder als AUS Pass Gate bezeichnet werden.
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Ein
anderer Ansatz, welcher verwendet werden kann, besteht darin, High
Voltage Pass Gates zu verwenden, wobei eine Spannung, welche höher als
VCC ist, mit dem Gate des Pass Gates verbunden wird. Dies verringert
den Widerstand oder die Impedanz zwischen Source und Drain.
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7 zeigt
eine detailliertere Darstellung von Metallsegmenten 304 und 308 aus 6 sowie
die Schaltung zwischen den Segmenten. In dieser Abbildung wird das
Gate oder die Control Elektrode von Transistor 328 als
VPG Knoten bezeichnet. Bitleitungen für Speicherzellen von Wortleitungen
WL1 bis WLn sind mit Metallsegment 304 verbunden. Bitleitungen
für Speicherzellen
von Wortleitungen WLn+1 bis WLm sind mit Metallsegment 308 verbunden.
Im Fall, bei dem die Speicherzellen gleich unterteilt sind, ist
m gleich 2·n,
da für
jedes Segment eine gleiche Anzahl von Speicherzellen vorhanden ist.
Eine Metallbitleitungssegmentierung beinhaltet zwei Pass Transistoren,
wobei einer als ein (seriell) verbindender oder trennender Baustein
mit einem Datenknoten tätig
ist und der andere als ein logischer Pfad zu Masse oder einer Spannungsquelle,
entweder eine Abbruch-Spannung (z.B. VSS) beziehungsweise VPP tätig ist.
Diese vorliegende Kombination ist auch als eine Y Auswahl tätig. Einige
Betriebsmodi für
die segmentierte Speicherarrayarichtektur sind in der Tabelle B
unten zusammengefasst.
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Wenn
sich ein gesamter Teil eines Arrays von Speicherzellen im Modus
A befindet, sind die einzelnen Segmente des Arrays miteinander verbunden.
Dann kann das Array in gleicher Weise wie das in 2 gezeigte
Array betrieben werden. Im Modus B ist Segment 304 mit
Leitung 333 verbunden. Dieses Segment kann in Abhängigkeit
von der gewünschten
Funktion mit VPP durch ein Pass Gate 405 verbunden sein
oder mit VSS durch ein Pass Gate 407 verbunden sein. Im
Modus C ist ein Segment oder mehrere Segmente sind vollständig von
entweder benachbarten Segmenten oder VSS oder VPP oder Kombinationen
davon getrennt. Segment 308 ist floating wenn Gate 343 und 328 ausgeschaltet
sind. Dies trennt die Kapazität
und parasitäre
Kapazität
von Segment 308 vom Rest des Arrays und kann dazu verwendet
werden, die Performance zu verbessern, wenn auf einem anderen Segment
des Arrays gearbeitet wird. In einer Ausgestaltung sind Pass Gates 405, 407, 415 und 417 außerhalb
des Arrays von Speicherzellen ausgestaltet (wie in Bereich 133 aus 2) und
Ausgabeleitungen 334 und 347 werden in das Array
geführt.
Diese Konfiguration ermöglicht
eine maximale Dichte der Speicherzellen. In einer alternativen Ausgestaltung
sind Pass Gates 405, 407, 415 und 417 innerhalb
des Arrays von Speicherzellen eingebettet.
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Durch
Splitten der Metallbitleitungen in eine Anzahl von Segmenten und
durch Verbinden oder Isolieren in einer geeigneten Weise werden
die hohen Wechselströme
während
des Programmierens oder Lesens entsprechend verringert. Dies liegt
daran, dass die Länge
der Metallsegmente viel kürzer
als das gesamte Metallsegment (wie zum Beispiel jenes in 2)
ist. Bei einem kürzerem
Segment eine geringere parasitäre
Kapazität
vorhanden und somit wird die Performance beim Durchführen von
parallelem Lesen oder Programmieren verbessert und der dynamische
Energieverbrauch nimmt ab.
