DE60224131T2 - Leiterrahmen-Packung in Chipgrösse - Google Patents

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Description

  • Die vorliegende Erfindung bezieht sich auf Leiterrahmen-Packungen in Chipgröße (CSPs/Chip Scale Packages) und insbesondere auf Leiterrahmen-Packungen in Chipgröße (CSPs) mit einem verbesserten Leiterrahmen, der Gießmassen-Leiterrahmenhaftung fördert und HF-Erdungskennwerte (Hochfrequenz) verbessert.
  • Die Packungen in Chipgröße (CSPs) sind Packungen, die Chip(s) inkorporieren, die gewisse dimensionale Anforderungen erfüllen, bei denen der Packungsbereich geringfügig größer als der Chip-Bereich, aber kleiner als konventionelle Chippackungen ist. Leiterrahmen-CSPs sind CSPs, die nicht die peripheren Leitungen haben, die sich typisch aus konventionellen Chippackungen erstrecken. Aufgrund dieser Struktur und dieses Designs sind die Leiterrahmen-CSPs für ihre Kostenwirksamkeit, Kompaktheit und verbesserte HF-Performance bekannt. Eine Vielfalt verschiedener Typen von Leiterrahmen-CSPs ist auf dem Markt erhältlich, wie beispielsweise Mikroleiterpackungen (MLPs), Mikroleiterrahmen (MLFs), drahtlose Packungs-Chipträger (LPCC), usw. Die (amerikanische) Normbehörde für elektronische Bauelemente und IC-Fassungen (Joint Electron Device Engineering Council/JEDEC), die ein Ausschuss ist, der Industriestandards und Packungsfassungen erstellt, hat gewisse Packungsfassungen für Leiterrahmen-CSPs definiert. In den Packungsfassungen, die als "MO-220", bekannt sind, hat der Ausschuss die Leiterrahmen-CSPs als HP-VFQFP-Ns oder HP-WFQFP-Ns klassifiziert. Weitere Informationen über derartige Packungen sind auf der Website von http:/www.iedec.org/home/about_jedec.htm, verfügbar.
  • Die 1A der zugehörigen Zeichnungen ist eine Draufsicht eines konventionellen Leiterrahmen-CSP 5, wie einem konventionellen LPCC und die 1B ist eine Querschnittsansicht des konventionellen Leiterrahmen-CSP entlang der Schnittlinie 1B-1B der 1A. Die konventionelle Rahmenleiter-CSP 5 umfasst, wie in den 1A and 1B gezeigt, einen Leiterrahmen 10 mit einer mittigen Bondinsel oder Chipbefestigungs-Bondinsel 12, die mittig darin positioniert ist und eine Mehrheit von Drahtbondinseln 14, die peripher darin positioniert sind, mindestens einen Baustein oder Chip 16, der auf der Chipbefestigungs-Bondinsel 12 angeordnet ist, eine Mehrheit von Bonddrähten 18 zum elektrischen Anschließen des Chips 16 an die Drahtbondinseln 14 und eine Gießmasse 20 (in der 1B gezeigt), wie beispielsweise Kunststoff zum Einkapseln dieser Komponenten in eine Packungsstruktur. Typisch wird die Gießmasse 20 um den Leiterrahmen 10 gegossen, nach dem die Bonddrähte 16 und die Bonddrähte 18 an den Leiterrahmen 10 montiert worden sind. Die Gießmasse 20 verbessert die Befestigung dieser Komponenten in der Packung und verhindert elektrische Kurzschlüsse zwischen den Bonddrähten und dem/den Chip/Chips und Einführen von Feuchte, Staub oder anderen Verunreinigungssubstanzen in die Packung.
  • Ein bedeutendes Problem kommt aber in solchen konventionellen Leiterrahmen-CSPs auf, weil die Gießmasse häufig nicht richtig an der Oberfläche der Chipbefestigungs-Bondinsel haftet. Dieses Problem kann gewisse Lücken zwischen den Oberflächen der Gießmasse und der Chipbefestigungs-Bondinsel (auch als Schichtentrennung/Delaminierung bekannt) verursachen, was die Wahrscheinlichkeit erhöht, dass Feuchte und andere Verunreinigungssubstanzen durch solche Lücken in die Packung sickern. Dies verschlechtert den Feuchteempfindlichkeitsgrad (MSL) der Packung, was die Feuchteempfänglichkeit der Chippackung anzeigt. Die Verschlechterung des Feuchteempfindlichkeitsgrads (MSL) und das unzureichende Bonden der Gießmasse mit der Chipbefestigungs-Bondinsel verschlechtert die elektrische Performance der konventionellen Leiterrahmen-CSPs.
  • Die vorliegende Erfindung besteht in einer HF-Chippackung, die einen Leiterrahmen einschließlich einer Chipbefestigungs-Bondiesel und eine Mehrheit von peripher positionierten Drahtbondinseln; mindestens einen Chip auf der Chipbefestigungs-Bondinsel; mindestens einen Bonddraht, der den Chip/die Chips und die Drahtbondinseln elektrisch verbindet; und eine Gießmasse, die den Chip/die Chips und den Bonddraht bzw. die Bonddrähte einkapselt, um eine Chippackung zu bilden, umfasst; dadurch gekennzeichnet, dass mindestens eine Apertur völlig durch die Chipbefestigungs-Bondinsel hindurchgebildet ist, um die Chipbefestigungs-Bondiesel in Abschnitte zu trennen, wobei die besagte Gießmasse in der/den Apertur/Aperturen liegt und der mindestens eine Chip auf einem der besagten Abschnitte montiert ist und dadurch die Länge der Erdungsstrecken bzw. -wege reduziert.
  • Die Erfindung stellt eine verbesserte Leiterrahmen-CSP bereit, die fähig ist, die Haftung einer Gießmasse an eine Chipbefestigungs-Bondiesel zu verbessern. Insbesondere stellt die Leiterrahmen-CSP der Erfindung eine Apertur in der Chipbefestigungs-Bondinsel breit, die den Haftungsoberflächenbereich der Chipbefestigungs-Bondiesel für die Gießmasse erhöht. Die Erfindung verbessert außerdem die Performance-Kennwerte und die Zuverlässigkeit der Leiterrahmen-CSP.
  • Die Erfindung wird jetzt, beispielhaft, mit Bezug auf die zugehörigen Zeichnungen beschrieben, in denen:
  • Die 1A ist eine Draufsicht einer konventionellen Leiterrahmen-CSP.
  • Die 1B ist eine Querschnittsansicht der konventionellen Leiterrahmen-CSP entlang der Schnittlinie 1B-1B der 1A.
  • Die 2A ist eine Draufsicht einer Leiterrahmen-CSP gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • Die 2B ist eine Querschnittsansicht der konventionellen Leiterrahmen-CSP entlang der Schnittlinie 2B-2B der 2A.
  • Die 2C ist eine Querschnittsansicht einer Leiterrahmen-CSP, die eine Ausführungsform der vorliegenden Erfindung ist.
  • Die 2D ist eine Querschnittsansicht der Leiterrahmen-CSP, gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • Die 3 ist eine Draufsicht einer Leiterrahmen-CSP gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
  • In den Zeichnungen werden die gleichen Bezugszeichen zur Anzeige der gleichen Elemente verwendet.
  • Wie in den 2A und 2B gezeigt, umfasst eine Leiterrahmen-CSP 50 einen Leiterrahmen 51 einschließlich einer Chipbefestigungs-Bondinsel 52, die darin mittig positioniert ist und eine Mehrheit von Drahtbondinseln 54, die darin peripher positioniert sind, auf der Chipbefestigungs-Bondinsel 52 monierte Chips 56, eine Mehrheit von Bonddrähten 58, um die Chips 56 und die Drahtbondinseln 54 elektrisch zu verbinden, mindestens eine Apertur 65, die in der Chipbefestigungs-Bondiesel 52 zwischen den Chips 56 angeordnet ist und eine Gießmasse 60 (in der 2B gezeigt) zum Einkapseln dieser Komponenten in eine Packungsstruktur. Der Leiterrahmen 51 ist aus einem leitfähigen Material, wie beispielsweise Metall, hergestellt. Die Apertur 65 ist durch die Chipbefestigungs-Bondinsel 52 hindurch, unter Einsatz bekannter Ätzverfahren wie Vollätzprozess, Halbätzprozess, einer Kombination von Voll- und Halbätzprozessen, eines beliebigen anderen geeigneten Ätzprozesses, Stanzen, Prägen oder irgendeinem anderen geeigneten Leiterrahmenherstellungsprozess, gebildet. Diese Apertur 65 stellt einen größeren Oberflächenbereich bereit, an dem die Gießmasse 60 haften kann, wodurch die Adhäsion der Gießmasse an die Chipbefestigungs-Bondinsel 52 verbessert wird. Das heißt, die Apertur 65 vergrößert den Adhäsionsoberflächenbereich für die Gießmasse 60 ohne die Gesamtabmessungen der CSP 50 zu beeinträchtigen. Der vergrößerte Adhäsionsoberflächenbereich verhindert die Verschlechterung des Feuchteempfindlichkeitsgrads (MSL) der CSP 50, die Einführung von Verunreinigungssubstanzen wie beispielsweise Staube in die CSP 50 und das Auftreten elektrischer Kurzschlüsse in der CSP 50.
  • Überdies verbessert die Apertur 65 in einigen Anwendungen, wie Geräten hohen dynamischen Bereichs (z. B., bei –30 dB arbeitend), die HF-Erdungskennwerte solcher elektronischer Geräte. Übermäßig lange Erdungswege können den Effekt haben, den Geräuschpegel für die Geräte hohen dynamischen Bereichs zu erhöhen. Durch Trennen der Chipbefestigungs-Bondinsel 52 in Abschnitte durch Bilden der Apertur 65 in der Chipbefestigungs-Bondinsel der Geräte hohen dynamischen Bereichs stellt die vorliegende Erfindung Mittel zum Reduzieren der Länge der Erdungsstrecken/-wege und Beschränken der HF-Erdrückleitungsströme auf spezifische Teile der Leiterplatte bereit. Dies verbessert die HF-Erdungskennwerte der Geräte hohen dynamischen Bereichs.
  • Die in der 2C gezeigte Leiterrahmen-CSP ist mit der Leiterrahmen-CSP in der 2B, mit Ausnahme einer Apertur 66, identisch. Wie in der 2C gezeigt, die keine Ausführung der Erfindung ist, ist die Apertur 66 teilweise durch die Chipbefestigungs-Bondinsel 52, unter Einsatz bekannter Ätzverfahren, wie einen Halbätzprozess, gebildet. Weil die Apertur 66 den Adhäsionsoberflächenbereich für die Gießmasse durch Bereitstellen eines größeren Oberflächenbereichs vergrößert, an den sich die Gießmasse haften kann, verbessert die Apertur 66 die Performance-Kennwerte und Zuverlässigkeit der Leiterrahmen-CSP.
  • Die als identisch mit der Leiterrahmen CSP in der 2D gezeigte Leiterrahmen-CSP ist mit der Leiterrahmen-CSP in der 2B, mit Ausnahme einer Apertur 67, identisch. Wie in der 2D gezeigt, ist die Apertur 67, in dieser Ausführungsform, mithilfe einer Kombination eines Vollätzprozesses und eines Halbätzprozesses gebildet und vergrößert den Adhäsionsoberflächenbereich für die Gießmasse, wodurch die Leiterrahmen-CSP verbessert wird.
  • In der, in der 3 gezeigten Ausführungsform umfasst die Leiterrahmen-CSP 80 einen Leiterrahmen 70 einschließlich einer darin mittig positionierten Chipbefestigungs-Bondinsel 72 und einer Mehrheit peripher darin positionierter Drahtbondinseln 74, Chips 76, die mittels Bondmaterialien auf der Chipbefestigungs-Bondinsel 72 montiert sind, einer Mehrheit von Bonddrähten 78 zum elektrischen Verbinden der Chips 76 und der Drahtbondinseln 74 und einer Gießmasse (nicht gezeigt) zum Einkapseln dieser Komponenten in eine Packungsstruktur.
  • In dieser Ausführungsform gibt es eine Mehrheit von Aperturen 85a, 85b, 85c, die in der Chipbefestigungs-Bondinsel 72 positioniert sind. Diese Aperturen 85a, 85, 85c (zusammen 85) haben eine ovale Form und erstrecken sich senkrecht oder horizontal, können sich aber in beliebiger Richtung, z. B., diagonal, erstrecken. Die Apertur 85 kann teilweise oder ganz durch die Chipbefestigungs-Bondinsel 72 hindurch, wie oben besprochen, unter Einsatz eines Vollätzprozess, Halbätzprozess, einer Kombination von Voll- und Halbätzprozessen, eines beliebigen anderen geeigneten Ätzprozesses, Stanzen, Prägen oder irgendeinem anderen geeigneten Leiterrahmenherstellungsprozess, gebildet werden. Die Aperturen 85 stellen einen größeren Oberflächenbereich bereit, an den sich die Gießmasse haften kann. Dies verhindert Einführung von Verunreinigungssubstanzen und Feuchte in die Packung und verbessert die elektrischen Kennwerte der Packung.
  • Gemäß der vorliegenden Erfindung kann/können die Apertur(en) (z. B., Apertur(en) 65, 66, 67, 85), die in der Chipbefestigungs-Rindinsel der Leiterrahmen-CSP gebildet ist/sind in einer beliebigen Form, Konfiguration oder Größe, mithilfe konventioneller Ätzverfahren gebildet werden, solange die Apertur den Adhäsionsoberflächenbereich im Chip-Bondinselbereich für die Gießmasse vergrößert. Die Apertur kann, beispielsweise, ein Rechteck, ein Oval, ein Kreis, ein Quadrat, ein Dreieck oder irgendeine Kombination davon sein. Zudem könnte eine Mehrheit solcher Aperturen in der Chipbefestigungs-Bondinsel (z. B., wie in der 3 gezeigt) gebildet werden. Alle diese Variationen werden als Teil der vorliegenden Erfindung in Erwägung gezogen.
  • Folglich stellt die vorliegende Erfindung mindestens eine Apertur zwischen Chips in der Chipbefestigungs-Bondinsel einer Chippackung bereit, um den Adhäsionsoberflächenbereich für die Gießmasse im Chipbefestigungs-Bondinselbereich zu vergrößern, wodurch sie die Verschlechterung des Feuchteempfindlichkeitsgrads (MSL) der Leiterrahmen-CSP, die Einführung von Verunreinigungssubstanzen wie Staube in die Leiterrahmen-CSP und das Auftreten elektrischer Kurzschlüsse in der Leiterrahmen-Packung in Chipgröße (CSP) verhindert. Die vorliegende Erfindung verbessert außerdem die HF-Erdungskennwerte der Chippackung.

Claims (6)

  1. HF-Chip-Packung (50, 80) umfassend: einen Leiterrahmen (51, 70) einschließlich einer Chipbefestigungs-Bondinsel (52, 72) und einer Mehrheit peripher positionierter Drahtbondinseln (54, 74); mindestens einen Chip (56, 76) auf der Chipbefestigungs-Bondinsel; mindestens einen Bonddraht, der den (die) Chip(s) und die Drahtbondinseln elektrisch verbindet; und eine Gießmasse (60), die den (die) Chip(s) und den (die) Bonddraht(-drähte) einkapselt, um eine Chippackung zu bilden, dadurch gekennzeichnet, dass mindestens eine Apertur (65, 67, 85), die völlig durch die Chipbefestigungs-Bondinsel (52, 72) hindurch gebildet ist, um die Chipbefestigungs-Bondinsel in Abschnitte zu trennen, wobei die Gießmasse (60) in der(den) Apertur(en) liegt und der mindestens eine Chip (56, 76) auf einem der Abschnitte montiert ist und dadurch die Länge der Erdungsstrecken reduziert.
  2. Chippackung nach Anspruch 1, wobei die oder jede Apertur (65, 67, 85) mithilfe eines Vollätzprozesses gebildet ist.
  3. Chippackung nach Anspruch 1 oder 2, wobei die Form der oder jeder Apertur (65, 67, 85) eine der Folgenden ist: ein Rechteck, ein Quadrat, ein Oval, ein Dreieck, ein Kreis oder eine Kombination davon.
  4. Chippackung des Anspruchs 1, 2 oder 3, wobei die Chippackung eine Leiterrahmen-Packung in Chipgröße (50) ist.
  5. Chippackung nach einem beliebigen vorherigen Anspruch, die eine Mehrheit der Aperturen (85a, 85b, 85c) umfasst, die um den (die) Chip(s) (76) herum gebildet sind.
  6. Chippackung nach Anspruch 5, die mindestens einen ersten und einen zweiten Chip (76) umfasst, wobei mindestens eine Apertur der Mehrheit von Aperturen (85a) zwischen den ersten und zweiten Chips angeordnet ist.
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