DE60224703T2 - Leseverstärker für nichtflüchtige integrierte mehrebenen-speicherbausteine - Google Patents

Description

• Die vorliegende Erfindung betrifft allgemein nichtflüchtige integrierte Speicherbauelemente und betrifft spezieller einen verbesserten Leseverstärker sowie ein Verfahren zum Betreiben desselben, um in einer Mehrzustands-Speicherzelle gespeicherte Daten schnell mit hochgradiger Genauigkeit zu lesen.
• Nichtflüchtige Speicher, beispielsweise elektrisch löschbare, programmierbare Nur-Lese-Speicher (EEPROM) oder Flash-Speicher, werden weit verbreitet in tragbaren Geräten genutzt, darunter Geräten, die keine Massendatenspeichereinrichtungen und keine feste Stromquelle aufweisen, beispielsweise in Mobiltelefonen, tragbaren Personalcomputern (PCs), tragbaren Musikabspielgeräten und digitalen Kameras.
• Nichtflüchtige Speicher stellen typischerweise Halbleiterbauelemente mit einer Anzahl von Speicherzellen dar, die jeweils einen Feldeffekttransistor mit einem Steuergate und einem isolierten oder "schwebenden", einem so genannten Floating-Gate aufweist, das elektrisch von einer Source-Elektrode und einer Drain-Elektrode des FET isoliert ist. In nichtflüchtigen Speichern werden Informationen programmiert oder gespeichert, indem Ladungsträger auf das Floating-Gate injiziert werden, um eine Schwellspannung des FET zu ändern. Die injizierte Ladung ändert die Schwellspannung des FET von einer intrinsischen Schwellspannung um einen zu der Ladung proportionalen Betrag. Die neue Schwellspannung des FET in der Speicherzelle repräsentiert ein oder mehrere Bits programmierter Daten oder Informationen. Beispielsweise wird bei einer einfachen Speicherzelle, in der ein einzelnes Bit Daten gespeichert wird, die Schwellspannung des FET entweder auf einen Wert nahe eines hohen Endes des Schwellspannungsbereichs angehoben oder auf einem Wert nahe eines unteren Endes desselben gehalten. Diese beiden programmierten Schwellspannungen repräsentieren eine logische Eins oder eine logische Null. Diese Spannungen programmieren die Speicherzelle derart, dass sie an- bzw. abschaltet, wenn Lesezustände hergestellt werden, wodurch es bei einem Lesevorgang möglich ist festzustellen, ob die in der Speicherzelle gespeicherten Daten eine logische Eins oder eine logische Null darstellen.
• Um das in einer einfachen Speicherzelle gespeicherte Bit zu lesen, wird an den FET eine mittlere Schwellspannung angelegt, und eine resultierende Stromstärke wird mit einer Referenzstromstärke verglichen. Eine Speicherzelle, die auf eine hohe Schwellspannung, eine logische Eins, programmiert ist, wird weniger Strom leiten als den Referenzstrom, und eine Speicherzelle, die auf eine niedrige Schwellspannung, eine logische Null, programmiert ist, wird mehr Strom leiten als den Referenzstrom. Der Vergleich der Stromstärken erfolgt mit einer Schaltung, die als Leseverstärker (SA, Sense Amplifier) bezeichnet wird. Bei einer einfachen Speicherzelle stellt das Ausgangssignal des Leseverstärkers ein digitales Signal von einem Bit dar, welches den logischen Zustand der in der Speicherzelle gespeicherten Daten repräsentiert.
• Kompliziertere nichtflüchtige Speicher weisen Mehrpegel- oder Mehrzustands-Speicherzellen auf, welche die Speicherung von mehr als einem Bit pro Speicherzelle ermöglichen. Beim Speichern von mehr als einem Bit pro Speicherzelle ist es erforderlich, dass der Schwellspannungsraum der Speicherzelle in mehrere Bereiche oder Speicherzustände unterteilt oder aufgeteilt wird, die jeweils einer von mehreren Schwellspannungen zugeordnet werden, welche einen von mehreren möglichen Bit- oder Datenzuständen repräsentieren. Beispielsweise ist bei einer Mehrzustands-Speicherzelle, die zwei Bits Daten speichern kann, ein Schwellspannungsraum mit vier Speicherzuständen erforderlich, und bei einer Mehrzustands-Speicherzelle, die drei Bits Daten speichert, ist eine Unterteilung des Schwellspannungsraums in acht Speicherzustände erforderlich. Beispielhafte Flash-Speicher, die solche Mehrzustands-Speicherzellen aufweisen, sind in den US-Patenten 5,043,940 und 5,434,825 beschrieben.
• Um das Konzept nichtflüchtiger Speicher mit Mehrzustands-Speicherzellen voll auszunutzen, sollten die Speicherzustände so eng wie möglich gepackt sein, mit einem minimalen Schwellspannungsabstand zur Abgrenzung/Unterscheidung darüber. Somit erfordert das Lesen einer Mehrzustands-Speicherzelle, dass der Leseverstärker die programmierte Schwellspannung exakt auflöst, mit Toleranzen, die viel kleiner sind als der Abstand zwischen verfügbaren Speicherzuständen. Beispielsweise ist bei einer gegebenen Mehrzustands-Speicherzelle, die FETs mit einem Schwellspannungsbereich von zwei Volt und vier Bits pro Speicherzelle aufweist (sechzehn Speicherzustände pro Speicherzelle), jeder Speicherzustand 125 mV breit, wobei es erforderlich ist, dass der Leseverstärker die Schwellspannungen auf einige wenige Millivolt genau auflöst. Typischerweise muss der Leseverstärker Schwellspannungen auf ungefähr 10 mV oder weniger genau auflösen können.
• Zusätzlich zur Auflösung kleiner Spannungsunterschiede diktieren Anforderungen an das Leistungsverhalten, dass der Leseverstärker in der Lage sein muss, die programmierte Schwellspannung in sehr kurzer Zeit zu bestimmen. Das kann bei nichtflüchtigen Speichern recht kritisch sein, bei denen ein Schreibvorgang mit geschlossener Schleife zur Anwendung kommt, bei dem auf den Programmiervorgang ein Verifizierungsvorgang folgt, in welchem der Leseverstärker überprüft, ob die Schwellspannung der programmierten Speicherzelle den gewünschten Wert erreicht hat. Es ist schwierig, diese Anforderungen an das Leistungsverhalten und an die Auflösung gleichzeitig zu befriedigen. Oft wird Leistungsfähigkeit geopfert, um die Auflösung zu verbessern, und umgekehrt.
• 1 zeigt eine Leseschaltung gemäß dem Stand der Technik, die üblicherweise als Strommessschaltung bezeichnet wird. Eine Stromspiegelschaltung 10 und mehrere Leseverstärker 15, im Allgemeinen ein Leseverstärker für jeden Speicherzustand, vergleichen die Stromstärke von der Speicherzelle 20 mit mehreren Referenzstromstärken, die gleichzeitig von mehreren Referenzstromschaltungen 25 bereitgestellt werden. Eine vorgegebene feste Spannung, die höher als eine maximal programmierte Schwellspannung ist, wird an das Steuergate der gelesenen Speicherzelle angelegt. Die resultierende Stromstärke der Speicherzelle wird mithilfe eines p-Kanal-FET zu mehreren p-Kanal-FETs gespiegelt, wie in 1 gezeigt ist. Diese mehreren gespiegelten Stromstärken werden von den mehreren Leseverstärkern mit mehreren Referenzstromstärken verglichen. Die unterschiedlichen Referenzstromstärken sind gleich der Stromstärke, die durch programmierte Schwellspannungen erzeugt werden, die den Grenzen der Schwellspannungsunterteilungen entsprechen. Die digitalen Ausgangssignale der Leseverstärker zeigen den Speicherzellenzustand an.
• Wenngleich dies eine Verbesserung gegenüber früheren Gestaltungen darstellt, ist dieser Ansatz aus einer Reihe von Gründen nicht vollständig befriedigend. Da die Größe von Arrays zunimmt und sich somit die Anzahl der Speicherzellen erhöht, ist es nicht machbar, die notwendige Stromstärke, im Allgemeinen in der Größenordnung von einigen zehn Mikroampere (μA) bereitzustellen, die für die größere Anzahl von Zellen zu spiegeln ist. Darüber hinaus ist es schwierig, den Zellenzustand durch Unterscheidung relativ kleiner Strompegel zu lesen.
• Bei einem so genannten Spannungsmessansatz, der in den 2 und 3 gezeigt ist, wird eine Spannung (V_BL) auf einer Bitleitung 28 der Speicherzelle 20 auf eine Referenzspannung (V_PRE) mithilfe einer Vorladespannung V_PRE vorgeladen. Optional wird die Bitleitung 28 der Speicherzelle 20 über ein Kaskode-Bauelement 32 vorgeladen. Eine Steuergatespannung (V_CG), welche die maximal mögliche Schwellspannung (V_T) der Zelle übersteigt, wird an das Steuergate 28 angelegt. V_CG wird in Bezug auf V_T derart gewählt, dass eine gelöschte Speicherzelle immer mit diesem Betrag von V_CG leiten wird. Nach einer Zeitspanne Δt wird V_BL mit einer Auslöse- oder Referenzspannung (V_TRP) verglichen, und zwar mithilfe eines Inverters oder Komparators 30. Mit Bezug auf 3 ist zu sehen, dass, wenn V_BL nach Δt größer als V_TRP ist, die Zelle 20 weniger als einen effektiven Vergleichsstrom (I_COMP) leitet und, daher ist V_T höher und die Zelle ist programmiert. Es kann gezeigt werden, dass ein vereinfachter approximativer Ausdruck für die effektive Vergleichsstromstärke lautet: ICOMP = CBL(VPRE – VTRP)/(AV·Δt)wobei A_V die Spannungsverstärkung des Kaskode-Bauelements ist und C_BL die Kapazität der Bitleitung ist.
• Wenn die Speicherzelle 20 eine Mehrpegel- oder Mehrzustands-Speicherzelle darstellt, kann V_T exakter bestimmt werden, indem eine Folge von unterschiedlichen Spannungen V_CG angelegt wird und die resultierenden Spannungen V_BL verglichen werden. Beispielsweise wird bei einer Version dieses Ansatzes, die als Halbschritt-Methode bezeichnet wird, eine V_CG von ungefähr der Hälfte einer maximal möglichen V_CG angelegt. Wenn die resultierende V_BL kleiner als V_TRP ist, wird bei einer zweiten Iteration (oder Durchlauf) eine V_CG angelegt, die halb so groß wie die im ersten Durchlauf angelegte V_CG ist oder einem Viertel der maximal möglichen V_CG entspricht. Wenn die resultierende V_BL größer als erwartet ist, wird in dem zweiten oder nachfolgenden Durchlauf eine V_CG angelegt, die dem 1,5-fachen der im ersten Durchlauf angelegten V_CG oder 75% der maximal möglichen V_CG entspricht. Der Prozess wird fortgesetzt, bis die V_T mit ausreichender Genauigkeit bestimmt ist.
• Wenngleich dies eine Verbesserung gegenüber früheren Gestaltungen und Verfahren für große Arrays und/oder kleine Bauelemente darstellt, ist dieser Ansatz nicht voll befriedigend. Beispielsweise ist die effektive Vergleichsstromstärke im Allgemeinen nicht konstant, aufgrund einer Schwankung der Versorgungsspannung, der Entwicklungszeit (der Zeit, in welcher die mittlere Schwellspannung entwickelt wird) oder aufgrund von zeitlichen Schwankungen der Kapazität der Bitleitung im Allgemeinen, da I_COMP gemäß der vorstehenden Gleichung im Zeitverlauf schwankt. Zum Beispiel kann sich die Kapazität der Bitleitung vom Zeitpunkt des Schreibvorgangs bis zum Zeitpunkt des Lesevorgangs der Zelle aufgrund des Beschreibens oder Löschens anderer Speicherzellen in dem Speicherarray, die mit derselben Bitleitung gekoppelt sind, ändern. Diese Änderung der Kapazität kann eine Verschiebung von I_COMP bewirken, was dazu führt, dass Daten von Mehrzustands-Speicherzellen unrichtig gelesen werden.
• Ein weiteres Problem besteht darin, dass die Differenz zwischen V_PRE und V_TRP mit der Temperatur und mit der Versorgungsspannung variieren kann, insbesondere wenn der Komparator ein einfacher Inverter ist. Ferner kann die gemessene Zeit variieren, aufgrund von Schwankungen in einem (nicht gezeigten) Taktungschip, welcher für Schwankungen der Temperatur und/oder Versorgungsspannungen empfindlich ist.
• Die US 5,581,511 , über welche die unabhängigen Ansprüche charakterisiert sind, offenbart eine Leseschaltung für nichtflüchtige Speicherzellen, bei welcher die Bitleitung und eine Referenzleitung vorgeladen werden. Etwaige Unterschiede in der Leitungsspannung werden beseitigt, bevor sich eine Spannungsdifferenz zwischen der Leitung, die einen Speicherzustand der Speicherzelle anzeigt, entwickeln kann.
• Eine weitere Einschränkung hinsichtlich der Gestaltungen nichtflüchtiger Speicher mit Mehrzustands-Speicherzellen stellt die Leistung dar, die von dem Leseverstärker während des Lesevorgangs aufgenommen wird. Nichtflüchtige Speicher, bei denen der zuvor beschriebene Ansatz genutzt wird, erfordern oft Hunderte von Leseverstärkern, die parallel arbeiten, um die Mehrzustands-Speicherzellen mit hinreichender Genauigkeit und Geschwindigkeit zu lesen. Eine solche große Anzahl von Leseverstärkern kann zur Aufnahme eines beträchtlichen Anteils der verfügbaren Leistung führen. Somit können die sehr niedrigen Leistungsbudgets heutiger tragbarer Geräte dem Entwurf von Leseverstärkern harte Grenzen setzen. Zum Beispiel sind Leseverstärker mit Kaskode-Stufen aufgrund der höheren Verstärkung dieser erwünscht. Kaskode-Stufen sind möglicherweise aber nicht praktikabel, und zwar wegen einer erhöhten Bauhöhe, die zwischen Versorgungsspannungsbahnen oder Hauptschienen, die hohe Spannungen von einer externen Quelle liefern, erforderlich ist. Nichtflüchtige Speicher, die hohe Spannungen von einer chipinternen Spannungsversorgung beziehen, sind erhältlich. Diese Spannungsversorgungen weisen jedoch im Allgemeinen eine stark begrenzte Leistungskapazität auf und nehmen zu viel Leistung auf, insbesondere in tragbaren Geräten. Darüber hinaus ist die von chipinternen Spannungsversorgungen verfügbare Leistung noch stärker beschränkt und muss gespart werden, um insbesondere die Wärmeableitung von dem Chip zu reduzieren. Somit bringen die schrumpfenden Leistungs- und Spannungsversorgungen in tragbaren Geräten Einschränkungen hinsichtlich der Gestaltung von Leseverstärkern mit sich.
• Eine weitere wichtige Erwägung hinsichtlich der Gestaltung von Leseverstärkern stellt die durch den Leseverstärker genutzte Chip-Fläche dar. Wie bereits erwähnt, sind bei einem nichtflüchtigen Speicher mit Mehrzustands-Speicherzellen, um ein zufriedenstellendes Leistungsverhalten zu erreichen, typischerweise mehrere Leseverstärker auf dem Chip erforderlich. Somit können die Leseverstärker einen beträchtlichen Anteil der Chip-Fläche des nichtflüchtigen Speichers ausmachen.
• Demgemäß besteht ein Bedarf an einem nichtflüchtigen Speicher mit Mehrzustands-Speicherzellen mit einem Leseverstärker, der in der Lage ist, die in der Zelle gespeicherten Daten schnell mit einem hohen Grad an Genauigkeit zu lesen. Weiterhin besteht ein Bedarf an einem Leseverstärker, der in der Lage ist, aufgrund einer niedrigen Auflösung Fehler bei Lesevorgängen zu reduzieren. Ein noch weiterer Bedarf besteht an einem Leseverstärker mit einer reduzierten Leistungsaufnahme, welcher Bauelemente effizient nutzt, um Kosten zu reduzieren und Chipfläche zu sparen.
• Gemäß der vorliegenden Erfindung werden solche Leseverstärker zur Verfügung gestellt.
• Entsprechend einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Betreiben eines Leseverstärkers wie in Anspruch 1 beansprucht zur Verfügung gestellt.
• Entsprechend einem weiteren Aspekt der vorliegenden Erfindung wird ein Speicherbauelement wie in Anspruch 11 beansprucht zur Verfügung gestellt.
• Gemäß der bevorzugten Ausführungsform wird ein Leseverstärker zur Verfügung gestellt, bei dem ein Vorladezustand auf den Auslösepunkt des Leseverstärkers festgelegt wird. Die Nutzung eines solchen vorgeladenen Auslösepunkt-Zustands liefert eine effektive Vergleichsstromstärke, die gleich einer Referenzstromstärke ist und die im Wesentlichen unabhängig von Schwankungen der Versorgungsspannung, Entwicklungszeit und Kapazität von Bauelementen des Leseverstärkers ist und bei der in vorteilhafter Weise die für den Lesevorgang erforderliche Zeit reduziert ist. Bei einer Ausführungsform wird eine regenerative Vorladeschaltung für den Leseverstärker zur Verfügung gestellt.
• Gemäß einer bevorzugten Ausführungsform wird ein Leseverstärker zum Lesen von in einer Mehrzustands-Speicherzelle in einem nichtflüchtigen Speicherbauelement gespeicherten Daten bereitgestellt. Der Leseverstärker umfasst ein Kaskode-Bauelement, das mit der Drain-Elektrode des Speicherzellen-FET gekoppelt ist und weist eine mit dem Kaskode-Bauelement gekoppelte Vorladeschaltung auf. Das Kaskode-Bauelement stellt vorzugsweise einen FET dar, dessen Source-Elektrode mit der Drain-Elektrode des Speicherzellen-FET gekoppelt ist und dessen Drain-Elektrode mit der Vorladeschaltung gekoppelt ist. Durch das Kaskode-Bauelement erhöht sich die Auflösung des Leseverstärkers während eines Lesevorgangs, und andere Bauelemente des Leseverstärkers werden von einer hohen Spannung isoliert, die während eines Schreibvorgangs an die Speicherzelle angelegt wird. Die Vorladeschaltung ist dafür konfiguriert, einen Knoten des Kaskode-Bauelements vorzuladen. Das Kaskode-Bauelement lädt die mit der Speicherzelle gekoppelte Bitleitung während eines Vorladevorgangs auf einen Vorladezustand vor, wenn sich der Leseverstärker in einem Vorlademodus befindet. Durch eine solche Vorladung wird in vorteilhafter Weise die zum Lesen der Mehrzustands-Speicherzelle erforderliche Zeit reduziert.
• Die Vorladeschaltung umfasst einen Puffer mit Verstärkungsfaktor Eins, an dessen Eingang eine vorgegebene Referenzspannung angelegt wird, und umfasst einen Ausgang, der mit dem Knoten des Kaskode-Bauelements gekoppelt ist. Die Vorladeschaltung liefert einen Bias-Strom (I_BIAS) für das Kaskode-Bauelement, um über das Kaskode-Bauelement die Bitleitung auf die vorgegebene Referenzspannung vorzuladen. Die Vorladeschaltung kann ferner einen Transistorschalter umfassen, um den Puffer mit Verstärkungsfaktor Eins mit dem Kaskode-Bauelement zu koppeln, wenn sich der Leseverstärker in dem Vorlademodus befindet, und um diesen von dem Kaskode-Bauelement zu entkoppeln, wenn sich der Leseverstärker in einem Entwicklungsmodus befindet. In dem Entwicklungsmodus liefert die Referenzstromschaltung einen Referenzstrom (I_REF) für das Kaskode-Bauelement, und eine Differenz zwischen I_REF und einem Strom durch die Speicherzelle (I_ZELLE) bewirkt eine Änderung der an dem Kaskode-Bauelement anliegenden Spannung ausgehend von der vorgegebenen Referenzspannung, wodurch ein Spannungssignal entwickelt wird, das die in der Speicherzelle gespeicherten Daten repräsentiert.
• Die Vorladeschaltung wird als Regenerationsschaltung umkonfiguriert, wenn sich der Leseverstärker in einem Regenerationsmodus befindet, um das während des Entwicklungsmodus entwickelte Spannungssignal zu verstärken. Der Vorladezustand wird dafür ausgewählt, die Regenerationsschaltung in einen metastabilen Zustand zu bringen, der an einem Auslösepunkt des Leseverstärkers festgelegt ist. Durch die Nutzung eines solchen Vorladezustands an dem Auslösepunkt ergibt sich eine effektive Vergleichs stromstärke, die gleich einer Referenzstromstärke ist und die im Wesentlichen unabhängig von solchen Faktoren wie der Kapazität der Bitleitung, der Versorgungsspannung und der Entwicklungszeit ist. Durch eine solche Festlegung des Vorladezustands auf den Auslösepunkt des Leseverstärkers kann der Lesevorgang beschleunigt werden.
• Es wird außerdem ein Verfahren zum Betreiben eines Leseverstärkers zum Lesen von in einer Mehrzustands-Speicherzelle gespeicherten Daten zur Verfügung gestellt. Eine Vorladeschaltung wird mit dem Kaskode-Bauelement gekoppelt, und die Bitleitung wird über das Kaskode-Bauelement auf eine vorgegebene Referenzspannung vorgeladen. Die Vorladeschaltung wird von dem Kaskode-Bauelement entkoppelt, und ein Spannungssignal, das die in der Speicherzelle gespeicherten Daten repräsentiert, wird entwickelt. Die Vorladeschaltung wird als Regenerationsschaltung umkonfiguriert, um das Spannungssignal zu verstärken.
• Die Vorladeschaltung umfasst einen Puffer mit Verstärkungsfaktor Eins, der einen Ausgang aufweist, der über einen Transistorschalter mit dem Kaskode-Bauelement gekoppelt ist. Die Kopplung der Vorladeschaltung mit dem Kaskode-Bauelement wird durch Anlegen eines Steuersignals zum Anschalten des Transistorschalters erreicht. Das Vorladen der Bitleitung über das Kaskode-Bauelement auf die vorgegebene Referenzspannung umfasst (i) das Anlegen der vorgegebenen Referenzspannung an einen Eingang des Puffers mit Verstärkungsfaktor Eins und (ii) das Anlegen eines Bias-Stroms I_BIAS von dem Puffer mit Verstärkungsfaktor Eins an einen Knoten des Kaskode-Bauelements, um die Bitleitung auf die vorgegebene Referenzspannung vorzuladen. Der Leseverstärker umfasst ferner eine Referenzstromschaltung, um eine Referenzstromstärke (I_REF) für das Kaskode-Bauelement bereitzustellen. Das Kaskode-Bauelement wird vorgeladen, indem sowohl I_REF als auch I_BIAS gleichzeitig an das Kaskode-Bauelement angelegt werden. Das Entwickeln eines Spannungssignals wird erreicht, indem ermöglicht wird, dass eine Differenz zwischen I_REF und einem Strom durch die Speicherzelle (I_ZELLE) eine Veränderung ausgehend von der vorgegebenen Referenzspannung, auf welche die Bitleitung aufgeladen ist, bewirkt.
• Das Umkonfigurieren der Vorladeschaltung als eine Regenerationsschaltung beinhaltet das Bilden eines Verstärkers mit einer positiven Rückkopplungsschleife. Das Spannungssignal wird dann mithilfe des Verstärkers verstärkt. Um die Zeit weiter zu reduzieren, die zum Lesen der Mehrzustands-Speicherzelle erforderlich ist, wird die Vorladeschaltung vorzugsweise umkonfiguriert, um die Regenerationsschaltung zu bilden, während das Spannungssignal entwickelt wird.
• Diese und weitere Merkmale und Vorteile der vorliegenden Erfindung werden beim Lesen der folgenden detaillierten Beschreibung im Zusammenhang mit den beigefügten Zeichnungen deutlich werden, wobei:
• 1 ein Schaltschema einer Leseschaltung gemäß dem Stand der Technik für einen nichtflüchtigen Speicher mit Mehrzustands-Speicherzellen darstellt, die eine Stromspiegelschaltung und mehrere Leseverstärker umfasst;
• 2 ein Schaltschema einer weiteren Leseschaltung gemäß dem Stand der Technik für einen nichtflüchtigen Speicher mit Mehrzustands-Speicherzellen darstellt, die eine Vorladeschaltung und einen Spannungskomparator umfasst;
• 3 ein Graph des Ausgangssignals des Spannungskomparators im Zeitverlauf für die Leseschaltung aus 2 gemäß dem Stand der Technik darstellt;
• 4A ein Schaltschema eines Leseverstärkers entsprechend einer Ausführungsform der vorliegenden Erfindung darstellt;
• 4B ein vereinfachtes Schaltschema des Leseverstärkers aus 4A darstellt, der in einem Vorlademodus konfiguriert ist, und zwar entsprechend einer Ausführungsform der vorliegenden Erfindung;
• 4C ein vereinfachtes Schaltschema des Leseverstärkers aus 4A darstellt, der in einem Entwicklungsmodus konfiguriert ist, und zwar entsprechend einer Ausführungsform der vorliegenden Erfindung;
• 4D ein vereinfachtes Schaltschema des Leseverstärkers aus 4A darstellt, der in einem Regenerationsmodus regeneriert ist, und zwar entsprechend einer Ausführungsform der vorliegenden Erfindung;
• 5 ein Taktungsdiagramm darstellt, das die Taktung von Steuersignalen zeigt, die an Komponenten des Leseverstärkers angelegt werden, um den Leseverstärker im Hinblick auf unterschiedliche Betriebsmodi zu konfigurieren, und zwar entsprechend einer Ausführungsform der vorliegenden Erfindung;
• 6 einen Graph darstellt, der die Spannungswellenformen von einem Leseverstärker entsprechend einer Ausführungsform der vorliegenden Erfindung zeigt; und
• 7 ein Ablaufdiagramm eines Verfahrens zum Betreiben eines Leseverstärkers entsprechend der Ausführungsform der vorliegenden Erfindung darstellt.
• Gemäß der vorliegenden Erfindung wird ein Leseverstärker zur Nutzung in Speichern mit Mehrpegel-Speicherzellen zur Verfügung gestellt, der eine verbesserte Auflösung und verbesserte Lesezeiten sowie eine effiziente Nutzung von Bauelementen zum Reduzieren von Kosten, eine Unempfindlichkeit gegenüber Prozessschwankungen und eine Einsparung von Chipfläche bietet. Ein Leseverstärker, der entsprechend der vorliegenden Erfindung genutzt wird, ist insbesondere sinnvoll zur Nutzung mit Mehrpegel- oder Mehrzustands-Speicherzellen, in denen mehrere Bits Daten gespeichert werden können. Zum Beispiel sind in einer Mehrzustands-Speicherzelle, die vier Bits Daten speichern kann und einen einzigen FET mit einem Schwellspannungsbereich von zwei Volt aufweist, sechzehn getrennte (nicht gezeigte) Speicherzustände erforderlich, die jeweils 125 mV breit sind. Somit würde ein Leseverstärker, der zum Lesen einer solchen Mehrzustands-Speicherzelle genutzt wird, eine hohe Auflösung benötigen, um zwischen den unterschiedlichen Speicherzuständen zu unterscheiden. Der Leseverstärker und das Verfahren gemäß den bevorzugten Ausführungsformen liefern eine Auflösung von zumindest ungefähr ±5 mV.
• Der Leseverstärker soll nun mit Bezugnahme auf die 4A bis 4D beschrieben werden. 4A zeigt ein Gesamtschaltschema einer exemplarischen Ausführungsform eines Leseverstärkers 100 zum Lesen von in einer Speicherzelle oder Zelle 105 gespeicherten Daten entsprechend der vorliegenden Erfindung.
• Nehmen wir auf 4A Bezug, so umfasst die Speicherzelle 105 einen Feldeffekttransistor (FET 110) mit einem Steuergate 115 und einem isolierten Gate oder Floating-Gate 120, das elektrisch von der Source-Elektrode 125 und der Drain-Elektrode 130 des FET isoliert ist. Informationen oder Daten werden programmiert oder gespeichert, indem Ladung auf das Floating-Gate 120 injiziert wird, um die Schwellspannung des FET 110 ausgehend von einer intrinsischen Schwellspannung um einen zu der Ladung proportionalen Betrag zu ändern. Die programmierte Schwellspannung des FET 110 repräsentiert ein oder mehr Bits programmierter Daten.
• Um die in der Zelle 105 gespeicherten Daten zu lesen, wird an die Drain-Elektrode 130 des FET 110 eine vorgegebene Referenzspannung (V_REF) angelegt. Eine resultierende Stromstärke, die durch die Zelle abfällt, wird mit einer Referenzstromstärke verglichen, um die programmierte Schwellspannung der Zelle und damit den in der Zelle gespeicherten Datenzustand zu bestimmen.
• Der Leseverstärker 100 umfasst eine Reihe von Transistoren, die Referenzspannungen und Ströme für die Zelle 105 liefern, ein Spannungssignal verstärken, das die programmierte Schwellspannung der Zelle repräsentiert, und die Kopplung einiger Transistoren umschalten, um den Leseverstärker zwischen unterschiedlichen Modi umzukonfigurieren, um unterschiedliche Betriebsphasen oder -zyklen abzuschließen.
• Nehmen wir erneut auf 4A Bezug, so umfasst der Leseverstärker 100 ein Kaskode-Bauelement 135, das mit der Drain-Elektrode 130 des FET 110 der Zelle 105 gekoppelt ist. Durch das Kaskode-Bauelement 135 erhöht sich die Auflösung des Leseverstärkers 100, und die restlichen Komponenten des Leseverstärkers werden von einer hohen Spannung isoliert, die während eines Schreibvorgangs auf der Bitleitung 140 entwickelt wird. Bei der gezeigten Ausführungsform stellt das Kaskode-Bauelement 135 einen FET 145 dar, der eine Source-Elektrode 150 aufweist, die über die Bitleitung 140 mit der Drain-Elektrode 130 des FET 110 der Speicherzelle 105 und der parasitären Kapazität auf der Bitleitung gekoppelt ist. Diese Kapazität wird durch einen Bitleitungs-Kondensator 155 dargestellt, der parallel zu der Zelle 105 auf eine Spannungsquelle V_SS geschaltet ist.
• Die Drain-Elektrode des FET 145 des Kaskode-Bauelements 135 ist über einen ersten Ausgangsknoten 160 mit Transistoren 165, 170 gekoppelt. Diese Transistoren 165, 170 werden angeschaltet, um das Kaskode-Bauelement mit dem Puffer 175 mit Verstärkungsfaktor Eins (in dieser Figur nicht bezeichnet) zu koppeln, der durch ein Paar differenzieller Transistoren 180, 185 und Transistoren 190, 195 gebildet wird, wenn der Leseverstärker 100 in einem Vorlademodus betrieben wird. In dem Vorlademodus werden die Drain-Elektrode 130 der Zelle 105 und der Knoten 160 des Kaskode-Bauelements 135 in Vorbereitung auf das Lesen der Zelle auf die vorgegebene Referenzspannung vorgeladen. Die vorgegebene Referenzspannung wird an ein Gate des Transistors 185 angelegt, und ein Gate des Transistors 180 ist mit dem Knoten 160 gekoppelt, sodass eine einfache Rückkopplungsschaltung gebildet ist. Die Gates der Transistoren 190, 195 sind über Transistoren 200, 205 miteinander und über Transistoren 215, 220 mit einem zweiten Ausgangsknoten (Knoten 210) gekoppelt. Ein Transistor 225 ist mit V_SS gekoppelt, um für den Puffer 175 mit Verstärkungsfaktor Eins über einen Transistor 230 einen Bias-Strom (I_BIAS) bereitzustellen.
• Ein Transistor 235, der mit der Drain-Spannung V_DD gekoppelt ist, liefert über einen Transistor 240 eine Referenzstromstärke (I_REF) für den Knoten 160, mit welcher die Stromstärke durch die Zelle 105 verglichen wird. Im Vorlademodus werden I_REF und I_BIAS an dem Knoten 160 bereitgestellt, um die Zelle 105 auf die vorgegebene Referenzspannung vorzuladen. Im Allgemeinen liegt I_REF in der Größenordnung von einigen μA, kleiner als die Hälfte von I_BIAS. Somit ermöglicht der Leseverstärker 100, die Zelle 105 viel schneller vorzuladen als ein herkömmlicher Leseverstärker, der auf einer kleinen Vorladestromstärke, nämlich I_REF, beruht.
• In einem Entwicklungsmodus kann sich an dem Knoten 160 eine Spannung (V_AUS1) entwickeln. In diesem Modus koppeln Transistoren 245, 250 das Gate des Transistors 195 mit einem dritten Ausgangsknoten (Knoten 255). Gleichzeitig koppeln die Transistoren 215, 220 das Gate des Transistors 190 mit dem Knoten 210, und die Transistoren 200, 205 koppeln die Gates der Transistoren 190, 195 miteinander.
• Die Transistoren 245, 250 koppeln außerdem in einem Regenerationsmodus das Gate des Transistors 195 mit dem Knoten 255, wobei V_AUS1 mit V_REF verglichen wird, um eine Differenzspannung (V_DIFF) zu bestimmen, welche die in der Zelle 105 gespeicherten Daten repräsentiert. In dem Regenerationsmodus sind die Gates der Transistoren 190, 195 mit dem Knoten 210 bzw. dem Knoten 255 gekoppelt, sodass eine positive Rückkopplungsschleife gebildet ist. Diese Konfiguration ermöglicht es, dass die Transistoren 190, 195 V_DIFF verstärken, wodurch die Auflösung des Leseverstärkers 100 erhöht wird. Durch die Nutzung derselben Transistoren 180, 185 und 190, 195 in beiden Modi, dem Vorlademodus und dem Regenerationsmodus, werden in vorteilhafter Weise etwaige Verschiebungen der Transistorverstärkung, die auf Prozessschwankungen zurückzuführen sind, aufgehoben, wodurch das Leistungsverhalten des Leseverstärkers 100 weiter verbessert wird. Während der unterschiedlichen Betriebsmodi des Leseverstärkers erfahren der Knoten 210 und der Knoten 255 zwischenzeitliche Spannungen; Signale, die von diesen Knoten abgenommen werden, können in digitalen Logikschaltungen nicht direkt genutzt werden. Daher nutzt eine Endstufe 260, welche die Transistoren 265, 270, 275 und 280 umfasst, ein an den Transistor 270 angelegtes Steuersignal cnt, um die Signale erst am Ende eines Regenerationsschritts an den Ausgang 285 durchzulassen.
• Die Funktionsweise des Leseverstärkers 100 in unterschiedlichen Betriebsmodi soll nun detaillierter mit Bezugnahme auf die 4B–4D, 5 und 6 beschrieben werden. Die 4B, 4C und 4D stellen vereinfachte Schaltungsdiagramme zu dem Diagramm aus 4A dar, die den Leseverstärker 100 für den Vorlademodus, den Entwicklungsmodus bzw. den Regenerationsmodus konfiguriert zeigen. 5 stellt ein Taktungsdiagramm dar, das die Taktung von Steuersignalen zeigt, die an Komponenten des Leseverstärkers 100 angelegt werden, um diesen für die unterschiedlichen Betriebsmodi zu konfigurieren. 6 stellt einen Graph dar, der Spannungswellenformen von der Bitleitung 140 und dem Knoten 160 des Leseverstärkers 100 in unterschiedlichen Betriebsmodi zeigt.
• Bevor der Lesevorgang beginnt, werden mithilfe von (nicht gezeigten) Referenzschaltungen und (nicht gezeigten) Stromspiegeln Spannungen refip, refin, vcg und vref erzeugt. Die Spannung refip bestimmt die effektive Vergleichsstromstärke, I_COMP, und die Spannung refip erzeugt den Bias-Strom I_BIAS für den Leseverstärker 100. Die Spannung vcg wird an das Steuergate 115 angelegt, um zu bestimmen, ob die Schwellspannung der Zelle 105 oberhalb oder unterhalb von vcg liegt. Eine Referenzspannung blbias wird an das Gate des Kaskode-Bauelements 135 angelegt, um die Spannung zu bestimmen, auf welche die Bitleitung 140 während des Vorlademodus aufgeladen wird. Die Spannung vref stellt eine Referenzspannung dar, auf welche die Bitleitung 140 und der Knoten 160 des Kaskode-Bauelements 135 aufgeladen werden, und wird typischerweise derart gewählt, dass sie einen vorgegebenen Wert ungefähr in der Mitte zwischen der Versorgungsspannung und Masse darstellt.
• 4B zeigt den Leseverstärker 100 in dem Vorlademodus konfiguriert. Bezug nehmend auf die 4B und 5 werden zum Zeitpunkt t0 Aktivierungssignale en und enb an die Transistoren 230 und 240 (in 4A gezeigt) angelegt, um den Leseverstärker 100 zu aktivieren. Steuersignale eq und eqb werden an die Transistoren 200, 205 angelegt, um den Puffer 175 mit Verstärkungsfaktor Eins zu bilden. Steuersignale prechrg und prechrgb werden an die Transistoren 165, 170 angelegt, um den Puffer 175 mit Verstärkungsfaktor Eins mit dem Knoten 160 zu koppeln, um den Knoten 160 des Kaskode-Bauelements 135 und die Bitleitung 140 der Zelle 105 vorzuladen. V_REF wird an den Transistor 185, den Eingang des Puffers 175 mit Verstärkungsfaktor Eins angelegt, und das Kaskode-Bauelement 135 sowie die Drain-Elektrode 130 der Zelle 105 werden auf die vorgegebene Referenzspannung vorgeladen. Man beachte, dass, wenn der Strom durch die Zelle 105 (I_ZELLE) größer als I_REF + I_BIAS ist, es nicht möglich sein wird, das Kaskode-Bauelement 135 und die Drain-Elektrode 130 der Zelle auf V_REF aufzuladen. Dies wird jedoch die Funktionsweise des Leseverstärkers 100 nicht beeinträchtigen, dessen Ausgangssignal in dem Entwicklungsmodus immer noch anzeigen wird, dass die Zelle 105 mehr Strom als I_REF leitet.
• 4C zeigt den Leseverstärker 100 in dem Entwicklungsmodus konfiguriert. Nehmen wir auf 4C und 5 Bezug, so werden, nachdem der Vorladevorgang abgeschlossen ist, zum Zeitpunkt t1 die Steuersignale prechrg und prechrgb von den Transistoren 165, 170 (in 4A gezeigt) entfernt. Damit wird der Puffer 175 mit Verstärkungsfaktor Eins (in 4B gezeigt) von dem Knoten 160 getrennt, und an dem Knoten 160 kann sich V_AUS1 entwickeln. Die Transistoren 165 und 170 sind vorzugsweise derart bemessen, dass eine Ladungsinjektion in den Knoten 160 zum Beginn des Entwicklungszyklus, wenn die Transistoren 165 und 170 abgeschaltet sind, minimal ist. Eine Minimierung der Ladungsinjektion ist erwünscht, um das Leistungsverhalten des Leseverstärkers 100 zu verbessern. Wenn beträchtliche Ladung in den Knoten 160 injiziert wird, kann sich die Knotenspannung ändern und der Entwicklungszyklus muss erweitert werden, um sich von einer solchen injizierten Ladung zu erholen. Die Spannung an dem Knoten 160 wird von dem Vorladewert, V_REF, abfallen, wenn I_ZELLE größer als I_REF ist, und wird sich erhöhen, wenn I_ZELLE kleiner als I_REF ist. Die Änderung von V_AUS1 wird durch das Kaskode-Bauelement 135 verbessert, da die Kapazität der Bitleitung 140 (welche viel größer als die Kapazität an dem Knoten 160 ist) sich um einen kleinen Bruchteil der Änderung von V_AUS1 verschieben muss. Während sich V_AUS1 entwickelt, werden die differenziellen Transistoren 180, 185 für den nächsten Schritt, einen Regenerationsbetrieb, vorbereitet, indem die Knoten 210 und 255 kurzgeschlossen werden und die Transistoren 190, 195 als diodengeschaltete Last verbunden werden. 5 zeigt, dass mit den Steuersignalen eq, eqb, regen und regenb, die an die Transistoren 200, 205, 215, 245 bzw. 250 angelegt werden, dieser Schritt erreicht wird.
• 4D zeigt den Leseverstärker 100 in dem Regenerationsmodus konfiguriert. Nehmen wir auf 4D und 5 Bezug, so werden, nachdem der Entwicklungsmodus abgeschlossen ist, zum Zeitpunkt t2 die Steuersignale eq und eqb von den Transistoren 200, 205 (in 4A gezeigt) entfernt, wodurch die Gates der Transistoren 190 bzw. 195 entkoppelt werden. Da die Differenz zwischen I_ZELLE und I_REF klein ist, wird sich V_AUS1 im Entwicklungsbetrieb um einen sehr kleinen Betrag verschieben. 6 zeigt, wie dieser in dem Regenerationsbetrieb verstärkt wird. Nehmen wir auf 6 Bezug, so gibt die Linie 290 V_AUS1 an, wenn I_ZELLE kleiner als I_REF ist, und die Linie 295 gibt V_AUS1 an, wenn I_ZELLE größer als I_REF ist. Diese kleine Differenz zwischen V_AUS1 und V_REF (V_DIFF) wird in dem Regenerationsmodus durch die Transistoren 190, 195 verstärkt. Wie bereits erwähnt, werden diese Transistoren 190, 195 derart konfiguriert, dass sie einen Verstärker mit einer positiven Rückkopplungsschleife bilden, um eine Verstärkung der Änderung von V_AUS1 ausgehend von V_REF in dem Modus zu ermöglichen. Zum Ende des Regenerationsbetriebs weisen die Knoten 210 und 255 digitale Pegel auf, die das Ergebnis des Vergleichs anzeigen. Zum Zeitpunkt t3 wird ein Steuersignal cnt an den Transistor 270 angelegt, um die Signale an den Knoten 210 und 255 zu dem Ausgang 285 durchzulassen.
• Zum Zeitpunkt t4 werden die Steuersignale eq, eqb, prechrg und prechrgb an die Transistoren 200, 205, 165 bzw. 170 angelegt, um den Leseverstärker 100 für den nächsten Vorladevorgang umzukonfigurieren. Die Steuersignale regen, regenb und cnt werden von den Transistoren 245, 250 bzw. 270 entfernt. Die Aktivierungssteuersignale en und enb werden von den Transistoren 230 bzw. 240 entfernt, bis der nächste Vorladevorgang beginnen kann.
• Es soll nun ein Verfahren oder ein Prozess zum Betreiben des Leseverstärkers 100 zum Lesen eines Speichers mit Mehrzustands-Speicherzellen beschrieben werden. 7 stellt ein Ablaufdiagramm dar, das einen Prozess zum Betreiben des Leseverstärkers 100 entsprechend einer Ausführungsform der vorliegenden Erfindung zeigt. Der Prozess beginnt mit dem Koppeln der Vorladeschaltung mit der Bitleitung 140 über den Knoten 160 des Kaskode-Bauelements 135 in Schritt 305. Im Allgemeinen wird dies erreicht, indem ein Steuersignal an den Transistorschalter angelegt wird, um zu bewirken, dass dieser anschaltet. Als nächstes, in Schritt 310, wird das Kaskode-Bauelement auf eine vorgegebene Referenzspannung vorgeladen. Die vorgegebene Referenzspannung wird an den Eingang des Puffers mit Verstärkungsfaktor Eins angelegt, um einen Bias-Strom (I_BIAS) zu erzeugen, und der I_BIAS sowie ein Referenzstrom (I_REF) von der Referenzstromschaltung werden an das Kaskode-Bauelement angelegt, um das Kaskode-Bauelement auf die vorgegebene Referenzspannung vorzuladen. Die Vorladeschaltung wird von dem Kaskode-Bauelement entkoppelt, Schritt 315, und es wird ein Spannungssignal entwickelt, welches die in der Speicherzelle gespeicherten Daten repräsentiert, und zwar in Schritt 320. In Schritt 320 wird der Schritt des Entwickelns des Spannungssignals erreicht, indem ermöglicht wird, dass sich durch eine Differenz zwischen I_REF und einem Strom durch die Speicherzelle (I_ZELLE) die Spannung ändert, auf welche das Kaskode-Bauelement aufgeladen ist. In Schritt 325 wird die Vorladeschaltung als Regenerationsschaltung umkonfiguriert, indem die Verbindungen zwischen Transistoren in der Vorladeschaltung derart geändert werden, dass ein Verstärker mit einer positiven Rückkopplungsschleife gebildet wird. Das Spannungssignal wird danach mithilfe der Regenerationsschaltung in Schritt 330 verstärkt.
• Vorzugsweise werden der Leseverstärker 100, ein (nicht gezeigtes) Array aus Speicherzellen, eine (nicht gezeigte) Versorgung oder Pumpe für hohe Spannung sowie ein (nicht gezeigtes) Auswahlelement zur Auswahl der Zelle, mit welcher der Leseverstärker gekoppelt wird, auf demselben Substrat oder Chip hergestellt. Es wird jedoch zu verstehen sein, dass der Leseverstärker 100 gemäß der vorliegenden Erfindung auch als separate integrierte Schaltung oder als eine Schaltung aus separaten Bauelementen hergestellt werden kann, ohne dass von dem Schutzumfang der vorliegenden Erfindung abgewichen wird.
• Es sollte außerdem verstanden werden, dass, wenngleich in der vorstehenden Beschreibung zahlreiche Merkmale und Vorteile bestimmter Ausführungsformen der vorliegenden Erfindung zusammen mit Einzelheiten der Struktur und der Funktion verschiedener Ausführungsformen der Erfindung ausgeführt worden sind, diese Offenbarung lediglich veranschaulichend zu verstehen ist. Änderungen im Detail, insbesondere was die Struktur und die Anordnung von Teilen betrifft, können im Rahmen der Grundzüge der vorliegenden Erfindung in ihrem vollständigen Umfang, der durch die breite allgemeine Bedeutung der Termini angegeben ist, die in den anhängenden Ansprüchen ausgedrückt sind, vorgenommen werden. Beispielsweise wird, wenngleich die vorliegend beschriebene bevorzugte Ausführungsform auf Speicher ausgerichtet ist, bei denen Halbleiter-Mikroelektronik zur Anwendung kommt, für Fachleute auf dem Gebiet zu erkennen sein, dass die Lehren der vorliegenden Erfindung auf andere Speicher angewandt werden können, beispielsweise solche, bei denen organische Molekülschalter oder chemische Schalter genutzt werden. Der Schutzumfang der anhängenden Ansprüche ist also nicht auf die bevorzugten Ausführungsformen, die vorliegend beschrieben sind, eingeschränkt.

Claims (20)

1. Verfahren zum Betreiben eines Leseverstärkers (100) zum Lesen von Daten, die in einer Speicherzelle (105) gespeichert sind, wobei das Verfahren folgende Schritte umfasst: Vorladen einer Bitleitung (140) der Speicherzelle (105) aus einem entladenen Zustand auf eine vorgegebene Referenzspannung, die im Wesentlichen gleich einem Auslösepunkt des Leseverstärkers (100) ist, unter Nutzung einer Vorladeschaltung; Entwickeln eines Spannungssignals, welches Daten repräsentiert, die in der Speicherzelle (105) gespeichert sind; Umkonfigurieren der Vorladeschaltung als eine Regenerationsschaltung; und Verstärken des Spannungssignals mit Hilfe der Regenerationsschaltung; dadurch gekennzeichnet, dass die Vorladeschaltung einen Puffer (175) mit Verstärkungsfaktor Eins umfasst, der einen Ausgang aufweist, welcher mit der Bitleitung (140) verbunden ist, sowie einen Eingang, der mit einer Spannungsversorgung verbunden ist, die während der gesamten Vorladung der Bitleitung (140) auf der vorgegebenen Referenzspannung gehalten wird.
2. Verfahren nach Anspruch 1, welches ferner den Schritt umfasst, einen Knoten (160) eines Kaskode-Bauelements (135), das mit der Bitleitung der Speicherzelle gekoppelt ist, vorzuladen.
3. Verfahren nach Anspruch 2, welches ferner folgende Schritte umfasst: Koppeln der Vorladeschaltung mit dem Kaskode-Bauelement (135) vor dem Vorladen; und Entkoppeln der Vorladeschaltung von dem Kaskode-Bauelement (135) nach dem Vorladen.
4. Verfahren nach Anspruch 3, wobei der Puffer (175) mit Verstärkungsfaktor Eins einen Ausgang aufweist, der umschaltbar mit dem Kaskode-Bauelement (135) gekoppelt ist, und wobei der Schritt des Koppelns der Vorladeschaltung mit dem Kaskode-Bauelement (135) das Anlegen eines Steuersignals umfasst, um den Ausgang mit dem Kaskode-Bauelement (135) zu koppeln.
5. Verfahren nach Anspruch 4, wobei der Schritt des Vorladens des Kaskode-Bauelements (135) auf eine vorgegebene Referenzspannung ferner das Anlegen eines Bias-Stroms von dem Puffer (175) mit Verstärkungsfaktor Eins an das Kaskode-Bauelement (135) umfasst, um die Bitleitung (140) der Speicherzelle (105) vorzuladen, indem der Knoten (160) des Kaskode-Bauelements (135) auf die vorgegebene Referenzspannung aufgeladen wird.
6. Verfahren nach Anspruch 5, wobei der Leseverstärker (100) ferner eine Referenzstromschaltung umfasst, um eine Referenzstromstärke für das Kaskode-Bauelement (135) bereitzustellen, und wobei der Schritt des Vorladens des Kaskode-Bauelements (135) auf eine vorgegebene Referenzspannung das gleichzeitige Anlegen des Referenzstroms und des Bias-Stroms an das Kaskode-Bauelement (135) umfasst, um über das Kaskode-Bauelement (135) die Bitleitung (140) auf die vorgegebene Referenzspannung vorzuladen.
7. Verfahren nach Anspruch 6, wobei der Schritt des Entwickelns eines Spannungssignals umfasst, zu ermöglichen, dass eine Differenz zwischen dem Referenzstrom und einem Strom durch die Speicherzelle eine Veränderung von der vorgegebenen Referenzspannung, auf welche das Kaskode-Bauelement (135) aufgeladen ist, bewirkt.
8. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Schritt des Umkonfigurierens der Vorladeschaltung als eine Regenerationsschaltung das Bilden eines Verstärkers mit einer positiven Rückkopplungsschleife umfasst.
9. Verfahren nach Anspruch 8, wobei das Bilden des Verstärkers das Nutzen von Komponenten umfasst, die den Puffer (175) mit Verstärkungsfaktor Eins umfassen.
10. Verfahren nach Anspruch 8 oder Anspruch 9, wobei der Schritt des Verstärkens des Spannungssignals das Verstärken des Spannungssignals mit Hilfe des Verstärkers umfasst.
11. Speicherbauelement, umfassend: eine Mehrzahl von Mehrzustands-Speicherzellen (105), wobei eine einzelne Speicherzelle einen Feldeffekttransistor (110) mit einer Source-Elektrode (125) und einer Drain-Elektrode (130), die mit einer Bitleitung (140) verbunden sind, aufweist; und einen Leseverstärker (100), welcher umfasst: ein Kaskode-Bauelement (135), das mit der Drain-Elektrode des Feldeffekttransistors (110) der Speicherzelle (105) gekoppelt ist, wobei das Kaskode-Bauelement (135) dafür ausgelegt ist, die Auflösung des Leseverstärkers (100) während eines Lesemodus zu erhöhen und den Leseverstärker (100) von einer hohen Spannung zu isolieren, die während eines Schreibmodus an die Speicherzelle (105) angelegt wird; und eine Vorladeschaltung, die mit dem Kaskode-Bauelement (135) gekoppelt ist, wobei die Vorladeschaltung dafür konfiguriert ist, die Bitleitung (140) der Speicherzelle (105) über das Kaskode-Bauelement (135) während eines Vorlademodus vorzuladen, um die zum Lesen der Mehrzustands-Speicherzelle erforderliche Zeit zu reduzieren; dadurch gekennzeichnet, dass: die Vorladeschaltung einen Puffer (175) mit Verstärkungsfaktor Eins umfasst, der einen Ausgang aufweist, welcher mit dem Kaskode-Bauelement (135) gekoppelt ist, sowie einen Eingang, wobei die Vorladeschaltung derart ausgelegt ist, dass eine vorgegebene Referenzspannung an den Eingang des Puffers mit Verstärkungsfaktor Eins angelegt wird, wenn die Bitleitung (140) aus einem Entladungszustand vorgeladen wird, und zwar in solcher Weise, dass der Ausgang einen Bias-Strom für das Kaskode-Bauelement (135) bereitstellt, um die Bitleitung (140) vorzuladen, indem ein Knoten (160) des Kaskode-Bauelements (135) auf die vorgegebene Referenzspannung aufgeladen wird.
12. Speicherbauelement nach Anspruch 11, wobei das Kaskode-Bauelement (135) zwischen die Vorladeschaltung und die Drain-Elektrode (130) des Feldeffekttransistors (110) in der Speicherzelle (105) in Reihe geschaltet ist.
13. Speicherbauelement nach Anspruch 11 oder Anspruch 12, wobei die Vorladeschaltung ferner einen Transistorschalter (165, 170) umfasst, um den Puffer (175) mit Verstärkungsfaktor Eins während des Vorlademodus mit dem Kaskode-Bauelement (135) zu koppeln und den Puffer (175) mit Verstärkungsfaktor Eins während eines Entwicklungsmodus von dem Kaskode-Bauelement (135) zu entkoppeln.
14. Speicherbauelement nach Anspruch 13, welches ferner eine Referenzstromschaltung umfasst, um eine Referenzstromstärke bereitzustellen, wobei in dem Entwicklungsmodus eine Differenz zwischen dem Referenzstrom und einem Strom durch die Speicherzelle eine Veränderung von der vorgegebenen Referenzspannung, auf welche der Knoten des Kaskode-Bauelements (135) aufgeladen ist, bewirkt, um ein Spannungssignal zu entwickeln, welches die in der Speicherzelle (105) gespeicherten Daten repräsentiert.
15. Speicherbauelement nach Anspruch 14, wobei die Vorladeschaltung während eines Regenerationsmodus als eine Regenerationsschaltung umkonfiguriert werden kann, um das während des Entwicklungsmodus entwickelte Spannungssignal zu verstärken.
16. Speicherbauelement nach einem der Ansprüche 11 bis 15, welches ferner eine Spannungsversorgung für höhere Spannung umfasst, um Daten in die Mehrzustands-Speicherzellen (105) zu schreiben.
17. Speicherbauelement nach einem der Ansprüche 11 bis 16, welches ferner umfasst: Mittel zum Entwickeln eines Spannungssignals, welches Daten repräsentiert, die in der Speicherzelle (105) gespeichert sind; und Mittel zum Verstärken des Spannungssignals.
18. Speicherbauelement nach Anspruch 17, wobei die Mittel zum Entwickeln eines Spannungssignals umfassen: Mittel zum Entkoppeln des Ausgangs der Vorladeschaltung von dem Kaskode-Bauelement (135); und eine Referenzstrom-Schaltung, um eine Referenzstromstärke für das Kaskode-Bauelement (135) bereitzustellen; wobei eine Differenz zwischen dem Referenzstrom und einem Strom durch die Speicherzelle eine Veränderung von der vorgegebenen Referenzspannung bewirkt, auf welche der Knoten (160) des Kaskode-Bauelements (135) aufgeladen ist.
19. Speicherbauelement nach Anspruch 17 oder Anspruch 18, wobei die Mittel zum Verstärken des Spannungssignals eine Regenerationsschaltung umfassen, die einen Verstärker mit einer positiven Rückkopplungsschleife aufweist.
20. Speicherbauelement nach Anspruch 19, wobei die Vorladeschaltung Komponenten des Puffers (175) mit Verstärkungsfaktor Eins umfasst, die in einer ersten Konfiguration zusammengeschaltet sind, und wobei die Regenerationsschaltung Komponenten des Puffers (175) mit Verstärkungsfaktor Eins umfasst, die in einer zweiten Konfiguration zusammengeschaltet sind.