DE60225492T2

DE60225492T2 - Segmentierte Schaltkreise für gemischte Signalen welche geschaltet werden mit Hilfe geformter Taktimpulsen

Info

Publication number: DE60225492T2
Application number: DE60225492T
Authority: DE
Inventors: Ian Juso Dedic; Darren Walker
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2001-08-24
Filing date: 2002-05-23
Publication date: 2009-02-26
Anticipated expiration: 2022-05-24
Also published as: DE60225492D1; DE60220053D1; GB2390945B; EP1292035B1; EP1292035A3; EP1720258A1; DE60215092D1; GB2379107A; JP3866625B2; EP1720258B1; DE60215092T2; EP1292035A2; EP1406391B1; GB0326426D0; US20030043062A1; US7034733B2; EP1406391A1; GB2390945A; DE60220053T2; JP2003069429A

Description

Die vorliegende Erfindung betrifft einen segmentierten Mischsignalschaltkreis zum Durchführen einer Folge von Schaltoperationen und ein Schaltnetz zur Verwendung darin. Die vorliegende Erfindung hat insbesondere Anwendung in Digital-Analog-Wandlern (DAC) mit hoher Geschwindigkeit.
US 4,563,669 offenbart einen D/A-Wandler, der gemäß dem parallelen Verfahren betrieben wird, in dem jede der Wandlerstufen, die einem vorgegebenen Bit des digitalen Worts zugewiesen sind, das umgewandelt werden soll, auf die gewöhnliche Weise eine Stromquelle, die einen gewichteten konstanten Strom zuführt, und einen elektronischen Schalter mit einer Ausgabe hat, die an den gemeinsamen Ausgang des Wandlers angelegt wird und die gemäß des Befehls gesteuert wird, der von dem Steuerungsbit gegeben wird, das jeder bestimmten Stufe zugeordnet ist. Um die Fehler in dem Ausgangssignal zu verhindern, die in gewöhnlichen D-A-Wandlern dieser Art als ein Ergebnis der unterschiedlichen Ansprechzeit individueller Schalter auftreten, wird jede Schaltstufe durch ein Differenzsignal gesteuert, indem die Schaltzeit für die ansteigenden Flanken so angepasst wird, daß sie von denjenigen für die abfallenden Flanken unterschiedlich ist. Die Quelle für das Differenzsignal besteht aus einem ECL-Flipflop mit einer weiteren Differenzstufe, die mit den gleichen Lastwiderständen wie das Flipflop betrieben wird, in welchem Fall ein zusätzlicher Gleichstrom in das Differenzsignal eingeführt wird.
In bekannten DAC sind mehrere analoge Schaltungen oder Segmente vorgesehen, von denen jedes eine Stromquelle und ein differentielles Schaltnetz umfaßt. Jedes differentielle Schaltnetz umfaßt einen ersten Schalter, der zwischen der Stromquelle und einem ersten Ausgangsanschluß verbunden ist, und einen zweiten Schalter, der zwischen der Stromquelle und einem zweiten Ausgangsanschluß verbunden ist. Zu irgendeiner Zeit ist einer der Schalter an und ist der andere Schalter aus, um den Strom von der Stromquelle zu einem der zwei Ausgangsanschlüsse zu schalten. Der Treiberschaltkreis ist auch vorgesehen, um Treibersignale zum Treiben unterschiedlicher Schalter abhängig von einem eingegebenen digitalen Datensignal zu treiben. Das analoge Ausgangssignal ist der Spannungsunterschied zwischen einer Spannung, die durch Abfließen des Stroms bei einem Ausgangsanschluß in einen Widerstand vom Wert R erzeugt wird, und der Spannung, die durch Abfließen des Stroms bei dem anderen Ausgangsanschluß in einen weiteren Widerstand des gleichen Werts R erzeugt wird.
In dem bekannten DAC ist es wichtig, daß die Zeitabläufe der Signale, die an den ersten und zweiten Schalter in jedem Segment angelegt werden, vorsichtig mit Bezug auf einander gesteuert werden. Zum Beispiel, wenn das differentielle Schaltnetz den Zustand wechselt, ist es gewöhnlich für den Schalter, der aus ist, notwendig, zu beginnen anzugehen, bevor der Schalter, der an ist, beginnt auszugehen. Dies erfordert es, daß eines der Treibersignale etwas dem anderen Treibersignal voraus ist und/oder den Zustand schneller als das andere Treibersignal wechselt. Auf eine solche Steuerung der Treibersignale wird als Formung der Signale Bezug genommen. Wenn die Signale nicht richtig geformt werden, können Störungen in dem Ausgangssignal auftreten, was die Verzerrung des analogen Ausgangssignals verursachen kann.
Das Patent Veröffentlichungsnr. GB 2333191 aus dem Vereinigten Königreich im Namen von Fujitsu Limited offenbart einen DAC, der mehrere analoge Segmente hat, in denen die Formung der Treibersignale innerhalb eines jeden Segments durch einen Schaltungskreis ausgeführt wird, der lokal in jedem Segment vorgesehen ist. Diese Anordnung dient dazu sicherzustellen, daß innerhalb eines jeden Segments die Schalter den Zustand zu den richtigen Zeiten mit Bezug aufeinander wechseln.
Ein Problem, das in bekannten DAC identifiziert wurde, besteht darin, daß zufällige Variationen von einem Segment zu einem weiteren zu Zeiten auftreten können, zu denen unterschiedliche Schalter den Zustand wechseln. Diese Zeitablaufsversätze können auch zur Verzerrung des Ausgangssignals des DAC führen. Solche Versätze können zumindest teilweise aufgrund von zufälligen Variationen der Merkmale des Schaltkreises innerhalb eines jeden Segments sein. Zum Beispiel kann ein Formungsschaltkreis, der innerhalb eines jeden Segments vorhanden ist, selbst zu Versätzen in den Schaltzeiten unterschiedlicher Segmente aufgrund von zufälligen Variationen der Merkmale von Transistoren des Formungsschaltkreises führen.
Hier wird ein segmentierter Mischsignalschaltkreis offenbart, der mehrere analoge Segmente umfaßt, die jeweils betreibbar sind, um eine Folge von Schaltoperationen abhängig von einem eingegebenen Datensignal auszuführen, wobei der Schaltkreis ausgebildet ist, um geformte Taktsignale zu empfangen, die gemeinsam für alle Segmente vorgesehen sind, und jede Schaltoperation auf eine Weise durchzuführen, welche durch die Form der gemeinsam geformten Taktsignale bestimmt ist.
Durch Vorsehung von geformten Taktsignalen gemeinsam mit jedem der analogen Segmente und Festlegen, daß die Weise der Schaltoperationen durch die Form der Taktsignale bestimmt wird, können Versätze der Zeitabläufe der Schaltoperation im Vergleich mit dem Fall verringert werden, daß solche gemeinsam geformten Taktsignale nicht vorgesehen sind. Dies kann zu einer verringerten Verformung des Ausgangssignals führen. Dieser Schaltkreis kann auch den Vorteil schaffen, daß, weil die geformten Taktsignale gemeinsam für alle Segmente vorgesehen sind, der Schaltkreis, der zum Erzeugen der geformten Taktsignale erforderlich ist, relativ komplex gemacht werden kann, und kann somit eine gute Steuerung der Zeitabläufe der Signale erreichen. Wenn der Formungsschaltkreis lokal vorgesehen wäre, dann könnte solch ein komplexer Schaltkreis aufgrund der Fläche ausgeschlossen sein, die von dem Schaltkreis belegt wird. Da die geformten Taktsignale gemeinsam vorgesehen sind, führt der zusätzliche komplexe Schaltkreis zum Erzeugen der vorsichtig geformten Taktsignale außerdem nicht zu zusätzlichen Verzögerungsversätzen zwischen den Segmenten. Dies wäre nicht der Fall, wenn der Formungsschaltkreis lokal in jedem Segment vorgesehen wäre.
Geformte Taktsignale bedeutet, daß vorzugsweise zumindest zwei Taktsignale vorgesehen sind, und daß von denjenigen zumindest zwei Taktsignale Wellenformen mit unterschiedlichen Formen haben. Zum Beispiel können zwei Taktsignale im wesentlichen komplementär, aber mit Unterschieden in den Formen ihrer Wellenformen sein. Die Unterschiede der Formen der Wellenformen können zum Beispiel aufgrund der Taktsignale sein, die Taktflanken haben, die voneinander versetzt sind, und/oder Taktflanken haben, die unterschiedliche Anstiegszeiten und/oder Abfallzeiten haben und/oder irgendeinen anderen Typ der Formung, so daß, wenn ein Teil eines Taktsignals mit dem entsprechenden Teil eines weiteren Taktsignals überlagert wäre, diese Teile Wellenformen hätten, die sich nicht exakt entsprechen. Die Taktsignale können zum Beispiel so ausgebildet sein, daß sie unterschiedliche Teile einer Schaltoperation auf eine unterschiedliche Weise beeinträchtigen. Zum Beispiel kann eine Schaltoperation das Anschalten eines Schalters und Ausschalten eines weiteren Schalters umfassen, und die geformten Taktsignale können so ausgebildet sein, daß sie die Zustände der Schalter auf eine Weise wechseln, die füreinander etwas unterschiedlich sind. Zum Beispiel können die relativen Zeiten, zu denen die Schalter ihren Zustand wechseln, und die Zeitdauern, über welche sie ihren Zustand wechseln, durch geformte Taktsignale gesteuert werden. Unterschiedliche Typen der Formung zu den oben erwähnten könnten auch verwendet werden.
Vorzugsweise wird jedes analoge Segment so ausgebildet, daß es einen Nettostrom aus einer Stromversorgung zieht, der im wesentlichen unabhängig von dem eingegebenen Datensignal ist. Dies kann den Vorteil schaffen, daß irgendwelche Variationen der Versorgungsspannung aufgrund des gezogenen Stroms auch unabhängig von den Daten sind. Irgendwelche Variationen der Versorgungsspannung können zu Variationen der Schaltzeiten der Schalter in den Segmenten führen. Durch Sicherstellen, daß der Nettostrom, der von jedem Segment gezogen wird, unabhängig von den eingegebenen Daten ist, werden somit die datenabhängigen Versätze in den Schaltzeiten der Schalter verringert, was die Verzerrung des Ausgangssignals verringern kann.
Jedes analoge Segment kann so ausgebildet sein, daß das eingegebene Datensignal einen Nettostrom hat, der im wesentlichen unabhängig von den Daten in dem Datensignal ist. Dies kann für den Vorteil sorgen, daß es keinen datenabhängigen Nettostromfluß zwischen dem analogen Schaltkreis und dem digitalen Schaltkreis gibt, der die eingegebenen Datensignale zuführt. Dies kann dabei helfen, die Stabilität der analogen Segmente sicherzustellen, und kann somit dabei helfen, die Verzerrung des Ausgangssignals zu verringern.
Der Schaltkreis kann derart ausgebildet sein, daß die geformten Taktsignale Nettoströme haben, die im wesentlichen unabhängig von dem eingegebenen Datensignal sind. Dies kann dabei helfen, datenabhängige Variationen der Zeitabläufe der Taktsignale zu verhindern, was dabei helfen kann, die Verzerrung des Ausgangssignals zu verringern.
Jedes analoge Segment kann ein differentielles Schaltnetz zum Durchführen der Schaltoperationen und einen Schaltertreiberschaltkreis umfassen, der ausgebildet ist, um das eingegebene Datensignal und die geformten Taktsignale zu empfangen und um die ausgegebenen Treibersignale an das differentielle Schaltnetz auszugeben. Vorzugsweise leitet der Schalttreiberschaltkreis die Treibersignale aus dem geformten Taktsignal ab, im wesentlichen ohne die geformten Taktsignale neu zu formen.
In bekannten DAC ist der Decoderschaltkreis vorgesehen, um eingehende digitale Signale in Signale zum Steuern der Stromquellen umzuformen. In DAC mit hoher Geschwindigkeit kann eine solche Decoderschaltung auch mit der Geschwindigkeit des analogen Schaltkreises mithalten. Es wurde deshalb im Patent Veröffentlichungsnr. GB 2356301 aus dem Vereinigten Königsreich im Namen von Fujitsu Ltd. vorgeschlagen, zwei (oder mehrere) Decoderschaltungen zu schaffen, von denen jede abwechselnde Abtastwerte eines digitalen Eingangssignals decodiert. Durch Bereitstellen von zwei Decoderschaltungen kann jede dieser Schaltungen mit der Hälfte der Betriebsgeschwindigkeit des DAC betrieben werden, was es ermöglichen kann, daß die Gesamtbetriebsgeschwindigkeit des DAC höher ist als es ansonsten der Fall wäre. In der Anordnung aus GB 2356301 sind mehrere Multiplexerschaltungen zum Multiplexen der Datensignale vorgesehen, die durch die zwei Decoderschaltungen erzeugt werden, bevor diese Signale zu den analogen Segmenten zugeführt werden. Mehrere Verriegelungsschaltungen sind auch zum Steuern der Zeitabläufe von jedem der Datensignale vorgesehen.
Der obige Schaltkreis kann in Situationen verwendet werden wie diejenige, die oben beschrieben ist, wo drei oder mehrere gemultiplexte eingegebene Datensignale vorgesehen sind. In solchen Fällen können die Datensignale gemultiplext werden, bevor sie an die analogen Segmente angelegt werden. Jedoch führen die analogen Segmente vorzugweise selbst die Multiplexoperationen sowie die Schaltoperationen durch. Dies kann durch Vorsehung mehrerer Treiberschaltungen in jedem analogen Segment erreicht werden. Somit kann der Schaltertreiberschaltkreis in jedem analogen Segment mehrere Schal tertreiberschaltungen zum Empfangen von getrennten eingegebenen Datensignalen und getrennten geformten Taktsignalen und zum Zuführen von Treibersignalen zu dem differentiellen Schaltnetz umfassen. Die Anzahl der Schaltertreiberschaltungen in jedem Segment kann zum Beispiel zwei, vier oder irgendeine weitere Anzahl abhängig von dem Ausmaß sein, in dem die eingegebenen Datensignale gemultiplext werden.
Jede Schaltertreiberschaltung kann einen ersten und zweiten Datenknoten zum Empfangen von komplementären eingegebenen Datensignalen, einen Taktknoten zum Empfangen eines geformten Taktsignals, einen ersten und zweiten Ausgangsknoten zum Zuführen von Treibersignalen zu den differentiellen Schaltnetz, einem ersten Schalter zum Verbinden des Taktknotens mit dem ersten Ausgangsknoten und einem zweiten Schalter zum Verbinden des Taktknotens mit dem zweiten Ausgangsknoten umfassen, und die Schaltung kann derart ausgebildet sein, daß der erste und zweite Schalter ihren Zustand auf eine Taktflanke hin nicht ändern. Durch Festlegen, daß die Schalter, welche den Taktknoten mit dem Ausgangsknoten verbinden, ihren Zustand auf eine Taktflanke hin nicht ändern, können zufällige Versätze, die ansonsten in den Schaltzeiten von solchen Schaltern auftreten, vermieden werden. Dies kann zufällige Variationen der Zeitabläufe der Schaltoperationen der unterschiedlichen analogen Segmente verringern, was die Verzerrung des Ausgangssignals verringern kann.
Jede Schaltertreiberschaltung kann einen ersten Zustand und einen zweiten Zustand abhängig von den eingegebenen Datensignalen haben, und der Taktknoten kann mit dem ersten Taktknoten in dem ersten Zustand und dem zweiten Taktknoten in dem zweiten Zustand verbunden sein. Vorzugsweise ist der erste Schalter leitend, und ist der zweite Schalter nicht leitend, wenn die eingegebenem Datensignale einen ersten Zustand haben, und ist der zweite Schalter leitend, und ist der erste Schalter nicht leitend, wenn die eingegebenen Datensignale einen zweiten Zustand haben.
Der zweite Ausgangsknoten kann mit einem Knoten verbunden sein, der ein vorbestimmtes Potential hat, wenn die Schaltertreiberschaltung in dem ersten Zustand ist, und der erste Ausgangsknoten kann mit dem Knoten verbunden sein, der ein vorbestimmtes Potential hat, wenn die Schaltertreiberschaltung in dem zweiten Zustand ist. So ein vorbestimmtes Potential kann zum Beispiel ein Potential sein, das ausreichend ist, um sicherzustellen, daß ein Schalter in dem differentiellen Schaltnetz in dem nicht leitenden Zustand beibehalten wird. Jede Schaltertreiberschaltung kann einen dritte Schalter zum Verbinden des ersten Ausgangsknotens mit dem Knoten, der ein vorbestimmtes Potential hat, und einen vierten Schalter zum Verbinden des zweiten Ausgangsknotens mit dem Knoten umfassen, der ein vorbestimmtes Potential hat, und die Schaltung kann derart ausgebildet sein, daß der dritte und vierte Schalter ihren Zustand auf eine Taktflanke hin nicht wechseln. Dies kann auch dabei helfen, zufällige Variationen der Zeitabläufe der Schaltoperationen der unterschiedlichen analogen Segmente zu verhindern. Vorzugsweise ist der dritte Schalter nicht leitend und ist der vierte Schalter leitend, wenn die eingegebenen Datensignale in dem ersten Zustand sind, und der dritte Schalter ist nicht leitend und der vierte Schalter ist leitend, wenn die eingegebenen Datensignale in dem zweiten Zustand sind.
Die Schaltertreiberschaltungen schließen vorzugsweise keine Puffer ein, die einen datenabhängigen Strom aufnehmen, der mit ihren Dateneingabeknoten verbunden ist, dies kann dabei helfen sicherzustellen, daß der Nettostrom, der durch den digitalen Schaltkreis und den analogen Schaltkreis hindurchgeht unabhängig von den Daten ist, was dabei helfen kann die Verzerrung des Ausgangssignals zu verringern.
Ein weiteres Problem, das für bekannte DAC identifiziert wurde, ist, daß die Verzerrung der dritten Ordnung schlechter als erwartet sein kann. Die Verzerrung der dritten Ordnung ist besonders unerwünscht in DAC, die Ausgangssignale mit vielen Tönen erzeugen, da die Intermodulationsverzerrung der dritten Ordnung im Band auftreten kann, in welchem Fall sie nicht durch Filtern entfernt werden kann. Es wird angenommen, daß solche Verzerrung der dritten Ordnung teilweise aufgrund von Strom sein kann, der in und aus parasitären Kapazitäten fließt, die in den differentiellen Schaltnetzen vorhanden sein können.
Vorzugsweise umfaßt das differentielle Schaltnetz in jedem analogen Segment mehrere Schalter zum Verbinden eines gemeinsamen Knotens der Schaltung mit einem des ersten und zweiten Knotens der Schaltung gemäß dem eingegebenen Datensignal, und ist die Schaltung derart ausgebildet, daß die gleiche Anzahl der Schalter den Zustand in jedem Zyklus der geformten Taktsignale wechselt. Durch Festlegen, daß die gleiche Anzahl von Schaltern den Zustand in jedem Zyklus wechselt, kann die Ladung, die von den und zu den parasitären Kapazitäten fließt, weniger abhängig von dem eingegebe nen Datensignal sein. Dies kann dabei helfen, die Verzerrung der dritten Ordnung zu verringern, die in dem analogen Ausgangssignal auftreten kann.
Durch Festlegen, daß die gleiche Anzahl von Schaltern den Zustand in jedem Zyklus wechselt, ist der Strom, der von jedem analogen Segment gezogen wird, außerdem ungefähr der gleiche in jedem Zyklus. Dies kann dabei helfen, die Variationen der Zeitabläufe der Schaltoperationen der unterschiedlichen analogen Segmente zu verringern, was zu einer verringerten Verzerrung führen kann.
Jedes differentielle Schaltnetz kann zum Beispiel einen ersten und dritten Schalter umfassen, der zwischen dem gemeinsamen Knoten und dem ersten Knoten und dem zweiten und dem vierten Schalter verbunden ist, die zwischen dem gemeinsamen Knoten und dem zweiten Knoten verbunden sind, und die Schaltung kann derart ausgebildet sein, daß in zumindest einem Zyklus der geformten Taktsignale einer von dem ersten und zweiten Schalter abhängig von dem eingegebenen digitalen Signal leitend ist, und die anderen Schalter nicht leitend sind, und daß in zumindest einen der Zyklen der geformten Taktsignale einer der dritten und vierten Schalter abhängig von dem eingegebenen digitalen Signal leitend ist und die anderen Schalter nicht leitend sind. Zum Beispiel kann der Schaltkreis in wechselnden ersten und zweiten Zyklen der geformten Taktsignale betreibbar sein, und in den ersten Zyklen kann einer der ersten und zweiten Schalter leitend sein und können die weiteren Schalter nicht leitend sein, und in den zweiten Zyklen kann einer der dritten und vierten Schal ter leitend sein und können die anderen Schalter nicht leitend sein.
Allgemein kann das differentielle Schaltnetz n Paare Schalter umfassen, wobei n ≥ 2, wobei einer der Schalter von jedem Paar zwischen dem gemeinsamen Knoten und dem ersten Knoten verbunden ist, und wobei der weitere Schalter von jedem Paar zwischen den gemeinsamen Knoten und dem zweiten Knoten verbunden ist, und das Schaltnetz kann in sich wiederholenden Folgen von n Zyklen betreibbar sein, und das Schaltnetz kann derart ausgebildet sein, daß in jedem Zyklus einer Sequenz ein unterschiedliches Paar von Schaltern derart gesteuert wird, daß ein Schalter des Paars leitend ist und der andere Schalter des Paars abhängig von dem eingegebenen Datensignal nicht leitend ist und die Schalter in dem weiteren Paar nicht leitend sind.
Wenn mehrere Schaltertreiberschaltungen vorgesehen sind, ist jede Treiberschaltung vorzugsweise derart ausgebildet, daß Treibersignale von einem Paar von Schaltern zugeführt werden.
Der Schaltkreis kann außerdem eine Taktformungsschaltung umfassen, die gemeinsam für jedes der analogen Segmente vorgesehen ist, um die geformten Taktsignale zuzuführen. Wie oben beschrieben, kann solch eine Taktformungsschaltung relativ komplex gemacht werden, da sie gemeinsam für alle analogen Segmente vorgesehen ist und somit kann sie eine effektive Formung der Taktsignale erreichen.
Die geformten Taktsignale können derart ausgebildet sein, daß sie unterschiedliche Teile einer Schaltoperation zu unterschiedlichen Zeiten bewirken. Zum Beispiel können die geformten Taktsignale zwei Taktsignale umfassen, die Taktflanken haben, die voneinander versetzt sind, und/oder die geformten Taktsignalen können zwei Taktsignale umfassen, die Taktflanken mit unterschiedlichen Anstiegszeiten und/oder Abfallzeiten haben. Mehr als zwei geformte Taktsignale können vorgesehen sein, falls erforderlich.
Als ein Beispiel kann eine Flanke eines Taktsignals, welches einen Schalter in dem analogen Segment (zum Beispiel ein Schalter in einem differentiellen Schaltnetz) veranlaßt, von einem leitenden Zustand zu einem nicht leitenden Zustand zu wechseln, mit Bezug auf die entsprechende Flanke eines Taktsignals verzögert sein, welches einen weiteren Schalter in dem analogen Segment veranlaßt, von einem nicht leitenden Zustand zu einem leitenden Zustand zu wechseln. Das Taktsignal mit der verzögerten Flanke kann bei einem im wesentlichen konstanten Potential beibehalten werden, bis der Schalter, der von dem nicht leitenden Zustand zu dem leitenden Zustand wechselt, zumindest teilweise leitend ist. Dies kann dabei helfen, einen stabilen Betrieb des Schaltnetzes sicherzustellen.
Jedes Taktsignal, wenn es in einem Zustand ist, welcher die Schalter in dem analogen Segment veranlaßt, leitend zu sein, kann ein Potential haben, das Änderungen der Betriebseigenschaften der Schalter folgt. Jedes Taktsignal, wenn es in einem Zustand ist, der ein Schalter in dem analogen Segment veranlaßt, nicht leitend zu sein, kann ein Potential haben, das im wesentlichen gleich dem vorbestimmten Potential in der Schaltertreiberschaltung ist. Dies kann dabei helfen, Störungen zu verhindern, die in dem Ausgangssignal der Treiberschaltung auftreten.
Die Taktformungsschaltung kann als ihre Eingabe zwei komplementäre Taktsignale haben. Irgendein Versatz, der in dem eingegebenen Taktsignal vorhanden ist, kann Ungenauigkeiten der Zeitabläufe der geformten Taktsignale verursachen, die von der Taktformungsschaltung ausgegeben werden. In diesem Zusammenhang ist Taktversatz dort, wo Versätze in den Taktflanken der komplementären Taktsignale sind. Der Schaltkreis kann deshalb außerdem eine Versatzkompensationsschaltung zum Empfangen von zwei komplementären eingegebenen Taktsignalen und zum Ausgeben von zwei komplementären ausgegebenen Taktsignalen, die verringerten Versatz haben, zu der Taktformungsschaltung umfassen.
Die Versatzkompensationsschaltung kann derart ausgebildet sein, daß die ausgegebenen Taktsignale ihre Zustände zu Zeiten wechseln, die durch die langsamsten Taktflanken der eingegebenen Taktsignale bestimmt sind. Die ausgegebenen Taktsignale können dann hochimpedant während den Zeitdauern zwischen den schnellsten Flanken und den eingegebenen Taktsignalen und den entsprechenden langsamsten Flanken sein. Zum Beispiel kann die Versatzkompensationsschaltung einen ersten und zweiten Inverter zum Ausgeben der ausgegebenen Taktsignale umfassen, wobei jeder Inverter zwei Schalter umfaßt, die in Folge zwischen einem hohen Potential und einem niedrigen Potential verbunden sind, und jeder Inverter kann derart ausgebildet sein, daß, wenn die eingegebenen Taktsignale ihren Zustand wechseln, ein Schalter, der in einem leitenden Zustand ist, zu einem nicht leitenden Zustand zu einer Zeit wechselt, die durch das Taktsignal bestimmt wird, welches die schnellste Taktflanke hat, und ein Schalter, der in einem nicht leitenden Zustand ist, zu einem leitenden Zustand zu einer Zeit wechselt, welche durch das Taktsignal bestimmt wird, welches die langsamste Taktflanke hat.
Ein digitales Signal, welches zu dem segmentierten Mischsignalschaltkreis eingegeben wird, kann nicht notwendigerweise in der Form sein, in der es direkt die Schaltoperationen der analogen Segmente steuern kann. Somit kann der Schaltkreis außerdem Decoderschaltungen zum Empfangen eines eingegebenen digitalen Signals und zum Ausgeben eines Datensignals zu jedem der analogen Segmente umfassen. Wie oben erörtert, kann solch ein Decoderschaltkreis nicht so schnell wie der analoge Schaltkreis sein. Somit kann der Decoderschaltkreis mehrere Decoderschaltungen umfassen, von denen jede so ausgebildet ist, um ein getrenntes Datensignal zu jedem der analogen Segmente auszugeben. Wenn mehrere der Schaltertreiberschaltungen in jedem analogen Segment vorgesehen sind, kann der Decoderschaltkreis mehrere Decoderschaltungen umfassen, von denen jede derart ausgebildet ist, daß sie ein Datensignal zu einer der Schaltertreiberschaltungen in jedem der analogen Segmente ausgibt. In solch einem Fall ist jede der Decoderschaltungen vorzugsweise derart ausgebildet, daß ihr Datensignal den Zustand während einer Zeitdauer wechselt, in welcher das Taktsignal, welches zu der entsprechenden Treiberschaltung zugeführt wird, einen Zustand hat, der verhindert, daß ein Schalter in dem differentiellen Schaltnetz seinen Zustand wechselt. Solch eine Anordnung kann es einem Decoderschaltkreis ermöglichen, eine Zeitdauer zu haben, in der die Ausgangssignale sich einschwingen können, ohne daß diese Signale verwendet werden, um Schaltoperationen der analogen Segmente zu steuern.
In dem segmentierten Mischsignalschaltkreis kann jedes Segment ausgebildet sein, den Strom, der von der Stromquelle oder einer Stromsenke fließt, zu schalten. Solch eine Anordnung kann zum Beispiel in einem Digital-Analog-Wandler verwendet werden, und somit kann ein Digital-Analog-Wandler vorgesehen werden, der einen Schaltkreis in irgendeiner der oben beschriebenen Formen umfaßt.
Die oben erörterte Schaltertreiberschaltung kann unabhängig vorgesehen sein, und somit ist gemäß einem ersten Aspekt der vorliegenden Erfindung eine Schaltertreiberschaltung vorgesehen, um ein Schaltnetz zu treiben, wobei die Schaltertreiberschaltung ein Datenknoten zum Empfangen eines eingegebenen Datensignals, einen Taktknoten zum Empfangen eines Taktsignals, einen ersten und zweiten Ausgangsknoten zum Zuführen von Treibersignalen zu dem Schaltnetz, einen ersten Schalter zum Verbinden des Taktknotens mit dem ersten Ausgangsknoten und einen zweiten Schalter zum Verbinden des Taktknotens mit dem zweiten Ausgangsknoten umfaßt, dadurch gekennzeichnet, daß die Schaltung derart ausgebildet ist, daß der erste und zweite Schalter ihren Zustand nicht wechseln, wenn ein Taktsignal, das bei dem Taktnoten empfangen wird, den Zustand wechselt.
Die Schaltertreiberschaltung kann einen ersten Zustand und einen zweiten Zustand abhängig von dem eingegebenen Da tensignal haben, wobei der Taktknoten mit dem ersten Ausgangsknoten in dem ersten Zustand und dem zweiten Ausgangsknoten in dem zweiten Zustand verbunden ist. Der erste Schalter kann leitend sein und der zweite Schalter kann nicht leitend sein, wenn das eingegebene Datensignal einen ersten Zustand hat, und der zweite Schalter kann leitend sein und der erste Schalter kann nicht leitend sein, wenn das eingegebene Datensignal einen zweiten Zustand hat. Der zweite Ausgangsknoten kann mit einem Knoten verbunden sein, der ein vorbestimmtes Potential hat, wenn die Schaltertreiberschaltung in dem ersten Zustand ist, und der erste Ausgangsknoten kann mit dem Knoten verbunden sein, der ein vorbestimmtes Potential hat, wenn die Schaltertreiberschaltung in dem zweiten Zustand ist.
Die Schaltertreiberschaltung kann einen dritten Schalter zum Verbinden des ersten Ausgangsknotens mit dem Knoten, der ein vorbestimmtes Potential hat, und einen vierten Schalter zum Verbinden des zweiten Ausgangsknotens mit dem Knoten haben, der ein vorbestimmtes Potential hat, und die Schaltung kann derart ausgebildet sein, daß dritte und vierte Schalter ihren Zustand bei einer Taktflanke nicht wechseln. Der dritte Schalter kann in einem nicht leitenden Zustand sein und der vierte Schalter kann leitend sein, wenn das eingegebene Datensignal in dem ersten Zustand ist, und der dritte Schalter kann nicht leitend sein und der vierte Schalter kann leitend sein, wenn das eingegebene Datensignal in dem zweiten Zustand ist.
Die Schaltertreiberschaltung kann derart ausgebildet sein, daß der Nettostrom, der durch die Datenknoten fließt, unabhängig von den eingegebenen Daten ist. Außerdem kann die Schaltertreiberschaltung derart ausgebildet sein, daß der Nettostrom, der durch die Taktknoten fließt, unabhängig von den eingegebenen Daten ist.
Es kann auch ein Schaltertreiberschaltkreis vorgesehen sein, der mehrere solche Treiberschaltungen umfaßt, von denen jede derart ausgebildet ist, daß sie getrennte Datensignale und Taktsignale empfängt und Treibersignale zum Treiben eines gemeinsamen differentiellen Schaltnetzes ausgibt, welches mehrere Schalter hat.
Der Schaltkreis, der oben erörtert wird, kann auch unabhängig vorgesehen sein, und hier wird somit ein Schaltkreis offenbart, der mit einer Folge von Taktzyklen betreibbar ist, um einen gemeinsamen Knoten des Schaltkreises mit einem ersten und zweiten Knoten des Schaltkreises abhängig von dem eingegebenen Datensignal zu verbinden, wobei der Schaltkreis mehrere Schalter zum Verbinden des gemeinsamen Knotens mit dem ersten und zweiten Knoten umfaßt, wobei der Schaltkreis derart ausgebildet ist, daß beim Betrieb die gleiche Anzahl von Schaltern den Zustand in jedem Taktzyklus wechselt.
Der Schaltkreis kann einen ersten und dritten Schalter umfassen, die zwischen den gemeinsamen Knoten und dem ersten Knoten und dem zweiten Knoten und dem vierten Schalter verbunden sind, die zwischen dem gemeinsamen Knoten und dem zweiten Knoten verbunden sind, und der Schaltkreis kann der art ausgebildet sein, daß in zumindest einem Zyklus der Folge einer der ersten und zweiten Schalter abhängig von dem eingegebenen digitalen Signal leitend ist und die anderen Schalter nicht leitend sind, und daß in zumindest einem weiteren Zyklus der Folge einer der dritten und vierten Schalter abhängig von dem eingegebenen digitalen Signal leitend ist und die weiteren Schalter nicht leitend sind. Zum Beispiel kann der Schaltkreis in wechselnden ersten und zweiten Zyklen betreibbar sein, und in den ersten Zyklen kann einer der ersten und zweiten Schalter leitend sein und können die weiteren Schalter nicht leitend sein, und in den zweiten Zyklen kann einer der dritten und vierten Schalter leitend sein und können die weiteren Schalter nicht leitend sein.
Allgemein kann das Schaltnetz n Paare von Schaltern umfassen, wobei n ≥ 2, wobei ein Schalter von jedem Paar zwischen den gemeinsamen Knoten und dem ersten Knoten verbunden ist, und wobei der andere Schalter von jedem Paar zwischen den gemeinsamen Knoten und dem zweiten Knoten verbunden ist, und der Schaltkreis kann in sich wiederholenden Folgen von n Zyklen betreibbar sein, und der Schaltkreis kann derart ausgebildet sein, daß in jedem Zyklus einer Folge ein unterschiedliches Paar von Schaltern derart gesteuert wird, daß ein Schalter des Paars leitend ist und der andere Schalter des Paars abhängig von den eingegebenen Datensignalen nicht leitend ist und die Schalter in den anderen Paaren nicht leitend sind.
Die mehreren Schalter können Transistoren sein, wie etwa Feldeffekttransistoren (FET). Obwohl zum Beispiel weitere Typen von Transistoren statt dessen verwendet werden könnten.
Wie oben erwähnt kann die Verzerrung in dem Ausgangssignal eines Schaltnetzes durch einen Strom veranlaßt werden, der zu und von den parasitären Kapazitäten in dem Schaltnetz fließt. Die Wirkung eines solchen Stromflusses kann verringert werden, indem eine oder mehrere kapazitäre Elemente vorgesehen werden, welche komplementäre Stromflüsse veranlassen. Somit kann der Schaltkreis außerdem ein kapazitives Element umfassen, das mit den gemeinsamen Knoten verbunden ist, um den Effekt des Stromflusses in die Kapazitäten zu kompensieren, die zumindest zu einem der mehreren Schalter gehören. Das kapazitive Element kann zum Beispiel ein Transistor sein, zu dem ein Signal zugeführt wird, das zumindest ungefähr das Komplement eines Taktsignals ist, welches zu dem Schaltnetz zugeführt wird. Damit ist vorzugsweise gemeint, daß das Signal, welches zu dem Transistor zugeführt ist, eine entgegengesetzte Polarität zu dem Taktsignal für mehr als die Hälfte der Zeit hat.
Der Schaltkreis kann außerdem eine Schaltertreiberschaltung umfassen, die ausgebildet ist, um das eingegebene digitale Signal und ein Taktsignal zu empfangen und um Treibersignale zu mehreren Schaltern zuzuführen.
Der Versatzkompensationsschaltkreis, der oben beschrieben ist, kann mit einem anderen Schaltkreis als der segmentierte Mischsignalschaltkreis verwendet werden, der oben beschrieben ist. Hier wird eine Versatzkompensationsschaltung zum Empfangen von zwei komplementären eingegebenen Taktsignalen und zum Ausgeben von zwei komplementären ausgegebenen Taktsignalen offenbart, die verringerten Versatz haben, die Versatzkompensationsschaltung umfaßt erste und zweite Inverter zum Ausgeben der ausgegebenen Taktsignale, wobei jeder Inverter zwei Schalter umfaßt, die in Folge zwischen einem hohen Potential und einem niedrigen Potential verbunden sind, und jeder Inverter ist derart ausgebildet, daß, wenn die eingegebenen Taktsignale ihren Zustand wechseln, ein Schalter, der in einem leitenden Zustand ist, zu einem nicht leitenden Zustand zu einer Zeit wechselt, welche durch das Taktsignal bestimmt wird, das die schnellste Taktflanke hat, und ein Schalter, der in einem nicht leitenden Zustand ist, zu einem leitenden Zustand zu einer Zeit wechselt, welche durch das Taktsignal bestimmt wird, welches die langsamste Taktflanke hat. In jedem Inverter kann ein Schalter ein p-Kanal-Feldeffekttransistor sein und der andere Schalter kann ein n-Kanal-Feldeffekttransistor sein, und die zwei Transistoren haben getrennte Eingänge an ihren entsprechenden Steueranschlüssen.
Der Taktversatzkompensationsschaltkreis kann außerdem ein erstes NAND-Verknüpfungsglied und ein zweites NAND-Verknüpfungsglied umfassen, wobei das erste NAND-Verknüpfungsglied an seinem Eingang ein eingegebenes Taktsignal und die Ausgabe des zweiten NAND-Verknüpfungsglieds empfängt, und wobei das zweite NAND-Verknüpfungsglied an seinem Eingang das komplementäre eingegebene Taktsignal und die Ausgabe des ersten NAND-Verknüpfungsglieds empfängt, wobei Ausgaben des ersten und zweiten NAND-Verknüpfungsglieds zugeführt werden, um die Eingaben der Schalter in die ersten und zweiten Invertern zu steuern. Jeder Inverter kann einen Eingang, der mit einem nicht invertierenden Ausgang von einem der NAND-Verknüpfungsglieder verbunden ist, und einen weiteren Eingang haben, der mit dem invertierten Ausgang des weiteren NAND-Verknüpfungsglieds verbunden ist. Die ausgegebenen Taktsignale können während der Zeitdauer zwischen den schnellsten Flanken der eingegebenen Taktsignale und den entsprechenden langsamsten Flanken hochimpedant sein.
Es sind Verfahren vorgesehen, die unterschiedlichen Schaltungen und Schaltkreisen entsprechen, die oben beschrieben sind. Hier wird ein Verfahren zum Durchführen einer Folge von Schaltoperationen in segmentierten Mischsignalschaltkreisen offenbart, die mehrere analoge Segmente umfassen, wobei das Verfahren das Zuführen von geformten Taktsignalen gemeinsam für alle analoge Segmente und das Durchführen der Folge von Schaltoperationen umfaßt, wobei jede Schaltoperation unabhängig von einem eingegebenen Datensignal ist und auf eine Weise durchgeführt wird, welche durch die Form der gemeinsamen geformten Taktsignale bestimmt wird.
Gemäß einem zweiten Aspekt der Erfindung ist ein Verfahren zum Treiben eines Schaltnetzes vorgesehen, wobei das Verfahren das Empfangen eines eingegebenen Datensignals bei einem Datenknoten, das Empfangen eines Taktsignals bei einem Taktknoten und das Verbinden des Taktknotens mit einem von den ersten und zweiten Ausgangsknoten über einen ersten und zweiten Schalter abhängig von dem eingegebenen Datensignal umfaßt, dadurch gekennzeichnet, daß der erste und zweite Schalter nicht ihren Zustand wechseln, wenn das Taktsignal den Zustand wechselt.
Hier wird ein Verfahren zum Verbinden eines gemeinsamen Knotens eines Schaltnetzes mit einem ersten und zweiten Knoten des Schaltnetzes in einer Folge von Zyklen offenbart, wobei das Verfahren das Verbinden des gemeinsamen Knotens mit einem ersten des ersten und zweiten Knotens über einen von mehreren Schaltern in jedem Zyklus umfaßt, wobei die gleiche Anzahl von Schaltern den Zustand in jedem Zyklus wechselt.
Vorrichtungsmerkmale können auf die Verfahrensaspekte angewendet werden und umgekehrt. Merkmale von irgendeinem der Aspekte der Erfindung können auf irgendeinen der anderen Aspekte angewendet werden.
Bevorzugte Merkmale der vorliegenden Erfindung werden nun rein beispielhaft mit Bezug auf die beiliegenden Zeichnungen beschrieben, in denen:
1 eine Übersicht über einen vorher betrachteten DAC zeigt;
2 ein bekanntes differentielles Schaltnetz zeigt;
3 eine Stromquelle zeigt, die mit einem bekannten differentiellen Schaltnetz verbunden ist;
4 schematische Diagramme unterschiedlicher Signale in dem Netz aus 3 sind;
5 schematische Diagramme des synthetisierten Ausgabewerts, der Schaltgeschwindigkeit und des Ausgabefehlers eines DAC sind;
6 eine Übersicht über einen DAC gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
7 ein Schalttreibernetz in einer Ausführungsform der Erfindung zeigt;
8 ein differentielles Schaltnetz in einer Ausführungsform der Erfindung zeigt;
9 eine Variante des differentiellen Schaltnetzes aus 8 zeigt;
10 Wellenformen zeigt, die auf das Netz aus 9 angewendet werden;
11 eine Taktformungsschaltung gemäß einer Ausführungsform der Erfindung zeigt;
12 unterschiedliche Signale innerhalb der Taktformungsschaltung aus 11 zeigt;
13 einen Niedrigspannungsgenerator zur Verwendung mit der Taktformungsschaltung aus 11 zeigt;
14 Beispiele des Taktversatzes zeigt;
15 eine Versatzkompensationsschaltung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt; und
16 einen Inverter mit getrennten pgate- und ngate-Eingängen zeigt.
Übersicht über einen DAC
1 zeigt eine Übersicht über einen vorher betrachteten DAC. Der DAC in 1 ist Teil einer integrierten Schaltung (IC) mit einem DAC des Stromsteuerungstyps und ist entworfen, um ein eingegebenes digitales Wort (D1 – Dm) mit n Bit in ein entsprechendes analoges ausgegebenes Signal umzuwandeln.
Mit Bezugnahme auf 1 enthält der DAC 1 einen analogen Schaltkreis einschließlich einer Anzahl n identischer Stromquellen 2₁ bis 2_n , wobei n = 2^m – 1. Jede Stromquelle 2 führt einen im wesentlichen konstanten Strom I. Der analoge Schaltkreis schließt außerdem eine Zahl n differentieller Schaltnetze (4₁ bis 4_n ) ein, die jeweils den n Stromquellen 2₁ bis 2_n entsprechen. Jedes differentielle Schaltnetz 4 ist mit seiner entsprechenden Stromquelle 2 verbunden und schaltet den Strom I, der durch die Stromquelle erzeugt wird, entweder zu einem ersten Anschluß, der mit einer ersten Verbindungsleitung A des Wandlers verbunden ist, oder zu einem zweiten Anschluß, der mit einer zweiten Verbindungsleitung B des Wandlers verbunden ist.
Jedes differentielle Schaltnetz 4 empfängt eines von mehreren digitalen Steuerungssignalen T1 bis Tn (die „thermometer-codierte-Signale" aus Gründen genannt werden, die im folgenden erklärt werden) und wählt entweder seinen ersten Anschluß oder seinen zweiten Anschluß gemäß dem Wert des betreffenden Signals aus. Ein erster Ausgabestrom I_A des DAC 1 ist die Summe der entsprechenden Ströme, die zu den ersten Anschlüssen des differentiellen Schaltnetzes zugeführt werden, und ein zweiter Ausgabestrom I_B des DAC1 ist die Summe der entsprechenden Ströme, die zu dem zweiten Anschluß des differentiellen Schaltnetzes zugeführt werden. Das analoge Ausgabesignal ist der Spannungsunterschied V_A – V_B zwischen einer Spannung V_A, die durch das Abfließen des ersten Ausgabestroms I_A des DAC 1 in einen Widerstand R erzeugt wird, und einer Spannung V_B, die durch das Abfließen des zweiten Ausgabestroms I_B des Wandlers in einen weiteren Widerstand R erzeugt wird.
Die thermometer-codierten Signale T1 bis Tn werden aus dem binären Eingabewort D1 – Dm durch den digitalen Schaltkreis abgeleitet, der einen binären Thermometer-Decoder 6 einschließt. Der Decoder 6 wird wie folgt betrieben. Wenn das binäre Eingabewort D1 – Dm den niedrigsten Wert hat, sind die thermometer-codierten Signale T1 – Tn derart, daß jedes der differentiellen Schaltnetze 4₁ bis 4n seinen zweiten Anschluß auswählt, so daß alle Stromquellen 2₁ bis 2_n mit der zweiten Verbindungsleitung B verbunden sind. In diesem Zustand ist V_A = 0 und V_B = nIR. Das analoge Ausgabesignal ist V_A – V_B = –nIR. Wenn das binäre Eingabewort D1 – D_n vom Wert her fortschreitend zunimmt, sind die thermometer-codierten Signale T1 – Tn, die durch den Decoder 6 erzeugt werden, derart, daß mehrere der differentiellen Schaltnetze ihre entsprechenden ersten Anschlüsse (beginnend mit dem differentiellen Schaltnetz 4₁ ) ohne ein differentielles Schaltnetz auswählen, das bereits seinen ersten Anschluß ausgewählt hat, der zu seinem zweiten Anschluß zurückschaltet. Wenn das binäre Eingabewort D1 – Dm den Wert i hat, wählen die ersten i differentiellen Schaltnetze 4₁ bis 4_i ihre entsprechenden ersten Anschlüsse aus, während die verbleibenden n – i differentiellen Schaltnetze 4_i+1 bis 4_n ihre entsprechenden zweiten Anschlüsse auswählen. Das analoge Ausgabesignal V_A – V_B0 ist gleich (2i – n)IR.
Thermometer-Codieren ist für DAC des Typs mit Stromsteuerung beliebt, da, wenn die binären Eingabewörter zunehmen, mehr Stromquellen zu der ersten Verbindungsleitung A geschaltet werden, ohne daß irgendeine Stromquelle, die bereits zu der Leitung A geschaltet ist, zu der anderen Leitung B geschaltet wird. Dementsprechend sind die Eingangs/Ausgangskennlinien des DAC monoton und ist der Störim puls klein, der sich aus einer Änderung von 1 in dem Eingabewort ergibt.
Ein beispielhaftes differentielles Schaltnetz, das zur Verwendung in dem DAC aus 1 geeignet ist, ist in 2 gezeigt. Dieses differentielle Schaltnetz umfaßt einen ersten und zweiten PMOS-Feldeffekttransistor (FET) S1 und S2. Die entsprechenden Quellen der Transistoren S1 und S2 sind mit einem gemeinsamen Knoten TAIL verbunden, mit dem eine entsprechende Stromquelle (2₁ bis 2_n in 1) verbunden ist. Die entsprechenden Senken der Transistoren S1 und S2 sind mit dem entsprechenden ersten und zweiten Ausgabeknoten OUTA und OUTB der Schaltung verbunden, die jeweils dem ersten beziehungsweise zweiten Anschluß von jedem der differentiellen Schaltnetze, die in 1 gezeigt sind, entsprechen.
Jeder Transistor S1 und S2 hat eine entsprechende Treiberschaltung 8₁ oder 8₂ , die mit ihrem Gate verbunden ist.
Komplementäre Eingabesignale IN und INB werden an die Eingänge der Treiberschaltungen 8₁ beziehungsweise 8₂ angelegt. Jede Treiberschaltung speichert seine empfangenen Eingabesignale IN oder INB zwischen und invertiert diese, um ein Schaltsignal SW1 oder SW2 für seinen zugehörigen Transistor S1 oder S2 zu erzeugen, so daß in dem stationären Zustand einer der Transistoren S1 und S2 an ist und der andere aus ist. Wie beispielsweise in 2 angezeigt ist das Schaltsignal SW1 (Gate-Treiberspannung) für den Transistor S1 bei dem niedrigen Niveau L, wodurch der Transistor veranlaßt wird an zu sein, während das Schaltsignal SW2 (Gate-Treiberspannung) für den Transistor S2 bei dem hohen Niveau H ist, was den Transistor veranlaßt aus zu sein, wenn das Eingabesignal IN das hohe Niveau (H) und das Eingabesignal INB das niedrige Niveau (L) hat. Somit werden in diesem Zustand alle Eingabeströme, die in den gemeinsamen Knoten TAIL fließen, zu dem Ausgabeknoten OUTA zugeführt und kein Strom wird zu dem Ausgabeknoten OUTB zugeführt.
Wenn es erwünscht ist, den Zustand der Schaltung aus 2 so zu wechseln, daß der Transistor S1 aus ist und der Transistor S2 an ist, werden komplementäre Änderungen der eingegebenen Signale IN und INB gleichzeitig so durchgeführt, daß das Eingabesignal IN von H zu L zu der gleichen Zeit wechselt, wie das Eingabesignal INB von L zu H wechselt. Als ein Ergebnis dieser komplementären Wechsel wird der Transistor S1 ausgeschaltet, und der Transistor S2 angeschaltet, so daß alle Eingabeströme, die in den gemeinsamen Knoten TAIL fließen, zu dem Ausgabeknoten OUTB zugeführt werden, und kein Strom zu dem Ausgabeknoten OUTA zugeführt wird.
Die Auswertungen der DAC unter Verwendung bekannter differentieller Schaltnetze haben gezeigt, daß die dritte harmonische Verformung nicht so gut wie erwartet ist. Die dritte harmonische Verformung ist besonders für DAC problematisch, die Ausgabesignale mit vielen Tönen synthetisieren, da einige der Verformungsprodukte innerhalb des Bandes fallen und deshalb nicht herausgefiltert werden können. Es wurde entdeckt, daß parasitäre Kapazitäten, die in den Schalttransistoren vorhanden sind, Verformungen der dritten Ordnung erzeugen können.
Der Mechanismus, durch den die parasitären Kapazitäten zu einer Verformung der dritten Ordnung führen, wird mit Bezug auf die 3 und 4 nun beschrieben werden. 3 zeigt ein differentielles Schaltnetz, das die Schalttransistoren M1 und M2 umfaßt, die über einen Transistor 10 mit einer Stromquelle 12 mit konstantem Strom verbunden sind. Die Schaltung aus 3 entspricht einer der Stromquellen 2 und Schaltnetze 4 aus 1. Ein Signal A wird bei dem Gate des Schalters M1 eingegeben und ein Signal B wird bei dem Gate des Schalters M2 eingegeben. In 3 sind auch die parasitären Kapazitäten Cgs_M1 und Cgs_M2, die parasitäre Kapazitäten zwischen Gate und Quelle sind, die jeweils M1 beziehungsweise M2 zuzuordnen sind, und die parasitäre Kapazität C_d gezeigt, welche die Kombination der Drain-Kapazität der Vorrichtung 10 und der Kapazitäten der Source-Dioden von M1 und M2 ist.
Die 4 sind schematische Diagramme verschiedener Signale des Netzes aus 3. Wie in 4(a) gezeigt ist die Gate-Ansteuerung des Schalters M2 (Signal B) anfänglich hoch und die Gate-Ansteuerung des Schalters N1 (Signal A) anfänglich niedrig. M1 und M2 sind beide aktiv niedrig, so daß M1 anfänglich an ist und M2 anfänglich aus ist. Im Bereich X beginnt das Signal B zu fallen, während das Signal B niedrig bleibt. Es ist notwendig, daß das Signal B fällt, bevor das Signal A anfängt zu steigen, um sicherzustellen, daß es immer einen Weg für den Strom von der Stromquelle gibt. Wenn das Signal B fällt, fällt die Gate-Spannung an dem Schalter M2, und deshalb nimmt die Spannung an der Kapazität Cgs_M2 zu. Dies veranlaßt einen Strom in Cgs_M2 zu fließen. Dies ist in 4(a) durch eine Zunahme des Stroms in C_p gezeigt, was die Kombination der parasitären Kapazitäten an dem Endknoten ist. Dies führt zu einer Verringerung der Endspannung, wie in 4(b) gezeigt. Der Strom, der in C_p fließt, kommt von der konstanten Stromquelle 12, führt zu einer Verringerung des Werts von I₁ + I₂, wie in 4(d) gezeigt, und einer Verringerung des Werts von I₁ – I₂, wie in 4(e) gezeigt.
Im Bereich Y beginnt der Schalter M2 angeschaltet zu werden, wenn die Gate-Ansteuerung B unter den Schaltschwellwert fällt, und gleichzeitig beginnt der Schalter M1 ausgeschalten, wenn die Gate-Ansteuerung A zunimmt. Angenommen, daß die Anstiegsgeschwindigkeiten von A und B die gleichen sind, injiziert Cgs_M1 Ladung in den Endknoten mit der gleichen Geschwindigkeit, mit der Cgs_M2 Ladung entfernt, und deshalb gibt es keinen Nettostromfluß zu und von der parasitären Kapazität C_p.
Im Bereich Z steigt das Signal A an und somit nimmt die Spannung Cgs_M1 ab. Die Ladung, die in Cgs_M1 gespeichert ist, wird somit in den Endknoten injiziert. Dieser Zusatzstrom wird zu dem Strom hinzugefügt, der von der Quelle mit konstanten Strom 12 fließt und verursacht somit eine Zunahme des Werts von I₁ + I₂ (4(d)) und eine Verringerung des Werts von I₁ – I₂ (4(b)).
Das Signal, das von dem Schaltnetz ausgegeben wird, ist proportional zu I₁ – I₂. Ein Ausgabefehler kann deshalb aus I₁ – I₂ abgeleitet werden, wie in 4(f) gezeigt. Es wird geschätzt werden, daß dieser Ausgabefehler nur auftritt, wenn das differentielle Schaltnetz von einem Zustand zu einem an deren schaltet. Der gesamte Ausgabefehler des DAC aufgrund des oben beschriebenen Mechanismus ist die Summe der Ausgabefehler von jedem der Schaltnetze. Der gesamte Ausgabefehler wird somit höher sein, wenn mehr Schaltnetze geschaltet werden und niedriger sein, wenn weniger Schaltnetze geschaltet werden. Der gesamte Ausgabefehler hängt somit von den eingegebenen Daten ab.
Anfänglich fließen die Ströme, die injiziert werden und durch die parasitären Kapazitäten von Gate zu Drain (nicht gezeigt) entfernt werden, die M1 und M2 zuzuordnen sind, immer zu und von dem gleichen Knoten und führen deshalb nicht zu irgendwelchen Nettoänderungen der Ausgabeströme.
Die 5 zeigen, wie der obige Mechanismus mit der dritten harmonischen Verformung zusammenhängt. In dem Beispiel aus 5 wird ein digitales Eingabesignal, das an dem DAC angelegt wird, verwendet, um eine Sinuswelle der Frequenz f₀ bei dem analogen Ausgang des DAC zu synthetisieren. 5(a) zeigt den synthetisierten Ausgabewert des DAC, der bei der Frequenz f₀ ist. 5(b) zeigt die Anstiegsgeschwindigkeit des Ausgabewerts, die proportional zu der Schaltgeschwindigkeit der unterschiedlichen Schaltnetze in dem DAC ist. 5(c) zeigt den Betrag der fehlenden Ladung in dem Ausgabewert. Der Betrag der fehlenden Ladung ist maximal, wenn alle Schaltnetze schalten, und ist null, wenn keine Schaltnetze schalten. Der Ausgabefehler variiert somit mit einer Frequenz 2f₀. Das Ausgabesignal ist ein Produkt des synthetisierten Signals, das bei einer Frequenz f₀ ist, und des Ausgabefehlers, der bei der Frequenz 2f₀ ist, was zu einer Verformung bei einer Frequenz von 3f₀ führt (das heißt bei der dritten Harmonischen).
Ausführungsformen der Erfindung
Ausführungsformen der vorliegenden Erfindung versuchen die dritte harmonische Verformung durch Verringern der Abhängigkeit des Ausgabefehlers von den eingegebenen Daten zu verringern. Ausführungsformen der Erfindung versuchen auch, die Fehlanpassungen der Schaltzeiten von differentiellen Schaltnetzen in DAC zu verringern.
6 zeigt eine Übersicht eines DAC gemäß einer Ausführungsform der vorliegenden Erfindung. Der DAC kann zum Beispiel verwendet werden, um das Funkausgabesignal in einer mobilen Telefonbasisstation zu synthetisieren. Der DAC umfaßt eine erste Decoderschaltung 20, eine zweite Decoderschaltung 22, einen Schalttreiberschaltkreis 24, ein Schaltnetz 26, Stromquellen 28₁ –28_n , einen Taktformer 30, und eine Taktversatzkompensationsschaltung 32. Der Schalttreiberschaltkreis 24 umfaßt n Schalttreiber und der Schaltungsschaltkreis 26 umfaßt n Schaltnetze.
Beim Betrieb empfängt die erste Decoderschaltung 20 ungerade Abtastwerte eines digitalen Eingabesignals und gibt n Paare komplementäre thermometer-codierte Signale T_ODD1 und T ODD1 bis T_ODDn und T ODDn aus. Die zweite Decoderschaltung 22 empfängt gerade Abtastwerte eines digitalen eingegebenen Signals und gibt n Paare komplementäre thermometer-codierte Signale T_EVEN1 und T EVEN1 bis T_EVENn und T EVENn aus. Da die ungeraden Abtastwerte des digitalen Datensignals durch den er sten Decoder 20 decodiert werden, und die geraden Abtastwerte durch den zweiten Decoder 20 decodiert werden, kann jeder dieser Decoder bei der halben Geschwindigkeit betrieben werden, die der Fall wäre, wenn nur ein einziger Decoder vorgesehen wäre. Dies kann es ermöglichen, die Gesamtgeschwindigkeit des DAC zu erhöhen. Weitere Details der Decoderschaltungen 20, 22 werden in der GB 2356301 , die oben zitiert ist, beschrieben. Falls erforderlich, könnten die Ausgabewerte der Decoder in Latch-Schaltungen gespeichert werden (nicht gezeigt).
Jedes Paar Ausgabewerte von dem ersten und dem zweiten Decoder wird zu einem entsprechenden Schalttreiber in dem Schalttreiberschaltkreis 24 zugeführt. Beispielsweise werden die Ausgabewerte T_ODD1, T ODD1 , T_EVEN1 und T EVEN1 alle zu dem Schalttreiber 1 zugeführt, usw.. Jeder Schalttreiber kann auch Taktsignale CLK_ODD und CLK EVEN von dem Taktformer 30 empfangen. Jede Schalttreiberschaltung erzeugt vier Treibersignale, die zu dem entsprechenden Schaltnetz in dem Schaltungsschaltkreis 26 zugeführt werden. Jedes Schaltnetz empfängt einen Strom von einer der Stromquellen 28₁ bis 28_n und schaltet den Strom zu einem der Ausgabeanschlüsse OUTA und OUTB abhängig von den Treibersignalen, die an seinem Eingang empfangen werden.
7 beziehungsweise 8 zeigen einen Schalttreiber 36 und einen differentiellen Schaltungsschaltkreis 28 gemäß einer Ausführungsform der vorliegenden Erfindung. Der Schalttreiber 26 ist einer der Schalttreiber in dem Schalttreiberschaltkreis 24 aus 6 und das differentiel le Schaltnetz 38 ist eines der Schaltnetze in dem Schaltungsschaltkreis 26, der in 6 gezeigt ist.
Mit Bezugnahme auf 7 umfaßt der Schaltertreiber 36 ein erstes Schaltertreibernetz, das aus Schaltern SW5 bis SW8 besteht, und ein zweites Schaltertreibernetz, das aus Schaltern SW1 bis SW4 besteht. Beim Betrieb empfängt das erste Schaltertreibernetz die Signale T_ODD und T ODD von der ersten Decoderschaltung 20 in 6 und das Signal CLK_ODD von dem Taktformer 30 in 6. Das zweite Schalttreibernetz empfängt die Signale T_EVEN und T EVEN von der zweiten Decoderschaltung 22 in 6 und das Signal CLK_EVEN von dem Taktformer 30 in 6. Die Schalter in dem Schalttreiber aus 7 sind aktiv niedrig, das heißt sie werden angeschaltet, wenn die Spannung an ihrem Steuerungseingang niedrig ist.
Für den Schalttreiber aus 7 sind die Schalter SW1 und SW4 geschlossen und die Schalter SW2 und SW3 offen, wenn T_EVEN niedrig ist. Wenn T_EVEN hoch ist, sind die Schalter SW1 und SW4 offen und die Schalter SW2 und SW3 geschlossen. Wenn CLK_EVEN hoch ist, sind beide Ausgabewerte V_S3 und V_S4 somit hoch. Wenn CLK_EVEN niedrig ist, folgt der Ausgabewert V_S3 T_EVEN und folgt der Ausgabewert V_S4 dem Inversen von T_EVEN. Die Schalter SW5, SW6, SW7 und SW8 werden als Reaktion auf die Signale T_ODD und CLK_ODD auf ähnliche Weise betrieben. Wenn CLK_ODD hoch ist, sind somit beide Ausgabewerte V_S1 und V_S2 hoch, und wenn CLK_ODD niedrig ist, ist entweder V_S1 oder V_S2 hoch und der andere abhängig von dem Wert von T_ODD niedrig.
Die folgende Tabelle faßt zusammen, wie die verschiedenen Ausgabesignale mit dem Eingabewert und den Taktsignale variieren.

T_ODD T_EVEN CLK_EVEN CLK_ODD V_S1 V_S2 V_S3 V_S4

0 0 0 1 1 1 0 1

0 0 1 0 0 1 1 1

0 1 0 1 1 1 1 0

0 1 1 0 0 1 1 1

1 0 0 1 1 1 0 1

1 0 1 0 1 0 1 1

1 1 0 1 1 1 1 0

1 1 1 0 1 0 1 1
Die Ausgabewerte V_S1, V_S2, V_S3, V_S4 von dem Schalttreiber 36 in 7 werden zu den entsprechenden Eingängen V_S1, V_S2, V_S3, V_S4 in dem differentiellen Schaltnetz aus 8 zugeführt. Mit Bezugnahme auf 8 hat das differentielle Schaltnetz 38 Schalter S1 und S3, die zwischen dem Knoten TAIL und dem Knoten OUTA verbunden sind, und Schalter S2 und S4, die zwischen dem Knoten TAIL und dem Knoten OUTB verbunden sind. Die Schalter S1 bis S4 haben ihre Steuerungsanschlüsse, die durch die Signale V₁ bis V_S4 jeweils angesteuert werden, die durch das Schaltertreibernetz 36 vorgesehen werden. Die Schalter S1 bis S4 sind aktiv niedrig. Somit ist der Schalter S1 aus, wenn die Spannung V_S1 hoch ist („1") und an, wenn die Spannung V_S1 niedrig ist („0") usw..
In Betrieb wirkt der Schaltungsschaltkreis aus 7 und 8, um den Strom bei dem Knoten TAIL zu einem der Knoten OUTA und OUTB abhängig von den eingegebenen Signalen T_ODD und T ODD , T_EVEN und T EVEN zu schalten. In ungeradzahligen Zyklen werden die Schalter S1 und S2 verwendet, um den Strom bei dem Endknoten entweder zu OUTA oder OUTB abhängig von dem Wert von T_ODD und T ODD zu schalten. Für geradzahlige Zyklen werden die Schalter S3 und S4 verwendet, um den Strom bei dem Endknoten entweder zu OUTA oder OUTB abhängig von dem Wert von T_EVEN und T EVEN zu schalten. Die Werte von T_ODD und T ODD werden für geradzahlige Zyklen gewechselt, und die Werte von T_EVEN und T EVEN werden für ungeradzahlige Zyklen gewechselt.
Somit werden die Datensignale T_ODD, T ODD , T_EVEN und T EVEN vor der relevanten Taktflanke eingestellt, so daß die Taktsignale CLK_ODD und CLK EVEN den Zeitablauf der Wechsel von V_S1 zu V_S4 eher als die Datensignale steuern. Das bedeutet, daß kein spezieller Zeitablaufsschaltkreis für T_ODD, T ODD , T_EVEN und T EVEN erforderlich ist.
Wenn solch ein Zeitablaufschaltkreis nötig wäre, müßte der Zeitablaufschaltkreis in jeder Zelle vorgesehen werden. In der vorliegenden Ausführungsform ist jedoch ein gemeinsamer Taktformer für alle Zellen vorgesehen. Der Taktformer kann so komplex wie nötig gemacht werden, um einen ausreichend guten Zeitablauf der Taktsignale zu erreichen, ohne wesentlich zu dem gesamten Betrag des erforderlichen Schaltkreises beizutragen.
Da die Taktsignale CLK_ODD und CLK_EVEN durch die Schalter treiber 36 direkt zu den Schaltern S1 bis S4 zugeführt werden, gibt es eine sehr kurze Zeitverzögerung zwischen einer Taktflanke und einem entsprechenden Wechsel des Zustands des Schalters. Da diese Zeitverzögerung kurz ist, werden jegliche Variationen der Zeitverzögerung klein sein. Da die Schalter anders als der letzte Stromsteuerungsschalter außerdem ihren Zustand auf eine Taktflanke wechseln müssen, gibt es außerdem keine zufälligen Fehlanpassungen, die ansonsten für die Schaltzeiten solcher Schalter auftreten. Das heißt, daß Fehlanpassungen der Taktsignale, die von den unterschiedlichen Schaltnetzen empfangen werden, sehr klein sind. Somit wird jegliche Fehlanpassung der Zeitabläufe der unterschiedlichen Schaltnetze innerhalb des DAC auch klein sein. Beispielsweise kann der DAC der vorliegenden Ausführungsform Zeitablaufsfehlanpassungen von weniger als 1 ps (z. B. 0,85 ps) haben, während die Zeitablaufsfehlanpassungen in bekannten DAC ungefähr 8 ps sind. Das Verringern der Zeitablaufsfehlanpassungen auf diese Weise kann dabei helfen, die Verformung des Ausgabesignals zu verringern.
Für den Schaltungsschaltkreis aus den 7 und 8 ist es wichtig, daß die Taktsignale CLK_ODD und CLK_EVEN das gleiche Potential wie V_DD haben, wenn sie hoch sind. Wenn dies nicht der Fall wäre, könnte ein Störimpuls in einem Ausgabesignal auftreten, wenn ein eingegebenes Signal wechselt und das entsprechende Taktsignal hoch wäre. Die Taktsignale CLK_ODD und CLK_EVEN werden sorgfältig durch die Taktformerschaltung 30 gesteuert, die in 6 gezeigt ist, wie später erklärt werden wird.
Wie oben erörtert, wird für ungeradzahlige Zyklen einer der Schalter S1 und S2 verwendet, um den Strom bei dem Endknoten entweder zu OUTA oder OUTB zu schalten, und wird für geradzahlige Zyklen einer der Schalter S3 und S4 verwendet, um den Strom bei dem Endknoten entweder zu OUTA oder OUTB zu schalten. Wann immer ein neuer Zyklus anfängt, wird einer der Schalter angeschaltet, während ein weiterer der Schalter ausgeschaltet wird. Das bedeutet, daß die gleiche Anzahl von Schaltern ihren Zustand für alle Taktzyklen ohne Berücksichtigung der eingegebenen Daten wechselt. Durch Einrichten, daß die gleiche Anzahl von Schaltern ihren Zustand in allen Taktzyklen wechselt, kann der Verstärkungsfehler aufgrund des Stromflusses zu und von den parasitären Kapazitäten unabhängig von den eingegebenen Daten gemacht werden. Wie oben mit Bezugnahme auf die 4 und 5 erörtert wurde, kann die Verringerung der Abhängigkeit des Ausgabefehlers von den eingegebenen Daten die Verformung der dritten Ordnung verringern, die in dem ausgegebenen Signal auftritt.
Der Schaltkreis, der in den 7 und 8 gezeigt ist, hat auch den Vorteil, daß der Strom, der durch den Schaltkreis von der Stromversorgung entnommen wird, unabhängig von den eingegebenen Daten ist. Da die gleiche Anzahl von Schaltern in dem Schaltnetz 36 ihren Zustand in jedem Taktzyklus wechselt, ist der Strom, der von dem Schaltnetz gezogen wird, insbesondere in jedem Zyklus der gleiche. Zusätzlich ist der Strom, der von dem Schaltertreiber 36 entnommen wird, auch der gleiche in jedem Zyklus, und hängt somit nicht von den eingegebenen Daten ab. Durch Einrichten, daß der Strom, der von dem Netz gezogen wird, unabhängig von den Daten ist, sind irgendwelche Variationen der Versorgungsspannung aufgrund des gezogenen Stroms auch unabhängig von Daten. Dies kann dabei helfen, die von Daten abhängigen Fehlanpassungen der Schaltzeiten der Schalter zu verringern, was die Verformung des ausgegebenen Signals verringern kann.
Außerdem ist der Strom, der von dem Schaltertreiber 36 und dem Schaltnetz 38 von dem Taktformer 30 gezogen wird, ungefähr in jedem Zyklus der gleiche. Wenn unterschiedliche Ströme gezogen würden, könnten dies die Zeitabläufe der Takte beeinträchtigen, was dann die Zeitabläufe der Schalter beeinträchtigen würde. Durch Sicherstellen, daß der Schaltkreis den gleichen Strom von dem Taktformer 30 in jedem Zyklus zieht, ist irgendeine Auswirkung auf die Taktsignale wahrscheinlich in jedem Zyklus die gleiche, was zu einer Verringerung der Zeitablaufsfehlanpassungen führt.
Ein weiterer Vorteil des Schaltertreibers 36, der in 7 gezeigt ist, ist, daß kein Nettostrom von dem Schaltertreiber von den Decodern 20, 22 entnommen wird. Dies beruht darauf, daß kein Knoten in dem Schaltertreiber seinen Zustand wechselt, während die eingegebenen Datensignale ihren Zustand wechseln. Da es keinen Nettostromfluß gibt, werden Variationen der Werte der Signale von den Decodern 20, 22 nicht zu den Schaltnetzen zugeführt und beeinträchtigen somit nicht die Schaltzeiten der Schalter. Dies kann auch dabei helfen, Fehlanpassungen der Schaltzeiten zu verringern, und verringert somit die Verformung des ausgegebenen Signals.
Wie in 6 gezeigt, ist der DAC-Schaltkreis in ein digitales Teil und ein analoges Teil unterteilt. Das digitale Teil und das analoge Teil haben vorzugsweise getrennte Stromversorgungen. Wie oben erörtert, ist der analoge Schaltkreis so eingerichtet, daß er einen Strom zieht, welcher der gleiche für jeden Taktzyklus ist. Dies kann es ermöglichen, die analoge Stromversorgung bei einem im wesentlichen konstanten Potential gut zu steuern. Dies ist wichtig, weil Variationen der analogen Stromversorgung zu den Ausgabesignalen durchgeführt werden können. Im Gegensatz wechselt der Strom, der von dem digitalen Schaltkreis entnommen wird, und somit kann das Potential der digitalen Stromversorgung wechseln. Vorausgesetzt, daß das Potential der digitalen Stromversorgung innerhalb definierter Grenzen bleibt, beeinträchtigen Variationen des Potentials den digitalen Schaltkreis nicht ernsthaft. In der vorliegenden Ausführungsform haben Variationen des Potentials der digitalen Stromversorgung eine minimale Auswirkung auf den analogen Schaltkreis, da es keinen von Daten abhängigen Nettostromfluß zwischen dem digitalen Schaltkreis und dem analogen Schaltkreis gibt.
Falls erforderlich, könnten Puffer zwischen dem Taktformer 30 und dem Schaltertreiber 36 oder zwischen dem Schaltertreiber 36 und dem Schaltungsschaltnetz 38 eingefügt werden. Solche Puffer könnten benötigt werden, um bei dem Ansteuern der Last zu helfen. Ein Beispiel eines geeigneten Puffers ist ein Source-Folger. Da der Source-Folger nicht schaltet, sind Verzögerungsvariationen, die durch solche Source-Folger eingeführt werden, klein. Andere Typen von Puffern könnten verwendet werden, falls geeignet. Jedoch werden vorzugsweise keine Puffer, die durch die analoge Versorgungsschaltung versorgt werden, zwischen den Decodern 20, 22 und dem Schaltertreiberschaltkreis 24 verwendet. Der Grund dafür ist, daß solche Puffer einen Strom entnehmen würden, der von den eingegebenen Daten abhinge, was die analoge Versorgung stören könnte. Jedoch könnte ein ausgeglichener Latch-Speicher, wie derjenige, welcher in der britische Patentanmeldung Nr. GB2356750 im Namen von Fujitsu Limited offenbart ist, dessen Gegenstand hier durch Bezugnahme einbezogen ist, zwischen dem digitalen Schaltkreis und dem analogen Schaltkreis, falls erforderlich, eingefügt werden.
Aus dem obigen wird geschätzt werden, daß der Schaltungsschaltkreis aus den 7 und 8 die Funktionen des Taktens und Multiplexens der eingegebenen Signale sowie das Schalten des Stroms von der Stromquelle durchführt. Da alle diese Funktionen in dem Schaltungsschaltkreis kombiniert werden, werden Verzögerungen zwischen dem Decoderschaltkreis und dem Schaltungsschaltkreis im Vergleich zu dem Fall verringert, wo getrennte Schaltungen vorgesehen sind, um diese Funktionen auszuführen. Da die Verzögerungen verringert werden, werden die Verzögerungsfehlanpassungen zwischen den unterschiedlichen Signalen auch verringert, wodurch die Fehlanpassungen der Zeitabläufe verringert werden, zu denen die unterschiedliche Schaltnetze die Ströme von ihren Stromquellen schalten. Da nur die letzten Stromsteuerungstransistoren auf eine Taktflanke hin schalten, werden zusätzlich zufällige Fehlanpassungen der Transistorschaltzeiten minimiert.
Eine Variante des differentiellen Schaltnetzes 38 aus 8 ist in 9 gezeigt. Das differentielle Schaltnetz aus 9 ist das gleiche wie das Schaltnetz aus 8, aber die zwei Transistoren 40, 42 sind mit dem Knoten TAIL verbunden. Diese Transistoren werden auf die gleiche Weise wie die Stromsteuerungsschalter an- und ausgeschaltet, aber in der entgegen gesetzten Richtung. Sie werden verwendet, um die Ladung auszugleichen, die von den parasitären Kapazitäten durch die Schalter S1 bis S4 injiziert/entfernt wird, wenn die Spannungen bei ihren Gates wechseln. Die Gates der Transistoren 40, 42 sind mit den Taktsignalen CLK_CC beziehungsweise CLK CC verbunden. Wie in 10 gezeigt, sind diese ungefähr das Umgekehrte der Haupttaktsignale CLK_ODD und CLK_EVEN. Die Transistoren 40, 42 veranlassen deshalb die Stromflüsse, die entgegengesetzt zu den Stromflüssen sind, die durch die parasitären Kapazitäten veranlaßt werden, die zu S1 bis S4 gehören. Auf diese Weise helfen die Transistore 40, 42 dabei, die Variationen des Stroms zu verringern, der zu den Ausgabeanschlüssen fließt.
Taktformerschaltung
Die Taktsignale CLK_ODD und CLK_EVEN, die an dem Schaltertreiberschaltkreis in jedem Segment angelegt werden, werden durch die Taktformerschaltung 30 aus 6 erzeugt. Teile der Taktformerschaltung sind in 11 gezeigt. Die Taktformerschaltung 30 umfaßt Schalter S11 bis S20, die wie in 11 gezeigt verbunden sind. Die Schalter können zum Beispiel p-MOSFETs sein. In 11 sind CLK und sein Komplement CLK die eingegebenen Takte, welche die DAC-Umschaltfrequenz haben. CLK_SLR und CLK SLR sind gepufferte Versionen von CLK und CLK, die langsame Anstiegszeiten und schnelle Abfallzeiten haben.
Die Operation der Taktformerschaltung 30 wird nun mit Be zugnahme auf die 11 und 12 beschrieben werden. Für die anfängliche Erklärung werden die Schalter S19 und S20 ignoriert werden; der Zweck dieser Schalter wird später erklärt werden. Es wird angenommen, daß die anfänglichen Zustände der unterschiedlichen Schalter so sind, wie in 11 gezeigt. Das heißt, S11 ist aus, S12 ist an, S13 ist an, S14 ist aus, S15 ist an, S16 ist aus, S17 ist an, und S18 ist aus. Das ausgegebene CLK_ODD wird deshalb durch 17 hoch gehalten und das ausgegebene CLK_EVEN wird deshalb durch S12 niedrig gehalten. Zur Zeit T = 0 wechselt CLK von hoch zu niedrig und wechselt CLK von niedrig zu hoch. Als Reaktion auf den Wechsel des eingegebenen Takts wechseln die Schalter S13 bis S16 ihren Zustand augenblicklich. Dies veranlaßt den Knoten A hochgezogen zu werden, wodurch der Schalter S17 ausgeschaltet wird, während der Knoten B über den Schalter S14 mit dem Knoten C verbunden ist, der immer noch hoch ist, wodurch der Schalter S18 für die restliche Zeit aus bleibt.
Zu T = Δ (wobei Δ die Verzögerung der Puffer ist, die verwendet werden, um CLK_SLR und CLK SLR zu erzeugen) wird der Schalter S11 schnell angeschaltet, weil CLK_SLR eine schnelle Abfallzeit hat. Dies veranlaßt den Ausgang CLK_ODD runtergezogen zu werden. Der Knoten B wird langsam wegen der Kombination des Widerstands des Schalters S11 und der hohen Gate-Kapazität des Pull-up-Schalters S18 plus der Last von allen Schaltertreibern nach unten gezogen. Der Schalter S12 beginnt, langsam ausgeschaltet zu werden, weil CLK SLR eine langsame Anstiegszeit hat. Dieses langsame Ausschalten hält CLK_EVEN niedrig, direkt bevor S18 angeschaltet wird. S18 wird angeschaltet, wenn der Knoten B die Schalterschwellspannung erreicht hat, da der Knoten B über S14 mit dem Knoten C verbunden ist, wird S18 nur angeschaltet, sobald der Ausgang CLK_ODD unter die Schalterschwellspannung gefallen ist. Wenn S18 angeschaltet ist, wird der Ausgang CLK_EVEN hochgezogen.
Es ist wichtig, daß der niedrige Ausgang von CLK_EVEN nicht sehr viel variiert, bevor er beginnt anzusteigen, da dieser Ausgang direkt mit dem differentiellen Schaltnetz verbunden ist und so wird irgendeine Bewegung des Werts von CLK_EVEN zu einer Bewegung der Endspannung V_TAIL führen. Aus diesem Grund ist es wichtig, daß S12 an bleibt, kurz bevor S18 angeschaltet wird. Wenn S12 zu früh ausgeschaltet werden sollte, dann würde das niedrige Ausgabesignal schweben, was auch zu Variationen des Ausgabesignals führen würde, wenn jedoch S12 zu der gleichen Zeit wie S18 an wäre, würde der Durchschußstrom durch S18 und S12 das niedrige Ausgabesignal unterbrechen. Der Zeitablauf der Schalter S12 und S18 ist deshalb so eingestellt, daß es unter Berücksichtigung des gesamten Vorgangs, der Spannungs- und Temperaturvariationen (PVT) keinen Durchschuß geben wird. In der Praxis bedeutet das, daß S12 dazu neigt, etwas früh ausgeschaltet zu werden, aber dies wird toleriert, um eine zufriedenstellende Leistung für alle PVT-Variationen zu erreichen.
Auf die nächste Taktflanke hin, wenn CLK von niedrig nach hoch wechselt, CLK von hoch nach niedrig wechselt, finden Änderungen statt, die den oben beschriebenen entsprechen, so daß der Ausgabewert CLK_EVEN zuerst beginnt auf niedrig zu fallen, und der Ausgabewert CLK_ODD gerade anfängt anzusteigen, sobald CLK_EVEN den Schalterschwellwert erreicht hat.
Die Widerstände 44, 45, die in 11 gezeigt sind, sind Widerstände, die zu den Ausgabetaktweg hinzugefügt wurden. Diese Widerstände ermöglicht die Durchführung von Anpassungen der Zeitabläufe der ausgegebenen Taktsignale durch Anpassen der Pull-down-Geschwindigkeit der Signale.
Nahe bei jedem der Pull-Down-Schalter S11 und S12 ist ein Schalter S19 und S20 mit kleinerer Größe. Diese Schalter werden verwendet, um etwas von der injizierten Ladung zu absorbieren, die in das niedrige Ausgabesignal als ein Ergebnis des Taktdurchführens der großen Schalter S11 und S12 gepumpt wird, wenn sie ausgeschaltet werden. Wenn zum Beispiel S12 ausgeschaltet wird, tritt CLK_EVEN augenblicklich in einem Zustand mit hoher Impedanz ein. Jede Ladung, die in den Knoten D durch die Kapazitäten zwischen Gate und Source des Schalters 12 injiziert wird, wird Variationen des niedrigen Ausgabewerts von CLK_EVEN verursachen. Die Schalter S19 und S20 werden durch Steuerungssignale CLK_L und CLK L angesteuert, die von Puffern abgeleitet werden, die verwendet werden, um CLK_SLR und CLK SLR zu erzeugen. Die Schalter S19 und S20 werden deshalb etwas später als ihre entsprechenden Schalter S11 und S12 angeschaltet, um die injizierte Ladung zu absorbieren, die durch die langsamen Steuerungssignale von S11 und S12 verursacht wird. Die Größe der Schalter S19 und S20 ist ein Kompromiß zwischen dem Absorbieren von so viel injizierter Ladung wie möglich, ohne selbst zu viel Ladung zu injizieren. In der Praxis können die Schalter S19 und S20 ungefähr ein Viertel der Größe von S11 und S12 haben. Außerdem könnten solche Schalter mit sogar kleinerer Größe, falls erforderlich, mit einem geeigneten Treiber schaltkreis versehen sein.
Die niedrige Spannung der Taktformerschaltung 30 wird eingestellt, um die erforderliche Spannungsschwankung der ausgegebenen Taktsignale CLK_ODD und CLK_EVEN zu ergeben. Die erforderliche Taktschwankung hängt mit der Spannung zwischen Gate und Source der Schalter in dem differentiellen Schaltnetz von jeder analogen Zelle zusammen. In der vorliegenden Ausführungsform ist die Spannung bei dem Knoten TAIL ungefähr 1,8 Volt. Um sicherzustellen, daß es trotz Variationen des Verfahrens, der Spannung und Temperatur eine ausreichende Spannungsschwankung gibt, folgt der niedrige Ausgang von der Taktformerschaltung der Schwellspannung V_T und der Sättigungsspannung V_DS(sat) zwischen Drain und Source der Schalter S1, S2, S3 und S4 in 8.
13 zeigt eine Schaltung, die verwendet wird, um die niedrige Spannung der Taktformerschaltung 30 einzustellen. Die Vorrichtung MSW ist ein Schalter, der den Schaltern S1 bis S4 so ähnlich wie möglich gemacht wird, und wird so nahe wie möglich bei diesen Schaltern plaziert. Der Ausgabeverstärker 46 ist entworfen, um den erforderlichen Strom zu der Taktformerschaltung zuzuführen. Der Entkopplungskondensator 48 ist vorgesehen, um die schnellen Stromspitzen, die von der Schaltung gezogen werden, zuzuführen.
Taktversatzkompensationsschaltung
Wenn die Signale CLK und CLK, die in dem Taktformer eingegeben werden, versetzt sind, dann kann der Zeitablauf der Schalter in der Taktformerschaltung wechseln, und ein er wünschtes Durchschießen des Stroms kann auftreten. Der Taktversatz tritt auf, wenn ein Taktsignal und sein Komplement Taktflanken haben, die nicht zu identischen Zeiten wechseln. 14 zeigt zwei Beispiele des Taktversatzes. In dem ersten Beispiel wechselt jedes Taktsignal von niedrig nach hoch, bevor sein Komplement von hoch nach niedrig wechselt. In dem zweiten Beispiel wechselt jedes Taktsignal von hoch nach niedrig, bevor sein Komplement von niedrig nach hoch wechselt. Irgendwelche Kombinationen dieser zwei Fälle könnten auch auftreten.
Um Taktversatz zu kompensieren, ist eine Taktversatzkompensationsschaltung 32 bei dem Eingang der Taktformerschaltung 30 wie in 6 gezeigt vorgesehen. Die Taktversatzkompensationsschaltung 32 empfängt eingegebene Taktsignale CLK_IN und CLK IN und gibt Taktsignale CLK und CLK aus. Die Schaltung ist so eingerichtet, daß die ausgegebenen Taktsignale immer unter Verwendung des Eingabetakts mit der langsamsten Flanke ihren Zustand wechseln.
15 zeigt Teile der Taktversatzkompensationsschaltung 32. Die Taktversatzkompensationsschaltung umfaßt NAND-Gates 50, 52, Inverter 54, 56, 58, 60, 62, 64, Schalter 55, 61 und duale Eingabeinverter 66, 68. Jeder der Inverter 66, 68 umfaßt einen p-Kanal-MOSFET 70 und einen n-Kanal-MOSFET 72 mit getrennten pgate-(pg) und ngate-(ng)-Eingängen, wie in 16 gezeigt.
Mit Bezugnahme auf 15 empfängt das NAND-Gate 50 das Signal CLK_IN bei einem Eingang und den Ausgabewert des NAND-Gates 52 bei dem anderen Eingang. Das NAND-Gate 52 empfängt das Signal CLK IN bei einem Eingang und einen Ausgabewert von dem NAND-Gate 50 bei dem anderen Eingang. Die NAND-Gates 50 und 52 bilden somit eine Flip-Flop-Schaltung. Der Ausgabewert vom NAND-Gate 50 wird über Inverter 54 und 56 zu dem pgate-Eingang des Inverters 66 und über den Schalter 55 und Inverter 58 zu dem ngate-Eingang des Inverters 68 zugeführt. Der Ausgang von dem NAND-Gate 42 wird über Inverter 60 und 62 zu dem pgate-Eingang des Inverters 68 und über den Schalter 61 und Inverter 64 zu dem ngate-Eingang des Inverters 66 zugeführt. Die Schalter 55 und 61 sind vorgesehen, um die gleichen Verzögerungen wie diejenigen einzuführen, die durch die Inverter 54 und 60 verursacht werden.
Wenn, wie in 15 gezeigt, CLK_IN hoch ist und CLK IN niedrig ist, ist der Ausgabewert des NAND-Gates 50 niedrig und der Ausgabewert des NAND-Gates 52 hoch. Wenn die eingegebenen Taktsignale CLK_IN und CLK IN wechseln, wird der Ausgabewert des NAND-Gates 50 entweder hoch, wenn CLK_IN niedrig wird oder wenn CLK IN hoch wird, was immer zuerst passiert. Jedoch wird der Ausgabewert des NAND-Gates 52 nur niedrig, wenn sowohl CLK_IN niedrig und CLK IN hoch ist. Somit wechselt der Ausgabewert des NAND-Gates 50 auf die erste Taktflanke der eingegebenen Takte und wechselt der Ausgabewert des NAND-Gates 52 auf die letzte Taktflanke der eingegebenen Takte. Die NAND-Gates 50, 52 funktionieren auf entgegengesetzte Weise, wenn CLK_IN von niedrig nach hoch wechselt, und CLK IN von hoch zu niedrig wechselt, so daß der Ausgabewert des NAND-Gates 52 auf die erste Taktflanke wechselt und der Ausgabewert des NAND-Gates 50 auf die letzte Taktflanke hin wechselt. Somit ist zu erkennen, daß ein beliebiges NAND- Gate, das einen hohen Eingabewert hat, seinen Zustand auf die erste Taktflanke hin wechselt, und daß ein beliebiges NAND-Gate, das einen niedrigen Eingabewert hat, seinen Zustand auf die letzte Taktflanke hin wechselt. Somit wechselt der Ausgabewert eines NAND-Gates immer von niedrig nach hoch auf die erste Taktflanke hin und von hoch nach niedrig auf die letzte Taktflanke hin.
Der Inverter 66 empfängt einen nicht invertierten gepufferten Ausgabewert von dem NAND-Gate 50 bei seinem pgate-Eingang und einen invertierten gepufferten Ausgabewert von dem NAND-Gate 52 bei seinem ngate-Eingang. Ähnlich empfängt der Inverter 68 einen nicht invertierten gepufferten Ausgabewert vom NAND-Gate 52 bei seinem pgate-Eingang und einen invertierten gepufferten Ausgabewert vom NAND-Gate 50 bei seinem ngate-Eingang. Somit wechselt der pgate-Eingabewert von jedem der Inverter 66, 68 immer von niedrig nach hoch auf die erste Flanke der Eingabetaktsignale und von hoch nach niedrig auf die letzte Flanke der Eingabetakte. Ähnlich wechselt der ngate-Eingang immer von hoch nach niedrig auf die erste Flanke und von niedrig nach hoch auf die letzte Flanke. Dies stellt sicher, daß die Transistoren 70, 72 in 16 niemals gleichzeitig an sind. Zwischen der ersten Taktflanke und der letzten Taktflanke sind beide Transistoren aus und hat der Ausgang des Inverters eine hohe Impedanz.
Die Taktversatzkompensationsschaltung 32 sorgt auch für das Puffern, das zwischen den Signalen CLK_IN und CLK IN und den Eingabewerten CLK und CLK zu der Taktformerschaltung 30 erforderlich ist. Solches Puffern wäre in jedem Fall erforderlich, um für den notwendigen Treiberstrom für die Last zu sorgen, die durch die Taktformerschaltung dargestellt wird, und deshalb fügt die Versatzkompensationsschaltung 32 wenig hinsichtlich der Komplexität des gesamten Schaltungsentwurfs hinzu.
Die Taktversatzkompensationsschaltung 32 kann für andere DAC-Entwürfe als die oben beschriebenen verwendet werden. Die Versatzkompensationsschaltung 32 kann auch für andere für den Zeitablauf sensitive Anwendungen als DAC verwendet werden.
Obwohl die vorhergehenden Ausführungsformen p-Kanal-Schalttransistoren in den differentiellen Schaltnetzen verwendet haben, wird es geschätzt werden, daß die vorliegende Erfindung für weitere Ausführungsformen auf Stromschaltkreise angewendet werden kann, die n-Kanal-Schalttransistoren (und eine Stromsenke statt der Stromquelle) verwenden. In diesem Fall sind die Polaritäten der Versorgungsleitungen und die Leitfähigkeitstypen der Transistoren in der Schalttreiberschaltung umgekehrt.
Während Ausführungsformen der vorliegenden Erfindung mit Bezugnahme auf einen DAC beschrieben wurden, der Thermometer-Codieren verwendet, können andere Typen des Codierens verwendet werden. In einem DAC, auf den die vorliegende Erfindung angewendet werden kann, kann durch jede der Stromquellen im wesentlichen der gleiche Strom hindurchgehen oder können unterschiedliche Ströme hindurchgehen.
Obwohl die vorgehenden Ausführungsformen zur Verwendung in einem DAC angepaßt wurden, wird es geschätzt werden, daß andere Ausführungsformen der vorliegenden Erfindung auf irgendeine geeignete Art eines Mischsignalschaltkreises angewendet werden können, in dem ein oder mehrere digitale Signale für eine Anwendung zu analogen Schaltkreisen mit einer hohen Frequenz erzeugt werden müssen. Beispielsweise kann die Erfindung auch bei der programmierbaren Stromerzeugung in Mischern und Analog-Digital-Wandlern angewendet werden.

Claims

Schaltertreiberschaltung zum Treiben eines Schaltnetzes, wobei die Schaltertreiberschaltung einen Datenknoten zum Empfangen eines eingegebenen Datensignals (T_ODD), einen Taktknoten zum Empfangen eines Taktsignals (CLK_ODD), erste und zweite Ausgangsknoten zum Zuführen von Treibersignalen (V_S1 & V_S2) zu dem Schaltnetz, einen ersten Schalter (SW8) zum Verbinden des Taktknotens mit dem ersten Ausgangsknoten und einen zweiten Schalter (SW7) zum Verbinden des Taktknotens mit dem zweiten Ausgangsknoten umfaßt, dadurch gekennzeichnet, daß: die Schaltung so ausgebildet ist, daß der erste (SW8) und zweite (SW7) Schalter den Zustand nicht wechseln, wenn das an dem Taktknoten empfangene Taktsignal (CLK_ODD) den Zustand wechselt.
Schaltertreiberschaltung nach Anspruch 1, wobei die Schaltertreiberschaltung einen ersten Zustand und einen zweiten Zustand in Abhängigkeit von dem eingegebenen Datensignal (T_ODD) hat, wobei der Taktknoten im ersten Zustand mit dem ersten Ausgangsknoten und im zweiten Zustand mit dem zweiten Ausgangsknoten verbunden ist.
Schaltertreiberschaltung nach Anspruch 1 oder 2, bei der der erste Schalter (SW8) leitend ist und der zweite Schalter (SW7) nicht leitend ist, wenn das eingegebene Datensignal (T_ODD) einen ersten Zustand hat, und der zweite Schalter (SW7) leitend ist und der erste Schalter (SW8) nicht leitend ist, wenn das eingegebenen Datensignal (T_ODD) einen zweiten Zustand hat.
Schaltertreiberschaltung nach Anspruch 3, bei der der zweite Ausgangsknoten mit einem Knoten mit einem vorbestimmten Potential (V_DD) verbunden ist, wenn die Schaltertreiberschaltung in dem ersten Zustand ist, und der erste Ausgangsknoten mit dem Knoten mit einem vorbestimmten Potential (V_DD) verbunden ist, wenn die Schaltertreiberschaltung in dem zweiten Zustand ist.
Schaltertreiberschaltung nach Anspruch 4, mit einem dritten Schalter (SW6), zum Verbinden des ersten Ausgangsknotens mit dem Knoten mit einem vorbestimmten Potential, und einem vierten Schalter (SW5), zum Verbinden des zweiten Ausgangsknotens mit dem Knoten mit einem vorbestimmten Potential, wobei die Schaltung so ausgebildet ist, daß der dritte und vierte Schalter den Zustand bei einer Taktflanke nicht wechseln.
Schaltertreiberschaltung nach Anspruch 5, bei der der dritte Schalter (SW6) nicht leitend ist und der vierte Schalter (SW5) leitend ist, wenn das eingegebene Datensignal (T_ODD) in dem ersten Zustand ist, und der dritte Schalter (SW6) nicht leitend ist und der vierte Schalter (SW5) leitend ist, wenn das eingegebene Datensignal (T_ODD) in dem zweiten Zustand ist.
Schaltertreiberschaltung nach einem der Ansprüche 1 bis 6, wobei die Schaltung so ausgebildet ist, daß der Nettostrom, der durch die Datenknoten fließt, von den Eingangsdaten unabhängig ist.
Schaltertreiberschaltung nach einem der Ansprüche 1 bis 7, wobei die Schaltung so ausgebildet ist, daß der Nettostrom, der durch die Taktknoten fließt, von den Eingangsdaten unabhängig ist.
Schaltertreiberschaltkreis (36) mit einer Vielzahl von Schaltertreiberschaltungen jeweils nach einem der Ansprüche 1 bis 8, die jeweils ausgebildet sind, um getrennte Datensignale (T_ODD & T_EVEN) und Taktsignale (CLK_ODD & CLK_EVEN) zu empfangen und Treibersignale zum Treiben eines gemeinsamen differentiellen Schaltnetzes (38) auszugeben, das eine Vielzahl von Schaltern (S1 bis S4) hat.
Schaltertreiberschaltkreis nach Anspruch 9, bei dem jeglicher Wechsel des eingegebenen Datensignals, das an dem Datenknoten einer Schaltertreiberschaltung empfangen wird, zu einer Zeit erfolgt, wenn das an dem Taktknoten der Schaltertreiberschaltung empfangene Taktsignal in einem inaktiven Zustand ist, so daß trotz der Zustandswechsel der ersten und zweiten Schalter der Schaltertreiberschaltung als Reaktion auf den Wechsel des eingegebenen Datensignals die Treibersignale, die von den ersten und zweiten Ausgangsknoten zugeführt werden, den Zustand nicht wechseln, bevor das Taktsignal in einen aktiven Zustand wechselt.
Schaltertreiberschaltkreis nach Anspruch 9 oder 10, der eine erste Schaltertreiberschaltung hat, an deren Taktknoten ein erstes Taktsignal (CLK_ODD) empfangen wird und an deren Datenknoten ein erstes eingegebenes Datensignal (T_ODD) empfangen wird, und auch eine zweite Schaltertreiberschaltung hat, an deren Taktknoten ein zweites Taktsignal (CLK_EVEN) empfangen wird, das zu dem ersten Taktsignal (CLK_ODD) im Wesentlichen komplementär ist, und an deren Datenknoten ein zweites eingegebenen Datensignal (T_EVEN) empfangen wird.
Schaltertreiberschaltkreis nach Anspruch 11, bei dem jegliche Wechsel des ersten eingegebenen Datensignals (T_ODD) erfolgen, wenn das erste Taktsignal (CLK_ODD) inaktiv ist und das zweite Taktsignal (CLK_EVEN) aktiv ist, und jegliche Wechsel des zweiten eingegebenen Datensignals (T_EVEN) erfolgen, wenn das zweite Taktsignal (CLK_EVEN) inaktiv ist und das erste Taktsignal (CLK_ODD) aktiv ist.
Digital-Analog-Wandler mit einem Schaltertreiberschaltkreis (36) nach Anspruch 9, 10, 11 oder 12 und einem differentiellen Schaltnetz (38), das einen gemeinsamen Knoten (TAIL) und erste und zweite Schalterknoten (OUTA & OUTB) sowie eine Vielzahl von Schaltern (S1 bis S4) hat, die jeweils mit einem der Ausgangsknoten der Schaltertreiberschaltungen verbunden sind, um solch ein Treibersignal von ihnen zu empfangen, wobei die Vielzahl von Schaltern (S1 bis S4) betreibbar ist, um den gemeinsamen Knoten (TAIL) mit einem ausgewählten der ersten und zweiten Schalterknoten (OUTA & OUTB) in jedem Wandlungszyklus des Digital-Analog-Wandlers zu verbinden.
Digital-Analog-Wandler nach Anspruch 13, bei dem der Schaltertreiberschaltkreis (36) n solche Schaltertreiberschaltungen umfaßt und Wechsel des Datensignals, das an dem Datenknoten jeder individuellen Schalter treiberschaltung empfangen wird, höchstens bei 1/n der Frequenz der Wandlungszyklen auftreten.
Verfahren zum Treiben eines Schaltnetzes, welches Verfahren umfaßt: Empfangen eines eingegebenen Datensignals (T_ODD) an einem Datenknoten; Empfangen eines Taktsignals (CLK_ODD) an einem Taktknoten; und Verbinden des Taktknotens mit einem der ersten und zweiten Ausgangsknoten über einen der ersten und zweiten Schalter (SW8 & SW7) in Abhängigkeit von dem eingegebenen Datensignal (T_ODD); dadurch gekennzeichnet, daß der erste und zweite Schalter (SW8 & SW7) den Zustand nicht wechseln, wenn das Taktsignal (CLK_ODD) den Zustand wechselt.