DE60303835T2

DE60303835T2 - Magnetischer Direktzugriffsspeicher sowie entsprechendes Leseverfahren

Info

Publication number: DE60303835T2
Application number: DE60303835T
Authority: DE
Inventors: Intell. Prop. Div. Kenji Tsuchida
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-02-17
Filing date: 2003-04-16
Publication date: 2006-10-05
Anticipated expiration: 2023-04-17
Also published as: US20040160811A1; CN1534681B; JP2004247018A; TW200421645A; US6807088B2; JP3704128B2; EP1447810B1; KR100592458B1; TWI268634B; EP1447810A1; CN1534681A; KR20040074968A; DE60303835D1

Description

Diese Erfindung bezieht sich auf einen magnetischen Direktzugriffsspeicher (MRAM) und im Genaueren auf ein Verfahren des Lesens von Speicherinformationen durch Verwendung von Referenzzellen.
Ein MRAM ist eine Vorrichtung, die "1" und "0" Daten durch Ausnutzung des magnetoresistenten Effekts speichert. Er wurde als eine viel versprechende Universalspeichervorrichtung entwickelt, die die Eigenschaft von Beständigkeit, hohe Integration, hohe Zuverlässigkeit, niedriger Energieverbrauch und Hochgeschwindigkeitsbetrieb aufweist.
Für den magnetoresistenten Effekt sind die folgenden zwei hauptsächlich bekannt: GMR (gigantische Magneto-Widerstand, englisch Giant Magneto Resistance) und TMR (tunnelnde Magneto-Widerstand, englisch Tunneling Magneto Resistance). Von diesen macht der GMT Gebrauch von der Tatsache, dass der Widerstand eines Leiters, der zwischen zwei ferromagnetischen Schichten liegt, mit den Richtungen der Spins in den oberen und unteren ferromagnetischen Schichten variiert. Jedoch ist das MR-Verhältnis, das die Rate des Wechsels in dem magnetischen Widerstand repräsentiert, in etwa so niedrig wie 10 %. Aus diesem Grund ist in einem MRAM, der GNR verwendet, das ausgelesene Signal von gespeicherten Daten so klein, dass es schwierig ist, eine Lesemarge zu gewährleisten. Aus diesem Grund wird der MRAM als ungeeignet für faktische Anwendungen betrachtet.
Andererseits macht der TMR, der eine gestufte Struktur aufweist, die zusammengesetzt ist aus einem isolierenden Film, der zwischen zwei Metallen liegt, die als ferromagnetische Schichten agieren, Gebrauch von einer Veränderung in dem magnetischen Widerstand, der durch den Spin-Polarisations-Tunneleffekt verursacht ist. Im Speziellen wird, wenn die Richtungen der Spins in der oberen und unteren Schicht parallel zueinander sind, die Tunnelwahrscheinlichkeit zwischen zwei magnetischen Schichten mit dem Tunnel-isolierenden Film zwischen diesen maximal, mit dem Resultat, dass der Widerstand minimal wird. Sind die Richtungen der Spins nicht parallel zueinander, wenn die Spin-Polarisations-Tunnelwahrscheinlichkeit minimal wird, wird der Widerstand maximal. Um zwei solcher Spin-Zustände zu realisieren, ist normalerweise eine der zwei magnetischen Schichten in der Richtung dessen Magnetisierung fixiert und ist so eingestellt, um nicht durch externe Magnetisierung beeinflusst zu werden. Generell wird die Schicht, dessen Magnetisierung in der Richtung fixiert ist, eine pin-Schicht genannt. Die andere magnetische Schicht ermöglicht die Programmierung der Richtung der Magnetisierung, parallel oder nicht parallel mit der pin-Schicht zu sein in Abhängigkeit der Richtung des angewendeten magnetischen Feldes. Diese Schicht, die im Allgemeinen eine freie Schicht genannt wird, hat die Funktion des Speicherns von Informationen. In TMR hat das MR-Verhältnis als die Widerstands-Änderungs-Rate 50 % überschritten. Somit wird TMR in der Entwicklung von MRAMs dominant.
Wenn in einen MRAM, der TMR verwendet, geschrieben wird, wird die Richtung der Magnetisierung in der freien Schicht umgekehrt. Um dies zu erreichen, wird ein Strom, der größer ist als ein spezifischer Wert, dazu gebracht, durch eine Bitleitung und eine Wortleitung zu fließen, die durch jeden Speicher auf solch eine Weise durchgehen, dass sie sich in rechten Winkeln überschneiden. Die Magnitude des resultierenden magnetischen Feldes, das durch den Strom erzeugt wird, steuert die Richtung der Magnetisierung in der freien Schicht.
Andererseits umfasst das Verfahren zum Lesen der gespeicherten Daten von der Speicherzelle ein Verfahren zum Anwenden einer Spannung zwischen den zwei magnetischen Schichten des TMR, korrespondierend mit dem ausgewählten Bit, und Lesen des Widerstandes von dem Strom, der durch diese fließt, und ein Verfahren des Bezweckens eines konstanten Stromes durch den ausgewählten TMR und Lesen der Spannung, die zwischen den zwei magnetischen Schichten durch den Strom erzeugt wird.
Im Genaueren wurde ein Selbst-Referenzleseverfahren (oder destruktives Leseverfahren) vorgeschlagen (wie in dem U.S. Patent Nr. 6,134,138 offenbart). In dieser Patentreferenz 1 wurde ein Beispiel eines MRAM, der GMR verwendet, beschrieben. Dasselbe Leseverfahren kann auf TMR angewendet werden. Dieses Verfahren ermöglicht das größte Lesesignal, um sicher zu sein zwischen "1" Dateneinheiten oder "0" Dateneinheiten, und ist deshalb ein sehr effektives Verfahren zum Sichern einer Lesebegrenzung.
14 ist ein Flussdiagramm für das konventionelle Selbst-Referenzleseverfahren. Auch wenn 14 lediglich die Sequenz des Lesens eines Bits der Daten zeigt, werden jede Zahl von Bits von Daten, die von dem System angefragt werden, in einen aktuellen Speicher gelesen. In der Lesesequenz werden eine Wortleitung und eine Bitleitung geeignet aktiviert, wodurch der Widerstand der ausgewählten Zelle gelesen wird. Das Ergebnis des Lesens wird in einem Datenpuffer A (erstes Lesen) gehalten (S1). Dann werden Daten "1" beispielsweise in die ausgewählte Zelle (erstes Schreiben) geschrieben (S2). Danach wird der Widerstand der ausgewählten Zelle wieder gelesen. Die Information wird im Datenpuffer B (zweites Lesen) gehalten (S3). In diesem Zustand wird bestimmt, ob der Wert des Datenpuffers A gleich ist mit dem Wert des Datenpuffers B (S4). Durch Ausnutzen des Fakts, dass Daten "1" in der ersten Schreiboperation geschrieben wurden, wenn der Wert des Datenpuffers A gleich ist mit dem des Datenpuffers B, wird bestimmt, dass die Daten, die aus der ausgewählten Zelle gelesen werden, "1" sind (S5). Wenn der Wert des Datenpuffers A sich von dem des Datenpuffers B unterscheidet, wird bestimmt, dass die Daten, die von der ausgewählten Zelle gelesen wurden, "0" sind (S6).
In der Sequenz aus 14 werden Daten "1" immer in die ausgewählte Zelle geschrieben, unabhängig von den gespeicherten Informationen vor dem Lesen. Das heißt, dass die Daten vor dem Lesen zerstört sein können. Das ist der Grund, weshalb es als destruktives Leseverfahren bezeichnet wird. Wenn bestimmt wird, dass die aus der Zelle gelesenen Daten "0" sind, wurden die Daten in der ausgewählten Zelle von "0" auf "1" in der ersten Schreiboperation umgeschrieben. Aus diesem Grund ist es notwendig, Daten "0" in die ausgewählte Zelle zu schreiben (zweites Schreiben) (S7).
Wie oben beschrieben, benötigt das selbst-Referenzleseverfahren, oder das destruktive Leseverfahren, im schlimmsten Fall zwei Leseoperationen oder zwei Schreiboperationen, d.h. insgesamt vier Zyklen, die einen Hochgeschwindigkeitszugang schwer machen. Darüber hinaus ist in dem MRAM der Strom in einer Schreiboperation im Allgemeinen größer als in einer Leseoperation. Als ein Resultat verursachen zwei Schreiboperationen in einer Leseoperation den Energieverbrauch des Chips an sich weiter zu steigern, was eine Einführung der MRAMs in den Markt für kleine transportierbare Informationsendgeräte und dergleichen schwierig gestaltet.
In der US 2002/0008987 ist ein magnetischer Direktzugriffsspeicher offenbart, in dem ein Matrixarray von Speicherzellen auf den Kreuzungen von Wortleitungen und Abfrageleitungen angeordnet sind. Jede Speicherzelle enthält ein magnetoresistentes Element und ein Schaltelement, das eine resistive Verbindung zwischen einer verbundenen Abfrageleitung und dem magnetoresistenten Element etabliert, wenn eine verbundene Wortleitung adressiert wird.
In US 6,349,054 ist eine Dünnfilm-magnetische Speicher-Vorrichtung offenbart, die Speicherzellen beinhaltet, die eine magnetische Tunnelverbindung aufweisen. In einer Datenleseoperation werden jeweils eine Speicherzelle und eine Dummy-Speicherzelle mit zwei Bitleitungen eines ausgewählten Bitleitungspaars verbunden, und ein Daten-Lesestrom wird dazu zugeführt. In der ausgewählten Speicherzellenspalte schreibt ein Lesegatter die jeweiligen Spannungen auf einem Lesedatenbuspaar gemäß den jeweiligen Spannungen auf den Bitleitungen. Ein Datenleseschaltkreis verstärkt die Spannungsdifferenz zwischen den Lesedatenbussen, um die gelesenen Daten auszugeben.
Gemäß einem Aspekt der vorliegenden Erfindung ist eine magnetische Direktzugriffsspeichervorrichtung bereitgestellt umfassend: einen Speicherzellenarray, in dem eine Vielzahl von Speicherzellen, die einen magnetoresistenten Effekt bilden, in einer Matrix angeordnet sind; eine Vielzahl von Referenzzellen, die in einem Teil des Speicherzellenarrays bereitgestellt sind und Daten speichern, auf die sich bezogen wird, wenn von den Speicherzellen gelesen wird; Wortleitungen, die in jeder Reihe des Speicherzellenarrays angeordnet sind; Bitleitungen, die in jeder Spalte des Speicherzellenarrays angeordnet sind; einen Reihendecoder zum selektiven Betreiben der Wortleitungen; einen Spaltendecoder zum Selektieren der Bitleitungen; und einen Leseverstärker zum Lesen der Daten in der selektierten Speicherzelle und der Daten in der selektierten Referenzzelle; und dadurch gekennzeichnet, dass dieser ferner umfasst: einen ersten Datenpuffer zum Bereithalten der von dem Leseverstärker ausgegebenen Daten; eine Steuereinheit, die die Daten von der selektierten Speicherzelle liest und dann die Daten in der selektierten Referenzzelle invertiert; einen zweiten Datenpuffer zum Bereithalten der von dem Leseverstärker ausgegebenen Daten bezüglich der Daten in der selektierten Speicherzelle und den invertierten Daten in der Referenzzelle; und einen Komparator zum Vergleichen der ausgegebenen Daten des ersten Datenpuffers und der des zweiten Datenpuffers und zum Ermitteln der aus der selektierten Speicherzelle gelesenen Daten.
Die Erfindung kann vollständiger verstanden werden durch die folgende detaillierte Beschreibung im Zusammenhang mit den beigefügten Zeichnungen, in denen:
1 ein Flussdiagramm ist, um das grundlegende Prinzip der vorliegenden Erfindung zu erklären;
2 die Konfiguration einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
3 ein Flussdiagramm ist, um den Betrieb der ersten Ausführungsform in 2 zu erklären;
4 ein Schaltkreisdiagramm eines Beispiels des Abfrageverstärkers in 2 ist;
5 ein Diagramm ist, um den Betrieb des Abfrageverstärkers in 4 zu erklären;
6 ein Schaltkreisdiagramm eines Beispiels des Differenzverstärkers in 4 ist;
7 ein Schaltkreisdiagramm eines Beispiels eines Datenpuffers in 2 ist;
8 ein Schaltkreisdiagramm eines Beispiels eines Vergleichers in 2 ist;
9 eine Tabelle ist, um den Betrieb des Vergleichers zu erklären;
10 ein Schaltkreisdiagramm eines Beispiels des Steuerschaltkreises in 2 ist;
11 ein Kurvenformdiagramm ist, um den Betrieb des Steuerschaltkreises in 10 zu erklären;
12 ein Flussdiagramm ist, um den Betrieb zu erklären, wenn die Stromversorgung angeschaltet wird;
13 die Konfiguration einer zweiten Ausführungsform der vorliegenden Erfindung zeigt; und
14 ein Flussdiagramm ist, um ein konventionelles destruktives Leseverfahren zu erklären.
Im Nachfolgenden werden die Ausführungsformen der vorliegenden Erfindung mit Bezug auf die beigefügten Zeichnungen erklärt.
Grundprinzip
1 ist ein Flussdiagramm zum Erklären des Grundprinzips einer Leseoperation in einer Ausführungsform. Zuerst werden die ausgewählte Zelle und eine Referenzzelle, in der zum Beispiel Daten "0" geschrieben wurden, zur gleichen Zeit ausgewählt, und die Differenz im Widerstand zwischen den zwei Zellen wird in einem Datenpuffer A (erstes Lesen) gehalten (S11). Als nächstes wird das Gegenteil der zuvor geschriebenen Daten in die Referenzzelle, so wie "1", geschrieben (erstes Schreiben) (S12). Danach werden die ausgewählte Zelle und die Referenzzelle, in die Daten "1" geschrieben wurden, zur gleichen Zeit ausgewählt, und die Differenz im Widerstand zwischen den zwei Zellen wird in einem Datenpuffer B (zweites Lesen) gehalten (S13). In diesem Zustand wird der Wert in dem Datenpuffer A mit dem Wert in dem Datenpuffer B verglichen (S14). Wenn das Ergebnis dieses Vergleichs A > B zeigt, d.h., wenn das Ergebnis gezeigt hat, dass die Differenz im Widerstand zwischen der ausgewählten Zelle und der Referenzzelle mit "0" in dieser größer ist als die Differenz im Widerstand zwischen der ausgewählten Zelle und der Referenzzelle nachdem "1" in die Referenzzelle geschrieben wurde, wird bestimmt, dass "1" in die ausgewählte Zelle geschrieben wurde (S15).
Wenn andererseits das Ergebnis des Vergleichs A < B gezeigt hat, d.h., wenn das Ergebnis gezeigt hat, dass die Differenz im Widerstand zwischen der ausgewählten Zelle und der Referenzzelle mit "0" in dieser kleiner ist als die Differenz im Widerstand zwischen der ausgewählten Zelle und der Referenzzelle nachdem "1" in die Referenzzelle geschrieben wurde, wird bestimmt, dass "0" in die ausgewählte Zelle geschrieben wurde (S16).
Was hier wichtig ist, ist, dass in die ausgewählte Zelle in der in 1 gezeigten Sequenz nicht geschrieben wird. Das heißt, dass das Leseverfahren in dieser Ausführungsform ein destruktives Leseverfahren ist. Aus diesem Grund ist die zweite Speicheroperation, die für das konventionelle destruktive Lesen unverzichtbar ist, unnötig, mit dem Ergebnis, dass die Leseoperation, die in der konventionellen Sequenz vier Zyklen benötigt, in drei Zyklen beendet ist. Unter der Annahme, dass die Zeit, die für eine Leseoperation benötigt wird, die gleiche ist wie die Zeit, die für eine Schreiboperation benötigt wird, und der Energieverbrauch in einer Schreiboperation das fünffache des Energieverbrauchs in einer Leseoperation ist. Unter diesen Annahmen erreicht die Verwendung des Ansatzes der Ausführungsform einen 25 %ig höheren Betrieb in der Lesezeit und eine 42 %ige Reduktion im Energieverbrauch in einer Leseoperation.
In der Ausführungsform wird eine reservierte Referenzzelle bereitgestellt und die geschriebenen Informationen in der ausgewählten Zelle können durch die Differenz im Widerstand zwischen der ausgewählten Zelle und der Referenzzelle erhalten werden, bevor in diese geschrieben wird, und der zwischen der ausgewählten Zelle und der Referenzzelle, nachdem in diese geschrieben wurde, unterschiedlich zu dem konventionellen selbst-Referenz destruktiven Leseverfahren.
Für die Lesebegrenzung ist andererseits, da die Daten in der ausgewählten mit dem Gegenteil der Daten in der Referenzzelle verglichen werden, dies äquivalent mit einem Vergleich der größten Signale, die mit dem MR (magnetoresistiv) Verhältnis verbunden sind. Als ein Ergebnis ist es möglich, eine Lesebegrenzung zu gewährleisten, die äquivalent ist mit der für eine konventionelle destruktive Leseoperation.
Erste Ausführungsform
2 zeigt ein MRAM, der bezogen ist auf eine erste Ausführungsform der vorliegenden Erfindung. Ein Speicherzellenarray 11 weist eine Vielzahl von Speicherzellen MC auf, die in einer Matrix angeordnet sind. Die Speicherzellen MC verwenden beispielsweise TMR als grundlegende Elemente. Jede der Speicherzellen MC ist mit einer Wortleitung WL und einer Bitleitung BL verbunden. Ein Ende jeder Wortleitung WL ist mit einem Reihendecoder 12 verbunden. Das andere Ende jeder Wortleitung WL ist mit einem X-Schreibtreiber 13 verbunden. Der X-Schreibtreiber 13 bringt den Strom durch eine Wortleitung WL zu fließen und dabei ein strommagnetisches Feld in der X-Achsenrichtung zu erzeugen.
In dem Speicherzellenarray 11 sind eine Reihe von Zellen, die beispielsweise am nächsten zu dem X-Schreibtreiber 13 sind, als Referenzzellen RC gesetzt, die eine wichtige Rolle in der Realisierung von nicht destruktivem Lesen spielen. Die Referenzzellen RC sind mit einer zugewiesenen Bitleitung verbunden.
In dem X-Schreibtreiber 13 sind so viele Referenzzellen-Datenregister 14 wie Referenzzellen RC. Die Datenregister 14 halten die Daten, die gerade in die Referenzzellen geschrieben wurden. Da die Daten in der Referenzzelle in einem Lesezyklus wie später zu beschreiben immer umgekehrt werden, werden die Datenregister 14 benötigt, um den Status der gerade geschriebenen Daten in den Referenzzellen zu klären.
Wenn es kein Referenzzellen-Datenregister gibt, wenn eine andere Speicherzelle gelesen wird durch Verwenden der gleichen Referenzzelle, wird die Information, die in die Referenzzelle in einer ersten Schreiboperation geschrieben werden soll, unklar, wodurch die Leseoperation unmöglich gemacht wird. Die Datenregister können eliminiert werden durch Schreiben von Daten "0" oder des anfänglichen Status in die Referenzzellen zu jedem Beginn eines Lesezyklus. In diesem Fall werden jedoch immer zwei Schreiboperationen benötigt, was die Leistung dahingehend beeinträchtigt, schneller zu sein und weniger Energie zu verbrauchen, als konventionelles destruktives Lesen. Im Gegenteil ermöglicht die Verwendung von Datenregistern die Anzahl von Schreiboperationen zu reduzieren und eine Operation mit höherer Geschwindigkeit und weniger Energieverbrauch zu realisieren. Die Daten, die in dem Datenregister 14 gehalten werden, werden am Ende jeder Leseoperation invertiert.
Andererseits ist ein Ende einer Bitleitung BL mit Y-Schreibtreiber/Senkel (Sinker) 15A verbunden. Das andere Ende jeder Bitleitung BL ist mit einem Y-Schreibtreiber/Senkel 15B verbunden. Die Y-Schreibtreiber/Senkel 15A, 15B bewirken, dass Strom durch die entsprechende Bitleitung BL fließt, und dabei ein Strom-magnetisches Feld in der Y-Achsenrichtung erzeugt. Der Grund, weshalb die Y-Treiber/Senkel 15A, 15B an beiden Enden von jeder Bitleitung BL bereitgestellt sind, ist, dass die Richtung der Magnetisierung in der freien Schicht in sowohl der parallelen als auch nicht-parallelen Richtung bezüglich der pin-Schicht gesteuert wird durch variables Gestalten der Richtung des Stroms in der Bitleitung in zwei Richtungen.
Der Y-Schreibtreiber/Senkel 15B ist mit einem Spaltendecoder 17 über einen Spaltengatterschalter 16 verbunden. Ein Adressenempfänger 18 ist mit dem Y-Schreibtreiber/Senkel 15B, Spaltendecoder 17, Reihendecoder 12 und X-Schreibtreiber 13 verbunden. Bei Empfang eines Adressensignals stellt der Adressenempfänger 18 das Signal dem Reihendecoder 12, X- Schreibtreiber 13, Y-Schreibtreiber/Senkel 15B und Spaltendecoder 17 zur Verfügung. Ein Befehlsempfänger 19, der ein extern zugeführtes Befehlssignal empfängt, führt das Signal zum Adressenempfänger 18 und einem Schalter-Schaltkreis 22 zu. Ein Dateneingangsempfänger 20, der Schreib-Daten Din empfängt, führt die Daten zum Y-Schreibtreiber/Senkel 15B, X-Schreibtreiber 13 und Y-Schreibtreiber/Senkel 15A zu.
Der Spaltenschalter 16 wählt eine Bitleitung BL aus, die mit einer Speicherzelle MC verbunden ist, gemäß dem Ausgangssignal des Spaltendecoders 17. Die Bitleitung, die durch den Spaltenschalter 16 ausgewählt wird und die Referenzzellenbitleitung, die mit der Referenzzelle RC über den Y-Schreibtreiber/Senkel 15B verbunden ist, sind mit dem Leseverstärker 21 verbunden. Der Leseverstärker 21 liest die Signale auf den Bitleitungen. Das Ausgangssignal des Leseverstärkers wird entweder einem Datenpuffer 23A oder einem Datenpuffer 23B über den Schalter-Schaltkreis 22 zugeführt, der gemäß dem Signal, das dem Befehlsempfänger 19 zugeführt wird, arbeitet. Die Ausgangssignale der Datenpuffer 23A, 23B und das Ausgangssignal DR des Datenregisters 14 werden einem Vergleicher 24 zugeführt. Der Vergleicher 24 bestimmt die Signale der Datenpuffer 23A, 23B gemäß dem Ausgangssignal des Datenregisters 14 und der Ausgänge der finalen Ausgangsdaten.
3 ist ein Flussdiagramm zum Erklären des Betriebs der ersten Ausführungsform aus 2.
Wenn die Daten in einer Speicherzelle MC gelesen werden, wird eine Wortleitung, die durch den Reihendecoder ausgewählt wird, aktiviert mit dem Ergebnis, dass Zelleninformationen (Signalstrom oder Signalspannung, die durch den TMR Widerstand bewirkt werden) an allen Bitleitungen auftreten. Danach macht der Spaltendecoder 17 selektiv einen Spaltengatterschalter 16 leitend. Als ein Ergebnis sind ein ausgewähltes Bit und die Referenzzellenbitleitung mit dem Leseverstärker 21 verbunden. In diesem Zustand sind die Signale, die mit der ausgewählten Zelle und der Referenzzelle verbunden sind, dem Leseverstärker 21 zugeführt. Der Leseverstärker 21 liest die Differenz zwischen den Signalen und führt das Ergebnis des Lesens zu einem Datenpuffer 23 über den Schalter-Schaltkreis 22 zu. Als ein Ergebnis wird die Differenz im Widerstand zwischen der ausgewählten Zelle und der Referenzzelle im Datenpuffer 23A gehalten (S21).
Bezug nehmend auf die im Datenregister 14 gespeicherten Daten werden danach die Daten in der Referenzzelle RC invertiert (S22). Im Speziellen werden Ströme mit geeigneten Magnituden in geeigneter Richtung dazu gebracht, durch die ausgewählte Wortleitung und die Bitleitung für die Referenzzelle RC zu fließen und dabei ein resultierendes magnetisches Feld zu erzeugen, das groß genug ist, um die Richtung der magnetischen Domäne in der freien Schicht der Referenzzelle RC zu invertieren, was die Daten lediglich in der Referenzzelle RC invertiert, die mit der ausgewählten Wortleitung verbunden ist. Zu dieser Zeit wird lediglich die Referenzzelle, die mit der ausgewählten Wortleitung verbunden ist, gemäß den Daten, die im Datenregister 14 gehalten werden, invertiert. Im Anfangszustand werden beispielsweise Daten "0" im Datenregister 14 gehalten und Daten "0" in die Referenzzelle RC gemäß den Daten im Datenregister 14 geschrieben. Aus diesem Grund werden die Daten in der Referenzzelle invertiert zu Daten "1" mit Bezug zu Daten "0" im Datenregister 14. Durch Schreiben der invertierten Daten treibt der X-Schreibtreiber 13 die Wortleitung gemäß den Daten im Datenregister 14.
Als nächstes werden der Widerstand der ausgewählten Zelle und der der Referenzzelle wie oben beschrieben wieder gelesen. Der Leseverstärker 21 liest die Differenz zwischen den Widerständen. Das Leseausgangssignal wird dem Datenpuffer 23B über den Schalter-Schaltkreis 22 zugeführt. Die Differenz der Widerstände zwischen der ausgewählten Zelle und der Referenzzelle wird im Datenpuffer 23B gehalten (S23).
Als nächstes werden die Daten im Datenpuffer 23A und die Daten im Datenpuffer 23B dem Vergleicher 24 zugeführt. Auf der Basis der vom Datenregister 14 zugeführten Daten vergleicht der Vergleicher 24 die Daten im Datenpuffer 23A mit den Daten im Datenpuffer 23B und bestimmt die Daten, die aus der ausgewählten Zelle gelesen werden (S24). Das Ausgangssignal Dout des Vergleichers 24 wird an die Außenseite des Chips ausgegeben. Danach werden die Daten im Datenregister 14, die mit der ausgewählten Zelle verbunden ist, invertiert (S25).
Es wurde eine Erklärung gegeben, die sich auf die Leseoperation konzentriert. Da die Operation des Schreibens der Daten die gleiche ist wie eine allgemeine Schreiboperation in einem MRAM, wird eine Erklärung weggelassen.
4 zeigt ein Beispiel des Leseverstärkers 21. In der ersten Ausführungsform werden die Informationen der Referenzzelle und die der ausgewählten Zelle zu den invertierenden Eingangsklemmen von zwei Differenzverstärkern Amp<0>, Amp<1> geführt, die jeweils parallel verbunden sind. Die Differenzverstärker Amp<0>, Amp<1> geben die Teile der Information in Form von zwei Ausgangssignalen aus. Zwischen der invertierenden Eingangsklemme des Differenzverstärkers Amp<0> und der Energieversorgung sind Widerstände R1, R2 in Serie verbunden. Zwischen der nicht-invertierenden Eingangsklemme des Differenzverstärkers Amp<1> und der Energieversorgung sind Widerstände R3, R4 in Serie verbunden. Der Verbindungsknoten der Widerstände R1, R2 ist mit der invertierenden Eingangsklemme von Amp<1> verbunden. Der Verbindungsknoten der Widerstände R3, R4 ist mit der nicht-invertierenden Eingangsklemme von Amp<0> verbunden. Das heißt, dass die Signale der Eingangsklemmen der Differenzverstärker Amp<0>, Amp<1> geeignet durch die Widerstände R1 bis R4 in Spannungen konvertiert werden. Mit einer solchen Konfiguration kann eine spezifische Totzone im Leseverstärker 21 gesetzt werden.
5 zeigt die im Leseverstärker 21 gesetzte Totzone. Wenn es fast keine Differenz zwischen dem Signal von der Referenzzelle und dem von der ausgewählten Zelle gibt, ist das Ausgangssignal out<0> des Differenzverstärkers Amp<0> "0" und das Ausgangssignal out<1> des Differenzverstärkers Amp<1> ist "1". Setzen der Totzone auf diese Weise ermöglicht es, ternäre Zustände <0, 0> <0, 1> <1, 1> zu lesen.
Die Breite der Totzone kann gesteuert werden durch Veränderung des Widerstandsverhältnisses von R1:R2 und dem Widerstandsverhältnis von R3:R4. Mit einem höheren Widerstandsverhältnis wird jedoch nur, wenn die Differenz im Widerstand zwischen der Referenzzelle und der ausgewählten Zelle ausreichend ist, die Lesebegrenzung herabgesetzt. Aus diesem Grund wird die Einstellung im Allgemeinen so durchgeführt, um den Ausdrücken zu entsprechen: R1/2 < 1 und R3/R4 < 1.
6 zeigt ein Beispiel des Differenzverstärkers aus 4. Dieser differenzielle Verstärker kann durch einen gewöhnlichen Operationsverstärker realisiert werden. Der Differenzverstärker umfasst n-Kanal MOS Transistoren (im Nachhinein als NMOSs bezeichnet) Wn1 bis Wn4, p-Kanal MOS Transistoren (im Nachhinein bezeichnet als PMOSs) Wp1 bis Wp3. Ein Eingangssignal vcmn weist ein ausreichendes Zwischenpotential auf, um konstante Stromsteuerung des n-Kanal MOS Transistors Wn1 durchzuführen. Das Eingangssignal vcmn trägt zum stabilen Betrieb eines Strom-Spiegel-Schaltkreises bei. Eingangssignale in_t, in_c werden den Gattern des NMOSs Wn3, Wn4 zugeführt, die ein differenzielles Paar ausmachen. Das Ausgangssignal des PMOSs Wp1, Wp3, das den Strom-Spiegel-Schaltkreis ausmacht, wird zum Gatter des PMOS Wp2, das den Inverter-Schaltkreis ausmacht, zugeführt. Der Inverter-Schaltkreis wird aus dem PMOS Wp2 und dem NMOS Wn2 gebildet, der als eine konstant-Strom-Last dient. Das Ausgangssignal out_t wird an den Verbindungsknoten des PMOS Wp2 und des NMOS Wn2 ausgegeben.
7 zeigt ein Beispiel des Schalter-Schaltkreises 22 und der Datenpuffer 23A, 23B. Der Schalter-Schaltkreis 22 besteht aus NMOSs 22-1, 22-2, 22-3, 22-4. Die NMOSs 22-1, 22-3 werden durch ein Steuerungssignal SN1 gesteuert, das vom Befehlsempfänger 19 zugeführt wird. Die NMOSs 22-2, 22-4 werden durch ein Steuerungssignal SN2 gesteuert, das vom Befehlsempfänger 19 zugeführt wird. Der Datenpuffer 23A besteht aus Zwischenschalterschaltkreisen 23A-1, 23A-2. Der Datenpuffer 23B besteht aus Zwischenschalterschaltkreisen 23B-1, 23B-2.
Wenn das Steuerungssignal SN1 in einer ersten Leseoperation hoch gemacht wird, werden die NMOSs 522-1, 22-3 angemacht. Als ein Ergebnis werden die Signale OUT<0>, OUT<1>, die von dem Leseverstärker 21 ausgegeben werden, in den Zwischenschalterschaltkreisen 23A-1, 23A-2 gehalten. Wenn das Steuerungssignal SN2 in einer zweiten Leseoperation hoch gemacht wird, werden die NMOSs 522-2, 22-4 angemacht. Als ein Resultat werden die durch den Leseverstärker 21 ausgegebenen Signale OUT<0>, OUT<1> in den Zwischenschalterschaltkreisen 23B-1, 23B-2 gehalten.
8 zeigt ein Beispiel des Vergleichers 24. Der Vergleicher 24 ist zusammengesetzt aus ersten bis vierten Logik-Schaltkreisen 24-1 bis 24-4, NMOSs 24-5 bis 24-8, die durch die Ausgangssignale des ersten bis vierten Logik-Schaltkreises 24-1 bis 24-4 gesteuert werden, und einem Inverter-Schaltkreis 24-9. Zwischen einem Eingangsknoten N1, dem das Ausgangssignal DR des Datenregister 14 zugeführt wird, und einem Ausgangsknoten N2 sind NMOSs 24-5, 24-7 in Serie verbunden. Ein Serien-Schaltkreis eines Inverter-Schaltkreises 24-9 und NMOSs 24-6, 24-8 sind parallel verbunden mit dem Serien-Schaltkreis der NMOSs 24-5, 24-7. Die Signale dba<0><1>, die von den Zwischenschalterschaltkreisen 23A-1, 23A-2 ausgegeben werden, des Datenpuffers 23 werden den Logik-Schaltkreisen 24-1 bzw. 24-2 zugeführt. Die von den Zwischenschalterschaltkreisen 23B-1, 23B-2 ausgegebenen Signale dbb<0><1> des Datenpuffers 23 werden den Logik-Schaltkreisen 24-1 bzw. 24-2 zugeführt.
9 ist eine Funktionstabelle, die die Beziehung zwischen den Ausgangsdaten des Leseverstärkers 21 aus 4 und den Ausgangsdaten Dout des Vergleichers 24 zeigt. Der Betrieb des Vergleichers 24 aus 8 wird erklärt durch Bezugnahme auf 9.
Wie in der Sequenz aus 3 beschrieben, in einem Fall, wo die Anfangsschreibdaten der Referenzzelle "0" sind (d.h., wo die Anfangsdaten in der Referenzzelle aus 7 "0" sind), wenn eine erste Leseoperation ausgeführt wird, werden Daten <0, 1> oder Daten <1, 1> in den Zwischenschalterschaltkreisen 23A-1, 23A-2 des Datenpuffers 23A verriegelt. Wenn die verriegelten Daten <0, 1> sind, ist die Differenz im Signal zwischen der Referenzzelle und der ausgewählten Zelle klein, wie in 5 gezeigt. Nachdem Daten "1" in die Referenzzelle geschrieben sind, wenn eine zweite Leseoperation ausgeführt wird, werden Daten <0, 0> in den Zwischenschalterschaltkreisen 23B-1, 23B-2 des Datenpuffers 23B verriegelt.
Die Ausgangssignale dba<0><1> der Zwischenschalterschaltkreise 23A-1, 23A-2 sind <0, 1> wie oben beschrieben. Die Ausgangssignale dbb<0><1> der Zwischenschalterschaltkreise 23B-1, 23B-2 sind <0, 0> wie oben beschrieben. Wenn diese Ausgangssignale dem Vergleicher 24 zugeführt werden, werden die Ausgangssignale der Logik-Schaltkreise 24-1, 24-3 hoch und die Ausgangssignale der Logik-Schaltkreise 24-2, 24-4 werden niedrig. Als ein Resultat gehen die NMOSs 24-5, 24-7 an und die NMOSs 24-6, 24-8 gehen aus. Zu dieser Zeit ist das Ausgangssignal des Datenregisters 14 die Anfangslesedaten "0" in der Referenzzelle. Die Daten "0" werden als Ausgangsdaten an den Ausgangsknoten N2 über die NMOSs 24-5, 24-7 ausgegeben. Aus diesem Grund sind die finalen Ausgangsdaten "0". Als ein Resultat wird bestimmt, dass "0" in die ausgewählte Zelle geschrieben wurde.
Wenn andererseits Daten <1, 1> in den Zwischenschalterschaltkreisen 23A-1, 23A-2 des Datenpuffers 23A in der ersten Leseoperation gehalten werden, bedeutet dies, dass die Spannung (oder der Widerstand) der ausgewählten Zelle höher ist als der der Referenzzelle. Als nächstes, nachdem Daten "1" in die Referenzzelle geschrieben wurden, wenn die zweite Operation ausgeführt wird, bedeuten Daten <0, 1>, dass eine Totzone in den Zwischenschalterschaltkreisen 23B-1, 23B-2 des Datenpuffers 23B verriegelt ist.
Die Ausgangssignale dba<0><1> der Zwischenschalterschaltkreise 23A-1, 23A-2 sind <1, 1> wie oben beschrieben. Die Ausgangssignale dbb<0><1> der Zwischenschalterschaltkreise 23B-1, 23B-2 sind <0, 1> wie oben beschrieben. Wenn diese Ausgangssignale dem Vergleicher 24 zugeführt werden, werden die Ausgangssignale der Logik-Schaltkreise 24-2, 24-4 hoch und die Ausgangssignale der Logik-Schaltkreise 24-1, 24-3 werden niedrig. Als ein Resultat gehen die NMOSs 24-6, 24-8 an und die NMOSs 24-5, 24-7 gehen aus. Zu dieser Zeit ist das Ausgangssignal des Datenregisters 14 die Anfangslesedaten "0" in der Referenzzelle. Die Daten "0" werden durch den Inverter-Schaltkreis 24-9 invertiert. Die invertierten Daten werden als Ausgangsdaten am Ausgangsknoten N2 über die NMOSs 24-6, 24-8 ausgegeben. Aus diesem Grund sind die finalen Ausgangsdaten "1". Als ein Resultat wird bestimmt, dass "1" in die ausgewählte Zelle geschrieben wurde.
Bei einem zweiten Lesen der Zelle am gleichen Ort, oder wenn auf die Referenzzelle in allen Zyklen zugegriffen wurde, wurden die Daten in der Referenzzelle zu "1" umgeschrieben (d.h., korrespondierend zu einem Fall, wo die Anfangsdaten in der Referenzzelle aus 7 "1" sind). In diesem Fall sind die finalen Ausgangsdaten auf der rechten Seite der Funktionstabelle gezeigt, die das Gegenteil der Inhalte der rechten Seite sind. Da die Daten im Datenregister 14"1" sind, sind in diesem Fall die finalen Ausgangsdaten, die vom Vergleicher 24 ausgegeben werden, invertiert, wenn immer die Daten im Datenregister 14 "0" sind.
10 zeigt ein Beispiel jedes der Datenregister 14 in 2. Wenn die Stromversorgung angeschaltet wird, wird ein Anfangswert zum Beispiel Daten "0" in dem Datenregister 14 gesetzt. Die im Datenregister 14 gehaltenen Daten werden gemäß einer MRAM Leseoperation invertiert. Im Datenregister 14 bilden ein Inverter-Schaltkreis 14a und ein getakteter Inverter-Schaltkreis 14b einen Zwischenschalterschaltkreis. In Reaktion auf ein Anschalt-Signal PWON geht ein NMOS 14c an, was den Knoten des Zwischenschalterschaltkreises auf das Grundpotential Vss bringt. Ein NOR-Schaltkreis 14d und ein Inverter-Schaltkreis 14e steuern den getakteten Inverter-Schaltkreis 14b gemäß dem Anschalt-Signal PWRON oder einem Taktsignal CLK, das erzeugt wird, wenn auf den MRAM zugegriffen wird. Ein Inverter-Schaltkreis 14f invertiert das Ausgangssignal des Zwischenspeicherschaltkreises und führt das Ausgangssignal DR zum X-Schreibtreiber 13 und zum Vergleicher 24 zu. Ein Verzögerungs-Schaltkreis (DL) 14g verzögert das Ausgangssignal DR des Inverter-Schaltkreises 14f für eine spezifische Zeit. Ein NRO-Schaltkreis 14i steuert ein NMOS 14j gemäß dem Taktsignal CLK, das durch den Inverter-Schaltkreis 14h invertiert wird und dem Ausgangssignal des Verzögerungs-Schaltkreises 14g. Der NMOS 14j steuert das Potential an der Eingangsklemme des getakteten Inverter-Schaltkreises 14b, der den Zwischenschalterschaltkreis bildet. Ein Inverter-Schaltkreis 14k invertiert das Ausgangssignal des Verzögerungs-Schaltkreises 14g. Ein NOR-Schaltkreis 141 steuert ein NMOS 14m gemäß dem Ausgangssignal des Inverter-Schaltkreises 14k und das Taktsignal CLK, das durch den Inverter-Schaltkreis 14h invertiert wird. Der NMOS 14m steuert das Potential der Eingangsklemme des Inverters 14a, der den Zwischenspeicherschaltkreis bildet.
11 ist ein Kurvenformdiagramm, um den Betrieb des Datenregisters 14 aus 10 zu erklären. Wenn das Anschalt-Signal PWRON hoch wird, geht der NMOS 14c an und die Eingangsklemme NB des Inverter-Schaltkreises 14a wird niedrig. Als ein Resultat wird das Ausgangssignal des Zwischenspeicherschaltkreises hoch. Das Ausgangssignal wird durch den Inverter-Schaltkreis 14f invertiert. Das invertierte Signal wird als ein Steuerungssignal DR zum X-Schreibtreiber 13 und zum Vergleicher 24 zugeführt. Als ein Ergebnis werden Daten "0" in dem Datenregister 14 gesetzt.
Wenn ein Taktsignal CLK gemäß dem Zugriff auf den MRAM erzeugt wird, werden in diesem Zustand die NMOSs 14j, 14m alternativ angeschaltet gemäß dem Ausgangssignal des Verzögerungs-Schaltkreises 14g und des Taktsignals, wodurch die Daten in den Zwischenschalterschaltkreis invertiert werden. Als ein Ergebnis wird das Steuerungssignal DR, das durch den Inverter-Schaltkreis 14f ausgegeben wird, invertiert, mit dem Ergebnis, dass die Daten in dem Datenregister 14 invertiert werden.
12 zeigt eine Sequenz, wenn die Stromversorgung des MRAM der vorliegenden Erfindung eingeschaltet wird. Wenn die Stromversorgung eingeschaltet wird, wird der Anfangszustand jedes Knotens im Speicher bestimmt (S31). Nachdem verschiedene Spannungen, die im Chip erzeugt werden, einen spezifischen Wert erreicht haben (S32), werden "0" oder "1" Daten in alle Referenzzellen geschrieben (S33). Als nächstes werden die Referenzzellen Datenregister 14 in den in 10 und 11 gezeigten Operationen initialisiert (S34). Nachdem eine solche Serie von Prozessen beendet wird, kann ein normaler Zugriffsbetrieb ausgeführt werden.
Der Betrieb des Schreibens von Daten in die Referenzzellen kann ausgeführt werden durch Inkrementieren der Reihenadresse als Teil der Anschalt-Sequenz auf Seiten des Anwenders. Alternativ kann ein Anfangsschreib-Zähler-Schaltkreis im Chip bereitgestellt werden und verwendet werden, um die Reihenadresse zu inkrementieren, um die Daten in die Referenzzellen automatisch zu schreiben.
Gemäß der ersten Ausführungsform werden die zur selben Zeit auszuwählenden Referenzzellen RC mit der ausgewählten Zelle in dem Speicherzellenarray 11 bereitgestellt. Wenn aus der ausgewählten Zelle gelesen wird, liest der Leseverstärker 21 die Differenz zwischen dem Widerstand der ausgewählten Zelle und dem der Referenzzelle RC. Danach werden die Daten der Referenzzelle RC invertiert. Darüber hinaus liest der Leseverstärker 21 die Differenz zwischen dem Widerstand der ausgewählten Zelle und dem invertierten der Referenzzelle. Der Vergleicher 24 vergleicht die Ergebnisse des Lesens aus den zwei Leseoperationen, wobei die in der ausgewählten Zelle gespeicherten Daten bestimmt werden. Gemäß der ersten Ausführungsform, da die Daten in der Referenzzelle geändert werden und die Daten in der ausgewählten Zelle nicht geändert werden, wenn die Daten gelesen werden, ist es wie oben beschrieben möglich, die Zerstörung der Daten in der ausgewählten Zelle zu verhindern, was unabwendbar im konventionellen selbst-Referenzleseverfahren war. Als ein Ergebnis werden lediglich zwei Leseoperationen und eine Schreiboperation benötigt, um die Daten zu lesen, was Hochgeschwindigkeitslesen möglich macht. Zusätzlich ist die Zahl von Schreiboperationen, die viel Energie verbrauchen, kleiner, was einen MRAM mit einem geringeren Energieverbrauch realisiert.
Darüber hinaus wird das Ausgangssignal GR des Datenregisters 14, das bereitgestellt wird, um mit der Referenzzelle verbunden zu sein, auch dem Vergleicher 24 zugeführt. Auf der Basis des Ausgangssignals DR bestimmt der Vergleicher 24 die Daten in der ausgewählten Zelle von den Daten, die in den Datenpuffern 23A, 23B gehalten werden. Demzufolge kann der Vergleicher 24 in sukzessiven Zugriffsoperationen die Daten in der ausgewählten Zelle zuverlässig von den in den Datenpuffern 23A, 23B gehaltenen Daten bestimmen.
Zweite Ausführungsform
13 ist ein Blockdiagramm eines MRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. In 13 sind die gleichen Teile wie die in 2 mit den gleichen Referenznummern bezeichnet. Die zweite Ausführungsform unterscheidet sich von der ersten Ausführungsform in der Konfiguration des Speicherzellenarrays, der TMR verwendet. In dem Speicherzellenarray 11 der ersten Ausführungsform sind im Speziellen Speicherzellen MC und Referenzzellen RC an den Kreuzungen von allen Wortleitungen WL und Bitleitungen BL platziert. Eine exklusiv durch die Referenzzellen verwendete Bitleitung wird in der Nähe des X-Schreibtreibers 13 des Speicherzellenarrays 11 bereitgestellt.
In der zweiten Ausführungsform werden im Gegensatz Speicherzellen MC und Referenzzellen RC an der Hälfte der Kreuzungen der Wortleitungen WL und Bitleitungen BL, wie in 13 gezeigt, angeordnet. Die Referenzzellen RCA, RCB werden in Reihenrichtung angeordnet. Exklusiv durch Referenzzellen RC verwendete Wortleitungen WL werden auf beiden Seiten des Speicherzellenarrays 11 auf solch eine Weise bereitgestellt, dass diese in der Nähe der Y-Schreibtreiber/Senkel 15A, 15B sind.
Die Speicherzellen MC und Referenzzellen RC bestehen als TMR. Ein Ende jeder Wortleitung WL ist mit dem Reihendecoder 12 verbunden. Das andere Ende jeder Wortleitung WL ist mit dem X-Schreibtreiber 13 verbunden. Die Wortleitungen WL werden durch den Reihendecoder 13 ausgewählt. Strom wird dazu gebracht, durch die durch den X-Schreibtreiber 13 ausgewählte Wortleitung zu fließen, wodurch ein Strom-magnetisches Feld in X-Achsenrichtung erzeugt wird.
Ein Ende jeder Bitleitung BL ist mit dem Y-Schreibtreiber/Senkel 15A verbunden. Das andere Ende jeder Bitleitung BL ist mit dem Y-Schreibtreiber/Senkel 15B verbunden. Die Y-Schreibetreiber/Senkel 15A, 15B bringen den Strom dazu, durch die Bitleitung BL zu fließen, wodurch ein Strom-magnetisches Feld in der Y-Achsenrichtung erzeugt wird. Eine Vielzahl von Datenregistern 14A, die mit den Referenzzellen RCA verbunden sind, sind mit dem Y-Schreibtreiber/Senkel 15A verbunden. Eine Vielzahl der Datenregister 14B, die mit den Referenzzellen RCB verbunden sind, sind mit dem Y-Schreibtreiber/Senkel 15B verbunden. Wie in der ersten Ausführungsform werden Anfangsdaten in den Datenregistern 14A, 14B gesetzt, wenn die Stromversorgung angeschaltet wird. Die Daten in den Datenregistern 14A, 14B werden am Ende jeder Leseoperation invertiert. Die zwei Eingangsklemmen des Leseverstärkers 21 sind mit dem Spalten-Gatter-Schalter 16 verbunden.
Wenn eine Wortleitung ausgewählt wird, die Daten von einer Speicherzelle CM zu lesen, wird mit der oberen Konfiguration eine der zwei Referenzzellen-Wortleitungen aktiviert. Im Speziellen wird eine der Referenzzellen-Wortleitungen aktiviert, so dass die Referenzzelle, die mit der Bitleitung verbunden ist, die benachbart ist mit der Bitleitung, mit der die ausgewählte Zelle verbunden ist, ausgewählt werden kann. Als ein Ergebnis erscheinen die Daten (der Signalstrom oder die Signalspannung, die durch den TMR Widerstand verursacht werden) in der ausgewählten Zelle und die Daten in der Referenzzelle auf allen Bitleitungen. Danach wählt der Spaltendecoder 17 einen Spalten-Gatter-Schalter 16 aus und macht den Schalter leitend. Dann werden die Daten in einer ausgewählten Zelle und die Daten in der Referenzzelle dem Leseverstärker 21 zugeführt. Von diesem Punkt aus ist die Leseoperation die gleiche wie in der ersten Ausführungsform und wird wie in der Sequenz aus 3 gezeigt fortgeführt.
Während die Referenzzellen-Datenregister 14A, 14B auf beiden Seiten des Speicherzellenarrays 11 angeordnet sind, ist die vorliegende Erfindung nicht darauf limitiert. Beispielsweise können diese lediglich auf einer Seite des Speicherzellenarrays 11 bereitgestellt sein.
Wie oben beschrieben, produziert die zweite Ausführungsform den gleichen Effekt wie den der ersten Ausführungsform.
Die erste und zweite Ausführungsform haben den Fall gezeigt, wo ein Bit von Daten aus dem gleichen Zellenarray gelesen wird. Wenn mehr als ein Bit von Daten gelesen wird, kann dies behandelt werden durch Bereitstellen einer Vielzahl von Referenzzellen-Bitleitungen und einer Vielzahl von Leseverstärkern.
Ohne es zu erwähnen, kann diese Erfindung auf andere Arten ausgeführt werden, ohne den Bereich der Erfindung zu verlassen, wie dieser in den folgenden Ansprüchen definiert wird.

Claims

Eine magnetische Direktzugriffsspeichervorrichtung, umfassend: einen Speicherzellenarray (11), in dem eine Vielzahl von Speicherzellen, die einen magnetoresistenten Effekt bilden, in einer Matrix angeordnet sind; eine Vielzahl von Referenzzellen (RC), die in einem Teil des Speicherzellenarrays bereitgestellt sind und Daten speichern, auf die sich bezogen wird, wenn von den Speicherzellen gelesen wird; Wortleitungen (WL), die in jeder Reihe des Speicherzellenarrays angeordnet sind; Bitleitungen (WL), die in jeder Spalte des Speicherzellenarrays angeordnet sind; einen Reihendecoder (12) zum selektiven Betreiben der Wortleitungen; einen Spaltendecoder (17) zum Selektieren der Bitleitungen; und einen Leseverstärker (21) zum Lesen der Daten in der selektierten Speicherzelle und der Daten in der selektierten Referenzzelle; und dadurch gekennzeichnet, dass dieser ferner umfasst: einen ersten Datenpuffer (23A) zum Bereithalten der von dem Leseverstärker ausgegebenen Daten; eine Steuereinheit (13, 15A, 15B), die die Daten von der selektierten Speicherzelle liest und dann die Daten in der selektierten Referenzzelle invertiert; einen zweiten Datenpuffer (23B) zum Bereithalten der von dem Leseverstärker ausgegebenen Daten bezüglich der Daten in der selektierten Speicherzelle und den invertierten Daten in der Referenzzelle; und einen Komparator (24) zum Vergleichen der ausgegebenen Daten des ersten Datenpuffers und der des zweiten Datenpuffers und zum Ermitteln der aus der selektierten Speicherzelle gelesenen Daten.
Die magnetische Direktzugriffsspeichervorrichtung nach Anspruch 1, gekennzeichnet dadurch, dass die Speicherzellen (MC) an allen Schnittpunkten der Wortleitungen und der Bitleitungen angeordnet sind und die Vielzahl von Referenzzellen (RC) zu einer zugeordneten Bitleitung angeordnet sind.
Die magnetische Direktzugriffsspeichervorrichtung nach Anspruch 1, gekennzeichnet dadurch, dass die Speicherzellen (MC) auf der Hälfte der Schnittpunkte der Wortleitungen und der Bitleitungen angeordnet sind und die Referenzzellen mit mindestens zwei zugeordnete Wortleitungen verbunden sind.
Die magnetische Direktzugriffsspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass diese ferner umfasst eine Vielzahl von Datenregistern (4), die angeordnet sind, um mit der Vielzahl von Referenzzellen zu korrespondieren, und zum Bereithalten von Daten, um die Daten in den Referenzzellen umzuschreiben.
Die magnetische Direktzugriffsspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass die Datenregister (14) die in Ihnen bereitgehaltenen Daten für jeden Lesezyklus in der selektierten Zelle umschreiben.
Die magnetische Direktzugriffsspeichervorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Vielzahl der Referenzzellen (RC) und der Datenregister (14) auf Anfangsdaten gesetzt werden, wenn die Stromversorgung angeschaltet wird.
Die magnetische Direktzugriffsspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass jedes der Datenregister (14) einen Zwischenspeicherschaltkreis (14a, 14b) beinhaltet, der einen ersten und einen zweiten Anschlussknoten aufweist, und einen Transistor (14c) beinhaltet, wobei ein Ende von dessen Strompfad mit dem ersten Anschlussknoten (NB) des Zwischenspeicherschaltkreises (14a, 14b) verbunden ist und der Initialdaten in dem Zwischenspeicherschaltkreis setzt, wenn die Stromversorgung angeschaltet wird, und eine Steuerungsschaltung eine mit dem zweiten Anschlussknoten des Zwischenspeicherschaltkreises verbundene Verzögerungsschaltung (14g) beinhaltet, und eine Logikschaltung (14h–14m) zum Steuern der Potentiale an den ersten und zweiten Anschlussknoten des Zwischenspeicherschaltkreises nach einem Taktsignal und dem Ausgangssignal der Verzögerungsschaltung beinhaltet.
Die magnetische Direktzugriffsspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Leseverstärker (21) die Differenz zwischen dem aus der selektierten Speicherzelle gelesenen Signals und das aus der Referenzzelle gelesene Signal ausgibt.
Die magnetische Direktzugriffsspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Leseverstärker (21) ternäre Daten ausgibt.
Die magnetische Direktzugriffsspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass der Leseverstärker (21) dazu angepasst ist, Daten „0" und „1" auszugeben, wenn fast kein Unterschied besteht zwischen dem Signal, das aus der selektierten Speicherzelle gelesen wird, und dem, das aus der Referenzzelle gelesen wird.
Die magnetische Direktzugriffsspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass der Leseverstärker (21) einen ersten Differenzverstärker (Amp<0>) beinhaltet, der ein erstes und ein zweites Eingabeendgerät aufweist, wobei das Signal aus der selektierten Speicherzelle an das zweite Eingabeendgerät geliefert wird, einen ersten und einen zweiten Widerstand (R1, R2) beinhaltet, die in Serie zwischen dem ersten Ausgabeendgerät und einer Stromversorgung verbunden sind, einen zweiten Differenzverstärker (Amp<0>) beinhaltet, der ein drittes und ein viertes Eingabeendgerät aufweist, wobei das Signal aus der selektierten Speicherzelle an das dritte Eingabeendgerät geliefert wird, und das vierte Eingabeendgerät des zweiten Differenzverstärkers mit dem Anschlussknoten des ersten und zweiten Widerstandes verbunden ist, und einen dritten und einen vierten Widerstand (R3, R4) beinhaltet, die in Serie zwischen dem dritten Ausgabeendgerät und einer Stromversorgung verbunden sind, wobei der Anschlussknoten des dritten und vierten Widerstandes mit dem ersten Eingabeendgerät des ersten Verstärkers verbunden ist.