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HINTERGRUND
DER ERFINDUNG
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1. Bereich der Erfindung:
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Die
vorliegende Erfindung bezieht sich auf eine analoge PLL-Schaltung
(phasenverriegelte Schleifenschaltung) für einen Chip einer integrierten Halbleiterschaltung.
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2. Beschreibung des Standes
der Technik
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Chips
integrierter Halbleiterschaltungen weisen eine PLL-Schaltung auf,
um ein Taktsignal, das verschiedenen Logikschaltungen in der integrierten Schaltung
zugeführt
wurde, mit einem Bezugstaktsignal zu synchronisieren, das von einer
externen Quelle der integrierten Schaltung zugeführt wurde.
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1 der
beiliegenden Zeichnungen zeigt ein Blockschaltbild einer herkömmlichen
PLL-Schaltung in
einem integrierten Schaltungschip. Wie in 1 gezeigt,
wird das Bezugstaktsignal 53, das von einer externen Quelle
zugeführt
wurde, einem Eingabeanschluss einer analogen PLL-Schaltung 52 zugeführt, und
es wird ein synchrones Taktsignal, das jeweils mit der Logikschaltung 57 in
einer integrierten Halbleiterschaltung zugeführt wurde, als Rückkopplungssignal 54 einem
anderen Eingabeanschluss der analogen PLL-Schaltung 52 zugeführt. Die
Analoge PLL-Schaltung 52 steuert die Phase eines Ausgangstaktsignals 55,
um eine Phasendifferenz zwischen dem Bezugstakt 53 und
dem Rückkopplungstakt 54 zu
beseitigen.
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Das
Ausgangstaktsignal 55, das phasengesteuert wurde, wird
als ein synchrones Taktsignal jeweils den Logikschaltungen 57 über eine
CTS-Schaltung 56 (Taktbaumsyntheseschaltung) zugeführt, deren
Elemente in einer Baumkonfiguration angeordnet und verdrahtet sind,
um die Verzögerungszeiten
des Ausgangstaktsignals 55 an den Eingabeanschlüssen der
Logikschaltungen 57 zu entzerren. Die Phase des Ausgangstaktsignals 55,
das von der analogen PLL-Schaltung 52 zugeführt wurde,
wird so gesteuert, dass die Phase, die der Verzögerungszeit entspricht, die
von der CTS-Schaltung 56 bewirkt wird, im voraus von der
Phase des Ausgangstaktsignals 55 abgezogen wird.
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Die
analoge PLL-Schaltung 52 enthält zum Beispiel einen Phasenkomparator,
um die Phase des Rückkopplungssignals 54 als
ein synchrones Taktsignal, das von der CTS-Schaltung 56 zugeführt wurde,
mit der Phase eines Bezugstaktsignals 53 zu vergleichen,
einen Steuerspannungsgenerator mit einem Tiefpassfilter, um eine
Steuerspannung zu erzeugen, die dem Ergebnis des Vergleiches entspricht,
der von dem Phasenkomparator durchgeführt wurde, und einen spannungsgesteuerten
Oszillator (VCO) dessen Oszillationsfrequenz durch die Steuerspannung
gesteuert wird. Der Aufbau der analogen PLL-Schaltung 52 ist
dem Fachmann wohl bekannt und wird nachfolgend nicht im Detail beschrieben.
Die japanische Patentoffenlegungsschrift Nr. 111415/01 offenbart
ein Verfahren, das nachfolgend im Detail beschrieben wird, um die
Genauigkeit der Phasensynchronisation einer PLL-Schaltung in einer integrierten Halbleiterschaltung
zu erhöhen
und um eine Verringerung der Genauigkeit des Phasenvergleiches aufgrund
von Herstellungsvariationen und Zusammenschaltungszuständen in
der integrierten Halbleiterschaltung zu verhindern. Erste und zweite variable
Verzögerungselemente,
deren Verzögerungszeiten
einzeln variiert werden können,
sind jeweils in einem ersten Pfad, der sich von einem Bezugstakteingabeanschluss
der integrierten Halbleiterschaltung zu einem Eingabeanschluss eines
Phasenkomparators einer PLL-Schaltung erstreckt, und einem zweiten
Pfad eingefügt,
der als ein Rückkopplungspfad
zu einem anderen Eingabeanschluss des Phasenkomparators für ein Taktsignal
dient, das von der PLL-Schaltung zugeführt und einer Logikschaltung über eine
CTS-Schaltung ausgegeben
wird. Eine Verzögerungszeitdifferenz
zwischen einem dritten Pfad und einem vierten Pfad, die jeweils äquivalent
zu dem ersten Pfad und dem zweiten Pfad gebildet sind, wird gemessen,
und die Verzögerungszeiten
der ersten und der zweiten vari ablen Verzögerungselemente werden basierend
auf der gemessenen Verzögerungszeitdifferenz
zwischen dem dritten Pfad und dem vierten Pfad ermittelt. Auf diese
Weise werden die Verzögerungszeiten
des ersten Pfades und des zweiten Pfades miteinander angeglichen, wodurch
ein Phasenfehler korrigiert wird, der aufgrund einer Verzögerungszeitdifferenz
zwischen dem ersten Pfad und dem zweiten Pfad auftreten kann.
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Mit
dieser PLL-Schaltung ist es möglich,
ein synchrones Taktsignal (Rückkopplungssignal 54), das
jeweils den Logikschaltungen 57 zugeführt wird, die mit der CTS-Schaltung 56 verbunden
sind, mit dem Bezugstaktsignal 53 von der externen Quelle
zu synchronisieren. Wie in der japanischen Patentoffenlegungsschrift
Nr. 111415/01 offenbart, kann die Genauigkeit der Phasensynchronisation
erhöht
werden, indem ein Phasenfehler beseitigt wird, der auf der Differenz
zwischen dem Pfad dem Bezugstaktsignals, das den Phasenkomparator
zugeführt
wurde, und dem Rückkopplungspfad
des Ausgangstaktsignals basiert. Allerdings ist es tatsächlich sehr
schwierig, die Phasendifferenz zwischen dem synchronen Taktsignal
(Rückkopplungssignal),
das jeweils den Logikschaltungen zugeführt wurde, und dem Bezugssignal
von der externen Schaltung kleiner als einen Gleichgewichtszustandsphasenfehler
zwischen dem Bezugstaktsignal, das dem Phasenkomparator der analogen
PLL-Schaltung zugeführt
wurde, und dem Rückkopplungssignal
aufgrund eines relativen Fehlers oder einer Leckage in der Schaltung
der analogen PLL-Schaltung zu machen.
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Bei
der in 1 gezeigten oder in der japanischen Patentoffenlegungsschrift
Nr. 111415/01 offenbarten Anordnung sind daher das Bezugstaktsignal
(Bezugssignal 53), das an dem Eingabeanschluss des Phasenkomparators
angelegt wurde, und das synchrone Taktsignal (Rückkopplungssignal 54),
das jeweils den Logikschaltungen zugeführt wurde, nicht genau in Phasen,
und die PLL-Schaltung wird stabil, während diese Signale phasenverschoben
gehalten werden. Es gibt Einschränkungen
für die
Versuche den Gleichgewichtszustandsphasenfehler aufgrund von Variationen
und Leckage in der analogen PLL-Schaltung
zu bringen, wodurch es schwierig wird, das synchrone Taktsignal,
das jeweils den Logikschaltungen zugeführt wird, mit dem Bezugstaktsignal
perfekt zu synchronisieren.
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Wenn
die Frequenz des synchronen Taktsignals niedrig ist, dann beeinträchtigt der
Gleichgewichtszustandsphasenfehler nicht signifikant den Betrieb
der PLL-Schaltung insofern, als sich der Gleichgewichtszustandsphasenfehler
innerhalb eines bestimmten Bereichs des Erlaubten befindet. Wenn
allerdings die Frequenz des synchronen Taktsignals hoch ist, dann
ist der Bereich des Erlaubten für
den Gleichgewichtszustandsphasenfehler sehr eng, so dass der Gleichgewichtszustandsphasenfehler
nicht bei dem Betrieb der PLL-Schaltung ignoriert werden kann.
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2 der
beiliegenden Zeichnungen zeigt ein Blockschaltbild einer herkömmlichen
Schaltung, die für
die Verringerung eines Gleichgewichtszustandsphasenfehlers ausgestaltet
ist. Die dargestellte herkömmliche
Schaltung hat eine DLL-Schaltung (verzögerte Regelschleife), die in
einer Stufe angeordnet ist, die einer analogen PLL-Schaltung unabhängig davon
folgt. Die DLL-Schaltung dient dazu, einen Gleichgewichtszustandsphasenfehler
zu verringern, der in der analogen PLL-Schaltung auftritt, um somit
ein synchrones Taktsignal, das jeweils den Logikschaltungen zugeführt wird,
mit einem Bezugstaktsignal zu synchronisieren, das von einer externen
Quelle zugeführt
wird.
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In 2 wird
im Phasenkomparator in der analogen PLL-Schaltung 61 ein
Bezugstaktsignal 63 von einer externen Quelle und ein Rückkopplungssignal 65 als
ein Ausgangstaktsignal von dem Phasenkomparator zugeführt, und
er führt
der DLL-Schaltung 62 ein Ausgangstaktsignal 65 zu,
dessen Phasendifferenz von dem Bezugstaktsignal 63 auf
einen Wert innerhalb des Bereichs des Gleichgewichtszustandsphasenfehlers
verringert ist.
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Die
DLL-Schaltung 62 enthält
eine variable Verzögerungsschaltung,
die eine Anzahl an Puffern aufweist, um das Ausgangstaktsignal 65,
das von der analogen PLL-Schaltung 61 zugeführt wurde,
für mindestens
eine Periode zu verzögern,
und eine Verzögerungszeitsteuerschaltung,
um das Bezugstaktsignal 63 und das synchrone Taktsignal 68,
das von der CTS-Schaltung 66 zugeführt wurde, zugeführt zu bekommen
und deren Phasendifferenz zu erfassen um eine Verzögerung,
die durch die variable Verzögerungsschaltung
bewirkt wurde, entsprechend der erfassten Phasendifferenz zu steuern.
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Insbesondere
vergleicht die DLL-Schaltung 62 die Phase des Bezugstaktsignals 63 mit
der Phase des synchronen Taktsignals 68 und steuert die Verzögerung,
die durch die variable Verzögerungsschaltung
verursacht wurde, um die Phasendifferenz zwischen dem Bezugstaktsignal 63 und
dem synchronen Taktsignal 68 zu beseitigen. Die DLL-Schaltung 62 führt ein
Ausgangstaktsignal 64, dessen Verzögerung gesteuert wurde, der
CTS-Schaltung 66 zu. Demzufolge ist das synchrone Taktsignal 68,
das von der CTS-Schaltung 66 zugeführt wurde, mit dem Bezugstaktsignal 63 synchronisiert,
so dass der Logikschaltung 67 ein synchrones Taktsignal
zugeführt wird,
das mit dem Bezugstaktsignal synchronisiert ist.
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Allgemein
sind analoge PLL-Schaltungen gegenüber dem Rauschen der Stromversorgung
weniger anfällig
und einfacher als digitale PLL-Schaltungen zu entwerfen. Allerdings
gibt es dort Einschränkungen
an den Versuchen den Gleichgewichtszustandsphasenfehler aufgrund
der Variationen und der Leckage in den analogen PLL-Schaltungen
zu verringern, wodurch es schwierig wird, das Taktsignal, das jeweils
den Logikschaltungen zugeführt
wird, mit dem Bezugstaktsignal perfekt zu synchronisieren.
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Nach
der in 2 gezeigten Schaltung kann die DLL-Schaltung,
die in der Stufe angeordnet ist, die der analogen PLL-Schaltung
unabhängig
folgt, das Problem des Gleichgewichtszustandsphasenfehlers lösen, der
in der 1 gezeigten oder in der japanischen Patentoffenlegungsschrift
Nr. 111415/01 offenbarten PLL-Schaltung auftritt. Wenn die allerdings
die Genauigkeit der Phase des Ausgangstaktsignales erhöht werden
soll, dann wird die Abmessung der PLL-Schaltung größer, wodurch
ein Anstieg des Flächenverbrauchs
und der Leistungsaufnahme der integrierten Schaltung bewirkt wird,
die die PLL-Schaltung einschließt.
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Zusätzlich leidet
die DLL-Schaltung, die unabhängig
arbeitet, an dem Problem, dass sie Rauschen von der Stromzufuhr
akkumuliert und Phasenrauschen liefert, das in der DLL-Schaltung erzeugt wurde.
Die variable Verzögerungsschaltung
der DLL-Schaltung enthält
normalerweise eine Anzahl von in Kaskaden angeordneten Puffern,
wie z.B. CMOS-Invertern,
die jeweils eine Verzögerungseinheit
aufweisen. Die CMOS-Inverter haben Schaltzeiten (Einheitsverzögerungszeiten),
die dafür
anfällig sind,
am Rauschen der digitalen Stromzufuhr zu leiden, das sich als Phasenrauschen
ausbreitet.
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Zusätzlich ist
es für
die in 2 gezeigte DLL-Schaltung für die variable Verzögerungsschaltung
erforderlich, dass Eingangssignal für mindestens eine Periode zu
verzögern.
Wenn andererseits die Genauigkeit der Synchronisation des synchronen Taktsignals
erhöht
werden soll, dann muss die Einheitsverzögerungszeit von jedem Puffer
verringert werden. Wenn das Eingangssignal um eine Periode verzögert werden
soll und gleichzeitig die Genauigkeit der Synchronisation des synchronen
Taktsignals erhöht
werden soll, dann wird demzufolge die Anzahl der in Kaskaden angeordneten
Puffer erhöht
und es werden auch die Abmessungen der Schaltung vergrößert. Wenn
z.B. die Frequenz des Taktsignals 300 MHz beträgt, dann weist das Taktsignal
eine Periode von 3,3 ns auf. Wenn die Puffer eine Einheitsverzögerungszeit
von 10 ps aufweisen, dann sind mindestens 330 Puffer erforderlich,
die in Kaskade angeordnet sind, damit die variable Verzögerungsschaltung das
Eingangssignal für
mindestens eine Periode verzögert.
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In
US-5,883,534-A ist eine Taktzufuhrvorrichtung offenbart. Die Arbeitsgeschwindigkeit
der Vorrichtung wird erhöht,
indem ein Takt erhalten wird, der ein konstantes Lastenverhältnis aufweist.
Der maximale Betrag der variablen Verzögerung einer ersten variablen
Verzögerungsschaltung
wird auf mehr als ein Zyklus und weniger als zwei Zyklen eines Eingangstaktes
eingestellt. Der Verzögerungsbeträge der ersten
und der zweiten variablen Verzögerungsschaltung
werden mit einem Steuersignal verringert. Zusätzlich wird das Verhältnis des
Verzögerungsbetrages
der zweiten variablen Verzögerungsschaltung
auf einen konstanten Wert eingestellt, der geringer als 1 ist. Ein
Steuerbereich erhöht und
verringert das Steuersignal auf solch eine Weise, dass die Phasen
eines Eingangstaktes und eines Ausgangstaktes der ersten variablen
Verzögerungsschaltung
miteinander übereinstimmen.
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In
US-5,087,829-A ist ein Taktverteilungssystem offenbart. Das Taktverteilungssystem
enthält einen
Takterzeugungsblock, um einen Einphasenbezugstakt zu erzeugen, eine
erste Steuerschleife, um die Phase des Bezugstaktes mit der Phase
eines Rückkopplungssignals
zu vergleichen und die Phase des Bezugstaktes so einzustellen, dass
die Phasen überein stimmen,
und eine zweite Steuerschleife, die eine Verzögerungsschaltungsgruppe enthält, die
aus einer Anzahl von variablen Verzögerungsschaltungen besteht.
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In
EP-0 299 724-A ist ein digital gesteuertes Phasenschleifensystem
offenbart.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Es
ist eine Aufgabe der vorliegenden Erfindung, eine PLL-Schaltung
bereit zu stellen, die eine analoge PLL-Schaltung enthält, die
einen verringerten Gleichsgewichtszustandsphasenfehler aufweist, der
durch Variationen und Leckage darin verursacht wird, während die
Genauigkeit des Ausgangssignals erhalten bleibt.
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Eine
andere Aufgabe der vorliegenden Erfindung ist es, eine PLL-Schaltung
bereit zu stellen, die das Phasenrauschen verringert, das aufgrund
des Rauschens der Stromzufuhr auftritt, und die geringere Abmessungen
der Schaltung aufweist, als wenn eine unabhängige DLL-Schaltung verwendet
wurde.
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Diese
und andere Aufgaben der vorliegenden Erfindung werden durch eine
phasenverriegelte Schleifenschaltung nach dem unabhängigen Anspruch
1 gelöst.
Die abhängigen
Ansprüche
betreffen Weiterentwicklungen der vorliegenden Erfindung.
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Eine
phasenverriegelte Schleifenschaltung nach der vorliegenden Erfindung
weist eine DLL-Schaltung in einer Stufe auf, die sich vor einer analogen
PLL-Schaltung befindet. Die DLL-Schaltung erfasst eine Phasendifferenz
zwischen einem Bezugstaktsignal und einem Rückkopplungssignal, verändert die
erfasste Phasendifferenz auf eine erhöhte Phasendifferenz, die größer als
ein Gleichgewichtszustandsphasenfehler aufgrund der analogen PLL-Schaltung ist, und
führt das
Ausgangstaktsignal mit der sich daraus ergebenen Phasendifferenz
der analogen PLL-Schaltung zu. Während
die Phasendifferenz zwischen dem Bezugstaktsignal und dem Rückkopplungssignal
von der DLL-Schaltung erfasst wird, wird die analoge PLL-Schaltung
betrieben, um die erhöhte
Phasendifferenz auf den Gleichgewichtszustandsphasenfehler zu verringern.
Demzufolge wird die Phasendifferenz zwischen dem Bezugstaktsignal
und dem Rückkopplungssignal
auf die Grenze des Ansprechvermögens
des Phasenkomparators in der DLL-Schaltung verringert.
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Nach
der vorliegenden Erfindung kann ein Phasenfehler zwischen dem Bezugstaktsignal
und dem Rückkopplungssignal
auf einen Wert verringert werden, der kleiner als der Gleichgewichtszustandsphasenfehler
aufgrund der analogen PLL-Schaltung ist.
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Wenn
weiterhin nach der vorliegenden Erfindung eine Verzögerungsschaltung
der DLL-Schaltung
eine Anzahl von in Kaskaden angeordneten Puffern enthält, dann
ist es nicht erforderlich, dass die Puffer so viele wie eine Periode
des Bezugstaktsignals sind, sondern die Verzögerungsschaltung kann eine
Verzögerungszeit
aufweisen, die dem Gleichgewichtszustandsphasenfehler der analogen PLL-Schaltung
entspricht. Demzufolge kann die Abmessung der Verzögerungsschaltung
verringert werden.
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Selbst
wenn Phasenrauschen in der DLL-Schaltung erzeugt wird, kann nach
der vorliegenden Erfindung darüber
hinaus ein nachteiliger Effekt des Phasenrauschens verringert werden,
da das Phasenrauschen von der analogen PLL-Schaltung in einer nachfolgenden
Stufe absorbiert wird.
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Diese
und andere Aufgaben, Eigenschaften und Vorteile der vorliegenden
Erfindung werden von der folgenden Beschreibung unter Bezugnahme
auf die beigefügten
Zeichnungen offensichtlich, die die Beispiele der vorliegenden Erfindung
darstellen.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein Blockschaltbild einer herkömmlichen
PLL-Schaltung.
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2 ist
ein Blockschaltbild einer anderen herkömmlichen PLL-Schaltung, die
ausgestaltet ist, um einen Gleichgewichtszustandsphasenfehler zu verringern.
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3 ist
ein Blockschaltbild einer PLL-Schaltung nach einem Ausführungsbeispiel
der vorliegenden Erfindung.
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4 ist
ein Blockschaltbild einer internen DLL-Schaltung in der PLL-Schaltung
nach dem Ausführungsbeispiel
der vorliegenden Erfindung.
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5 ist
ein Zeitablaufdiagramm, das die Weise zeigt, in der die PLL-Schaltung
nach dem Ausführungsbeispiel
der vorliegenden Erfindung betrieben wird.
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6 ist
ein Signalverlaufsdiagramm der Taktpulse, die zeigen, wie die PLL-Schaltung nach dem
Ausführungsbeispiel
der vorliegenden Schaltung betrieben wird.
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DETAILIERTE BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
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3 zeigt
ein Blockschaltbild einer PLL-Schaltung nach einem Ausführungsbeispiel
der vorliegenden Erfindung. Die PLL-Schaltung nach dem Ausführungsbeispiel
der vorliegenden Erfindung ist einem integrierten Schaltungschip
eingebaut.
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Wie
in 3 gezeigt, weist die PLL-Schaltung eine interne
DLL-Schaltung 2 auf, um die Phase eines Rückkopplungssignals 13 als
ein synchrones Taktsignal, das jeweils den Logikschaltungen 5 in dem
integrierten Schaltungschip zugeführt wird, mit der Phase des
Bezugstaktsignals 11 zu vergleichen, das von einer Quelle
außerhalb
des integrierten Schaltungschips zugeführt wird. Wenn die interne DLL-Schaltung 2 eine
Phasendifferenz als ein Ergebnis des Vergleiches zwischen der Phase
des Rückkopplungssignals 13 und
der Phase des Bezugstaktsignals 11 erfasst, dann addiert
die interne DLL-Schaltung 2 eine vorbestimmte Phasendifferenz zu
der erfassten Phasendifferenz, um ein Bezugstaktverzögerungssignal 12 und
ein Rückkopplungsverzögerungssginal 14 zu
erzeugen, wodurch deren Phasendifferenz erhöht wird, und führt das
Bezugstaktverzögerungssignal 12 und
das Rückkopplungsverzögerungssignal 14 einer
internen analogen PLL-Schaltung 8 zu.
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Die
Zeit, bei der die interne DLL-Schaltung 2 anfängt zu arbeiten,
wird auf eine Zeit eingestellt, nach dem die interne analoge PLL-Schaltung 3 angefangen
hat zu arbeiten und eine vorbestimmte Zeitdauer vergangen ist, oder
auf eine Zeit eingestellt wird, nach dem die interne analoge PLL-Schaltung 3 verriegelt
wurde.
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Die
interne DLL-Schaltung 2 wird gesteuert, um den Prozess
des Erfassens der Phasendifferenz zu starten, wenn ein Steuersignal 15,
das an sie zugeführt
wird, z.B. von einem L-Pegel
auf einen H-Pegel wechselt.
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Der
internen analogen PLL-Schaltung 3 wird ein Bezugstaktverzögerungssignal 12 und
ein Rückkopplungsverzögerungssignal 14 zugeführt. Die
interne analoge PLL-Schaltung 3 wird stabil, wenn sie die
Phase des Ausgangstaktsignals 16 so steuert, dass die Phasendifferenz
zwischen dem Bezugstaktverzögerungssignal 12 und
dem Rückkopplungsverzögerungssignal 14 gleich
einem Gleichgewichtszustandsphasenfehlers wird, den die interne
analoge PLL-Schaltung 3 aufweist. Die interne analoge PLL-Schaltung 3 führt das
phasengesteuerte Ausgangstaktsignal 16 der CTS-Schaltung 4 zu.
Die interne analoge PLL-Schaltung 3 weist
denselben Schaltungsaufbau wie die in 1 gezeigte
analoge PLL-Schaltung 52 auf.
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Die
CTS-Schaltung 4 verzögert
gleichermaßen
die Ausgangstaktsignale 16, die von der internen analogen
PLL-Schaltung 3 zugeführt
werden, und führt
die verzögerten
Ausgangstaktsignale 16 als synchrone Taktsignale einer
Anzahl von Logikschaltungen 5 in dem integrierten Schaltungschip
zu. Das synchrone Taktsignal wird als ein Rückkopplungssignal 13 einem
Eingabeanschluss der internen DLL-Schaltung 2 zugeführt.
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4 zeigt
ein Blockschaltbild der internen DLL-Schaltung 2.
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Wie
in 4 gezeigt, enthält die interne DLL-Schaltung 2 einen
Phasenkomparator 21, um eine Phasendifferenz zwischen dem
Bezugstaktsignal 11, das von der externen Quelle zugeführt wurde, und
dem Rückkopplungssignal 13 als
dem synchronen Taktsignal zu erfas sen, eine Steuerschaltung 22, um
die Informationen der Phasendifferenz von dem Phasenkomparator 21 zu
empfangen und um die Verzögerungen
zu steuern, die von steuerbaren Verzögerungsschaltungen 23 und 24 bewirkt
wurden, eine steuerbare Verzögerungsschaltung 23,
um das Bezugstaktsignal 11 als ein Bezugstaktverzögerungssignal 12 zuzuführen, dessen
Verzögerungszeit durch
ein Steuersignal 25 von der Steuerschaltung 22 gesteuert
wird, und eine steuerbare Verzögerungsschaltung 24,
um das Rückkopplungssignal 13 als
ein Rückkopplungsverzögerungssignal 14 zuzuführen, dessen
Verzögerungszeit
durch ein Steuersignal 26 von der Steuerschaltung 22 gesteuert
wird.
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Wenn
das Bezugstaktsignal 11 eine Taktfrequenz von 300 MHz aufweist,
dann weist die analoge PLL-Schaltung 3 einen Gleichgewichtszustandsphasenfehler
von ungefähr ± 200 ps
auf. Daher sind die steuerbaren Verzögerungsschaltungen 23 und 24 ausgestaltet,
eine variable Verzögerung
von ungefähr ± 100 ps
aufzuweisen. Insbesondere können
die steuerbaren Verzögerungsschaltungen 23 und 24 ausgestaltet
sein, entsprechende Gesamtverzögerungen
mit einem Wert aufzuweisen, der im Wesentlichen gleich einem Wert
(Absolutwert) ist, der als der Gleichgewichtszustandsphasenfehler
der analogen PLL-Schaltung 3 erwartet wird. Wenn z.B. die
steuerbaren Verzögerungsschaltungen 23 und 24 jeweils eine
Anzahl von in Kaskaden angeordneten Puffern aufweisen, die jeweils
eine Einheitsverzögerungszeit von
10 ps aufweisen, dann können
jeweils die steuerbaren Verzögerungsschaltungen 23 und 24 aus
einer in Kaskaden angeordneten Reihe von 20 Puffern aufgebaut werden.
Daher kann die Anzahl der Verzögerungspuffer
von jeder der steuerbaren Verzögerungsschaltungen 23 und 24 sehr
viel kleiner als die Anzahl der Puffer bei der herkömmlichen
DLL-Schaltung sein. Die Verzögerungen,
die durch die steuerbaren Verzögerungsschaltungen 23 und 24 bewirkt werden,
werden durch Verzögerungssteuersignale 25, 26 gesteuert,
die jeweils digitale Bitdaten darstellen.
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Die
steuerbare Verzögerungsschaltung 23 kann
eine feste Verzögerungsschaltung
aufweisen, wo hingegen die steuerbare Verzögerungsschaltung 24 so
angeordnet sein kann, dass ihre Verzögerung durch die Steuerschaltung 22 gesteuert
wird. Das Bezugstaktsignal 11 wird der Steuerschaltung 22 als
ein Betriebstaktsignal 27 zugeführt, das den Steuerprozess
leitet, der von der Steuerschaltung 22 ausgeführt wird.
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5 und 6 sind
ein Zeitablaufdiagramm bzw. ein Signalverlaufsdiagramm, die zeigen, wie
die PLL-Schaltung nach dem Ausführungsbeispiel
der vorliegenden Erfindung arbeitet. Der Betrieb der PLL-Schaltung
nach dem Ausführungsbeispiel der
vorliegenden Erfindung wird nachfolgend unter Bezug auf die 3 bis 6 beschrieben.
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Die
interne analoge PLL-Schaltung 3 erfasst die Phasendifferenz
zwischen dem Bezugstaktverzögerungssignal 12 und
dem Rückkopplungsverzögerungssignal 14.
Wenn die Phase des Rückkopplungsverzögerungssginals 14 um
mehr als die Phase des Bezugstaktrückkopplungssignals 12 verzögert wird,
dann lässt
die interne analoge PLL-Schaltung 3 die Phase des Ausgangstaktsignals 16 vor
allem. Wenn die Phase des Rückkopplungsverzögerungssignals 14 um
mehr als die Phase des Bezugstaktverzögerungssignals 12 vorhält, dann
verzögert
die interne analoge PLL-Schaltung 3 die Phase des Ausgangstaktsignals 16.
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Das
Ausgangstaktsignal 16, dessen Phase durch diesen Steuerprozess
verändert
wurde, wird durch die CTS-Schaltung 4 zurück zu der
internen DLL-Schaltung 2 als ein Rückkopplungssignal 13 gesendet.
Das Rückkopplungssignal 13 wird
dann von der internen DLL-Schaltung 2 bearbeitet und als
ein Rückkopplungsverzögerungssignal 14 der
internen analogen PLL-Schaltung 3 zugeführt. Die interne analoge PLL-Schaltung 3 erfasst
wieder die Phasendifferenz zwischen dem Bezugstaktverzögerungssignal 12 und
dem Rückkopplungsverzögerungssignal 14,
und verändert
die Phase des Ausgangstaktsignals 16 auf dieselbe Weise
wie oben beschrieben. Dieser Vorgang wird wiederholt, um die Phase
des Ausgangstaktsignales 16 zu steuern.
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Wenn
die Verzögerungszeiten
der steuerbaren Verzögerungsschaltungen 23 und 24 auf
gleiche Werte eingestellt sind, dann wird die PLL-Schaltung auf
einen Gleichgewichtszustand gebracht und das Ausgangstaktsignal 16 hört auf die
Phase zu verändern,
wenn die Phasendifferenz zwischen dem Bezugstaktsignal 11 und
dem Rückkopplungssignal 13 null
ist. Da allerdings wegen des Gleichgewichtszustandsphasenfehlers
aufgrund der internen analogen PLL-Schaltung 3 das Ausgangstaktsignal 16 aufhört seine
Phase zu verändern,
wenn die Phasendifferenz zwischen dem Bezugstaktsignal 11 und
dem Rückkopplungssig nal 13 nicht
null ist, so wird dadurch die PLL-Schaltung in einen Gleichgewichtszustand
gebracht.
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Um
diesen Nachteil zu vermeiden, erfasst der Phasenkomparator 21 der
internen DLL-Schaltung 2 eine
Phasendifferenz zwischen dem Bezugstaktsignal 11, das von
der externen Quelle zugeführt wurde,
und dem Rückkopplungsignal 13.
Wenn dort eine Phasendifferenz zwischen diesen Signalen vorliegt,
dann werden die Verzögerungszeiten
der steuerbaren Verzögerungsschaltungen 23 und 24 gesteuert,
um die Verzögerungszeit
von dem Bezugstaktsignal 11 auf das Bezugstaktverzögerungssignal 12 und
einer Verzögerungszeit
von dem Rückkopplungssignal 13 auf
das Rückkopplungsverzögerungssignal 14 zu
verändern,
wodurch sich eine größere Phasendifferenz
zwischen dem Bezugstaktverzögerungssignal 12 und
dem Rückkopplungsverzögerungssignal 14 ergibt,
die der internen analogen PLL-Schaltung 3 zugeführt werden,
als die Phasendifferenz zwischen dem Bezugstaktsignal 11 und dem
Rückkopplungssignal 13.
Demzufolge wird die Phasendifferenz dem Bezugstaktsignal 11 und
dem Rückkopplungssignal 13 gesteuert,
um null zu werden.
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Der
Betrieb der PLL-Schaltung nach dem Ausführungsbeispiel der vorliegenden
Erfindung wird detaillierter nachfolgend unter Bezug auf die 5 beschrieben. 5 zeigt
einen Betriebsmodus, in dem die Verzögerung der steuerbaren Verzögerungsschaltung 23 fest
ist, wobei nur die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 24 variabel
von der Steuerschaltung 22 gesteuert wird, und das Verzögerungssteuerverfahren
in jeder Taktperiode des Bezugstaktsignals 11 durchgeführt wird.
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<Vor der Zeit t0>
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Wenn
das Steuersignal 15 sich auf dem Pegel L befindet, ist
die Steuerschaltung 22 nicht aktiv. Basierend auf voreingestellten
Informationen führt
zu der Zeit die Steuerschaltung 22 Verzögerungssteuersignale 25 und 26,
die Verzögerungsdaten
(0, 0) darstellen, den steuerbaren Verzögerungsschaltungen 23 und 24 zu.
Zum Beispiel sind die Verzögerungsdaten
(0, 0), Daten, die bewirken, dass die zehnten
Puffer der steuerbaren Verzögerungsschaltungen 23 und 24 ihre
Signale als Bezugstaktverzögerungssignal 12 und
Rückkopp lungsverzögerungssignal 14 zuführen. In
dem Anfangszustand sind die Verzögerungen
der steuerbaren Verzögerungsschaltungen 23 und 24 auf
Zwischenwerte zwischen den verfügbaren variablen
Verzögerungen
eingestellt.
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Die
interne analoge PLL-Schaltung 3 führt das Ausgangstaktsignal 16 zu,
das mit dem Gleichgewichtszustandsphasenfehler verriegelt ist, der
da drin in dieser Periode enthalten ist. In 5 werden das
Bezugstaktsignal 11 und das Ausgangstaktsignal 16 mit
gleicher Frequenz gezeigt. Allerdings kann die Frequenz des Ausgangstaktsignals 16 hinsichtlich der
Frequenz des Bezugstaktsignals 11 multipliziert sein, indem
ein Frequenzteiler in der Rückkopplungsschleife
(zu der Stufe, die dem Rückkopplungssignal 13 vorgeht)
eingefügt
ist.
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<Zu der Zeit t0>
-
Wenn
das Steuersignal 15 auf einen hohen Pegel geht, wird die
Steuerschaltung 22 aktiv und startet ihren Steuerprozess.
Der Phasenkomparator 21 erfasst die Phasendifferenz zwischen
dem Bezugstaktsignal 11 und dem Rückkopplungssignal 13 zu dieser
Zeit und führt
die erfasste Phasendifferenz der Steuerschaltung 22 zu.
In 5 ist gezeigt, dass die Phase des Rückkopplungssignals 13 der
Phase des Bezugstaktsignals 11 voreilt. In Antwort auf
die erfasste Phasendifferenz erzeugt die Steuerschaltung 22 Verzögerungsdaten
(0, –1),
um die Phase des Rückkopplungssignals 13 voreilen
zu lassen, um damit weiter die Phasendifferenz zwischen dem Bezugstaktsignal 11 und
dem Rückkopplungssignal 13 zu vergrößern. "–1" in den Daten (0, –1) bedeutet, dass die Verzögerung von
dem Anfangszustand um einen Wert verringert wird, der einem Puffer
entspricht. Anstelle von einem Puffer kann die Verzögerung in
Einheiten von p-Puffern (p ≥ 2)
gesteuert werden.
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<Zu der Zeit t1>
-
In
Antwort auf eine positive Flanke des Bezugstaktsignals 11 führt die
Steuerschaltung 22 die Daten (0, –1) als Verzögerungssteuersignale 25 und 26 jeweils
den steuerbaren Verzögerungsschaltungen 23 und 24 zu.
In Antwort auf das Verzögerungssteuersignal 26 verrin gert
die steuerbare Verzögerungsschaltung 24 ihre
Verzögerung "–1". Die steuerbare Verzögerungsschaltung 23 verändert nicht
ihre Verzögerung.
Der Phasenkomparator 21 erfasst die Phasendifferenz zwischen
dem Bezugstaktsignal 11 und dem Rückkopplungssignal 13 und
führt die
erfasste Phasendifferenz der Steuerschaltung 22 in einer
Periode zwischen den Zeiten t1 und t2 zu. Da die Phase des Rückkopplungssignals 13 zu
dieser Zeit noch weiter vorgeeilt ist als die Phase des Bezugstaktsignals 11,
erzeugt die Steuerschaltung 22 in Antwort auf die erfasste
Phasendifferenz Verzögerungsdaten
(0, –2),
um die Phase des Rückkopplungssignals 13 weiter
voreilen zu lassen, um dadurch die Phasendifferenz zwischen dem
Bezugstaktsignal 11 und dem Rückkopplungssignal 13 zu erhöhen. "–2" in den Daten (0, –2) bedeutet, dass die Verzögerung von
dem Anfangszustand um einen Wert verringert wird, der zwei Puffern
entspricht.
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<Von der Zeit t2 zu der Zeit t6>
-
In
dieser Zeit führt
die Steuerschaltung 22 dasselbe Steuerverfahren wie oben
beschrieben durch, um die Verzögerung
der steuerbaren Verzögerungsschaltung 24 zu
verringern, bis die Phasendifferenz zwischen dem Bezugstaktsignal 11 und
dem Rückkopplungssignal 13 im
Wesentlichen beseitigt ist. Zu der Zeit t6 ist die Phasendifferenz
zwischen dem Bezugstaktsignal 11 und dem Rückkopplungssignal 13 minimal,
was bewirkt, dass die PLL-Schaltung
stabil wird. Nach der Zeit t6 wird den Logikschaltungen 5 jeweils
als ein Betriebstaktsignal ein synchrones Taktsignal zugeführt, dessen
Phasendifferenz von dem Bezugstaktsignal 11 im Wesentlichen auf
null verringert ist.
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Das
Verzögerungssteuerverfahren
der internen DLL-Schaltung 2 wird nachfolgend unter Bezug auf
die 6 detaillierter beschrieben. In 6 ist gezeigt,
dass die Phase des Rückkopplungssignals 13 stärker als
die Phase des Bezugstaktsignals 11 verzögert ist.
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Wenn
die interne DLL-Schaltung 2 anfängt, das Verzögerungssteuerverfahren
durchzuführen, weisen
die steuerbaren Verzögerungsschaltungen 23 und 24 dieselbe
Verzögerung
auf. Die Phasendifferenz zwischen dem Bezugstaktsignal 11 und
dem Rückkopplungssignal 13 ist
identisch zu der Phasendifferenz zwischen dem Bezugstaktsignal 12 und dem
Rückkopplungssignal 14 (der
Zustand, der in 6 mit A angezeigt ist).
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Wenn
das Verzögerungssteuerverfahren
anfängt
und der Phasenkomparator 21 in der internen DLL-Schaltung 2 erfasst,
dass die Phase des Rückkopplungssignals 13 um
mehr als die Phase des Bezugstaktsignals 11 verzögert ist,
führt die
Steuerschaltung 22 Daten (0, +p) als Steuersignale 25 und 26 zu,
um die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 24 zu
erhöhen.
Demzufolge wird die Phasendifferenz zwischen dem Bezugstaktverzögerungssignal 12 und
dem Rückkopplungsverzögerungssignal 14 um
die Phase, die der Verzögerungszeit
(der Zustand, der in 6 durch B gekennzeichnet ist)
entspricht, größer als
die Anfangsphasendifferenz.
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Da
dieser Zustand kein Gleichgewichtszustand in der internen analogen
PLL-Schaltung 3 ist, arbeitet die interne analoge PLL-Schaltung 3,
um die phasenverriegelte Schleife zu stabilisieren. Insbesondere
arbeitet die interne analoge PLL-Schaltung 3, um die Phase
des Ausgangstaktsignals 16 voreilen zu lassen, um die Phasendifferenz
zwischen dem Bezugstaktverzögerungssignal 12 und
dem Rückkopplungsverzögerungssignal 14 mit
der Phasendifferenz in dem Zustand anzugleichen, der durch A in 6 angezeigt
ist. Demzufolge wird die Phasendifferenz zwischen dem Bezugstaktsignal 11 und
dem Rückkopplungssignal 13 verringert.
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Wenn
der Zustand erreicht wird, der durch C in 6 angezeigt
ist, wenn basierend auf den Informationen der Phasendifferenz von
dem Phasenkomparator 21 in der internen DLL-Schaltung 2 bestimmt wird,
dass sich das Bezugstaktsignal 11 und das Rückkopplungssignal 13 in
Phase befinden (die Phasendifferenz ist null), dann hält zu dieser
Zeit die Steuerschaltung 22 die Verzögerungen der steuerbaren Verzögerungsschaltungen 23 und 24.
Wie in 5 gezeigt, kann die Phasendifferenz zwischen dem
Bezugstaktsignal 11 und dem Rückkopplungssignal 13 entweder
in einem einzelnen Zyklus oder in einer Abfolge von Zyklen minimiert
werden.
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In
diesem Ausführungsbeispiel
ist die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 23 fest
und wird nur durch die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 24 von
der Steuerschaltung 22 variabel gesteuert. Allerdings kann
die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 23 variabel
gesteuert werden und es kann die Verzögerungszeit der steuerbaren
Verzögerungsschaltung 24 fest
sein, oder es können
sowohl die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 23 als
auch die der steuerbaren Verzögerungsschaltung 24 variabel
gesteuert werden.
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Ein
weiteres Verzögerungssteuerverfahren, das
von der der internen in 4 gezeigten DLL-Schaltung 2 ausgeführt wird,
wird nachfolgend beschrieben.
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Der
Phasenkomparator 21 vergleicht die Phase des Bezugstaktsignals 11 mit
der Phase des Rückkopplungssignals 13,
um zu erfassen, welcher der Phasen dieser Signale weiter vorgeeilt
ist als die andere, und führt
das erfasste Ergebnis der Steuerschaltung 22 zu. Die Steuerschaltung 22 akkumuliert die
erfassten Ergebnisse von dem Phasenkomparator 21 für jeden
Taktpuls oder jede gegebene Anzahl von Taktpulsen, und sie steuert
die Verzögerungszeit in
Abhängigkeit
von der Frequenz der Voreilung oder Verzögerung, die erfasst wurde.
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Zum
Beispiel vergleicht der Phasenkomparator 21 die Phase des
Bezugstaktsignals 11 mit der Phase des Rückkopplungssignals 13 64-mal.
Wenn die Phase des Rückkopplungssignals 13 fünfmal oder
weniger weiter vorgeeilt ist als die Phase des Bezugstaktsignales 11,
dann bestimmt die Steuerschaltung 22, dass die Phase des
Bezugstaktsignals 11 weiter vorgeeilt ist als die Phase
des Rückkopplungssignals 13,
und erhöht
die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 24 (oder
verringert die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 23).
Wenn die Phase des Rückkopplungssignals 13 59
mal oder mehr weiter vorgeeilt ist als die Phase des Bezugstaktsignals 11,
dann bestimmt die Steuerschaltung 22, dass die Phase des Rückkopplungssignals 13 weiter
vorgeeilt ist als die Phase des Bezugstaktsignals 11, und
verringert die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 24 (oder
erhöht
die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 23).
Wenn die Phase des Rückkopplungssignals 13 eine
Anzahl von Malen zwischen 5-mal und 59 mal weiter vorgeeilt ist
als die Phase des Bezugstaktsignals 11, dann verändert die
Steuerschaltung 22 nicht die Verzögerungszeit, sondern hält die vorhergehende
Verzögerungssteuerung.
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Allgemein
vergleicht der Phasenkomparator 21 die Phase des Bezugstaktsignals 11 mit
der Phase des Rückkopplungssignals 13 n
mal. Wenn die Phase des Rückkopplungssignals 13 weniger
als m mal (m < n/2)
weiter vorgeeilt ist als die Phase des Bezugstaktsignals 11,
dann bestimmt die Steuerschaltung 22, dass die Phase des
Bezugstaktsignals 11 weiter vorgeeilt ist als die Phase
des Rückkopplungssignals 13,
und erhöht
die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 24 (oder
verringert die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 23).
Wenn die Phase des Bezugstaktsignals 11 weniger als m mal
weiter vorgeeilt ist als die Phase des Rückkopplungssignals 13,
dann bestimmt die Steuerschaltung 22, dass die Phase des
Rückkopplungssignals 13 weiter
vorgeeilt ist als die Phase des Bezugstaktsignals 11, und
verringert die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 24 (oder
erhöht
die Verzögerungszeit
der steuerbaren Verzögerungsschaltung 23).
Wenn die Phase des Rückkopplungssignals 13 m
mal oder mehr weiter vorgeeilt ist als die Phase des Bezugstaktsignals 11 oder
wenn die Phase des Bezugstaktsignals 11 m mal oder mehr
weiter vorgeeilt ist als die Phase des Rückkopplungssignals 13,
dann verändert
die Steuerschaltung 22 nicht die Verzögerungszeit, sondern hält die vorhergehende
Verzögerungssteuerung.
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Selbst
wenn das Bezugstaktsignal 11 oder das Rückkopplungssignal 13 Phasenrauschen
enthält,
schwanken auf diese Weise nicht die Verzögerungszeiten oder werden aufgrund
des Phasenrauschens instabil, und wird die Wirkung des Phasenrauschens
auf die Schwankungen der verriegelten Phase verringert.