DE60315651T2 - Halbleiterspeicher - Google Patents

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Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft einen Halbleiterspeicher, der flüchtige Speicherzellen mit Kondensatoren besitzt und der eine SRAM-Schnittstelle besitzt.
  • Technologischer Hintergrund
  • In letzter Zeit wurden Dienstemöglichkeiten mobiler Geräte wie z.B. eines Mobiltelefons technisch weiterentwickelt, und die Mengen an Daten, die zu verarbeiten sind, steigen stetig. Dann sind höhere Kapazitäten für die Arbeitsspeicher erforderlich, die dementsprechend in den mobilen Geräten zu montieren sind.
  • Herkömmlich verwendeten die Arbeitsspeicher der mobilen Geräte SRAMs, welche eine einfache Systemkonfiguration erlauben. Die SRAMs sind jedoch in der Anzahl von Bauteilen zum Ausbilden jeder einzelnen Bitzelle größer als DRAMs, und sind daher für höhere Kapazitäten von Nachteil. Aus diesem Grund wurden Halbleiterspeicher entwickelt, welche als Pseudo-SRAMs bezeichnet werden, die sowohl die hohen Kapazitäten von DRAMs als auch die Nutzbarkeit von SRAMs besitzen. Die Pseudo-SRAMs besitzen DRAM-Speicherzellen und SRAM-Schnittstellen. Eine Übersicht eines Pseudo-SRAM ist beispielsweise im US-Patent Nr. 6,392,958 offenbart.
  • Da die Pseudo-SRAMs DRAM-Speicherkerne besitzen, müssen die Speicherzellen neu beschrieben werden, um einen Datencrash nach einem Lesen von Daten zu vermeiden. Infolgedessen, in einem Lesebetrieb, wenn eine Wortleitung ausgewählt wird und ein anderes Adresssignal zugeführt wird, um eine andere Wortleitung auszuwählen, wird das erneute Beschreiben nicht richtig durchgeführt, und die Daten in den Speicherzellen werden beschädigt. Das heißt, der Pseudo-SRAM funktioniert nicht richtig. Demgegenüber, da SRAM-Speicherzellen aus Haltespeichern (engl. latches) hergestellt sind, werden die Daten in den Speicherzellen nicht beschädigt werden, selbst wenn ein Lesebetrieb durch das Zuführen eines anderen Adresssignals während dem Lesebetrieb unterbrochen wird.
  • Um die vorhergehende Fehlfunktion zu vermeiden, besitzen Pseudo-SRAMS die Timingspezifikation, die solch eine Änderung des Adresssignals, um Wortleitungen während einem Lesezyklus neu auszuwählen verhindert.
  • Die Pseudo-SRAMs besitzen SRAM-Schnittstellen und sind im Grunde mit SRAMs kompatibel. Im Vergleich zu SRAMs gibt es jedoch einige Beschränkungen, wie z.B. die Timingspezifikation bezüglich der oben erwähnten Adressänderung. Somit, wenn die SRAMs, die auf Systeme montiert werden, durch die Pseudo-SRAMs ersetzt werden, erfordern die Steuerungen zum Steuern der Speicher manchmal eine Modifikation.
  • Unterdessen, wenn ein Pseudo-SRAM 16 Bits von I/O-Anschlüssen (zwei Bytes) besitzt, sind externe Anschlüsse zum Eingeben eines niedrigeren Bytesignals /LB und eines höheren Bytesignals /UB normalerweise so ausgebildet, dass Daten in Einheiten eines einzigen Bytes eingegeben/ausgegeben werden. Wenn niedrigere acht Datenbits in die Speicherzellen geschrieben oder aus den Speicherzellen gelesen werden, wird das niedrigere Bytesignal /LB freigegeben. Wenn höhere acht Datenbits in die Speicherzellen geschrieben oder aus den Speicherzellen gelesen werden, wird das obere Bytesignal /UB freigegeben. Die Produktspezifikationen für die Pseudo-SRAMs dieses Typs sind beispielsweise im Datenblatt von μPD4632312-X beschrieben, ein Pseudo-SRAM von NEC-Corporation.
  • Dennoch, während die Pseudo-SRAMs dieses Typs Daten in Einheiten von Bytes eingeben und ausgeben können, arbeiten die Speicherkerne in Antwort auf 16 Datenbits. Somit müssen beispielsweise beim alleinigen Schreiben niedrigerer 1-Bytedaten in einen Speicherkern höhere 1-Bytedaten vom Schreiben in den Speicherkern maskiert werden. Außerdem, wenn die Freigabeperioden des niedrigeren Bytesignals /LB und des höheren Bytesignals /UB teilweise überlappen, muss der Schreibbetrieb in den Speicherkern im Takt mit dem Signal eines langsameren Sperrtimings (engl. disable timing) zwischen dem niedrigeren Bytesignal /LB und dem höheren Bytesignal /UB gestartet werden.
  • Wie oben erfordern die herkömmlichen Pseudo-SRAMs einer 16-Bit-Konfiguration eine Schaltung zum Steuern der Datenmaskierung und eine Schaltung zum Steuern des Starts eines Schreibbetriebs (Schreibwarteschaltung) um des Byteschreibens willen. Dies hat die Steuerschaltungen in ihrer Baugröße vergrößert, was das Problem einer größeren Chipgröße hervorruft. Außerdem verringert die komplizierte Schreibsteuerung zum Zeitpunkt des Byteschreibens die Timingspanne.
  • Das Folgende sind Dokumente aus dem Stand der Technik in Bezug auf die vorliegende Erfindung.
  • (Patent)
    • (1) US-Patent Nr. 6,392,958
  • (nicht patentiert)
    • (1) μPD4632312-X, NEC Datenblatt, NEC Corporation
  • US 2002/0067648 offenbart eine asynchrone SRAM-kompatible Speichervorrichtung; US 2002/0159318 offenbart eine Halbleiterspeichervorrichtung mit einer einfachen Auffrischsteuerung; EP 1 235 228 offenbart einen Halbleiterspeicher.
  • Offenbarung der Erfindung
  • Es ist eine Aufgabe der vorliegenden Erfindung eine SRAM-Kompatibilität und eine Nutzbarkeit eines Halbleiterspeichers zu verbessern, der sowohl eine hohe Kapazität eines DRAM als auch die Schnittstelle eines SRAM besitzt. Insbesondere ist es eine Aufgabe Daten, die in den Spei cherzellen gespeichert sind, aufgrund einer Änderung des Adresssignals vor einem Crash zu bewahren.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist den Schreibbetrieb von Pseudo-SRAMs, die unabhängig von einander eine Mehrzahl von Datengruppen in ihren Speicherkern schreiben können, mit einer einfachen Steuerschaltung zu steuern.
  • Die Erfindung ist durch Anspruch 1 definiert.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung misst ein Timer eine vorbestimmte Zeit vom Empfang eines externen Zugriffssignals an und gibt ein Zugriffsanforderungssignal aus, nachdem die vorbestimmte Zeit abgelaufen ist. Das externe Zugriffssignal veranlasst einen Speicherkern, eine Leseoperation auszuführen, und das Zugriffsanforderungssignal veranlasst den Speicherkern zu arbeiten. Die vorbestimmte Zeit ist eingestellt, um länger zu sein als eine Kernbetriebszeit für den Speicherkern, um eine einzelne Operation durchzuführen. Der Speicherkern führt somit keine Operation aus, wenn das externe Zugriffssignal in einer Zeit variiert, die kürzer ist als die vorbestimmte Zeit. Infolgedessen ist es möglich, den Speicherkern vor einer Fehlfunktion und Daten, die darin gespeichert sind, vor einem Crash zu bewahren, selbst wenn externe Zugriffssignale in Intervallen zugeführt werden, in welchen der Speicherkern nicht in der Lage ist, richtig zu arbeiten.
  • Gemäß einem Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung gibt eine Flankenerkennungsschaltung ein Signal für einen erkannten Übergang aus, wenn sie eine Übergangsflanke des externen Zugriffssignals erkennt. Der Timer beginnt ein Messen der vorbestimmten Zeit in Antwort auf das Signal für einen erkannten Übergang. Es ist daher möglich, eine Änderung des externen Zu griffssignals zuverlässig zu erkennen und den Betrieb des Timers zu beginnen.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung erzeugt eine Rücksetzschaltung ein Rücksetzsignal zum Zurücksetzen des Timers, synchron mit dem Signal für einen erkannten Übergang. Eine Einstellschaltung erzeugt ein Einstellsignal zum Starten des Timers, synchron mit dem Signal für einen erkannten Übergang, mit einer Verzögerung von der Erzeugung des Rücksetzsignals. Da der Timer durch das Rücksetzsignal sicher zurückgesetzt wird bevor er gestartet wird, ist es möglich, die vorbestimmte Zeit immer korrekt zu messen.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung erzeugt die Rücksetzschaltung das Rücksetzsignal in Antwort auf die Zugriffsanforderungssignalausgabe aus dem Timer. Alternativ gibt die Rücksetzschaltung das Rücksetzsignal aus, während ein Chipfreigabesignal als das externe Zugriffssignal inaktiv ist. Alternativ gibt die Rücksetzschaltung das Rücksetzsignal aus, während das externe Zugriffssignal zum Veranlassen des Speicherkerns, eine Schreiboperation durchzuführen, zugeführt wird. Da der Timer zurückgesetzt wird, wenn der Timer nicht arbeiten muss, wird der Timer zuverlässig vor einer Fehlfunktion bewahrt.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung besitzt der Timer einen Oszillator und einen Zähler. Der Oszillator startet in Antwort auf das Signal für einen erkannten Übergang und erzeugt ein internes Taktsignal. Der Zähler misst die vorbestimmte Zeit durch Zählen der Anzahl von Pulsen des internen Taktsignals, und gibt das Zugriffsanforderungssignal nach dem Messen der vorbestimmten Zeit aus. Der Timer ist aus dem Oszillator und dem Zähler in Kombination herge stellt, so dass die vorbestimmte Zeit mit einem hohen Genauigkeitsgrad einfach gemessen werden kann.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung gibt eine Auffrischanforderungsschaltung periodisch eine Auffrischanforderung zum Auffrischen der Speicherzelle aus. Eine Auffrischhalteschaltung hält die Auffrischanforderung. Eine Auffrischmaskierungsschaltung gibt die Auffrischanforderung, die in der Auffrischhalteschaltung gehalten wird, als ein Auffrischstartsignal aus, während der Speicherkern nicht in Betrieb ist oder der Zähler die vorbestimmte Zeit nicht misst. Außerdem sperrt die Auffrischmaskierungsschaltung die Ausgabe des Auffrischstartsignals, während der Speicherkern in Betrieb ist oder der Zähler die vorbestimmte Zeit misst. Das heißt, die Auffrischmaskierungsschaltung fungiert als eine Arbiterschaltung, um einen Vorrang zwischen der Auffrischoperation und einer Zugriffsoperation zu bestimmen. Dies ermöglicht es, einen Konflikt zwischen der Auffrischoperation und der Zugriffsoperation zu verhindern.
  • Außerdem können die Starttimings der Zugriffsoperation und der Auffrischoperation eingestellt werden, um nach der Messung der vorbestimmten Zeit zu kommen, indem der Start der Auffrischoperation während der Messung der vorbestimmten Zeit verhindert wird. Dies ermöglicht eine leichte Kontrolle über die Entscheidung zwischen der Zugriffsoperation und der Auffrischoperation, die in Antwort auf zufällig auftretende Auffrischanforderungen auftritt.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung hält eine Zugriffshalteschaltung das Zugriffsanforderungssignal. Eine Zugriffsmaskierungsschaltung gibt das Zugriffsanforderungssignal aus, welches in der Zugriffshalteschaltung als ein Zugriffsstartsignal zum Starten eines Betriebs des Speicherkerns gehalten wird, während der Speicherkern nicht in Betrieb ist. Außerdem sperrt die Zugriffsmaskierungsschaltung die Ausgabe des Zugriffsstartsignals, während der Speicherkern in Betrieb ist. Das heißt, die Zugriffsmaskierungsschaltung fungiert als eine Arbiterschaltung, um einen Vorrang zwischen der Auffrischoperation und der Zugriffsoperation zu bestimmen. Es ist daher möglich, einen Konflikt zwischen der Zugriffsoperation und der Auffrischoperation zu vermeiden, die in Antwort auf zufällig auftretende Auffrischanforderungen auftritt.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung darf ein Adresssignal als das externe Zugriffssignal nur für eine Periode gehalten werden, die kürzer ist als die vorbestimmte Zeit oder länger ist als eine Zykluszeit, die für eine einzelne Leseoperation notwendig ist. Das Adresssignal darf nicht für eine Periode gehalten werden, die länger ist als die vorbestimmte Zeit und kürzer ist als die Zykluszeit. Wenn das Adresssignal länger als die vorbestimmte Zeit und kürzer als die Zykluszeit gehalten wird, beginnt der Speicherkern zu arbeiten. Jedoch ist die Haltezeit für das Adresssignal kürzer als die Zykluszeit, so dass Ausgabedaten ungültig sein werden. Ein Einstellen der Zykluszeit, um eine Zeit zu umfassen, die für ungültige Speicherkernoperationen benötigt wird, ist eine Zeitverschwendung, da die ungültigen Speicherkernoperationen zu keinem Zugriff beitragen. Gemäß der vorliegenden Erfindung ist es möglich, ungültige Speicherkernoperationen zu verhindern, wodurch die Zykluszeit reduziert wird.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung empfängt ein Sperranschluss ein Sperrsignal, um den Timer daran zu hindern, die vorbestimmte Zeit zu messen. Eine Startsignalausgabeschaltung gibt das Zugriffsanforderungssignal zwingend in Antwort auf den Empfang des externen Zugriffssignals aus, während das Sperrsignal zugeführt wird. Infolgedessen kann ein System, in welchem der Halbleiterspeicher montiert ist, beispielsweise auf den Halbleiterspeicher zugreifen, in Übereinstimmung mit der tatsächlichen Betriebsleistung des Speicherkerns.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung gibt eine Auffrischanforderungsschaltung periodisch eine Auffrischanforderung zum Auffrischen der Speicherzelle aus. Eine Auffrischhalteschaltung hält die Auffrischanforderung. Eine Auffrischmaskierungsschaltung gibt die Auffrischanforderung aus, die in der Auffrischhalteschaltung als ein Auffrischstartsignal gehalten wird, während das Sperrsignal nicht zugeführt wird. Außerdem sperrt die Auffrischmaskierungsschaltung die Ausgabe des Auffrischstartsignals, während das Sperrsignal zugeführt wird. Ein temporäres Sperren der Auffrischoperation, welche auf die Auffrischanforderungen antwortet, die zufällig auftreten, ermöglicht es, in einer kürzesten Zeit gemäß der tatsächlichen Betriebsleistung des Speicherkerns auf den Halbleiterspeicher zuzugreifen.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung tritt eine Testmodusschaltung in einen Testmodus ein, wenn ein externer Anschluss nacheinander einen Mehrzahl von Signalen empfängt, die vorbestimmte logische Werte besitzen. Infolgedessen kann der Halbleiterspeicher leicht in den Testmodus gebracht werden, ohne einen dedizierten Testanschluss zu besitzen.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung kann eine Testdecodierschaltung beim oder nach dem Eintreten in den Testmodus einen durchzuführenden Test aus einer Mehrzahl von Tests in Übereinstimmung mit dem logischen Wert eines Signals auswählen, das in den externen Anschluss zugeführt wird.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung sperrt eine Schreibmaskierungsschaltung eine Schreiboperation in Antwort auf ein Schreibfreigabesignal, das zu dem Zeitpunkt des Eintretens in den Testmodus zugeführt wird. Dies kann eine fehlerhafte Schreiboperation zum Zeitpunkt des Eintretens in den Testmodus verhindern, welche die Daten zerstört, die in der Speicherzelle gespeichert sind.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung hindert eine erste Testschaltung den Timer im Testmodus daran, die vorbestimmte Zeit zu messen, und gibt das Zugriffsanforderungssignal zwingend in Antwort auf den Empfang des externen Zugriffssignals aus. Daher ist es leicht, den tatsächlichen Wert der Zugriffszeit auf den Speicherkern zu evaluieren.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung gibt eine zweite Testschaltung im Testmodus ein Messsignal an einen externen Anschluss aus, welches anzeigt, dass der Timer die vorbestimmte Zeit misst. Die vorbestimmte Zeit kann somit leicht gemessen werden.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung besitzt die zweite Testschaltung eine Rücksetzsperrschaltung und eine Timerausgabeschaltung. Die Rücksetzsperrschaltung hindert den Timer daran zurückgesetzt zu werden, nachdem die vorbestimmte Zeit abgelaufen ist, um die vorbestimmte Zeit wiederholt zu messen. Die Timerausgabeschaltung empfängt die Zugriffsanforderungssignale, die jede vorbestimmte Zeit ausgegeben werden, in Übereinstimmung dem Betrieb der Rücksetzsperrschaltung, welche das Messsignal in Antwort auf ein erstes Zugriffsanforderungssignal ausgibt und welche das Zugriffsanforderungssignal eine vorbestimmte Anzahl von Malen empfängt, bevor sie ein Ausgeben des Messsignals stoppt. Das Messsignal wird ausgegeben, bis eine Mehrzahl einer Anzahl von vorbestimmten Malen abgelaufen ist. Infolgedessen kann die vorbestimmte Zeit mit einem hohen Genauigkeitsgrad gemessen werden.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung erzeugt eine dritte Testschaltung im Testmodus zwingend eine Auffrischanforderung in Antwort auf das externe Zugriffssignal. Als nächstes startet die dritte Testschaltung eine Auffrischoperation gemäß der Auffrischanforderung nach Abschluss einer Leseoperation entsprechend dem externen Zugriffssignal. Des Weiteren erzeugt die dritte Testschaltung zwingend eine Anforderung für eine Leseoperation in Antwort auf die Auffrischoperation, und führt die Leseoperation durch. Im Allgemeinen tritt die schlechteste Zugriffszeit auf, wenn eine Auffrischanforderung in einer Leseoperation ausgegeben wird. Dennoch, da die Auffrischanforderung zufällig auftritt, ist es schwierig, den Halbleiterspeicher zu veranlassen, die schlechteste Zugriffsoperation durch eine externe Steuerung durchzuführen. Gemäß der vorliegenden Erfindung kann die dritte Testschaltung die schlechteste Zugriffsoperation leicht realisieren, wodurch die schlechteste Zugriffszeit gemessen wird.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung gibt eine Schreibsteuerschaltung ein erstes Schreibsignal zum Betreiben einer ersten Speichereinheit des Speicherkerns in Antwort auf ein Schreibfreigabesignal und ein erstes Datenfreigabesignal aus. Die Schreibsteuerschaltung gibt auch ein zweites Schreibsignal zum Betreiben einer zweiten Speichereinheit des Speicherkerns in Antwort auf das Schreibfreigabesignal und ein zweites Datenfreigabesignal aus.
  • Die erste Speichereinheit schreibt erste Schreibdaten in die Speicherzelle in Antwort auf das erste Schreibsi gnal. Die zweite Speichereinheit schreibt zweite Schreibdaten in die Speicherzelle in Antwort auf das zweite Schreibsignal. Die erste und die zweite Speichereinheit arbeiten unabhängig von einander in Übereinstimmung mit dem ersten beziehungsweise dem zweiten Schreibsignal. Infolgedessen, egal mit welchem Timing das Schreibfreigabesignal und das erste und das zweite Datenfreigabesignal zugeführt werden, muss die Schreibsteuerschaltung nur das erste und das zweite Schreibsignal bei einem vorbestimmten Timing in Übereinstimmung mit diesen Steuersignalen ausgeben. Mit anderen Worten muss die Schreibsteuerschaltung keine Steuerung vornehmen, wie z.B. ein Umschalten des Starttimings einer Schreiboperation in Übereinstimmung mit dem Zuführtiming der Steuersignale. Dies ermöglicht eine Reduzierung der Schaltungsgröße des Halbleiterspeichers und verbessert die Timingspanne der Schreibsteuerschaltung. Demzufolge ist es möglich, die Schreibzykluszeit zu reduzieren.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung gibt eine Eingabesteuerschaltung die ersten und die zweiten Schreibdaten an die ersten und zweite Speichereinheiten in Antwort auf die ersten beziehungsweise zweiten Schreibsignale aus. Dies schließt beispielsweise die Notwendigkeit einer Ausbildung einer Maskierungslogik auf dem Halbleiterspeicher aus, um ein Datenschreiben in die zweite Speichereinheit zu verhindern, wenn Daten in die erste Speichereinheit geschrieben werden. Demzufolge kann die Schaltungsgröße des Halbleiterspeichers reduziert werden. Da die Datenmaskierungssteuerung unnötig gemacht wird, ist es möglich, die Timingspanne der Schaltungen zu verbessern, die zu einer Schreiboperation gehören, mit einer Reduzierung der Schreibzykluszeit.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung besitzt der Halbleiterspeicher eine Subzustandsmaschine und eine Hauptzu standsmaschine. Ein Speicherkern besitzt eine Speicherzelle, die ein Auffrischen um einer Datenspeicherung willen erfordert. Eine Auffrischsteuerschaltung erzeugt einen Auffrischbefehl, um die Speicherzelle zu vorbestimmten Intervallen aufzufrischen.
  • Die Subzustandsmaschine besitzt einen betriebsbereiten Zustand, zu welchem sie einen Übergang macht, wenn kein Lesebefehl zugeführt wird, und einen Reservezustand, zu welchem sie einen Übergang von dem betriebsbereiten Zustand in Antwort auf einen Lesebefehl macht. Die Subzustandsmaschine gibt eine Auffrischerlaubnis, eine Leseerlaubnis und eine Schreiberlaubnis aus, um den Speicherkern in Übereinstimmung mit einem Auffrischbefehl, der innerhalb des Halbleiterspeichers auftritt, und einem Lesebefehl und einem Schreibbefehl zu betreiben, die jeweils von außerhalb zugeführt werden.
  • Die Hauptzustandsmaschine besitzt einen Ruhezustand, in welchem sie den Speicherkern in einen Nicht-Betrieb versetzt, einen Lesezustand, in welchem sie den Speicherkern veranlasst, eine Leseoperation durchzuführen, einen Schreibzustand, in welchem sie den Speicherkern veranlasst, eine Schreiboperation durchzuführen, und einen Auffrischzustand, in welchem sie den Speicherkern veranlasst, eine Auffrischoperation durchzuführen. Die Hauptzustandsmaschine geht gemäß der Auffrischerlaubnis vom Ruhezustand in den Auffrischzustand über, wodurch der Speicherkern veranlasst wird, eine Auffrischoperation durchzuführen. Die Hauptzustandmaschine geht gemäß der Leseerlaubnis vom Ruhezustand in den Lesezustand über, wodurch der Speicherkern veranlasst wird, eine Leseoperation durchzuführen. Die Hauptzustandsmaschine geht gemäß der Schreiberlaubnis vom Ruhezustand in den Schreibzustand über, wodurch der Speicherkern veranlasst wird, eine Schreiboperation durchzuführen.
  • Die Zustandsmaschine, welche den Betrieb des Halbleiterspeichers steuert, besteht aus der Hauptzustandsmaschine, welcher direkt den Betrieb des Speicherkerns steuert, und der Subzustandsmaschine, welche den Betrieb der internen Schaltungen gemäß den Betriebsbefehlen vom Speicherkern steuert, so dass es möglich ist, die Zustandsmaschine davor zu bewahren, dass sie eine komplexe Konfiguration besitzt. Eine Vereinfachung der einzelnen Zustandsmaschinen ermöglicht eine einfache Konfiguration der Steuerschaltungen, die in dem Halbleiterspeicher entsprechend den jeweiligen Zustandsmaschinen ausgebildet sind. Demzufolge ist es möglich, die Zeit zu reduzieren, die für das Schaltungsdesign des Halbleiterspeichers benötigt wird.
  • Im Allgemeinen wird der Speicherkern häufig gemeinsam für eine Mehrzahl von Typen von Halbleiterspeichern genutzt. Hier entsprechen die Hauptzustandsmaschinen, welche den Betrieb der Speicherkerne steuern, fast den gleichen Steuerschaltungen, weshalb vorher gestaltete Steuerschaltung auch für sie verwendet werden können. Das heißt, die Entwicklung eines neuen Halbleiterspeichers wird nur durch gestalten einer neuen Subzustandsmaschine realisiert, in Bezug auf Befehlseingabespezifikationen. Dies ermöglicht es, die Zeitdauer und Kosten für die Entwicklung des Halbleiterspeichers zu reduzieren, da eine Verifizierung nur für die Subzustandsmaschine intensiv durchgeführt werden muss. Demgegenüber, wenn die Zustandsmaschine eine integrierte Maschine ist, ist es notwendig, Abschnitte zu unterscheiden, die konvertibel sind, und Abschnitte, die neu geschaffen werden müssen, was die Zeit verlängert, die für die Verifizierung der Zustandsmaschine benötigt wird.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung gibt die Subzustandsmaschine eine Leseerlaubnis eine vorbestimmte Zeit danach aus, nachdem sie in Antwort auf den Lesebefehl in den Reservezustand übergeht und von dem Reservezustand in den betriebsbereiten Zustand übergeht. Die Hauptzustandsmaschine macht einen Übergang von dem Ruhezustand in den Lesezustand, um die Leseoperation in Antwort auf die Leseerlaubnis durchzuführen. Wenn die Subzustandsmaschine in dem Reservezustand einen neuen Lesebefehl empfängt, der auf den Lesebefehl antwortet, setzt sie den Reservezustand zurück, und macht einen Übergang in einen neuen Reservezustand, um die vorbestimmte Zeit erneut zu messen. Somit führt der Speicherkern mit den Lesebefehlen, die zu Intervallen zugeführt werden, die kürzer sind als ein vorbestimmtes Intervall, keine Operation durch. Dies verhindert dementsprechend eine Fehlfunktion des Speicherkerns, wenn Lesebefehle zu Intervallen zugeführt werden, zu welchen der Speicherkern nicht in der Lage ist, richtig zu arbeiten. Demzufolge kann der Halbleiterspeicher mit der Speicherzelle, die eine Auffrischung erfordert, mit der gleichen Timingspezifikation wie der eines statischen RAM arbeiten.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung empfängt die Subzustandsmaschine den Auffrischbefehl im Reservezustand, und gibt die Leseerlaubnis und die Auffrischerlaubnis aus, nachdem die vorbestimmte Zeit abgelaufen ist. Nach der Leseoperation in Antwort auf die Leseerlaubnis macht die Hauptzustandsmaschine einen Übergang vom Ruhezustand in den Auffrischzustand, um die Auffrischoperation in Antwort auf die Auffrischerlaubnis durchzuführen. Somit, wenn der Auffrischbefehl im Reservezustand zugeführt wird, kann die Leseoperation mit Vorrang vor der Auffrischoperation durchgeführt werden. Demzufolge ist es möglich, die Zeit von dem Zuführen des Lesebefehls bis zum Ausgeben der gelesenen Daten (Lesezugriffszeit) zu verkürzen.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung gibt die Subzu standsmaschine, wenn sie im Reservezustand den Auffrischbefehl und einen neuen Lesebefehl nacheinander empfängt, bevor die vorbestimmte Zeit abgelaufen ist, eine Auffrischerlaubnis aus, setzt den Reservezustand zurück und macht einen Übergang in einen neuen Reservezustand. Die Hauptzustandsmaschine geht vom Ruhezustand in den Auffrischzustand über, um die Auffrischoperation in Antwort auf die Auffrischerlaubnis durchzuführen. Somit, wenn der Auffrischbefehl und ein neuer Lesebefehl im Reservezustand nacheinander zugeführt werden, wird die Auffrischoperation mit Vorrang durchgeführt. Da die Auffrischoperation innerhalb der Reserveperiode durchgeführt werden kann, ist es möglich, den Auffrischzyklus von externen Systemen auszublenden. Das heißt, der Halbleiterspeicher mit der Speicherzelle, die eine Auffrischung erfordert, kann die gleiche Operation wie der eines statischen RAM durchführen.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung gibt die Subzustandsmaschine, wenn sie den Schreibbefehl im Reservezustand empfängt, bevor die vorbestimmte Zeit abgelaufen ist, eine Schreiberlaubnis aus und geht in den betriebsbereiten Zustand über. Die Hauptzustandsmaschine geht von dem Ruhezustand in den Schreibzustand über, um die Schreiboperation in Antwort auf die Schreiberlaubnis durchzuführen. Infolgedessen, während der Speicherkern im Ruhezustand ist, wird die Schreiboperation in Antwort auf den Schreibbefehl sofort durchgeführt.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung kann die Hauptzustandsmaschine einen Übergang in den Auffrischzustand, den Lesezustand und den Schreibzustand nur von dem Ruhezustand aus machen. Aus diesem Grund, wenn die Leseerlaubnis, die Auffrischerlaubnis oder die Schreiberlaubnis in irgendeinem von dem Auffrischzustand, dem Lesezustand und dem Schreib zustand ausgegeben wird, geht die Hauptzustandsmaschine in den Ruhezustand über, erst nachdem der Speicherkern seine Operation abgeschlossen hat, und geht dann in einen neuen Zustand über.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung bleibt die Subzustandsmaschine, wenn sie den Auffrischbefehl in dem betriebsbereiten Zustand empfängt, in dem betriebsbereiten Zustand und gibt eine Auffrischerlaubnis aus. Die Hauptzustandsmaschine macht einen Übergang von dem Ruhezustand in den Auffrischzustand, um die Auffrischoperation in Antwort auf die Auffrischerlaubnis durchzuführen. Somit, während der Speicherkern in dem Ruhezustand ist, wird die Auffrischoperation, in Antwort auf den Auffrischbefehl sofort durchgeführt.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung gibt die Subzustandsmaschine, wenn sie den Auffrischbefehl und einen Stand-by-Befehl in dem Reservezustand nacheinander empfängt, eine Auffrischerlaubnis aus und macht einen Übergang von dem Reservezustand in den betriebsbereiten Zustand. Die Hauptzustandsmaschine macht einen Übergang von dem Ruhezustand in den Auffrischzustand, um die Auffrischoperation in Antwort auf die Auffrischerlaubnis durchzuführen. Somit, wenn der Auffrischbefehl und der Stand-by-Befehl in dem Reservezustand zugeführt werden, wird die Auffrischoperation mit Vorrang durchgeführt. In dem betriebsbereiten Zustand wird die Leseoperation entsprechend dem Lesebefehl gestartet, nachdem die vorbestimmte Zeit abgelaufen ist. Ein Starten der Auffrischoperation in dem betriebsbereiten Zustand macht es möglich den Auffrischzyklus von externen Systemen auszublenden.
  • Die Schreiboperation erfordert die Spezifikation bis zu dem Empfangstiming der Schreibdaten (Timingspezifikation des Halbleiterspeichers). Unterdessen kann die Zeit von dem Empfang der Schreibdaten bis zu dem Start der Schreiboperation gemäß dem internen Zustand des Halbleiterspeichers eingestellt werden. Somit kann die Schreiboperation entsprechend dem Schreibbefehl, der während einer Auffrischoperation zugeführt wird, nach der Auffrischoperation durchgeführt werden.
  • Gemäß einem weiteren Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung bleibt die Subzustandsmaschine, wenn sie den Schreibbefehl in dem betriebsbereiten Zustand empfängt, in dem betriebsbereiten Zustand und gibt eine Schreiberlaubnis aus. Die Hauptzustandsmaschine macht einen Übergang von dem Ruhezustand in den Schreibzustand, um die Schreiboperation in Antwort auf die Schreiberlaubnis durchzuführen. Infolgedessen, während der Speicherkern im Ruhezustand ist, wird die Schreiboperation sofort durchgeführt, in Antwort auf den Schreibbefehl.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist ein Blockdiagramm, welches ein erstes Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung zeigt;
  • 2 ist ein Schaltungsdiagramm, welches die Details der Eingabeschaltung der 1 zeigt;
  • 3 ist ein Schaltungsdiagramm, welches die Details der Flankenerkennungsschaltung der 1 zeigt;
  • 4 ist ein Schaltungsdiagramm, welches die Details der Adresshalteschaltung der 1 zeigt;
  • 5 ist ein Schaltungsdiagramm, welches die Details der Rücksetzschaltung und der Einstellschaltung der 1 zeigt;
  • 6 ist ein Schaltungsdiagramm, welches die Details des Timers der 1 zeigt;
  • 7 ist ein Schaltungsdiagramm, welches die Details der Auffrischsteuerschaltung der 1 zeigt;
  • 8 ist ein Schaltungsdiagramm, welches die Details der aktiven Steuerschaltung der 1 zeigt;
  • 9 ist ein Schaltungsdiagramm, welches die Details der Kernbetriebssteuerschaltung der 1 zeigt;
  • 10 ist ein Schaltungsdiagramm, welches die Details der Testmodusschaltung der 1 zeigt;
  • 11 ist ein Schaltungsdiagramm, welches die Details der Testmodusschaltung der 1 zeigt;
  • 12 ist ein Schaltungsdiagramm, welches die Details der Testmodusschaltung der 1 zeigt;
  • 13 ist ein Ablaufdiagramm, welches den Grundbetrieb der vorliegenden Erfindung zeigt;
  • 14 ist ein Ablaufdiagramm, welches den Betrieb des Timers in der Leseoperation zeigt;
  • 15 ist ein Ablaufdiagramm, welches den Betrieb des Speicherkerns in der Leseoperation zeigt;
  • 16 ist ein Ablaufdiagramm, welches die Leseoperation in dem Fall zeigt, in dem die Zykluszeit erfüllt ist;
  • 17 ist ein Ablaufdiagramm, welches eine Übersicht der Schreiboperation zeigt;
  • 18 ist ein Ablaufdiagramm, welches eine Übersicht der Auffrischoperation zeigt;
  • 19 ist ein Ablaufdiagramm, welches ein Beispiel für ein Auftreten der Auffrischanforderung während der Haltezeit in der Leseoperation zeigt;
  • 20 ist ein Ablaufdiagramm, welches ein weiteres Beispiel für ein Auftreten der Auffrischanforderung während der Haltezeit zeigt;
  • 21 ist ein Ablaufdiagramm, welches ein weiteres Beispiel für ein Auftreten der Auffrischanforderung während der Haltezeit zeigt;
  • 22 ist ein Ablaufdiagramm, welches ein Beispiel für ein Auftreten der Auffrischanforderung kurz vor der ansteigenden Flanke des /WE-Signals in der Schreiboperation zeigt;
  • 23 ist ein Ablaufdiagramm, welches ein Beispiel für ein Auftreten der Auffrischanforderung kurz nach der ansteigenden Flanke des /WE-Signals in der Schreiboperation zeigt;
  • 24 ist ein Ablaufdiagramm, welches ein Beispiel für ein sequenzielles Durchführen der Leseoperation, Schreiboperation und Leseoperation zeigt, welche die Haltezeit erfüllen;
  • 25 ist ein Ablaufdiagramm, welches ein Verfahren zum Umschalten des FCRAM vom normalen Betriebsmodus in den Testmodus zeigt;
  • 26 ist ein Ablaufdiagramm, welches eine Übersicht des Tests TES64 zeigt;
  • 27 ist ein Ablaufdiagramm, welches eine Übersicht des Tests TES65 zeigt;
  • 28 ist ein Ablaufdiagramm, welches eine Übersicht des Tests TES03 zeigt;
  • 29 ist ein Ablaufdiagramm, welches die schlechteste Zugriffsoperation zeigt, die in dem FCRAM tatsächlich auftritt;
  • 30 ist ein Ablaufdiagramm, welches die schlechteste Zugriffszeit zeigt, wenn die Timingspezifikation des FCRAM geändert wird;
  • 31 ist ein Blockdiagramm, welches ein zweites Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung zeigt;
  • 32 ist ein Schaltungsdiagramm, welches die Details der Rücksetzschaltung der 31 zeigt;
  • 33 ist ein Schaltungsdiagramm, welches die Details des Timers der 31 zeigt;
  • 34 ist ein Schaltungsdiagramm, welches die Details der Auffrischsteuerschaltung der 31 zeigt;
  • 35 ist ein Ablaufdiagramm, welches eine Übersicht der Leseoperation im zweiten Ausführungsbeispiel zeigt;
  • 36 ist ein Blockdiagramm, welches ein drittes Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung zeigt;
  • 37 ist ein Ablaufdiagramm, welches ein Beispiel der Schreiboperation im dritten Ausführungsbeispiel zeigt;
  • 38 ist ein Ablaufdiagramm, welches ein weiteres Beispiel der Schreiboperation im dritten Ausführungsbeispiel zeigt;
  • 39 ist ein Ablaufdiagramm, welches ein weiteres Beispiel der Schreiboperation im dritten Ausführungsbeispiel zeigt;
  • 40 ist ein Blockdiagramm, welches ein viertes Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung zeigt;
  • 41 ist ein Zustandsübergangsdiagramm des FCRAM im vierten Ausführungsbeispiel;
  • 42 ist ein Ablaufdiagramm, welches einen Betrieb des Speicherkerns in der Leseoperation zeigt;
  • 43 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem die Lesebefehle sequenziell zugeführt werden;
  • 44 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Auffrischbefehl im Reservezustand auftritt;
  • 45 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Auffrischbefehl im Reservezustand auftritt;
  • 46 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Schreibbefehl in dem Reservezustand zugeführt wird;
  • 47 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Schreibbefehl in dem Reservezustand zugeführt wird und dann der Auffrischbefehl auftritt;
  • 48 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Schreibbefehl in dem Reservezustand zugeführt wird und der Auffrischbefehl während der Schreiboperation auftritt;
  • 49 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem im Reservezustand der Schreibbefehl und der Lesebefehl, der die Haltezeit erfüllt, sequenziell zugeführt werden;
  • 50 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Schreibbefehl im Reservezustand zugeführt wird, dann der Auffrischbefehl auftritt und der Lesebefehl, der die Haltezeit erfüllt, zugeführt wird;
  • 51 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem im Reservezustand der Schreibbefehl und der Lesebefehl, der die Haltezeit erfüllt, zugeführt werden und der Auffrischbefehl während der Schreiboperation auftritt;
  • 52 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Auffrischbefehl in der Leseoperation und im Reservezustand auftritt;
  • 53 ist ein Ablaufdiagramm, welches einen weiteren Betrieb des FCRAM in dem Fall zeigt, in dem der Auffrischbefehl in der Leseoperation und im Reservezustand auftritt;
  • 54 ist ein Ablaufdiagramm, welches einen weiteren Betrieb des FCRAM in dem Fall zeigt, in dem der Auffrischbefehl in dem Reservezustand auftritt;
  • 55 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Auffrischbefehl in der Schreiboperation und in dem Reservezustand auftritt und dann der Lesebefehl, der die Haltezeit erfüllt, zugeführt wird;
  • 56 ist ein Blockdiagramm, welches ein fünftes Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung zeigt;
  • 57 ist ein Zustandsübergangsdiagramm des FCRAM im fünften Ausführungsbeispiel;
  • 58 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Schreibbefehl im Reservezustand zugeführt wird;
  • 59 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Auffrischbefehl (SRTZ) und der Schreibbefehl (WR0) im Reservezustand sequenziell zugeführt werden;
  • 60 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Schreibbefehl im Reservezustand zugeführt wird und der Auffrischbefehl während der Schreiboperation auftritt;
  • 61 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem im Reservezustand der Schreibbefehl und der Lesebefehl, der die Haltezeit erfüllt, sequenziell zugeführt werden;
  • 62 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Auffrischbefehl im Reservezustand auftritt, dann der Schreibbefehl zugeführt wird und der Lesebefehl, der die Haltezeit erfüllt, zugeführt wird;
  • 63 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem im Reservezustand der Schreibbefehl und der Lesebefehl, der die Haltezeit erfüllt, zugeführt werden und der Auffrischbefehl während der Schreiboperation auftritt; und
  • 64 ist ein Ablaufdiagramm, welches einen Betrieb des FCRAM in dem Fall zeigt, in dem der Auffrischbefehl, der die Haltezeit erfüllt, im Reservezustand auftritt und dann der Schreibbefehl zugeführt wird.
  • Bester Modus zum Ausführen der Erfindung
  • Nachfolgend werden Ausführungsbeispiele der Erfindung mit Bezugnahme auf die Zeichnungen beschrieben werden.
  • 1 zeigt ein erstes Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung. In den Zeichnungen repräsentiert jede dicke Linie eine Signalleitung, die aus einer Mehrzahl von Leitungen besteht. Doppelkreise in den Zeichnungen repräsentieren externe Anschlüsse. Signale mit einem vorangestellten "/" und Signale die mit "X" enden sind von negativer Logik. Signale die mit "Z" enden sind von positiver Logik. Signale die mit "PZ" enden werden als positive Pulssignale ausgegeben. In der folgenden Beschreibung können Signalnamen abgekürzt werden wie ein "/CE-Signal" für ein "Chipfreigabesignal /CE".
  • Dieser Halbleiterspeicher ist als ein taktasynchroner FCRAM (Fast Cycle RAM) auf einem Siliziumsubstrat ausgebildet, indem CMOS-Prozesse verwendet werden. Der FCRAM ist ein Pseudo-SRAM, der einen DRAM-Speicherkern und eine SRAM-Schnittstelle besitzt.
  • Der FCRAM besitzt einen Eingabeschaltung 10, eine Flankenerkennungsschaltung 12, eine Adresshalteschaltung 14, eine Rücksetzschaltung 16, eine Einstellschaltung 18, einen Timer 20, eine Auffrischsteuerschaltung 22, eine aktive Steuerschaltung 24, eine Kernbetriebssteuerschaltung 26, einen Speicherkern 28, eine Eingabe-/Ausgabe-Steuerschaltung 30, eine Eingabe-/Ausgabe-Schaltung 32 und eine Testmodusschaltung 34. 1 zeigt wesentliche Signale alleine. Die Signale, welche in die einzelnen Schaltungsblöcke eingegeben und daraus ausgegeben werden, werden in 2 und später genau beschrieben werden.
  • Die Eingabeschaltung 10 empfängt ein Chipaktivierungssignal /CE, ein Adresssignal AD, ein Schreibfreigabesignal /WE, ein Ausgabefreigabesignal /OE, ein niedrigeres Bytesignal /LB und ein höheres Bytesignal /UB, welche von externen Anschlüssen zugeführt werden. Gemäß den empfangenen Signalen gibt die Eingabeschaltung 10 ein internes Chipfreigabesignal CEX, ein internes Adresssignal ADZ, ein Testadresssignal TAZ, ein Lesesignal RDZ, ein Schreibsignal WTZ, in internes Ausgabefreigabesignal OEX und so weiter aus. Das Chipfreigabesignal /CE, das Adresssignal AD und das Schreibfreigabesignal /WE sind externe Zugriffssignale zum Veranlassen des Speicherkerns 28, eine Leseoperation oder eine Schreiboperation durchzuführen. Es sollte beachtet werden, dass die vorliegende Erfindung auf einen FCRAM angewendet werden kann, der mit zwei Chipfreigabesignalen /CE1 und CE2 versorgt wird.
  • Die Flankenerkennungsschaltung 12 gibt ein Adressübergangssignal ATDPZ (Signal für einen erkannten Übergang) aus, wenn sie eine Übergangsflanke des internen Adresssignals ADZ oder des internen Chipfreigabesignals CEX erkennt.
  • Die Adresshalteschaltung 14 hält (engl. latches) das interne Adresssignal ADZ und ein Auffrischadresssignal RFAZ, das durch einen Auffrischadresszähler in der Auffrischsteuerschaltung 22 erzeugt wird, und gibt eines der beiden gehaltenen Signale als ein gehaltenes Adresssignal RAX aus.
  • Die Rücksetzschaltung 16 gibt ein Timereinstellsignal HTSZ in Antwort auf das Adressübergangssignal ATDPZ aus. In einer Leseoperation gibt die Rücksetzschaltung 16 ein Timerrücksetzsignal HTRPZ in Antwort auf das Adressübergangssignal ATDPZ oder ein Halteendsignal HTPZ von dem Timer 20 aus. In einer Schreiboperation ist das Timerrücksetzsignal HTRPZ auf einen hohen Pegel festgesetzt. Die Einstellschaltung 18 gibt ein Timereinstellsignal HTSPZ in Antwort auf das Timereinstellsignal HTSZ aus.
  • Der Timer 20 initialisiert sein Inneres, wenn er das Timerrücksetzsignal HTRPZ empfängt, und startet einen Betrieb, wenn er das Timereinstellsignal HTSPZ empfängt. Das Timerrücksetzsignal HTRPZ ist während einer Schreiboperation auf einen hohen Pegel festgesetzt, so dass der Timer 20 keine Operation durchführt. Das Halteendsignal HTPZ zum Starten einer Leseoperation wird eine vorbestimmte Zeit nach dem Start des Betriebs des Timers 20 ausgegeben. Auf diese Art und Weise wird das Halteendsignal HTPZ eine vorbestimmte Zeit (Haltezeit) nach der Änderung des Adresssignals AD oder des Chipfreigabesignals /CE ausgegeben.
  • Die Auffrischsteuerschaltung 22 enthält einen Selbstauffrischtimer (Auffrischanforderungsschaltung) und gibt ein Auffrischanforderungssignal RREQZ und ein Auffrischstartsignal REFPZ in Übereinstimmung mit einer Auffrischanforderung (ein Selbstauffrischsignal SRTZ in 7, das später zu sehen ist) für den Selbstauffrischtimer aus, das periodisch auszugeben ist. Die Ausgabe des Auffrischstartsignals REFPZ wird während der Ausgabe eines Kernsignals COREZ, welches zeigt, dass der Speicherkern 28 in Betrieb ist, und während der Ausgabe des Halteendsignals HTPZ maskiert.
  • Die aktive Steuerschaltung 24 gibt ein Lesestartsignal RACTPZ zum Anfordern einer Leseoperation aus, wenn sie das Halteendsignal HTPZ empfängt, welches die Anforderung für den Start einer Leseoperation zeigt. Das heißt, das Halteendsignal HTPZ ist ein Zugriffsanforderungssignal zum Betreiben des Speicherkerns 28. Die aktive Steuerschaltung 24 gibt auch ein Schreibstartsignal WACTPZ aus, wenn sie das Schreibsignal WTZ empfängt, welches die Anforderung für den Start einer Schreiboperation zeigt. Die Ausgabe des RACTPZ-Signals und des WACTPZ-Signals wird während der Ausgabe des Kernsignals COREZ, welches zeigt, dass der Speicherkern 28 in Betrieb ist, und des Auffrischanforderungssignals RREQZ maskiert.
  • Die Kernbetriebssteuerschaltung 26 gibt das Kernsignal COREZ und ein Kernbetriebssignal RASZ aus, wenn sie irgendeines von dem RACTPZ-Signal, dem WACTPZ-Signal und dem REFPZ-Signal empfängt. Die Aktivierungsperiode des Kernsignals COREZ zeigt, dass der Speicherkern 28 in Betrieb ist. Die Kernbetriebssteuerschaltung 26 gibt ein Lesesignal READZ und ein Schreibsignal WRITZ in Antwort auf das RACTPZ-Signal beziehungsweise das WACTPZ-Signal aus.
  • Der Speicherkern 28 besitzt eine Mehrzahl flüchtiger Speicherzellen MC, die in einer Matrix angeordnet sind, eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Bitleitungen BL, die mit den Speicherzellen MC verbunden sind, und eine Mehrzahl von Abtastverstärkern SA, die mit den Bitleitungen BL verbunden sind. Die Speicherzellen MC sind die gleichen wie typische DRAM-Speicherzellen, wobei jede einen Kondensator zum Speichern von Daten in der Form einer Ladung und einen Transfertransistor, der zwischen diesem Kondensator und einer Bitleitung BL angeordnet ist, besitzt. Der Gateanschluss des Transfertransistors ist mit einer Wortleitung WL verbunden.
  • Der Speicherkern 28 startet einen Betrieb in Antwort auf das Kernbetriebssignal RASZ und wählt eine Wortleitung WL gemäß dem gehaltenen Adresssignal RAX aus. Durch das Auswählen der Wortleitung WL wird irgendeine von einer Le seoperation, einer Schreiboperation und einer Auffrischoperation durchgeführt. Insbesondere führt der Speicherkern 28 eine Leseoperation durch, wenn er das RASZ-Signal und das READZ-Signal empfängt, führt eine Schreiboperation durch, wenn er das RASZ-Signal und das WRITEZ-Signal empfängt, und führt eine Auffrischoperation durch, wenn er das RASZ-Signal alleine empfängt (das READZ-Signal und das WRITEZ-Signal werden inaktiviert). Nach irgendeiner der Leseoperation, der Schreiboperation und der Auffrischoperation führt der Speicherkern 28 eine Vorladungsoperation zum Zurücksetzen der Bitleitungen BL auf eine vorbestimmte Spannung durch. Die Vorladungsoperation wird automatisch ausgeführt, ohne einen externen Befehl zu empfangen.
  • Die Eingabe-/Ausgabe-Steuerschaltung 30 überträgt in einer Leseoperation gelesene Daten vom Speicherkern 28 zur Eingabe-/Ausgabe-Schaltung 32. In einer Schreiboperation überträgt die Eingabe-/Ausgabe-Steuerschaltung 30 Schreibdaten, welche durch die Eingabe-/Ausgabe-Schaltung 32 von außen in den Speicherkern 28 zugeführt werden.
  • Die Eingabe-/Ausgabe-Schaltung 32 empfängt Schreibdaten durch den externen Anschluss und gibt gelesene Daten an den externen Anschluss aus. Die Eingabe-/Ausgabe-Schaltung 32 gibt auch ein Haltemesssignal HTMZ von der Testmodusschaltung 34 an das letzte signifikante Bit des Datenanschlusses DQ aus.
  • Die Testmodusschaltung 34 bringt den FCRAM in einen Testmodus in Übereinstimmung mit den Signalen, welche durch die externen Anschlüsse und die Eingangsschaltung 10 zugeführt werden, und gibt ein Teststeuersignal TESZ (wie z.B. TES64Z, TES65Z und TES03Z, die später beschrieben werden) zum Durchführen eines internen Tests aus. Durch Eintreten in den Testmodus (Test TES65) zum Messen eines Haltezyklus, fungiert die Testmodusschaltung 34 als eine zweite Testschaltung zum Ausgeben des Haltemesssignals HTMZ, welches zeigt, dass der Timer 20 die Haltezeit misst, an den Datenanschluss DQ.
  • 2 zeigt die Details der Eingabeschaltung 10, die in 1 gezeigt ist. Blocks die mit gestrichelten Linien (wie z.B. 10d) gezeigt sind, sind in einer Mehrzahl ausgebildet. Die Eingabeschaltung 10 besitzt einen CE-Puffer 10a, einen OE-Puffer 10b, einen WE-Puffer 10c und einen Adresspuffer 10d zum Empfangen des /CE-Signals, des /OE-Signals, des /WE-Signals beziehungsweise des Adresssignals AD.
  • Der CE-Puffer 10a gibt das /CE-Signal als das CEX-Signal aus. Da der CE-Puffer 10a nicht durch irgendein anderes Signal ausgeblendet ist, variiert das CEX-Signal direkt mit der Änderung des /CE-Signals. Der OE-Puffer 10b arbeitet, wenn das CEX-Signal auf einem niedrigen Pegel ist, und gibt das /OE-Signal als das OEX-Signal aus.
  • Der WE-Puffer 10c arbeitet, wenn das CEX-Signal auf einem niedrigen Pegel ist, und gibt das WTZ-Signal oder das RDZ-Signal aus. Das WTZ-Signal (ein positives Pulssignal mit einer Periode mit hohem Pegel) wird synchron mit dem /WE-Signal (ein negatives Pulssignal mit einer Periode mit niedrigem Pegel) ausgegeben, wenn das /WE-Signal in einer Schreiboperation zugeführt wird. In einer Leseoperation wird das RDZ-Signal auf einem hohen Pegel gemäß dem /WE-Signal mit hohem Pegel beibehalten. Die DELAY1 des WE-Puffers 10c repräsentiert eine Verzögerungsschaltung. Die Verzögerungsschaltung DELAY1 bewahrt das WTZ-Signal davor, aufgrund von Rauschen des /WE-Signals ausgegeben zu werden. Insbesondere wird der WE-Puffer 10c das WTZ-Signal nicht erzeugen, wenn er das /WE-Signal empfängt, das eine Pulsbreite besitzt, die schmäler oder gleich der Verzögerungszeit der Verzögerungsschaltung DELAY1 ist. Im Übrigen werden in dem nachfolgenden Diagramm Verzögerungsschaltungen als DELAYn (n: Ganzzahl) gekennzeichnet werden.
  • Der Adresspuffer 10d besitzt einen Haltespeicher 10e (engl. latch), einen getakteten Inverter 10f, einen Haltespeicher 10g und eine Gateschaltung 10h. Der Haltespeicher 10e empfängt das Adresssignal AD, wenn das CEX-Signal auf einem niedrigen Pegel ist, und hält das AD-Signal, wenn das CEX-Signal auf einem hohen Pegel ist. Der getaktete Inverter 10f schaltet an, wenn das WTZ-Signal auf einem niedrigen Pegel ist, wodurch das AD-Signal zum Haltespeicher 10g übertragen wird. Das heißt, der getaktete Inverter 10f schaltet während der Periode an, wenn das Schreibfreigabesignal /WE auf einem hohen Pegel ist. Das AD-Signal, das zum Haltespeicher 10g übertragen wird, wird als das Adresssignal ADZ ausgegeben. Der Haltespeicher 10g hält das Adresssignal AD synchron mit der ansteigenden Flanke des WTZ-Signals. Das heißt, der Haltespeicher 10g hält das Adresssignal AD nur in einer Schreiboperation. Die Gateschaltung 10h gibt das AD-Signal als das Testadresssignal TAZ aus, wenn das WTZ-Signal auf einem hohen Pegel ist. Das Testadresssignal TAZ wird an die Testmodusschaltung 34 ausgegeben und als ein Adresssignal zur Verwendung beim Eintreten in den Testmodus, Auswählen eines Tests, der im Testmodus durchzuführen ist, und Verlassen des Testmodus (Eintreten in einen normalen Betriebsmodus) verwendet.
  • 3 zeigt die Details der Flankenerkennungsschaltung 12, die in 1 gezeigt ist.
  • Die Flankenerkennungsschaltung 12 besitzt einen Flankenerkennungsabschnitt 12a des ADZ-Signals, einen Flankenerkennungsabschnitt 12b des CEX-Signals und eine OR-Schaltung 12c. Der Flankenerkennungsabschnitt 12a besitzt einen getakteten Inverter 12b zum Erkennen der ansteigenden Flanke des ADZ-Signals, und einen getakteten Inverter 12e zum Erkennen der abfallenden Flanke des ADZ-Signals. Der Flankenerkennungsabschnitt 12a gibt ein Adressübergangssignal ATDZ (ATD00Z, ATD01Z, ...: positiver Puls) aus, wenn er die ansteigende Flanke und die abfallende Flanke des ADZ-Signals erkennt.
  • Der Flankenerkennungsabschnitt 12b gibt ein Chipfreigabeübergangssignal CTDAZ synchron mit der abfallenden Flanke des CEX-Signals aus. Der Flankenerkennungsabschnitt 12b gibt auch ein internes Chipfreigabesignal CTDRZ aus, welches die gleiche Logik wie jene des CEX-Signals besitzt. Das CTDRZ-Signal wird als ein Rücksetzsignal des Timers 20 verwendet.
  • Die OR-Schaltung 12c gibt irgendeines der Mehrzahl von Bits des Adressübergangssignals ATDZ und des Chipfreigabeübergangssignals CTDAZ als das Adressübergangssignal ATDPZ aus. In dem Diagramm empfängt die OR-Schaltung 12c fünf Bits des Adressübergangssignals ATDZ, wohingegen es tatsächlich die gleiche Anzahl von Bits des Adressübergangssignals ATDZ wie die des externen Adressanschlusses empfängt.
  • 4 zeigt die Details der Adresshalteschaltung 14, die in 1 gezeigt ist.
  • Die Adresshalteschaltung 14 besitzt Halteabschnitte 14a, 14b, 14c, 14d und 14e, und einen Schalter 14f. Der Halteabschnitt 14a empfängt das RFAZ-Signal während der Periode mit hohem Pegel des Selbstauffrischsignals SRTZ, welches periodisch von dem Selbstauffrischtimer der Auffrischsteuerschaltung 22 ausgegeben wird, und hält das RFAZ-Signal synchron mit der abfallenden Flanke des SRTZ-Signals. Das gehaltene RFAZ-Signal wird synchron mit dem Auffrischstartsignal REFPZ zum Starten einer Auffrischoperation ausgegeben. Die Schaltungen zum Erzeugen des SRTZ-Signals und des REFPZ-Signals werden in 7 beschrieben werden, welche später zu sehen ist.
  • Der Halteabschnitt 14b ist die gleiche Schaltung wie der Halteabschnitt 14a. Der Halteabschnitt 14b empfängt eine Leseadresse (ADZ-Signal) während der Periode mit hohem Pegel des Timereinstellsignals HTSPZ oder des Teststeuersignals TEST64Z, und hält die Leseadresse synchron mit der abfallenden Flanke des HTSPZ-Signals oder des TEST64Z-Signals. Das heißt, der Halteabschnitt 14b wird keinerlei Halteoperation durchführen, wenn das HTSPZ-Signal oder das TEST64Z auf einem hohen Pegel ist. Die gehaltene Leseadresse wird synchron mit einem RACTZ-Signal ausgegeben, welches ein Signal zum Anfordern einer Leseoperation ist.
  • Der Halteabschnitt 14c ist die gleiche Schaltung wie der Halteabschnitt 14a. Der Halteabschnitt 14c empfängt eine Schreibadresse (ADZ-Signal) während der Periode mit hohem Pegel des Schreibsignals WTZ, und hält die Schreibadresse (ADZ-Signal) synchron mit der abfallenden Flanke des WTZ-Signals (die ansteigende Flanke des /WE-Signals). Die gehaltene Schreibadresse wird synchron mit einem WACTZ-Signal ausgegeben, welches ein Signal zum Anfordern einer Schreiboperation ist.
  • Der Halteabschnitt 14d hält den Ausgabepegel des Halteabschnitts 14b oder des Halteabschnitts 14c synchron mit der abfallenden Flanke des RACTZ-Signals oder des WACTZ-Signals. Der Schalter 14f schaltet an, wenn das Lesestartsignal RACTPZ zum Starten einer Leseoperation oder das Schreibstartsignal WACTPZ zum Starten einer Schreiboperation auf einem hohen Pegel ist, wodurch der Ausgang des Halteabschnitts 14d mit dem Halteabschnitt 14e verbunden wird. Der Halteabschnitt 14e hält entweder die Ausgabe des Halteabschnitts 14a oder die Ausgabe des Halteabschnitts 14d synchron mit der abfallenden Flanke irgendeines von dem REFPZ-Signal, dem RACTPZ-Signal und dem WACTPZ-Signal. Das Adresssignal, das im Halteabschnitt 14e gehalten wird, wird als ein Zeilenadresssignal zum Auswählen der Wortleitungen WL des Speicherkerns 28 verwendet.
  • 5 zeigt die Details der Rücksetzschaltung 16 und der Einstellschaltung 18, die in 1 gezeigt sind.
  • Die Rücksetzschaltung 16 besitzt eine OR-Schaltung 16a und eine AND-Schaltung 16b. Die OR-Schaltung 16a gibt das Timerrücksetzsignal HTRPZ aus, wenn irgendeines von dem Adressübergangssignal ATDPZ, dem internen Chipfreigabesignal CTDRZ, dem Halteendsignal HTPZ und dem Schreibsignal WTZ auf einem hohen Pegel ist. Es sollte beachtet werden, dass das Halteendsignal HTPZ durch das Teststeuersignal TES65Z maskiert wird, welches auf einen hohen Pegel wechselt, wenn ein Test TES65 durchgeführt wird. Somit wird im Testmodus zum Durchführen des Tests TES65 das Timerrücksetzsignal HTRPZ nicht ausgegeben werden. Das heißt, die Rücksetzschaltung 16 fungiert auch als eine Rücksetzsperrschaltung (zweite Testschaltung), um den Timer 20 daran zu hindern, nach einem Ablaufen der Haltezeit zurückgesetzt zu werden. Hier, wie später beschrieben werden wird, gibt der Timer 20 das Halteendsignal HTPZ jedes Mal aus, wenn die Haltezeit abläuft.
  • Die AND-Schaltung 16b gibt das Adressübergangssignal ATDPZ als das Timereinstellsignal HTSZ aus, wenn ein Teststeuersignal TES64Z auf einem niedrigen Pegel ist. Die AND-Schaltung 16b fungiert als eine erste Testschaltung zum Maskieren des Adressübergangssignals ATDPZ mit dem Teststeuersignal TES64Z, welches auf einen hohen Pegel wechselt, wenn ein Test TES64 durchgeführt wird, und zum Ausgeben des Timereinstellsignals HTSZ mit niedrigem Pegel, um einen Betrieb des Timers 20 zu sperren.
  • Die Einstellschaltung 18 gibt das Timereinstellsignal HTSPZ synchron mit der abfallenden Flanke des Timerrücksetzsignals HTSZ (positiver Puls) aus. Das heißt, das Timerrücksetzsignal HTRPZ wird immer nach dem Ausgeben des Timerrücksetzsignals HTRPZ ausgegeben. Dies bewahrt den Einstellanschluss und den Rücksetzanschluss eines Flipflops 20f des Timers 20, der in 6 gezeigt ist, davor, gleichzeitig mit den Signalen versorgt zu werden. Demzufolge wird der Timer 20 vor einer Fehlfunktion bewahrt.
  • 6 zeigt die Details des Timers 20, der in 1 gezeigt ist.
  • Der Timer 20 besitzt eine Takterzeugungsschaltung 20a, drei l-Bit-Zähler 20b, 20c und 20d und eine Halteausgabeschaltung 20e. Die Takterzeugungsschaltung 20a besitzt das Flipflop 20f und einen Oszillator 20g, dessen Betrieb durch die Ausgabe des Flipflops 20f gesteuert wird. Das Flipflop 20f wird synchron mit der ansteigenden Flanke des Timereinstellsignals HTSPZ eingestellt und synchron mit der ansteigenden Flanke des Timerrücksetzsignals HTRPZ oder eines Startersignals STTZ zurückgesetzt. Der Oszillator 20g beginnt zu arbeiten, wenn das Flipflop 20f eingestellt ist, wodurch ein internes Taktsignal HTOSCZ erzeugt wird, welches eine Periode doppelt der Verzögerungszeit einer Verzögerungsschaltung DELAY6 besitzt. Außerdem stoppt der Oszillator 20g zu arbeiten, wenn das Flipflop 20f zurückgesetzt wird. Das Startersignal STTZ ist ein Signal, welches für eine vorbestimmte Periode auf einen hohen Pegel wechselt, wenn der FCRAM angeschaltet wird. Eine Logikschaltung 21g gibt ein Haltesignal HOLDZ aus, welches zeigt, dass der Oszillator 20g in Betrieb ist (die Haltezeit wird gemessen).
  • Der l-Bit-Zähler 20b ist eine typische Schaltung, und eine detaillierte Beschreibung davon wird daher ausgelassen werden. Die drei 1-Bit-Zähler 20b, 20c und 20d sind in Reihe verbunden, um einen 3-Bit-Zähler zu bilden, der die Trägersignale HTC0Z, HTC1Z beziehungsweise HTC2Z ausgibt. Die l-Bit-Zähler 20b, 20c und 20d werden beim Empfangen des Timerrücksetzsignals HTRPZ zurückgesetzt.
  • Die Halteausgabeschaltung 20e besitzt eine Erkennungsschaltung 20h und eine Auswahlvorrichtung 20i. Die Erkennungsschaltung 20h gibt ein Halteerkennungssignal HDET mit niedrigem Pegel an die Auswahlvorrichtung 20i aus, wenn sie erkennt, dass all die Trägersignale HTC0Z, HTC1Z und HTC2Z auf einen hohen Pegel gewechselt haben. Das Flipflop der Erkennungsschaltung 20h wird durch das Halteerkennungssignal HDET von selbst zurückgesetzt, so dass das Halteerkennungssignal HDET auf einen niedrigen Pegel wechselt, nachdem die Verzögerungszeit einer Verzögerungsschaltung DELAY7 abgelaufen ist. Die Auswahlvorrichtung 20i gibt das Halteendsignal HTPZ synchron mit dem Halteerkennungssignal HDET aus, wenn das Teststeuersignal TES64Z auf einem niedrigen Pegel ist (im normalen Betriebsmodus). Das heißt, die l-Bit-Zähler 20b, 20c und 20d und die Halteausgabeschaltung 20e fungieren als ein Zähler zum Messen der Haltezeit durch Zählen der Anzahl von Pulsen des internen Taktsignals HTOSCZ und Ausgeben des Halteendsignals HTPZ nach einem Ablaufen der Haltezeit. Außerdem fungiert die Auswahlvorrichtung 20i als eine erste Testschaltung zum Ausgeben des Halteendsignals HTPZ (Zugriffsanforderungssignal) zwingend synchron mit dem Adressübergangssignal ATDPZ, wenn sie das Teststeuersignal TES64Z empfängt, welches auf einen hohen Pegel wechselt, während der Test TES64 durchgeführt wird (der Testmodus, in welchem die Haltezeit nicht gemessen wird).
  • Im Übrigen kann die Verzögerungsschaltung DELAY6 der Takterzeugungsschaltung 20a aus einer variablen Verzögerungsschaltung hergestellt sein, welche Sicherungen besitzt, so dass die Verzögerungszeit der variablen Verzögerungsschaltung gemäß der Sicherungsprogrammierung geändert wird.
  • 7 zeigt die Details der Auffrischsteuerschaltung 22, die in 1 gezeigt ist.
  • Die Auffrischsteuerschaltung 22 besitzt eine Pulserzeugungsschaltung 22a und eine Auffrischstartschaltung 22b. Die Pulserzeugungsschaltung 22a gibt ein Selbstauffrischsignal SRTPZ synchron mit der ansteigenden Flanke des Selbst auffrischsignals SRTZ (Auffrischanforderungssignal) aus, welches periodisch von dem Selbstauffrischtimer ausgegeben wird.
  • Die Auffrischstartschaltung 22b besitzt eine erste Halteschaltung 22c (Auffrischhalteschaltung), eine zweite Halteschaltung 22d und eine Maskierungsschaltung 22e. Das Flipflop der ersten Halteschaltung 22c wird synchron mit der ansteigenden Flanke des Selbstauffrischsignals SRTPZ oder des Selbstauffrischsignals TSRTZ eingestellt, und wird eine vorbestimmte Zeit nach der ansteigenden Flanke des Auffrischstartsignals REFPZ zurückgesetzt. Ein Einstellen des Flipflops ändert das Auffrischanforderungssignal RREQZ auf einen hohen Pegel. Das Selbstauffrischsignal TSRTZ ist ein Auffrischanforderungssignal, das synchron mit dem Halteendsignal HTPZ während einem Test TES03 ausgegeben wird, der später beschrieben wird. Das heißt, die Auffrischstartschaltung 22b fungiert auch als eine dritte Testschaltung zum Starten einer Auffrischoperation entsprechend der Auffrischanforderung (TSRTZ-Signal), die zwingend in Antwort auf eine Leseanforderung ausgegeben wird.
  • Der Ausgang der ersten Halteschaltung 22c ist mit dem Einstellanschluss der zweiten Halteschaltung 22d durch eine Verzögerungsschaltung DELAY9 und ein NAND-Gate verbunden. Das NAND-Gate überträgt den Ausgangspegel der ersten Halteschaltung 22c an die zweite Halteschaltung 22d, wenn ein Maskierungssignal RMSKX auf einem hohen Pegel ist, und maskiert die Übertragung des Ausgangspegels der ersten Halteschaltung 22c an die zweite Halteschaltung 22d, wenn das Maskierungssignal RMSKX auf einem niedrigen Pegel ist.
  • Das Flipflop der zweiten Halteschaltung 22d wird mit der Verzögerungszeit der Verzögerungsschaltung DELAY9 eingestellt, nach dem Einstellen des Flipflops der ersten Halteschaltung 22c. Das Einstellen des Flipflops ändert das Auffrischstartsignal REFPZ zum Starten einer Auffrischope ration auf einen hohen Pegel. Das Flipflop der zweiten Halteschaltung 22d wird die Verzögerungszeit einer Verzögerungsschaltung DELAY10 nach der ansteigenden Flanke des Auffrischstartsignals REFPZ zurückgesetzt. Ein Zurücksetzten des Flipflops ändert das Auffrischanforderungssignal REFPZ auf einen niedrigen Pegel. Das heißt, die zweite Halteschaltung 22d fungiert auch als eine Pulserzeugungsschaltung.
  • Da das Einstelltiming der zweiten Halteschaltung 22d (von dem Auftreten einer Auffrischanforderung bis zum Start der Auffrischoperation) durch die Verzögerungsschaltung DELAY9 verzögert wird, wird eine Schreiboperation mit Vorrang vor der Auffrischoperation durchgeführt, wenn die Schreibanforderung und die Auffrischanforderung gleichzeitig auftreten. Das heißt, die Schreiboperation wird mit Vorrang vor der Auffrischoperation mittels der Verzögerungsschaltung DELAY9 durchgeführt. Insbesondere wird die Verzögerungszeit der Verzögerungsschaltung DELAY9 länger als oder gleich der Zeit von dem Schreibanforderungssignal WACTZ bis zur Erzeugung des Kernsignals COREZ eingestellt, wobei eine Fehlfunktion aufgrund des Konflikts zwischen der Schreiboperation und der Auffrischoperation vermieden wird.
  • Die Maskierungsschaltung 22e ändert das Maskierungssignal RMSKX auf einen niedrigen Pegel während der Periode, wenn das Halteendsignal HTPZ und das Kernsignal COREZ auf einem hohen Pegel sind. Außerdem stellt die Maskierungsschaltung 22e ihr Flipflop synchron mit der ansteigenden Flanke des Haltesignals HOLDZ ein, wenn das Auffrischanforderungssignal RREQZ auf einem niedrigen Pegel ist, und setzt das Flipflop synchron mit der abfallenden Flanke des Haltesignals HOLDZ zurück, wenn das Auffrischanforderungssignal RREQZ auf einem hohen Pegel ist. Das Einstellen und Zurücksetzen des Flipflops ändert das Maskierungssignal RMSKX auf einen niedrigen Pegel beziehungsweise auf einen hohen Pegel. Außerdem, nachdem die erste Halteschaltung 22c eine Auffrischanforderung hält (= das Auffrischanforderungssignal RREQZ wechselt auf einen hohen Pegel), wird die Aktivierung des Maskierungssignals RMSKX durch das Haltesignal HOLDZ gesperrt. Das heißt, das NAND-Gate, welches mit dem Ausgang des NDR-Gates mit drei Eingängen verbunden ist, fungiert als eine Auffrischmaskierungsschaltung zum Sperren der Ausgabe des Auffrischstartsignals REFPZ, während der Speicherkern 28 in Betrieb ist und die Haltezeit gemessen wird, und zum Freigeben der Ausgabe des Auffrischstartsignals REFPZ, wenn eine Auffrischanforderung durch die erste Halteschaltung 22c gehalten wird, während der Speicherkern 28 nicht in Betrieb ist und während die Haltezeit nicht gemessen wird.
  • 8 zeigt die Details der aktiven Steuerschaltung 24, die in 1 gezeigt ist. Die aktive Steuerschaltung 24 besitzt eine aktive Erzeugungsschaltung 24a, eine aktive Ausgabesteuerschaltung 24b und eine Schreibsteuerschaltung 24c.
  • Die aktive Erzeugungsschaltung 24a gibt das Halteendsignal HTPZ als das Leseanforderungssignal RACTZ (Zugriffsanforderungssignal) im normalen Betrieb aus, und legt das Leseanforderungssignal RACTZ auf einen niedrigen Pegel im Testmodus fest (wenn das TES65Z-Signal auf einem hohen Pegel ist). Die aktive Erzeugungsschaltung 24a gibt auch das Schreibanforderungssignal WACTZ (Zugriffsanforderungssignal) synchron mit der abfallenden Flanke des Schreibsignals WTZ aus (der ansteigenden Flanke des Schreibfreigabesignals /WE), wenn ein Schreibsperrsignal WAPCTLX auf einem niedrigen Pegel ist. Das heißt, die aktive Erzeugungsschaltung 24a fungiert als eine Schreibsteuerschaltung zum Ausgeben des Schreibanforderungssignals WACTZ synchron mit dem Ende der aktiven Periode des /WE-Signals. Das Schreibanforderungssignal WACTZ wird auf einen niedrigen Pegel festge legt, wenn das Schreibsperrsignal WAPCTLX auf einem niedrigen Pegel ist.
  • Die aktive Ausgabesteuerschaltung 24b besitzt ein Flipflop 24d (Zugriffshalteschaltung), ein NAND-Gate 24e, ein Flipflop 24f, ein Flipflop 24g und eine Gate-Schaltung 24h. Das Flipflop 24d hält irgendeines von dem Leseanforderungssignal RACTZ, dem Schreibanforderungssignal WACTZ und einem Testleseanforderungssignal TRACTZ, das im Testmodus in Antwort auf das Auffrischstartsignal REFPZ ausgegeben wird (wenn TES03Z auf einem hohen Pegel ist). Das heißt, die aktive Ausgabesteuerschaltung 24b fungiert auch als eine dritte Testschaltung zum Starten der Leseoperation entsprechend dem Testleseanforderungssignal TRACTZ, das im Testmodus in Antwort auf eine Auffrischoperation ausgegeben wird. Während in den Testmodus eingetreten wird, wird die Eingabe des Schreibanforderungssignals WACTZ in die Flipflops 24d und 24g durch den niedrigen Pegel eines Schreibsperrsignals TWAPCTLX maskiert. Das heißt, die aktive Ausgabesteuerschaltung 24b fungiert auch als eine Schreibmaskierungsschaltung, um eine Schreiboperation daran zu hindern, in Antwort auf das /WE-Signal ausgeführt zu werden, welches um das Eintreten in den Testmodus willen zugeführt wird.
  • Das NAND-Gate 24e maskiert die Übertragung des Ausgangspegels des Flipflops 24d an das Flipflop 24f, während das Kernsignal COREZ ausgegeben wird (der Speicherkern 28 ist in Betrieb) und während das Leseanforderungssignal RACTZ auf einem niedrigen Pegel ist und das Auffrischanforderungssignal RREQZ ausgegeben wird. Das heißt, das NAND-Gate 24e fungiert als eine Zugriffsmaskierungsschaltung zum Sperren der Ausgabe des Lesestartsignals RACTPZ und des Schreibstartsignals WACTPZ (Zugriffsstartsignale), wenn der Speicherkern 28 in Betrieb ist, und zum Freigeben der Ausgabe des Schreibstartsignals RACTPZ und des Schreibstartsi gnals WACTPZ, während der Speicherkern 28 nicht in Betrieb ist.
  • Das Flipflop 24f hält die Ausgabe des NAND-Gates 24e. Das Flipflop 24g gibt einen niedrigen Pegel aus, wenn das Schreibanforderungssignal WACTZ auf einem niedrigen Pegel (Leseoperation) ist, und gibt einen hohen Pegel aus, wenn das Schreibanforderungssignal WACTZ auf einem hohen Pegel (Schreiboperation) ist. Die Gateschaltung 24h gibt das Lesestartsignal RACTPZ oder das Schreibstartsignal WACTPZ in Übereinstimmung mit der Ausgabe des Flipflops 24g aus. Die Flipflops 24d, 24f und 24g werden mit so viel Verzögerung wie die Verzögerungszeit einer Verzögerungsschaltung DELAY12 zurückgesetzt, nachdem das Flipflop 24f eingestellt ist.
  • Die Schreibsteuerschaltung 24c besitzt Flipflops 24i und 24j. Das Flipflop 24i wird beim Empfangen des Schreibanforderungssignals WACTZ eingestellt und wird zurückgesetzt, wenn es ein Vorladungssignal PREDZ empfängt, während das Flipflop 24j eingestellt wird. Das Schreibsperrsignal WAPCTLX wechselt auf einen niedrigen Pegel in Antwort auf das Flipflop 24i. Das Vorladungssignal PREDZ wird ausgegeben, nachdem der Speicherkern 28 eine Vorladungsoperation abschließt.
  • Das Flipflop 24j wird eingestellt, wenn die Schreibanforderungssignale WACTZ und WACTPZ beide auf einem hohen Pegel sind, und wird beim Empfangen des Vorladungssignals PREDZ zurückgesetzt. Auf diese Art und Weise hindert die Schreibsteuerschaltung 24c das Schreibanforderungssignal WACTZ daran, dass es als das Schreibstartsignal WACTPZ ausgegeben wird, wenn das nächste Schreibfreigabesignal /WE vor der Beendigung der Schreiboperation zugeführt wird. Das heißt, eine Fehlfunktion, die auf das Rauschen des /WE-Signals zurückzuführen ist, wird vermieden.
  • 9 zeigt die Details der Kernbetriebssteuerschaltung 26, die in 1 gezeigt ist.
  • Die Kernbetriebssteuerschaltung 26 besitzt Flipflops 26a, 26b und 26c. Das Flipflop 26a wird beim Empfangen des Auffrischstartsignals REFPZ, des Lesestartsignals RACTPZ oder des Schreibstartsignals WACTPZ eingestellt, und gibt das Kernsignal COREZ aus, welches zeigt, dass der Speicherkern 28, der in 1 gezeigt ist, in Betrieb ist. Das Flipflop 26a wird beim Empfangen des Startersignals STTZ oder des Vorladungssignals PREDZ zurückgesetzt.
  • Das Flipflop 26b wird beim Empfangen des Auffrischstartsignals REFPZ, des Lesestartsignals RACTPZ oder des Schreibstartsignals WACTPZ eingestellt, und gibt das Kernbetriebssignal RASZ aus, um den Speicherkern 28 zu veranlassen, irgendeine von einer Leseoperation, einer Schreiboperation und einer Auffrischoperation durchzuführen. Das Flipflop 26b wird beim Empfangen des Startersignals STTZ oder eines Vorladungssignals PREZ, das zeigt, dass eine Vorladungsoperation durchgeführt wird, zurückgesetzt.
  • Das Flipflop 26c wird beim Empfangen des Lesestartsignals RACTPZ eingestellt und gibt das Lesesignal READZ zum Steuern einer Leseoperation innerhalb des Speicherkerns 28 aus. Das Flipflop 26c wird beim Empfangen des Auffrischstartsignals REFPZ oder des Schreibstartsignals WACTPZ zurückgesetzt.
  • 10 bis 12 zeigen die Details der Testmodusschaltung 24, die in 1 gezeigt ist. Der FCRAM des vorliegenden Ausführungsbeispiels besitzt eine Mehrzahl von Testmodi, einschließlich der drei Testmodi (TES65, TES64 und TES03), die zum Betrieb des Speicherkerns 28 gehören. In einem Test TES65 wird der Timer 20, der in 1 gezeigt ist, nicht zurückgesetzt, sondern wird zwangsweise in Betreib gehalten, um die Haltezeit zu messen. In einem Test TES64 wird der Betrieb des Timers 20 zwangsweise gesperrt, und das Halteendsignal HTPZ wird synchron mit dem Adressübergangssignal ATDPZ erzeugt. Das heißt, eine Leseoperation wird synchron mit dem Adressübergangssignal ATDPZ gestartet, wobei der Speicherkern 28 für den tatsächlichen Wert der Leseoperationszeit gemessen wird. In einem Test TES03 wird die schlechteste Zugriffszeit, welche die Zykluszeit des FCRAM bestimmt, gemessen.
  • In 10 besitzt eine Haltemessschaltung 34a, welche eine Operation während dem Test TES54 durchführt, ein 4-Bit-Schieberegister. Die Haltemessschaltung 34a ändert ein Haltemesssignal HTMZ beim erstmaligen Empfangen des Halteendsignals HTPZ auf einen hohen Pegel, und ändert das Haltemesssignal HTMZ beim vierten Empfangen des Halteendsignals HTPZ auf einen niedrigen Pegel. Infolgedessen ist die Periode mit hohem Pegel des Haltemesssignals HTMZ drei Mal der Timerzyklus. Das heißt, die Haltemessschaltung 34a fungiert als eine Timerausgabeschaltung (zweite Testschaltung) zum Ausgeben des Haltemesssignals HTMZ in Antwort auf das erste Halteendsignal HTPZ und zum Stoppen der Ausgabe des Haltemesssignals HTMZ, wenn es anschließend drei Mal das Halteendsignal HTPZ empfängt.
  • Im Test TES65 wird der Pegel des Haltemesssignals HTMZ an das letzte signifikante Bit (DQ0) des Datenanschlusses DQ ausgegeben. Es ist daher möglich, den FCRAM in den Testmodus zu bringen, indem ein LSI-Tester verwendet wird, und misst die Periode mit hohem Pegel des Datenanschlusses DQ, um die Betriebszeit des Timers 20 zu evaluieren. Wenn die Verzögerungsschaltung DELAY6, die in 6 gezeigt ist, aus einer variablen Verzögerungsschaltung mit Sicherungen hergestellt ist, kann die Haltezeit, von dann, wenn das Adressübergangssignal ATDPZ variiert, bis dann, wenn der Speicherkern 29 eine Leseoperation startet, auf einen Optimalwert eingestellt werden, indem die Verzögerungszeit der Verzögerungsschaltung DELAY6 in dem Testprozess angepasst wird, beispielsweise in Übereinstimmung mit dem tatsächlichen Wert der Zugriffszeit für jedes Herstellungslos.
  • Eine Auffrischsteuerschaltung 34b (dritte Testschaltung), welche eine Operation während dem Test TES03 durchführt, gibt das Halteendsignal HTPZ und das Auffrischstartsignal REFPZ als das Selbstauffrischsignal TSRTZ beziehungsweise das Testleseanforderungssignal TRACTZ aus. Das heißt, im Test TES03 zum Evaluieren der schlechtesten Zugriffszeit, wird eine Auffrischanforderung zwangsweise an die Auffrischsteuerschaltung 22 synchron mit dem Halteendsignal HTPZ ausgegeben, welches von dem Timer 20 ausgegeben wird, so dass eine Leseoperation zwangsweise synchron mit dem Auffrischstartsignal REFPZ angefordert wird, welches von der Auffrischsteuerschaltung 22 ausgegeben wird.
  • Eine Schreibmaskierungsschaltung 34c ändert des Schreibsperrsignal TWAPCTLX beim Eintreten in den Testmodus auf einen niedrigen Pegel (ein Eintrittssignal TMENTZ ist auf einem hohen Pegel). Der niedrige Pegel des TWPACTLX-Signals maskiert das Zuführen des Schreibanforderungssignals WACTZ in die aktive Ausgabesteuerschaltung 24b, die in 8 gezeigt ist. Dies bewahrt den Speicherkern 28 davor, eine Schreiboperation in Antwort auf das /WE-Signal zu starten, das beim Eintreten in den Testmodus variiert. Die Schreibmaskierungsschaltung 34c bringt das Schreibsperrsignal TWAPCTLX mit so viel Verzögerung wie die Verzögerungszeit einer Verzögerungsschaltung DELAY13 zurück auf einen hohen Pegel, wegen der Ausgabe des Schreibanforderungssignals WACTZ.
  • In 11 führt eine Testadressenerzeugungsschaltung 34d eine Operation durch, wenn ein Testfreigabesignal TAENZ auf einem hohen Pegel ist, wodurch vier Bits der Adresssignale TA01Z-TA04Z empfangen werden, die durch den Adressanschluss AD zugeführt werden, und Adresssignale TA01CZ-TA04CZ erzeugt werden, welche die gleiche Logik besitzen wie die der Adresssignale TA01Z-TA04Z und Adresssignale TA01CX-TA04CX, welche die invertierte Logik der Adresssignale TA01Z-TA04Z besitzen.
  • Eine Testeintrittsschaltung 34e, wie in 12 gezeigt, welche später zu sehen ist, ändert das Testfreigabesignal TAENZ auf einen hohen Pegel in Übereinstimmung mit dem höheren Bytesignal /UB (UBB0Z), dem niedrigeren Bytesignal /LB (LBB0Z), dem Chipfreigabesignal /CE (C1BZ), einem Ausgabefreigabesignal (OEBZ) und dem Schreibfreigabesignal /WE (WEBZ), und gibt ein Testeintrittssignal TMENTPX in Übereinstimmung mit den Adresssignalen TA01CZ-TA04CZ und TA01Z-TA04Z aus, welche zugeführt werden, wenn das Testfreigabesignal TAENZ auf einem hohen Pegel ist.
  • Eine Testbeendigungsschaltung 34f gibt ein Testbeendigungssignal TMEXITPZ aus, wenn sie im Testmodus eine vorbestimmte Kombination von Adresssignalen TA01Z-TA04Z empfängt (während einem Eintritt), oder wenn sie das Startersignal STTZ empfängt.
  • Eine Teststartschaltung 34g gibt ein Testsignal TESZ (wie z.B. TES03Z, TES64Z und TES65Z) zum Durchführen eines vorbestimmten Tests aus, wenn sie eine vorbestimmte Kombination von Adresssignalen TA01Z-TA04Z im Testmodus (während einem Eintritt) empfängt. Das heißt, die Teststartschaltung 34g fungiert als eine Testdecodierschaltung zum Auswählen eines vorbestimmten Tests. Wenn die Teststartschaltung 34g das Testbeendigungssignal MEXITPZ empfängt, stoppt sie das Ausgeben des Testsignals TESZ.
  • 12 zeigt die Details der Testeintrittsschaltung 34e, die in 11 gezeigt ist.
  • Die Testeintrittsschaltung 34e besitzt eine Kombinationsschaltung 34h, Adressdecoder 34i, 34j und 34k, die aktiviert werden, wenn ein Eintrittspulssignal ENTPX auf einem niedrigen Pegel ist, und Haltespeicher 34m, 34n und 34o, die in Reihe über Gateschaltungen verbunden sind und mit dem Eintrittspulssignal ENTPX arbeiten. Die Kombinationsschaltung 34h gibt das Testfreigabesignal TAENZ aus, wenn das höhere Bytesignal /UB und das niedrigere Bytesignal /LB auf einem hohen Pegel sind und das Chipfreigabesignal /CE, das Schreibfreigabesignal /WE und das Ausgabefreigabesignal /OE auf einem niedrigen Pegel sind. Das Eintrittspulssignal ENTPX wird in Antwort auf die Ausgabe des Testfreigabesignals TAENZ ausgegeben.
  • Der Adressdecoder 34i gibt einen hohen Pegel aus, wenn die Adresssignale AD1-AD4 "1111" sind. Der Adressdecoder 34j gibt einen hohen Pegel aus, wenn die Adresssignale AD1-AD4 "0111" sind. Der Adressdecoder 34k gibt einen hohen Pegel aus, wenn die Adresssignale AD1-AD4 "1011" sind. Die Adressdecoder 34i, 34j und 34k führen Halteoperationen durch, wenn das /GE-Signal getaktet ist.
  • Der Haltespeicher 34m hält den Ausgangspegel des Adressdecoders 34i. Der Haltespeicher 34n hält den Ausgangspegel des Adressdecoders 34j, wenn ein hoher Pegel in dem Haltespeicher 34m gehalten wird. Der Haltespeicher 34o hält den Ausgangspegel des Adressdecoders 34k, wenn ein hoher Pegel im Haltespeicher 34n gehalten wird. Dann, nur wenn der Haltespeicher 340 einen hohen Pegel hält, wechselt das Testeintrittssignal TMENTPX während der Periode mit hohem Pegel des Eintrittspulssignals ENTPX auf einen hohen Pegel. Der Wechsel des Testeintrittssignals TMENTPX auf einen niedrigen Pegel bringt den FCRAM vom normalen Betriebsmodus in den Testmodus. Das heißt, die Testeintrittsschaltung 34e veranlasst den FCRAM nur dann in den Testmodus einzutreten, wenn die vorbestimmten Adressen nacheinander in die Adressdecoder 34i, 34j und 34k zugeführt werden. Im Übrigen werden die Haltespeicher 34m, 34n und 34o durch das Schreibanforderungssignal WACTZ nach einem Einschalten initialisiert (das Startersignal STTX ist auf einem hohen Pegel).
  • Nachfolgend wird der Betrieb des FCRAM gemäß dem vorliegenden Ausführungsbeispiel beschrieben werden.
  • 13 zeigt einen Grundbetrieb (Leseoperation) der vorliegenden Erfindung.
  • Der Timer 20 misst einen Haltezeit HOLD, die etwas länger ist als die Zeit einer einzelnen Operation des Speicherkerns 28, der in dem Diagramm in einer Box eingeschlossen gezeigt ist. Dann, wenn die Haltezeit HOLD länger ist als die gültige Periode des Adresssignals AD und die aktive Periode des Chipfreigabesignals /CE, arbeitet der Speicherkern 28, um eine Leseoperation durchzuführen. Außerdem, wenn die gültige Periode des Adresssignals AD und die aktive Periode des Chipfreigabesignals /CE länger sind als die Zykluszeit TRC, wird der Betrieb des Speicherkerns 28 ungültig, und ungültige Daten werden an den Datenanschluss DQ ausgegeben.
  • Wenn die gültigen Perioden der Adressen A00, A01 kürzer sind als die Haltezeit HOLD (13(a)), führt der Speicherkern 28 keine Operation durch. Ungültige Daten werden an die Datenanschlüsse DQ ausgegeben, wenn das /E-Signal auf einen niedrigen Pegel (13(b)) wechselt. Da der Speicherkern 28 nicht zu arbeiten beginnen wird, wenn die gültige Periode des Adresssignals AD kürzer ist als die Haltezeit HOLD, werden die Daten in den Speicherzellen vor einem Crash bewahrt, selbst wenn das Adresssignal AD während dem Lesezyklus variiert. Die Schnittstelle des FCRAM gemäß der vorliegenden Erfindung kann auf die Schnittstelle eines SRAM abgestimmt werden, und der SRAM kann ohne Systemmodifikation leicht durch den FCRAM ersetzt werden.
  • Wenn die gültige Periode der Adresse A02 länger ist als die Haltezeit HOLD (13(c)), beginnt der Speicherkern 28 zu arbeiten (13(d)). Da die gültige Periode der Adresse A02 kürzer ist als der Zyklustyp TRC, wird jedoch die Operation des Speicherkerns 28 ungültig. Die gül tige Periode der Adresse A03 ist länger als die Haltezeit HOLD und länger als die Zykluszeit TRC (13(e)). Aus diesem Grund werden die Daten, die durch die Operation des Speicherkerns 28 gelesen werden, an den Datenanschluss DQ als gültige Daten (13(f)) ausgegeben.
  • Die Zykluszeit TRC wird basierend auf der schlechtesten Zugriffszeit bestimmt, welche durch den Test TES03 evaluiert wird. Der Wert der schlechtesten Zugriffszeit ist die Speicherkernbetriebszeit, die mit der Speicherkernbetriebszeit und der Auffrischbetriebszeit des vorhergehenden Zugriffszyklus addiert wird. Dies ist fast gleich zu drei Mal der Speicherkernbetriebszeit.
  • 14 zeigt den Betrieb des Timers 20 in der Leseoperation.
  • Anfangs gibt der Flankenerkennungsabschnitt 12b der Flankenerkennungsschaltung 12, die in 3 gezeigt ist, das Chipfreigabeübergangssignal CTDAZ synchron mit der abfallenden Flanke des /CE-Signals (14(a)) aus. Die OR-Schaltung 12c gibt das Adressübergangssignal ATDPZ in Antwort auf CTDAZ (14(b)) aus.
  • Die Rücksetzschaltung 16, die in 5 gezeigt ist, gibt das Timereinstellsignal HTSZ und das Timerrücksetzsignal HTRPZ in Antwort auf das ATDPZ-Signal (14(c)) aus. Die Einstellschaltung 18 gibt das Timereinstellsignal HTSPZ synchron mit der abfallenden Flanke des HTSZ-Signals (14(d)) aus.
  • Der Timer 20, der in 6 gezeigt ist, wird durch HTRPZ zurückgesetzt, bevor er den Betrieb des Oszillators 20g in Antwort auf das HTSPZ-Signal (14(e)) startet. Der Betrieb des Oszillators 20g betreibt die Zähler 20b, 20c und 20d, wodurch die Trägersignale HTC0Z, HTC1Z und HTC2Z ausgegeben werden (14(f)). Die Adresse A00 ändert sich bevor HTC0Z, HTC1Z und HTC2Z einen hohen Pegel erhalten (14(g)). Das heißt, da die gültige Periode des Adresssignals AD die Haltezeit HOLD nicht erfüllt, wird das Halteendsignal HTPZ nicht ausgegeben werden (14(h)). Demzufolge wird der Lesezyklus der Adresse A00 als ungültig betrachtet, und der Speicherkern 28 führt keine Operation durch.
  • In den nachfolgenden Zyklen erfüllt die gültige Periode des Adresssignals AD (A01, A02) die Haltezeit HOLD, so dass das Halteendsignal HTPZ ausgegeben wird (14(i)). Dann führt der Speicherkern 28 die Leseoperation durch.
  • 15 zeigt den Betrieb des Speicherkerns 28 in der Leseoperation. In diesem Beispiel, wie in 14, erfüllen die Adressen A00 und A03 nicht die Haltezeit HOLD, während die Adressen A01 und A02 die Haltezeit HOLD erfüllen. Eine Beschreibung der gleichen Operationen wie in 14 wird ausgelassen werden.
  • In dem Lesezyklus, in dem die Adresse A01 zugeführt wird, werden das Leseanforderungssignal RACTZ und das Lesestartsignal RACTPZ in Antwort auf das Halteendsignal HTPZ ausgegeben, das in 8 gezeigt ist (15(a)). Die Kernbetriebssteuerschaltung 26, die in 9 gezeigt ist, gibt das Kernbetriebssignal RASZ und das Kernsignal COREZ in Antwort auf das Lesestartsignal RACTPZ aus (15(b)). Der Speicherkern 28 wählt eine Wortleitung WL gemäß der Adresse A02 in Antwort auf das RASZ-Signal aus, und führt eine Leseoperation durch (15(c)). Die Periode mit hohem Pegel des RASZ-Signals zeigt die Auswahlperiode der Wortleitung WL. Die Daten, die aus den Speicherzellen zu den Bitleitungen BL gelesen werden und durch die Abtastverstärker verstärkt werden, werden zu der Eingabe-/Ausgabe-Steuerschaltung 30, die in 1 gezeigt ist, übertragen. Die Daten, die auf den Bitleitungen BL verstärkt werden, werden neu in die Speicherzellen geschrieben.
  • Die Kernbetriebssteuerschaltung 26 ändert das RASZ-Signal auf einen niedrigen Pegel in Antwort auf die Ausgabe des Vorladungssignals PREZ (15(d)). Die Wortleitung WL wird durch die Inaktivierung des RASZ-Signals inaktiviert. Die Bitleitungen BL werden in Antwort auf das Vorladungssignal PREZ auf eine vorbestimmte Spannung vorgeladen. Die Kernbetriebssteuerschaltung 26 ändert das COREZ-Signal auf einen niedrigen Pegel in Antwort auf die Ausgabe des Vorladungssignals PREDZ (15(e)). Dann schließt der Speicherkern 28 die Leseoperation ab.
  • Im Lesezyklus, in dem die Adresse A02 zugeführt wird, wird auch eine Leseoperation auf die gleiche Art und Weise wie oben beschrieben durchgeführt.
  • 16 zeigt eine Leseoperation, wenn die Zykluszeit tRC erfüllt ist. Die Operation, die zu der des Speicherkerns 28 führt, ist die gleiche wie in 15. In diesem Beispiel sind die aktive Periode des /CE-Signals und die gültige Periode des Adresssignals AD (A00) länger als die Zykluszeit tRC, und somit wird die Operation des Speicherkerns 28 gültig. Infolgedessen, nachdem die Lesedaten zur Eingabe-/Ausgabe-Schaltung 32 der 1 übertragen werden, wird das /GE-Signal abgeschwächt, um die Lesedaten an den Datenanschluss DQ auszugeben.
  • 17 zeigt eine Übersicht der Schreiboperation.
  • Das Adresssignal AD (A00) wird während der aktiven Periode des /CE-Signals (17(a)) unverändert gehalten. Das /WE-Signal wechselt während der aktiven Periode des /CE-Signals (17(b)) auf einen niedrigen Pegel. Der WE-Puffer 10c, der in 2 gezeigt ist, gibt das Schreibsignal WTZ in Antwort auf das /WE-Signal (17(c)) aus. Der Adresspuffer 10d, der in 2 gezeigt ist, hält das Adresssignal AD synchron mit der ansteigenden Flanke des WTZ-Signals. Im Anschluss daran, während der Periode mit hohem Pegel des WTZ-Signals (während der Periode mit niedrigem Pegel des /WE-Signals), schaltet der getaktete Inverter 10f des Adresspuffers 10d ab. Somit wird das Adressübergangssignal ATDPZ nicht auftreten, selbst wenn das Adresssignal AD in der Schreiboperation variiert (in der Periode, in der das /WE-Signal auf einem niedrigen Pegel ist).
  • Als nächstes werden Schreibdaten D00 synchron mit der ansteigenden Flanke des /WE-Signals (17(d)) in den Datenanschluss DQ zugeführt. Die aktive Steuerschaltung 24, die in 8 gezeigt ist, gibt das Schreibanforderungssignal WACTZ in Antwort auf die abfallende Flanke des WTZ-Signals (17(e)) aus, und gibt das Schreibstartsignal WACTPZ synchron mit dem WACTZ-Signal (17(f)) aus.
  • Die Kernbetriebssteuerschaltung 26, die in 9 gezeigt ist, gibt das Kernbetriebssignal RASZ und das Kernsignal COREZ in Antwort auf das Schreibstartsignal WACTPZ (17(g)) aus. Der Speicherkern 28 wählt eine Wortleitung WL gemäß der Adresse A02 in Antwort auf das RASZ-Signal aus, und führt eine Schreiboperation (17(h)) durch. Im Anschluss daran ändert das Kernbetriebssteuersignal 26 das RASZ-Signal auf einen niedrigen Pegel in Antwort auf die Ausgabe des Vorladungssignals PREZ (17(i)). Die Wortleitung WL wird durch die Inaktivierung des RASZ-Signals inaktiviert. Die Bitleitungen werden in Antwort auf das Vorladungssignal PREZ auf eine vorbestimmte Spannung vorgeladen. Die Kernbetriebssteuerschaltung 26 ändert das COREZ-Signal auf einen niedrigen Pegel in Antwort auf die Ausgabe des Vorladungssignals PREDZ (17(j)). Dann schließt der Speicherkern 28 die Schreiboperation ab.
  • 18 zeigt eine Übersicht der Auffrischoperation. Die Auffrischoperation wird durch das Selbstauffrischsignal SRTZ gestartet, das zu vorbestimmten Intervallen durch den Auffrischtimer ausgegeben wird, der innerhalb der Auf frischsteuerschaltung 22, die in 1 gezeigt ist, ausgebildet ist.
  • Die Auffrischsteuerschaltung 22, die in 7 gezeigt ist, gibt das Auffrischstartsignal REFPZ eine vorbestimmte Zeit nach der ansteigenden Flanke des SRTZ-Signals (18(a)) aus. Die Kernbetriebssteuerschaltung 26, die in 9 gezeigt ist, gibt das Kernbetriebssignal RASZ und das Kernsignal COREZ in Antwort auf das REFPZ-Signal (18(b)) aus. Der Speicherkern 28 wählt eine Wortleitung WL gemäß dem Auffrischadresssignal RFAZ aus, welches durch den Auffrischadresszähler in Antwort auf das RASZ-Signal erzeugt wird, und führt die Auffrischoperation REF (18(c)) durch. Im Anschluss daran, wie in der Leseoperation und der Schreiboperation, die oben beschrieben werden, werden die Vorladungssignale PREZ und PREDZ ausgegeben, um eine Vorladungsoperation (18(d)) durchzuführen, was die Auffrischoperation REF abschließt.
  • 19 zeigt ein Beispiel, in dem eine Auffrischanforderung während der Haltezeit in einer Leseoperation auftritt. Das /CE-Signal und das AD-Signal variieren, wie in der oben gesehenen 15.
  • Die Auffrischanforderung (SRTZ-Signal) tritt während der Messung der Haltezeit für das Zuführen der Adresse A00 auf (19(a)). Da die Adresse A00 nicht die Haltezeit HOLD erfüllt, wird das Leseanforderungssignal RACTZ in diesem Zyklus (19(b)) nicht ausgegeben werden. Die Auffrischsteuerschaltung 22, die in 7 gezeigt ist, gibt das Auffrischanforderungssignal RREQZ synchron mit dem SRTZ-Signal (19(c)) aus.
  • Die Auffrischsteuerschaltung 22 gibt das Auffrischanforderungssignal RREQZ während der Ausgabe des Haltesignals HOLDZ aus. Das HOLDZ-Signal wechselt auf einen niedrigen Pegel, wenn der Timer 20 durch die Änderung von der Adresse A00 auf die Adresse A01 zurückgesetzt wird. Die Auffrisch steuerschaltung 22 löst die Maskierung in Antwort auf die Inaktivierung des HOLDZ-Signals aus, und gibt das Auffrischstartsignal REFPZ (19(d)) aus. Das Auffrischanforderungssignal RREQZ wird durch die Ausgabe des Auffrischstartsignals REFPZ (19(e)) zurückgesetzt.
  • Die Kernbetriebssteuerschaltung 26, die in 9 gezeigt ist, gibt das Kernbetriebssignal RASZ und das Kernsignal COREZ in Antwort auf das REFPZ-Signal (19(f)) aus. Dann arbeitet der Speicherkern 28, um die Auffrischoperation REF (19(g)) durchzuführen. Die Haltezeit HOLD wird etwas länger eingestellt als die Betriebszeit des Speicherkerns 28. Aus diesem Grund wird die Auffrischoperation REF sicher während der Messung der Haltezeit HOLD der Adresse A01 abgeschlossen. Die Operationen des Speicherkerns für die Adressen A01 und A02 werden somit mit dem gleichen Timing wie in 15 durchgeführt.
  • 20 zeigt ein Beispiel, in dem eine Auffrischanforderung während der Haltezeit in einer Leseoperation auftritt, welche die Haltezeit HOLD erfüllt.
  • Die Auffrischsteuerschaltung 22 gibt das Auffrischanforderungssignal RREQZ synchron mit dem SRTZ-Signal (20(a)) aus. Die Auffrischsteuerschaltung 22 maskiert die Ausgabe des Auffrischstartsignals REFPZ während der Ausgabe des Haltesignals HOLDZ. Da die Adresse A00 die Haltezeit HOLD erfüllt, gibt der Timer 20 das Halteendsignal HTPZ (nicht gezeigt) aus. Die aktive Steuerschaltung 24, die in 8 gezeigt ist, gibt das Leseanforderungssignal RACTZ in Antwort auf das Halteendsignal HTSPZ (20(b)) aus. Das NAND-Gate 24e der aktiven Steuerschaltung 24 wird in Antwort auf den hohen Pegel des RACTZ-Signals aktiviert. Die Leseanforderung (RACTZ-Signal), die im Flipflop 24 gehalten wird, wird an das Flipflop 24f übertragen, und das Lesestartsignal RACTPZ wird ausgegeben (20(c)).
  • Die Kernbetriebssteuerschaltung 26, die in 9 gezeigt ist, gibt das Kernbetriebssignal RASZ und das Kernsignal COREZ in Antwort auf das Lesestartsignal RACTPZ 20(d)) aus. Das heißt, in diesem Beispiel wird die Leseoperation entsprechend der Adresse A00 vor der Auffrischoperation REF (20(e)) durchgeführt. Während der Leseoperation entsprechend der Adresse A00 wird die nächste Adresse A01 zugeführt, und der Timer 20 startet, um die Haltezeit HOLD (20(f)) zu messen.
  • Das Kernsignal COREZ wechselt auf eine niedrigen Pegel zur gleichen Zeit mit dem Abschluss der Leseoperation 20(g)). Die Auffrischsteuerschaltung 22 löst die Maskierung in Antwort auf die Inaktivierung des CORE-Signals aus, und gibt das Auffrischstartsignal REFPZ (20(h)) aus. Die Auffrischoperation REF wird in Antwort auf die Ausgabe des Auffrischstartsignals REFPZ (20(i)) durchgeführt.
  • Die Messung der Haltezeit HOLD wird während dem Ausführen der Auffrischoperation REF abgeschlossen, und das Leseanforderungssignal RACTZ wird ausgegeben (20(j)). Das NAND-Gate 24e der aktiven Steuerschaltung 24, die in 8 gezeigt ist, wird während der Ausgabe des COREZ-Signals inaktiviert. Die aktive Steuerschaltung 24 gibt das Lesestartsignal RACTPZ in Antwort auf die Inaktivierung des COREZ-Signals aus, das aus dem Abschließen der Auffrischoperation REF (20(k)) resultiert.
  • Die Kernbetriebssteuerschaltung 26, die in 9 gezeigt ist, gibt das Kernbetriebssignal RASZ und das Kernsignal COREZ in Antwort auf das Lesestartsignal RACTPZ (20(l)) aus. Dann wird die Leseoperation entsprechend dem Adresssignal A01 durchgeführt (20(m)). Im Anschluss daran wird die Leseoperation entsprechend dem Adresssignal A02 durchgeführt (20(n)).
  • Die Haltezeit HOLD wird etwas länger eingestellt als die Betriebszeit des Speicherkerns 28. Infolgedessen, selbst wenn eine Auffrischanforderung während den aufeinander folgenden Leseoperationen des Speicherkerns 28 auftritt und den Betrieb des Speicherkerns 28 verzögert, kann die Verzögerung in mehreren Zyklen ausgeschlossen werden.
  • 21 zeigt ein Beispiel, in dem eine Auffrischanforderung während der Haltezeit in einem Lesezyklus auftritt, der die Zykluszeit tRC erfüllt.
  • Anfangs, wie in 20 oben zu sehen, wird das Halteendsignal HTPZ ausgegeben, da die Adresse A00 die Haltezeit HOLD (21(a)) erfüllt. In Antwort auf das Halteendsignal HTPZ werden die Leseanforderungssignale RACTZ und RACTPZ nacheinander ausgegeben (21(b)), und eine Leseoperation wird durchgeführt (21(c)).
  • Als nächstes wird ein Auffrischstartsignal REFPZ in Antwort auf die Inaktivierung des CORE-Signals ausgegeben, die aus dem Abschließen der Leseoperation (21(d)) resultiert. Dann wird die Auffrischoperation REF in Antwort auf die Ausgabe des Auffrischstartsignals REFPZ (21(e)) durchgeführt.
  • 22 zeigt ein Beispiel, in dem eine Auffrischanforderung (SRTZ-Signal) unmittelbar vor der ansteigenden Flanke des /WE-Signals in einer Schreiboperation auftritt.
  • Anfangs wird das Auffrischanforderungssignal RREQZ in Antwort auf das SRTZ-Signal (22(a)) ausgegeben. Hier ist der Speicherkern 28 nicht in Betrieb, und die Haltezeit HOLD wird auch nicht gemessen. Die Auffrischsteuerschaltung 22, die in 7 gezeigt ist, gibt somit das Auffrischstartsignal REFPZ mit einer vorbestimmten Verzögerungszeit nach dem RREQZ-Signal (22(b)) aus. Dann wird die Auffrischoperation REF vor der Schreiboperation (22(c)) durchgeführt.
  • Das NAND-Gate 24e der aktiven Steuerschaltung 24, die in 8 gezeigt ist, wird während der Ausgabe des COREZ-Signals inaktiviert. Die aktive Steuerschaltung 24 gibt das Schreibstartsignal WACTPZ in Antwort auf die Inaktivierung des COREZ-Signals aus, die aus dem Abschließen der Auffrischoperation REF (22(d)) resultiert.
  • Die Kernbetriebssteuerschaltung 26, die in 9 gezeigt ist, gibt das Kernbetriebssignal RASZ und das Kernsignal COREZ in Antwort auf das Schreibstartsignal WACTPZ (22(e)) aus. Dann wird die Schreiboperation entsprechend dem Adresssignal A00 durchgeführt (22(f)).
  • 23 zeigt ein Beispiel, in dem eine Auffrischanforderung (SRTZ-Signal) unmittelbar nach der ansteigenden Flanke des /WE-Signals in einer Schreiboperation auftritt.
  • In diesem Beispiel wird das Schreibanforderungssignal WACTZ in die aktive Steuerschaltung 24 (8) zugeführt, bevor es das Auffrischanforderungssignal RREQZ wird. Die aktive Steuerschaltung 24 gibt somit das Schreibstartsignal WACTPZ (23(a)) aus. Dann wird die Schreiboperation vor der Auffrischoperation REF (23(b)) durchgeführt.
  • Die Auffrischsteuerschaltung 22, die in 7 gezeigt ist, löst die Maskierung in Antwort auf die Inaktivierung des COREZ-Signals aus, die aus der Schreiboperation resultiert, und gibt das Auffrischstartsignal REFPZ (22(c)) aus. Dann wird die Auffrischoperation REF durchgeführt (23(d)).
  • 24 zeigt ein Beispiel, in dem eine Leseoperation, eine Schreiboperation und eine Leseoperation, welche die Haltezeit HOLD erfüllen, nacheinander durchgeführt werden und eine Auffrischanforderung während der Haltezeit der ersten Leseoperation auftritt.
  • Die Leseoperation entsprechend der Adresse A00 und die Auffrischoperation sind die gleichen, wie in der obigen 20 zu sehen, und eine Beschreibung davon wird daher ausgelassen werden. Das /WE-Signal wechselt während der Auffrischoperation REF auf einen hohen Pegel, und das Schreibanforderungssignal WACTZ wird ausgegeben (24(a)). Wie in 22 gibt die aktive Steuerschaltung 24, die in 8 gezeigt ist, das Schreibstartsignal WACTPZ in Antwort auf die Inaktivierung des COREZ-Signals aus, die aus dem Abschließen der Auffrischoperation REF (24(b)) resultiert. Dann werden das Kernbetriebssignal RASZ und das Kernsignal COREZ in Antwort auf das Schreibstartsignal WACTPZ (24(c)) ausgegeben, und die Schreiboperation entsprechend der Adresse A01 wird durchgeführt (Figur Die Haltezeit HOLD nach dem Zuführen der Adresse A02 während der Auffrischoperation und der Schreiboperation, das Leseanforderungssignal RACTZ wird ausgegeben (Figur Hier führt der Speicherkern 29 die Schreiboperation aus. Die aktive Steuerschaltung 24 gibt somit das Lesestartsignal RACTPZ in Antwort auf die Inaktivierung des COREZ-Signals aus, die aus dem Abschließen der Schreiboperation (24(f)) resultiert. Dann wird die Leseoperation entsprechend dem Adresssignal A02 durchgeführt (24(g)).
  • 25 zeigt ein Verfahren zum Umschalten des FCRAM vom normalen Betriebsmodus (Stand-by-Modus) in den Testmodus.
  • In dem Zustand, in dem das /CE-Signal und das /WE-Signal auf einem niedrigen Pegel gehalten werden und das /UB-Signal und das /LB-Signal auf einem hohen Pegel gehalten werden, taktet der FCRAM das /OE-Signal drei Mal und versorgt den Adressanschluss AD mit 4Bit-Adresssignalen AD1-AD4, welche nacheinander vorbestimmte logische Werte KEY1, KEY2 und KEY3 anzeigen, wodurch er in den Testmodus eintritt. In diesem Ausführungsbeispiel ist KEY1 "1111", ist KEY2 "0111" und ist KEY3 "1011". Die Testeintritts schaltung 34e, die in 12 gezeigt ist, ändert das Testeintrittssignal TMENTPX auf einen niedrigen Pegel, wenn sie die richtigen KEY1, KEY2 und KEY3 empfängt Im Anschluss daran empfängt die Teststartschaltung 34g, die in 11 gezeigt ist, den Testcode CODE (vorbestimmter logischer Wert), der synchron mit dem vierten /OE-Signal zugeführt wird, und aktiviert ein Testsignal TESZ entsprechend dem Testcode CODE. Beispielsweise aktiviert die Teststartschaltung 34g das Testsignal TES64Z zum Durchführen des Tests TES64.
  • Außerdem, wenn der Testcode CODE einer zum Beenden des Testmodus ist, gibt die Testbeendigungsschaltung 34f, die in 11 gezeigt ist, das Testbeendigungssignal TMEXITPZ aus. Dann schaltet der FCRAM vom Testmodus in den normalen Betriebsmodus um.
  • 26 zeigt eine Übersicht des Tests TES64. Wenn der Test TES64 im Testmodus durch Verwendung eines LSI-Testers durchgeführt wird, ist es möglich, den tatsächlichen Wert der Betriebszeit des Speicherkerns 28 zu evaluieren.
  • Im Test TES64 wird der Oszillator 20g des Timers 20 in der Leseoperation nicht arbeiten, und das Halteendsignal HTPZ wird durch die Halteausgabeschaltung 20e in Antwort auf das Adressübergangssignal ATDPZ (26(a)) erzeugt. In Antwort auf das Halteendsignal HTPZ werden die Leseanforderungssignale RACTZ und RACTPZ nacheinander ausgegeben (26(b)), und die Leseoperation wird durchgeführt (26(c)). Das heißt, der Test TES64 kann den tatsächlichen Wert der Leseoperationszeit des Speicherkerns 28 evaluieren. Da der tatsächliche Wert evaluiert werden kann, ist es möglich, zu bestimmen, ob der Oszillator 20g des Timers 20 einen optimalen Zyklus besitzt.
  • 27 zeigt eine Übersicht des Tests TES65. Wenn der Test TES65 im Testmodus durchgeführt wird, indem ein LSI-Test verwendet wird, ist es möglich, die Haltzeit HOLD zu messen.
  • Anfangs, nach dem Umschalten in den Testmodus (Test TES65), wird das /CE-Signal auf einen niedrigen Pegel (27(a)) geändert. Aufgrund der Änderung des /CE-Signals wird das Adressübergangssignal ATDPZ ausgegeben (27(b)). Das Timerrücksetzsignal HTRPZ wird in Antwort auf das Adressübergangssignal ATDPZ (27(c)) ausgegeben, so dass der Timer 20, der in 6 gezeigt ist, zurückgesetzt wird. Das Timerstartsignal HTSPZ wird auch in Antwort auf das Adressübergangssignal ATDPZ ausgegeben, und der Timer 20 startet zu arbeiten.
  • Im Test TES65 maskiert die aktive Erzeugungsschaltung 24a der aktiven Steuerschaltung 24, die in 8 gezeigt ist, das Leseanforderungssignal RACTZ davor, in Antwort auf das Halteendsignal HTPZ, welches anzeigt, dass die Haltezeit HOLD erfüllt ist, ausgegeben zu werden. Das heißt, es wird keine Leseoperation durchgeführt werden, selbst wenn das Halteendsignal HTPZ ausgegeben wird. Außerdem empfängt die Rücksetzschaltung 16, die in 5 gezeigt ist, den hohen Pegel des Teststeuersignals TES65Z, und maskiert das Timerrücksetzsignal HTRPZ davor, in Antwort auf das Halteendsignal HTPZ ausgegeben zu werden. Infolgedessen arbeitet der Timer 20 weiter, ohne zurückgesetzt zu werden. Demzufolge gibt der Timer 20 das Halteendsignal HTPZ jedes Mal aus, wenn die Haltezeit HOLD erreicht wird.
  • Die Haltemessschaltung 34a, die in 10 gezeigt ist, ändert das Haltemesssignal HTMZ auf einen hohen Pegel, während sie das Halteendsignal HTPZ vier Mal (27(e)) empfängt. Das Haltemesssignal HTMZ zwingt beispielsweise das kleinste signifikante Bit (DQ0) des Datenanschlusses DQ, einen hohen Pegel (27(f)) auszugeben. Ein Messen der Periode mit hohem Pegel des Datenanschlusses DQ0 durch einen LSI-Tester erlaubt somit eine Evaluierung der Be triebszeit des Timers 20. Demzufolge ist es in Kombination mit dem Ergebnis der Evaluierung des vorhergehenden Tests TES64 leicht möglich zu evaluieren, ob die Haltezeit HOLD optimal ist.
  • 28 zeigt eine Übersicht des Tests TES03. Wenn der Test TES03 im Testmodus durchgeführt wird, indem ein LSI-Tester verwendet wird, ist es möglich, die schlechteste Zugriffszeit einer Leseoperation zu messen. Die schlechteste Zugriffszeit ist die Zugriffszeit für Situationen, in denen eine Kernoperation entsprechend der vorhergehenden Leseanforderung und eine Kernoperation entsprechend einer Auffrischanforderung nach einer Leseanforderung durchgeführt werden. Im Test TES03 werden diese Operationen automatisch innerhalb des FCRAM durchgeführt.
  • Im Test TES03, vor dem Umschalten in den Testmodus, werden beispielsweise die Speicherzellen entsprechend der Adresse A00 und andere Speicherzellen mit einander entgegengesetzten Daten beschrieben. Außerdem wird vorher in den Test TES64 eingetreten, so dass die Leseoperation gestartet wird, ohne bei einer Zugriffsaufforderung auf die Haltezeit HOLD zu warten.
  • Anfangs, nach dem Umschalten in den Testmodus (Test TES64, TES03), wird das /CE-Signal auf einen niedrigen Pegel (28(a)) geändert. Aufgrund der Änderung des /CE-Signals wird das Adressübergangssignal ATDPZ ausgegeben (28(b)). Das Timerrücksetzsignal HTRPZ wird in Antwort auf das Adressübergangssignal ATDPZ (28(c)) ausgegeben, so dass der Timer 20, der in 6 gezeigt ist, zurückgesetzt wird. Wegen des Eintretens in den Test TES64, wird jedoch das Timerstartsignal HTSPZ nicht ausgegeben werden. Infolgedessen arbeitet der Timer 20 nicht und das Haltesignal HOLDZ wird nicht ausgegeben.
  • Im Anschluss daran werden die Leseanforderungssignale RACTZ und RACTPZ wie in 26 nacheinander ausgegeben (28(d)). Dann wird die Leseoperation entsprechend der Adresse A00 durchgeführt (28(e)).
  • Die Auffrischsteuerschaltung 34b der Testmodusschaltung 34, die in 10 gezeigt ist, gibt das Selbstauffrischsignal TSRTZ in Antwort auf das Halteendsignal HTPZ (28(f)) aus. Das heißt, im Test TES03 wird die Auffrischanforderung zwangsweise in Antwort auf die Leseanforderung erzeugt. Die Auffrischsteuerschaltung 22, die in 22 gezeigt ist, gibt das Auffrischanforderungssignal RREQZ in Antwort auf das Selbstauffrischsignal TSRTZ (28(g)) aus.
  • Außerdem empfangt die Eingabe-/Ausgabe-Steuerschaltung 30, die in 1 gezeigt ist, das Selbstauffrischsignal TSRTZ, und invertiert die Lesedaten vom Speicherkern 28. Die invertierten Lesedaten (invertierte Daten) werden durch die Eingabe-/Ausgabe-Schaltung 32 gehalten und an den Datenanschluss DQ (28(h)) ausgegeben.
  • Nach der Operation des Speicherkerns 28 entsprechend der Adresse A00, gibt die Auffrischsteuerschaltung 22 das Auffrischstartsignal REFPZ in Antwort auf die abfallende Flanke des Kernsignals COREZ (28(i)) aus. Dann wird die Auffrischoperation nach der Leseoperation (28(j)) gestartet.
  • Des Weiteren gibt die Auffrischsteuerschaltung 34b das Testleseanforderungssignal TRACTZ in Antwort auf das Auffrischstartsignal REFPZ (28(k)) aus. Infolgedessen, nach der Auffrischoperation, gibt die aktive Steuerschaltung 24, die in 8 gezeigt ist, das Lesestartsignal RACTPZ in Antwort auf die abfallende Flanke des Kernsignals COREZ-Signal (28(l)) aus. Dann wird die Leseoperation entsprechend der Adresse A00 erneut durchgeführt (28(m)). In Antwort auf das Testleseanforderungssignal TRACTZ stoppt die Eingabe-/Ausgabe-Steuerschaltung 30 das Invertieren der Lesedaten vom Speicherkern 28. Die Daten, die vom Speicherkern 28 gelesen werden, werden dann an den Datenanschluss DQ als gültige Daten (28(n)) ausgegeben. Dann misst der LSI-Tester die Zeit von der abfallenden Flanke des /CE-Signals bis zu der Ausgabe der gültigen Daten, wodurch die schlechteste Zugriffszeit des FCRAM evaluiert wird.
  • 29 zeigt eine schlechteste Zugriffsoperation, welche tatsächlich im FCRAM auftritt.
  • In diesem Beispiel tritt eine Auffrischanforderung vor dem Start des Betriebs des Speicherkerns 28 entsprechend einer Leseanforderung auf, welche die Haltezeit HOLD erfüllt, aber nicht die schlechteste Zugriffszeit (= Zykluszeit). Dann wird eine Leseoperation, welche die Zykluszeit erfüllt, durchgeführt. Hier arbeitet der FCRAM mit dem gleichen Timing wie in dem Test TES03, der in 28 gezeigt ist. Wie in dem Diagramm gezeigt, ist der Wert der schlechtesten Zugriffszeit tAA die Kernbetriebszeit tRC(core), die aus der Leseoperation resultiert, addiert mit der Kernbetriebszeit tRC(core), die aus der Frischoperation resultiert, und der Adresszugriffszeit tRAC, die aus der letzten Leseoperation resultiert. Im Übrigen ist die Leseoperation entsprechend der Adresse A01, die in 20 gezeigt ist, auch eine schlechteste Zugriffsoperation.
  • 30 zeigt die schlechteste Zugriffszeit, wenn die Timingspezifikation des FCRAM geändert wird.
  • In diesem Beispiel, vor der Anforderung für einen Lesezugriff (Adresse A01) der Zeit T2, welche länger ist als die Zugriffszeit, wird immer ein Adresssignal AD (Adresse A00) der Zeit T1, die kürzer ist als die Haltezeit HOLD, eingegeben. Außerdem ist es zum Zeitpunkt der Lesezugriffe untersagt, das Adresssignal AD länger zu halten als die Zeit T1 und kürzer als die Zeit T2. Das heißt, wenn der Speicherkern 28 in Betrieb ist, werden die Lesedaten immer an den Datenanschluss DQ ausgegeben. Hier ist es, da der Speicherkern 29 keine Operation entsprechend der Adresse A00 durchführt, möglich, die schlechteste Zugriffszeit durch eine einzelne Kernoperation zu reduzieren.
  • Wie oben, gemäß dem vorliegenden Ausführungsbeispiel, wird eine Leseoperation nach einem Ablauf der Haltezeit HOLD gestartet, welche länger ist als die Kernbetriebszeit, wegen des Empfangs der Zugriffsanforderung zum Durchführen der Leseoperation. Somit, wenn das Adresssignal AD oder das Chipfreigabesignal /CE in einer kurzen Zeit variiert, kann der Speicherkern 28 davor bewahrt werden, eine Operation in Antwort auf diese Variierung durchzuführen. Demzufolge ist es möglich, den Speicherkern 28 vor einer Fehlfunktion zu bewahren und die Daten, die in den Speicherzellen gespeichert sind, vor einem Crash zu bewahren.
  • Außerdem, da der Speicherkern 28 betrieben wird, nachdem die Haltezeit HOLD abgelaufen ist, ist es möglich, die Beschränkung wie für die Haltezeit des Adresssignals AD auszuschließen. Dies macht es möglich, die Schnittstelle des FCRAM auf die SRAM-Schnittstelle abzustimmen. Demzufolge kann dies ein Austauschen des FCRAM (Pseudo-SRAM) in einem System, welches einen SRAM verwendet, erleichtern. Mit anderen Worten ist es möglich Arbeitsstunden zu reduzieren, die für eine Systemmodifikation benötigt werden, welche für das Austauschen des FCRAM notwendig ist. Außerdem ist es möglich, die Wahrscheinlichkeit des Auftretens von Problemen zu verringern, die auf das Austauschen des FCRAM zurückzuführen sind.
  • Die Messung der Haltezeit HOLD wird gestartet, wenn die Flankenerkennungsschaltung 12 eine Übergangsflanke des Adresssignals AD und des Chipfreigabesignals /CE erkennt. Infolgedessen kann die Haltezeit HOLD zuverlässig in Antwort auf die Änderung des AD-Signals und des /CE-Signals gemessen werden.
  • Die Einstellschaltung 18 gibt das Timereinstellsignal HTSPZ aus, nachdem das Timerrücksetzsignal HTRPZ aus der Rücksetzschaltung 16 ausgegeben wird. Infolgedessen kann der Timer 20 vor einem Start sicher zurückgesetzt werden, so dass die Haltezeit HOLD immer richtig gemessen werden kann.
  • Das Rücksetzsignal HTRPZ zum Zurücksetzen des Timers 20 wird zum Zeitpunkt des Ausgebens des Adressübergangssignals ATDPZ ausgegeben, in der inaktiven Periode des Chipfreigabesignals /CE und in der aktiven Periode des Schreibfreigabesignals /WE. Da der Timer 20 zurückgesetzt wird, wenn der Betrieb des Timers 20 nicht notwendig ist, wird eine Fehlfunktion des Timers 20 zuverlässig vermieden.
  • Da der Timer 20 aus dem Oszillator 20g und den Zählern 20b, 20c, 20d und 20 in Kombination hergestellt ist, kann die Haltezeit HOLD mit einem hohen Genauigkeitsgrad leicht gemessen werden. Außerdem kann die Haltezeit HOLD durch Umschalten der Fotomaske oder Implementieren einer Sicherungsschaltung leicht angepasst werden.
  • Die Auffrischsteuerschaltung 22 wird als eine Arbiterschaltung zum Feststellen eines Vorrangs zwischen der Auffrischoperation und der Leseoperation betrieben, und die Ausgabe des Auffrischstartsignals REFPZ wird gesperrt, wenn der Speicherkern 28 in Betrieb ist oder wenn die Haltezeit HOLD gemessen wird. Es ist daher möglich, einen Konflikt zwischen der Auffrischoperation und Zugriffsoperationen (Leseoperation und Schreiboperation) zu vermeiden. Da das Auffrischstartsignal REFPZ während der Messung der Haltezeit HOLD nicht ausgegeben wird, können die Starttimings der Leseoperation und der Auffrischoperation eingestellt werden, um nach der Messung der Haltezeit HOLD zu kommen. Dies ermöglicht eine leichte Kontrolle über die Entscheidungsoperation zwischen der Auffrischoperation, welche der Auffrischanforderung entspricht, die zufällig auftritt, und der Leseoperation.
  • Die aktive Steuerschaltung 24 wird als eine Arbiterschaltung zum Feststellen eines Vorrangs zwischen der Auffrischoperation und den Zugriffsoperationen betrieben, und die Ausgaben des Lesestartsignals RACTPZ und des Schreibstartsignals WACTPZ werden gesperrt, wenn der Speicherkern 28 in Betrieb ist. Es ist daher möglich, einen Konflikt zwischen der Auffrischoperation, welche der Auffrischanforderung entspricht, die zufällig auftritt, und den Zugriffsoperationen zu vermeiden.
  • Die Timingspezifikation bezüglich der Haltezeit des Adresssignals AD ist darauf beschränkt, kürzer zu sein als die Haltezeit HOLD oder länger als die Zykluszeit tRC, die für eine einzelne Leseoperation notwendig ist. Das heißt, Haltezeiten, die länger sind als die Haltezeit HOLD und kürzer sind als die Zykluszeit tRC, sind untersagt. Demzufolge ist es möglich, das Ausführen unnützer Speicherkernoperationen zu vermeiden, welche nichts zu Zugriffen beitragen, was eine Reduzierung der Zykluszeit tRC ermöglicht.
  • Das Umschalten vom normalen Betriebsmodus in den Testmodus tritt auf, wenn der Adressanschluss AD drei vorbestimmte Schlüssel (logische Werte) nacheinander empfängt. Dies reduziert die Wahrscheinlichkeit des irrtümlichen Eintretens in den Testmodus, und kann den FCRAM leicht in den Testmodus bringen, ohne die Ausbildung dedizierter Testanschlüsse. Zum Zeitpunkt des Eintretens in den Testmodus kann ein Code zum Anzeigen des Testelements zugeführt werden, um den vorbestimmten Schlüsseln zu folgen, so dass der durchzuführende Test unter einer Mehrzahl von Tests ausgewählt werden kann.
  • Es ist untersagt, eine Schreiboperation in Antwort auf das Schreibfreigabesignal /WE durchzuführen, welches zum Zeitpunkt des Eintretens in den Testmodus zugeführt wird.
  • Dies kann die Schreiboperation davor bewahren, irrtümlich zu dem Zeitpunkt des Eintretens in den Testmodus durchgeführt zu werden, was die Daten, die in den Speicherzellen MC gespeichert sind, zerstört.
  • Nach dem Eintreten in den Test TES64 sperrt der Timer 20 die Messung der Haltezeit HOLD und gibt das Leseanforderungssignal RACTZ zwangsweise in Antwort auf die Änderung des Adresssignals AD oder des Chipfreigabesignals /CE aus. Der Speicherkern 28 kann somit für den tatsächlichen Wert der Zugriffszeit leicht evaluiert werden.
  • Nach dem Eintreten in den Test TES65 wird das Haltemesssignal HTMZ, welches zeigt, dass der Timer 20 die Haltezeit HOLD misst, an den Datenanschluss DQ ausgegeben. Die Haltezeit HOLD kann somit leicht von außen gemessen werden. Außerdem wird das Haltemesssignal HTMZ auf einem hohen Pegel gehalten, während die Haltezeit HOLD vier Mal gemessen wird. Die Haltezeit HOLD kann somit leicht mit einem hohen Genauigkeitsgrad gemessen werden, selbst wenn sie kurz ist.
  • Nach dem Eintreten in den Test TES03 wird das Selbstauffrischsignal TSRTZ zwangsweise in Antwort auf die Änderung in dem Adresssignal AD oder dem Chipfreigabesignal /CE erzeugt, und die Auffrischoperation wird unmittelbar nach dem Abschließen der Leseoperation gestartet. Des Weiteren, in Antwort auf das Auffrischstartsignal REFPZ, wird das Testleseanforderungssignal TRACTZ zwangsweise erzeugt, um eine Leseoperation durchzuführen. Infolgedessen kann die schlechteste Zugriffsoperation durch die Testschaltung des FCRAM automatisch durchgeführt werden, was eine leichte Messung der schlechtesten Zugriffszeit ermöglicht.
  • 31 zeigt ein zweites Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung. Die gleichen Schaltungen und Signale wie die Schaltungen und Signale, die in dem ersten Ausführungsbeispiel beschrieben werden, werden durch identische Bezugszeichen oder Symbole ge kennzeichnet werden. Eine detaillierte Beschreibung davon wird ausgelassen werden.
  • Der FCRAM dieses Ausführungsbeispiels besitzt einen Sperranschluss DIS zum Sperren der Messung der Haltezeit HOLD und Sperren von Auffrischoperationen. Ein Sperrsignal DIS, das von dem Sperranschluss DIS in eine Eingabeschaltung 36 zugeführt wird, wird in eine Rücksetzschaltung 38, einen Timer 40 und eine Auffrischsteuerschaltung 42 zugeführt. Um der zuverlässigen Durchführung von Auffrischoperationen willen wird die maximale Zeit (Spezifikation) der Periode mit hohem Pegel des Sperrsignals DIS kürzer eingestellt als der Auftrittszyklus des Selbstauffrischsignals SRTZ. Der Rest der Konfiguration ist der gleiche wie in dem ersten Ausführungsbeispiel (1).
  • 32 zeigt die Details der Rücksetzschaltung 38, die in 31 gezeigt ist.
  • Die Rücksetzschaltung 38 besitzt ein NDR-Gate 38a zum Empfangen des Teststeuersignals TES64Z und des Sperrsignals DIS. Der Rest der Konfiguration ist der gleiche wie der der Rücksetzschaltung 16, die in 5 gezeigt ist. Wenn die Rücksetzschaltung 38 das Sperrsignal DIS mit hohem Pegel empfangt, setzt sie das Timereinstellsignal HTSZ auf einen niedrigen Pegel fest. Der Betrieb des Timers 40 ist somit gesperrt.
  • 33 zeigt die Details des Timers 40, der in 31 gezeigt ist.
  • Der Timer 40 besitzt eine Halteausgabeschaltung 40e anstelle der Halteausgabeschaltung 20e des ersten Ausführungsbeispiels. Die Halteausgabeschaltung 40e besitzt ein NOR-Gate, das mit dem Eingang des NAND-Gates der Halteausgabeschaltung 20e verbunden ist, welcher das Teststeuersignal TES64Z empfängt. Das NOR-Gate empfängt das Teststeuersignal TES64Z und das Sperrsignal DIS. Die Halteausgabeschaltung 40e fungiert als eine Startsignalausgabeschaltung zum zwangsweisen Ausgeben des Halteendsignals HTPZ (Zugriffsanforderungssignal) während der Periode, in welcher das Sperrsignal DIS auf einem hohen Pegel ist. Der Rest der Konfiguration ist der gleiche wie der des Timers 20 (6) des ersten Ausführungsbeispiels.
  • 34 zeigt die Details der Auffrischsteuerschaltung 42, die in 31 gezeigt ist.
  • Die Auffrischsteuerschaltung 42 besitzt eine Pulserzeugungsschaltung 42b anstelle der Pulserzeugungsschaltung 22a des ersten Ausführungsbeispiels. Die Pulserzeugungsschaltung 42b ist eine Schaltung, die durch Ersetzen des NOR-Gates mit drei Eingängen der Pulserzeugungsschaltung 22a durch ein NOR-Gate mit vier Eingängen erhalten wird. Der Rest der Konfiguration ist der gleiche wie der der Auffrischsteuerschaltung 22 (7) des ersten Ausführungsbeispiels.
  • Die Pulserzeugungsschaltung 42b fungiert als eine Auffrischmaskierungsschaltung zum Ändern des Maskierungssignals RMSKX auf einen niedrigen Pegel in Antwort auf das Sperrsignal DIS mit hohem Pegel, wodurch die Ausgabe des Auffrischstartsignals REFPZ gesperrt wird.
  • 35 zeigt eine Übersicht der Leseoperation im zweiten Ausführungsbeispiel.
  • Wenn die Rücksetzschaltung 38, die in 32 gezeigt ist, das Sperrsignal DIS mit hohem Pegel durch den Sperranschluss DIS empfängt, startet sie den Timer 40 und hindert den Ausgang des Timereinstellsignals HTSZ daran zu arbeiten (35(a)). Der Timer 40, der in 33 gezeigt ist, gibt das Halteendsignal HTPZ in Antwort auf das Adressübergangssignal ATDPZ (35(b)) aus. In Antwort auf das HTPZ-Signal werden die Leseanforderungssignale RACTZ und RACTPZ nacheinander ausgegeben (35(c)), und eine Leseoperation wird durchgeführt (35(e)).
  • Außerdem sperrt die Auffrischsteuerschaltung 42, die in 34 gezeigt ist, die Ausgabe des Auffrischstartsignals REFPZ in Antwort auf das Sperrsignal DIS mit hohem Pegel. Infolgedessen wird das Selbstauffrischsignal SRTZ, das während der Periode mit hohem Pegel des Sperrsignals DIS auftritt, in der Auffrischsteuerschaltung 42 gehalten, bis das Sperrsignal DIS auf einen hohen Pegel wechselt. Demzufolge werden die Leseoperationen nicht durch irgendeine Auffrischoperation unterbrochen werden, und die Zugriffszeit der Leseoperationen (Leseoperationszeit) wird ungefähr gleich der Betriebszeit des Speicherkerns 28. Das heißt, die Leseoperationszeit wird ungefähr ein drittel der schlechtesten Zugriffszeit des ersten Ausführungsbeispiels.
  • Nach dem Ausgeben der Lesedaten entsprechend den Adressen A00 und A01 wechselt das Sperrsignal DIS auf einen niedrigen Pegel und die Auffrischoperation wird durchgeführt (35(f)).
  • Dieses Ausführungsbeispiel kann die gleichen Effekte bereitstellen wie jene des ersten Ausführungsbeispiels, das oben beschrieben wird. Außerdem wird in diesem Ausführungsbeispiel der Sperranschluss DIS mit dem Sperrsignal DIS versorgt, so dass die Messung der Haltezeit HOLD gesperrt wird, um eine Leseoperation sofort in Antwort auf den Lesezugriff durchzuführen. Es ist daher möglich, die Leseoperationszeit zu reduzieren und die Zykluszeit zu reduzieren, das heißt, die schlechteste Zugriffszeit.
  • Da die Auffrischoperation entsprechend der Auffrischanforderung, die zufällig auftritt, gesperrt wird, wenn das Sperrsignal DIS zugeführt wird, muss in diesem Betriebsmodus die Auffrischoperationszeit nicht in der Zykluszeit enthalten sein. Dies ermöglicht eine weitere Reduzierung der Leseoperationszeit und der Zykluszeit.
  • 36 zeigt ein drittes Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung. Die glei chen Schaltungen und Signale wie die Schaltungen und Signale, die in dem ersten Ausführungsbeispiel beschrieben werden, werden durch identische Bezugszeichen oder Symbole gekennzeichnet werden. Eine detaillierte Beschreibung davon wird ausgelassen werden.
  • Der FCRAM dieses Ausführungsbeispiels besitzt sechzehn Bits von Datenanschlüssen DQ0-15 und einen Speicherkern 44, der aus einem Paar erster und zweiter Speichereinheiten 44a und 44b entsprechend den niedrigeren Datenanschlüssen (ersten Datenanschlüssen) DQ0-7 beziehungsweise den höheren Datenanschlüssen (zweiten Datenanschlüssen) DQ8-15 besteht. In einer Schreiboperation werden niedrigere Schreibdaten (erste Schreibdaten) DQ0-7 und höhere Schreibdaten (zweite Schreibdaten) DQ8-15 in die ersten beziehungsweise zweiten Speichereinheiten 44a und 44b bei unabhängigen Timings geschrieben werden. Eine Leseoperation ist fast die gleiche wie in dem vorhergehenden ersten Ausführungsbeispiel. Während der Leseoperation arbeiten die ersten und zweiten Speichereinheiten 44a und 44b gleichzeitig und geben sechzehn Bits von Lesedaten DQ0-7 und DQ8-15 aus. Die Lesedaten DQ0-7 werden in Antwort auf die Aktivierung des /LG-Signals an die externen Anschlüsse ausgegeben. Die Lesedaten DQ8-15 in Antwort auf die Aktivierung des /UB-Signals werden an die externen Anschlüsse ausgegeben.
  • Um des Betreibens willen der ersten und zweiten Speichereinheiten 44a und 44b unabhängig voneinander in einer Schreiboperation, werden eine Eingabeschaltung 46, eine aktive Steuerschaltung 48, eine Kernbetriebssteuerschaltung 50, eine Eingabesteuerschaltung 52 entsprechend den Datenanschlüssen DQ0-7 beziehungsweise DQ8-15, und eine Ausgabesteuerschaltung 54 anstatt der Eingabeschaltung 10, der aktiven Steuerschaltung 24, der Kernbetriebssteuerschaltung 26 und der Eingabe-/Ausgabe-Steuerschaltung 30 des ersten Ausführungsbeispiels ausgebildet. Die aktive Steuerschal tung 48 und die Kernbetriebssteuerschaltung 50 arbeiten als eine Schreibsteuerschaltung zum Steuern der Schreiboperation.
  • Die Eingabeschaltung 46 gibt Schreibsignale LWTZ und UWTZ in Übereinstimmung mit dem /CE-Signal, dem /WE-Signal, dem /OE-Signal, dem /LB-Signal (erstes Schreibfreigabesignal) und dem /UB-Signal (zweites Schreibfreigabesignal) aus. Das /LB-Signal und das /UB-Signal werde durch den /LB-Anschluss (erster Schreibfreigabeanschluss) und den /UB-Anschluss (zweiter Schreibfreigabeanschluss) zugeführt. Insbesondere in einer Schreiboperation wird ein LWTZ-Signal, welches eine Anforderung für den Start der Schreiboperation des niedrigeren Datensignals DQ0-7 anzeigt, ausgegeben, wenn das /LB-Signal freigegeben wird. Das UWTZ-Signal, welches eine Anforderung für den Start der Schreiboperation des höheren Datensignals DQ8-15 anzeigt, wird ausgegeben, wenn das /UB-Signal freigegeben wird.
  • Die aktive Steuerschaltung 48 gibt beim Empfangen des Schreibsignals LWTZ ein Schreibstartsignal LWACTPZ aus, und gibt beim Empfangen des Schreibsignals UWTZ ein Schreibstartsignal UWACTPZ aus.
  • Die Kernbetriebssteuerschaltung 50 gibt das Kernsignal COREZ und das Kernbetriebssignal RASZ aus, wenn sie das RACTPZ-Signal oder das REFPZ-Signal empfängt, und wenn sie mindestens eines von dem LWACTPZ-Signal und dem UWACTPZ-Signal empfängt. Wenn die Kernbetriebssteuerschaltung 50 das RACTPZ-Signal, das LWACTPZ-Signal und das UWACTPZ-Signal empfängt, gibt sie das Schreibsignal READZ, ein Schreibsignal LWRZ (erstes Schreibsignal) beziehungsweise ein Schreibsignal UWRZ (zweites Schreibsignal) an den Speicherkern 44 aus.
  • Die Speichereinheiten 44a und 44b besitzen jeweils fast die gleiche Struktur wie die interne Struktur des Speicherkerns 28 des ersten Ausführungsbeispiels, und ar beiten unabhängig voneinander. Die Speichereinheit 44a entsprechend den Datenanschlüssen DQ0-7 startet eine Schreiboperation in Antwort auf das LWRZ-Signal. Die Speichereinheit 44a entsprechend den Datenanschlüssen DQ8-15 startet eine Schreiboperation in Antwort auf das UWRZ-Signal. Der Rest der Operationen des Speicherkerns 44 ist der gleiche wie der in dem ersten Ausführungsbeispiel.
  • Die Eingabesteuerschaltungen 52 übertragen in einer Schreiboperation Schreibdaten, die durch die Eingabe-/Ausgabe-Schaltung 32 von außerhalb zugeführt werden, an die entsprechenden Speichereinheiten 44a und 44b synchron mit dem LWTZ-Signal (erstes Schreibsignal) beziehungsweise dem UWTZ-Signal (zweites Schreibsignal). Die Ausgabesteuerschaltung 54 überträgt in einer Leseoperation Lesedaten von dem Speicherkern 44 an die Eingabe-/Ausgabe-Schaltung 32.
  • 37 zeigt ein Beispiel der Schreiboperation im dritten Ausführungsbeispiel.
  • In diesem Beispiel wechseln das /CE-Signal und das /WE-Signal während dem Sinken des Adresssignals AD (A00) in den aktiven Pegel (niedriger Pegel) (37(a)). Das /LB-Signal und das /UB-Signal wechseln zur gleichen Zeit während der aktiven Periode des /CE-Signals und des /WE-Signals auf einen niedrigen Pegel (37(b)). Hier ist die Periode, in welcher das /CE-Signal, das /WE-Signal und das /LB-Signal aktiv sind, die Periode zum Eingeben des Schreibbefehls in die Speichereinheit 44a. Die Periode, in welcher das /CE-Signal, das /WE-Signal und das /UB-Signal aktiv sind, ist die Periode zum Eingeben des Schreibbefehls in die Speichereinheit 44b.
  • Die Eingabeschaltung 46, die in 36 gezeigt ist, gibt das LWTZ-Signal und das UWTZ-Signal synchron mit dem /LB-Signal und dem /UB-Signal aus (37(c)). Im Anschluss daran werden das LWACTPZ-Signal und das UWACTPZ-Signal synchron mit dem LWTZ-Signal und dem UWTZ-Signal (nicht gezeigt) erzeugt. Die Kernbetriebssteuerschaltung 50 gibt das LWRZ-Signal und das UWRZ-Signal an die Speichereinheiten 44a und 44b synchron mit dem LWACTPZ-Signal beziehungsweise dem UWACTPZ-Signal aus (37(d)).
  • Die Datensignale DQ0-7 und DQ8-15 (gültige Daten) werden zugeführt, mit einer vorbestimmten Einrichtezeit in Bezug auf die ansteigenden Flanken des /LB-Signals und des /UB-Signals (37(e)). Die Speichereinheiten 44a und 44b starten ihre Schreiboperationen (Kernoperationen) synchron mit den abfallenden Flanken des LWRZ-Signals und des UWRZ-Signals (37(f)). Das heißt, in diesem Ausführungsbeispiel werden die Schreiboperationen in Antwort auf die Enden der Schreibbefehle gestartet.
  • 38 zeigt ein weiteres Beispiel der Schreiboperation im dritten Ausführungsbeispiel.
  • In diesem Beispiel überlappen die aktiven Perioden des /LB-Signals und des /UB-Signals nicht miteinander (38(a, b)). Das LWTZ-Signal und UWTZ-Signal, und das LWRZ-Signal und UWRZ-Signal werden synchron mit dem /LB-Signal beziehungsweise dem /UB-Signal aktiviert (38(c, d, e, f)). Die Datensignale DQ0-7 und DQ8-15 werden synchron mit den ansteigenden Flanken des /LB-Signals beziehungsweise des /UB-Signals zugeführt (38(g, h)).
  • Die Speichereinheiten 44a und 44b arbeiten unabhängig von einander in Antwort auf die jeweiligen Schreibbefehle (die abfallenden Flanken des LWRZ-Signals und des UWRZ-Signals) (38(i, j)). Dies schließt die Notwendigkeit für die Maskierungssteuerung aus, um die Datensignale DQ8-15 davor zu bewahren, während der Schreiboperation des Datensignals DQ0-7 irrtümlich geschrieben zu werden. Es schließt auch die Notwendigkeit für die Maskierungssteuerung aus, um das Datensignal DQ0-7 davor zu bewahren, während der Schreiboperation des Datensignals DQ8-15 irrtümlich geschrieben zu werden. Insbesondere müssen die Spal tendecoder zum Anschalten der Spaltenschalter zum Verbinden vorbestimmter Bitleitungen mit den Datenbusleitungen nicht die Logik der Schreibdatenmaskierung enthalten. Andernfalls müssen die Schreibverstärker zum Verstärken der Signalquantitäten der Schreibdaten auf den Datenbusleitungen nicht die Logik der Schreibdatenmaskierung enthalten. Da die Schaltung für die Maskierungssteuerung unnötig wird, ist es möglich, die Schaltungsgröße des FCRAM zu reduzieren. Außerdem, da die Zeit für die Maskierungssteuerung unnötig wird, ist es möglich, die Timingspanne zu verbessern. Demzufolge ist es möglich, die Schreiboperationszeit (Schreibzykluszeit) zu reduzieren.
  • 39 zeigt ein weiteres Beispiel der Schreiboperation im dritten Ausführungsbeispiel.
  • In diesem Beispiel überlappen die aktiven Perioden des /LB-Signals und des /UB-Signals teilweise miteinander (39(a)). Somit überlappen auch das LWTZ-Signal und UWTZ-Signal und das LWRZ-Signal und UWRZ-Signal miteinander (39(b, c)). Die Datensignale DQ0-7 und DQ8-16 werden synchron mit der ansteigenden Flanke des /LB-Signals beziehungsweise des /UB-Signals zugeführt (39(d, e)).
  • Wie in den 37 und 38, die oben zu sehen waren, arbeiten die Speichereinheiten 44a und 44b unabhängig voneinander in Antwort auf die Schreibbefehle (die abfallenden Flanken des LWRZ-Signals beziehungsweise des UWRZ-Signals (38(f, g)). Infolgedessen, selbst wenn die aktiven Perioden des /LB-Signals und des /UB-Signals teilweise miteinander überlappen, können die Daten in den Speicherkern 44 geschrieben werden, durch die gleichen Operationen wie in den 37 und 38. Im Gegensatz dazu wird in einem herkömmlichen Speicherkern die Schreiboperation gemäß der OR-Logik der aktiven Perioden (Schreibbefehle) des /LB-Signals und des /UB-Signals durchgeführt. Die Schreiboperation des Speicherkerns wird synchron mit einem Signal mit langsamerem Inaktivtiming zwischen dem /LB-Signal und dem /UB-Signal gestartet. Dies erforderte eine Steuerschaltung zum Bestimmen des Starts der Schreiboperation.
  • Wie oben kann dieses Ausführungsbeispiel die gleichen Effekte bereitstellen wie jene des ersten Ausführungsbeispiels, das oben beschrieben wird. Außerdem müssen in diesem Ausführungsbeispiel die Schreibsteuerschaltungen wie z.B. die Schreibverstärker nicht die Logik zum Maskieren des Schreibens eines Byte von Daten während dem Schreiben des anderen Byte von Daten enthalten. Da die Schaltung zum Maskieren der Schreibdaten unnötig wird, ist es möglich, die Schaltungsgröße des FCRAM zu reduzieren und die Timingspanne der Schaltungen zu verbessern, die während den Schreiboperationen arbeiten. Demzufolge ist es möglich, die Schreiboperationszeit (Schreibzykluszeit) zu reduzieren.
  • Selbst wenn die aktiven Perioden des /LB-Signals und des /UB-Signals teilweise überlappen, können die Speichereinheiten 44a und 44b unabhängig betrieben werden, in Antwort auf das /LB-Signal und das /UB-Signal. Dies schließt die Notwendigkeit für die Steuerschaltungen zum Bestimmen des Starts der Schreiboperationen des Speicherkerns 44 aus. Demzufolge kann die Schaltungsgröße des FCRAM weiter reduziert werden, und die Schreiboperationszeit kann weiter reduziert werden.
  • 40 zeigt ein viertes Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung. Die gleichen Schaltungen und Signale wie die Schaltungen und Signale, die in dem ersten Ausführungsbeispiel beschrieben werden, werden mit identischen Bezugszeichen oder Symbolen gekennzeichnet werden. Eine detaillierte Beschreibung davon wird ausgelassen werden.
  • Der FCRAM dieses Ausführungsbeispiels besitzt eine Eingabeschaltung 56 und einen Timer 58 anstelle der Eingabeschaltung 10 und des Timers 20 des ersten Ausführungsbei spiels. Der Rest der Konfiguration ist fast der gleiche wie im ersten Ausführungsbeispiel. Der FCRAM startet eine Leseoperation die Haltezeit HOLD nachdem der Lesebefehl zugeführt wird. Der FCRAM startet eine Schreiboperation, nachdem das Zuführen des Schreibbefehls abgeschlossen ist.
  • Die Eingabeschaltung 56 gibt ein Stand-by-Signal STBYZ mit hohem Pegel aus, während das /CE-Signal inaktiv ist (hoher Pegel). Das Stand-by-Signal STBYZ ist ein Signal, welches die gleiche Phase besitzt wie die des /CE-Signals. Die internen Schaltungen des FCRAM erkenne das Stand-by-Signal STBYZ als einen Stand-by-Befehl. Der Stand-by-Befehl ist ein Befehl, um den FCRAM in einen Stand-by-Zustand (Nichtbetriebszustand) zu bringen. Im Stand-by-Zustand werden nur die Auffrischanforderungen, die innerhalb des FCRAM auftreten, akzeptiert, um Auffrischoperationen durchzuführen.
  • Der Rest der Konfiguration der Eingabeschaltung 56 ist der gleiche wie der der Eingabeschaltung 10. Insbesondere, wenn die Eingabeschaltung 56 das /CE-Signal mit niedrigem Pegel und das /WE-Signal mit hohem Pegel empfängt, erkennt sie, dass ein Lesebefehl zugeführt wird, und ändert das Lesesignal RDZ auf einen aktiven Pegel (hoher Pegel). Wenn die Eingabeschaltung 56 das /CE-Signal mit niedrigem Pegel und das /WE-Signal mit niedrigem Pegel empfängt, erkennt sie, dass ein Schreibbefehl zugeführt wird, und ändert das Schreibsignal WRZ auf einen aktiven Pegel (hoher Pegel). Im Übrigen kann das Chipfreigabesignal zwei Bits besitzen (ein /CE1-Signal negativer Logik und ein CE2-Signal positiver Logik), nicht ein einzelnes Bit (/CE).
  • Wenn der Timer 59 das Stand-by-Signal STBYZ mit hohem Pegel oder das Schreibsignal WTZ mit hohem Pegel während des Betriebs empfangt, stoppt er den Betrieb und wird initialisiert. Der Rest der Operationen des Timers 58 ist der gleiche wie jener des Timers 20 des ersten Ausführungsbeispiels.
  • 41 zeigt ein Zustandsübergangsdiagramm des FCRAM im vierten Ausführungsbeispiel. In dem Diagramm zeigen die durchgezogenen Pfeile Zustandsübergänge gemäß externen Triggern, wie z.B. einem Befehl. Die gestrichelten Pfeile zeigen, dass die Zustände automatisch wechseln, ohne Rücksicht auf die externen Trigger.
  • Um der Steuerung des Betriebs des Speicherkerns 28 willen besitzt der FCRAM eine Hauptzustandsmaschine MSM und eine Subzustandsmaschine SSM.
  • Die Hauptzustandsmaschine MSM besitzt einen Ruhezustand IDLE, einen Lesezustand READ, einen Auffrischzustand REFRESH und einen Schreibzustand WRITE. Diese vier Zustände zeigen die Zustände des Speicherkerns 28, und schließen einander aus. Somit werden zwei oder mehr der Zustände nicht gleichzeitig eingenommen werden. Der Ruhezustand IDLE ist ein Zustand, in welchem kein Befehl in den FCRAM zugeführt wird, das heißt der Grundzustand. Die Zustandsübergänge der Hauptzustandsmaschine MSM entsprechen den Operationen eines Abschnitts der Auffrischsteuerschaltung 22 (die Schaltung zum Erzeugen des REFPZ-Signals), der aktiven Steuerschaltung 24, der Kernbetriebssteuerschaltung 26 und des Speicherkerns 28, die in 40 gezeigt sind.
  • Die Hauptzustandsmaschine MSM besitzt die Funktion des Veranlassens des Speicherkerns 28 eine Leseoperation, eine Auffrischoperation oder eine Schreiboperation in Übereinstimmung mit dem Zustand der Subzustandsmaschine SSM durchzuführen. Somit existiert die Funktion der Hauptzustandsmaschine MSM auch in herkömmlichen FCRAMs.
  • Die Subzustandsmaschine SSM besitzt die Funktion des Freigebens der Zustandsübergänge der Hauptzustandsmaschine MSM gemäß Betriebsbefehlen. Die Subzustandsmaschine SSM macht Zustandsübergänge unabhängig von der Hauptzustandsma schine MSM, in Antwort auf einen Stand-by-Befehl, einen Lesebefehl RD, einen Schreibbefehl WR und einen Auffrischbefehl REF, der intern erzeugt wird.
  • Die Subzustandsmaschine SSM besitzt einen betriebsbereiten Zustand READY und einen Reservezustand RESERVE. Der betriebsbereite Zustand READY ist ein Zustand, in welchem kein Befehl in den FCRAM (Stand-by-Zustand), das heißt Grundzustand, zugeführt wird. Auffrischerlaubnisse REFP1 und REFP2, Leseerlaubnisse READP1 und READP2 und eine Schreiberlaubniss WRITEP, die in eine Box eingeschlossen gezeigt sind, repräsentieren die Erlaubnisse von Auffrischoperationen, Leseoperationen beziehungsweise einer Schreiboperation für die Hauptzustandsmaschine MSM. Die Zustandsübergänge der Subzustandsmaschine SSM entsprechen den Operationen der Flankenerkennungsschaltung 12, der Rücksetzschaltung 16, der Einstellschaltung 18, des Timers 58 und des anderen Abschnitts der Auffrischsteuerschaltung 22 (die Schaltungen außer die Schaltung zum Erzeugen des REFPZ-Signals), die in 40 gezeigt sind. Die Funktion der Subzustandsmaschine SSM ist eine neue Funktion, die in herkömmlichen FCRAMs nicht existiert.
  • Nachfolgend wird der Betrieb der Subzustandsmaschine SSM beschrieben werden. Im Übrigen zeigen der Lesebefehl RD, der Schreibbefehl WR und der Stand-by-Befehl STBY die Aktivierungsperioden des Lesesignals RDZ, des Schreibsignals WTZ und des Stand-by-Signals STBYZ, welche aus der Eingabeschaltung 56, die in 40 gezeigt ist, ausgegeben werden. Der Auffrischbefehl REF entspricht dem Selbstauffrischsignal SRTZ, das durch den Selbstauffrischtimer in der Auffrischsteuerschaltung 22 periodisch erzeugt wird.
  • Wenn der Stand-by-Befehl STBY im betriebsbereiten Zustand READY zugeführt wird, ändert sich der Zustand erneut in den betriebsbereiten Zustand READY (Übergang T1). Wenn der Auffrischbefehl REF im betriebsbereiten Zustand READY zugeführt wird, gibt die Subzustandsmaschine SSM die Auffrischerlaubnis REFP1 aus und wechselt erneut in den betriebsbereiten Zustand READY (Übergang T2). Wenn der Schreibbefehl WR im betriebsbereiten Zustand READY zugeführt wird, gibt die Subzustandsmaschine SSM die Schreiberlaubnis WRITEP aus und wechselt erneut in den betriebsbereiten Zustand READY (Übergang T3). Wenn der Lesebefehl RD im betriebsbereiten Zustand READY zugeführt wird, wechselt der Zustand in den Reservezustand RESERVE (Übergang T4). Der Übergang in den Reservezustand RESERVE startet den Timer 20, und die Haltezeit HOLD wird gemessen.
  • Wenn der Stand-by-Befehl STBY im Reservezustand RESERVE zugeführt wird, wird der Betrieb des Timers 28 gestoppt, und der Zustand wechselt in den betriebsbereiten Zustand READY (Übergang T5). Wenn der Schreibbefehl WR im Reservezustand RESERVE zugeführt wird, wird der Betrieb des Timers 28 gestoppt. Die Subzustandsmaschine SSM gibt die Schreiberlaubnis WRITEP aus und wechselt in den betriebsbereiten Zustand READY (Übergang T6). Wenn der Lesebefehl RD im Reservezustand RESERVE zugeführt wird, in dem der Auffrischbefehl REF nicht gehalten wird, wird der Timer 58 erneut gestartet und der Zustand wechselt erneut in den Reservezustand RESERVE (Übergang T7).
  • Wenn der Auffrischbefehl REF im Reservezustand RESERVE zugeführt wird, wechselt der Zustand erneut in den Reservezustand RESERVE (Übergang T8). Hier hält die Auffrischhalteschaltung 22c der Auffrischsteuerschaltung 22 (7 im ersten Ausführungsbeispiel) den Auffrischbefehl REF. Wenn der Lesebefehl RD im Reservezustand RESERVE zugeführt wird, in dem der Auffrischbefehl REF gehalten wird, wird der Timer 58 erneut gestartet, und die Subzustandsmaschine SSM gibt die Auffrischerlaubnis REFP2 aus und wechselt erneut in den Reservezustand RESERVE (Übergang T9).
  • Wenn die Messung der Haltezeit HOLD durch den Timer 58 im Reservezustand RESERVE abgeschlossen ist, in dem der Auffrischbefehl REF nicht gehalten wird, gibt die Subzustandsmaschine SSM die Leseerlaubnis READP1 aus und wechselt in den betriebsbereiten Zustand READY (Übergang T10). Wenn der Stand-by-Befehl STBY im Reservezustand RESERVE zugeführt wird, in dem der Auffrischbefehl REF gehalten wird, wird der Betrieb des Timers 28 gestoppt. Die Subzustandsmaschine SSM gibt die Auffrischerlaubnis REFP1 aus, und der Zustand wechselt in den betriebsbereiten Zustand READY (Übergang T11). Wenn die Messung der Haltezeit HOLD durch den Timer 58 im Reservezustand RESERVE abgeschlossen ist, in dem der Auffrischbefehl REF gehalten wird, gibt die Subzustandsmaschine SSM die Leseerlaubnis READP2 und die Auffrischerlaubnis REFP1 nacheinander aus, und wechselt erneut in den Reservezustand RESERVE (Übergang T12).
  • Wie oben macht die Subzustandsmaschine SSM Zustandsübergänge und gibt die Leseerlaubnisse READP1 und READP2, die Auffrischerlaubnisse REFP1 und REFP2 und die Schreiberlaubnis WRITEP an die Hauptzustandsmaschine MSM in Übereinstimmung mit dem Stand-by-Befehl STBY, dem Lesebefehl RD, dem Auffrischbefehl REF und dem Schreibbefehl WR aus. Die Subzustandsmaschine SSM regelt hauptsächlich die Steuerung am Beginn der Leseoperation (die Messung der Haltezeit HOLD) und die Steuerung des Konflikts zwischen der Leseoperation und der Auffrischoperation, welches die Charakteristika der vorliegenden Erfindung sind. Da die Funktionen, die neu hinzuzufügen sind, in einer einzelnen Zustandsmaschine integriert sind, ist es möglich, eine Schaltungsgestaltung zu machen, während eine Überlegung auf die Schaltungen konzentriert wird, die neu hinzuzufügen sind. Dies erleichtert die Schaltungsgestaltung im Vergleich zu den Fällen des Gestaltens mit einer Überlegung, die für al le Schaltungen einschließlich Schaltungen bestimmt ist, die vorher gestaltet werden.
  • Als nächstes wird der Betrieb der Hauptzustandsmaschine MSM beschrieben werden.
  • Wenn die Hauptzustandsmaschine MSM die Leseerlaubnis READP1 oder READP2 im Ruhezustand IDLE erkennt, wechselt sie in den Lesezustand READ (Übergang T13). Aufgrund des Übergangs in den Lesezustand READ gibt die aktive Steuerschaltung 24, die in 40 gezeigt ist, das RACTPZ-Signal aus und der Speicherkern 28 führt eine Leseoperation durch. Nach dem Ausführen der Leseoperation schaltet der Zustand erneut in den Ruhezustand IDLE um.
  • Wenn die Hauptzustandsmaschine MSM die Auffrischerlaubnis REFP1 oder REFP2 im Ruhezustand IDLE erkennt, wechselt sie in den Auffrischzustand REFRESH (Übergang T14). Aufgrund des Übergangs in den Auffrischzustand REFRESH gibt die Auffrischsteuerschaltung 22 das REFPZ-Signal aus und der Speicherkern 28 führt eine Auffrischoperation durch. Nach dem Ausführen der Auffrischoperation schaltet der Zustand erneut in den Ruhezustand IDLE um.
  • Wenn die Hauptzustandsmaschine MSM die Schreiberlaubnis WRITEP im Ruhezustand IDLE erkennt, wechselt sie in den Schreibzustand WRITE (Übergang T15). Aufgrund des Übergangs in den Schreibzustand WRITE gibt die aktive Steuerschaltung 24 das WACTPZ-Signal aus und der Speicherkern 28 führt eine Schreiboperation durch. Nach dem Ausführen der Schreiboperation schaltet der Zustand erneut in den Ruhezustand IDLE um.
  • Somit, wenn die Hauptzustandsmaschine MSM die Leseerlaubnisse READP1, READP2, die Auffrischerlaubnisse REFP1, REFP2 und die Schreiberlaubnis WRITEP erkennt, welche durch die Subzustandsmaschine ausgegeben werden, muss sie nur den Speicherkern 28 veranlassen auf die gleiche Art und Weise zu arbeiten, wie davor, wobei er die Leseoperation, die Auffrischoperation und die Schreiboperation durchführt. Infolgedessen können die meisten Schaltungen entsprechend der Hauptzustandsmaschine MSM herkömmliche Schaltungen verwenden. Demzufolge wird die Designeffizienz des FCRAM verbessert.
  • 42 zeigt einen Betrieb des FCRAM, wenn der Lesebefehl RD zugeführt wird. In diesem Beispiel ist der Betrieb fast der gleiche wie in 16 des vorhergehenden ersten Ausführungsbeispiels. Eine detaillierte Beschreibung der gleichen Operation wie in 16 wird daher ausgelassen werden.
  • Die Subzustandsmaschine SSM wechselt vom betriebsbereiten Zustand READY in den Reservezustand RESERVE in Antwort auf einen Lesebefehl RD1 (42(a)). Die Subzustandsmaschine SSM erzeugt die Leseerlaubnis READP1 nachdem die Haltezeit HOLD abgelaufen ist, und kehrt in den betriebsbereiten Zustand READY zurück (42(b)). Die Hauptzustandsmaschine MSM empfängt die Leseerlaubnis READP1 im Ruhezustand IDLE, wechselt in den Lesezustand READ und führt eine Leseoperation durch (42(c)). Nach der Leseoperation kehrt die Hauptzustandsmaschine MSM in den Ruhezustand IDLE zurück (42(d)). Auf diese Art und Weise wartet der FCRAM auf ein Ablaufen der Haltezeit HOLD wegen des Übergangs in den Reservezustand RESERVE, und startet dann die Leseoperation. Wie im ersten Ausführungsbeispiel ist es daher möglich, die Timingspezifikation des FCRAM, der DRAM-Speicherzellen MC besitzt, gleich einzustellen wie die des SRAM.
  • 43 zeigt einen Betrieb des FCRAM, wenn Lesebefehle RD nacheinander zugeführt werden. In diesem Beispiel ist der Betrieb fast der gleiche wie in 15 des vorhergehenden ersten Ausführungsbeispiels. Eine detaillierte Beschreibung des gleichen Betriebs wie in 15 wird daher ausgelassen werden.
  • Die Subzustandsmaschine SSM wechselt vom betriebsbereiten Zustand READY in den Reservezustand RESERVE in Antwort auf den ersten Lesebefehl RD1 (43(a)). Der neue Lesebefehl RD2 wird im Reservezustand RESERVE zugeführt, und die Subzustandsmaschine SSM setzt den Reservezustand RESERVE beim Übergang zurück und wechselt in den neuen Reservezustand RESERVE (43(b)). Dies kann den Speicherkern vor einer Fehlfunktion bewahren, wenn die Lesebefehle RD zu Intervallen zugeführt werden, die kürzer sind als die Haltezeit HOLD.
  • Die Subzustandsmaschine SSM erzeugt die Leseerlaubnis READP1, nachdem die Haltezeit HOLD entsprechend dem Lesebefehl RD2 abgelaufen ist, und kehrt in den betriebsbereiten Zustand READY (43(c)) zurück. Die Hauptzustandsmaschine MSM empfängt die Leseerlaubnis READP1 im Ruhezustand IDLE, wechselt in den Lesezustand READ und führt eine Leseoperation durch (43(d)). Nach dem Ausführen der Leseoperation kehrt die Hauptzustandsmaschine MSM in den Ruhezustand IDLE zurück (43(e)).
  • Der Lesebefehl RD3 wird nach dem Lesebefehl RD2 zugeführt, und die Subzustandsmaschine SSM wechselt erneut in den Reservezustand RESERVE (43(f)). Die Subzustandsmaschine SSM erzeugt die Leseerlaubnis READP1, nachdem die Haltezeit HOLD entsprechend dem Lesebefehl RD3 abgelaufen ist, und kehrt in den betriebsbereiten Zustand READY zurück (43(g)). Im Anschluss daran wechselt die Hauptzustandsmaschine MSM in den Lesezustand READ und führt eine Leseoperation durch (43(h)). Nach dem Ausführen der Leseoperation kehrt die Hauptzustandsmaschine MSM in den Ruhezustand IDLE zurück (43(i)).
  • 44 zeigt einen Betrieb eines FCRAM, wenn der Auffrischbefehl REF im Reservezustand RESERVE auftritt. In diesem Beispiel ist der Betrieb fast der gleiche wie in 21 des vorhergehenden ersten Ausführungsbeispiels. Eine detaillierte Beschreibung des gleichen Betriebs wie in 21 wird daher ausgelassen werden.
  • Die Subzustandsmaschine SSM empfangt den Auffrischbefehl (SRTZ) im Reservezustand RESERVE und erzeugt die Leseerlaubnis READP2 und die Auffrischerlaubnis REFP1, nachdem die Haltezeit HOLD entsprechend dem Lesebefehl RD2 abgelaufen ist (44(a)). Die Hauptzustandsmaschine MSM empfängt die Leseerlaubnis READP2 im Ruhezustand IDLE, wechselt in den Lesezustand READ und führt eine Leseoperation (44(b)) durch. Wie oben, wenn der Auffrischbefehl REF im Reservezustand RESERVE zugeführt wird und die Haltezeit HOLD abläuft, kann die Leseoperation mit Vorrang vor der Auffrischoperation durchgeführt werden. Demzufolge ist es möglich, die Zeit vom Zuführen des Lesebefehls RD bis zur Ausgabe der Lesedaten (Lesezugriffszeit) zu reduzieren.
  • Nach dem Ausführen der Leseoperation kehrt die Hauptzustandsmaschine MSM in den Ruhezustand IDLE zurück und wechselt in den Auffrischzustand REFRESH, um sofort eine Auffrischoperation durchzuführen (44(c)). Nach dem Ausführen der Auffrischoperation kehrt die Hauptzustandsmaschine MSM in den Ruhezustand IDLE zurück (44(d)).
  • 45 zeigt einen Betrieb des FCRAM, wenn der Auffrischbefehl REF im Reservezustand RESERVE auftritt. In diesem Beispiel ist der Betrieb fast der gleich wie in 19 des vorhergehenden ersten Ausführungsbeispiels. Eine detaillierte Beschreibung des gleichen Betriebs wie in 19 wird daher ausgelassen werden.
  • Die Subzustandsmaschine SSM empfangt den Auffrischbefehl (SRTZ) im Reservezustand RESERVE (45(a)). In diesem Beispiel wird der neue Lesebefehl RD0 im Reservezustand RESERVE zugeführt. Die Subzustandsmaschine SSM erzeugt die Auffrischerlaubnis REFP2, setzt den Reservezustand RESERVE beim Übergang zurück und wechselt in den neuen Reservezustand RESERVE (45(b)). Die Hauptzustands maschine MSM empfängt die Auffrischerlaubnis REFP2 im Ruhezustand IDLE und wechselt in den Auffrischzustand REFRESH, um eine Auffrischoperation durchzuführen (45(c)).
  • Wenn der Auffrischbefehl REF und der neue Lesebefehl RD im Reservezustand RESERVE sukzessive zugeführt werden, kann der Auffrischoperation in dem neuen Reservezustand RESERVE Vorrang gegeben werden. Es ist daher möglich den Auffrischzyklus von dem System, auf welchem der FCRAM montiert ist, auszublenden.
  • Nach dem Ausführen der Auffrischoperation kehrt die Hauptzustandsmaschine MSM zurück in den Ruhezustand IDLE (45(d)). Im Anschluss daran, wie in der oben gesehenen 43, werden die Lesebefehle RD2 und RD3, welche die Haltezeit HOLD erfüllen, nacheinander zugeführt, und die Leseoperationen werden nacheinander durchgeführt (45(e, f)).
  • 46 zeigt einen Betrieb des FCRAM, wenn der Schreibbefehl WR im Reservezustand RESERVE zugeführt wird. In diesem Beispiel ist der Betrieb fast der gleiche wie in 17 des vorhergehenden ersten Ausführungsbeispiels. Eine detaillierte Beschreibung des gleichen Betriebs wie in 17 wird daher ausgelassen werden.
  • Dieses Beispiel zeigt die Grundlagen der Schreiboperation. Es sollte beachtet werden, dass die Aktivierungsperiode des /CE-Signals länger ist als die Aktivierungsperiode des /WE-Signals. Dann empfängt der FCRAM den hohen Pegel des /CE-Signals und den hohen Pegel des /WE-Signals, und erkennt, dass Lesebefehle RD0 zugeführt werden (46(a, b)). Da keine dieser Zuführperioden dieser Lesebefehle RD0 die Halteperiode HOLD erfüllt, wird keine Leseoperation gestartet werden.
  • Die Subzustandsmaschine SSM empfängt den Schreibbefehl WR0 im Reservezustand RESERVE entsprechend dem ersten Lesebefehl RD0, erzeugt die Schreiberlaubnis WRITEP und wech selt dann in den betriebsbereiten Zustand READY (46(c)). In Antwort auf das Ende des Schreibbefehls WR0, welcher im Ruhezustand IDLE empfangen wird, wechselt die Hauptzustandsmaschine MSM in den Schreibzustand WRITE, um eine Schreiboperation zu starten (46(d)). Nach dem Abschließen der Schreiboperation kehrt die Hauptzustandsmaschine MSM in den Ruhezustand IDLE zurück (46(e)).
  • 47 zeigt einen Betrieb des FCRAM, wenn der Schreibbefehl WR im Reservezustand RESERVE zugeführt wird und danach der Auffrischbefehl REF auftritt. In diesem Beispiel ist der Betrieb fast der gleiche wie in 22 des vorhergehenden ersten Ausführungsbeispiels. Eine detaillierte Beschreibung der gleichen Operation wie in 22 wird daher ausgelassen werden.
  • In diesem Beispiel erkennt der FCRAM auch die Lesebefehle RD0, welche die Halteperiode vor und hinter dem Schreibbefehl WR0 nicht erfüllen, wie in der oben gesehenen 46. Die Subzustandsmaschine SSM empfängt den Auffrischbefehl REF im betriebsbereiten Zustand READY, in welchen sie aufgrund des Schreibbefehls WR0 gewechselt hat (47(a)). Die Subzustandsmaschine SSM erzeugt die Auffrischerlaubnis REFP1 in Antwort auf den Auffrischbefehl REF (47(b)). Die Hauptzustandsmaschine MSM empfängt die Auffrischerlaubnis REFP1 im Ruhezustand IDLE und wechselt in den Auffrischzustand REFRESH, um eine Auffrischoperation durchzuführen (47(c)). Wie oben, wenn der Auffrischbefehl REF im betriebsbereiten Zustand READY empfangen wird, wird der betriebsbereite Zustand READY beibehalten, während die Auffrischerlaubnis REFP1 ausgegeben wird, um eine Auffrischoperation durchzuführen. Somit kann die Auffrischoperation, welche dem Auffrischbefehl REF antwortet, sofort gestartet werden. Demzufolge kann die Hauptzustandsmaschine MSM eine Länge der Periode des Ruhezustands IDLE auf ein Minimum reduzieren. Mit anderen Worten ist es möglich, die Zuführfrequenz externer Befehle, wie z.B. des Lesebefehls RD und des Schreibbefehls WR (Befehlseingaberate), zu verbessern.
  • Außerdem, da die Schreiboperation in Antwort auf das Ende des Schreibbefehls WR gestartet wird, kann die Auffrischoperation mit Vorrang vor der Schreiboperation durchgeführt werden, wenn der Auffrischbefehl REF während der Zuführung des Schreibbefehls WR auftritt. Die Hauptzustandsmaschine MSM wechselt in den Ruhezustand IDLE in Antwort auf den Abschluss der Auffrischoperation, und wechselt dann in den Schreibzustand WRITE, um die Schreiboperation zu starten (47(d)).
  • 48 zeigt einen Betrieb des FCRAM, wenn der Schreibbefehl WR im Reservezustand RESERVE zugeführt wird und der Auffrischbefehl REF während dem Ausführen der Schreiboperation auftritt. In diesem Beispiel ist der Betrieb fast der gleiche wie in 23 des vorhergehenden ersten Ausführungsbeispiels. Außerdem ist das Timing, das zum Start der Schreiboperation führt, fast das gleiche wie in 46. Eine detaillierte Beschreibung des gleichen Betriebs wie in den 23 und 26 wird daher ausgelassen werden.
  • Die Subzustandsmaschine SSM empfängt den Auffrischbefehl REF im Reservezustand RESERVE entsprechend dem zweiten Lesebefehl RD0 (48(a)). In Antwort auf den Abschluss des Lesebefehls RD0 (= das Zuführen des Stand-by-Befehls STBY) erzeugt die Subzustandmaschine SSM die Auffrischerlaubnis REFP1 und wechselt von dem Reservezustand RESERVE in den betriebsbereiten Zustand READY (48(b)).
  • Die Hauptzustandsmaschine MSM empfangt die Auffrischerlaubnis REFP1 im Ruhezustand IDLE nach der Schreiboperation, und wechselt in den Auffrischzustand REFRESH, um eine Auffrischoperation durchzuführen (48(c)). Wenn der Auffrischbefehl REF und der Stand-by-Befehl STBY im Re servezustand RESERVE zugeführt werden, wird die Auffrischoperation im betriebsbereiten Zustand READY gestartet, in welchen der Zustand in Antwort auf den Stand-by-Befehl STBY wechselt. Die Speicherzellen MC können somit durch Verwendung der freien Zeit des Speicherkerns 28 aufgefrischt werden. Demzufolge ist es möglich, den Auffrischzyklus von dem System, auf welchem der FCRAM montiert ist, auszublenden.
  • 49 zeigt einen Betrieb des FCRAM, wenn der Schreibbefehl WR und der Lesebefehl RD, der die Haltezeit HOLD erfüllt, im Reservezustand RESERVE nacheinander zugeführt werden. Das Timing, das zum Start der Schreiboperation führt, ist fast das gleiche wie in 46.
  • In diesem Beispiel erfüllt der Lesebefehl RD1, der nach dem Schreibbefehl WR0 zugeführt wird, die Haltezeit HOLD. Die Subzustandsmaschine SSM erzeugt somit die Leseerlaubnis READP1, nachdem die Haltezeit HOLD entsprechend dem Lesebefehl RD1 abgelaufen ist (49(a)). Die Hauptzustandsmaschine MSM empfängt die Leseerlaubnis READP1 im Ruhezustand IDLE nach der Schreiboperation, und wechselt in den Lesezustand READ, um eine Leseoperation durchzuführen (49(b)). Nach dem Ausführen der Leseoperation kehrt die Hauptzustandsmaschine MSM in den Ruhezustand IDLE zurück (49(c)).
  • 50 zeigt einen Betrieb des FCRAM, wenn der Schreibbefehl WR im Reservezustand RESERVE zugeführt wird, und dann der Auffrischbefehl REF auftritt und der Lesebefehl RD, der die Haltezeit HOLD erfüllt, zugeführt wird. Das Timing, das zum Zuführen des Lesebefehls RD1 führt, ist das gleiche wie in 47.
  • In diesem Beispiel erfüllt der Lesebefehl RD1, der nach dem Schreibbefehl WR0 zugeführt wird, die Haltezeit HOLD. Außerdem empfangt die Subzustandsmaschine SSM den Auffrischbefehl REF im betriebsbereiten Zustand READY, in welchen sie aufgrund des Schreibbefehls WR0 gewechselt hat, und erzeugt die Auffrischerlaubnis REFP1 (50(a)). Die Hauptzustandsmaschine MSM empfängt die Auffrischerlaubnis REFP1 im Ruhezustand IDLE und wechselt in den Auffrischzustand REFRESH, um eine Auffrischoperation durchzuführen (50(b)). Die Hauptzustandsmaschine MSM wechselt in den Ruhezustand IDLE in Antwort auf das Abschließen der Auffrischoperation, und wechselt dann in den Schreibzustand WRITE, um die Schreiboperation zu starten (50(c)). Die Hauptzustandsmaschine MSM empfängt die Leseerlaubnis READP1 während der Schreiboperation (50(d)). Die Hauptzustandsmaschine MSM wechselt in den Lesezustand READ, um nach der Schreiboperation eine Leseoperation durchzuführen (50(e)).
  • 51 zeigt einen Betrieb des FCRAM, wenn der Schreibbefehl WR und der Lesebefehl RD, der die Haltezeit HOLD erfüllt, im Reservezustand RESERVE zugeführt werden und der Auffrischbefehl REF während der Ausführung der Schreiboperation auftritt. Das Timing, welches zum Zuführen des Auffrischbefehls REF während der Schreiboperation führt, ist fast das gleiche wie in 48.
  • Die Subzustandsmaschine SSM erzeugt die Leseerlaubnis READP2 und die Auffrischerlaubnis REFP1, nachdem die Haltezeit HOLD entsprechend dem Lesebefehl RD1 abgelaufen ist (51(a)). Die Hauptzustandsmaschine MSM empfängt die Leseerlaubnis READP2 im Ruhezustand IDLE nach der Schreiboperation, wechselt in den Lesezustand READ und führt eine Leseoperation durch (51(b)). Nach der Ausführung der Leseoperation kehrt die Hauptzustandsmaschine MSM zurück in den Ruhezustand IDLE und wechselt in den Auffrischzustand REFRESH, um sofort eine Auffrischoperation durchzuführen (51(c)). Nach der Ausführung der Auffrischoperation kehrt die Hauptzustandsmaschine MSM zurück in den Ruhezustand IDLE (51(d)).
  • 52 zeigt einen Betrieb des FCRAM, wenn der Auffrischbefehl REF im Reservezustand RESERVE während einer Leseoperation auftritt.
  • In diesem Beispiel wird ein Lesebefehl RD1, der die Haltezeit HOLD nicht erfüllt, zwischen Lesebefehlen RD0 und RD2 zugeführt, welche die Haltezeit HOLD erfüllen (52(a)). In Antwort auf den neuen Lesebefehl RD2 im Reservezustand RESERVE erzeugt die Subzustandsmaschine SSM die Auffrischerlaubnis REFP2, setzt den Reservezustand RESERVE beim Übergang zurück und wechselt in den neuen Reservezustand RESERVE (52(b)). Die Hauptzustandsmaschine MSM empfängt die Auffrischerlaubnis REFP2 im Ruhezustand IDLE und wechselt in den Auffrischzustand REFRESH, um eine Auffrischoperation durchzuführen (52(c)). Nach der Ausführung der Auffrischoperation kehrt die Hauptzustandsmaschine MSM zurück in den Ruhezustand IDLE (52(d)). Im Anschluss daran wechselt die Hauptzustandsmaschine MSM in den Lesezustand READ entsprechend dem und in Antwort auf den Lesebefehl RD2, der die Haltezeit HOLD erfüllt, und führt eine Leseoperation durch (52(e)).
  • 53 zeigt einen weiteren Betrieb des FCRAM, wenn der Auffrischbefehl REF im Reservezustand RESERVE während einer Leseoperation auftritt. Das Timing, das zum Start der Auffrischoperation führt, ist fast das gleiche wie in der oben gesehenen 52.
  • In diesem Beispiel wird der Lesebefehl RD1, der die Haltezeit HOLD nicht erfüllt, vor dem Zuführen des Stand-by-Befehls STBY zugeführt (53(a)). Somit, nach dem Reservezustand RESERVE entsprechend dem Lesebefehl RD1, wechselt die Subzustandsmaschine SSM in den betriebsbereiten Zustand READY (53(b)). Nach der Auffrischoperation wechselt die Hauptzustandsmaschine MSM in den Ruhezustand IDLE (53(c)).
  • 54 zeigt einen weiteren Betrieb des FCRAM, wenn der Auffrischbefehl REF im Reservezustand RESERVE auftritt. Das Timing, welches zum Start der Auffrischoperation führt, ist fast das gleiche wie in der oben gesehenen 45.
  • In diesem Beispiel wird der Lesebefehl RD1, der die Haltezeit HOLD nicht erfüllt, vor dem Zuführen des Stand-by-Befehls STBY zugeführt (54(a)). Somit, nach dem Reservezustand RESERVE, wechselt die Subzustandsmaschine SSM in den betriebsbereiten Zustand READY (54(b)). Nach der Auffrischoperation wechselt die Hauptzustandsmaschine MSM in den Ruhezustand IDLE (54(c)).
  • 55 zeigt einen Betrieb des FCRAM, wenn der Auffrischbefehl REF im Reservezustand RESERVE während einer Schreiboperation auftritt, und ein Lesebefehl RD, der die Haltezeit HOLD erfüllt, wird anschließend zugeführt.
  • Ein neuer Lesebefehl RD1 wird im Reservezustand RESERVE entsprechend einem Lesebefehl RD0 zugeführt. Die Subzustandsmaschine SSM erzeugt die Auffrischerlaubnis REFP2, setzt den Reservezustand RESERVE beim Übergang zurück und wechselt in den neuen Reservezustand RESERVE (55(a)). Die Hauptzustandsmaschine MSM wechselt in den Auffrischzustand REFRESH, um eine Auffrischoperation entsprechend der Auffrischerlaubnis REFP2 im Ruhezustand IDLE nach der Schreiboperation durchzuführen (55(b)).
  • Die Subzustandsmaschine SSM erzeugt die Leseerlaubnis READP1 nach dem Ende der Reserveperiode entsprechend dem Lesebefehl RD1. Nach dem Abschluss der Auffrischoperation wechselt die Hauptzustandsmaschine MSM vom Ruhezustand IDLE in den Lesezustand READ, um eine Leseoperation entsprechend der Leseerlaubnis READP1 durchzuführen (55(c)).
  • Wie oben kann dieses Ausführungsbeispiel die gleichen Effekte wie jene des ersten Ausführungsbeispiels, das oben beschrieben wird, bereitstellen. Außerdem besteht in diesem Ausführungsbeispiel die Zustandsmaschine zum Steuern des Betriebs des FCRAM aus der Hauptzustandsmaschine MSM, welche den Betrieb des Speicherkerns 28 direkt steuert, und der Subzustandsmaschine, welche den Betrieb der internen Schaltungen gemäß den Operationsbefehlen des Speicherkerns 28 steuert. Dies kann die Zustandsmaschinen vor einer erhöhten Komplexität bewahren. Infolgedessen können die Steuerschaltungen, die im FCRAM entsprechend den jeweiligen Zustandsmaschinen ausgebildet sind, einfach konfiguriert werden. Demzufolge ist es möglich, die Schaltungsdesignzeit des FCRAM zu reduzieren.
  • Wenn der FCRAM neu entwickelt wird, indem ein Speicherkern 28 verwendet wird, der vorher entwickelt wurde, kann die Steuerschaltung entsprechend der Hauptzustandsmaschine MSM zum Steuern des Betriebs des Speicherkerns 28 auch die Steuerschaltung verwenden, die vorher gestaltet wurde. Dies macht es möglich, einen neuen Halbleiterspeicher zu entwickeln, indem alleine die Subzustandsmaschine SSM neu gestaltet wird. Demzufolge ist es möglich, die Entwicklungsperiode und Entwicklungskosten des FCRAM zu reduzieren.
  • Wenn die Subzustandsmaschine SSM im Reservezustand RESERVE, der auf einen Lesebefehl RD antwortet, einen neuen Lesebefehl RD empfängt, setzt sie den Reservezustand RESERVE beim Übergang zurück und wechselt erneut in den Reservezustand RESERVE, um die Haltzeit HOLD erneut zu messen. Außerdem, nach einem Ablaufen der Haltezeit HOLD, gibt die Subzustandsmaschine SSM die Leseerlaubnisse READP1 und READP2 aus, um die Leseoperationen durchzuführen. Infolgedessen, wenn Lesebefehle RD zu Intervallen zugeführt werden, die kürzer sind als die Haltezeit HOLD, kann der Speicherkern vor einer Fehlfunktion bewahrt werden. Die Timingspezifikation des FCRAM, der DRAM-Speicherzellen MC besitzt, kann genauso wie die des SRAM eingestellt werden.
  • Wenn der Auffrischbefehl REF im Reservezustand RESERVE zugeführt wird und die Haltezeit HOLD abläuft, kann die Leseoperation mit Vorrang vor der Auffrischoperation durchgeführt werden. Demzufolge ist es möglich, die Zeit von dem Zuführen des Lesebefehls RD bis zur Ausgabe der Lesedaten zu reduzieren.
  • Wenn der Auffrischbefehl REF und ein neuer Lesebefehl RD im Reservezustand RESERVE nacheinender zugeführt werden, wird die Auffrischoperation im neuen Reservezustand RESERVE mit Vorrang durchgeführt. Dies macht es möglich, den Auffrischzyklus von externen Systemen auszublenden.
  • Die Hauptzustandsmaschine MSM kann nur vom Ruhezustand IDLE in den Auffrischzustand REFESH, den Lesezustand READ und den Schreibzustand WRITE wechseln. Da die Operationen des Speicherkerns 28 immer von dem gleichen Zustand (IDLE-Zustand) gestartet werden, kann die Steuerschaltung entsprechend der Hauptzustandsmaschine MSN leicht konfiguriert werden.
  • Da die Schreiboperation in Antwort auf das Ende des Schreibbefehls WR gestartet wird, kann die Auffrischoperation mit Vorrang vor der Schreiboperation durchgeführt werden, wenn der Auffrischbefehl REF während dem Zuführen des Schreibbefehls WR auftritt.
  • Wenn der Auffrischbefehl REF im betriebsbereiten Zustand READY empfangen wird, wird die Auffrischerlaubnis REFP1 ausgegeben, während der betriebsbereite Zustand READY beibehalten wird. Die Auffrischoperation, welche auf den Auffrischbefehl REF antwortet, kann somit sofort gestartet werden. Demzufolge ist es möglich, die Zeit zu reduzieren, um den FCRAM durch die Auffrischoperation zu besetzen, und die Zuführfrequenz externer Befehl, wie z.B. des Lesebefehls RD, zu verbessern.
  • Im FCRAM, in dem die Leseoperation in Antwort auf einen Lesebefehl RD gestartet wird, der im betriebsbereiten Zustand READY auftritt, nachdem die Haltezeit HOLD abgelaufen ist, wenn der Auffrischbefehl REF und der Stand-by-Befehl STBY im Reservezustand RESERVE zugeführt werden, kann die Auffrischoperation im betriebsbereiten Zustand READY gestartet werden, um den Auffrischzyklus von externen Systemen auszublenden.
  • 56 zeigt ein fünftes Ausführungsbeispiel des Halbleiterspeichers der vorliegenden Erfindung. Die gleichen Schaltungen und Signale wie die Schaltungen und Signale, die im ersten Ausführungsbeispiel beschrieben werden, werden durch identische Bezugszeichen oder Symbole gekennzeichnet werden. Eine detaillierte Beschreibung davon wird ausgelassen werden.
  • Der FCRAM dieses Ausführungsbeispiels besitzt eine aktive Steuerschaltung 60 und eine Kernbetriebssteuerschaltung 62 anstelle der aktiven Steuerschaltung 24 und der Kernbetriebssteuerschaltung 26 des vierten Ausführungsbeispiels. Der Rest der Konfiguration ist fast der gleiche wie in dem ersten und dem vierten Ausführungsbeispiel. Dieses Ausführungsbeispiel unterscheidet sich vom vierten Ausführungsbeispiel dadurch, dass der FCRAM eine Schreiboperation in Antwort auf das Zuführen des Schreibbefehls WR startet. Der Rest der Operationen ist der gleiche wie im vierten Ausführungsbeispiel.
  • 57 zeigt ein Zustandsübergangsdiagramm des FCRAM im fünften Ausführungsbeispiel.
  • Ein Unterschied zum Zustandsübergangsdiagramm des vierten Ausführungsbeispiels besteht darin, dass der Schreibbefehl WR alleine in die Subzustandsmaschine SSM eingegeben wird. In diesem Ausführungsbeispiel, wenn die Hauptzustandsmaschine MSM die Schreiberlaubnis WRITEP im betriebsbereiten Zustand READY empfängt, startet sie sofort die Schreiboperation.
  • 58 zeigt den Betrieb des FCRAM, wenn der Schreibbefehl WR im Reservezustand RESERVE zugeführt wird. Dieses Beispiel befasst sich mit dem Betrieb entsprechend der 46 des vorhergehenden vierten Ausführungsbeispiels. Die Befehle, die von außen zuzuführen sind, das Zuführtiming davon und der Betrieb der Subzustandsmaschine SSM sind die gleichen wie in 46 des vierten Ausführungsbeispiels.
  • Wenn die Hauptzustandsmaschine MSM die Schreiberlaubnis WRITEP im Ruhezustand IDLE empfängt, wechselt sie sofort in den Schreibzustand WRITE und startet die Schreiboperation (58(a)). Infolgedessen, im Vergleich zum vierten Ausführungsbeispiel, ist es möglich, die Periode des Ruhezustands ADLE im Schreibzyklus zu reduzieren. Demzufolge steigt die Betriebsfrequenz des Speicherkerns 28 mit einer Verbesserung der Betriebseffizienz an. Nach dem Abschluss der Schreiboperation kehrt die Hauptzustandsmaschine MSM in den Ruhezustand IDLE zurück (58(b)).
  • 59 zeigt einen Betrieb des FCRAM, wenn der Auffrischbefehl (SRTZ) und ein Schreibbefehl WR0 im Reservezustand RESERVE nacheinander zugeführt werden. Dieses Beispiel befasst sich mit dem Betrieb entsprechend 47 des vorhergehenden vierten Ausführungsbeispiels. Die Befehle, die von außen zuzuführen sind, und das Zuführtiming davon sind die gleichen wie in 47 des vierten Ausführungsbeispiels.
  • Die Subzustandsmaschine SSM empfängt den Schreibbefehl WR0, erzeugt die Auffrischerlaubnis REFP2 und die Schreiberlaubnis WRITEP, und wechselt vom Reservezustand RESERVE in den betriebsbereiten Zustand READY (59(a)). Die Hauptzustandsmaschine MSM empfängt die Auffrischerlaubnis REFP2 im Ruhezustand IDLE und wechselt in den Auffrischzustand REFRESH, um eine Auffrischoperation durchzuführen (59(b)). Wenn die Hauptzustandsmaschine MSM in den Ruhezustand IDLE nach der Auffrischoperation zurückkehrt, wechselt sie sofort in den Schreibzustand WRITE und führt eine Schreiboperation durch (59(c)).
  • 60 zeigt einen Betrieb des FCRAM, wenn der Schreibbefehl WR im Reservezustand RESERVE zugeführt wird und der Auffrischbefehl REF während dem Ausführen der Schreiboperation auftritt. Dieses Beispiel befasst sich mit dem Betrieb entsprechend 48 des vorhergehenden vierten Ausführungsbeispiels. Die Befehle, die von außen zuzuführen sind, und das Zuführtiming davon sind die gleichen wie in 48 des vierten Ausführungsbeispiels.
  • Die Subzustandsmaschine SSM erzeugt die Schreiberlaubnis WRITEP beim Empfangen des Schreibbefehls WR0 im Reservezustand RESERVE, und wechselt vom Reservezustand RESERVE in den betriebsbereiten Zustand READY (60(a)). Die Hauptzustandsmaschine MSM empfangt die Schreiberlaubnis WRITEP im Ruhezustand IDLE und wechselt in den Schreibzustand WRITE, um eine Schreiboperation durchzuführen (60(b)). Die Subzustandsmaschine SSM empfängt den Auffrischbefehl REF während der Schreiboperation, und erzeugt die Auffrischerlaubnis REFP1 (60(c)). Wenn die Hauptzustandsmaschine MSM nach der Schreiboperation in den Ruhezustand IDLE zurückkehrt, wechselt sie sofort in den Auffrischzustand REFRESH und führt eine Auffrischoperation durch (60(d)).
  • 61 zeigt einen Betrieb des FCRAM, wenn der Schreibbefehl WR und der Lesebefehl RD, der die Haltzeit HOLD erfüllt, im Reservezustand RESERVE nacheinander zugeführt werden. Dieses Beispiel befasst sich mit dem Betrieb entsprechend 49 des vorhergehenden vierten Ausführungsbeispiels. Die Befehle, die von außen zuzuführen sind, das Zuführtiming davon und der Betrieb der Subzustandsmaschine SSM sind die gleichen wie in 49 des vierten Ausführungsbeispiels.
  • Um eine Schreiboperation in Antwort auf die Schreiberlaubnis WRITEP im Ruhezustand IDLE zu starten, wechselt die Hauptzustandsmaschine MSM in den Schreibzustand WRITE (61(a)). Außerdem, wie in 49, empfängt die Hauptzustandsmaschine MSM die Leseerlaubnis READP1 im Ruhezustand IDLE nach der Schreiboperation, und wechselt in den Lesezustand READ, um eine Leseoperation durchzuführen (61(b)).
  • 62 zeigt einen Betrieb des FCRAM, wenn der Auffrischbefehl im Reservezustand RESERVE auftritt, und dann der Schreibbefehl WR zugeführt wird und der Lesebefehl RD, der die Neu-Haltezeit HOLD erfüllt, zugeführt wird. Dieses Beispiel befasst sich mit dem Betrieb entsprechend 50 des vorhergehenden vierten Ausführungsbeispiels. Die Befehle, die von außen zuzuführen sind, und das Zuführtiming davon sind das gleiche wie in 50 des vierten Ausführungsbeispiels. Außerdem sind die Operationen entsprechend dem Auffrischbefehl REF und dem Schreibbefehl WR0 die gleichen wie in der oben gesehenen 59. Die Operation entsprechend dem Lesebefehl RD1 ist die gleiche wie in der oben gesehenen 61.
  • 63 zeigt einen Betrieb des FCRAM, wenn der Schreibbefehl WR und der Lesebefehl RD, der die Haltzeit HOLD erfüllt, im Reservezustand RESERVE zugeführt werden, und der Auffrischbefehl REF tritt während dem Ausführen der Schreiboperation auf. Dieses Beispiel befasst sich mit dem Betrieb entsprechend der 51 des vorhergehenden vierten Ausführungsbeispiels. Die Befehle, die von außen zuzuführen sind, und das Zuführtiming davon sind das gleiche wie in 51 des vierten Ausführungsbeispiels. Außerdem sind die Operationen entsprechend dem Schreibbefehl WR0 und dem Auffrischbefehl REF die gleichen wie in der oben gesehenen 60. Die Operation entsprechend dem Lesebefehl RD1 ist die gleiche wie in der oben gesehenen 61.
  • 64 zeigt einen Betrieb des FCRAM, wenn der Auffrischbefehl REF im Reservezustand RESERVE auftritt, der die Halteperiode erfüllt, und dann wird der Schreibbefehl WR zugeführt.
  • Die Subzustandsmaschine SSM erzeugt die Leseerlaubnis READP2 und die Auffrischerlaubnis REFP1, nachdem die Haltezeit HOLD entsprechend dem Lesebefehl RD0 abgelaufen ist (64(a)). Die Hauptzustandsmaschine MSM empfängt die Leseerlaubnis READP2 im Ruhezustand IDLE, wechselt in den Lesezustand READ und führt eine Leseoperation durch (64(b)). Nach der Ausführung der Leseoperation kehrt die Hauptzustandsmaschine MSM in den Ruhezustand IDLE zurück und wechselt in den Auffrischzustand REFRESH, um sofort eine Auffrischoperation durchzuführen (64(c)).
  • Die Subzustandsmaschine SSM empfängt den Schreibbefehl WR1 während der Leseoperation und erzeugt die Schreiberlaubnis WRITEP (64(d)). Nach der Ausführung der Leseoperation kehrt die Hauptzustandsmaschine MSM zurück in den Ruhezustand IDLE und wechselt in den Schreibzustand WRITE, um sofort eine Schreiboperation durchzuführen (64(e)).
  • Dieses Ausführungsbeispiel kann die gleichen Effekte wie jene des ersten und des vierten Ausführungsbeispiels, die oben beschreiben werden, bereitstellen. Außerdem wird in diesem Ausführungsbeispiel die Schreiboperation in Antwort auf den Beginn des Schreibbefehls WR gestartet. Dies kann die Periode des Ruhezustands IDLE der Hauptzustandsmaschine MSM während dem Schreibzyklus reduzieren. Demzufolge kann die Betriebseffizienz des Speicherkerns 28 verbessert werden.
  • Die vorhergehenden Ausführungsbeispiele befassten sich mit den Fällen, in denen die vorliegende Erfindung auf einen FCRAM angewendet wird. Jedoch ist die vorliegende Erfindung nicht auf solche Ausführungsbeispiele beschränkt.
  • Beispielsweise kann die vorliegende Erfindung auf andere Pseudo-SRAMs als den FCRAM angewendet werden.
  • Die Erfindung ist nicht auf die obigen Ausführungsbeispiele beschränkt und verschiedene Modifikationen können gemacht werden, ohne vom Gedanken und Schutzbereich der Erfindung abzuweichen. Jegliche Verbesserung kann in einem Teil oder allen der Komponenten gemacht werden.
  • Gewerbliche Anwendbarkeit
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung ist es möglich, den Speicherkern vor einer Fehlfunktion und Daten, die darin gespeichert werden, vor einem Crash zu bewahren, selbst wenn externe Zugriffssignale zu Intervallen zugeführt werden, zu welchen der Speicherkern nicht in der Lage ist, richtig zu arbeiten. Infolgedessen kann der Halbleiterspeicher mit der Speicherzelle, welche eine Auffrischung erfordert, mit der gleichen Timingspezifikation wie der eines statischen RAM arbeiten.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung ist es möglich, die Änderung des externen Zugriffssignals zuverlässig zu erkennen und den Betrieb des Timers zu starten.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung, da der Timer jedes Mal sicher zurückgesetzt wird, bevor er gestartet wird, ist es möglich, die vorbestimmte Zeit immer korrekt zu messen.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung, da der Timer zurückgesetzt wird, wenn er nicht arbeiten muss, wird der Timer zuverlässig vor einer Fehlfunktion bewahrt.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung wird der Timer aus dem Oszillator und dem Zähler in Kombination hergestellt, so dass die vorbestimmte Zeit mit einem hohen Genauigkeitsgrad leicht gemessen werden kann.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung fungiert die Auffrischmaskierungsschaltung als eine Arbiterschaltung, um einen Vorrang zwischen der Auffrischoperation und einer Zugriffsoperation zu bestimmen. Dies macht es möglich, einen Konflikt zwischen der Auffrischoperation und der Zugriffsoperation zu vermeiden. Dies macht es auch leicht, die Entscheidung zwischen der Zugriffsoperation und der Auffrischoperation, die in Antwort auf Auffrischanforderungen auftritt, die zufällig auftreten, zu steuern.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung fungiert die Zugriffsmaskierungsschaltung als eine Arbiterschaltung, um einen Vorrang zwischen der Auffrischoperation und der Zugriffsoperation zu bestimmen. Es ist daher möglich, einen Konflikt zwischen der Zugriffsoperation und der Auffrischoperation, die in Antwort auf Auffrischanforderungen auftritt, die zufällig auftreten, zu vermeiden.
  • Der Halbleiterspeicher gemäß der vorliegenden Erfindung ist in der Lage, ungültige Speicherkernoperationen zu sperren, wodurch die Zykluszeit reduziert wird.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung kann ein System, auf welchem der Halbleiterspeicher montiert ist, beispielsweise auf den Halbleiterspeicher in Übereinstimmung mit der tatsächlichen Betriebsleistung des Speicherkerns zugreifen.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung, der die Auffrischoperation zeitweise sperrt, die auf die Auffrischanforderungen antwortet, die zufällig auftreten, ist es möglich, in einer kürzesten Zeit auf den Halbleiterspeicher zuzugreifen gemäß der tatsächlichen Betriebsleistung des Speicherkerns.
  • Der Halbleiterspeicher gemäß der vorliegenden Erfindung kann leicht in den Testmodus gebracht werden, ohne einen dedizierten Testanschluss zu besitzen.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung, nach dem Eintreten in den Testmodus, kann eine Testdecodierschaltung einen durchzuführenden Test unter einer Mehrzahl von Tests in Übereinstimmung mit dem logischen Wert eines Signals auswählen, das in den externen Anschluss zugeführt wird.
  • Der Halbleiterspeicher gemäß der vorliegenden Erfindung ist in der Lage, fehlerhafte Schreiboperationen zum Zeitpunkt des Eintretens in den Testmodus zu vermeiden, was die Daten zerstört, die in der Speicherzelle gespeichert sind.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung ist es leicht, den tatsächlichen Wert der Zugriffszeit auf den Speicherkern während dem Testmodus zu evaluieren.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung ist es leicht, die vorbestimmte Zeit während dem Testmodus zu messen.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung wird das Messsignal ausgegeben, bis eine Mehrzahl von Malen vorbestimmter Zeiten abgelaufen ist. Infolgedessen kann die vorbestimmte Zeit mit einem hohen Genauigkeitsgrad gemessen werden.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung kann die dritte Testschaltung die schlechteste Zugriffsoperation leicht realisieren, wodurch die schlechteste Zugriffszeit gemessen wird.
  • Die Schaltungsgröße des Halbleiterspeichers gemäß der vorliegenden Erfindung kann reduziert werden und die Timingspanne der Schreibsteuerschaltung kann verbessert werden. Es ist auch möglich, die Schreibzykluszeit zu reduzieren.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung steuert die Hauptzustandsmaschine direkt den Betrieb des Speicherkerns und steuert die Subzustandsmaschine den Be trieb der internen Schaltungen gemäß den Betriebsbefehlen vom Speicherkern, so dass es möglich ist, die Zustandsmaschine vor einer komplexen Konfiguration zu bewahren. Eine Vereinfachung der einzelnen Zustandsmaschinen ermöglicht eine einfache Konfiguration der Steuerschaltungen, die im Halbleiterspeicher entsprechend den jeweiligen Zustandsmaschinen ausgebildet sind. Demzufolge ist es möglich, die Zeit zu reduzieren, die für das Schaltungsdesign des Halbleiterspeichers benötigt wird.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung, wenn der Auffrischbefehl im Reservezustand zugeführt wird, kann die Leseoperation mit Vorrang vor der Auffrischoperation durchgeführt werden. Infolgedessen ist es möglich, die Zeit von der Zuführung des Lesebefehls bis zur Ausgabe der Lesedaten zu verkürzen.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung, da die Auffrischoperation innerhalb der Reserveperiode durchgeführt werden kann, ist es möglich, den Auffrischzyklus von externen Systemen auszublenden. Das heißt, der Halbleiterspeicher mit der Speicherzelle, die eine Auffrischung erfordert, kann die gleiche Operation wie die eines statischen RAM durchführen.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung wird eine Schreiberlaubnis ausgegeben, wenn der Schreibbefehl im Reservezustand empfangen wird, bevor die vorbestimmte Zeit abgelaufen ist, was den Speicher in den betriebsbereiten Zustand bringt. Infolgedessen, während der Speicherkern im Ruhezustand ist, wird die Schreiboperation sofort durchgeführt, wobei sie auf den Schreibbefehl antwortet.
  • Wenn er den Auffrischbefehl im betriebsbereiten Zustand empfängt, verbleibt der Halbleiterspeicher gemäß der vorliegenden Erfindung im betriebsbereiten Zustand und gibt eine Auffrischerlaubnis aus. Somit, während der Speicher kern im Ruhezustand ist, wird die Auffrischoperation sofort durchgeführt, welche auf den Auffrischbefehl antwortet.
  • Im Halbleiterspeicher gemäß der vorliegenden Erfindung, wenn der Auffrischbefehl und ein Stand-by-Befehl im Reservezustand zugeführt werden, wird die Auffrischoperation mit Vorrang durchgeführt. Das Starten der Auffrischoperation während dem betriebsbereiten Zustand macht es möglich, den Auffrischzyklus von externen Systemen auszublenden.

Claims (23)

  1. Ein Halbleiterspeicher, umfassend: einen Speicherkern (28) mit einer flüchtigen Speicherzelle (MC), die aus einem Kondensator zum Halten von Daten besteht; einen Timer (20), der eine vorbestimmte Zeit (HOLD) vom Empfang eines externen Zugriffssignals (/CE) an misst und ein Zugriffsanforderungssignal (HTPZ) ausgibt, nachdem die vorbestimmte Zeit (HOLD) abgelaufen ist, wobei das externe Zugriffssignal (/CE) zum Veranlassen des Speicherkerns (28) ist, eine Leseoperation auszuführen, und wobei das Zugriffsanforderungssignal (HTPZ) zum Veranlassen des Speicherkerns (28) ist, zu arbeiten, eine Auffrischanforderungsschaltung (22a), die periodisch eine Auffrischanforderung (SRTPZ) zum Auffrischen der Speicherzelle (MC) ausgibt; und eine Auffrischsteuerschaltung (22), die ein Auffrischstartsignal (REFPZ) zum Starten der Auffrischung der Speicherzelle (MC) ausgibt, in Antwort auf die Auffrischanforderung (SRTPZ), dadurch gekennzeichnet, dass: die vorbestimmte Zeit (HOLD) länger ist als eine Kernbetriebszeit, als eine Zeit, die der Speicherkern (28) benötigt, um eine Lese- oder eine Schreiboperation durchzuführen; und die Auffrischsteuerschaltung (22) umfasst: eine Auffrischhalteschaltung (22c), welche die Auffrischanforderung (SRTPZ) hält, die ausgegeben wird, während die vorbestimmte Zeit (HOLD) gemessen wird; und eine Auffrischmaskierungsschaltung (22d, 22e), welche, wenn ein nächstes externes Zugriffssignal (/CE) zugeführt wird bevor die vorbestimmte Zeit (HOLD) abgelaufen ist, die Auffrischanforderung (SRTPZ) ausgibt, die in der Auffrisch halteschaltung (22c) als das Auffrischstartsignal (REFPZ) gehalten wird, in Antwort auf das nächste externe Zugriffssignal, und welche, wenn die vorbestimmte Zeit (HOLD) abgelaufen ist, die Auffrischanforderung (SRTPZ) ausgibt, die in der Auffrischhalteschaltung (22c) als das Auffrischstartsignal (REFPZ) gehalten wird, in Antwort auf einen Abschluss einer Lese- oder einer Schreiboperation entsprechend einem ersten externen Zugriffssignal (/CE).
  2. Der Halbleiterspeicher nach Anspruch 1, des Weiteren umfassend: eine Flankenerkennungsschaltung (12), die ein Signal (ATDPZ) für einen erkannten Übergang ausgibt, wenn eine Übergangsflanke des externen Zugriffssignals (/CE) erkannt wird; und wobei der Timer (20) mit dem Messen der vorbestimmten Zeit (HOLD) in Antwort auf das Signal (ATDPZ) für einen erkannten Übergang beginnt.
  3. Der Halbleiterspeicher nach Anspruch 2, des Weiteren umfassend: eine Rücksetzschaltung (16), die ein Rücksetzsignal (HTRPZ) zum Zurücksetzen des Timers (20) erzeugt, synchron mit dem Signal (ATDPZ) für einen erkannten Übergang; und eine Einstellschaltung (18), die ein Einstellsignal (HTSPZ) mit einer Verzögerung von der Erzeugung des Rücksetzsignals (HTRPZ) erzeugt, synchron mit dem Signal (ATDPZ) für einen erkannten Übergang, wobei das Einstellsignal (HTSPZ) den Timer (20) startet.
  4. Der Halbleiterspeicher nach Anspruch 3, wobei die Rücksetzschaltung (16) das Rücksetzsignal (HTRPZ) in Antwort auf das Zugriffsanforderungssignal (HTPZ) erzeugt, das vom Timer (20) ausgegeben wird.
  5. Der Halbleiterspeicher nach Anspruch 3, wobei die Rücksetzschaltung (16) das Rücksetzsignal (HTRPZ) ausgibt, während ein Chipfreigabesignal (/CE) als das externe Zugriffssignal inaktiv ist.
  6. Der Halbleiterspeicher nach Anspruch 3, wobei die Rücksetzschaltung (16) das Rücksetzsignal (HTRPZ) während dem Zuführen des externen Zugriffssignals (/WE) ausgibt, zum Veranlassen des Speicherkerns (28), eine Schreiboperation durchzuführen.
  7. Der Halbleiterspeicher nach Anspruch 2, wobei die Flankenerkennungsschaltung (12) eine Übergangsflanke eines Adresssignals (AD) als das externe Zugriffssignal erkennt.
  8. Der Halbleiterspeicher nach Anspruch 2, wobei der Timer (20) einen Oszillator (20g) umfasst, der in Antwort auf das Signal (ATDPZ) für einen erkannten Übergang startet, und erzeugt ein internes Taktsignal (HTOSCZ), und einen Zähler (20b, 20c, 20d, 20) umfasst, der die vorbestimmte Zeit (HOLD) durch Zählen einer Anzahl von Pulsen des internen Taktsignals (HTOSCZ) misst, und das Zugriffsanforderungssignal (HTPZ) ausgibt, nachdem die vorbestimmte Zeit (HOLD) abgelaufen ist.
  9. Der Halbleiterspeicher nach Anspruch 1, des Weiteren umfassend: eine Zugriffshalteschaltung (24d), die das Zugriffsanforderungssignal (HTPZ) hält; und eine Zugriffsmaskierungsschaltung (24e), die das Zugriffsanforderungssignal (HTPZ) ausgibt, das in der Zugriffshalteschaltung (24d) gehalten wird, als ein Zugriffs startsignal (RACTPZ, WACTPZ), während der Speicherkern (28) nicht in Betrieb ist, und die Ausgabe des Zugriffsstartsignals (RACTPZ, WACTPZ) sperrt, während der Speicherkern (28) in Betrieb ist, wobei das Zugriffsstartsignal (RACTPZ, WACTPZ) den Betrieb des Speicherkerns (28) startet.
  10. Der Halbleiterspeicher nach Anspruch 1, des Weiteren umfassend eine Schreibsteuerschaltung (24a), die ein Schreibanforderungssignal (WACTZ) synchron mit einem Ende einer aktiven Periode eines Schreibfreigabesignals (/WE) ausgibt, das zum Ausführen einer Schreiboperation zugeführt wird, wobei das Schreibanforderungssignal (WACTZ) zum Ausführen der Schreiboperation ist.
  11. Der Halbleiterspeicher nach Anspruch 1, wobei: ein Adresssignal (AD) als das externe Zugriffssignal nur für eine Periode gehalten werden darf, die kürzer ist als die vorbestimmte Zeit (HOLD) oder länger ist als eine Zykluszeit, die für eine einzelne Leseoperation notwendig ist; und das Adresssignal (AD) daran gehindert wird, für eine Periode gehalten zu werden, die länger ist als die vorbestimmte Zeit (HOLD) oder kürzer ist als die Zykluszeit.
  12. Der Halbleiterspeicher nach Anspruch 1, des Weiteren umfassend: einen Sperranschluss (DIS), der ein Sperrsignal (DIS) empfängt, um den Timer (20) daran zu hindern, die vorbestimmte Zeit (HOLD) zu messen; und eine Startsignalausgabeschaltung (40e), die das Zugriffsanforderungssignal (HTPZ) zwingend in Antwort auf den Empfang des externen Zugriffssignals ausgibt, während das Sperrsignal (DIS) zugeführt wird.
  13. Der Halbleiterspeicher nach Anspruch 12, des Weiteren umfassend: eine Auffrischanforderungsschaltung (22a), welche periodisch eine Auffrischanforderung (SRTPZ) zum Auffrischen der Speicherzelle (MC) ausgibt, die flüchtig ist und aus einem Kondensator zum Halten von Daten besteht; eine Auffrischhalteschaltung (22c), welche die Auffrischanforderung (SRTPZ) hält; und eine Auffrischmaskierungsschaltung (22d), welche die Auffrischanforderung (SRTPZ) ausgibt, die in der Auffrischhalteschaltung (22c) gehalten wird, als ein Auffrischstartsignal (REFPZ), während das Sperrsignal (DIS) nicht zugeführt wird, und die Ausgabe des Auffrischstartsignals (REFPZ) sperrt, während das Sperrsignal (DIS) zugeführt wird.
  14. Der Halbleiterspeicher nach Anspruch 1, des Weiteren umfassend eine Testmodusschaltung (34), die in einen Testmodus eintritt, wenn ein externer Anschluss (AD1-AD4) nacheinander eine Mehrzahl von Signalen empfängt, die vorbestimmte logische Werte besitzen.
  15. Der Halbleiterspeicher nach Anspruch 14, des Weiteren umfassend eine Testdecodierschaltung (34g), die nach dem Eintritt in den Testmodus einen durchzuführenden Test aus einer Mehrzahl von Tests in Übereinstimmung mit einem logischen Wert eines Signals auswählt, das in den externen Anschluss (AD1-AD4) zugeführt wird, und ein Teststeuersignal für einen Start des ausgewählten Tests ausgibt.
  16. Der Halbleiterspeicher nach Anspruch 14, wobei: die Testmodusschaltung (34) während einer aktiven Periode eines Schreibfreigabesignals (/WE) zum Ausführen einer Schreiboperation aktiviert wird, und die Signale emp fängt, die in den externen Anschluss zugeführt werden, synchron mit Übergangsflanken eines Ausgabefreigabesignals (/OE) zum Lesen einer Datenausgabe; und der externe Anschluss ein Adressanschluss (AD1-AD4) ist.
  17. Der Halbleiterspeicher nach Anspruch 16, des Weiteren umfassend eine Schreibmaskierungsschaltung (24e), die eine Schreiboperation in Antwort auf das Schreibfreigabesignal (/WE) sperrt, das zu dem Zeitpunkt zugeführt wird, wenn die Testmodusschaltung (34) in den Testmodus eintritt.
  18. Der Halbleiterspeicher nach Anspruch 1, des Weiteren umfassend eine erste Testschaltung (16b), die im Testmodus den Timer (20) sperrt, die vorbestimmte Zeit (HOLD) zu messen, und das Zugriffsanforderungssignal (HTPZ) zwingend in Antwort auf den Empfang des externen Zugriffssignals ausgibt.
  19. Der Halbleiterspeicher nach Anspruch 1, des Weiteren umfassend eine zweite Testschaltung (16, 34), die im Testmodus ein Messsignal (HTMZ) an einen externen Anschluss (DQ) ausgibt, wobei das Messsignal (HTMZ) anzeigt, dass der Timer (20) die vorbestimmte Zeit (HOLD) misst.
  20. Der Halbleiterspeicher nach Anspruch 19, wobei die zweite Testschaltung (16, 34) umfasst: eine Rücksetzsperrschaltung (16), die den Timer (20) hindert, zurückgesetzt zu werden, nachdem die vorbestimmte Zeit (HOLD) abgelaufen ist, um die vorbestimmte Zeit (HOLD) wiederholt zu messen; eine Timerausgabeschaltung (34a), welche die Zugriffsanforderungssignale (HTPZ) empfängt, die zu jeder vorbestimmten Zeit (HOLD) ausgegeben werden, gemäß dem Betrieb der Rück setzsperrschaltung (16), welche das Messsignal (HTMZ) in Antwort auf ein erstes Zugriffsanforderungssignal (HTPZ) ausgibt und welche ein Ausgeben des Messsignals (HTMZ) stoppt, nachdem sie die Zugriffsanforderungssignale (HTPZ) eine vorbestimmte Anzahl von Malen empfängt.
  21. Der Halbleiterspeicher nach Anspruch 1, des Weiteren umfassend eine dritte Testschaltung (34b), welche im Testmodus zwingend eine Auffrischanforderung (TSRTZ) in Antwort auf das externe Zugriffssignal erzeugt, welche eine Auffrischoperation in Antwort auf die Auffrischanforderung (TSRTZ) startet, nach Abschluss einer Leseoperation entsprechend dem externen Zugriffssignal, und welche zwingend eine Anforderung (TRACTZ) für eine Leseoperation in Antwort auf die Auffrischoperation erzeugt, um die Leseoperation durchzuführen.
  22. Der Halbleiterspeicher nach Anspruch 1, des Weiteren umfassend: erste und zweite Datenanschlüsse (DQ0-7, DQ8-15), welche erste Schreibdaten beziehungsweise zweite Schreibdaten (DQ0-7, DQ8-15) empfangen; erste und zweite Datenfreigabeanschlüsse (/LB, /UB), die erste und zweite Datenfreigabesignale (/LB, /UB) empfangen, um ein Schreiben der ersten beziehungsweise zweiten Schreibdaten (DQ0-7, DQ8-15) für den Speicherkern (28) freizugeben; einen Schreibfreigabeanschluss (/WE), der ein Schreibfreigabesignal (/WE) zum Ausführen einer Schreiboperation empfängt; eine Schreibsteuerschaltung (48, 50), die ein erstes Schreibsignal (LWTZ) an den Speicherkern (28) in Antwort auf das Schreibfreigabesignal (/WE) und das erste Datenfreigabesignal (/LB) ausgibt, und ein zweites Schreibsignal (UWTZ) an den Speicherkern (28) in Antwort auf das Schreibfreigabesignal (/WE) und das zweite Datenfreigabesignal (/UB) ausgibt, wobei der Speicherkern (28) eine erste Speichereinheit (44a) und eine zweite Speichereinheit (44b) umfasst, die jeweils unabhängig eine Schreiboperation in Antwort auf ein erstes Schreibsignal (LWTZ) beziehungsweise ein zweites Schreibsignal (UWTZ) durchführen.
  23. Ein Halbleiterspeicher nach Anspruch 22, des Weiteren umfassend eine Eingabesteuerschaltung (52), welche die ersten und zweiten Schreibdaten (DQ0-7, DQ8-15) an die ersten und zweiten Speichereinheiten (44a, 44b) in Antwort auf die ersten beziehungsweise zweiten Schreibsignale (LWTZ, UWTZ) ausgibt, wobei die ersten und zweiten Schreibdaten (DQ0-7, DQ8-15) durch die ersten beziehungsweise zweiten Datenanschlüsse (DQ0-7, DQ8-15) zugeführt werden.
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