DE69230477T2 - Prüfmustererzeugungseinrichtung für sequentielle Logikschaltung einer integrierten Schaltung und Verfahren dazu - Google Patents

Prüfmustererzeugungseinrichtung für sequentielle Logikschaltung einer integrierten Schaltung und Verfahren dazu

Info

Publication number
DE69230477T2
DE69230477T2 DE69230477T DE69230477T DE69230477T2 DE 69230477 T2 DE69230477 T2 DE 69230477T2 DE 69230477 T DE69230477 T DE 69230477T DE 69230477 T DE69230477 T DE 69230477T DE 69230477 T2 DE69230477 T2 DE 69230477T2
Authority
DE
Germany
Prior art keywords
generation device
test pattern
method therefor
pattern generation
sequential logic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69230477T
Other languages
English (en)
Other versions
DE69230477D1 (de
Inventor
Sadami Takeoka
Akira Motohara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Application granted granted Critical
Publication of DE69230477D1 publication Critical patent/DE69230477D1/de
Publication of DE69230477T2 publication Critical patent/DE69230477T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318583Design for test
    • G01R31/318586Design for test with partial scan or non-scannable parts
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544Scanning methods, algorithms and patterns
    • G01R31/318547Data generators or compressors
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3183Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318392Generation of test inputs, e.g. test vectors, patterns or sequences for sequential circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
DE69230477T 1991-04-16 1992-04-14 Prüfmustererzeugungseinrichtung für sequentielle Logikschaltung einer integrierten Schaltung und Verfahren dazu Expired - Fee Related DE69230477T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8384691 1991-04-16
JP21225591 1991-08-23
JP07204992A JP3265614B2 (ja) 1991-04-16 1992-03-30 検査系列生成方法

Publications (2)

Publication Number Publication Date
DE69230477D1 DE69230477D1 (de) 2000-01-27
DE69230477T2 true DE69230477T2 (de) 2000-08-03

Family

ID=27300844

Family Applications (4)

Application Number Title Priority Date Filing Date
DE69230478T Expired - Fee Related DE69230478T2 (de) 1991-04-16 1992-04-14 Prüfmustererzeugungseinrichtung für sequentielle Logikschaltung einer integrierten Schaltung und Verfahren dazu
DE69230477T Expired - Fee Related DE69230477T2 (de) 1991-04-16 1992-04-14 Prüfmustererzeugungseinrichtung für sequentielle Logikschaltung einer integrierten Schaltung und Verfahren dazu
DE69220709T Expired - Fee Related DE69220709T2 (de) 1991-04-16 1992-04-14 Prüfmustererzeugungseinrichtung für sequentielle Logikschaltung einer integrierten Schaltung und Verfahren dazu
DE69230479T Expired - Fee Related DE69230479T2 (de) 1991-04-16 1992-04-14 Prüfmustererzeugungseinrichtung für sequentielle Logikschaltung einer integrierten Schaltung und Verfahren dazu

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE69230478T Expired - Fee Related DE69230478T2 (de) 1991-04-16 1992-04-14 Prüfmustererzeugungseinrichtung für sequentielle Logikschaltung einer integrierten Schaltung und Verfahren dazu

Family Applications After (2)

Application Number Title Priority Date Filing Date
DE69220709T Expired - Fee Related DE69220709T2 (de) 1991-04-16 1992-04-14 Prüfmustererzeugungseinrichtung für sequentielle Logikschaltung einer integrierten Schaltung und Verfahren dazu
DE69230479T Expired - Fee Related DE69230479T2 (de) 1991-04-16 1992-04-14 Prüfmustererzeugungseinrichtung für sequentielle Logikschaltung einer integrierten Schaltung und Verfahren dazu

Country Status (4)

Country Link
US (1) US5430736A (de)
EP (4) EP0509440B1 (de)
JP (1) JP3265614B2 (de)
DE (4) DE69230478T2 (de)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7137048B2 (en) 2001-02-02 2006-11-14 Rambus Inc. Method and apparatus for evaluating and optimizing a signaling system
JPH05119122A (ja) * 1991-10-25 1993-05-18 Fujitsu Ltd スキヤン回路のテストパターン生成方法
FR2694089B1 (fr) * 1992-07-24 1994-10-14 Jacques Raymond Procédé de contrôle de l'exécution d'essais de produits.
US5737341A (en) * 1993-07-01 1998-04-07 Matsushita Electric Industrial Co., Ltd. Method of generating test sequence and apparatus for generating test sequence
JPH0755895A (ja) * 1993-08-10 1995-03-03 Fujitsu Ltd 高効率故障検出用テストパターンの作成方法
DE4400203C1 (de) * 1994-01-05 1995-08-03 Daimler Benz Ag Verfahren zur Überwachung von Fahrzeugfunktionskomponenten
US5550841A (en) * 1994-01-12 1996-08-27 Lsi Logic Corporation Method for failure analysis of megachips using scan techniques
US6004027A (en) * 1995-03-06 1999-12-21 Motorola Inc. Method and apparatus for constructing test subsequence graphs utilizing unique input/output sequence (UIO) sets
US5796752A (en) * 1995-03-06 1998-08-18 Motorola, Inc. Method and apparatus for constructing verification test sequences by euler touring a test subsequence graph
US6282681B1 (en) * 1995-03-06 2001-08-28 Motorola, Inc. Method and apparatus for testing finite state machine (FSM) conformance utilizing unique input/output sequence (UIO) sets
US5703885A (en) * 1995-03-06 1997-12-30 Motorola, Inc. Method and apparatus for constructing verification test sequences by merging and touring hierarchical unique input/output sequence (UIO) based test subsequence graphs
US5555270A (en) * 1995-03-13 1996-09-10 Motorola Inc. Method and apparatus for constructing unique input/output sequence (UIO) sets utilizing transition distinctness measurements
US5684808A (en) * 1995-09-19 1997-11-04 Unisys Corporation System and method for satisfying mutually exclusive gating requirements in automatic test pattern generation systems
JPH10134025A (ja) * 1996-10-30 1998-05-22 Mitsubishi Electric Corp 半導体集積回路
US5872797A (en) * 1996-12-02 1999-02-16 International Business Machines Corporation Burn-in signal pattern generator
DE69829593T2 (de) * 1997-04-25 2005-09-01 Matsushita Electric Industrial Co., Ltd., Kadoma Verfahren einer prüfsequenz-erzeugung
US6141630A (en) 1997-08-07 2000-10-31 Verisity Design, Inc. System and method for automated design verification
US7490275B2 (en) 2001-02-02 2009-02-10 Rambus Inc. Method and apparatus for evaluating and optimizing a signaling system
US6873939B1 (en) 2001-02-02 2005-03-29 Rambus Inc. Method and apparatus for evaluating and calibrating a signaling system
US7076377B2 (en) * 2003-02-11 2006-07-11 Rambus Inc. Circuit, apparatus and method for capturing a representation of a waveform from a clock-data recovery (CDR) unit
US7290187B2 (en) * 2004-08-04 2007-10-30 International Business Machines Corporation Segmented algorithmic pattern generator
US7231571B2 (en) * 2005-04-28 2007-06-12 Yardstick Research, L.L.C. Single-pass methods for generating test patterns for sequential circuits
US7958421B2 (en) 2007-08-16 2011-06-07 Yardstick Research, Llc Single-pass, concurrent-validation methods for generating test patterns for sequential circuits
US8156395B2 (en) * 2008-07-28 2012-04-10 Yardstick Research, Llc Methods for generating test patterns for sequential circuits

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4716564A (en) * 1985-11-15 1987-12-29 Tektronix, Inc. Method for test generation
JP2556017B2 (ja) * 1987-01-17 1996-11-20 日本電気株式会社 論理集積回路
US4991176A (en) * 1989-06-07 1991-02-05 At&T Bell Laboratories Optimal test generation for finite state machine models
JP2616165B2 (ja) * 1989-07-12 1997-06-04 松下電器産業株式会社 検査入力生成方法および検査容易化設計方法
US5132974A (en) * 1989-10-24 1992-07-21 Silc Technologies, Inc. Method and apparatus for designing integrated circuits for testability
US5291495A (en) * 1991-07-12 1994-03-01 Ncr Corporation Method for designing a scan path for a logic circuit and testing of the same

Also Published As

Publication number Publication date
JPH05113468A (ja) 1993-05-07
EP0727744A2 (de) 1996-08-21
EP0730232A3 (de) 1996-12-27
US5430736A (en) 1995-07-04
EP0730232A2 (de) 1996-09-04
DE69220709D1 (de) 1997-08-14
EP0509440A1 (de) 1992-10-21
DE69230478D1 (de) 2000-01-27
DE69230477D1 (de) 2000-01-27
EP0727744B1 (de) 1999-12-22
EP0730233A2 (de) 1996-09-04
DE69230479D1 (de) 2000-01-27
DE69230479T2 (de) 2000-08-03
JP3265614B2 (ja) 2002-03-11
EP0727744A3 (de) 1996-12-27
EP0730232B1 (de) 1999-12-22
EP0730233A3 (de) 1996-12-18
DE69220709T2 (de) 1997-11-06
EP0730233B1 (de) 1999-12-22
DE69230478T2 (de) 2000-08-03
EP0509440B1 (de) 1997-07-09

Similar Documents

Publication Publication Date Title
DE69220709D1 (de) Prüfmustererzeugungseinrichtung für sequentielle Logikschaltung einer integrierten Schaltung und Verfahren dazu
DE69231869T2 (de) Verfahren und Gerät zur Prüfung elektronischer Elektrizitätszähler
DE69726668D1 (de) Verfahren und Vorrichtung zur Prüfung einer Speicherschaltung in einer Halbleitereinrichtung
DE69029606T2 (de) Leistungsschnittstellenschaltung und Verfahren zur Prüfung einer solchen Schaltung
DE69019402D1 (de) Prüfverfahren und -gerät für integrierte Schaltungen.
DE69327389T2 (de) Verfahren zum Prüfen von Entwürfen für programmierbare Logikschaltungen
DE69031551D1 (de) Integrierte Halbleiterschaltung und Testmethode dafür
DE69115776D1 (de) Prüfvorrichtung für integrierte schaltungen
DE69732960D1 (de) Integrierte schaltung mit einer ersten und zweiten taktdomäne und prüfvorrichtung für eine solche schaltung
DE69717216T2 (de) Schaltplatinenprüfvorrichtung und Verfahren dafür
DE50114463D1 (de) Integrierte Schaltung mit Testbetriebsart und Verfahren zum Testen einer Vielzahl solcher integrierter Schaltungen
DE69622671T2 (de) Verfahren und Vorrichtung zum Prüfen von Funknavigationsgeräten mit Messgeräten und Generatoren für Normsignale
DE69312263D1 (de) Testverfahren und -anordnung für integrierte Leistungsschaltungen
DE69332817T2 (de) Verfahren und Gerät zum automatischen Entwurf logischer Schaltung und Multiplikator
DE59505038D1 (de) System und verfahren zum prüfen der korrekten position einer kontaktinseln und leiterbahnen aufweisenden leiterplatte in einer prüfvorrichtung
DE59107944D1 (de) Anordnung zum Testen und Reparieren einer integrierten Schaltung
DE69506585D1 (de) Verfahren und gerät zur prüfung von halbleiterplatten
DE69322216T2 (de) Verfahren und Gerät zur graphischen Mustererzeugung
DE69513250T2 (de) Verfahren und Gerät zur Prüfung integrierter Schaltungen
DE59912334D1 (de) Verfahren zum testen einer integrierten schaltungsanordnung und integrierte schaltungsanordnung hierfür
DE69430036D1 (de) Testvorrichtung für integrierte Schaltungen
DE59802233D1 (de) Verfahren zum prüfen einer integrierten schaltung
DE69837980D1 (de) Struktur und Verfahren zum Reparieren einer integrierten Schaltung
DE69805039D1 (de) Verfahren und System zum Testen eines kontaktlos arbeitenden integrierten Schaltkreises und einer Eingangskapazität eines solchen integrierten Schaltkreises
DE69504211T2 (de) Verfahren und einrichtung zum automatischen prüfen elektronischer bauteile

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee