DE69333055T2 - Taktunterbrechungsschaltung - Google Patents

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Myung-Ho Suwon-City Kim
Seung-Hun Suwon-City Lee
Si-Yeol Yongin-gun Lee
Ho-Cheol Lee
Tae-Jin Kim
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Description

  • Die vorliegende Erfindung betrifft Halbleiterspeicher.
  • Ein Computersystem beinhaltet typisch eine zentrale Verarbeitungseinheit (CPU) zum Ausführen von Befehlen für vorgegebene Aufgaben und einen Hauptspeicher zum Speichern von von der CPU benötigten Daten, Programmen oder ähnlichem. Um die Leistungsfähigkeit des Computersystems zu verbessern, ist es grundlegend erwünscht, die Arbeitsgeschwindigkeit der CPU zu erhöhen und eine Zugriffszeit auf. den Hauptspeicher so kurz wie möglich zu machen, so dass die CPU wenigstens ohne Warte-Zustände (wait states) arbeiten kann. Arbeitstaktzyklen moderner CPU's wie gegenwärtige Mikroprozessoren verkürzen sich zunehmend auf Taktfrequenzen von 33, 66, 100 MHz oder ähnliche. Die Arbeitsgeschwindigkeit eines DRAM hoher Dichte, welcher immer noch der günstigste Speicher auf einer Preispro-Bit-Basis und bei der Verwendung als Hauptspeichergerät ist, war jedoch nicht in der Lage, mit der Geschwindigkeitssteigerung der CPU Schritt zu halten. Ein DRAM weist inhärent eine minimale RAS-(Row Address Strobe)-Zugriffszeit auf, d. h., der minimale Zeitabschnitt zwischen Aktivierung von RAS , nach welcher das Signal RAS von einem High-Pegel auf einen Low-Pegel wechselt, und die Ausgabe von Daten von einem Chip davon, mit durch Aktivierung von CAS(Column Address Strobe) zwischengespeicherten Spaltenadressen. Solch eine RAS-Zugriffszeit wird als RAS-Verzögerung bezeichnet, und die Zeitdauer zwischen der Aktivierung des Signals CAS und der Ausgabe von Daten davon wird als eine CAS-Verzögerung bezeichnet. Weiterhin ist eine Vorladezeit vor dem der Beendigung eines Lesevorgangs oder Zyklus' folgenden erneuten Zugriff erforderlich. Diese Faktoren verringern die Gesamt-Arbeitsgeschwindigkeit des DRAM und bewirken dadurch, dass die CPU Wait States hat.
  • Um diese Lücke zwischen der Arbeitsgeschwindigkeit der CPU und derjenigen des Hauptspeichers wie einem DRAM auszugleichen, beinhaltet das Computersystem einen teuren Hochgeschwindigkeits-Pufferspeicher wie einen Cache-Speicher, welcher zwischen der CPU und dem Hauptspeicher angeordnet ist. Der Cache-Speicher speichert Informationsdaten von dem Hauptspeicher, welche von der CPU angefordert werden. Wann immer die CPU eine Anforderung nach Daten ausgibt, fängt eine Cache-Speichersteuerung diese ab und prüft den Cache-Speicher um festzustellen, ob die Daten in dem Cache-Speicher gespeichert sind. Wenn die angeforderten Daten darin vorhanden sind, wird es als Cache-Treffer (Cache-Hit) bezeichnet, und eine Hochgeschwindigkeits-Datenübertragung von dem Cache-Speicher zu der CPU wird sofort ausgeführt. Wenn die angeforderten Daten nicht darin vorhanden sind, wird es als Cache-Versager (Cache-Miss) bezeichnet, und die Cache-Speichersteuerung liest die Daten aus dem langsameren Hauptspeicher aus. Die ausgelesenen Daten werden in dem Cache-Speicher gespeichert und zu der CPU gesendet. Somit kann eine nachfolgende Anforderung dieser Daten sofort aus dem Cache-Speicher ausgelesen werden. Das heißt, im Falle eines Cache-Treffers kann die Hochgeschwindigkeits-Datenübertragung von dem Cache-Speicher verwirklicht werden. Im Falle eines Cache-Versagers kann jedoch die Hochgeschwindigkeits-Datenübertragung von dem Hauptspeicher zu der CPU nicht erwartet werden, und bewirkt dadurch Wait States der CPU. Somit ist es ausserordentlich wichtig, DRAM auszubilden, die als Hauptspeicher dienen, um Hochgeschwindigkeits-Vorgänge zu verwirklichen.
  • Die Datenübertragung zwischen DRAM und der CPU oder dem Cache-Speicher wird mit sequentieller Information oder Datenblöcken verwirklicht. Um fortlaufende Daten mit einer hohen Geschwindigkeit zu übertragen, wurden verschiedene Arten von Betriebsmodi wie Seiten-, Festspalten-, Nibble-Modus oder ähnliche in einem DRAM implementiert. Diese Betriebsmodi sind offenbart in den U.S. Pat. Nummern 3,969,706 und 4,750,839. Die Speicherzellenmatrix eines DRAM mit einem Nibble-Modus ist in vier gleiche Teile aufgeteilt, so dass eine Mehrzahl von Speicherzellen mit der gleichen Adresse ansprechbar ist. Daten werden vorübergehend in einem Schieberegister gespeichert, um sequentiell ausgelesen oder hineingeschrieben zu werden. Da ein DRAM in einem Nibble-Modus jedoch nicht mehr als 5-Bit-Daten fortlaufend übertragen kann, kann eine Flexibilität des System-Designs bei der Anwendung auf Hochgeschwindigkeits-Datenübertragungssysteme nicht angeboten werden. Der Seiten-Modus und der Festspalten-Modus können nach der Auswahl der gleichen Zeilen-Adresse mit einer RAS-Zeitsteuerung sequentiell Spaltenadressen synchron mit CAS-toggeln oder Zyklen und mit den Übergangserfassungen von RAS Spaltenadressen ansprechen. Da jedoch ein DRAM mit dem Seiten- oder Festspalten-Modus zusätzliche Zeit benötigt, wie eine Einstell- und eine Halte-Zeit für die Spaltenadresse, zum Empfangen der nächsten neuen Spaltenadresse nach der Auswahl einer Spaltenadresse, ist es unmöglich, auf fortlaufende Daten mit einer Speicherbandbreite von mehr als 100 MBit/s zuzugreifen, d. h., eine CAS-Zykluszeit unter 10 ns zu verringern. Da eine willkürliche Verringerung der CAS-Zykluszeit in dem Seiten-Modus ebenfalls nicht eine ausreichende Spalten-Auswahlzeit sicherstellen kann, um Daten während eines Schreibvorganges in ausgewählte Speicherzellen zu schreiben, können falsche Daten dort hineingeschrieben werden. Da diese Hochgeschwindigkeits-Betriebsmodi jedoch nicht synchron mit dem Systemtakt der CPU arbeiten, muss das Datenübertragungssystem eine neu geschaffene DRAM-Steuerung verwenden, wenn eine CPU mit höherer Geschwindigkeit eingesetzt wird. Somit ist zum Schritthalten mit Hochgeschwindigkeits-Mikroprozessoren wie CISC- und RISC-Typen die Entwicklung eines synchronen DRAM erforderlich, welcher in der Lage ist, Daten synchron mit dem Systemtakt des Mikroprozessors mit einer hohen Geschwindigkeit anzusprechen. Eine Einführung in synchronen DRAM erscheint ohne Offenbarung detaillierter Schaltungen in der Veröffentlichung NIKKEI MICRODEVICES vom April 1992, Seiten 158–161.
  • Um die Anwendungseignung zu erhöhen und den Anwendungsbereich zu vergrößern, ist es weiterhin erwünscht, einem synchronen DRAM auf einem Chip nicht nur zu erlauben, mit verschiedenen Frequenzen des Systemtaktes zu arbeiten, sondern auch programmiert zu werden, um verschiedene Betriebsmodi zu haben, wie eine Verzögerung abhängig von jeder Taktfrequenz, eine Burst-Länge oder Größe, welche die Anzahl von Ausgangsbits bestimmt, einen Spalten-Adressierungsweg oder Typ, und so weiter. Beispiele zum Auswählen eines Betriebsmodus' im DRAM sind offenbart in dem U.S.-Pat. Nr. 4,833,650, erteilt am 23. Mai 1989, ebenso wie in dem U.S.-Pat. Nr. 4,987,325, erteilt am 22. Januar 1991, und beide für denselben Inhaber. Diese Veröffentlichungen offenbaren Technologien zum Auswählen eines Betriebsmodus' wie einem Seiten-, Festspalten- und Nibble-Modus. Die Auswahl des Betriebsmodus' in diesen Veröffentlichungen wird durch Durchtrennen von Sicherungselementen durch einen Laserstrahl von einer externen Laser-Vorrichtung oder einen elektrischen Strom von einer externen Stromquelle, oder durch selektives Verdrahten von Verbindungspads ausgeführt. Bei diesen bekannten Technologien kann jedoch, sobald der Betriebsmodus ausgewählt wurde, der ausgewählte Betriebsmodus nicht in einen anderen Betriebsmodus verändert werden. Somit haben die bekannten Vorschläge den Nachteil, dass sie erwünschte Änderungen zwischen Betriebsmodi nicht erlauben.
  • Die europäische Patentanmeldung EP 0 509 811 wurde nach dem Prioritätsdatum des vorliegenden Patents veröffentlicht, beansprucht aber frühere Prioritäten. Diese Anmeldung ist auf eine Halbleiterspeicheranordnung gerichtet, welche ein Schlafmodus-Steuerungssystem mit einer Schlafmodus-Steuerungsschaltung 7052 enthält, welche auf ein Steuerungssignal CR reagiert zum Erzeugen eines Schlafmodus-Steuerungssignals SLEEP. Eine interne Takterzeugungsschaltung 7051 reagiert auf das Schlafmodussignal SLEEP zum Steuern des Erzeugens/Anhaltens eines internen Taktsignals int. K. Die interne Takterzeugungsschaltung 7051 entspricht einem in anderen Ausführungsformen dieser Beschreibung gezeigten Taktpuffer. Das Befehlsregister kann gleichbedeutend mit der Schlaf-Steuerungsschaltung 7052 verwendet werden.
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung sollen einen synchronen, dynamischen wahlfreien Zugriffsspeicher angeben, bei welchem die Eingabe/ Ausgabe von Daten synchron mit einem externen Systemtakt erfolgen kann.
  • Ein weiteres Ziel ist es, einen synchronen, dynamischen wahlfreien Zugriffsspeicher mit hoher Leistungsfähigkeit anzugeben.
  • Noch ein weiteres Ziel ist es, einen synchronen, dynamischen wahlfreien Zugriffsspeicher anzugeben, welcher in der Lage ist, mit einer hohen Datenübertragungsgeschwindigkeit zu arbeiten.
  • Ein weiteres Ziel ist es, einen synchronen, dynamischen wahlfreien Zugriffsspeicher anzugeben, welcher in der Lage ist, mit verschiedenen System-Taktfrequenzen zu arbeiten.
  • Diese Aufgaben werden gemäß der vorliegenden Erfindung gelöst durch eine synchrone, dynamische Speicheranordnung mit wahlfreiem Zugriff (SDRAM), mit:
    einem Taktfreigabepuffer, der ein Takt-Maskierungssignal θCKE als Reaktion auf ein Taktfreigabesignal CKE erzeugt; und einem Taktsignalpuffer, der auf das Takt-Maskierungssignal θCKE reagiert, ein externes Taktsignal CLK in ein erstes internes Taktsignal θCLK umwandelt, wenn das Takt-Maskierungssignal θCKE in einem ersten logischen Zustand ist, und die Umwandlung des externen Taktsignals CLK in das erste interne Taktsignal θCLK blockiert, wenn das Takt-Maskierungssignal θCKE in einem zweiten logischen Zustand ist, wobei der Taktsignalpuffer das externe Taktsignal CLK in ein zweites internes Taktsignal CLKA umwandelt; und wobei der Taktfreigabepuffer auf das zweite interne Taktsignal CLKA reagiert.
  • Für ein besseres Verständnis der Erfindung und um zu zeigen, wie dieselbe verwirklicht werden kann, wird jetzt beispielhaft auf die beigefügten diagrammartigen Darstellungen Bezug genommen. Dabei zeigen:
  • 1 eine Darstellung aus den 1a und 1b, welche eine vereinfachte Draufsicht verschiedener Komponenten zeigt, die auf dem gleichen Halbleiter-Chip eines Beispiels eines synchronen DRAM ausgebildet sind, in einem Beispiel der vorliegenden Erfindung;
  • 2 eine Darstellung, welche eine Anordnungs-Beziehung einer aus einer Mehrzahl von Teil-Matrizen in 1 und daran gekoppelten Eingabe/Ausgabe-Leitungspaaren zeigt;
  • 3 ein Blockschaltbild, welches eine Zeilen-Steuerungsschaltung in einem Beispiel der vorliegenden Erfindung zeigt;
  • 4 ein Blockschaltbild, welches eine Spalten-Steuerungsschaltung eines Beispiels der vorliegenden Erfindung zeigt;
  • 5a und 5b Darstellungen, welche verschiedene Befehle zeigen, die beim Betrieb eines Impuls-RAS und eines Pegel-RAS verwendet werden;
  • 6 ein Schaltbild, welches einen Takt-(CLK)-Puffer eines Beispiels der vorliegenden Erfindung zeigt;
  • 7 ein Schaltbild, welches einen Takt-Freigabe-(CKE)-Puffer in einem Beispiel der Erfindung zeigt;
  • 8 ein Betriebs-Zeitablaufdiagramm für den CLK-Puffer und den CKE-Puffer, welche entsprechend in 6 und 7 gezeigt sind;
  • 9 ein Schaltbild, welches einen Multifunktions-Impuls-RAS-Eingangspuffer in einem Beispiel der vorliegenden Erfindung zeigt;
  • 10 ein Zeitablaufdiagramm für Spalten-Steuerungssignale oder Takte, die in einem Beispiel der vorliegenden Erfindung verwendet werden;
  • 11 ein Schaltbild für einen Hochfrequenz-Taktgenerator zum Erzeugen multiplizierter Takte nach der Vorladung in einem Beispiel der vorliegenden Erfindung;
  • 12 ein Schaltbild für einen Spalten-Adresspuffer in einem Beispiel der vorliegenden Erfindung;
  • 13 ein Blockschaltbild für eine Betriebsmodus-Einstellschaltung in einem Beispiel der vorliegenden Erfindung;
  • 14 ein Schaltbild für eine Moduseinstell-Steuerungssignal-Erzeugungsschaltung in 13;
  • 15 ein Schaltbild für ein Adresskode-Register in 13;
  • 16 ein Schaltbild für eine Verzögerungs-Logikschaltung in 13;
  • 17 ein Schaltbild für eine Burst-Längen-Logikschaltung in 13;
  • 18 ein Schaltbild, welches eine Auto-Vorlade-Steuerungssignal-Erzeugungsschaltung in einem Beispiel der vorliegenden Erfindung zeigt;
  • 19 ein Schaltbild einer Zeilen-Master-Takterzeugungsschaltung zum Erzeugen eines Zeilen-Master-Taktes ΦRi in einem Beispiel der vorliegenden Erfindung;
  • 20 ein Zeitablaufdiagramm, welches eine zeitliche Beziehung für eine Modus-Einstellung und eine Auto-Vorladung in einem Beispiel der vorliegenden Erfindung zeigt;
  • 21 ein Schaltbild, welches eine Schaltung zum Erzeugen von Signalen zum Freigeben der Erzeugung eines Spalten-Steuerungssignals zeigt;
  • 22 ein Betriebs-Zeitablaufdiagramm für den Hochfrequenz-Taktgenerator in 11;
  • 23 eine Darstellung, welche ein Blockschaltbild eines Datenpfades zeigt, der einem aus einer Mehrzahl von Datenbussen in einem Beispiel der vorliegenden Erfindung zugeordnet ist;
  • 24 ein Schaltbild für eine E/A-Vorlade- und Auswahl-Schaltung in einem Beispiel der vorliegenden Erfindung;
  • 25 ein Schaltbild für einen Datenausgabe-Multiplexer in einem Beispiel der vorliegenden Erfindung;
  • 26 ein Schaltbild für einen Datenausgabepuffer in einem Beispiel der vorliegenden Erfindung;
  • 27 ein Detail-Schaltbild für einen Dateneingabe-Demultiplexer in einem Beispiel der vorliegenden Erfindung;
  • 28 ein Schaltbild für einen PIO-Leitungstreiber in einem Beispiel der vorliegenden Erfindung;
  • 29 ein Schaltbild für einen CAS-Puffer in einem Beispiel der vorliegenden Erfindung;
  • 30 ein Schaltbild für einen WE-Puffer in einem Beispiel der vorliegenden Erfindung;
  • 31 ein Schaltbild für einen DQM-Puffer in einem Beispiel der vorliegenden Erfindung;
  • 32 ein Zeitablaufdiagramm, welches die Wirkungsweise des DQM-Puffers in 31 zeigt;
  • 33 mit 33a bis 33c ein Zeitablaufdiagramm, welches einen Schreibvorgang in einem Beispiel der vorliegenden Erfindung zeigt;
  • 34 ein Schaltbild für einen Spalten-Adresspuffer in einem Beispiel der vorliegenden Erfindung;
  • 35 ein Blockschaltbild für einen Spalten-Adresszähler in einem Beispiel der vorliegenden Erfindung;
  • 36a ein Schaltbild für jede Stufe, welche einen ersten Zähl-Abschnitt in 35 bildet;
  • 36b ein Schaltbild für jede Stufe, welche einen zweiten Zähl-Abschnitt in 35 bildet;
  • 37 ein Zeitablaufdiagramm, welches die Wirkungsweise der Schaltung in 36a zeigt;
  • 38 ein Blockschaltbild für einen Spalten-Dekoder in einem Beispiel der vorliegenden Erfindung;
  • 39a ein Schaltbild für einen ersten Vorab-Dekoder in 38;
  • 39b ein Schaltbild für einen zweiten Vorab-Dekoder in 38;
  • 40 ein Schaltbild für einen aus einer Mehrzahl von HauptDekodern in 38;
  • 41 mit 41a bis 41 c ein Zeitablaufdiagramm, welches einen Lesevorgang in einem Beispiel der vorliegenden Erfindung zeigt;
  • 42 und 43 Schaltpläne für eine Burst-Längenerfassungsschaltung in 4;
  • 44 ein Schaltbild für einen Spaltenadress-Rücksetzsignal-Generator in 4;
  • 45 ein Blockschaltbild für einen Übertragungs-Steuerungszähler in 4;
  • 46 ein Schaltbild für einen Lesedaten-Übertragungstakt-Generator in 4;
  • 47 ein Schaltbild, welches eine Schaltung zum Erzeugen eines Signals ΦCL zeigt, das in dem Datenausgabe-Multi-plexer in 25 verwendet wird;
  • 48 ein Schaltbild für einen Schreib-Datenübertragungs-Taktgenerator in 4;
  • 49 mit 49a bis 49c ein Zeitablaufdiagramm für einen CAS-Interrupt-Schreibvorgang in einem Beispiel der vorliegenden Erfindung;
  • 50 ein Schaltbild, welches eine Schaltung zum Erzeugen von Steuerungssignalen zum Vorladen von E/A-Leitungen und PIO-Leitungen in einem Beispiel der vorliegenden Erfindung zeigt;
  • 51 ein Schaltbild, welches eine Schaltung zum Erzeugen von Steuerungssignalen zeigt, welche DIO-Leitungen Vorladen, in einem Beispiel der vorliegenden Erfindung;
  • 52 ein Schaltbild, welches eine Schaltung zum Erzeugen von Bank-Auswahlsignalen unter Verwendung der PIO-Leitungstreiber in 28 zeigt;
  • 53 ein Schaltbild, welches eine Steuerungsschaltung zum Erzeugen von Steuerungssignalen zeigt, die in dem Daten-Ausgabepuffer in 26 verwendet werden;
  • 54 bis 57 Zeitablaufdiagramme, welche die Zeit-Beziehung entsprechend verschiedenen Betriebsmodi in dem Impuls-RAS verwendenden, synchronen DRAM zeigen;
  • 58 ein Schaltbild für einen bei dem Pegel-RAS verwendeten RAS-Puffer;
  • 59 ein Schaltbild für einen besonderen Adresspuffer in einem Beispiel der vorliegenden Erfindung;
  • 60 ein Schaltbild, welches eine Steuerungsschaltung zum Erzeugen eines Modus-Einstell-Master-Taktes und eines Refresh-Master-Taktes zeigt, welche bei dem Pegel-RAS verwendet werden;
  • 61 ein Zeitablaufdiagramm, welches die Betriebs-Zeitbeziehung bei dem Pegel-RAS verwendenden, synchronen DRAM zeigt; und
  • 62 eine Darstellung, welche die Art und Weise zeigt, in welcher die getrennten Blätter der Zeichnungen von 1 und 1b, 33a bis 33c, 41a bis 41c und 49a bis 49c zusammengefügt werden.
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung werden jetzt an Hand der beigefügten Zeichnungen erläutert. Es ist anzumerken, dass in den Zeichnungen gleiche Elemente durch gleiche Symbole oder Bezugszeichen dargestellt sind, wo immer dies möglich ist.
  • In der folgenden Beschreibung sind viele bestimmte Einzelheiten dargestellt, wie die Anzahl von Speicherzellen, Speicherzellenmatrizen oder Speicherbänken, bestimmte Spannungen, bestimmte Schaltungselemente oder Teile und so weiter, um ein durchgehendes Verständnis der dargestellten Ausführungsformen der vorliegenden Erfindung zu ermöglichen. Für den Durchschnittsfachmann ist es offensichtlich, dass andere Ausführungsformen der Erfindung ohne diese bestimmten Einzelheiten ausführbar sind.
  • Der dargestellte, synchrone DRAM in seiner vorliegenden, bevorzugten Ausführungsform wird unter Verwendung einer Twin-well-CMOS-Technologie hergestellt und verwendet N-Kanal-MOS-Transistoren mit einer Schwellenspannung von 0,6 bis 0,65 Volt, P-Kanal-MOS-Transistoren mit einer Schwellenspannung von –0,8 bis –0,85 Volt und einer Versorgungsspannung Vcc von etwa 3,3 Volt.
  • CHIP-ARCHITEKTUR
  • In 1 mit 1a und 1b wird eine vereinfachte Draufsicht verschiedener Elementen-Abschnitte gegeben, welche auf dem gleichen Halbleiter-Chip eines synchronen DRAM in einem Beispiel der vorliegenden Erfindung ausgebildet sind. Der DRAM in der vorliegenden Ausführungsform ist ein 16.777.216 Bit (16 MBit) synchroner DRAM, gebildet aus 2.097.152 (2M) × 8 Bits. Speicherzellenmatrizen sind in einer ersten Bank 12 und einer zweiten Bank 14 partitioniert, wie entsprechend in
  • 1a und 1b gezeigt, um eine Datenübertragungsgeschwindigkeit zu erhöhen. Jede Bank umfasst eine obere Speicherzellenmatrix 16T und eine untere Speicherzellenmatrix 16B, die jeweils in oberen und unteren Abschnitten positioniert sind, von denen jede Speicherzellen von 4.194.304 Bits (4 MBit) enthält. Die oberen und unteren Speicherzellenmatrizen sind jeweils in linke Speicherzellenmatrizen 20TL und 20BL und rechte Speicherzellenmatrizen 20TR und 20BR von 2 MBit-Speicherzellen aufgeteilt, die an ihren Lateralseiten nebeneinanderliegen. Die linken und rechten Speicherzellenmatrizen der oberen Speicherzellenmatrix 16T jeder Bank werden als obere linke Speicherzellenmatrix oder eine erste Speicherzellenmatrix 20TL und eine obere rechte Speicherzellenmatrix oder eine dritte Speicherzellenmatrix 20TR bezeichnet. Ebenso werden die linken und rechten Speicherzellenmatrizen der unteren Speicherzellenmatrix 16B jeder Bank entsprechend als untere linke Speicherzellenmatrix oder eine zweite Speicherzellenmatrix 20BL und eine untere rechte Speicherzellenmatrix oder eine vierte Speicherzellenmatrix 20BR bezeichnet. Somit ist jede Bank in vier Speicherzellenmatrizen aus den ersten bis vierten Speicherzellenmatrizen aufgeteilt. Die oberen linken und rechten Speicherzellenmatrizen und die unteren linken und rechten Speicherzellenmatrizen sind jeweils in 8 obere linke Teil-Speicherzellenmatrizen (oder obere linke Teilmatrizen) 22TL1 bis 22TL8, 8 obere rechte Teil-Speicherzellenmatrizen (oder obere rechte Teilmatrizen) 22TR1 bis 22TR8, 8 untere linke Teil-Speicherzellenmatrizen (oder untere linke Teilmatrizen) 22BL1 bis 22BL8 und 8 untere rechte Teil-Speicherzellenmatrizen (oder untere rechte Teilmatrizen) 22BR1 bis 22BR8 aufgeteilt. Jede dieser Teilmatrizen hat 256 k Bit Speicherzellen, die in einer Matrixform von 256 Zeilen und 1024 Spalten angeordnet sind. Jede Speicherzelle ist ein bekannter Ein-Transistor-ein-Kondensator-Typ.
  • In jeder Bank ist ein Zeilendekoder 18 zwischen der oberen Speicherzellenmatrix 16T und der unteren Speicherzellenmatrix 16B angeordnet. Der Zeilendekoder 18 jeder Bank ist an 256 Zeilen (Wortleitungen) jeder Teilmatrix angeschlossen. Wortleitungen entsprechender oberer und unterer Teilmatrix-Paare 22TL1, 22BL1; 22TL2, 22BL2 ;...; 22TR8, 22BR8, die in einer symmetrischen Beziehung, bezogen auf den Zeilendekoder 18, angeordnet sind, erstrecken sich in entgegengesetzten Richtungen davon parallel zu einer vertikalen Richtung. Der auf Zeilenadressen von einem Zeilenadresspuffer reagierende Zeilendekoder 18 wählt eine Teilmatrix entsprechend der ersten bis vierten Speicherzellenmatrizen und eine Wortleitung der entsprechend ausgewählten Teilmatrizen aus und stellt ein Zeilen-Ansteuerungspotential für jede ausgewählte Wortleitung bereit. Somit wählt als Reaktion auf gegebene Zeilenadressen in jeder Bank der Zeilendekoder 18 insgesamt vier Wortleitungen aus: eine ausgewählte Wortleitung in einer ausgewählten der oberen linken Teilmatrizen 22TL1–22TL8, eine ausgewählte Wortleitung in einer der ausgewählten unteren linken Teilmatrizen 22BL1–22BL8, eine ausgewählte Wortleitung in einer der ausgewählten oberen rechten Teilmatrizen 22TR1–22TR8 und eine ausgewählte Wortleitung in einer ausgewählten der unteren, rechten Teilmatrizen 22BR1–22BR8.
  • Spaltendekoder 24 sind entsprechend benachbart den rechten Enden der oberen und der unteren Speicherzellenmatrizen 16T und 16B in der ersten Bank 12 und den linken Enden der oberen und unteren Speicherzellenmatrizen 16T und 16B in der zweiten Bank 14 angeordnet. Jeder der Spaltendekoder 24 ist an 256 Spalten-Auswahlleitungen angeschlossen, welche parallel zu der horizontalen Richtung und senkrecht zu den Wortleitungen sind, und dienen zum Auswählen von einer der Spalten-Auswahlleitungen als Reaktion auf eine Spaltenadresse.
  • E/A-Busse 26 sind beiden seitlichen Enden der entsprechenden Teilmatrizen 22TL, 22BL, 22TR und 22BR benachbart angeordnet, und erstrecken sich parallel zu den Wortleitungen. Die E/A-Busse 26 zwischen gegenüberliegenden seitlichen Enden der Teilmatrizen werden von diesen zwei benachbarten Teilmatrizen gemeinsam verwendet. Jeder der E/A-Busse 26 ist aus vier Paaren von E/A-Leitungen gebildet, jedes Paar davon besteht aus zwei Signalleitungen in einer komplementären Beziehung und ist über einen Spalten-Auswahlschalter und einen Leseverstärker an eine entsprechende Bitleitung angeschlossen.
  • In 2 ist zur Vereinfachung die Zeichnung dargestellt, welche die Anordnung einer ungeradzahligen der Teilmatrizen 22TL1 bis 22TR8 in der oberen Speicherzellenmatrix 16T und diejenigen der dieser zugeordneten E/A-Busse darstellt. Ein erster oder linker E/A-Bus 26L und ein zweiter oder rechter E/A-Bus 26R verlaufen jeweils parallel zu den Wortleitungen WLO – WL255 an linken und rechten Enden der Teilmatrix 22. Jeder der ersten und der zweiten E/A-Busse 26L und 26R besteht aus ersten E/A-Leitungspaaren, welche aus E/A-Leitungspaaren I/O0, I/O0 und I/01, I/01 gebildet sind, und zweiten E/A-Leitungspaaren, welche aus E/A-Leitungspaaren I/02, I/02 und I/03, I/03 gebildet sind. Die Teilmatrix 22 enthält 1024 Bit-Leitungspaare 28 senkrecht zu den Wortleitungen WL0–WL255, welche in einer Weise verschachtelter Bitleitungen angeordnet sind. Speicherzellen 30 sind an Kreuzungspunkten der Wortleitungen und Bitleitungen angeordnet. Die Bit-Leitungspaare 28, welche die Teilmatrix 22 bilden, sind in eine Mehrzahl erster Bit-Leitungsgruppen 28L1 bis 28L256 aufgeteilt, welche an ungeradzahligen Positionen angeordnet sind, und eine Mehrzahl zweiter Bit-Leitungsgruppen 28R1 bis 28R256, welche an geradzahligen Positionen angeordnet sind. Jede der Bit-Leitungsgruppen hat eine vorgegebene Anzahl von Bit-Leitungspaaren (2 Bit-Leitungspaare in der vorliegenden Ausführungsform). Die ersten Bit-Leitungsgruppen 28L sind abwechselnd mit den zweiten Bit-Leitungsgruppen 28R angeordnet. Ungeradzahlige Bit-Leitungspaare (oder erste Teilgruppen) 28L1, 28L3 ,..., 28L255 und geradzahlige Bit-Leitungspaare (oder zweite Teilgruppen) 28L2, 28L4 ,..., 28L256 der ersten Bit-Leitungsgruppen 28L sind entsprechend an die ersten E/A-Leitungspaare und die zweiten E/A-Leitungspaare des ersten E/A-Busses 26L über entsprechende Leseverstärker 32L und Spalten-Auswahlschalter 34L angeschlossen. Auf die gleiche Weise sind ungeradzahlige Bit-Leitungspaare (oder erste Teilgruppen) 28R1, 28R3, ..., 28R255 und geradzahlige Bit-Leitungspaare (oder zweite Teilgruppen) 28R2, 28R4 ,..., 28R256 der zweiten Bit-Leitungsgruppen 28R jeweils an die ersten E/A-Leitungspaare und die zweiten E/A-Leitungspaare des zweiten E/A-Busses 26R über entsprechende Verstärker 32R und Spalten-Auswahlschalter 34R angeschlossen. Erste Spalten-Auswahlleitungen L0, L2 ,... und L254, welche an Spalten-Auswahlschalter angeschlossen sind, die den ersten E/A-Leitungspaaren I/O0, I/O0 und I/01, I/01 in den linken und den rechten E/A-Bussen 26L und 26R zugeordnet sind, sind parallel angeordnet, um mit den zweiten Spalten-Auswahlleitungen L1, L3 ,... und L255 zu alternieren, welche an Spalten-Auswahlschalter angeschlossen sind, die den zweiten E/A-Leitungspaaren I/02, I/02 und I/03, I/03 darin zugeordnet sind. Somit stellen bei einem Lesevorgang nach der Auswahl einer Wortleitung, d. h., einer Seite mit Zeilenadressen, die ersten und zweiten E/A-Leitungspaare in den linken und den rechten E/A-Bussen 26L und 26R fortlaufende Daten bereit, alternierende Daten von zwei Bits, jedes durch sequentielles Auswählen von Spalten-Auswahlleitungen L0 bis L255. Leitungspaare 36, welche an entsprechende Leseverstärker 32L und 32R angeschlossen sind, und alternativ in entgegengesetz ten Richtungen verlaufen, sind entsprechend an korrespondierende Bit-Leitungsgruppen 28L und 28R über entsprechende Leseverstärker innerhalb den ersten und zweiten E/A-Bussen 26L und 26R benachbarten Teilmatrizen angeschlossen. Das heißt, die ersten E/A-Leitungspaare und die zweiten E/A-Leitungspaare des ersten E/A-Busses 26L sind jeweils mit ungeradzahligen Bit-Leitungspaaren (oder ersten Teilgruppen) und geradzahligen Bit-Leitungspaaren (oder zweiten Teilgruppen) der ersten Bit-Leitungsgruppen einer linken, benachbarten Teilmatrix (nicht dargestellt) über entsprechende Spalten-Auswahlschalter 32L und entsprechende Leseverstärker angeschlossen. Auf die gleiche Weise sind die ersten E/A-Leitungspaare und die. zweiten E/A-Leitungspaare des zweiten E/A-Busses 26R entsprechend an ungeradzahlige Bit-Leitungspaare (oder erste Teilgruppen) und geradzahlige Bit-Leitungspaare (oder zweite Teilgruppen) der zweiten Bit-Leitungsgruppen einer rechten, benachbarten Teilmatrix (nicht dargestellt) über entsprechende Spalten-Auswahlschalter 32R und entsprechende Leseverstärker angeschlossen. Damit Bit-Leitungspaare der entsprechenden Teilmatrizen in der gleichen Weise aufgeteilt werden, wie die ersten und zweiten Bit-Leitungsgruppen der Teilmatrix 22, wie in 2 gezeigt, sind E/A-Busse, welche den ersten Bit-Leitungsgruppen zugeordnet sind, alternierend mit E/A-Bussen angeordnet, welche den zweiten Bit-Leitungsgruppen zugeordnet sind. Das heißt, jeder der an ungeradzahligen Positionen angeordneten ersten E/A-Busse ist den ersten Bit-Leitungsgruppen in zwei dazu benachbarten Teilmatrizen zugeordnet, während jeder der an geradzahligen Positionen angeordneten zweiten E/A-Busse den zweiten Bit-Leitungsgruppen in diesen benachbarten zwei Teilmatrizen zugeordnet ist. Entsprechend der jeweiligen der Teilmatrizen in 1 ist die Anschluss-Beziehung der ersten und zweiten E/A-Leitungspaare der ersten und zweiten E/A-Busse in der in Verbindung mit 2 ausgeführten Erläuterung enthalten. Die Leseverstärker 32L oder 32R können eine bekannte Schaltung sein, welche aus einem P-Kanal-Leseverstärker, Übergangs-Transistoren zur Isolierung, einem N-Kanal-Leseverstärker und einer Anpassungs- und Vorlade-Schaltung gebildet sind. Somit sind E/A-Busse 26 zwischen benachbarten zwei Teilmatrizen gemeinsame E/A-Busse zum Lesen oder Schreiben von Daten aus der/die Teilmatrix, welche durch die Steuerung des Isolierungs-Übertragungs-Transistors ausgewählt ist.
  • In 1 wiederum sind in jeder Bank an dem oberen Abschnitt der ersten und der dritten Speicherzellenmatrizen 20TL und 20 TR entsprechend angeordnete E/A- Leitungsauswahl- und Vorlade-Schaltungen 38TL und 38TR und E/A-Leseverstärker und Leitungstreiber 40TL und 40TR angeschlossen, und ebenso sind an dem unteren Abschnitt der zweiten und der vierten Speicherzellenmatrizen 20BL und 20BR entsprechend angeordnete E/A-Leitungsauswahl- und Vorlade-Schaltungen 38BL und 38BR und E/A-Leseverstärker und Leitungstreiber 40BL und 40BR angeschlossen. Die E/A-Leitungsauswahl- und Vorlade-Schaltungen 38TL, 38TR, 38BL und 38BR sind jeweils an alternierende E/A-Busse 26 in entsprechenden Speicherzellenmatrizen 20TL, 20TR, 20BL und 20BR angeschlossen. Das heißt, an ungeradzahligen Positionen angeordnete E/A-Leitungsauswahl- und Vorlade-Schaltungen sind entsprechend an E/A-Buspaare von E/A-Bussen angeschlossen, welche an ungeradzahligen Positionen in entsprechenden Speicherzellenmatrizen angeordnet sind, und an geradzahligen Positionen angeordnete E/A-Leitungsauswahl- und Vorlade-Schaltungen sind entsprechend an E/A-Buspaare geradzahlig angeordneter E/A-Busse in entsprechenden Speicherzellenmatrizen angeschlossen. Daher kann in jeder Bank jede der Schaltungen an der äusseren Seite der E/A-Leitungsauswahl- und Vorlade-Schaltungen Daten für/von Speicherzellen ansprechen, welche an erste Bit-Leitungsgruppen in drei Teilmatrizen angeschlossen sind, und ungeradzahlig positionierte E/A-Leitungsauswahl- und Vorlade-Schaltungen und geradzahlig angeordnete E/A-Leitungsauswahl- und Vorlade-Schaltungen, welche die äussersten E/A-Leitungsauswahl- und Vorlade-Schaltungen ausschließen, sind entsprechend den ersten Bit-Leitungsgruppen und zweiten Bit-Leitungsgruppen zugeordnet. Jede E/A-Leitungsauswahl- und Vorlade-Schaltung 38 umfasst eine E/A-Bus-Auswahlschaltung zum Auswählen eines Paares von E/A-Bussen, die daran angeschlossen sind, und eine E/A-Leitungs-Vorladeschaltung zum Vorladen, wenn eines der ersten E/A-Leitungspaare I/O0, I/O0 und I/01, I/01 und der zweiten E/A-Leitungspaare I/O2, I/O2 und I/O3, I/O3 , welche den ausgewählten E/A-Bus bilden, Daten übertragen, der anderen E/A-Leitungspaare.
  • E/A-Leitungsauswahl- und Vorlade-Schaltungen 38 sind jeweils an entsprechende E/A-Leseverstärker und Leitungstreiber 40 über PIO-Busse 44 angeschlossen. Jeder PIO-Bus 44 ist an einen durch eine entsprechende E/A-Busauswahlschaltung ausgewählten E/A-Bus angeschlossen. Somit umfassen PIO-Busse 44 vier Paare von PIO-Leitungen wie E/A-Busse 26. Jeder E/A-Leseverstärker und Leitungstreiber 40 umfasst einen E/A-Leseverstärker zum Verstärken von über eine entsprechende E/A-Busauswahlschaltung und einen PIO-Bus in einem Lesevorgang eingegebenen Daten, und einen Leitungstreiber zum Ansteuern eines E/A-Busses, welcher ausgewählt ist durch die E/A-Busauswahlschaltungs-Daten, die über eine entsprechende E/A-Busauswahlschaltung und einen PIO-Bus in einem Schreibvorgang eingegeben werden. Somit werden, wie oben erläutert, wenn Daten auf einem einzelnen der ersten und zweiten E/A-Leitungspaare in den Leseverstärker über entsprechende PIO-Leitungspaare eingehen, an die anderen E/A-Leitungspaare angeschlossene PIO-Leitungspaare zusammen mit den E/A-Leitungspaaren vorgeladen. Auch bei dem Schreibvorgang beginnen, wenn der Treiber 40 Daten über ausgewählte PIO-Leitungspaare zu entsprechenden E/A-Leitungspaaren treibt, nicht ausgewählte PIO-Leitungspaare und deren entsprechende E/A-Leitungspaare mit der Vorladung.
  • An den obersten und untersten Enden auf dem synchronen DRAM-Chip verlaufen obere Datenbusse 42T und untere Datenbusse 42B jeweils parallel zu der horizontalen Richtung. Jeder der oberen Datenbusse 42T und der unteren Datenbusse 42B besteht aus vier Datenbussen, von denen jeder vier Paare von Datenleitungen umfasst, welche die gleiche Anzahl wie der oben erwähnte E/A-Bus und der PIO-Bus aufweisen. Seitliche Enden von vier Datenbussen DB0–DB3, welche obere Datenbusse 42T bilden, und vier Datenbussen DB4–DB7, welche untere Datenbusse bilden, sind jeweils über Eingabe/Ausgabe-Leitungen 47 und Daten-Eingabe/Ausgabe-Puffer 48 an Daten-Eingabe/Ausgabe-Multiplexer 46 angeschlossen, die an Eingabe/Ausgabe-Pads (in der Zeichnung nicht dargestellt) gekoppelt sind.
  • In jeder Bank sind der ersten Speicherzellenmatrix 20TL zugeordnete E/A-Leseverstärker und Leitungstreiber 40TL alternierend an erste und zweite Datenbusse DB0 und DB1 angeschlossen, und der dritten Speicherzellenmatrix 20TR zugeordnete E/A-Leseverstärker und Leitungstreiber 40TR sind verschachtelt an dritte und vierte Datenbusse DB2 und DB3 angeschlossen. Ebenso sind der zweiten Speicherzellenmatrix 20BL zugeordnete E/A-Leseverstärker und Leitungstreiber 40BL verschachtelt an fünfte und sechste Datenbusse DB4 und DB5 angeschlossen, und der vierten Speicherzellenmatrix 20BR zugeordnete E/A-Leseverstärker und Leitungstreiber 40BR sind verschachtelt an die siebten und achten Datenbusse angeschlossen. Mittlere E/A-Leseverstärker und Leitungstreiber 43T und 43B sind entsprechend an E/A-Busse zwischen der ersten Speicherzellenmatrix 20TL und der dritten Speicherzellenmatrix 20TR und zwischen der zweiten Speicherzellenmatrix 20BL und der vierten Speicherzellenmatrix 20BR in jeder Bank angeschlossen. In jeder Bank umfasst der mittlere E/A-Leseverstärker und Leitungstreiber 43T in dem oberen Abschnitt einen E/A-Leseverstärker zum Verstärken von Daten auf dem entsprechenden E/A-Bus, zum Koppeln an den Datenbus DB1 oder DB3 als Reaktion auf ein Steuerungssignal in einem Lesevorgang, und ein Leitungstreiber zum Steuern der E/A-Bus-Daten auf dem Datenbus DB1 oder DB3 als Reaktion auf ein Steuerungssignal in einem Schreibvorgang. Ebenso ist ein mittlerer E/A-Leseverstärker und Leitungstreiber 43 in dem unteren Abschnitt an die vierten und die achten Datenbusse DB5 und DB7 angeschlossen.
  • Jetzt wird angenommen, dass Teilmatrizen 22TL3, 22BL3, 22TR3 und 22BR3 in der ersten Bank 12 und eine Wortleitung in deren entsprechenden Teilmatrizen durch den Zeilendekoder 18 entsprechend einer Zeilenadresse ausgewählt werden, wobei der Zeilendekoder 18 Blockinformationssignale bereitstellt, welche entsprechende Teilmatrizen 22TL3, 22BL3, 22TR3 und 22BR3 bezeichnen. Dann erzeugt bei einem Lesevorgang eine Steuerungsschaltung, die nachfolgend erläutert wird, sequentielle Spaltenadressen als Reaktion auf eine externe Spaltenadresse, und der Spaltendekoder 24 erzeugt sequentielle Spaltenauswahlsignale als Reaktion auf diesen Adressstrom. Unter der Annahme, dass das erste Spaltenauswahlsignal eine Spaltenauswahlleitung L0 auswählt, wird der in 2 gezeigte Spalten-Auswahlschalter 34 eingeschaltet und auf entsprechenden Bit-Leitungspaaren entwickelte Daten werden zu den ersten E/A-Leitungspaaren I/O0, I/O0 und I/O1, I/O1 der linken und rechten E/A-Busse übertragen, die an beiden Enden der entsprechenden, ausgewählten Teilmatrizen angeordnet sind. E/A-Leitungsauswahlund Vorlade-Schaltungen 38TL, 38BL, 38TR und 38BR reagieren auf die Blockinformationssignale und E/A-Leigungsauswahl- und Vorlade-Schaltungen, welche den ausgewählten Teilmatrizen 22TL3, 22BL3, 22TR3 und 22BR3 zugeordnet sind, wählen daher die diesen zugeordneten linken und rechten E/A-Busse aus. Daten auf den ersten E/A-Leitungspaaren in den linken und rechten E/A-Bussen werden zu den entsprechenden Daten-Leitungspaaren in entsprechenden Datenbussen DB0–DB7 durch entsprechende PIO-Leitungspaare übertragen und entsprechende Leseverstärker werden durch ein Steuerungssignal eingeschaltet, welches als Reaktion auf die Blockinformationssignale erzeugt wird. Zu diesem Zeitpunkt werden jedoch die E/A-Leitungspaare, die keine Daten übertragen, d. h. die zweiten E/A-Leitungspaare und daran angeschlossene PIO-Leitungspaare sämtlich durch die E/A-Vorladeschaltungen in einem Vorlade-Zustand gehalten. Auch Daten-Leitungspaare, die nicht Daten übertragen, werden durch Daten-Eingabe/Ausgabe-Multiplexer 46 vorgeladen, wie nachfolgend erläutert wird. Wenn dann durch das zweite Spalten-Auswahlsignal CSL1 auf der Spalten-Leitung L1 des Spalten-Adressstromes die entsprechenden Spalten-Auswahlschalter in der gleichen Weise wie vorstehend erläutert eingeschaltet werden, werden Daten auf entsprechenden Bitleitungen durch die zweiten E/A-Leitungspaare in den linken und den rechten E/A-Bussen und entsprechende PIO-Leitungspaare zu Daten-Leitungspaaren übertragen, wobei die ersten E/A-Leitungspaare, PIO-Leitungspaare und daran angeschlossene Daten-Leitungspaare vorgeladen werden, um von jetzt an Daten zu übertragen. Wenn die Spalten-Auswahlsignale CSL2 bis CSL255 auf Spalten-Leitungen L2 bis L255, die dem Spalten-Auswahlsignal CSL1 auf der Spalten-Leitung L1 folgen, sequentiell empfangen werden, werden die gleichen Vorgänge als Datenübertragungsvorgänge im Falle der Spalten-Auswahlsignale CSL0 und CSL1 wiederholt ausgeführt. Somit können sämtliche Daten auf Bit-Leitungspaaren, welche aus allen an die ausgewählten Wortleitungen gekoppelten Speicherzellen entwickelt werden, ausgelesen werden. Das heißt, ein Ganzseiten-Auslesen ist verfügbar. Bei dem Lesevorgang übertragen die ersten E/A-Leitungspaare und die zweiten E/A-Leitungspaare eine Mehrzahl von Daten, alternierende Datenübertragung und Vorladen und die den ersten und den zweiten E/A-Leitungspaaren zugeordneten Daten-Leitungspaare wiederholen ebenfalls periodisch eine Datenübertragung und Vorladen. Der an jeden Datenbus angeschlossene Datenausgabe-Multiplexer speichert nicht nur eine Mehrzahl von parallel über eines der ersten und der zweiten Daten-Leitungspaare übertragene Mehrzahl von Daten, sondern lädt ebenfalls die anderen Daten-Leitungspaare auf. Somit stellt jeder Datenausgabe-Multiplexer fortlaufende serielle Daten als Reaktion auf Datenauswahlsignale bereit und stellt eine Mehrzahl von Daten auf den ersten und den zweiten Daten-Leitungspaaren innerhalb einer vorbestimmten Periode bereit. Die seriellen Datenausgaben erfolgen über entsprechende Datenausgabepuffer an Daten-Eingabe/Ausgabe-Pads synchron mit einem Systemtakt. Daher werden 8-Bit-Paralleldaten fortlaufend bei jedem Taktzyklus davon ausgegeben.
  • Ein Schreibvorgang wird in der umgekehrten Reihenfolge des oben erläuterten Lesevorgangs ausgeführt. Kurz erläutert werden serielle Eingangsdaten synchron mit dem Systemtakt aus Dateneingabepuffern über Daten-Pads ausgegeben. Die seriel len Daten von den Dateneingangspuffern werden verschachtelt zu den ersten und zweiten Daten-Leitungspaaren der entsprechenden Datenbusse in einer Mehrzahl paralleler Daten in jedem Taktzyklus des Systemtaktes durch entsprechende Dateneingabe-Demultiplexer übertragen. Daten auf den ersten und zweiten Daten-Leitungspaaren werden über entsprechende Leitungstreiber, durch die E/A-Leitungsauswahlschaltungen ausgewählte E/A-Busse und entsprechende Bit-Leitungspaare sequentiell in ausgewählte Speicherzellen geschrieben. Datenübertragung und Vorladen der ersten und der zweiten Leitungspaare werden alternierend in jedem Taktzyklus in der gleichen Weise wie bei dem Lesevorgang ausgeführt.
  • Zwischen den ersten und den zweiten Bänken ist eine Steuerungsschaltung 50 zum Steuern von Abläufen des synchronen DRAM in dem Beispiel der vorliegenden Erfindung angeordnet. Die Steuerungsschaltung 50 dient zum Erzeugen von Steuerungstakten oder Signalen zum Steuern der Zeilen- und der Spalten-Dekoder 18 und 24, E/A-Leitungsauswahl- und Vorlade-Schaltungen 38, E/A-Leseverstärkern und Leitungstreibern 40 und 43, Daten-Eingabe/Ausgabe-Multiplexern 46 und Daten-Eingabe/Ausgabe-Puffern 48. Die Steuerungsschaltung 50 kann in einer Zeilen-Steuerungsschaltung und in einer Spalten-Steuerungs- schaltung klassifiziert sein. Die Zeilen-Steuerungsschaltung, der Datenpfad und die Spalten-Steuerungsschaltung werden nachfolgend getrennt erläutert.
  • Zeilen-Steuerungsschaltung
  • Konventionelle DRAM werden aktiviert, um den Vorgang des Lesens, Schreibens oder ähnliches auszuführen, durch einen logischen Pegel von RAS , zum Beispiel einen Low-Pegel. Dies wird als Pegel-RAS bezeichnet. Das Pegel-RAS gibt bestimmte Informationen, zum Beispiel solche Informationen, dass der Übergang von RAS vom High- zum Low-Pegel die Aktivierung davon anzeigt, und der Übergang von RAS vom Low- zum High-Pegel eine Vorladung anzeigt. Da jedoch der synchrone DRAM synchron mit dem Systemtakt arbeiten muss, können die bei einem konventionellen DRAM verwendeten, oben erwähnten Befehle nicht in dem synchronen DRAM verwendet werden. Das heißt, da der synchrone DRAM eine Befehlsinformation bei der vorderen Flanke oder der fallenden Flanke des Systemtaktes abtasten muss (das Abtasten der Befehlsinformation erfolgt in dieser Ausfüh rungsform bei der vorderen Flanke davon), auch wenn das Pegel-RAS bei dem synchronen DRAM angewendet wird, können Befehle des konventionellen Pegel-RAS hier nicht verwendet werden.
  • 5a und 5b sind Zeitablaufdiagramme, welche die in dem synchronen DRAM der vorliegenden Ausführungsform verwendeten Befehle darstellen. 5a zeigt verschiedene Befehle in dem Fall, dass ein RAS-Signal der Impulsform (nachfolgend als Impuls-RAS bezeichnet) verwendet wird, und 5b verschiedene Befehle in dem Fall der Verwendung eines Pegel-RAS. Wie in den Zeichnungen erkennbar ist, bedeutet, wenn an der vorderen Flanke des Systemtaktes CLK RAS niedrig ist und das CAS-Signal und das Schreibfreigabesignal WE hoch sind, eine Aktivierung. Nach der Aktivierung zeigt der Low-Pegel RAS , der Low-Pegel CAS und der High- Pegel WE bei der vorderen Flanke des Systemtaktes einen Lesebefehl an. Ebenfalls nach der Aktivierung zeigt der Low-Pegel RAS , der Low-Pegel CAS und der Low-Pegel WE bei der vorderen Flanke des Systemtaktes CLK einen Schreibbefehl an. Wenn bei der vorderen Flanke des Taktes CLK der Low-Pegel RAS, der High-Pegel CAS und der Low-Pegel WE abgetastet wurden, wird ein Vorlade-Vorgang ausgeführt. Eine Einstellung eines Betriebsmodus-Einstellbefehls gemäß dem Merkmal der vorliegenden Erfindung wird bei der vorderen Flanke des Taktes CLK bei Low-Pegeln von RAS, CAS und WE verwirklicht. Ein CAS-vor-RAS (CBR)-Refresh-Befehl wird eingegeben, wenn RAS und CAS Low-Pegel und WE einen High-Pegel bei der vorderen Flanke des Taktes CLK halten. Ein Selbst-Refresh-Befehl, welcher eine Variation des CBR-Refresh ist, wird eingegeben, wenn RAS und CAS auf Low-Pegeln liegen und WE bei drei aufeinanderfolgenden vorderen Flanken des Taktes CLK bei einem High-Pegel bleibt.
  • Auf die gleiche Weise wie ein konventionelles DRAM weist das synchrone DRAM ebenfalls inhärent einen Zeitabschnitt von der Aktivierung von RAS bis zur Aktivierung von CAS nicht auf, d. h. eine RAS-CAS-Verzögerungszeit tRCD, und die Vorlade-Zeitperiode vor der Aktivierung von RAS , d. h. RAS-Vorladezeit tRP. Um das Auslesen und Hineinschreiben gültiger Daten zu garantieren, sind minimale Werte von tRCD und tRP (jeweils 20 ns und 30 ns bei dem synchronen DRAM der vor liegenden Erfindung) für Speichersystem-Designer sehr wichtig. Um den Komfort für System-Designer zu unterstützen, kann es bevorzugt sein, dass die Minimalwerte von tRCD und tRP in der Anzahl von System-Taktzyklen angegeben werden. In dem Fall zum Beispiel, dass die System-Taktfrequenz 100 MHz beträgt und die Minimalwerte von tRCD und tRP jeweils 20 ns und 30 ns sind, werden die Taktzyklen von tRCD und tRP jeweils 2 und 3. Die Zeilen-Steuerungsschaltung ist eine Einrichtung zum Erzeugen von Signalen oder Takten zum Auswählen von Wortleitungen während des Zeitabschnittes von tRCD, Entwickeln zu Bitleitungs-Informationsdaten von Speicherzellen in einem Lesevorgang und Vorladen während des Zeitabschnittes von tRP.
  • 3 ist eine Darstellung, welche ein Blockschaltbild für die Erzeugung von Zeilen-Steuerungstakten oder Signalen darstellt. In der Zeichnung ist ein Taktpuffer (nachfolgend als CLK-Puffer bezeichnet) 52 ein Puffer zum Umwandeln in einen internen Systemtakt ΦCLK eines CMOS-Pegels als Reaktion auf einen externen Systemtakt CLK mit TTL-Pegel. Der synchrone DRAM führt verschiedene interne Vorgänge aus, welche Signale von dem externen Chip oder Daten für den externen Chip an der vorderen Flanke des Taktes CLK abtasten. Der CLK-Puffer 52 erzeugt einen Takt CLKA schneller als die Phase des Taktes CLK als Reaktion auf CLK.
  • Ein Taktfreigabe-(CKE)-Puffer 54 ist eine Schaltung zum Erzeugen eines Takt-Maskierungssignales ΦCKE, um die Erzeugung des Taktes ΦCLK als Reaktion auf ein externes Taktfreigabesignal CKE und den Takt CLKA zu maskieren. Wie nachfolgend erläutert wird, bewirkt der durch das Signal ΦCKE deaktivierte interne Systemtakt ΦCLK, dass der interne Betrieb des Chips eingefroren wird und die Eingabe und Ausgabe von Daten dadurch blockiert wird.
  • Ein RAS-Puffer 56 empfängt das externe Signal RAS , Adress-Signale SRA10 und SRA11, ein Signal ΦC von einem CAS-Puffer und ein Signal ΦWRC von dem WE-Pufter, um dadurch einen RAS-Takt ΦRCi zum selektiven Aktivieren von Bänken synchron mit dem Takt ΦCLK zu erzeugen, selektiv oder insgesamt die Bänke vorzuladen und automatisch nach einem Refresh oder einer Betriebsmodus-Programmierung vorzuladen; dabei ist i ein Zeichen für die Darstellung einer gege benen Bank. Der RAS-Puffer erzeugt ebenfalls ein Signal ΦRP, welches die Aktivierung von RAS mit dem Takt ΦCLK darstellt.
  • Eine Betriebsmodus-Einstellschaltung 58 reagiert auf den Betriebsmodus-Einstellbefehl, Signale ΦRP, ΦC, ΦWRC und Adress-Signale RA0–RA6, um verschiedene Betriebsmodi einzustellen, zum Beispiel Betriebsmodi zum Erstellen einer CAS-Verzögerung, einer Burst-Länge, welche die Anzahl fortlaufender Ausgangsdaten darstellt, und einen Adressmodus ΦINTEL, welcher die Weise der Verschlüsselung interner Spaltenadressen darstellt. Die Betriebsmodus-Einstellschaltung 58 stellt einen Vorgabe-Betriebsmodus ein, in welchem eine vorbestimmte OAS-Verzögerung, Burst-Länge und ein Adress-Modus bei dem Fehlen des Betriebsmodus-Einstellbefehls automatisch eingestellt werden.
  • Ein Zeilen-Master-Taktgenerator 62 reagiert auf das Steuerungssignal ΦRCi und ein Verzögerungssignal CLj und erzeugt einen Zeilen-Master-Takt ΦRj welcher auf der Erzeugung von Blöcken oder Signalen basiert, welche einer RAS-Kette in einer ausgewählten Bank zugeordnet sind. Gemäß den Merkmalen der vorliegenden Ausführungsform weist der Zeilen-Master-Takt ΦRi eine Verzögerungszeit abhängig von einer ausgebildeten CAS-Verzögerung auf, und somit garantiert eine Zeitverzögerung eine 2-Bit-Datenausgabe synchron mit dem Systemtakt nach dem Vorladebefehl.
  • Ein Zeilen-Adresspuffer 60 empfängt den Zeilen-Master-Takt ΦRj externe Adress-Signale A0–A11 und ein Zeilen-Adress-Rücksetzsignal ΦRARi zum Erzeugen von Zeilen-Adress-Signalen RA0–RA11 synchron mit dem Takt ΦCLK. Der Puffer 60 empfängt ein Zählsignal von einem Refresh-Zähler in einem Refresh-Vorgang zum Bereitstellen von Zeilen-Adress-Signalen RA0–RA11 zum Auffrischen (Refresh).
  • Ein Zeilensteuerungssignal-Generator 64 empfängt einen Zeilen-Master-Takt ΦRi und ein Block-Informationssignal BLS von einem Zeilendekoder 18, um ein verstärktes Wortleitungs-Ansteuerungssignal Φx, ein Erfassungs-Anfangssignal Φs zum Aktivieren des ausgewählten Leseverstärkers, ein Zeilen-Adress-Rücksetzsignal ΦRARi zum Zurücksetzen des Spalten-Adresspuffers, ein Signal ΦRAL zum Anschalten des Spalten-Adresspuffers 344 und ein Signal ΦRCDi zum Mitteilen des Abschlusses von Takten oder Zeilen zugeordneten Signalen zu erzeugen.
  • Ein Spalten-Freigabe-Taktgenerator 66 empfängt das Signal ΦRCDi und den Zeilen-Master-Takt ΦRi zum Erzeugen von Signalen ΦYECi und ΦYEi zum Freigeben spaltenbezogener Schaltungen.
  • Ein Hochfrequenz-Taktgenerator 68 erzeugt in dem Fall, dass die Frequenz des externen Systemtaktes CLK niedrig ist und die 2-Bit-Datenausgabe in einem Lesevorgang nach einem Vorladebefehl ebenfalls erforderlich ist, einen Takt CNTCLK9 mit einer höheren Frequenz als der Takt CLK, um die Verringerung der Vorlade-Periode zu verhindern. Wie nachfolgend erläutert, wird die Verringerung der Vorlade-Periode verhindert, da der Spalten-Adressgenerator Spaltenadressen mit dem Takt CNTCLK9 erzeugt.
  • Nachfolgend wird eine detaillierte Erläuterung bevorzugter Ausführungsformen von den RAS-Ketten-Taktgenerator bildenden Elementen gegeben.
  • 1. CLK-Puffer & CKE-Puffer
  • 6 ist eine Darstellung, welche ein Schaltbild für den CLK-Puffer 52 gemäß der vorliegenden Ausführungsform darstellt, und 7 ist ein Schaltbild des CKE-Puffers 54 gemäß der vorliegenden Ausführungsform. 8 stellt ein Betriebs-Zeitablaufdiagramm für den CLK-Puffer 52 und den CKE-Puffer 54 dar.
  • In 6 vergleicht ein Differenzverstärker 70 den externen Systemtakt CLK mit einem Bezugspotential VREF (= 1,8 Volt) und wandelt dadurch das externe Signal CLK mit TTL-Pegel in ein internes Signal mit CMOS-Pegel um, zum Beispiel einen High-Pegel von 3 Volt oder einen Low-Pegel von 0 Volt. Anstelle des Differenzverstärkers 70 können andere Eingangspuffer verwendet werden, welche einen Pegel von dem TTL- zu dem CMOS-Signal verschieben können. Wie aus 8 ersichtlich, wird durch den Eingabepuffer 70, wie den Differenzverstärker, und Gatter, d. h., Inverter 76 und NAND-Gatter 78, der Takt CLKA zum invertierten Signal des Systemtaktes CLK. Ein Flip-Flop oder Zwischenspeicher 80, welcher aus NOR-Gattern 72 und 74 aufgebaut ist, gibt einen Systemtakt mit CMOS-Pegel aus, wenn ein Takt-Maskierungssignal ΦCKE niedrig ist. Der Ausgangstakt von dem Flip-Flop 80 wird zu einer Impulsbreiten-Anpassungsschaltung 85 geliefert, welche aus einer Verzögerungsschaltung 82 und einem NAND-Gatter 84 gebildet ist. Obwohl die Verzögerungsschaltung 82 zum Zwecke der Einfachheit nur Inverter darstellt, kön- nen eine Schaltung mit Inverter und Kondensator oder andere Verzögerungsschaltungen verwendet werden. Wenn das Signal ΦCKE niedrig ist, wird somit der interne Systemtakt ΦCKE, wie in 8 gezeigt, von dem CLK-Puffer ausgegeben. Wenn das Signal ΦCKE jedoch hoch ist, wird das Ausgangssignal des Flip-Flop 80 niedrig, um dadurch die Erzeugung des Taktes ΦCLK anzuhalten. In 6 sind der Inverter 89, der P-Kanal-MOS-Transistor 90 und die N-Kanal-MOS-Transistoren 91 und 94 Elementen zum Bereitstellen einer Anfangsbedingung für einwandfreie Knoten als Reaktion auf ein Einschaltsignal ΦVCCH von einer bekannten Einschalt-Schaltung. Das Einschaltsignal ΦVCCH unterstützt einen Low-Pegel, bis die Versorgungsspannung Vcc nach Anlegen der Versorgungsspannung einen ausreichenden Pegel erreicht.
  • In 7 wandelt der Eingangspuffer 70 das externe Takt-Freigabesignal CKE in ein CMOS-Pegel-Signal um. Um einen Leistungsverbrauch zu verhindern, wird der Betrieb des Eingangspuffers 70 durch einen Selbst-Refresh-Vorgang gesperrt. Der Eingangspuffer 70 stellt ein invertiertes CMOS-Pegel-Signal des Signales CKE auf einer Leitung 90 bereit. Das invertierte CKE-Signal ist an ein Schieberegister 86 gekoppelt, zum Verschieben mit einem invertierten Takt CLKA des Taktes CLK. Der Ausgang des Schieberegister 86 ist an den Ausgangsanschluss des Signales ΦCKE durch ein Flip-Flop 88 des NOR-Types und einen Inverter gekoppelt. Der Ausgangsanschluss des Schieberegisters 86 ist an den Ausgangsanschluss eines Signales CKEBPU durch Inverter gekoppelt.
  • Das Takt-Freigabesignal CKE ist zum Sperren der Erzeugung des Systemtaktes ΦCLK bei einem Low-Pegel von CKE vorgesehen, um dadurch den internen Betrieb des Chips einzufrieren. In 8 wiederum wird eine Darstellung des Signales CKE mit einem Impuls mit Low-Pegel zum Maskieren des CLK-Taktes 98 gegeben. Durch den Low-Pegel von CKE behält die Eingangsleitung 90 des Schieberegisters 86 einen High-Pegel bei. Nachdem ein CLKA-Takt 100 auf einen Low-Pegel geht, geht der Ausgang des Schieberegisters 86 auf einen High-Pegel. Somit nehmen ΦCKE und CKEBPU entsprechend einen High-Pegel und einen Low-Pegel an. Nachdem ein nächster CLKA-Takt 102 auf einen Low-Pegel übergeht, wechselt der Ausgang des Schieberegisters 86 dann zu einem Low-Pegel und bewirkt dadurch, dass das Signal CKEBPU auf einen High-Pegel geht. Zu diesem Zeitpunkt behält ΦCKE einen High-Pegel bei, da der Ausgang des Flip-Flop 88 einen Low-Pegel beibehält. Nachdem ein nächster CKLA-Takt 104 jedoch auf einen High-Pegel geht, geht ΦCKE auf einen Low-Pegel. Somit wird, wie anhand von 6 erläutert, der ΦCLK-Takt entsprechend dem Takt 98 mit dem High-Pegel von ΦCKE maskiert.
  • Da der interne Betrieb des synchronen DRAM synchron mit dem Takt ΦCLK arbeitet, bewirkt die Maskierung von ΦCLK, das der interne Betrieb in einem Bereitschaftszustand ist. Um einen Leistungsverbrauch in dem Bereitschaftszustand zu verhindern, wird daher das Signal CKEBPU verwendet, um Eingangspuffer synchron mit ΦCLK zu deaktivieren. Daher ist erkennbar, dass das Signal CKE wenigstens einen Zyklus des maskierten Taktes CLK vorher angelegt werden muss, um ihn zu maskieren und einen Low-Pegel halten muss, um einen normalen Betrieb auszuführen.
  • 2. RAS-Puffer
  • Der synchrone DRAM beinhaltet zwei Speicherbänke 12 und 14 auf dem gleichen Chip zum Verwirklichen einer Hochgeschwindigkeits-Datenübertragungsrate. Zum Verwirklichen einer hohen Leistungsfähigkeit des synchronen DRAM werden Steuerungsschaltungen benötigt, um verschiedene Vorgänge für jede Bank selektiv zu steuern. Daher ist der RAS-Puffer ein Eingangspuffer, kombiniert mit Multifunktionen entsprechend einem Merkmal der vorliegenden Ausführungsform.
  • 9 ist ein Schaltbild, welches den Multifunktions-Impuls-RAS-Eingangspuffer gemäß der vorliegenden Ausführungsform zeigt. In 9 wandelt der Eingangspuffer 70 in der gleichen Weise wie die oben erläuterten Eingangspuffer ein externes Zeilen-Adress-Strobe-Signal RAS in ein internes CMOS-Pegel-Signal um. Der Eingangspuffer 70 wird mittels einer Schaltung aus logischen Gattern 106 deaktiviert um die Systemtakt-Maskierung, Selbst-Refresh und Einschalt-Signale CKEB-PU, ΦVCCH und ΦSELF logisch zu verknüpfen. Das CMOS-Pegel-Signal von dem Eingangspuffer 70 wird zu einem Eingangsanschluss 110 einer Synchronisierungsschaltung 108 zum Bereitstellen des RAS-Impulses ΦRP an einem Ausgangsanschluss 112 geliefert, welcher das CMOS-Pegel-Signal mit dem internen Systemtakt CLK synchronisiert. Somit erzeugt sie, wie in 10 gezeigt, zu den Zeitpunkten t1 und t3, wenn RAS auf 'Low'-Pegeln ist, nach einer vorbestimmten Verzögerung an dem Ausgangsanschluss 112 einen RAS-Impuls ΦRP mit 'High'-Pegel.
  • In 9 ist die verbleibende Schaltung mit Ausnahme des Eingangspuffers 70, der Synchronisierungsschaltung 108 und der Schaltung aus logischen Gattern 106 eine Multifunktions-Steuerungsschaltung 114, zusammengefasst damit zum Steuern der entsprechenden Bänke. Da N-Kanal-Transistoren 148 und 150 durch ΦVCCH auf einem Low-Pegel während des Einschaltvorganges sämtlich eingeschaltet werden, werden der erste RAS-Takt ΦRC1 für die erste Bank 12 und der zweite RAS-Takt ΦRC2 für die zweite Bank 14 sämtlich in Anfangsbedingungen zwischengespeichert, d. h., mit Low-Pegeln durch Zwischenspeicher 154 und 156.
  • Um zu einem Zeitpunkt t1 wie in 10 gezeigt, die erste Bank 12 zu aktivieren und gleichzeitig die zweite Bank 14 zu deaktivieren, werden externe Adress-Signale ADD mit der Adresse A11 auf einem Low-Pegel zum dem Chip geliefert. Dann erzeugt ein Adresspuffer, wie nachfolgend erläutert, ein Adress-Signal SRA11 mit einem Low-Pegel ( SRA11 mit einem High-Pegel) mit dem Adress-Signal ADD. Da CAS und WE High-Pegel beibehalten, halten andererseits zum Zeitpunkt t1 ΦC und ΦWRC Low-Pegel, wie nachfolgend erläutert wird. Somit geben die NOR-Gatter 116 und 126 Low-Pegel aus und die NAND-Gatter 122 und 124 geben High-Pegel aus. Die NAND-Gatter 128 und 130 geben dann entsprechend einen High-Pegel und einen Low-Pegel aus. Wenn der Impuls ΦRP auf einen. Low-Pegel geht, geht das NAND-Gatter 132 auf einen Low-Pegel und die NAND-Gatter 134 und 138 gehen auf High-Pegel. Dann wird der P-Kanal-Transistor 140 eingeschaltet und der P-Kanal-Transistor 144 und die N-Kanal-Transistoren 142 und 146 bleiben in Aus-Zuständen. Somit speichert der Zwischenspeicher 154 einen Low-Pegel. Wenn andererseits ΦRP auf einen Low-Pegel geht, gehen sämtliche NAND-Gatter 132 bis 138 auf High-Pegel und schalten dadurch die Transistoren 140 bis 146 aus. Als Ergebnis wird der erste RAS-Takt ΦRC1 hoch und der zweite RAS-Takt ΦRC2 bleibt durch ein Zwischenspeicher 156, welcher anfangs den High-Pegel gespeichert hatte, auf einem Low-Pegel. Somit wird die erste Bank 12 durch den Takt ΦRC1 aktiviert um dabei eine normale Operation wie einen Lese- oder einen Schreib-Vorgang auszuführen. Die zweite Bank 14 wird jedoch durch den Low-Pegel des Taktes ΦRC2 nicht aktiviert.
  • Um andererseits den synchronen DRAM mit einer hohen Übertragungsrate anzusprechen, kann die zweite Bank während der Aktivierung der ersten Bank aktiviert werden. Dies kann durch Aktivieren der zweiten Bank und Anwenden der Adresse A11 auf einem High-Pegel nach der Aktivierung der ersten Bank erreicht werden. Dann nimmt das Adress-Signal SRA11 einen High-Pegel an (SRA11 erreicht einen Low-Pegel). Auf die gleiche Weise, wie oben erläutert, gibt das NAND-Gatter 136 einen Low-Pegel aus und die NAND-Gatter 132, 134 und 138 geben sämtlich High-Pegel aus. Somit bleibt ΦRC1 in dem vorherigen Zustand, d. h., dem High-Pegel, und ΦRC2 geht auf einen High-Pegel. Als Ergebnis befinden sich die ersten und die zweiten Bänke in Aktivierungszuständen.
  • Während des Lese- oder Schreib-Vorganges der zweiten Bank kann die erste Bank ebenfalls vorgeladen werden. Wenn oder bevor der Vorlade-Befehl zu einem Zeitpunkt t3 ausgegeben wird, wie in 10 gezeigt, werden externe Adress-Signale A10 und A11 welche sämtlich Low-Pegel aufweisen, an die entsprechenden Adress-Pins des Chips angelegt. Dann nehmen die Adress-Signale SRA10 und SRA11 Low-Pegel an (SRA11 nimmt einen Low-Pegel an). Nach dem Befehl gehen ΦRP und ΦWRC auf High-Pegel und ΦC ist auf einem Low-Pegel. Wenn ΦRP auf einen High-Pegel geht, geht demnach das NAND-Gatter 134 auf einen Low-Pegel und sämtliche der NAND-Gatter 132, 136 und 138 behalten High-Pegel bei. Somit wird der Transistor 142 eingeschaltet und die Transistoren 140, 144, und 146 bleiben in Ausschalt-Zuständen. Der Zwischenspeicher 154 speichert einen High-Pegel und ΦRC1 nimmt einen Low-Pegel an ΦRC2 behält den vorherigen Zustand des High-Pegels durch den Zwischenspeicher 156 jedoch bei. Als Ergebnis bewirkt ΦRC1 mit dem Low-Pegel, dass die erste Bank während der Ausführung des Datenzugriffs von der zweiten Bank 14 vorgeladen wird. Ein Vorlade-Vorgang der zweiten Bank kann ebenso durch Anwenden des Vorlade-Befehles verwirklicht werden, wobei das Adress-Signal A10 auf einem Low-Pegel ist, und das Adress-Signal A11 auf einem High-Pegel ist.
  • Andererseits kann ein gleichzeitiger Vorlade-Vorgang der ersten und der zweiten Bank 12 und 14 verwirklicht werden durch Anlegen des Vorlade-Befehles und wobei eine Adresse A10 einen High-Pegel aufweist, ungeachtet des logischen Pegels der Adresse A11. Dann geben in der gleichen Weise, wie oben erläutert, die NAND- Gatter 134 und 138 Low-Pegel aus und die NAND-Gatter 132 und 136 geben High-Pegel aus. Somit werden die Transistoren 142 und 146 eingeschaltet und die Transistoren 140 und 144 bleiben in Ausschalt-Zuständen. Als Ergebnis speichern die Zwischenspeicher 154 und 156 Vorladeinformationen auf High-Pegel und ΦRC1 und ΦRC2 nehmen Low-Pegel an.
  • Ein CBR-Refresh-Befehl wird ausgegeben, indem RAS den Low-Pegel aufweist und CAS den High-Pegel aufweist, wie in 5a gezeigt. Somit werden das Signal ΦC mit dem High-Pegel und das Signal ΦWRC mit dem Low-Pegel in die Multifunktions-Steuerungsschaltung 114 eingegeben. In diesem Fall geben das NAND-Gatter 124 und das NOR-Gatter 126 ungeachtet der logischen Pegel der Adresse A10 und A11 Low-Pegel aus. Demnach geben die NAND-Gatter 132 und 136 Low-Pegel aus und die NAND-Gatter 134 und 138 geben High-Pegel aus. Somit werden die Transistoren 140 und 144 eingeschaltet und die Transistoren 142 und 146 werden ausgeschaltet. Dann nehmen ΦRC1 und ΦRC2 High-Pegel an und beide Bänke führen daher den CBR-Refresh-Vorgang aus. Andererseits kann ein selektiver CBR-Refresh-Vorgang für beide Bänke verwirklicht werden durch Anlegen von Masse an einen der zwei Eingangsanschlüsse des NAND-Gatters 124. Auf die gleiche Weise wie oben erläutert, können dann ΦRC1, und ΦRC2 entsprechend dem logischen Status der Adresse A11 selektiv freigegeben werden. D. h., eine Adresse A11 mit Low-Pegel bewirkt unter dem CBR-Refresh-Befehl, dass nur die erste Bank aufgefrischt wird.
  • 3. Zeilen-Adresspuffer
  • 12 ist eine Darstellung, die ein Schaltbild für den Zeilen-Adresspuffer 60 in einem Beispiel der vorliegenden Erfindung zeigt. In der Zeichnung wandelt ein Eingangspuffer 70 ein eingegebenes Adress-Signal AI (1 = 0, 1, 2,..., 11) in ein Adress-Signal mit einem CMOS-Pegel in der gleichen Weise um, wie sie in Verbindung mit den oben erwähnten Eingangspuffern erläutert wurde. Eine Logikschaltung 158 zum Erzeugen eines Steuerungssignales RABPU zum Freigeben oder Deaktivieren des Eingangspuffers 70 ist ebenfalls in 12 dargestellt. Das Steuerungssignal RABPU nimmt einen High-Pegel an, wenn beide Bänke aktiviert wurden oder der Systemtakt-Maskierungsvorgang freigegeben wurde oder der Refresh-Vorgang ausgelöst wurde, und der Eingangspuffer 70 wird dadurch deaktiviert, um einen Leistungsverbrauch zu verhindern. Zwischen dem Ausgangsanschluss 161 des Eingangspuffers 70 und einem Knoten 172 ist ein Tristate-Inverter 160 angeschlossen. Der Inverter 160 befindet sich durch das Refresh-Signal ΦRFH in einem Aus-Zustand, welches während des Refresh-Vorganges auf einem Low-Pegel. Bei einem normalen Vorgang wie einem Lese- oder einem Schreib-Vorgang gibt der Inverter 160 ein Zeilen-Adress-Signal synchronisiert mit dem internen Systemtakt ΦCLK aus. Das Zeilen-Adress-Signal wird in einem Zwischenspeicher 164 gespeichert. Eine Mehrzahl von Zeilen-Adress-Bereitstellungsschaltungen, deren Anzahl durch diejenige der Bänke bestimmt ist, ist an einem Knoten 166 angeschlossen. Da in der vorliegenden Ausführungsform der vorliegenden Erfindung zwei Bänke verwendet werden, ist erkennbar, dass zwei Zeilen-Adress-Bereitstellungsschaltungen 168 und 170 parallel an den Knoten 166 angeschlossen sind. Die Zeilen-Adress-Bereitstellungsschaltung 168 für die erste Bank 12 umfasst ein NOR-Gatter 174, Inverter 176 und 180, ein Transmission-Gate 172, einen Zwischenspeicher 178 und NAND-Gatter 182 und 184. Die Zeilen-Adress-Bereitstellungsschaltung 170 für die zweite Bank 14 weist den gleichen Aufbau auf wie die Zeilen-Adress-Bereitstellungsschaltung 168. Eine Refresh-Adress-Bereitstellungsschaltung 198 ist an die Schaltungen 168 und 170 angeschlossen und dient zum Zuführen eines Zählwertes RCNTI von einem (nicht dargestellten) Refresh-Zähler zu den Zeilen-Adress-Bereitstellungsschaltungen 168 und 170 in dem Refresh-Vorgang.
  • Es wird angenommen, dass die erste Bank 12 in einem inaktiven Zustand ist, während die zweite Bank 14 in einem normalen Zustand ist, wie einem Lese- oder einem Schreib-Vorgang. In diesem Fall sind ein Zeilen-Master-Takt der ersten Bank ΦR1 und ein Zeilen-Adress-Rücksetzsignal der ersten Bank ΦRAR1 auf Low-Pegeln und ein Zeilen-Master-Takt der zweiten Bank ΦR2 und ein Zeilen-Adress-Rücksetzsignal der zweiten Bank ΦRAR2 ist auf High-Pegeln. Es wird weiterhin angenommen, dass die erste Bank 12 zu einem Zeitpunkt t1 aktiviert ist, wie in 10 dargestellt. Bevor der Takt ΦR1 auf einen High-Pegel geht, wird eine Zeilenadresse von dem externen Pin AI in dem Zwischenspeicher 164 gespeichert, wie oben beschrieben, und die gespeicherte Zeilenadresse wird dann in dem Zwischenspeicher 178 durch das Transmission-Gate 172 gespeichert, welches durch die Low-Pegel der Signale von ΦR1 und ΦRAR1 eingeschaltet ist. Da jedoch in diesem Fall der Takt ΦR2 fortlaufend auf dem High-Pegel bleibt, bleibt das Transmission-Gate 172' in dem vorherigen ausgeschalteten Zustand, um dadurch eine Übertragung der ge speicherten Zeilenadresse dadurch zu verhindern. Wenn der Takt ΦR1 dann auf dem High-Pegel ist, wird die Zeilen-Adress-Bereitstellungsschaltung 168 von dem Ausgang des Zwischenspeichers 164 durch das Gatter 172 isoliert. Wenn das Zeilen-Adress-Rücksetzsignal der ersten Bank ΦRAR1 dann auf einen High-Pegel übergeht, geben die NAND-Gatter 182 und 184 die in dem Zwischenspeicher 178 gespeicherten Zeilen-Adress-Daten und ihre komplementären Daten darin aus. Demnach werden eine Zeilenadresse RAI und ihre invertierte Zeilenadresse RAI von der Schaltung 172 in den Zeilen-Dekoder der ersten Bank 12 eingegeben. Es ist anzumerken, dass, wenn ΦR1 und ΦR2 beide auf High-Pegeln sind, das Steuerungssignal RABPU durch die Logikschaltung 158 einen High-Pegel annimmt, um dadurch den Eingangspuffer 70 zu deaktivieren, um den Leistungsverbrauch in Folge der aktiven oder normalen Abläufe sämtlicher Bänke zu verhindern.
  • Andererseits ist bei dem Refresh-Vorgang wie einem CBR oder einem Selbst-Refresh-Vorgang das Refresh-Signal ΦRFH auf einem Low-Pegel und ΦRFH ist auf einem High-Pegel. In dem Fall eines Zwei-Bank-Refresh-Vorganges sind ΦRC1 und ΦRC2 beide auf High-Pegeln, wie vorstehend erläutert, und ΦR1 und ΦR2 sind ebenfalls auf High-Pegeln, wie nachfolgend in Verbindung mit 19 detailliert erläutert wird. Signale ΦRAR1 und ΦRAR2 sind ebenfalls auf High-Pegeln. Somit sind der Eingangspuffer 70 und der Tristate-Inverter 160 beide in ausgeschalteten Zuständen und gleichzeitig sind die Transmission-Gate 172, 172' und 194 in ausgeschalteten Zuständen, während die Transmission-Gate 188 und 188' in eingeschalteten Zuständen sind. Somit wird ein Zähl-Adress-Signal RCNTI von einem bekannten Adresszähler (nicht dargestellt), welches in einem Zwischenspeicher 192 durch das Durchführungsgatter 194 gespeichert wurde, welches durch ΦRFH eingeschaltet wurde, das vor dem Refresh-Vorgang auf einem Low-Pegel ist, entsprechend jeder Bank durch Transmission-Gate 188 und 188', Zwischenspeicher 178 und 178' und NAND-Gatter 182, 184, 182' und 184' eingespeist. Nach diesem Zeitpunkt erfolgen die Vorgänge des Auswählens von Wortleitungen jedes Zeilen-Dekoders und dann Auffrischen von Speicherzellen darauf in der gleichen Weise, wie bei konventionellen DRAM.
  • Die Adressen SRA10 und SRA11 zur Verwendung in dem Multifunktions-RAS-Puffer können Zeilenadressen RA10 und RA11 von dem Zeilen-Adresspuffer 60 verwenden. Da jedoch die Adressen RA10 und RA11 mit einiger Zeitverzögerung erzeugt werden, können getrennte Zeilen-Adresspuffer, welche mit einer höheren Geschwindigkeit arbeiten, auf dem gleichen Chip zum unabhängigen Erzeugen der Adressen SRA10 und SRA11 vorgesehen sein.
  • 4. Betriebsmodus-Einstellschaltung
  • Der synchrone DRAM der vorliegenden Erfindung ist so ausgebildet, dass System-Designer gewünschte einzelne der verschiedenen Betriebsmodi auswählen, um den Komfort der Benutzung zu verbessern und den Bereich der Anwendungen zu vergrößern.
  • 13 ist ein Blockschaltbild für die Betriebsmodus-Einstellschaltung 58. In der Zeichnung erzeugt ein Modus-Einstell-Steuerungssignal-Generator 200 ein Modus-Einstellsignal ΦMRS als Reaktion auf die Signale ΦC, ΦRP und ΦWRC, welche in Folge der Ausgabe des Betriebsmodus-Einstellbefehls erzeugt werden. Ein Adresskode-Register 202 speichert als Reaktion auf das Einschalt-Signal ΦVCCH von der Einschalt-Schaltung 203 und das Modus-Einstellsignal ΦMRS Adresskodes MDST0 bis MDST6 abhängig von den Adressen von dem Zeilen-Adresspuffer und erzeugt die Kodes MDST0 bis MDST2 und MDST4 bis MDST6 und ein Spalten-Adressierungsmodus-Signal ΦINTEL Eine Burst-Längen-Logikschaltung 204 erzeugt ein Burst-Längen-Signal SZn, erzeugt mit einer logischen Kombination der Kodes MDST0 bis MDST2. Die Variable n stellt eine Burst-Länge dar, angegeben durch die Anzahl von System-Taktzyklen. Eine Verzögerungs-Logikschaltung 206 erzeugt ein CAS Verzögerungssignal CLj, erzeugt durch logische Kombinationen der Kodes MDST4 bis MDST6. Die Variable j stellt eine CAS-Verzögerung (oder einen CAS-Verzögerungswert) dar, angegeben als die Anzahl von System-Taktzyklen.
  • 14 ist eine Darstellung, welche ein Schaltbild für den Modus-Einstell-Steuerungssignal-Generator 200 zeigt und 20 ist ein der Betriebsmoduseinstellung oder dem Programm zugeordnetes Zeitablaufdiagramm.
  • In der vorliegenden Ausführungsform wird ein Programmieren der Betriebsmodi verwirklicht durch Anlegen des Betriebsmodus-Einstellbefehles und gleichzeitig Adressen A0 bis A1 an Adress-Eingangspins entsprechend der folgenden Tabelle 1.
  • Tabelle 1
    Figure 00330001
  • Die zu einer maximalen System-Taktfrequenz gehörende CAS-Verzögerung j ist als die folgende Tabelle 2 dargestellt.
  • TABELLE 2
    Figure 00330002
  • Es ist anzumerken, dass Werte der CAS-Verzögerung j in den obigen Tabellen die Anzahl von System-Taktzyklen darstellen und zu Maximal-Taktfrequenzen gehören de CAS-Verzögerungswerte können entsprechend der Arbeitsgeschwindigkeit eines synchronen DRAM wechseln.
  • Wenn zum Beispiel ein System-Designer ein Speichersystem mit einem binären Spalten-Adressierungsmodus und einem fortlaufenden 8-Wort-Datenzugriff mit 100 MHz ausbilden möchte, ist der minimale Auswahlwert der CAS-Verzögerung j 3.
  • Wenn der CAS-Verzögerungswert von 3 gewählt wurde, sind die Adressen A0 bis A7 zum Einstellen der Betriebsmodi 1, 1, 0, 0, 1, 1, 0 und 0. Es wurde bereits erläutert, dass das Auswählen einer der beiden Bänke die Adresse A11 ist. Verbleibende Adressen davon sind für logische Pegel irrelevant.
  • Nach der Auswahl der für ein Datenübertragungssystem geeigneten Betriebsmodi und Bestimmen der Adressen zum Einstellen der Betriebsmodi wird die Moduseinstell-Programmierung des synchronen DRAM ausgeführt, und wendet den Modus-Einstellbefehl und die vorbestimmten Adressen auf die entsprechenden Pins des Chip an. In 20 werden der Modus-Einstellbefehl und die Adressen ADD darauf zu einem Zeitpunkt t1 angewendet. Dann gehen die Signale ΦRP von dem RAS – Puffer und die Signale ΦC und ΦWRC von dem CAS-Puffer und ein WE-Puffer auf High-Pegel, wie später erläutert wird. In dem Modus-Einstell-Steuerungssignal-Generator 200, wie in 14 gezeigt, gehen die Signale ΦC, ΦRP und ΦWRC, welche durch ein Signal ΦWCBR sämtlich auf einem High-Pegel sind, auf einen Low-Pegel. Wenn das Zeilen-Adress-Rücksetzsignal ΦRARi dann auf einem High-Pegel ist, gibt der Zeilen-Adresspuffer Zeilenadressen RA0 bis RA7 aus. Somit sind drei Eingänge des NAND-Gatters 208 sämtlich auf High-Pegeln und bewirken damit, dass das Modus-Einstellsignal ΦMRS auf einen High-Pegel geht.
  • 15 ist eine Darstellung, welche ein Schaltbild für das Adresskode-Register 202 zeigt. Das Adresskode-Register 202 umfasst erste Registereinheiten zum Speichern zweiter Logikpegel (Low-Pegel) nach dem Einschalten und von Adress-Signalen RA0, RA2 bis RA4 und RA6 in dem Modus-Einstellbetrieb nach dem Einschalten als Reaktion auf das Knoten-Einstellsignal ΦMRS, und zweite Registereinheiten zum Speichern erster Logikpegel (High-Pegel) nach dem Einschalten und Adress-Signalen RA1 und RA5 in dem Modus-Einstellvorgang nach dem Einschalten als Reaktion auf das Modus-Einstellsignal ΦMRS. Jede der ersten Registereinheiten um fasst einen Tristate-Inverter 210 mit P-Kanal-MOS-Transistoren 212 und 214 und N-Kanal-MOS-Transistoren 216 und 218, einen Zwischenspeicher 222, angeschlossen an einen Ausgangsanschluss des Inverters 210 und einen P-Kanal-MOS-Transistor 220, dessen Kanal zwischen der Spannungsversorgung Vcc und dem Ausgangsanschluss angeschlossen ist, und dessen Gate an das Einschaltsignal ΦVCCH gekoppelt ist. Da das Einschaltsignal ΦVCCH niedrig ist, bis die Versorgungsspannung Vcc Minimalspannungen erreicht, um einen internen normalen Betrieb nach deren Anlegen zu tragen, d. h., nach dem Einschalten, setzt jede erste Registereinheit entsprechenden Adresskode MDSTI oder Addressierungsmodussignal ΦINTEL beim Einschalten durch die Leitung des P-Kanal-MOS-Transistors 220 auf einen Low-Pegel. Jede zweite Registereinheit umfasst einen Tristate-Inverter 210' mit P-Kanal-MOS-Transistoren 212' und 214' und N-Kanal-MOS-Transistoren 216' und 218', einem N-Kanal-MOS-Transistor 219, dessen Kanal zwischen einem Ausgangsanschluss des Inverters 210' und dem Bezugspotential (Massepotential) angeschlossen ist, – und dessen Gate an ein invertiertes Signal von ΦVCCH gekoppelt ist, und einen an den Ausgangsanschluss des Inverters 210' angeschlossenen Zwischenspeicher 222'. Jede zweite Registereinheit speichert den Adresskode MDST1 oder MDST5 auf High-Pegel nach dem Einschalten zwischen. In dem Moduseinstellvorgang nach dem Einschalten, d. h., nach dem das Versorgungspotential Vcc wenigstens die minimale Betriebsspannung erreicht, werden die Inverter 210 und 210' jedoch als Reaktion auf das Signal ΦMRS mit dem High-Pegel eingeschaltet, da ΦVCCH auf einem High-Pegel ist, und Zwischenspeicher 222 und 222' speichern dann Zeilen-Adressen RAI aus dem Zeilen-Adresspuffer 60, um dadurch Adresskodes MDSTI mit den gleichen Adresswerten wie den Zeilenadressen RAI auszugeben. Wenn das Modus-Einstellprogramm ausgeführt ist, weist daher jeder Adresskode von MDSTI den gleichen Wert wie die entsprechende Adresse auf. MDST3 entsprechend dem Adress-Signal RA3 ist das Signal ΦINTEL welches den Spalten-Adressierungsmodus darstellt. Wenn A3 = 0 (Low-Pegel) wird das Signal ΦINTEL niedrig und ein Spalten-Adresszähler, wie unten erläutert, zählt in einer binär zunehmenden Weise. Wenn A3 = 1 (High-Pegel) nimmt das Signal ΦINTEL einen High-Pegel an und stellt einen Verschachtelungsmodus dar.
  • 16 ist eine Darstellung, welche ein Schaltbild für die Verzögerungs-Logikschaltung 206 zeigt, welche auswählt, um nur eines der Verzögerungssignale CL1 bis CL4 mit der Logikkombination der der CAS-Verzögerung zugeordneten Adresskodes MDST4 bis MDST6 auf einen High-Pegel zu bringen. Nach dem Einschalten erhält nur CL2 einen High-Pegel, da MDST5 einen High-Pegel aufweist und MDST4 und MDST6 einen Low-Pegel haben.
  • 17 ist eine Darstellung, welche ein Schaltbild für die Burst-Längen-Logikschaltung 204 zum Auswählen von einem der Signale SZ2 bis SZ 512 zeigt, von denen jedes eine Burst-Länge darstellt, mit der logischen Kombination von Adress-Kodes MDST0 bis MDST2, welche der Burst-Länge zugeordnet sind. Wenn zum Beispiel Adresskodes MDST0 bis MDST2 sämtlich High-Pegel aufweisen, ist nur das Signal SZ 512 von SZ2 bis SZ512 auf einem High-Pegel und Signale SZ4 bis SZ512 sind sämtlich auf einem High-Pegel. Somit erfolgen, wie unten erläutert wird, fortlaufende 512-Wort-(Voll-Seiten)-Ausgaben durch Datenausgabepuffer als Reaktion auf die Signale. Nach dem Einschalten sind nur die Signale SZ4 und SZ4 auf High-Pegel, da MDST1 auf einem High-Pegel und MDST0 und MDST2 auf einem High-Pegel sind.
  • Demnach werden ausgewählte Betriebsmodi durch die Speicherung entsprechender Adressen in den Zwischenspeichern 222 und 222' bestimmt, wenn das Modus-Einstellsignal ΦMRS auf einem High-Pegel ist. Nachdem die Adresskodes in entsprechenden Zwischenspeichern 222 und 222' gespeichert wurden, wird ein Auto-Vorlade-Vorgang entsprechend einem kennzeichnenden Merkmal der vorliegenden Erfindung ausgeführt. Durch Ausführen einer Hochgeschwindigkeits-Vorladung ohne separate Vorlade-Befehle wird die Vorladezeit verringert und der nächste Vorgang wie der aktive Vorgang wird ebenfalls sofort ohne einen Bereitschaftszustand ausgeführt.
  • 18 ist ein Schaltbild, welches einen Auto-Vorlade-Steuerungssignal-Generator 223 zum Ausführen einer Auto-Vorladung nach dem Verlassen des Selbst-Refresh- oder in dem Modus-Einstell-Programm ausführt. Das Selbst-Refresh-Signal ΦSELF ist bei dem Selbst-Refresh-Vorgang auf einem High- Pegel und während der verbleibenden Zeit mit Ausnahme des Selbst-Refresh-Vorgangs auf einem Low- Pegel. Somit ist der Ausgang des NAND-Gatters 224 in dem Modus-Einstellprogramm auf einem High-Pegel. Wenn ΦRARi einen High-Pegel erreicht, wie in 20 gezeigt, geht der Ausgang des NOR-Gatters 232 auf einen High-Pegel. Zu diesem Zeitpunkt ist ΦCLK auf einem Low-Pegel. Wenn ΦCLK dann auf einen High-Pegel geht, geht der Ausgang des NAND-Gatters 226 nach einer durch eine Verzögerungsschaltung 230 bestimmten Verzögerungszeit von einem Low-Pegel zu einem High-Pegel über. Demnach erzeugt der Auto-Vorlade-Steuerungssignal-Generator 223 ein Auto-Vorlade-Signal ΦAP mit einem kurzen niedrigen Impuls, nachdem ΦMRS auf einen High-Pegel gegangen ist. Ebenso geht nach Beendigung des Selbst-Refresh-Vorganges ΦSELF von einem High- zu einem Low-Pegel und die Schaltung 223 erzeugt dann das Auto-Vorlade-Signal ΦAP mit dem kurzen, niedrigen Impuls. Wiederum in 9 wird das Signal ΦAP in ein NAND-Gatter 152 eingegeben. Somit erzeugt das NAND-Gatter 152 einen kurzen hohen Impuls mit dem kurzen niedrigen Impuls ΦAP, um dadurch die N-Kanal-Transistoren 148 und 150 einzuschalten. Die Zwischenspeicher 154 und 156 speichern dann High-Pegel, um dadurch zu bewirken, dass ΦRC1 und ΦRC2 auf Low-Pegel gehen. Sobald entweder ΦRC1 oder ΦRC2 auf Low-Pegel gehen, gehen in der Folge ΦRi und ΦRARi auf Low-Pegel und dann wird ein Vorladevorgang ausgeführt.
  • Wenn andererseits der synchrone DRAM der vorliegenden Ausführungsform ohne Modus-Einstellprogrammierung verwendet wird, d. h., in einem Voreinstellungs-Modus, sind die P-Kanal-Transistoren 220 und N-Kanal-Transistoren 219, wie in 15 gezeigt, sämtlich durch das Einschaltsignal ΦVCCH eingeschaltet, welches in Folge des Einschaltens 'LOW' ist. Somit speichern Zwischenspeicher 222 Low-Pegel und Zwischenspeicher 222' speichern High-Pegel. Die Adress-Kodes MDST0, MDST2, MDST4 und MDST6 und ΦINTEL nehmen dann Low-Pegel an und die Kodes MDST1 und MDST5 erhalten ebenfalls High-Pegel. Demnach werden in dem Voreinstellungsmodus eine CAS-Verzögerung von 2, binärer Adressmodus und eine Burst-Länge von 4 automatisch ausgewählt.
  • 5. Spalten-Steuerungssignal-Generator
  • 19 ist eine Darstellung, welche ein Schaltbild für einen Zeilen-Master-Taktgenerator 62 zeigt, zum Erzeugen eines Zeilen-Master-Taktes ΦRi als Reaktion auf den RAS-Takt ΦRCi von dem RAS-Puffer 56. Wie in 10 gezeigt, geht ΦRCi auf einen High-Pegel und der Zeilen-Master-Takt der i-ten Bank ΦRi geht dann durch das NOR-Gatter 234 und Inverter auf einen High-Pegel, wenn die i-te Bank aktiviert ist. Wenn ΦRCi zum Vorladen auf einen Low-Pegel geht, geht jedoch ΦRi nach einer unterschiedlichen Verzögerungszeit entsprechend jeder CAS-Verzögerung auf einen Low-Pegel. D. h., wenn der Wert der CAS-Verzögerung j 1 ist, d. h., CL1 = High-Pegel und CL2 = CL3 = Low-Pegel, geht ΦRi nach einer Zeitverzögerung hauptsächlich der Verzögerungsschaltungen 236, 238 und 240 auf den Low-Pegel. Wenn der Wert der CAS-Verzögerung j auf 2 gesetzt wurde, geht ΦRi nach der Zeitverzögerung von hauptsächlich den Schaltungen 238 und 240 auf den Low-Pegel. Wenn der Wert der CAS-Verzögerung j auf 3 programmiert wurde, geht ΦRi nach einer Zeitverzögerung von hauptsächlich der Verzögerungsschaltung 240 auf den Low-Pegel. Somit gilt, je höher die Frequenz des Systemtaktes CLK ist, umso kürzer ist die Verzögerungszeit, die bewirkt, dass ΦRi auf einen Low-Pegel geht. Solche Zeitverzögerungen erlauben Spalten-Auswahlsignalen, einen ausreichenden Zeitstreifen vor dem Beginnen des Vorlade-Zyklus in einem Schreibvorgang zu haben, um somit Daten korrekt in Zellen zu schreiben und ebenfalls sicherzustellen, dass fortlaufende 2-Bit-Datenausgaben über einen Ausgangs-Pin nach einem Vorladebefehl in einem Lesevorgang ausgegeben werden. In der vorliegenden Ausführungsform ist die Zeitverzögerung im Fall von j = 1 etwa 10 ns und die Zeitverzögerungen von j = 2 und j = 3 sind entsprechend etwa 6 ns und 3 ns.
  • Der Zeilen-Steuerungstakt-Generator 64, wie in 3 gezeigt, ist eine konventionelle Logikschaltung zum Erzeugen von Takten, welche in dem Zeitablaufdiagramm in 10 gezeigt sind. Das Zeilen-Adress-Rücksetzsignal ΦRARi steigt nach der Anstiegsflanke von ΦRi auf einen High-Pegel an und fällt nach der fallenden Flanke von Φx auf einen Low-Pegel. Das Wortleitungs-Ansteuerungssignal Φx steigt nach der Anstiegsflanke von ΦRARi auf einen High-Pegel an und fällt nach der fallenden Flanke von ΦRi auf einen Low-Pegel. Das durch das Signal Φx erzeugte Signal ΦS aktiviert ausgewählte Leseverstärker mit dem Blockinformationssignal BLS, welches durch Dekodieren der Zeilenadressen erzeugt wird. Das Signal ΦRAL zum Freigeben des Spalten-Adresspuffers 344 geht nach der Anstiegsflanke von ΦRARi auf einen High-Pegel und geht nach der fallenden Flanke von ΦRCi auf einen Low-Pegel. Das Signal ΦRCDi zum Garantieren von tRCD geht nach der Anstiegsflanke von ΦS auf einen High-Pegel und geht nach der fallenden Flanke von ΦRi auf einen Low-Pegel.
  • 21 ist ein Schaltbild, das eine Logikschaltung zum Erzeugen von Signalen ΦYEi und ΦYECi zeigt, welche CAS-Ketten-Schaltungen freigeben. Das Signal ΦYECi ist ein verzögertes Signal von ΦRCDi. Das Spalten-Freigabesignal ΦYEi ist ein Signal mit einer in 10 gezeigten Zeitsteuerung durch Führung von ΦRCDi und ΦRi durch ein Gatter.
  • 11 ist ein Schaltbild, welches den Hochfrequenz-Taktgenerator entsprechend der vorliegenden Ausführungsform zeigt, der dazu dient, die Frequenz des internen Systemtaktes nach dem Auftreten eines Vorlade-Befehles zu vervielfachen, wobei ein externer Systemtakt mit niedriger Frequenz wie ein externer Systemtakt CLK mit 33 MHz oder weniger in der vorliegenden Ausführungsform verwendet wird. Der Hochfrequenz-Taktgenerator 68 umfasst eine Schaltungseinrichtung 242 zum Erzeugen eines Impulses abhängig von dem Vorlade-Befehl, ein Gatter 248 zum logischen Summieren der erzeugten Impulse mit dem internen Systemtakt ΦCLK zum Erzeugen eines multiplizierten Systemtaktes, und ein Transmission-Gate 252 zum Übertragen des multiplizierten Systemtaktes als Reaktion auf eine vorbestimmte Verzögerung.
  • In 22 ist ein Zeitablaufdiagramm für Lese- und Vorlade-Vorgänge bei einem Systemtakt CLK von 33 MHz und einer Burst-Länge von SZ4 gezeigt, wobei ein Vorlade-Befehl für eine Auslese-Bank zu einem Zeitpunkt t4 ausgegeben wird. ΦRCi geht dann von einem High-Pegel zu einem Low-Pegel über und der Ausgangsanschluss A des Impulsgenerators 242 gibt dadurch einen Impuls mit einer Impulsbreite abhängig von einer vorbestimmten Zeitverzögerung einer Verzögerungsschaltung 244 oder 244' aus. Dieser Impuls wird mit dem internen Systemtakt ΦCLK durch die Gatter 246 bis 248 summiert, um dadurch durch ein NAND-Gatter 248 in einem ausgegebenen, multiplizierten Systemtakt zu resultieren. Ein NOR-Gatter 254 gibt einen High-Pegel aus, da CL1 auf einem High-Pegel ist und ΦEWDC nur in einem Schreibvorgang auf einem High-Pegel ist. Somit wird das Ausgangssignals des Gatters 248 durch ein eingeschaltetes Transmission-Gate 252 ausgegeben. Zu diesem Zeitpunkt ist ein Transmission-Gate 250 ausgeschaltet. Da interne Schaltungen mit einem internen Systemtakt CNTCLK9 mit der vervielfachten Betriebsfrequenz nach dem Vorladebefehl arbeiten, können Datenausgaben somit mit einer hohen Geschwindigkeit verwirklicht werden und der Vorladevorgang dann in einem kürzeren Zeitabschnitt nach dem Vorladebefehl beendet werden. Wenn der Systemtakt CLK oberhalb 33 MHz ist, ist CL1 auf einem Low-Pegel. Somit gibt das NOR-Gatter 254 einen Low-Pegel aus und das Transmission-Gate 252 ist ausgeschaltet. Somit ist das Transmission-Gate 250 ausgeschaltet und CNTCLK9 ist gleich dem Takt ΦCLK
  • DATENPFADE
  • Datenpfade bedeutet Pfade zum Ausgeben von Daten auf Bitleitungen durch Datenausgabepuffer in einem Lesevorgang und Einspeisen von durch einen Dateneingabepuffer eingegebenen Daten in Bitleitungen in einem Schreibvorgang. 23 zeigt den Datenpfaden zugeordnete Schaltungsblöcke. Zur Vereinfachung ist anzumerken, dass die Zeichnung Schaltungsblöcke mit Datenpfaden zeigt, denen gerade zwei Teil-Matrizen zugeordnet sind.
  • In 23 ist eine E/A-Leitungsauswahl- und Vorlade-Schaltung 38 an den ersten E/A-Bus 26R angeschlossen, welcher einer der Teilmatrizen in einer der Speicherzellenmatrizen 20TL, 20BL, 20TR und 20BR zugeordnet ist, und an den zweiten E/A-Bus 26L, welcher einer weiteren Teilmatrix darin zugeordnet ist, wie anhand von 1 erläutert. Die Schaltung 38 empfängt das Block-Informationssignal BLS zum Bezeichnen einer Teilmatrix einschließlich einer durch den Zeilendekoder 18 ausgewählten Wortleitung und als Reaktion auf dieses Informationssignal, und dient zum Koppeln eines der Teilmatrix zugeordneten E/A-Busses an den PIO-Bus 256. Da Daten auf zwei Paaren von vier Paaren von E/A-Leitungen in einem ausgewählten E/A-Bus dargestellt werden, lädt die Schaltung 38 bei einem Lesevorgang die verbleibenden zwei Paare der vier Paare und diesen entsprechende PIO-Leitungspaare vorab auf.
  • 24 ist eine Darstellung, welche ein Schaltbild für die E/A-Vorlade- und Auswahl-Schaltung 38 zeigt. Wenn das Block-Informationssignal BLS von dem Zeilendekoder 18 auf einen Low-Pegel ist, sind die Transmission-Gates 258 und 258' sämtlich in ausgeschalteten Zuständen und die Vorlade-Schaltungen 260 sind sämtlich eingeschaltet, um dadurch E/A-Leitungspaare I/O0, I/O 0 bis I/O3, I/O 3 bis auf VBL (= 1/2 Vcc) vorzuladen. Wenn das Block-Informationssignal BLS auf einem High-Pegel ist, um Daten zu übertragen, sind die Schalter 258 und 258' in Einschalt-Zuständen, während die Vorlade-Schaltungen 260 in Ausschalt-Zuständen sind. Jetzt wird angenommen, dass die Daten übertragenden E/A-Leitungspaare die zweiten E/A-Leitungspaare I/O2, I/O 2 und I/O3, I/O3 sind. Dann geht ein E/A-Leitungs-Vorladesignal IOPR1 auf einen Low-Pegel und sein komplementäres Signal IOPR1 geht auf einen High-Pegel. Somit werden die Vorladeschaltungen 262 und die Anpassungsschaltungen 264 eingeschaltet und die E/A-Leitungspaare I/O0, I/O 0 und I/O1 I/O 1 werden dann nachfolgend vorgeladen und an eine Schwellwertspannung unterhalb der Versorgungsspannung (Vcc-Vt) angeglichen. Die Variable Vt ist eine Schwellwertspannung eines N-Kanal-MOS-Transistors. Da jedoch die den E/A-Leitungspaaren, die Daten transportieren, zugeordneten Vorlade-Schaltungen 262' und Angleichungs-Schaltungen 264' sämtliche in Ausschalt-Zuständen sind, werden die Daten darauf zu entsprechenden zweiten PIO-Leitungspaaren PIO2, PIO 2 und PIO3, PIO 3 über Transport-Schalter 258' in dem Lesevorgang übertragen. Auf die gleiche Weisen können Daten auf PIO-Leitungspaaren zu den entsprechenden E/A-Leitungspaaren bei Schreibvorgängen übertragen werden.
  • In 23 wird ein E/A-Leseverstärker 266 aktiviert, um Daten auf dem PIO-Bus 256 zu verstärken, mit einem Steuerungssignal ΦIOSE, welches als Reaktion auf das Block-Informationssignal in einem Lesevorgang erzeugt wird. Der E/A-Leseverstärker 266 ist eine bekannte Schaltung, welche weiterhin einen Zwischenspeicher zum Speichern von Daten an seinem Ausgangsanschluss beinhalten kann.
  • Der Ausgang des E/A-Leseverstärkers 266 ist durch den Datenbus DB1 an den Datenausgabe-Multiplexer gekoppelt. Es ist anzumerken, dass der Datenbus DB1 einer der Datenbusse DB0 bis DB7 ist, wie in 1 gezeigt. Datenleitungspaare DIO0, DIO 0 bis DIO 3, DIO3 , welche den Datenbus DB1 bilden, sind entsprechend an die PIO-Leitungspaare PIO0, PIO 0 bis PIO3, PIO 3 , welche den PIO-Bus 256 bilden, durch den Leseverstärker 266 angeschlossen.
  • 25 ist eine Darstellung, welche ein Schaltbild für den Datenausgabemultiplexer 268 zeigt, welcher die Vorladeschaltungen 263a bis 263d umfasst, Zwischenspeicher 270, Tristate-Puffer 272, erste Zwischenspeicher 274a bis 274d, Isolationsschalter 276, zweite Zwischenspeicher 278a bis 278d und Daten-Transmission-Gate 280, von denen alle in Reihe zwischen entsprechenden Datenleitungspaaren und einem gemeinsamen Datenleitungspaar CDL und CDL angeschlossen sind. Auf die gleiche Weise, wie das oben erläuterte Vorladen der E/A-Leitungspaare I/O0, I/O 0 bis I/O3, I/O 3 reagieren die Vorlade-Schaltungen 263a bis 263d auf ein DIO-Leitungs-Vorladesignal DIOPR1 und sein Komplement DIOPR1 bei einem Lesevorgang, um dadurch zu bewirken, dass ein Vorladen von zwei Daten transportierenden Datenleitungspaaren verhindert wird und die verbleibenden Datenleitungspaare vorgeladen werden. Zwischenspeicher 270 sind entsprechend an die Datenleitungen DIO 0, DIO0 bis DIO3, DIO 3 zum Speichern von Daten darauf angeschlossen. Tristate-Puffer 272 sind entsprechend zwischen den Datenleitungen DIO0, DIO 0 bis DIO3, DIO 3 und ersten Zwischenspeichern 274a bis 274d zum Ausgeben invertierter Daten darauf angeschlossen. An Datenleitungen, die vorgeladen werden, angeschlossene Tristate-Puffer sind ausgeschaltet. Erste Zwischenspeicher 274a bis 274d sind entsprechend an Ausgangsanschlüsse der Tristate-Puffer 272 zum Speichern von durch die Datenleitungen und die Tristate-Puffer übertragenen Daten angeschlossen. Jeder der zweiten Zwischenspeicher 278a bis 278d ist in Reihe mit einem entsprechenden ersten Zwischenspeicher durch einen entsprechenden Isolations-Schalter angeschlossen. Die zweiten Zwischenspeicher 278a bis 278d sind durch entsprechende Daten-Transmission-Gate 280 an ein Paar gemeinsamer Datenleitungen CDL und CDL angeschlossen. Die Daten-Transmission-Gate 280 werden als Reaktion auf Datenübertragungssignale RDTP0 bis RDTP3, welche Impulse mit High-Pegel sind, die in der Folge durch Spalten-Adress-Signale erzeugt werden, sequentiell eingeschaltet, um dadurch in dem zweiten Zwischenspeicher gespeicherte Daten sequentiell zu den gemeinsamen Datenleitungen CDL und CDL durch die ersten Zwischenspeicher auszugeben. Somit werden, wie nachfolgend detaillierter erläutert wird, in seriellen Registern 274 und 278, welche die ersten und die zweiten Zwischenspeicher 274a bis 274d und 278a bis 278d umfassen, gespeicherte Daten in Folge auf den gemeinsamen Datenleitungen CDL und CDL als Reaktion auf die Datenübertragungssignal RDTP0 bis RDTP3 ausgegeben. Bei Vorlade-Vorgängen der Datenleitungspaare DIO0, DIO 0 bis DIO3, DIO 3 ergibt sich keine Zerstörung der in den ersten und zweiten Registern 274 und 278 gespeicherten Daten, da die Tristate-Puffer 272 in Ausschalt-Zuständen erhalten werden. Wo jedoch in dem zweiten Register 278 gespeicherte Daten eine lange Zeit vor dem Senden durch Transmisson-Gate 280 warten, d. h., im Falle einer langen Verzögerung, wenn neue Daten von Datenleitungspaaren übertragen werden, sind die in dem zweiten Register 278 gespeicherten, vorherigen Daten zerstört. Auch in dem Fall der Verwendung eines niedrigfrequenten Systemtaktes kann eine solche Zerstörung von Daten auftreten, da die Daten-Übertragungssignale RDTP0 bis RDTP3 synchron mit dem Systemtakt erzeugt werden. Eine solche Datenzerstörung in Folge von Dateninhalten kann im wesentlichen bei einem CAS-Interrupt-Lesevorgang auftreten, d. h. in solch einem Vorgang, dass vor der Beendigung des Burst-Vorganges während eines sequentiellen Datenlesevorganges basierend auf der eingerichteten Burst-Länge eine Interrupt-Anforderung ausgegeben wird, und ein nächster, sequentieller Datenlesevorgang der Burst-Länge wird dann ohne Unterbrechung oder warten ausgeführt, abhängig von den Spalten-Adress-Signalen. Um einen fehlerhaften Vorgang in Folge eines solchen Dateninhaltes zu verhindern, sind die Isolationsschalter 276 somit zwischen den ersten und den zweiten Zwischenspeichern angeschlossen. Ein Steuerungssignal ΦCL zum Steuern der Isolationsschalter ist ein Impulssignal mit High-Pegel nach der CAS-Interrupt-Anforderung im Falle langer CAS-Verzögerungswerte von 3 und 4. Die Datenleitungen CDL und CDL sind an einen bekannten Datenausgabe-Zwischenspeicher 282 angeschlossen.
  • In 23 ist der Datenausgabepuffer 284 an Datenausgabeleitungen DO und DO von dem Datenausgabe-Multiplexer 268 angeschlossen und dient zum Zuführen zu einer Eingabe/Ausgabe-Pad (nicht dargestellt) sequentieller Daten synchron mit dem Systemtakt, welcher abhängig von einer Burst-Länge in einem Lesevorgang festgelegt ist. 26 ist ein Schaltbild für einen Daten-Ausgabepuffer 284. In der Zeichnung übertragen Transmission-Gates 286 und 286' entsprechend Daten auf den Leitungen DO und DO zu Leitungen 288 und 290 synchron mit einem Systemtakt ΦCLK mit einer vorgegebenen Frequenz (einer Frequenz oberhalb von 33 MHz in der vorliegenden Ausführungsform), aber asynchron zu einem Systemtakt ΦCLK der vorgegebenen Frequenz oder unterhalb der vorgegebenen Frequenz. Wie später erläutert wird, wird ein Steuerungssignal ΦYEP bei einem Systemtakt von 33 MHz oder unterhalb von 33 MHz auf einem High-Pegel gehalten, d. h., bei einem CAS-Haltewert von 1, und bei einem Systemtakt einer Frequenz oberhalb 33 MHz auf einem Low-Pegel gehalten. Zwischenspeicher 92 sind entsprechend an die Leitungen 288 und 290 angeschlossen, um Daten darin zu speichern. Eine Tor-Schaltung 310 mit NAND-Gattern 294 bis 298 und Transistoren 300 und 302 ist zwischen den Leitungen 288 und 290 und den Treiber-Transistoren 304 und 306 angeschlossen. Der Source eines P-Kanal-MOS-Transistors 300 ist an eine erhöhte Spannung Vpp von einer bekannten Verstärkungsschaltung zum Ansteuern des Transistors 304 ohne den Verlust seines Schwellwertes gekoppelt. Die Torschaltung 310 dient zum Unterbinden der Ausgabe von Daten auf einer Daten-Eingabe/Ausgabeleitung 308 als Reaktion auf ein Steuerungssignal ΦTRST, welches entweder nach Beendigung eines Burst-Lesevorganges oder Auftreten eines Daten-Ausgabe-Maskierungsvorganges auf einen Low-Pegel geht.
  • In 23 wiederum ist der Dateneingabepuffer 312 zwischen der Datenleitung DI und der Leitung 308 zum Umwandeln extern eingegebener Daten auf der Leitung 308 in CMOS-Pegel-Daten und Erzeugen interner Eingangsdaten synchron mit dem Systemtakt ΦCLK angeschlossen. Der Dateneingangspuffer 312 kann einen vorher erwähnten Eingangspuffer umfassen, um durch ein Signal ΦEWDC freigegeben zu werden, welches bei einem High-Pegel in einem Schreibvorgang ist, und Umwandeln externer Eingangsdaten in CMOS-Pegel-Daten; und eine oben erwähnte Synchronisierungsschaltung zum Empfangen der umgewandelten Eingangsdaten von dem Eingangspuffer und Erzeugen interner Eingangsdaten synchron mit dem Systemtakt ΦCLK. Wenn der Takt ΦCLK bei einem Schreibvorgang auf einen High-Pegel geht, kann der Dateneingangspuffer 312 eine Pufferschaltung zum seriellen Abtasten seriell eingegebener Daten und anschließendem Ausgeben resultierender serieller Daten auf der Datenleitung DI sein.
  • Ein Dateneingangs-Demultiplexer 314 dient zum Abtasten der seriellen Daten auf der Ausgangsleitung DI des Dateneingabepuffers 312 mit Schreib-Datenübertragungssignalen, welche synchron mit dem Systemtakt sequentiell erzeugt werden, um dadurch vorbestimmte Bits in parallele Daten zu gruppieren (2Bit-Paralelldaten in der vorliegenden Ausführungsform) und die gruppierten Paralleldaten zu den entsprechenden Datenleitungspaaren zu liefern.
  • 27 ist eine Darstellung, die ein Schaltbild für den Dateneingabe-Demultiplexer 314 zeigt. Der Demultiplexer 314 umfasst Auswahlschalter 316a bis 316d, welche an die Datenleitung DI angeschlossen sind, zum Abtasten zum Umwandeln der seriellen Daten auf der Datenleitung DI in parallele Daten als Reaktion auf Schreib- Datenübertragungssignale WDTP0 bis WDTP3. Jeder der Zwischenspeicher 320a bis 320d ist an den entsprechenden Auswahlschalter zum Speichern der abgetasteten Daten angeschlossen. Die Ausgänge der Zwischenspeicher 320a bis 320d sind entsprechend an die Datenleitungen DIO0, DIO 0 bis DIO3, DIO 3 über Schalter 322a bis 322d, von denen jeder ein in einem Schreibvorgang freigegebenes NAND-Gatter ist, und Puffer 324a bis 324d angeschlossen. Das Signal ΦWR, das NAND-Gatter 322a bis 322d öffnet, ist ein Signal, welches bei einem Schreibvorgang auf einem High-Pegel ist. Jeder der Puffer 324a bis 324d ist ein Tristate-Inverter, welcher aus einem P-Kanal- und einem N-Kanal-Transistor 326 und 328 gebildet ist. P-Kanal-Transistoren 318a bis 318d, die entsprechend zwischen den Auswahlschaltern 316a bis 316d und den Zwischenspeichern 320a bis 320d angeschlossen sind, alternierend als Reaktion auf das Steuerungssignal WCA1 und sein Komplement WCA1, um 2Bit-Paralleldaten zu übertragen, zwei Gruppen erster Datenleitungspaare DIO0, DIO 0 und DIO1, DIO 1 und zweiter Datenleitungspaare DIO2, DIO 2 und DIO3, DIO 3 und laden sie gleichzeitig in solch einer Weise vorab auf, dass eine Gruppe davon vorgeladen wird, während die andere Gruppe davon die parallelen Daten überträgt. D. h., wenn das Steuerungssignal WCA1 in einem Schreibvorgang auf einem High-Pegel ist, sind die Transistoren 318c und 318d in Ausschalt-Zuständen. Somit werden in Zwischenspeichern 320c und 320d als Reaktion auf die Signale WDTP2 und WDTP3 gespeicherte Daten durch Schalter 322c und 322d und Puffer 324c und 324d zu den zweiten Datenleitungspaaren DIO2, DIO2 und DIO3, DIO3 übertragen. Zu diesem Zeitpunkt sind die Transistoren 318a und 318b in Einschalt-Zuständen und Puffer 324a und 324b sind dadurch in Ausschalt-Zuständen, da WCA1 einen Low-Pegel aufweist. Somit werden die ersten Datenleitungspaare DIO0, DIO 0 und DIO1, DIO 1 durch die in 25 gezeigten Vorlade-Schaltungen 263a und 263b auf das Versorgungspotential Vcc vorgeladen. Wenn WCA1 dann einen Low-Pegel annimmt, gehen die Transistoren 318c und 318d in Einschalt-Zustände und die Tristate-Puffer 324c und 324d werden dann ausgeschaltet. Somit werden auf gleiche Weise die zweiten Datenleitungspaare vorgeladen und die ersten Datenleitungspaare übertragen 2Bit-Paralleldaten.
  • In 23 wiederum werden durch den bidirektionalen Datenbus DBI übertragene Daten von dem Dateneingabe-Demultiplexer 314 durch den PIO-Leitungstreiber 330 zu den PIO-Leitungspaaren 256 übertragen.
  • 28 ist eine Zeichnung, welche ein Schaltbild für den PIO-Leitungstreiber 330 zeigt, welcher Schalter 332 umfasst, die auf ein Bank-Auswahlsignal DTCPi und das Block-Auswahlsignal BLS reagieren, zum Weiterleiten der Daten auf den Datenleitungspaaren DIO0, DIO 0 bis DIO3, DIO 3 , Puffer 334, welche zwischen den Schaltern 332 und den PIO-Leitungspaaren PIO0, PIO 0 bis PIO3, PIO3 angeschlossen sind zum Verstärken von durch die Schalter 332 eingegebenen Daten zum Liefern zu den entsprechenden PIO-Leitungspaaren, und Vorlade- und Angleichungsschaltungen 336, die jede zwischen zwei jedes PIO-Leitungspaar bildenden Leitungen angeschlossen sind, zum Vorladen und Angleichen der PIO-Leitung. Es ist anzumerken, dass die Puffer 334 und die Vorlade- und Angleichungsschaltungen 336 die gleichen Aufbauten wie die Puffer 324a bis 324d in 27 und die Vorlade- und Angleichungsschaltungen 260, 262, 262', 264 und 264' in 24 aufweisen und deren Wirkungsweisen einander ebenfalls in einem Schreibvorgang zugeordnet sind. Der PIO-Leitungstreiber 330 isoliert zwischen dem Datenbus DBI und den PIO-Leitungspaaren 256 mit dem Signal DTCPi auf einem Low-Pegel bei einem Lesevorgang. Bei einem Schreibvorgang werden jedoch Daten auf den PIO-Leitungspaaren 256, welche von dem Datenbus DBI durch den Treiber 330 übertragen werden, zu entsprechenden E/A-Leitungspaaren übertragen, welche durch die E/A-Vorlade- und Auswahlschaltung 38 ausgewählt sind. Da die Datenübertragung alternierend alle zwei Paare verwirklicht wird, werden, wenn die ersten E/A-Leitungspaare I/O0, I/O 0 und I/O1, I/O1 des linksseitigen E/A-Busses 26R, welche entsprechend an die ersten PIO-Leitungspaare PIO0, PIO 0 und PIO1, PIO1 angeschlossen sind, Daten darauf transportieren, zweite PIO-Leitungspaare PIO2, PIO 2 und PIO3, PIO 3 und zweite E/A-Leitungspaare I/O2, I/O 2 und I/O3, I/O 3 des linken E/A-Busses 26R vorgeladen.
  • SPALTEN-STEUERUNGSSCHALTUNG
  • Eine Spalten-Steuerungsschaltung ist eine Schaltung zum Erzeugen von Steuerungssignalen zum Steuern von zu den Datenpfaden gehörenden Schaltungen.
  • 4 ist ein Blockschaltbild, welches die Spalten-Steuerungsschaltung in einem Beispiel der vorliegenden Erfindung zeigt. In der Zeichnung empfängt ein CAS- Puffer 338 das externe Spaltenadress-Strobe-Signal CAS und den internen Systemtakt ΦCLK und erzeugt dann Impulssignale ΦC, ΦCA, BITSET und ΦCP.
  • Ein WE-Puffer 340 empfängt das externe Schreib-Freigabesignal WE, den Systemtakt ΦCLK, die Impulssignale ΦC und ΦCA von dem CAS-Puffer 338 und verschiedene Steuerungssignale zum Erzeugen von Schreib-Steuerungssignalen ΦWR, ΦEWDC und ΦWRC in einem Schreibvorgang.
  • Ein DQM-Puffer 342 empfängt ein externes Signal DQM und den internen Systemtakt ΦCLK und erzeugt dann ein Daten-Eingabe/Ausgabe-Maskierungssignal ΦDQM, um die Eingabe und die Ausgabe von Daten zu unterbinden.
  • Ein Spalten-Adresspuffer 344 empfängt externe Spaltenadressen A0 bis A9 synchron mit dem Systemtakt ΦCLK, um dadurch die Spaltenadressen als Reaktion auf das Impulssignal ΦCA von dem CAS-Puffer 338 zwischenzuspeichern und dann Spalten-Adress-Signale ECA0 bis ECA9 zu erzeugen.
  • Ein Spalten-Adressgenerator 346 ist eine Zähler-Schaltung, welche aufgebaut ist aus einer vorbestimmten Anzahl von Stufen oder Bits (neun Bits in der vorliegenden Ausführungsform). Der Zähler kann einen Zählvorgang entweder in einem sequentiellen oder binären Adressmodus oder in einem Verschachtelungs-Adressmodus entsprechend dem Spalten-Adressierungsmodus-Signal ΦINTEL ausführen. Stufen des Zählers speichern die Spalten-Adress-Signale von dem Spalten-Adresspuffer 344 als Reaktion auf den Impuls BITSET zwischen, und dem Burst-Längensignal zugeordnete, untere Stufen davon führen den Zählvorgang mit dem Takt CNTCLK9 aus, beginnend bei den darin zwischengespeicherten Spalten-Adress-Signalen, und erzeugen dann aufeinanderfolgende Spalten-Adress-Signale entsprechend einem ausgewählten Adressmodus. Verbleibende Stufen erzeugen jedoch darin zwischengespeicherte Anfangs-Spalten-Adress-Signale. Ein Spalten-Adress-Rücksetzsignal ΦCAR ist ein Signal zum Zurücksetzen des Zählers am Ende der Burst-Länge, d. h., nach Beendigung einer Ausgabe gültiger Daten.
  • Ein Burst-Längen-Zähler 350 ist ein konventioneller 9-stufiger (oder 9 Bit)-Binärzähler, welcher Impulse des Taktes ΦCLK zählt, nachdem er durch das Impulssignal BIT- BITSET von dem CAS-Puffer zurückgesetzt ist. Der Zähler 350 kennt ebenfalls durch das Spalten-Adress-Rücksetzsignal ΦCAR zurückgesetzt werden. Da das BIT-SET-Signal ein nach der Aktivierung von CAS erzeugter Impuls ist, zählt der Zähler 350 erneut die Anzahl der Impulse des Taktes ΦCLK nach der Aktivierung von CAS. Das Signal ΦCAR ist jedoch ein den Zählvorgang des Zählers 350 anhaltendes Signal. Somit bewirkt in einem CAS-Interrupt-Vorgang die Aktivierung von CAS während der Ausgabe gültiger Daten den Neubeginn des Zählvorganges des Zählers.
  • Ein Burst-Längen-Detektor 352 empfängt den Zählwert von dem Zähler 350 und das Burst-Längensignal SZn von der vorher erwähnten Modus-Einstellschaltung 58 und erzeugt dann ein Signal COSR, welches das Ende des Burst anzeigt.
  • Ein Spaltenadress-Rücksetzsignal-Generator 354 dient zum Erzeugen des den Spalten-Adressgenerator 346 zurücksetzenden Signales ΦCAR als Reaktion auf das Burst-Endesignal COSR.
  • Ein Datenübertragungs-Steuerungszähler 348 ist ein Zähler, welcher Spalten-Adress-Signale CA0, CA1, FCA0 und FCA1 empfängt und dann Spalten-Adress-Signale RCA0 und RCA1 synchron mit dem Systemtakt ΦCLK erzeugt. Der Takt CNTCLK9 ist ein künstlich erzeugter Takt zum Verkürzen der Vorladezeit, wenn der Systemtakt CLK von 33 MHz oder weniger verwendet wird, wie oben erläutert. Somit sind in diesem Fall die Spalten-Adress-Signale CA0 und CA1 nicht mit dem Systemtakt ΦCLK synchronisierte Signale. Somit existiert der Zähler 348 unter Berücksichtigung der Verringerung der Vorladezeit bei dem Systemtakt von 33 MHz oder weniger. Wenn nicht erforderlich, empfängt der Spalten-Adress-Generator 346 ΦCLK anstelle von CNTCLK9 und ein Lese- und ein Schreib-Datenübertragungs-Taktgenerator 356 und 358 können die Spalten-Adress-Signale CA0 und CA1 anstelle der Ausgangssignale des Zählers 348 empfangen, d. h., RCA0 und RCA1.
  • Der Lese-Datenübertragungs-Taktgenerator 356 empfängt die Spalten-Adress-Signale RCA0 und RCA1 synchronisiert mit dem Systemtakt ΦCLK und erzeugt dann Lese-Datenübertragungs-Impulse RDTPm zum Ausgeben serieller Daten von einem Daten-Ausgabe-Multiplexer 268 in einem Lesevorgang.
  • Der Schreib-Datenübertragungs-Taktgenerator 358 empfängt die Signale RCA0 und RCA1 und erzeugt dann Schreib-Datenüberfragungs-Impulse WDTPm zum Ausgeben Zeit-gemultiplexter paralleler Daten von dem Dateneingabe-Demultiplexer 314 in einem Schreibvorgang.
  • 1. CAS , WE und DQM-Puffer
  • 29 ist eine Zeichnung die ein Schaltbild für den CAS-Puffer 338 zeigt und 33 ist eine Zeichnung, die ein Zeitablaufdiagramm eines Schreibvorganges zeigt, der einen Systemtakt von 66 MHz, eine Burst-Länge von 4 und eine CAS-Verzögerung von 2 verwendet.
  • In 29 ist ein Eingangspuffer 70 eine Schaltung, welche bei Refresh- und Takt-Maskierungsvorgängen deaktiviert wird, und Eingangssignale in interne CMOS-Pegel-Signale in Lese- oder Schreib-Vorgängen umwandelt. Eine Synchronisierungsschaltung 108 ist an den Eingangspuffer 70 angeschlossen, um das CMOS-Pegel-CAS-Signal von dem Eingangspuffer mit dem Systemtakt ΦCLK zu synchronisieren. Ein Impulsgenerator 360 ist an die Synchronisierungsschaltung 108 angeschlossen, um Steuerungsimpulse ΦCA, ΦCP und BITSET zu erzeugen. In 33 werden die Impulse ΦC, ΦCA, ΦCP und BITSET durch die CAS-Impulse erzeugt, die zu einem Zeitpunkt t3 auf einem Low-Pegel sind. Die Impulsbreite auf High-Pegel von ΦC beträgt etwa einen Zyklus des Systemtaktes CLK und die Impulsbreite von ΦCA beträgt etwa einen halben Zyklus des Taktes CLK, während die Impulsbreiten von ΦCP und BITSET etwa 5 bis 6 ns sind.
  • 30 ist eine Zeichnung, welche ein Schaltbild für den WE-Puffer 340 zeigt. In der Zeichnung ist der Eingangspuffer 70 eine Schaltung zum Umwandeln des externen Schreib-Freigabesignales WE in ein internes CMOS-Pegel-Signal. Eine Synchronisierungsschaltung 108 speichert das Pegel-Verschiebesignal von dem Eingangspuffer 70 in einem Zwischenspeicher 362 synchron mit dem Systemtakt ΦCLK Der Eingang eines Zwischenspeichers 366 ist an den Ausgang des Zwischenspeichers 362 über einen Transmission-Gate 364 gekoppelt, welcher durch die Aktivierung von CAS zum Speichern eines High-Pegels darin in einem Schreibvorgang eingeschaltet wird. Eine Tor-Schaltung 368 aus Gattern ist an den Ausgang des Zwischenspeichers 366 angeschlossen. Ein Schieberegister 370 ist an die Tor-Schaltung 368 zum Verzögern um einen Zyklus von CLK nach einem Schreibbefehl angeschlossen. Ein Impulsgenerator 378 erzeugt einen kurzen Impuls mit High-Pegel ΦWRP in einem Vorladezyklus zum Zurücksetzen des Schieberegisters 370 und des Zwischenspeichers 366. In 33 speichert der Zwischenspeicher 366 einen High-Pegel, wenn ΦCA nach der Ausgabe eines Schreibefehles zum Zeitpunkt t3 auf einem High-Pegel ist. Da ΦC und wenigstens einer von ΦRCD1, und ΦRCD2 Zu diesem Zeitpunkt ebenfalls auf High-Pegel sind, wie oben erläutert gibt ein NAND-Gatter 372 einen Low-Pegel aus, um dadurch ein Steuerungssignal ΦEWDC auf einen High-Pegel zu bringen. Der Ausgang des NAND-Gatters 372 mit Low-Pegel wird in das Schieberegister 370 eingegeben, um dadurch einen Low-Pegel davon nach einer Verzögerung um einen Zyklus von ΦCLK auszugeben. Ein NAND-Gatter 374 gibt dann einen High-Pegel aus, um dadurch zu bewirken, dass das Steuerungssignal ΦWR auf einen High-Pegel geht. Ein Erzeugen des Steuerungssignales ΦWR nach einer Verzögerung von einem Zyklus von CLK erlaubt die Akzeptanz der externen Eingabedaten in einem nächsten Zyklus von CLK nach einem Schreibbefehl. Um externe Eingabedaten in einem Schreibbefehlszyklus zu akzeptieren, ist es für den Durchschnittsfachmann daher offenkundig, dass das Schieberegister 370 davon ausgenommen sein kann.
  • 31 ist eine Zeichnung, die ein Schaltbild für den DQM-Puffer 342 zeigt, und 32 ist eine Zeichnung, die ein Ablauf-Zeitablaufdiagramm für den DQM-Puffer zeigt. In 31 ist ein Eingangspuffer 70 ein Puffer zum Umwandeln eines externen Signales DQM in ein CMOS-Pegel-Signal. Ein Schieberegister 382 ist zum Erzeugen eines Datenausgabe-Maskierungssignales ΦDQM synchron mit dem Systemtakt ΦCLK an den Eingangspuffer 70 angeschlossen. In 32 wird ein Datenausgabe-Maskierungsbefehl zum Zeitpunkt t1 ausgegeben. Zu diesem Zeitpunkt speichert ein Zwischenspeicher 384 einen Low-Pegel. Wenn ΦCLK 387 dann auf einem High-Pegel ist, speichert ein Zwischenspeicher 385 einen High-Pegel. Wenn ΦCLK 387 dann auf einem Low-Pegel ist, speichert ein Zwischenspeicher 386 einen High-Pegel. Wenn ΦCLK 388 dann auf einem High-Pegel ist, geht das Signal ΦDQM auf einen Low-Pegel. Ebenso geht das Signal ΦDQM auf einen High-Pegel, wenn ΦCLK 389 auf einem High-Pegel ist. Somit wird ein Unterbinden einer Datenausgabe aus einem Datenausgabepuffer mit dem ΦDQM-Signal auf einem Low-Pegel verwirklicht durch Reagieren auf die Anstiegsflanke des zweiten Taktes von ΦCLK nach der Ausgabe des Datenausgabe-Maskierungsbefehles. Für den Durchschnittsfachmann ist offensichtlich, dass die Zeitanpassung der Unterdrückung der Datenausgabe davon durch Ändern der Anzahl der Verschiebestufen verwirklichbar ist.
  • 2. Spalten-Adressgenerator
  • Der Spalten-Adressgenerator umfasst einen Spalten-Adresspuffer 344 und einen Spalten-Adresszähler 346.
  • 34 ist eine Zeichnung, die ein Schaltbild für den Spalten-Adresspuffer 344 zeigt. Der synchrone DRAM der vorliegenden Ausführungsform verwendet zehn Spalten-Adresspuffer, welche entsprechend externe Spaltenadressen A0 bis A9 empfangen. In der Zeichnung ist ein Eingangspuffer 70 ein Puffer zum Umwandeln des externen Spalten-Adress-Signales A1 in ein CMOS-Pegel-Adress-Signal. Der Eingangspuffer 70 wird durch das Signal ΦRAL freigegeben und sein Ausgang ist durch einen Transmission-Gate 390 an einen Zwischenspeicher 392 gekoppelt. Bevor ΦCA auf einen High-Pegel geht, speichert der Zwischenspeicher 392 ein eingegebenes Spalten-Adress-Signal ECAI und erzeugt dann durch Inverter ein Spalten-Adress-Signal FCAI. Nur Signale FCA0 und FCA1 werden in den Datenübertragungs-Steuerungs-Zähler 348 eingespeist. Wenn ΦCA in Folge der Aktivierung von CAS auf dem High-Pegel ist, wird ein Transmission-Gate 394 eingeschaltet, um dadurch das Komplement des Spalten-Adress-Signales ECAI in einem Zwischenspeicher 398 zu speichern. Der Ausgang des Zwischenspeichers 398 ist an eine Schalteinrichtung aus zwei NAND-Gattern 400 und 402 gekoppelt, welche durch ΦCAR freigegeben werden. Die freigegebenen NAND-Gatter 400 und 402 stellen das Spalten-Adress-Signal CAI und sein Komplement CAI bereit. Die Spalten-Adress-Signale CAI werden in den Spalten-Adresszähler 346 eingespeist und geladen, um dadurch aufeinanderfolgende Spalten-Adress-Signale PCAI davon mit einem Zählvorgang zu erzeugen, der bei dem geladenen Spalten-Adress-Signal beginnt. Die Signale PCAI werden als Spalten-Adress-Signale CAI und CAI über Transmission-Gate 396, Zwischenspeicher 398 und Schalter 400 und 402 ausgegeben. Somit bilden die Transmission-Gates 394 und 396, Zwischenspeicher 398 und Schalter 400 und 402 eine Einrichtung zum Bereitstellen einer Anfangs-Spaltenadresse mit ΦCA Impulsen, welche durch die Aktivierung von CAS erzeugt werden, und Bereitstellen aufeinanderfolgender Spalten-Adress-Signale, die von der Anfangs-Spaltenadresse an gezählt werden, wenn der Impuls ΦCA auf einem Low-Pegel ist. Somit können nach der Aktivierung von CAS die nachfolgenden Spaltenadressen, d. h., der serielle Strom der extern eingegebenen Spaltenadressen und die intern erzeugten Spaltenadressen mit einer hohen Geschwindigkeit erzeugt werden. Es ist anzumerken, dass in der vorliegenden Ausführungsform Spalten-Adress-Signale CA0 und CA9 zugeordnete Spalten-Adresspuffer nicht Signale PCA0 und PCA9 empfangen. Das Signal CA9 hat keine Beziehung zu dem Spalten-Dekoder, wegen der Verwendung als ein Bank-Auswahlsignal in dem Fall der Ausführung eines CAS-Interrupt-Vorganges. Die Signale CA0 und CA1 sind ebenfalls Signale zum Erzeugen von Lese-Datenübertragungs-Takten RDTPm und Schreib-Datenübertragungs-Takten WDTPm, welche entsprechend in dem Datenausgabemultiplexer 268 und dem Dateneingabe-Demultiplexer 314 verwendet werden, die Signale CA1 bis CA8 werden zur Spalten-Dekodierung verwendet.
  • 35 ist eine Zeichnung, die ein Blockschaltbild für den Spalten-Adresszähler 346 zeigt, und 36 ist eine Zeichnung, die ein Schaltbild für jede Stufe in dem Spalten-Adresszähler zeigt. In den Zeichnungen ist der Spalten-Adresszähler 346 ein 9-Bit-Zähler aus neun Stufen ST1 bis ST9 und umfasst einen ersten Zählerabschnitt einschließlich unterer Stufen ST1 bis ST3 und AND-Gattern 404 und einen zweiten Zählerabschnitt einschließlich oberer Stufen ST4 bis ST9 und AND-Gattern 406. Der erste Zählerabschnitt kann einen Zählvorgang in einem der binären oder Verschachtelungs-Modi ausführen und der zweite Zählerabschnitt kann einen Zählvorgang im Binärmodus ausführen. In dem ersten Zählerabschnitt, d. h., einem 3-Bit-Zähler, wird die Auswahl entweder des binären oder des Verschachtelungs-Modus durch den Logikpegel des Adressmodus-Signales ΦINTEL erzwungen. In der am wenigstens signifikanten Stufe ST1 sind ein Eingangsanschluss eines Übertrag-Eingangssignales CARI und ein Burst-Längen-Eingangsanschluss SZ an das Versorgungspotential Vcc angeschlossen. Das Übertrags-Ausgangssignal CARO der ersten Stufe ST1 wird in ein Übertrag-Eingangssignal CARI der zweiten Stufe ST2 eingegeben und das AND-Gatter 404 entsprechend der zweiten Stufe ST2 ANDverknüpft die Übertrags-Ausgänge der ersten und zweiten Stufen ST1 und ST2. Das AND-Gatter 404 entsprechend der dritten Stufe ST3 AND-verknüpft einen Über trags-Ausgang der dritten Stufe ST3 und den Ausgang des AND-Gatters entsprechend der zweiten Stufe ST2, welche an einen Übertrags-Eingang der dritten Stufe ST3 angeschlossen ist. Der der signifikantesten Stufe ST3 des ersten Zählerabschnittes zugeordnete Ausgang des AND-Gatters ist an ein Übertrags-Eingangssignal CARI der am wenigsten signifikanten Stufe ST4 des zweiten Zählerabschnittes angeschlossen. Ein Übertrags-Eingangssignal CARI jeder Stufe in dem zweiten Zählerabschnitt ist an den Ausgang des AND-Gatters der vorherigen Stufe gekoppelt. Jedes AND-Gatter 406 des zweiten Zählerabschnittes gibt den Ausgang des AND-Gatters der vorherigen Stufe und den Ausgang der entsprechenden Stufe ein.
  • Der Spalten-Adress-Zähler 346 der vorliegenden Ausführungsform kann selektiv einen der binären und der Verschachtelungs-Modi als eine Adressfolge ausführen, um die Design-Flexibilität für Speichersystem-Designer zu verbessern. Der binäre Adressierungsmodus ist ein zum Erzeugen aufeinanderfolgender Adressen repräsentativer Modus, die um eins von einer gegebenen Anfangsadresse an erhöht werden, und der Verschachtelungs-Adressierungsmodus ist ein Modus, der ein Erzeugen aufeinanderfolgender Adressen in einer besonderen Weise darstellt. Die folgende Tabelle 3 stellt die Adressfolge dar, welche eine dezimale Anzahl im Falle einer Burst-Länge von 8 darstellt.
  • TABELLE 3
    Figure 00540001
  • 36a ist eine Zeichnung, die ein Schaltbild für jede Stufe des ersten Zählerabschnittes zeigt. In der Zeichnung beinhaltet jede Stufe des ersten Zählerabschnittes einen Übertrags-Abschnitt 408 zum Erzeugen eines Übertrags und einen Bit-Abschnitt 410 zum Bereitstellen eines Bit-Ausganges. Der Übertrags-Abschnitt 408 umfasst zwei Zwischenspeicher 412 und 416, ein Transmission-Gate 414, welcher zwischen den Zwischenspeichern 412 und 416 angeschlossen ist, einen Inverter 418 und einen Transmission-Gate 411, in Reihe zwischen einem Ausgangsanschluss des Zwischenspeichers 416 und einem Eingangsanschluss des Zwischenspeichers 412 angeschlossen. Ebenso umfasst der Bit-Abschnitt 410 Zwischenspeicher 412' und 416', Transmission-Gates 411' und 414' und einen Inverter 418'. Die Transmission-Gates 411, 411', 414, 414' sind an eine Leitung 419 und eine Leitung 415 durch einen Inverter 413 angeschlossen. Die Eingangsanschlüssse von Zwischenspeichern 412 und 412' sind an Leitungen 422 und 424 angeschlossen. Die Initialisierungsschaltung 420 ist zwischen den Leitungen 422 und 424 zum Bereitstellen einer Anfangsbedingung angeschlossen, d. h., eines Low-Pegels nach Einschalten für die Zwischenspeicher 412 und 412'. Die Leitung 419 ist an einen Aus gangsanschluss eines NOR-Gatters 426 angeschlossen, dessen drei Eingangsanschlüsse jeweils an den Takt CNTCLK9, den Ausgang eines NAND-Gatters 428 und das Signal BITSET angeschlossen sind. Das NAND-Gatter 428 empfängt das Burst-Längensignal SZn, ein Signal ΦCARC und das Übertrags-Signal CARI, welches das vorherige Übertrags-Ausgangssignal CARO ist. Transmission-Gates 430 und 432 werden als Reaktion auf das Signal BITSET eingeschaltet und übertragen dadurch einen Anfangs-Übertrags-Wert und einen Anfangs-Spalten-Adresswert (oder einen Anfangs-Bitwert) auf Leitungen 422 und 424. Das Modus-Steuerungssignal ΦINTEL ist in dem Verschachtelungsmodus auf einem High-Pegel und in dem Binärmodus auf einem Low-Pegel, wie oben erläutert. Somit übertragen die in dem Verschachtelungsmodus eingeschalteten Transmission-Gates 430 und 432 entsprechend einen Low-Pegel und den Anfangs-Bitwert CAI, und die Schalter 430 und 432 übertragen beide den Anfangs-Bitwert CAI in dem Binärmodus.
  • 37 ist ein Ablauf-Zeitablaufdiagramm für den Schaltbild in 36a. In den 36a und 37 unterdrückt das NOR-Gatter 426 die Ausgabe des Taktes CNTCLK9, um einen Low-Pegel auf der Leitung 419 beizubehalten, wenn jedes der Eingangssignale SZn, ΦCARC und CARI des NAND-Gatters 428 einen Low-Pegel aufweisen. Die Transmission-Gates 414 und 414' sind somit in Einschalt-Zuständen, während die Transmission-Gates 411 und 411' in Ausschalt-Zuständen sind. Zu diesem Zeitpunkt sind, sobald die Transmission-Gates 430 und 432 mit dem Impulssignal BITSET auf einem High-Pegel eingeschaltet sind, das Übertrags-Ausgangssignal CARO und das Bit-Ausgangssignal PCAI jeweils ein Anfangs-Übertragswert eines Low-Pegels und ein Anfangs-Bitwert in einem Verschachtelungsmodus, während das Übertrags-Ausgangssignal CARO und das Bit-Ausgangssignal PCAI in einem Binärmodus beide Anfangs-Bitwerte CAI sind. Das BITSET-Signal mit Low-Pegel schaltet dann die Transmission-Gates 430 und 432 aus und bewirkt dadurch, dass die vorher voreingestellten Anfangs-Übertrags- und Bit-Werte darauf beibehalten werden. Somit ist das Signal BITSET ein Signal zum entsprechenden Voreinstellen von Anfangs-Übertrags- und Bit-Werten in einem Übertrags-Abschnitt 408 und dem Bitabschnitt 411 entsprechend dem Modus-Steuerungssignal ΦINTEL Andererseits gibt das NOR-Gatter 426 den Takt CNTCLK9 nach der Einstellung des Anfangswertes mit dem voreingestellten Signal BITSET aus, wenn die Signale SZn, ΦCARC und CARI sämtlich auf High-Pegeln sind. Dann geben der Übertragsabschnitt 408 und der Bitabschnitt 410 entsprechend binäre, sequentielle Zählwerte, beginnend mit den voreingestellten Anfangswerten in jedem Zyklus des Taktes CNTCLK9 aus. Während eines sequentiellen Vorganges erhält die Leitung 419 einen Low-Pegel, wenn ein Übertrags-Signal CARI mit einem Low-Pegel in das NAND-Gatter 428 eingegeben wird, um dadurch den Betrieb des Übertrags-Abschnittes 408 und des Bitabschnittes 410 einzufrieren. D. h., da die Transmission-Gates 411 und 411' ausgeschaltet sind, sind CARO und PCAI entsprechend auf invertierte der in den Zwischenspeichern 412 und 412' gespeicherten Binärwerte eingefroren. Wenn das Signal CARI dann auf einen High-Pegel geht, beginnen die sequentiellen Vorgänge erneut, beginnend ab den eingefrorenen Werten.
  • 36b ist ein Darstellung, die ein Schaltbild für jede Stufe zeigt, welche den zweiten Zählerabschnitt in 35 bildet. Konstruktionen in dieser Stufe sind identisch mit denjenigen außer dem Übertrags-Abschnitt 408 und der Modus-Steuerungsschaltung 434 in der Stufe in 36a. Die Wirkungsweise ist ebenfalls übereinstimmend mit derjenigen des Bitabschnittes 410 in 36a. Somit wird auf eine detaillierte Erläuterung für jede der Stufen ST4 bis ST9 verzichtet.
  • In 35 wird angenommen, dass die Burst-Länge von n durch das Betriebsmodus-Programm eingestellt wurde. Da Burst-Längen-Signale, welche Burstlängen von n oder weniger zugeordnet sind, sämtlich auf High-Pegeln sind, werden dann nur Stufen freigegeben, welche Burst-Längen-Signale SZn mit einem High-Pegel empfangen. Wenn z. B. die Burst-Länge n 512 (ganze Seiten) ist, arbeitet der Spalten-Adresszähler als ein 9-Bit-Zähler. Wenn Burst-Längen von n = 32 programmiert sind, führen fünf untere Stufen ST1 bis ST5 sequentielle Zählvorgänge aus, und geben die Signale PCA5 bis PCA8 der oberen Stufen ST6 bis ST9 aus, um entsprechend Anfangs-Eingangs-Bitwerte beizubehalten, d. h., die Eingangs-Spalten-Adress-Signale CA5 bis CA8. Somit gibt der aus den drei unteren Stufen ST1 bis ST3 gebildete erste Zählerabschnitt sequentielle, binäre oder verschachtelte Adress-Signale PCA0 bis PCA2 entsprechend dem Modus-Steuerungssignal ΦINTEL aus der und von den Stufen ST4 und ST5 umfasste Zähler gibt sequentielle, binäre Adress-Signale PCA3 und PCA4 beginnend mit den Eingangs-Spalten-Adressen CA3 und CA4 aus, und empfängt Überträge von dem ersten Zählerabschnitt.
  • 3. Spalten-Dekoder
  • Wie oben erläutert geben die Spalten-Adresspuffer 344 Spalten-Adress-Signale CA1 bis CA8 aus, die zum Auswählen von Spalten in den Spaltendekoder eingegeben werden.
  • 38 ist eine Zeichnung, die ein Blockschaltbild für den Spalten-Dekoder in einem Beispiel der vorliegenden Erfindung zeigt. In der Zeichnung empfangen Vor-Dekoder 436 bis 442 Spalten-Adress-Signale CA1 und CA2, CA3 und CA4, CA5 und CA6 und CA7 und CA8 und empfangen ebenfalls Zeilen-Adress-Signale RA11 oder ein Spalten-Adress-Signal CA9. Das Zeilen-Adress-Signal RA11 wird als Bank-Auswahlsignal im Falle des Ausführens entweder eines Verschachtelungsvorganges der ersten und zweiten Bänke, oder eines unabhängigen Betriebes zwischen beiden Bänden wie Ausführen eines Lese- oder Schreib-Vorganges und Vorlade-Vorganges der zweiten Bank nach Ausführen eines Lese- oder Schreib-Vorganges und Vorlade-Vorganges der ersten Bank verwendet. Wenn RA11 niedrig ist, wird die erste Bank ausgewählt, während, wenn RA11 hoch ist, die zweite Bank ausgewählt wird. Andererseits ist CA9 ein Bank-Auswahlsignal im Falle der Ausführung eines CAS-Unterbrechungsvorganges. Die erste Bank wird ausgewählt, wenn CA9 niedrig ist, während die zweite Bank ausgewählt wird, wenn CA9 hoch ist.
  • Der erste Vorab-Dekoder 436 dekodiert Spalten-Adress-Signale CA1 und CA2, um dadurch Vor-Dekodierungs-Signale DCA12 bis DCA12 zu erzeugen, und ebenfalls ein Signal DCA2 und sein Komplement DCA2 zu erzeugen, welche schneller als die Signale DCA12 bis DCA12 sind. Den Vorab-Dekodierungs-Signalen benachbarte Signale überlappen einen vorbestimmten Abschnitt jedes Endes. Die Ausgangssignale des ersten Vorab-Dekoders 436 werden in Haupt-Dekoder 444 eingespeist. NOR-Gatter 446 geben jeweils Kombinationen von Signalen ein, welche eines der Vorab-Dekodierungs-Signale DCA34 bis DCA34 von dem Vorab-Dekoder 438, eines der Vor-Dekodierungssignale DCA56 bis DCA56 von dem Vorab-Dekoder 440 und eines der Vor-Dekodierungssignale DCA78 bis DCA78 von dem Vorab-Dekoder 442 auswählen, und ihre Ausgänge werden entsprechend an den Haupt-Dekoder 444 gekoppelt, um Spalten-Auswahlsignale CSL0 bis CSL255 zu erzeugen.
  • 39a ist eine Zeichnung, die ein Schaltbild für den ersten Vorab-Dekoder 436 zeigt. In der Zeichnung werden NAND-Gatter 448 durch das Bank-Auswahlsignal RA11 oder CA9, Dekodierungs-Spalten-Adress-Signale CA1 und CA2 und deren Komplemente CA1 und CA2 freigegeben. Nach der Aktivierung von CAS setzt ein kurzer Impuls mit Low-Pegel ΦCP die NAND-Gatter 451 und 454 zurück und bewirkt dadurch, dass die Ausgangssignale DCA12 bis DCA12 niedrig werden. Wenn ΦCP dann auf einem High-Pegel ist (zu diesem Zeitpunkt ist ΦYEi hoch), werden die NAND-Gatter 451 und 454 freigegeben. Es wird jetzt angenommen, dass CA1 und CA2 auf Low-Pegeln waren. Dann gibt das NAND-Gatter 448a einen Low-Pegel aus und das NAND-Gatter 456a gibt dann einen High-Pegel aus. Somit wechselt DCA 12 von dem Low-Pegel zu einem High-Pegel, während DCA12, DCA1,2 und DCA12 bei den Low-Pegeln bleiben. Wenn CA1 dann auf einen High-Pegel geht und CA2 den Low-Pegel beibehält, bewirkt dies, dass DCA12 auf einen High-Pegel geht. Das NAND-Gatter 448a gibt jedoch einen High-Pegel aus, um dadurch zu bewirken, dass DCA12 nach Verzögerung durch Verzögerungsschaltung 450a und 452a, NAND-Gatter 451a, 456a und 454a und einen Inverter auf einen Low-Pegel geht. Somit geht DCA12 innerhalb der durch die Verzögerungselemente bestimmten Verzögerungszeit auf den Low-Pegel, nachdem es auf den High-Pegel gegangen ist. Demnach treten überlappte Abschnitte an Endabschnitten zwischen aufeinanderfolgenden Vorab-Dekodierungs-Signalen auf. Diese überlappenden Abschnitte garantieren eine fehlerfreie Schreib-Zeit während eines Schreib-Vorganges.
  • 39b ist eine Zeichnung, die ein Schaltbild für einen der zweiten Vorab-Dekoder 438 bis 442 zeigt. Es ist anzumerken, dass jeder der zweiten Vorab-Dekoder eine Low-Pegel-Freigabe-Schaltung ist, bei welcher ein ausgewähltes Vorab-Dekodierungssignal auf einen Low-Pegel geht.
  • 40 ist eine Zeichnung, die ein Schaltbild für einen ersten der Haupt-Dekoder 444 zeigt. In der Zeichnung sind Vorab-Dekodierungssignale DCA12 bis DCA12 entsprechend an Eingangsanschlüsse von Invertern 458a bis 458b gekoppelt, welche in eine erste Invertergruppe der Inverter 458a und 458b und eine zweite Invertergruppe der Inverter 458c und 458d aufgeteilt sind. Ein Anschluss von jedem der Inverter 458a und 458b, welche die erste Gruppe bilden, ist zusammen mit einem Drain eines ersten Transistors 462 angeschlossen, während ein Anschluss von je dem der Inverter 458c und 458d, welche die zweite Gruppe bilden, gemeinsam mit einem Drain eines zweiten Transistors 464 angeschlossen ist. Der andere Anschluss von jedem der Inverter 458a bis 458d ist an das Versorgungs-Potential Vcc angeschlossen. Ausgangsanschlüsse der Inverter sind entsprechend an Zwischenspeicher 460a bis 460d angeschlossen. Sources der ersten und zweiten Transistoren 462 und 464 sind gemeinsam mit einem Drain eines dritten oder Pull-Down-Transistors 466 angeschlossen, dessen Source an ein Bezugspotential Vss wie ein Massepotential angeschlossen ist, und dessen Gate an den Ausgang des NOR-Gatters 446 angeschlossen ist, das Vorab-Dekodierungssignale DCA34, DCA56 und DCA78 von den zweiten Vorab-Dekodern 438 bis 442 eingibt. Gates der ersten und der zweiten Transistoren 462 und 464 empfangen entsprechend DCA2 und DCA2. Die eingegebenen Signale werden in der Reihenfolge der Vorab-Dekodierungssignale DCA2 und DCA2, Vorab-Dekodierungssignale DCA34, DCA56 und DCA78 und überlappte Vorab-Dekodierungssignale DCA12 bis DCA12 erzeugt. Nachdem der Transistor 462 oder 464 und der Pull-Down-Transistor 466 eingeschaltet wurden, können somit die Inverter 458a bis 458d eingeschaltet werden. Es wird jetzt angenommen, dass die Spalten-Adress-Signale CA1 bis CA8 'LOW' waren. Der Transistor 462 wird dann eingeschaltet und der Transistor 466 wird dann eingeschaltet. Der Inverter 458a wird dann durch die auf den High-Pegel gehenden Signale DCA 12 eingeschaltet und dadurch geht das Spalten-Auswahlsignal CSL0 auf einen High-Pegel. Wenn das Spalten-Adress-Signal CA1 dann auf einen High-Pegel wechselt, geht DCA12 auf einen High-Pegel, um dadurch zu bewirken, dass das Spalten-Auswahlsignal CSL1 auf einen High-Pegel geht. Das Spalten-Auswahlsignal CSL0 geht jedoch nach einer vorbestimmten Verzögerung von dem High-Pegel auf einen Low-Pegel, wie oben erläutert, in Folge des auf den Low-Pegel gehenden Signales DCA12. Auf die gleiche Weise, wie oben erläutert, überlappen die Spalten-Auswahlsignale vorbestimmte Endabschnitte als Reaktion auf die Spalten-Adress-Signale CA1 bis CA8, die sequentiell geändert werden. In 33b, in welcher Anfangs-Spaltenadressen A0 und A1 bis A8 entsprechend auf einem High-Pegel und Low-Pegeln sind, wird eine Darstellung in einem Zeitablaufdiagramm, welches zeitliche Beziehungen zwischen Spalten-Adress-Signalen CA1 bis CA8 Signalen DCA12 und DCA12 und Spalten-Auswahlsignalen CSL0 und CSL1 zeigt. In der Zeichnung ist erkennbar, dass Zeit abschnitte zum Auswählen von Spalten durch überlappende Abschnitte ausreichend garantiert sind.
  • 41 ist ein Zeitablaufdiagramm, welches einen Lesevorgang bei der System-Taktfrequenz von 100 MHz, der Burst-Länge von 4 und der CAS-Verzögerung von 3 zeigt. In der Zeichnung ist erkennbar, dass ausreichende Auslese-Zeitabschnitte durch überlappende Abschnitte von Signalen DCA12, DCA12, CSL0 und CSL1 garantiert werden können, wobei A0 und A1 bis A8 anfangs auf einem High-Pegel und auf Low-Pegeln sind.
  • 4. Datenbus-Steuerungsschaltung
  • Es ist sehr wichtig, dass unnötige interne Vorgänge vorab unterbunden werden, um den Leistungsverbrauch nach Abschluss der Burst-Länge zu beseitigen, d. h., nach Ausgabe oder Eingabe gültiger Daten. Solch eine Steuerungsschaltung umfasst den Burst-Längen-Zähler 350, den Burst-Längen-Detektor 352 und den Spalten-Adress-Rücksetzsignal-Generator 354, wie in 4 gezeigt.
  • Der Burst-Längen-Zähler 350 hält seinen Zählvorgang an, wenn das Spalten-Adress-Rücksetzsignal ΦCAR auf einem Low-Pegel ist. Der Zähler 350 wird durch einen kurzen Impuls mit High-Pegel von BITSET zurückgesetzt, um dadurch seinen Zählvorgang neu zu beginnen. Somit ist der Burst-Längen-Zähler 350 ein konventioneller 9 Bit-Binärzähler, dessen Takt-Eingangsanschluss an den Systemtakt ΦCLK angeschlossen ist und dessen Rücksetzanschluss an den Ausgang des OR-Gatters angeschlossen ist, in welches das Signal BITSET und das Komplement von ΦCAR eingegeben wird. Die Zählwerte CNTI (1 = 0, 1,...8) des Zählers 350 werden in den Burst-Längen-Detektor 352 eingegeben.
  • Die 42 und 43 zeigen ein Schaltbild für den Burst-Längen-Detektor. Der Burst-Längen-Detektor 352 beinhaltet eine Logikschaltung, welche die Zählwerte CNTI und Burst-Längen-Signale SZn zum Erzeugen eines Signales COSI empfängt, welches die Beendigung der Burst-Länge nach Aktivierung von CAS mitteilt. In 41 zum Beispiel zählt der Zähler 350, sobald der Impuls BITSET von dem High-Pegel zu dem Low-Pegel nach der Aktivierung von CAS wechselt, Takte von ΦCLK, um dadurch Zählsignale CNT0 und CNT1 zu erzeugen. Da SZ4 = 1 ('HIGH') im Fall der Burst-Länge von 4 ist, erzeugt der Burst-Längen-Detektor 352 das Signal COSI mit einer Impulsbreite von einem Zyklus von ΦCLK, wenn CNT0 und CNT1 sämtlich auf High-Pegeln sind. Andererseits bewirkt der Impuls ΦC auf dem Low-Pegel nach Aktivierung von CAS eine Zwischenspeicherung des Ausgangs eines aus den NOR-Gattern 468 und 470 bestehenden Flip-Flop auf Low-Pegel, wie in 43 gezeigt, um dadurch zu bewirken, dass das Signal COSR auf einen Low-Pegel geht, wie in 41b gezeigt. Sobald COSI auf einen High-Pegel geht, werden zwei Eingänge eines NAND-Gatters 474 nach einer Verzögerung eines Schieberegisters 472 mit dem Systemtakt ΦCLK hoch. Somit wird der Ausgang des NOR-Gatters 468 niedrig. Zu diesem Zeitpunkt geht der Ausgang des NOR-Gatters 470 auf einen High-Pegel, da ΦC niedrig ist, um dadurch zu bewirken, dass COSR auf einen High-Pegel geht. Somit ist in 41 b erkennbar, dass das Signal COSR mit einem Low-Pegel ein die Burst-Länge anzeigendes Signal ist, d. h., vier Impulse des Systemtaktes CLK nach der Aktivierung von CAS. Eine Verzögerungsschaltung 476 zum Bereitstellen von Zeitverzögerungen abhängig von CAS-Verzögerungswerten empfängt das Signal COSR und gibt dann ein Signal COSDQ aus. Somit ist erkennbar, dass das Signal COSDQ ein Signal ist, das eine Burst-Länge unter Berücksichtigung einer CAS-Verzögerung angibt. In 41 b wird, da die CAS-Verzögerung 3 ist (CL3 ist auf einem High-Pegel), ein Transmission-Gate 478 eingeschaltet, um dadurch das Signal COSDQ zu erzeugen, so dass das Signal COSR um zwei Zyklen des Taktes ΦCLK verzögert ist. Es wurde bereits erläutert, dass das Signal COSDQ auf einem High-Pegel den Datenausgabepuffer deaktiviert.
  • 44 ist ein Zeichnung, die ein Schaltbild des Spalten-Adress-Rücksetzgenerators 354 zeigt. In 41 oder 33 wurde das Signal ΦRAL vor der Aktivierung von CAS hoch. Danach geben nach der Aktivierung von CAS NAND-Gatter 482 und 484 High-Pegel als Reaktion auf den hoch-gehenden Impuls ΦC aus. Somit wird ein ein Flip-Flop bildendes NAND-Gatter 480 auf einem Low-Pegel zwischengespeichert, um ΦCAR zu erlauben, auf einen Wigh-Pegel zu gehen. Ebenso gibt ein NAND-Gatter 486 einen Low-Pegel als Reaktion auf das auf einen Low-Pegel gehende Signal COSR aus, wenn ΦC auf einem High-Pegel ist, da eines von ΦYEC1 und ΦYEC2 zu diesem Zeitpunkt einen High-Pegel beibehält. Somit geht ΦCARC auf einen High-Pegel. Sobald COSR auf einen High-Pegel geht, gehen ΦCAR und ΦCARC auf Low-Pegel. In dem Fall der Verwendung eines Systemtaktes mit einer geringeren Frequenz wie 66 MHz oder weniger, gehen jedoch Signale ΦRAL und ΦYE1 oder ΦYE2 eher als das Signal COSR zuerst auf Low-Pegel und bewirken dadurch, dass das Signal ΦCAR auf einen Low-Pegel geht. Somit werden der Burst-Längen-Zähler 350 und der Spalten-Adresszähler 346 durch das auf einen Low-Pegel gehende Signal ΦCAR zurückgesetzt, um dadurch nicht erforderliche Vorgänge davon zu verhindern.
  • 5. Daten-Übertragungs-Taktgenerator
  • Ein Daten-Übertragungs-Taktgenerator ist eine Schaltung zum Erzeugen eines Taktes zum Übertragen von Daten durch einen Daten-Ausgabe-Multiplexer und einen Eingabe-Daten-Demultiplexer. Der Daten-Übertragungs-Taktgenerator beinhaltet einen Daten-Übertragungs-Steuerungszähler 348 und die Lese- und Schreib-Daten-Übertragungs-Taktgeneratoren 356 und 358.
  • Der Spalten-Adressgenerator 346 verwendet den vervielfachten Systemtakt CNTCLK9 als einen Synchronisierungstakt zum Sicherstellen einer schnelleren Vorladezeit im Falle der Verwendung eines Systemtaktes von 33 MHz oder weniger wie oben erläutert. In solch einem Fall ist der Daten-Übertragungs-Steuerungszähler 348 grundlegend erforderlich, da Daten synchron mit dem Systemtakt CLK übertragen werden müssen. Wenn jedoch eine solche Technik nicht erforderlich ist, d. h., wenn ein solcher niederfrequenter Systemtakt nicht verwendet wird, sind einige Modifikationen erforderlich. Diese Modifikationen können durch die folgende Erläuterung verwirklicht werden. D. h., der Spalten-Adresszähler 346, wie in 35 gezeigt, verwendet den Systemtakt ΦCLK anstelle des Taktes CNTCLK9 als einen synchronen Zähl-Takt. Auswahlschaltungen 391, wie in 34 gezeigt, empfangen entsprechend die unteren 2Bit-Ausgangssignale PCA0 und PCA1 zum Erzeugen von Spalten-Adress-Signalen CA0 und CA1. Die Lese- und Schreib-Daten-Übertragungs-Taktgeneratoren 356 und 358 geben die Signale CA0 und CA1 anstelle der Ausgangssignale RCA0 und RCA1 von dem Datenübertragungs-Steuerungszähler 348 direkt ein.
  • 45 ist eine Zeichnung, die ein Blockschaltbild für den Datenübertragungs-Steuerungszähler 348 zeigt, welcher einen 2Bit-Zähler 488 und 490 und Auswahl schaltungen 492 und 494 umfasst. Der 2Bit-Zähler empfängt Spaltenadress-Signale CA0 und CA1 von den Spalten-Adresspuffern 344 zum Erzeugen interner, sequentieller Spalten-Adress-Signale beginnend mit den Signalen CA0 und CA1 synchron mit dem Systemtakt ΦCLK. Die Auswahlschaltungen 492 und 494 dienen zum Erzeugen eines seriellen Spalten-Adress-Stromes mit Spalten-Adress-Signalen FCA0 und FCA1 von den Spalten-Adresspuffern 344 und den internen, sequentiellen Spalten-Adress-Signalen von dem 2Bit-Zähler. Die den 2Bit-Zähler bildenden Stufen 488 und 490 sind jeweils identisch im Aufbau mit den in den 36a und 36b gezeigten Stufen. Der Unterschied dazwischen ist die Verwendung des Systemtaktes ΦCLK anstelle des Taktes CNTCLK9. Jede der Auswahlschaltungen 494 und 492 hat den gleichen Aufbau wie die Auswahlschaltung 391 in 34. Die Eingangssignale ECAI des Transmission-Gates 394 und das Eingangssignal PCAI sind entsprechend durch FCAI und den Ausgang des entsprechenden 2Bit-Zählers ersetzt (wobei I 0 oder 1 ist). Das Signal COSR wird ebenfalls in dritte Eingänge der NAND-Gatter 400 und 402 eingespeist. Unter Verwendung des Signales COSR in den Auswahlschaltungen 492 uns 494 wird ein unnötiger interner Betrieb nach Beendigung der Burst-Länge verhindert. Die Betriebs-Erläuterung des 2Bit-Zählers und der Auswahlschaltungen bezieht sich auf Abschnitte, wie in Verbindung mit den 36a, 36b und 34 erläutert. Die Ausgangssignale RCA0 und RCA1 des Daten-Übertragungs-Steuerungszählers 348 und deren Komplemente RCA0 und RCA1 können einwandfrei zeitverzögerte Signale entsprechend CAS-Verzögerungswerten oder des Systemtaktes sein, um eine Datenübertragungs-Zeitsteuerung auf Datenleitungen zu steuern.
  • 46 ist eine Zeichnung, die ein Schaltbild des Lese-Datenübertragungs-Taktgenerators 356 zum Erzeugen von Lese-Datenübertragungs-Signalen RDTP0 bis RDTP3 zeigt, welche in dem Daten-Ausgabe-Multiplexer verwendet werden. In der Zeichnung umfasst der Generator 356 NAND-Gatter 498 zum Dekodieren von Spalten-Adress-Signalen RCA0 und RCA1 und deren Komplemente RCA0 und RCA1, Verzögerungsschaltungen 500 zum Empfangen der dekodierten Signale und Erzeugen von Lese-Datenübertragungs-Signalen mit unterschiedlichen Zeitverzögerungen entsprechend CAS-Verzögerungswerten und NAND-Gatter 496 zum Ausgeben der Lese-Datenübertragungs-Signale in einem Lesevorgang und Zurücksetzen der Ausgangssignale auf Low-Pegel in einem Schreibvorgang. Die Ausgangs signale der NAND-Gatter 496 werden als Reaktion auf das Signal ΦEWDC hoch, mit einem High-Pegel in einem Schreibvorgang. Jedes der NAND-Gatter 498 dient als ein Dekoder, der als Reaktion auf zwei Eingänge mit High-Pegeln einen Low-Pegel ausgibt. Jede Verzögerungsschaltung 500 beinhaltet ein Schieberegister 503 mit einer Mehrzahl von Datenpfaden und Schalter 497, 501 und 502, die entsprechend an die Datenpfade angeschlossen sind, und dient zum Bereitstellen einer unterschiedlichen Zeitverzögerung durch einen ausgewählten Schalter entsprechend einem CAS-Verzögerungssignal CL3 und CL4. In 51b , wo externe Anfangs-Spaltenadressen A0 und A, entsprechend auf einem High-Pegel (= 1) und einem Low-Pegel (= 0) sind, wird eine Darstellung eines Zeitablaufdiagrammes für Spalten-Adress-Signale RCA0 und RCA1 zum Steuern der Datenübertragung und Lese-Datenübertragungs-Signale RDTP0 bis RDTP3 gegeben. Da der CAS-Verzögerungswert 3 ist, sind die Schalter 502 eingeschaltet.
  • 47 zeigt ein Schaltbild einer Schaltung zum Erzeugen des Signales ΦCL, die in dem Daten-Ausgabemultiplexer 268 verwendet wird. In der Schaltung machen die auf High-Pegel gehenden Impulse ΦC den Ausgang eines Flip-Flop 504 durch eine Verzögerungsschaltung 505 nach der Aktivierung von CAS hoch. Wenn andererseits die CAS-Verzögerungssignale CL3 und CL4 hoch sind, bleibt der Ausgang eines NAND-Gatters 506 hoch. Somit geht das Signal ΦCL auf einen High-Pegel. Wenn dann ΦC auf einen Low-Pegel geht, geht das Signal ΦCL nach einer Verzögerung von etwa einem Zyklus von ΦCLK in dem Fall eines High-Pegels des Signales CL3 auf einen Low-Pegel, während das Signal ΦCL nach einer Verzögerung von etwa zwei Zyklen von ΦCLK in dem Falle eines High-Pegels des Signales CL4 auf einen Low-Pegel geht. Wenn jedoch CL3 und CL4 sämtlich auf einem Low-Pegel sind, d. h. wenn die CAS-Verzögerung entweder 1 oder 2 ist, ist ΦCL stehts niedrig, da der Ausgang des NAND-Gatters 506 niedrig ist.
  • 49 zeigt ein Zeitablaufdiagramm eines CAS-Interrupt-Lesevorganges nach Aktivierung vonRAS. Der Vorgang wird bei der CAS-Verzögerung von 3 und der Burst-Länge von 4 mit einem Systemtakt von 66 MHz ausgeführt. Zum Zeitpunkt t1 wird ein Lesebefehl mit externen Spaltenadressen A0, A1, A2 ,..., A8 = 1,0,0 ,..., 0 ausgegeben. Zum Zeitpunkt t3 wird ein CAS-Interrupt-Lesebefehl mit externen Spaltenadressen A0, A1, A2 ,..., A8 = 0,1,0 ,..., 0 ausgegeben. Dann werden bei t3 und t4, d. h. direkt vor und nach der Ausgabe des CAS-Interrupt-Lesebefehles Spalten-Adress-Signale RCA0 und RCA1 identisch mit einem Low-Pegel und einem High-Pegel. Somit werden Auslesedaten in Reihe über die gleichen Datenleitungspaare DI02, DIO 2 zu Zeitpunkten t3 und t4 übertragen. In 49C ist erkennbar, dass ein Datenauslesen direkt vor dem CAS-Interrupt hoch war, während Datenauslesen direkt nach dem CAS-Interrupt niedrig war. Dann werden, wie in dem Zeitablaufdiagramm von DIO2 zwischen t3 und t5 in 49C serielle Daten, d. h., 1,0, auf der Datenleitung DIO2 übertragen. Somit werden, wie in 25 gezeigt, die seriellen Daten sequentiell in den seriellen Registern 274 und 278 zwischengespeichert und nur in Reihe durch den Transmission-Gate 280, welcher durch das Lese-Datenübertragungssignal RDTP2 eingeschaltet ist, zu dem Daten-Ausgabepuffer übertragen, wenn die Einrichtung 276 zum Isolieren zwischen den seriellen Registern 274 und 278 nicht dazwischen vorgesehen ist. Da jedoch die Arbeitsgeschwindigkeit einer Halbleiterschaltung entsprechend den Umgebungsbedingungen wie der Umgebungstemperatur variiert, ist es essentiell erforderlich, eine Einrichtung zum Verhindern einer Konkurrenz serieller Daten infolge von Variationen der Arbeitsgeschwindigkeit des Transmission-Gates 280 oder des Datenausgangspuffers bereitzustellen. Das Signal ΦCL wird als ein Signal zum Isolieren zwischen seriellen Registern 274 und 278 verwendet, um solch eine Daten-Konkurrenz zu verhindern. Es ist erkennbar, dass die Daten-Konkurrenz zwischen zwei seriellen Datenwerten durch die Impulse ΦCL mit High-Pegel verhindert werden kann, die als P in 49C angegeben sind.
  • 48 zeigt ein Schaltbild des Schreib-Datenübertragungs-Generators zum Erzeugen von Schreib-Daten-Übertragungs-Signalen WDTP0 bis WDTP3 zur Verwendung in dem Daten-Eingabe-Demultiplexer 314. Der Generator 358 umfasst NAND-Gatter zum Dekodieren von Spalten-Adress-Signalen RCA0 und RCA1 und deren Komplemente RCA0 und RCA1, eine Synchronisierungsschaltung 510 zum Synchronisieren der Dekodierungssignale von den NAND-Gattern mit dem Systemtakt ΦCLK und Erzeugen synchronisierter Schreib-Daten-Übertragungs-Signale, und NAND-Gattern 512, um die synchronisierten Schreib-Datenübertragungs-Signale durch ein Gatter zu führen. Eine Leitung 514 bleibt auf einem Low-Pegel, um sämtliche der Gatter 512 während eines Lesevorganges, eines CAS-Interrupt oder eines Daten-Eingabe/Ausgabe-Maskierungs-Vorganges zurückzusetzen, um dadurch zu bewirken, dass die Signale WDTP0 bis WDTP3 auf einen Low-Pegel gehen. Das Bezugszeichen 516 bezeichnet eine Verzögerungsschaltung. Wie in 33 gezeigt, wird durch ein Adress-Signal RCA0 mit High-Pegel und ein Adress-Signal RCA1 mit Low-Pegel ein Impulssignal WDTP1 mit einem High-Pegel erzeugt und die nächsten sequentiellen Adress-Signale RCA0 und RCA1, welche entsprechend auf einem Low-Pegel und einem High-Pegel sind, erzeugen ein Impulssignal WDTP2 mit einem High-Pegel.
  • 6. Datenleitungs-Vorlade-Schaltung
  • Die Datenleitungs-Vorlade-Schaltung ist eine Schaltung zum Erzeugen von Steuerungssignalen zum Vorladen von E/A-Leitungen, PIO-Leitungen und DIO-Leitungen. In diesem Beispiel der vorliegenden Erfindung sind Datenübertragung und Vorladen zwischen Leitungen in Datenpfaden wiederum sequentiell ausgeführt. Um solch einen Vorladevorgang auszuführen wird ein aus externen Spaltenadressen A1 erzeugtes Spalten-Adress-Signal CA1 verwendet.
  • 50 zeigt ein Schaltbild einer Schaltung zum Erzeugen von Steuerungssignalen zum Vorladen von E/A-Leitungen und PIO-Leitungen. RA11 und CA9 sind Bank-Auswahlsignale, wie oben erläutert, und E/A-Leitungen und PIO-Leitungen werden in Vorlade-Stati initialisiert. Somit sind PIOPR1 und IOPR1 und deren Komplemente PIOPR1 und IOPR1 auf High-Pegeln. Nach Aktivierung von CAS werden dann die NAND-Gatter 518 freigegeben, sobald ΦCP von einem Low-Pegel zu einem High-Pegel geht (ΦYEi behält einen High-Pegel bei). Wenn CAI auf einem Low-Pegel ist (CAI auf einem High-Pegel), behalten Vorlade-Signale PIOPR1 und IOPR1 High-Pegel bei, während PIOPR1 und IOPR1 auf Low-Pegel gehen. Somit werden in 24, wenn BLS auf einem High-Pegel ist, E/A-Leitungspaare I/O2, I/O 2 und I/O3, I/O 3 fortlaufend vorgeladen. I/O0, I/O 0 , und I/O2, I/O 2 beenden jedoch das Vorladen, um für eine Datenübertragung bereit zu sein. PIO-Leitungspaare PIO2, PIO 2 und PIO3, PIO3 , wie in 28 gezeigt, werden ebenfalls in der gleichen Weise vorgeladen. Wenn dann CAI auf einen High-Pegel geht, werden die Leitungen I/O0, I/O 0 , I/O1, I/O1, PIO0, PIO 0 , PIO1 und PIO1 umgekehrt vorgeladen. An dererseits macht ein nach der Aktivierung von CAS in einem CAS-Interrupt-Vorgang erzeugter kurzer Impuls ΦCP mit Low-Pegel sämtliche Vorlade-Signale PI-OPR1, PIOPR1, IOPR1 und IOPR1 zu Impulsen mit High-Pegeln. Somit werden vor dem Empfang von Spaltenadressen nach dem CAS-Interrupt sämtliche E/A-Leitungspaare und PIO-Leitungspaare vorgeladen. Durch solch eine CAS-Vorladung können interne Abläufe mit einer hohen Geschwindigkeit ohne warten ausgeführt werden. Bezugszeichen 520 bezeichnet eine Verzögerungsschaltung.
  • 51 zeigt ein Schaltbild einer Schaltung zum Erzeugen von Steuerungssignalen zum Vorladen von DIO-Leitungen. Auf die gleiche Weise, wie oben erläutert, gehen das DIO-Leitungs-Vorladesignal DIOPR1 und sein Komplement DIOPR1 auf einen High-Pegel, sobald ΦCP auf einen Low-Pegel geht, und ein Signal WCA1 und sein Komplement WCA1 gehen auf einen Low-Pegel, um dadurch sämtliche DIO-Leitungen vorzuladen. D. h., dies geschieht im Falle eines CAS-Interrupt-Vorganges. Wenn ΦCP auf einen High-Pegel geht und CA1 auf einen Low-Pegel ist (CA1 ist auf einem High-Pegel) behalten die Signale DIOPR1 und WCA1 entsprechend den High-Pegel und den Low-Pegel bei, während DIOPR1 und WCA1 entsprechend auf einen Low-Pegel und einen High-Pegel gehen. Somit bleiben während eines Lese- oder Schreib-Vorganges die Vorlade-Schaltungen 263c und 263d in 25 in Einschalt-Stati, während die Schaltungen 263a und 263b davon ausgeschaltet werden. Die Leitungspaare DIO2, DIO 2 und DIO3, DIO 3 behalten das Vorladen bei, während DIO0, DIO 0 und DIO1, DIO 1 für eine Datenübertragung bereit sind. Im Falle dieses Schreibvorganges behalten die Transistoren 318c und 318d in 27 ihre Einschalt-Stati bei und Transistoren 318a und 318b werden ausgeschaltet, um dadurch zu bewirken, dass die Puffer 324c und 324d in Ausschalt-Stati bleiben und die Puffer 324a und 324b Daten abhängig von den in den Zwischenspeichern 320 gespeicherten Daten-Stati übertragen. Wenn dann CA1 auf einen High-Pegel geht, werden Vorgänge entgegengesetzt zu den oben erwähnten ausgeführt.
  • 52 ist ein Schaltbild einer Schaltung zum Erzeugen von Bank-Auswahlsignalen zur Verwendung in dem in 28 gezeigten PIO-Treiber 330. Sobald ein Schreibbefehl ausgegeben ist, gehen ΦWR und ΦCP auf High-Pegel.
  • Wenn RA11 oder CA9 auf einem Low-Pegel sind, wird zu diesem Zeitpunkt DTCP1 auf einem High-Pegel zwischengespeichert und dadurch wird die erste Bank ausgewählt. Wenn ein Vorlade-Befehl zu der ersten Bank ausgegeben wird, geht ΦYEi auf einen Low-Pegel und dadurch geht das Auswahlsignal der ersten Bank DTCP1 auf einen Low-Pegel. Wenn andererseits ein Schreibbefehl zu der zweiten Bank während des Schreibvorganges für die erste Bank ausgegeben wird, wird ein Flip-Flop 522' auf einem Low-Pegel zwischengespeichert und dadurch geht ein Auswahlsignal für die zweite Bank DTCP2 auf einen High-Pegel. DTCP1 und DTCP2 sind jeweils an der entsprechenden Bank zugeordnete PIO-Treiber 330 angeschlossen. In 28 werden, wenn ein Bankauswahlsignal DTCPi und Blockinformationssignale BLS auf High-Pegeln sind, Schalter 332 freigegeben, um dadurch zu erlauben, dass Daten auf entsprechenden DIO-Leitungen übertragen werden.
  • 7. Datenausgabepuffer-Steuerungsschaltung
  • Die Datenausgabepuffer-Steuerungsschaltung ist eine Schaltung zum Steuern von Datenausgaben von dem in 26 gezeigten Datenausgabepuffer 284. Es ist erforderlich, dass der Datenausgabepuffer Daten an jeder vorbestimmten Anstiegsflanke des Systemtaktes CLK in einem Lesevorgang ausgibt. Da der synchrone DRAM Dateninformationen nur innerhalb einer durch die CAS-Verzögerung und die Burst-Länge eingestellten zeitlichen Periode ausgeben darf, wird bevorzugt, dass die Datenausgabe davon außerhalb des gegebenen Zeitabschnittes ausgeschlossen ist, um die Leistungsfähigkeit des Chips zu erhöhen und ebenso einen Leistungsverbrauch zu verhindern. Da weiterhin eine Zykluszeit des Systemtaktes einer vorbestimmten Frequenz (33 MHz in dieser Ausführungsform) oder weniger lang ist, ist es bedeutungslos, ob die Ausgangsdaten synchron mit dem Systemtakt CLK sind.
  • 53 ist ein Schaltbild einer Steuerungsschaltung zum Erzeugen von Steuerungssignalen zum Unterbinden der Datenausgabe des Datenausgabepuffers 284. Das NAND-Gatter 524 gibt einen Low-Pegel bei einem Schreibvorgang aus. Ein Taktsignal CF bleibt für einen Taktzyklus von ΦCLK auf einem High-Pegel, und geht an der ersten Anstiegsflanke von ΦCLK nach Aktivierung von CAS auf den High-Pegel. Ebenso bleibt ΦWRCF für einen Taktzyklus von ΦCLK nach der Aktivierung von WE auf einem High-Pegel. Während CAS und WE sämtlich aktiviert sind, erzeugt das NAND-Gatter 524 einen Low-Pegel, um dadurch Signalen ΦT RST zu erlauben, auf einen Low-Pegel zu gehen. Wenn eine Datenausgabe-Maskierung durch das externe Signal DQM angefordert wird, erzeugt der in 31 gezeigte DQM-Puffer 342 das Taktsignal ΦDQMF mit Low-Pegel, wie in 32 gezeigt. Somit erzeugt das NAND-Gatter 526 einen Impuls mit High-Pegel. Dieses führt zur Erzeugung eines Impulses ΦTRST mit Low-Pegel. Ebenso wird das Signal ΦTRST mit den Signalen COSDQ, die auf einem High-Pegel sind, nach der Verzögerung, die von der der Beendigung der Burst-Länge folgenden CAS-Verzögerung j abhängig ist, niedrig. Somit nimmt der Ausgang des in 26 gezeigten Datenausgabepuffers als Reaktion auf das Signal ΦTRST mit dem Low-Pegel eine hohe Impedanz an. Demnach unterbindet der Datenausgabepuffer 284 die Datenausgabe an der steigenden Flanke des nächsten Systemtaktes CLK nach der Ausgabe des Datenausgabe-Maskierungsbefehles als Reaktion auf das Datenausgabe-Maskierungssignal DQM. Nach der Beendigung der Burst-Datenausgabe erhält der Ausgang des Puffers 284 ebenfalls eine hohe Impedanz.
  • Wenn ein externer Systemtakt von 33 MHz oder weniger verwendet wird, kann ein Steuerungssignal ΦYEP mit dem CAS-Verzögerungssignal CL1 gekoppelt sein, um Daten ungeachtet des internen Systemtaktes ΦCLK auszugeben. Da das CAS – Verzögerungssignal CL1 bei einem solchen Systemtakt einen High-Pegel behält, weist das Signal ΦYEP einen High-Pegel auf. Somit werden in dem Datenausgabepuffer 284 in 26 Transmission-Gates 286 und 286' stets eingeschaltet und unterliegen dadurch nicht der Steuerung des Systemtaktes ΦCLK Wenn jedoch ein Systemtakt einer Frequenz oberhalb von 33 MHz verwendet wird, ist das Signal CL1 auf einem Low-Pegel und das Signal ΦYEP ist ebenfalls auf einem Low-Pegel. Somit werden die Transmission-Gates 286 und 286' unter der Steuerung des Systemtaktes ΦCLK ein- und ausgeschaltet.
  • BETRIEB
  • Eine Erläuterung eines Beispieles des Betriebes unter Verwendung des dargestellten, vorliegenden synchronen DRAM wird gegeben.
  • In 41 ist ein Zeitablaufdiagramm dargestellt, welches einen Lesevorgang bei einer Burst-Länge von 4 und der CAS-Verzögerung von 3 unter Verwendung eines externen Systemtaktes von 100 MHz zeigt. Zum Zeitpunkt t1 wird ein Aktivierungsbefehl ausgegeben. Externe Adressen werden zusammen mit der Aktivierung von RAS eingegeben. Der RAS-Puffer 56 erzeugt dann das Signal ΦRP und erzeugt dann das Bankauswahl-RAS-Signal ΦRCi, welches eine der ersten und zweiten Bänke 12 und 14 mit der externen Adresse A11 bestimmt. Der Zeilen-Master-Taktgenerator 62 in 19 erzeugt den Zeilen-Master-Takt ΦRi bei Empfang des Signales ΦRCi. Der Zeilen-Adresspuffer 60 reagiert auf den Zeilen-Master-Takt ΦRi zum Erzeugen von Zeilen-Adress-Signalen, welche in den Zeilen-Dekoder 18 einer ausgewählten Bank eingespeist werden. Als Reaktion auf die Zeilen-Adress-Signale erzeugt der Zeilen-Dekoder 18 ein Block-Informationssignal BLS, welches eine ausgewählte Teilmatrix in jeder der ersten bis vierten Speicherzellenmatrizen darstellt, und ein Signal, welches eine Wortleitung in der ausgewählten Teilmatrix auswählt. Ein Erfassungsvorgang, welcher durch die Wortleitungs-Auswahlsignale ausgewählte Wortleitungen ansteuert und dann Daten auf entsprechenden Bitleitungen bereitstellt, wird durch konventionelle Techniken ausgeführt. Nach der Beendigung der RAS-Kette erzeugt der Zeilen-Steuerungs-Taktgenerator 74 das Signal ΦRCDi, welches die RAS – CAS-Verzögerungszeit tRCD garantiert. Zum Zeitpunkt t2 wird ein Lesebefehl ausgegeben und Spaltenadressen werden in Spalten-Adresspuffer 344 eingegeben. Als Reaktion auf das CAS-Signal auf dem Low-Pegel zu dem Zeitpunkt t2 erzeugt der Puffer 344 Impulssignale ΦC, ΦCA, ΦCP und BITSET. Das Signal ΦCAR zum Steuern von der Spalten-Adress-Signalerzeugung zugeordneten Steuerungsschaltungen wird von dem Spaltenadress-Rücksetzsignal-Generator 354 als Reaktion auf das Impulssignal ΦYECi erzeugt, welches von dem Spalten-Freigabe-Taktgenerator 66 als Reaktion auf ΦREDi erzeugt wird. Der Spalten-Adresspuffer 344 gibt Spalten-Adress-Signale CA0 bis CA9 als Reaktion auf Impulssignale ΦCA von dem-Puffer und das Signal ΦCAR aus. Da die Spalten-Adress-Signale von dem Spalten-Adresspuffer 344 als Reaktion auf das Spaltenadress-Freigabe/Deaktivierungs-Signal ΦCAR erzeugt werden, welches durch das die Beendigung der RAS-Kette anzeigende ΦRCDi-Signal erzeugt wird, und dass die Aktivierung von CAS anzeigende ΦC-Signal, wird die Zeitdauer von der Aktivierung von CAS (Zeitpunkt t2) bis zu der Ausgabe der Spalten-Adress-Signale beträchtlich kurz. Nach dem Übergang des ΦCAR-Signales auf den High-Pegel führt der Burst-Längen-Zähler 350 einen Zählvorgang des Systemtaktes ΦCLK aus, um die Burst-Länge zu erfassen. Als Reaktion auf Zählsignale CNT0 und CNT1 von dem Burst-Längen-Zähler 350 erzeugt der Burst-Längen-Detektor 352 das Burst-Endesignal COSI und das COSR-Signal, welches die Burst-Länge nach der Aktivierung von CAS angibt. Der Detektor 352 erzeugt ebenfalls das um vorgegebene Taktzyklen abhängig von einem voreingestellten CAS-Verzögerungswert von dem Signal COSR verzögerte COSDQ-Signal, um den Datenausgabepuffer 284 zu steuern, um Daten für den Zeitabschnitt der Datenausgabe, welche durch die Burst-Länge bestimmt ist, bereitzustellen. Da die CAS-Verzögerung gleich 3 ist, ist das Signal COSDQ ein um etwa 2 Taktzyklen von ΦCLK von dem Signal COSR verzögertes Signal. Somit ist das COSDQ-Signal für die Periode der durch die CAS-Verzögerung definierten Zeit und die Burst-Länge (die Zeitdauer zwischen t3 und t6) auf dem Low-Pegel.
  • Der Spalten-Adresszähler 346 lädt Spalten-Adress-Signale von dem Spalten-Adresspuffer als Reaktion auf das Impulssignal BITSET von dem CAS-Puffer und das Spalten-Adress-Freigabesignal ΦCARC, und erzeugt dann in einer Folge Spalten-Adress-Signale PCA0 bis PCA8, um den Takt CNTCLK9 entsprechend der Burst-Länge und des Adress-Modus zu zählen. Der Spalten-Adresspuffer 344 erzeugt sequentielle Spalten-Adress-Signale CA0 bis CA8, zusammengefügt aus den Anfangs-Spaltenadressen und den Spalten-Adress-Signalen PCA0 bis PCA8.
  • 41 zeigt das Zeitablaufdiagramm eines binären Adressmodus (ΦINTEL = 0), wobei die anfängliche externe Spaltenadresse A0 auf einem High-Pegel ist, und die verbleibenden externen Spaltenadressen A1 bis A8 sämtlich auf einem Low-Pegel sind. Da die Burst-Länge auf 4 eingestellt ist, befindet sich lediglich das Burst-Längensignal SZ4 auf einem High-Pegel. Somit führen nur die unteren zwei Stufen ST1 und ST2 des den Spalten-Adresszähler 346 in 35 bildenden ersten Zählerabschnittes den binären Zählvorgang aus. Da der Zählvorgang bei 100 MHz ausgeführt wird, ist der Takt CNTCLK9 identisch mit dem Systemtakt ΦCLK. Somit sind die Ausgangssignale RCA0 und RCA1 des Datenübertragungs-Steuerungszählers identisch mit den Ausgangssignalen PCA0 und PCA1 des Spalten-Adresszählers 346. Die Ausgangssignale RCA0 und RCA1 des Zählers 348 werden in den Lese- Datenübertragungs-Taktgenerator 356 eingespeist, um dadurch Lese-Datenübertragungs-Impulse RDTP0 bis RDTP3 daraus zu erzeugen.
  • Andererseits werden Spalten-Adress-Signale CA0 bis CA8 von dem Spalten-Adresspuffer 344 in den Spalten-Dekoder 24 eingespeist und der Spalten-Vorabdekoder 436 in 39a erzeugt teilweise überlappende Vor-Dekodierungs-Signale DCA 12 und DCA1 2 mit den nachfolgenden Spalten-Adress-Signalen CA1 und CA2. Der Haupt-Spaltendekoder 444 in 40 empfängt die Vorab-Dekodierungs-Signale zum Erzeugen von Spalten-Auswahlsignalen CSL0 und CSL1. Da das Spalten-Auswahlsignal CSL0 erlaubt, dass auf Bitleitungspaaren bereitgestellte Daten zu den ersten E/A-Leitungspaaren I/O0, I/O 0 und I/O1, IO 1 übertragen werden, werden Daten auf den ersten E/A-Leitungspaaren, welche durch den ersten Impuls 532 des Spalten-Auswahlsignales CSL0 erzeugt werden, über eine entsprechende E/A-Leitungs-Auswahlschaltung und entsprechende erste PIO-Leitungspaare in die E/A-Leseverstärker eingegeben. Als Reaktion auf das Aktivierungssignal 535, wie in 41 C gezeigt, verstärkt der E/A-Leseverstärker Daten auf den ersten PIO-Leitungspaaren zum Ausgeben zu den entsprechenden ersten Datenleitungspaaren DIO0, DIO 0 und DIO1, DIO1. Zu diesem Zeitpunkt sind die zweiten Daten-Leitungspaare DIO2, DIO 2 und DIO3, DIO 3 in Vorlade-Zuständen, da das DIO-Leitungs-Vorladesignal DIOPR1 auf einem High-Pegel ist. Durch die ersten Datenleitungspaare transportierte Daten werden in dem Register 278 in dem Datenausgabe-Multiplexer 268 in 25 gespeichert. Durch das Datenleitungspaar DIO1, DIO 1, der ersten Datenleitungspaare übertragene Daten werden durch den Impuls RDTP1 ausgewählt und dann durch das gemeinsame Datenleitungspaar CDL, CDL , den Daten-Ausgabe-Zwischenspeicher 282 und das Datenausgabe-Leitungspaar DO, DO in den Daten-Ausgabepuffer eingegeben. Auf die gleiche Weise wie oben erläutert, werden parallele Daten auf den zweiten E/A-Leitungspaaren I/O2, I/O 2 und I/O3, I/O3 , welche durch Impulse 533 des Spalten-Auswahlsignales CSL1 erzeugt werden, dann in Reihe in den Datenausgabepuffer eingegeben. Zuletzt werden Daten auf dem E/A-Leitungspaar I/O0, I/O 0 der ersten E/A-Leitungspaare, welche durch den zweiten Impuls 534 des Spalten-Auswahlsignales CSL0 erzeugt werden, dann in den Daten-Ausgabepuffer eingegeben. Wenn die Auslesedaten 1,0,1,0 sind, wird der Daten-Ausgabepuffer durch den Impuls ΦTRST mit High-Pegel freigegeben und sein Ausgang DOUT entspricht der Darstellung in 41C. Wenn das Signal ΦTRST niedrig ist, bekommt der Daten-Ausgabepuffer 284 somit eine hohe Impedanz und verhindert dadurch einen unnötigen Betrieb davon. Es ist erkennbar, dass die ersten Daten bei der Anstiegsflanke des dritten Taktes des Systemtaktes CLK nach der Aktivierung von CAS erzeugt werden, und fortlaufende 4Bit-Daten synchron mit dem Systemtakt CLK ausgegeben werden.
  • 33 ist das einen Schreibvorgang bei einer CAS-Verzögerung von 2 und der Burst-Länge von 4 zeigende Zeitablaufdiagramm, unter Verwendung eines Systemtaktes von 66 MHz. Die Zeitsteuerung in 33 entspricht ebenfalls dem Fall, in welchem externe Adressen A0 und A1 bis A8 entsprechend mit einem High-Pegel und Low-Pegeln in der gleichen Weise wie bei dem oben erwähnten Lesevorgang angelegt werden, und die Eingangsdaten DIN für den Daten-Eingangspuffer sind serielle Daten von 1,0,1,0. Der RAS-Ketten-Vorgang wird ausgeführt, wie oben erläutert, und das Burst-Längen-Signal COSR wird durch das Burst-Ende-Signal COSI erzeugt. Sequentielle Spalten-Adress-Signale RCA0 und RCA1 zum Erzeugen von Schreib-Datenübertragungs-Impulsen WDTP0 bis WDTP3 werden durch die Spalten-Adress-Signale CA0 und CA1 erzeugt. Ein Schreibbefehl wird zum Zeitpunkt t2 ausgegeben und Schreibsteuerungssignale ΦWR und ΦEWDC werden von dem WE-Puffer 340 durch das Signal WE mit Low-Pegel erzeugt. Als Reaktion auf die Signale RCA0 und RCA1 erzeugt der Schreib-Datenübertragungs-Taktgenerator 358 Schreib-Datenübertragungs-Impulse WDTP0 bis WDTP3 zum Umwandeln serieller Daten in parallele Daten. Die durch den Eingabepuffer 312 eingegebenen Eingangsdaten DIN werden auf der Eingangsleitung DI als mit ΦCLK synchronisierte, serielle Daten ausgegeben, wie in 33 gezeigt. Der Dateneingabe-Demultiplexer 314 erzeugt die parallelen Daten auf den Datenleitungen DIO1, DIO2, DIO 3 und DIO0 unter der Steuerung von Steuerungssignalen WCA1 und WCA1, und der Schreib-Daten-Übertragungs-Impulse WDTP0 bis WDTP3, mit der Zeitsteuerung, wie in 33 gezeigt. Die Paralleldaten werden durch den PIO-Leitungstreiber 350 unter Steuerung von Steuerungssignalen IOPR1 und IOPR1 in den entsprechenden E/A-Bus eingespeist und dann durch durch die Spalten-Auswahlsignale ausgewählte Bitleitungen in entsprechende Speicherzellen geschrieben.
  • 49 ist ein Zeitablaufdiagramm, welches den CAS-Interrupt-Lesevorgang bei der CAS-Verzögerung von 3 und der Burst-Länge von 4 unter Verwendung eines Systemtaktes von 66 MHz zeigt. Bei dem Lesebefehl des Zeitpunktes t1 werden die externen Adressen A0 und A1 bis A8 entsprechend mit einem High-Pegel und Low-Pegeln beaufschlagt und bei dem CAS-Interrupt-Lesebefehl zum Zeitpunkt t3 weiden externe Adressen A, und A0 und A2 bis A8 entsprechend mit einem High-Pegel und Low-Pegeln beaufschlagt. Dieser CAS-Interrupt-Lesevorgang ist identisch zu dem oben erläuterten Lesevorgang, mit der Ausnahme, dass die letzten 2Bit-Daten der Daten, welche durch den zum Zeitpunkt t1 ausgegebenen Lesebefehl ausgelesen werden müssen, niemals durch den zum Zeitpunkt t3 ausgegebenen CAS -Interrupt-Befehl ausgelesen werden können. Anhand von 49 wird eine kurze Erläuterung gegeben. Der Aktivierungsbefehl, d. h., der RAS-Aktivierungsbefehl wird in zwei Zyklen von CLK vor dem Zeitpunkt t1 ausgegeben. Da die Wirkungsweise der RAS-Kette mit Zeilenadressen identisch mit der oben erläuterten ist, wird auf eine Erläuterung dieses Vorganges verzichtet. Der Lesebefehl wird zum Zeitpunkt t1 ausgegeben und das Spalten-Vorab-Dekodierungssignal DCA12 von dem Spalten-Vorab-Dekoder (in 39a gezeigt) wird dann hoch, wobei CA1 und CA2 auf Low-Pegeln sind. Das Spalten-Auswahlsignal CSL0 beinhaltet den Impuls 600 mit High-Pegel, wie in 49b gezeigt, wobei CA2 bis CA8 stets auf Low-Pegeln sind. Nach dem Übergang von CA1 von dem Low-Pegel zu dem High-Pegel wird das Spalten-Vorab-Dekodierungssignal DCA12 hoch, überlappt einen Endabschnitt des Signales DCA12 und dadurch weist das Spalten-Auswahlsignal CSL1 den Impuls 601 mit High-Pegel auf. Sobald der CAS-Interrupt-Lesebefehl zum Zeitpunkt t3 ausgegeben ist, erzeugt der CAS-Puffer 338 das Signal BITSET des Impulses 602. Der Burst-Längen-Zähler 350 wird dann durch den Impuls 602 zurückgesetzt und startet einen binären Zählvorgang mit dem Systemtakt ΦCLK erneut. Nach dem Zählen der Burst-Länge mit 4 erzeugt der Zähler 350 das Burst-Endsignal COSI des Impulses 603. Der Burst-Längen-Detektor 352 erzeugt dann das Signal COSR mit Low-Pegel, das eine Burst-Länge von dem ersten Lesebefehl mit dem Impuls ΦC und dem Signal COSR angibt, und gibt dann das einen Daten-Auslese-Zeitabschnitt angebende Signal COSDQ mit dem Signal COSR und dem CAS-Verzögerungssignal aus. Somit ist erkennbar, dass insgesamt 6 Bit-Daten ausgelesen werden können. Der in 34 gezeigte Spalten-Adresspuffer 344 speichert externe Spaltenadresseneingaben nach dem CAS-Interrupt (zum Zeitpunkt t3) durch den Impuls ΦCA mit High-Pegel von dem CAS-Puffer 338 zwischen und erzeugt aufeinanderfolgende vier Spalten-Adress-Signale mit Hilfe des Spalten-Adresszählers 346. Somit behält das Spalten-Adress-Signal CA1, welches durch die zum Zeitpunkt t3 eingegebene, externe Adresse mit High-Pegel zwischengespeichert wird, für etwa zwei Taktzyklen nach dem Übergang von ΦCA, zu dem Low-Pegel den High-Pegel bei, da das am wenigsten signifikante Spalten-Adress-Signal CA0 bei dem Low-Pegel bleibt. Da CA2 bis CA8 zu diesem Zeitpunkt sämtlich niedrig sind, wird das Spalten-Auswahlsignal CSL1 dann ein Impuls 604 mit High-Pegel. Nach dem Übergang von CA1 auf den Low-Pegel bleiben CA1 und sein Komplement CA1 entsprechend niedrig und hoch für etwa zwei Taktzyklen. Das auf einen Low-Pegel gehende Signal ΦCAR bewirkt jedoch, dass CA1 und CA1auf einen Low-Pegel gehen. Dieses resultiert darin, dass das Spalten-Auswahlsignal CSL0 der Impuls 605 mit High-Pegel werden kann. Andererseits werden mit Spaltenadressen A0 und A1, die zum Zeitpunkt t1 entsprechend hoch und niedrig sind, und Spaltenadressen A0 und A1, die zum Zeitpunkt t3 niedrig und hoch sind, LeseDaten-Übertragung-Impulse RDTP0 bis RDTP3 erzeugt, wie in 49 b gezeigt.
  • Daten auf Bitleitungspaaren werden durch den Impuls 600 von CSL0 zu den ersten E/A-Leitungspaaren übertragen und dann durch erste PIO-Leitungspaare zu ersten Datenleitungspaaren DIO0, DIO 0 und DIO1, DIO 1, übertragen. 49C zeigt, wo Daten mit High-Pegel und Daten mit Low-Pegel entsprechend parallel auf der DIO0-Leitung und DIO1-Leitung übertragen werden. Diese parallelen Daten werden in Zwischenspeicher 278a und 278b in dem Datenausgabe-Multiplexer 268 in 25 gespeichert und der Impuls 606 von RDTP1 bewirkt dann, dass die gespeicherten Daten des der Leitung DIO1 zugeordneten Zwischenspeichers 278b davon ausgegeben werden. Demnach gibt der Daten-Ausgabepuffer die Daten RD1 mit Low-Pegel aus. Durch den Impuls 601 von CSL1 ausgewählte parallele Daten werden durch zweite E/A-Leitungspaare und PIO-Leitungspaare zu zweiten Datenleitungspaaren DIO2, DIO 2 und DIO3, DIO 3 übertragen. Es ist erkennbar, dass Daten auf DIO2 und DIO3 entsprechend hoch und niedrig sind. Der Impuls 607 von RDTP2 wählt in dem Zwischenspeicher 278c gespeicherte Daten aus und der Daten-Ausgabepuffer gibt dann die Daten RD2 mit High-Pegel aus. Ebenso werden durch den Impuls 604 von CSL1 ausgewählte, parallele Daten zu den Datenleitungen DIO2 und DIO3 übertragen. Die Zeichnung in 49c zeigt, dass Daten mit Low-Pegel und Daten mit High-Pegel auf Datenleitungen DIO2 und DIO3 übertragen weiden. Der Transmission-Gate 276 in 25 gelangt mit dem Impuls P mit High-Pegel von ΦCL in einen Ausschalt-Zustand. Nachdem die Daten jedoch, welche bei dem vorherigen Vorgang durch die Leitung DIO2 in dem Zwischenspeicher 278 gespeichert wurden, zu dem Datenausgabepuffer durch den Impuls 607 von RDTP2 übertragen wurden, wird der Impuls P niedrig. Dann wird der Schalter 276 eingeschaltet. Somit werden Daten auf den Datenleitungen DIO2 und DIO3 entsprechend in Zwischenspeichern 278c und 278d zwischengespeichert. In dem Zwischenspeicher 278c gespeicherte Daten werden dann durch den Impuls 607 von RDTP2 ausgegeben und dadurch gibt der Datenausgabepuffer 284 die Daten RD3 mit Low-Pegel aus. In dem Zwischenspeicher 278d gespeicherte Daten werden durch den Impuls 608 von RDTP3 ausgegeben und resultieren dadurch in der Ausgabe der Daten RD4 mit High-Pegel aus dem Datenausgabepuffer 284. Ebenso werden durch den Impuls 605 von CSL0 ausgewählte Daten zu den ersten Datenleitungspaaren übertragen. In der Zeichnung ist erkennbar, dass Daten mit Low-Pegel und Daten mit High-Pegel entsprechend parallel auf den Datenleitungen DIO0 und DIO1 übertragen werden. Auf die gleiche Weise, wie Ober erläutert, werden diese parallelen Daten in der Folge durch die in 49b gezeigten Impulse 609 und 610 ausgewählt und der Datenausgabepufter 284 gibt dann die Daten RD5 mit Low-Pegel und die Daten RD6 mit dem High-Pegel in Folge aus. Der Datenausgabepuffer 284 nimmt dann eine hohe Impedanz mit dem Signal COSDQ mit High-Pegel an.
  • 54 ist ein verschiedene Vorgänge bei der CAS-Verzögerung von 2 und der Burst-Länge von 4 unter Verwendung nur einer ausgewählten Bank zeigendes Zeitablaufdiagramm. Befehle werden wie folgt gegeben. Aktivierungsbefehl bei t1, Lesebefehl mit externen Spaltenadressen CA0 bei t7, CAS-Interrupt-Lesebefehl mit externen Spaltenadressen CB0 bei t3, CAS-Interrupt-Schreibbefehl mit externen Spaltenadressen CC0 bei t1, CAS-Interrupt-Schreibbefehl mit externen Spaltenadressen CD0 bei t10, Vorlade-Befehl bei t12 und Daten-Eingabe/Ausgabe-Maskierungsbefehl bei t6, t9, t12 und t13. Daten QA0 und QA1 werden infolge des bei t2 ausgegebenen Lesebefehles entsprechend bei t3 und t4 ausgegeben und Daten QB0 und QB1 werden infolge des bei t3 ausgegebenen Lesebefehles bei t5 und t6 ausgegeben. Bei t1 wird eine Datenausgabe unterbunden und bleibt in einem Status hoher Impedanz infolge des bei t6 ausgegebenen Daten-Ausgabe-Maskierungsbefehles. Bei t8 und t9 werden Schreibdaten DC0 und DC1 infolge des Schreibbefehles bei t7 entsprechend eingegeben. Der Daten-Eingabe-Maskierungs-Befehl bei t9 unterbricht den Empfang von Schreibdaten zum Zeitpunkt t10. Ebenso werden bei t11 und t12 Schreibdaten DD0 und DD1 entsprechend dem Schreibbefehl bei t10 eingegeben. Der Dateneingabe-Maskierungsbefehl wird bei t12 und t14 nach dem Vorlade-Befehl bei t12 ausgegeben.
  • 55 ist ein Zeitablaufdiagramm, welches verschiedene Vorgänge bei einer CAS-Verzögerung von 2 und der Burst-Länge von 4 bei einer ausgewählten Bank zeigt. Lese-Schreib- und Daten-Eingabe/Ausgabe-Maskierungs-Vorgänge sind die gleichen wie diejenigen in 54. Nach dem Ausgeben eines Einfrier-Befehles bei t1 wird die Erzeugung eines Impulses des internen Systemtaktes ΦCLK entsprechend dem Impuls 536 des Systemtaktes CLK unterdrückt. Somit wird die Ausgabe von Daten bei t3 eingefroren, um die gleichen Daten wie die Ausgabe der Daten bei t2 auszugeben. Ebenso bewirkt der interne Systemtakt, bei welchem die Erzeugung entsprechender Impulse verhindert wird, dass der Betrieb des Spalten-Adresszählers eingefroren wird, um dadurch das Schreiben von Daten bei t5 zu unterbinden.
  • 56 ist ein Zeitablaufdiagramm, das einen Lesevorgang bei einer CAS – Verzögerung von 2 und der Burst-Länge von 4 mit zwei Bänken zeigt. Bei dem Aktivierungsbefehl der ersten Bank bei t1 und bei dem Lesebefehl bei t2 werden aufeinanderfolgende Daten QA0 bis QS3 vom Zeitpunkt t3 an ausgegeben. Bei dem Aktivierungsbefehl der zweiten Bank bei t3 und bei dem Lesebefehl bei t4 werden vom Zeitpunkt t5 an ebenfalls aufeinanderfolgende Daten QB0 bis QB3 ausgegeben. Zum Zeitpunkt t6 wird bei t6 ein gleichzeitiger Vorlade-Befehl ausgegeben.
  • 57 ist ein Zeitablaufdiagramm, welches einen verschachtelten Lesevorgang mit der CAS-Verzögerung von 2 und der Burst-Länge von 4 zeigt. Der Aktivierungsbefehl für die erste Bank wird zum Zeitpunkt t1 ausgegeben und derjenige für die zweite Bank wird dann zum Zeitpunkt t2 ausgegeben. Somit werden Daten QA0 bis QA3 von der ersten Bank vom Zeitpunkt t3 an ausgelesen. Gleichzeitig wird der Aktivierungsbefehl der zweiten Bank zum Zeitpunkt t3 ausgegeben. Zum Zeitpunkt t4 wird ein Lesebefehl für die zweite Bank ausgegeben, die durch die Spaltenadresse A9 auf High-Pegel ausgewählt wird. Danach werden nach der Ausgabe aufeinanderfolgender 4Bit-Daten QA0 bis QA3 Auslesedaten QBo und QB1 von der zweiten Bank ohne Unterbrechung ausgegeben. Zum Zeitpunkt t5 wird ein Lesebefehl für die erste Bank mit der Spaltenadresse A9 mit Low-Pegel ausgegeben, um dadurch aufeinanderfolgend Auslesedaten QC0 und QC1 von der ersten Bank auszugeben. Ein Lesebefehl wird dann für die zweite Bank zum Zeitpunkt t6 ausgegeben, um dadurch Auslesedaten QD0 und QD1 auszugeben. Ein Vorlade-Befehl wird dann zum Zeitpunkt t1 für die erste Bank ausgegeben. Ein Lesebefehl wird dann zum Zeitpunkt t8 für die zweite Bank ausgegeben, um dadurch Auslesedaten QE0 bis QE3 auszugeben. Ein Vorlade-Befehl wird für die zweite Bank mit externen Adressen A10 und A11 zu einem Zeitpunkt t9 ausgegeben.
  • Eine Erläuterung verschiedener Betriebsmodi mit einem einzelnen Daten-Eingabe/-Ausgabe-Pad in Verbindung mit den 54 bis 57 wurde gegeben. Es ist jedoch anzumerken, dass die vorliegende Ausführungsform acht Daten-Eingabe/-Ausgabe-Pads aufweist und verschiedene Anwendungen ebenfalls möglich sind.
  • Weitere Ausführungsformen
  • Wie oben erläutert, wurde der vorliegende, synchrone DRAM mit Impuls-RAS ausgeführt. Synchroner DRAM alternativer Ausführungsformen der vorliegenden Erfindung kann jedoch mit Pegel-RAS ausgeführt sein. Verschiedene Betriebsbefehle für Pegel-RAS wurden bereits erläutert. Damit der synchrone DRAM mit Pegel-RAS arbeiten kann, benötigen einige Schaltungen Modifikationen, andere können ohne Modifikation verwendet werden.
  • 58 ist eine Zeichnung, die ein Schaltbild für einen RAS-Puffer unter Verwendung des Pegel-RAS zeigt. In der Zeichnung weisen ein Eingangspuffer 70 und eine Synchronisierungsschaltung 108, welche den Pegel-RAS-Puffer 538 bilden, den gleichen Aufbau und die Wirkungsweise wie der in 9 gezeigte RAS-Puffer 56 für Impuls-RAS auf. Der Ausgang der Synchronisierungsschaltung 108 ist gemeinsam mit einem ersten RAS-Signalgenerator 540 für die erste Bank und mit einem zweiten RAS-Signalgenerator 542 für die zweite Bank durch einen Zwischenspeicher 550 angeschlossen. Der erste RAS-Signalgenerator 540 umfasst ein Flip-Flop 545 zum Speichern eines RAS-Signales für die erste Bank als Reaktion auf ein durch eine Adresse A11 erzeugtes Bank-Auswahlsignal SRA11. Das Flip-Flop 545 ist ein NAND-Flip-Flop mit NAND-Gattern 544 und 546. Ein Eingangsanschluss des Flip-Flop 545 ist an den Ausgang eines NOR-Gatters 548 angeschlossen und der andere Eingangsanschluss des Flip-Flop 545 empfängt ein RAS-Signal von der Synchronisierungsschaltung 108. Das NOR-Gatter 548 empfängt das Bank-Auswahlsignal SRA11 an seinem ersten Eingangsanschluss und ein Signal an seinem zweiten Eingangsanschluss, welches während eines Refresh, einer Modus-Einstellung oder einem Testbetrieb bei einem High-Pegel bleibt. Der Aufbau des zweiten RAS-Signalgenerators ist der gleiche wie derjenige des ersten RAS-Signalgenerators. Nach der Aktivierung von RAS speichert das Flip-Flop 545 somit einen Low-Pegel zwischen, wenn die externe Adresse A11 niedrig ist, d. h., SRA11 ist hoch, und das RAS-Signal der ersten Bank ΦRC1 wird dann auf einem High-Pegel zwischengespeichert. Da das NOR-Gatter 548' des zweiten RAS -Signalgenerators 542 einen High-Pegel ausgibt, behält das Flip-Flop 545' zu diesem Zeitpunkt seinen vorherigen Zustand bei. D. h., nach der Aktivierung von RAS in dem vorherigen Vorgang war A11 hoch, d. h., SRA11 war hoch, das RAS-Signal der zweiten Bank ΦRC2 bleibt hoch. Wenn andererseits RAS von einem Low-Pegel zu einem High-Pegel geht, speichert der Zwischenspeicher 550 einen High-Pegel bei der Anstiegsflanke des nächsten Systemtaktes ΦCLK zwischen. Somit empfangen die NAND-Gatter 546 und 546' jedes einen Low-Pegel und die Signale ΦRC1 und ΦRC2 werden daher niedrig. D. h., beide Bänke gehen in einen Vorlade-Zustand. Zusätzlich ist Φ RFH während eines Refresh niedrig und Φ WCBR ist während eines Modus-Einstellvorganges niedrig, die Signale ΦRC1 und ΦRC2 sind bei solchen Vorgängen sämtlich hoch. Die Signale ΦRL1 und ΦRL2 sind schnellere Signale als ΦRC1 und ΦRC2
  • 59 ist eine Zeichnung, welche Adresspuffer zum Erzeugen besonderer Adressen SRA10 und SRA11 zeigt. Diese Adresspuffer sind unabhängige Puffer, die von den Zeilen- und Spalten-Adresspuffern getrennt sind. Der Adresspuffer 552 zum Erzeugen von SRA10 als Reaktion auf eine Adresse A10 wird bei dem Impuls-RAS verwendet, aber nicht bei dem Pegel-RAS. Der Adresspuffer 552 hat den gleichen Aufbau wie die vorstehend erwähnten Puffer, die jeder den Eingangspuffer 70 und die Synchronisierungsschaltung 108 umfassen. Der Adresspuffer 554 zum Erzeugen von SRA11 als Reaktion auf eine Adresse A11 umfasst einen Transmission-Gate 556, welcher als Reaktion auf Signale ΦRC1 und ΦRC2 eingeschaltet wird, die im Falle eines Pegel-RAS erzeugt werden. Der Transmission-Gate 556 wird durch Aktivierung entweder der ersten oder der zweiten Bank eingeschaltet und dient ebenfalls zum Verhindern der Änderung eines logischen Pegels des Signales SRA11 mit dem Systemtakt ΦCLK nach der Aktivierung von einer der beiden Bänke. In dem Fall, dass der Adresspuffer 554 für Impuls-RAS verwendet wird, kann er modifiziert werden, so dass der Ausgang des Zwischenspeichers 558 SRA11 wird.
  • 60 ist ein Schaltbild einer Pegel-RAS-Steuerungsschaltung zum Erzeugen eines Modus-Einstell-Steuerungssignales Φ WCBR eines Refresh-Taktes ΦRFH im Fall von Pegel-RAS. In dem Modus-Einstell-Steuerungssignal-Generator 200 in 14, der bei Impuls-RAS verwendet wird, sind die Transmission-Gates durch das Signal ΦRP durch ein Gatter geführt. In dem Fall des Pegel-RAS werden die Transmission-Gate jedoch durch ein Signal durch ein Gatter geführt, welches durch die Signale ΦRL1 und ΦRL2 anstelle der Signale ΦRP erzeugt werden. Dies dient zum Erzeugen der Signale Φ WCBR und Φ RFH mit schnelleren Signalen ΦRL1, und ΦRL2 als ΦRC1 und ΦRC2. Dieser Vorgang ist der gleiche, wie in Verbindung mit 14 erläutert.
  • 61 ist eine Darstellung, die ein Zeitablaufdiagramm eines Pegel-RAS verwendenden synchronen DRAM zeigt. Das Ablauf-Zeitablaufdiagramm, wie in dieser Zeichnung gezeigt, hat eine Beziehung zu dem Impuls-RAS verwendenden, in 54 gezeigten. In der Zeichnung in 61 wird zum Zeitpunkt t1 ein Vorlade-Befehl ausgegeben. Die verbleibenden Vorgänge sind die gleichen, wie diejenigen bei Impuls-RAS.
  • Wie oben erläutert, wurden Systemdesign und die Verwendung von Wegen des vorliegenden, synchronen DRAM detailliert erläutert. Obwohl Ausführungsformen der vorliegenden Erfindung in Verbindung mit einem synchronen DRAM erläutert wurden, ist für den Durchschnittsfachmann erkennbar, dass andere Ausführungsformen der vorliegenden Erfindung auf Halbleiterspeicher anwendbar sind.
  • Die Aufmerksamkeit des Lesers wird auf alle Unterlagen und Dokumente gelenkt, welche gleichzeitig mit oder vor dieser Beschreibung in Verbindung mit dieser Anwendung eingereicht wurden, und welche öffentlich zur Einsicht mit dieser Beschreibung sind und auf die Inhalte dieser hier einbezogenen Unterlagen und Dokumente wird Bezug genommen.
  • Sämtliche in dieser Beschreibung offenbarten Merkmale (einschließlich beigefügter Ansprüche, Zusammenfassung und Zeichnungen) und/oder sämtliche der Schritte aller offenbarten Verfahren oder Verarbeitungen können in jeder Kombination zusammengefasst werden, mit Ausnahme von Kombinationen, bei welchen wenigstens einige der Merkmale und/oder Schritte untereinander exklusiv sind.
  • Jedes in dieser Beschreibung offenbarte Merkmal (einschließlich beigefügter Ansprüche, Zusammenfassung und Zeichnungen) kann durch alternative Merkmale ersetzt werden, welche dem gleichen, äquivalenten oder vergleichbaren Zweck dienen, sofern dies nicht ausdrücklich anders ausgeführt ist. Soweit nicht ausdrücklich anders ausgeführt, ist somit jedes offenbarte Merkmal lediglich ein Beispiel einer generischen Reihe äquivalenter oder vergleichbarer Merkmale.
  • Die Erfindung ist nicht auf die Einzelheiten der vorstehenden Ausführungsformen) beschränkt. Die Erfindung erstreckt sich auf jedes neue oder jede neue Kombination der in dieser Beschreibung offenbarten Merkmale (einschließlich beigefügter Ansprüche, Zusammenfassung und Zeichnungen) oder jede neuen oder neue Kombination von Schritten jedes offenbarten Verfahrens oder jeder Verarbeitung.

Claims (15)

  1. Synchrone, dynamische Speicheranordnung mit wahlfreiem Zugriff (SDRAM), mit: einem Taktfreigabepuffer (54), der ein Takt-Maskierungssignal (θCKE) als Reaktion auf ein Taktfreigabesignal (CKE) erzeugt; und einem Taktsignalpuffer (52), der auf das Takt-Maskierungssignal (θCKE) reagiert, ein externes Taktsignal (CLK) in ein erstes internes Taktsignal (θCLK) umwandelt, wenn das Takt-Maskierungssignal (θCKE) in einem ersten logischen Zustand ist, und die Umwandlung des externen Taktsignals (CLK) in das erste interne Taktsignal (θCKE) blockiert, wenn das Takt-Maskierungssignal (θCKE) in einem zweiten logischen Zustand ist, wobei der Taktsignalpuffer (52) das externe Taktsignal (CLK) in ein zweites internes Taktsignal (CLKA) umwandelt; und wobei der Taktfreigabepuffer (54) auf das zweite interne Taktsignal (CLKA) reagiert.
  2. Speicher Anordnung nach Anspruch 1, bei welcher das zweite interne Taktsignal (CLKA) das Timing des Taktfreigabepuffers (54) steuert; und wobei der Zustand des Takt-Maskierungssignals (θCKE) durch einen Zustand des Taktfreigabesignals (CKE) gesteuert wird.
  3. Speicheranordnung nach Anspruch 2, bei welcher der Taktfreigabepuffer (54) ein Schieberegister (86) umfasst, mit einem Dateneingang, der auf das Taktfreigabesignal (CKE) reagiert, und einem Takteingang, der auf das zweite interne Taktsignal (CLKA) reagiert.
  4. Speicheranordnung nach Anspruch 3, bei welcher der Dateneingang des Schieberegisters (86) eine invertierte, verzögerte und Pegel-verschobene Version des Taktfreigabesignals (CKE) empfängt.
  5. Speicheranordnung nach Anspruch 4, bei welcher der Taktfreigabepuffer (54) das Taktfreigabesignal (CKE) von einem TTL-kompatiblen Pegel auf einen CMOSkompatiblen Pegel verschiebt.
  6. Speicheranordnung nach Anspruch 1, bei welcher das Takt-Maskierungssignal (θCKE) von dem ersten logischen Zustand in den zweiten logischen Zustand synchron mit einer Flanke des zweiten internen Taktsignals (CLKA) gesteuert wird.
  7. Speicheranordnung nach Anspruch 6, bei welcher das Takt-Maskierungssignal (θCKE) von dem ersten logischen Zustand in den zweiten logischen Zustand gesteuert wird, wenn, und nur, wenn das zweite interne Taktsignal (CLKA) einem Übergang unterliegt, während das Taktfreigabesignal (CKE) in einem aktiven Zustand ist.
  8. Speicheranordnung nach Anspruch 6, bei welcher das Takt-Maskierungssignal (θCKE) in den zweiten logischen Zustand gesteuert wird, wenn, und nur, wenn das zweite interne Taktsignal (CLKA) einem 1-0-Übergang unterliegt, während das Taktfreigabesignal (CKE) in einem logischen 0-Zustand ist.
  9. Speicheranordnung nach Anspruch 8, bei welcher die ersten und zweiten logischen Zustände logisch-0- und logisch-1-Zustände sind.
  10. Speicheranordnung nach einem der vorstehenden Ansprüche, und mit: einem Spaltenadresspuffer, welcher eine externe Spaltenadresse an einem Eingang davon in eine erste Spaltenadresse (ECAi) an einem Ausgang davon umwandelt; einem Spaltenadresszähler, welcher als ein Eingangssignal eine interne Spaltenadresse (CAi) empfängt und eine zweite Spaltenadresse (PCAi) an einem Ausgang davon erzeugt; und einem Multiplexer, welcher mit ersten und zweiten Eingängen elektrisch an die Ausgänge des Spaltenadresspuffers und des Spaltenadresszählers angeschlossen ist und die interne Spaltenadresse als ein Ausgangssignal davon erzeugt.
  11. Speicheranordnung nach Anspruch 10, bei welcher der Spaltenadresspuffer auf das erste interne Taktsignal (θCLK) reagiert.
  12. Speicheranordnung nach Anspruch 11, und mit einem Spaltenadress-Strobe-(CAS)-Puffer, welcher auf ein Spaltenadress-Strobe-Signal reagiert und ein Spaltenadress-Steuerungssignal (θCA) erzeugt; und in welchem der Multiplexer die erste Spaltenadresse (ECAi) auswählt, wenn das Spaltenadress-Steuerungssignal (θCA) in einem ersten logischen Zustand ist, und das zweite Spaltenadress-Signal (PCAi) auswählt, wenn das Spaltenadress-Steuerungssignal (θCA) in einem zweiten logischen Zustand ist.
  13. Speicheranordung nach Anspruch 11, und mit einem Burst-Längen-Zähler, welcher auf das erste interne Taktsignal (θCLK) reagiert.
  14. Speicheranordung nach Anspruch 13, und mit: einer Burst-Längen-Erfassungsschaltung mit einem elektrisch an den Ausgang des Burst-Längen-Zählers angeschlossenen Eingang; und einem Spaltenadress-Rücksetzsignal-Generator, welcher ein Spaltenadress-Rücksetzsignal (θCAR) als Reaktion auf ein Ausgangssignal der Burst-Längen-Erfassungsschaltung erzeugt.
  15. Speicheranordung nach Anspruch 14, bei welcher die interne Spaltenadresse am Ausgang des Multiplexeres als Reaktion auf das Spaltenadress-Rücksetzsignal zurückgesetzt werden kann.
DE69333055T 1992-10-02 1993-10-01 Taktunterbrechungsschaltung Expired - Lifetime DE69333055T2 (de)

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