DE69334110T2

DE69334110T2 - Integrierte Halbleiterschaltung mit Eingangs-Ausgangsschnittstelle für kleine Signalamplituden

Info

Publication number: DE69334110T2
Application number: DE69334110T
Authority: DE
Inventors: Fujitsu Limited Masao Taguchi; Fujitsu Limited Satoshi Eto; Fujitsu Limited Yoshihiro Takemae; Fujitsu Limited Makoto Koga; Fujitsu Limited Hiroshi Yoshioka
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1992-06-15
Filing date: 1993-06-14
Publication date: 2007-05-10
Anticipated expiration: 2013-06-15
Also published as: DE69333821D1; DE69330219T2; US6737893B2; EP0883248A2; US6707325B2; US20030042944A1; US20030071663A1; EP0883247A2; EP1345327A1; US6744300B2; EP0575124B1; EP0883247A3; EP0883248A3; DE69334054T2; EP0883247B1; EP0575124A2; DE69334054D1; EP0883248B1; US20030058008A1; US6720804B2

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiterschaltung (LSI). Konkreter bezieht sich die Erfindung auf eine integrierte Halbleiterschaltung, die mit einer Eingangsschaltung oder einer Ausgangsschaltung ausgestattet ist, die an eine Eingabe/Ausgabe-Schnittstelle zwischen Chips auf einer Platine angepaßt ist, welche mehrere LSI-Chips trägt, und insbesondere mit einer Eingangsschaltung ausgestattet ist, die an sowohl die Daten, die mit Hochfrequenztakten (z.B. 50 MHz oder höher) (worauf im folgenden als Hochgeschwindigkeitsdaten verwiesen wird) arbeiten, als auch die Daten angepaßt werden kann, die mit Niederfrequenztakten (z.B. 50 MHz oder niedriger) (worauf im folgenden als Niedergeschwindigkeitsdaten verwiesen wird) arbeiten, oder mit einer Ausgangsschaltung ausgestattet ist, die Signale mit sehr kleiner Amplitude des CTT-(Center Tapped Termination)-Pegels des GTL-(Gunning Transceiver Logic)-Pegels abgibt.
Die US-A-4 399 673 offenbart eine Treiberschaltung zur Verwendung beim Testen entweder von ECL-(Emittergekoppelter Logik) oder TTL-(Transistor-TransistorLogik) Vorrichtungen. Die Schaltung hat ein Paar von variablen Referenzspannungen (VH, VL) zum Bestimmen der Logikpegel 0 und 1. die Schaltung hat auch zwei Teminalnetzwerke (8, 9) für ECL und TTL, die selektiv mit dem Ausgang der Treiberschaltung gemäß dem Wert einer der Referenzspannungen (VL) verbunden sind. Vorzugsweise ist die Schaltung als Hybridnetzwerk auf dem selben Substrat montiert.
Die US-A-4 625 129 offenbart einer elektronische Schaltungsvorrichtung, wie eine integrierte Schaltung, die Schaltungsabschnitte enthält, die nicht alle zur selben Zeit verwendet werden, zum Beispiel ECL-Typ-Schaltungen und TTL-Typ-Schaltungen. Die elektronische Schaltungsvorrichtung enthält wenigstens einen Eneergieanschluß, der für alle Schaltungsabschnitte gemeinsam vorgesehen ist, und eine Steuerschaltung zum Aktivieren eines Teils der Schaltungsabschnitte in Übereinstimmung mit dem Potential der Energiequellenspannung, die auf den Energieanschluß oder die Energieanschlüsse aufgebracht wird.
Bislang wurde der TTL- oder CMOS-Pegel oder der LVTTL (Schnittstellenspezifikation für eine standardisierte Stromversorgung mit 3,3 Volt in Übereinstimmung mit JEDEC) allgemein als der Eingangs/Ausgangspegel der LSIs verwendet. Bezüglich dieser Pegel wird jedoch die Vorrichtung durch die Reflexion von Signalen oder durch das Nebensprechen stark beeinflusst, wenn die Frequenz der Übertragungsdaten 50 MHz übersteigt, und es wird schwierig, die Daten normal zu übertragen, da die Wellenformen durch gedämpfte Schwingungen (engl. ringing) und dergleichen verzerrt werden. Daher wurde den Eingabe/Ausgabe-Schnittstellen (CTT, GTL, Rambus-Kanal etc.) mit kleiner Amplitude Aufmerksamkeit geschenkt, die die Amplituden der Übertragungsdaten so unterdrücken, dass sie kleiner als 1 Volt (etwa ±300 bis ±500 mV) ist. Diese Eingabe/Ausgabe-Schnittstellen machen es möglich, die Daten mit Geschwindigkeiten von bis zu 100 MHz oder mehr zu übertragen, was viel größer als 50 MHz ist.
Herkömmliche integrierte Halbleiterschaltungen, die mit solchen Eingabe/Ausgabe-Schnittstellen ausgestattet sind, weisen jedoch im Gegensatz zu den bevorzugten Ausführungsformen der vorliegenden Erfindung viele Probleme, die später ausführlich beschrieben werden.
Aufgabe der vorliegenden Erfindung ist es, eine integrierte Halbleiterschaltung vorzusehen, die mit einer Ausgangsschaltung versehen ist, die eine Hochgeschwindigkeitsoperation realisieren und die Steuerbarkeit der Ausgangstransistoren verbessern kann.
Nach einem ersten Aspekt der vorliegenden Erfindung ist eine integrierte Halbleiterschaltung mit den im Anspruch 1 beschriebenen Merkmalen vorgesehen.
Andere Aufgaben und Merkmale der vorliegenden Erfindung werden im folgenden ausführlich mittels bevorzugter Ausführungsformen mit Verweis auf die beiliegenden Zeichnungen beschrieben, in welchen:
1 ein Diagramm ist, das den Aufbau einer Eingabe/Ausgabe-Schaltung gemäß einem ersten Stand der Technik veranschaulicht;
2 ein Diagramm ist, das den Aufbau einer CTT-Schaltung gemäß einem zweiten Stand der Technik veranschaulicht;
3 ein Diagramm ist, das den Aufbau einer CTT/GTL-Schaltung gemäß dem zweiten Stand der Technik veranschaulicht;
4 ein Diagramm ist, das den Aufbau eines NOR-Gatters veranschaulicht, das in der ersten Stufe im Eingabechip von 1 angeordnet ist;
5 ein Diagramm ist, das ein Beispiel veranschaulicht, welches keinen Teil der vorliegenden Erfindung bildet;
6 ein Diagramm ist, das ein Beispiel veranschaulicht, das keinen Teil der vorliegenden Erfindung bildet;
7 ein Diagramm ist, das ein Beispiel veranschaulicht, das kein Teil der vorliegenden Erfindung ist;
8 ein Diagramm ist, das den Aufbau einer Eingangsschaltung in dem Beispiel veranschaulicht, das keinen Teil der vorliegenden Erfindung bildet;
9 ein Diagramm ist, das bevorzugte Transistorgrößen in der Eingangsschaltung in einem Beispiel veranschaulicht, das keinen Teil der vorliegenden Erfindung bildet;
10 ein Diagramm von Wellenformen dafür ist, wenn ein Signal mit einer sehr kleinen Amplitude in die Eingangsschaltung in einem Beispiel eingespeist wird, das keinen Teil der vorliegenden Erfindung bildet;
11 ein Diagramm von Wellenformen dafür ist, wenn ein Signal mit großer Amplitude in die Eingangsschaltung in einem Beispiel eingespeist wird, das keinen Teil der vorliegenden Erfindung bildet;
12 ein Diagramm von Schwellenwerten Vth305 und Vth306 für die logische Amplitude des Eingangssignals in einem Beispiel ist, das keinen Teil der vorliegenden Erfindung bildet;
13 ein Diagramm ist, das den Aufbau einer Eingangs/Ausgangsschaltung ohne die Eingangsschaltung in einem Beispiel veranschaulicht, das keinen der vorliegenden Erfindung bildet;
14 ein Diagramm von Operationswellenformen der Eingangs/Ausgangsschaltung von 13 ist;
15 ein Diagramm von Operationswellenformen der Eingangsschaltung ist, die in der Eingangs/Ausgangsschaltung von 13 enthalten ist;
16 ein Diagramm ist, das den Aufbau einer bevorzugten Verbesserung der Eingangs/Ausgangsschaltung von 13 veranschaulicht;
17 ein Diagramm ist, das einen anderen Aufbau einer differentiellen Verstärkerschaltung veranschaulicht, die in der Eingangs/Ausgangsschaltung von 13 oder 16 enthalten ist;
18 ein Diagramm ist, das den Aufbau einer anderen bevorzugten Ausführungsform der Eingangs/Ausgangsschaltung von 13 veranschaulicht;
19 ein Diagramm ist, das den Aufbau einer Datenübertragungsschaltung veranschaulicht, die die Eingangsschaltung in dem Beispiel enthält, das keinen Teil der vorliegenden Erfindung bildet;
20 ein Diagramm ist, das ein Beispiel veranschaulicht, welches keinen Teil der vorliegenden Erfindung bildet;
21 ein Zeitdiagramm in dem Beispiel ist, das keinen Teil der vorliegenden Erfindung bildet;
22 ein Diagramm einer Schaltung zum automatischen Bilden eines Modenbestimmungssignal-CMOS in einem Beispiel ist, das keinen Teil der vorliegenden Erfindung bildet;
23 ein Diagramm ist, das den Aufbau in einem Beispiel veranschaulicht, das keinen Teil der vorliegenden Erfindung bildet;
24 ein Zeitdiagramm in dem Beispiel ist, das keinen Teil der vorliegenden Erfindung bildet;
25 ein Diagramm ist, das ein Beispiel veranschaulicht, welches keinen Teil der vorliegenden Erfindung bildet;
26 ein Zeitdiagramm in dem Beispiel ist, das keinen Teil der vorliegenden Erfindung bildet;
27 ein Diagramm ist, das ein Beispiel veranschaulicht, welches keinen Teil der vorliegenden Erfindung bildet;
28 ein Diagramm ist, das den Aufbau einer Modusbeurteilungsschaltung veranschaulicht;
29 ein Diagramm ist, das den Aufbau einer konstante Spannungen erzeugenden Schaltung veranschaulicht;
30 ein Diagramm einer Wellenform eines Ausgangssignals der Modusbeurteilungsschaltung ist;
31 ein Diagramm ist, das den gesamten Aufbau eines Halbleiterspeichers in einem Beispiel veranschaulicht, der keinen Teil der vorliegenden Erfindung bildet;
32 ein Diagramm ist, das den Aufbau einer Eingangs/Ausgangsschaltung in dem Beispiel veranschaulicht, das keinen Teil der vorliegenden Erfindung bildet;
33 ein Diagramm ist, das den gesamten Aufbau einer Datenübertragungsschaltung veranschaulicht;
34 ein Diagramm ist, das den Aufbau einer herkömmlichen Eingangsschaltung veranschaulicht;
35 ein Diagramm ist, das den Aufbau eines Beispiels veranschaulicht, das keinen Teil der vorliegenden Erfindung bildet;
36 ein Diagramm ist, das den Aufbau eines Beispiels veranschaulicht, das keinen Teil der vorliegenden Erfindung bildet;
37 ein Diagramm von Eingangs- und Ausgangscharakteristiken eines Beispiels ist, das keinen Teil der vorliegenden Erfindung bildet;
38 ein Diagramm ist, das ein Beispiel veranschaulicht, welches keinen Teil der vorliegenden Erfindung bildet;
39 ein Zeitsteuerungs- oder Zeitlagendiagramm von Signalen in einem Beispiel ist, das keinen Teil der vorliegenden Erfindung bildet;
40 ein Diagramm von Eingangs- und Ausgangswellenformen in dem Beispiel ist, das keinen Teil der vorliegenden Erfindung bildet;
41 ein Diagramm eines Aufbaus eines Beispiels ist, das keinen Teil der vorliegenden Erfindung bildet;
42 ein Diagramm von Eingangs- und Ausgangswellenformen des Beispiels ist, das keinen Teil der vorliegenden Erfindung bildet;
43 ein Diagramm ist, das einen herkömmlichen Aufbau eines CTT-Systems veranschaulicht;
44 ein Zeitdiagramm der Schaltung von 43 ist;
45 ein Diagramm ist, das einen herkömmlichen Aufbau eines CTT-Systems mit drei Zuständen veranschaulicht;
46 ein Diagramm ist, das einen herkömmlichen Aufbau eines GTL-Systems veranschaulicht;
47 ein Diagramm ist, das ein Beispiel zeigt, das kein Teil der vorliegenden Erfindung ist,;
48 ein Diagramm eines Aufbaus das kein Teil der vorliegenden Erfindung ist;
49 ein Zeitdiagramm eines Beispiels das kein Teil der vorliegenden Erfindung ist;
50 ein Diagramm ist, das eine Testvorrichtung schematisch veranschaulicht, an die eine Beispiel, das kein Teil der vorliegenden Erfindung ist, angepasst ist;
51 ein Diagramm ist, das einen konkreten Aufbau eines Beispiels, das kein Teil der vorliegenden Erfindung ist;
52 ein Diagramm ist, das einen anderen konkreten eines Beispiels, das kein Teil der vorliegenden Erfindung ist, zeigt;
53 ein Diagramm ist, das den Aufbau veranschaulicht, der eine Schaltung zum automatischen Bilden eines Signals GTL eines Beispiels, das kein Teil der vorliegenden Erfindung ist, enthält;
54 ein Diagramm eines herkömmlichen Aufbaus einer CTT-Schnittstelle ist;
55 ein Diagramm eines herkömmlichen Aufbaus einer CMOS-Schnittstelle ist;
56 ein Diagramm ist, das ein Beispiel veranschaulicht, welches keinen Teil der vorliegenden Erfindung bildet;
57 ein Diagramm ist, das den Aufbau des Beispiels veranschaulicht, das kein Teil der vorliegenden Erfindung ist;
58 ein Diagramm ist, das einen anderen Aufbau eines anderen Beispiels, das kein Teil der vorliegenden Erfindung ist;
59 ein Diagramm einer bevorzugten Anordnung eines Auswahlmittels des Beispiels, das kein Teil der vorliegenden Erfindung ist;
60 ein Diagramm ist, das den Effekt einer Änderung in der Stromquelle schematisch veranschaulicht;
61 ein Diagramm ist, das den Aufbau eines Hauptabschnittes eines Aspekts der vorliegenden Erfindung darstellt,;
62 ein Diagramm ist, das ein Beispiel veranschaulicht, an das eine herkömmliche Ausgangsschaltung angepaßt ist;
63 ein Schaltungsdiagramm ist, das den Aufbau eines Beispiels veranschaulicht, das keinen Teil der vorliegenden Erfindung bildet;
64 ein Schaltungsdiagramm ist, das einen Aufbau einer Stromquellenschaltung in 63 veranschaulicht;
65 ein Diagramm von Operationswellenformen der Schaltung von 63 ist;
66 ein Schaltungsdiagramm ist, das den Aufbau eines Beispiels veranschaulicht, das kein Teil der vorliegenden Erfindung ist,;
67 ein Schaltungsdiagramm ist, das den Aufbau einer Stromquellenschaltung in 66 veranschaulicht;
68 ein Diagramm von Operationswellenformen der Schaltung von 66 ist;
69 ein Schaltungsdiagramm ist, das ein Beispiel veranschaulicht, welches keinen Teil der vorliegenden Erfindung bildet;
70 ein Schaltungsdiagramm ist, das den Aufbau einer Stromquellenschaltung für eine Referenzspannung in 69 veranschaulicht;
71 ein Diagramm von Operationswellenformen der Schaltung von 69 ist;
72 ein Schaltungsdiagramm ist, das den Aufbau eines Beispiels veranschaulicht, welches keinen Teil der vorliegenden Erfindung bildet;
73 ein Schaltungsdiagramm ist, das den Aufbau einer Steuerschaltung für Ausgangspegel in 72 veranschaulicht; und
74 ein Diagramm von Operationswellenformen der Schaltung der 73 ist.
Für ein besseres Verständnis der bevorzugten Ausführungsformen wird zunächst mit Verweis auf 1 bis 4 der zugehörige Stand der Technik beschrieben.
1 ist ein Diagramm, das den Aufbau einer herkömmlichen Datenübertragungsschaltung veranschaulicht. Obgleich nicht speziell beschränkt wird hier im folgenden ein Halbleiterspeicher beschrieben. In 1 bezeichnet Bezugsziffer 1 einen LSI-CHIP (auf den im folgenden als Ausgabechip verwiesen wird) der Seite zum Ausgeben der Daten, und 2 bezeichnet einen LSI-Chip (auf dem im folgenden als Eingabechip verwiesen wird) der Seite zum Eingeben der Daten. Innerhalb des Ausgabechips 1 gebildete Daten D werden zu einer Ausgangsschaltung 18 durch einen invertierenden Durchgang A, der aus einem Inverter-Gatter 11, einem NOR-Gatter 12, einem Inverter-Gatter 13 und einem Transistor 14 besteht, und durch einen nicht-invertierenden Durchgang B gelangend übertragen, der aus einem NOR-Gatter 15, einem Inverter-Gatter 16 und einem Transistor 17 besteht. Die Ausgangsschaltung 18 umfasst eine invertierende Ansteuereinheit 23, die aus Transistoren 19 bis 22 aufgebaut ist, eine nicht-invertierende Ansteuereinheit 28, die aus Transistoren 24 bis 27 aufgebaut ist, und eine Ausgabeeinheit 31, die aus zwei Transistoren 29 und 30 aufgebaut ist, welche als Antwort auf die Ausgaben von den obigen Ansteuereinheiten im Gegentakt arbeiten, und öffnet den Transistor 29 in der Ausgabeeinheit 31, so daß eine Datenleitung 32 mit einem Potential V_cc (z.B. +3,3 V) angesteuert wird, wenn die Daten eine logische "1", d.h. die H-Logik aufweisen, und öffnet den Transistor 30 in der Ausgabeeinheit 31, so daß die Datenleitung mit einem Potential V_ss (z.B. +0 V) angesteuert wird, wenn die Daten D eine logische "0", d.h. die L-Logik aufweisen.
Wenn man ein HiZ-Steuersignal die L-Logik annehmen lässt, können hier die beiden Transistoren 29 und 30 der Ausgabeeinheit 31 ungeachtet der Logik der Daten D gemeinsam ausgeschaltet werden, und daher kann der Ausgang geöffnet werden, um den Zustand mit hoher Impedanz einzurichten. Dies ist eine Funktion, die erforderlich ist, wenn die Datenleitung 32 als Busleitung verwendet werden soll.
Eine Potentialänderung auf der Datenleitung 32, d.h. Übertragungsdaten Dt werden durch den Eingabechip 2 über den Eingangsanschluß Pi aufgenommen und über ein NOR-Gatter 33 und eine Pufferschaltung 34 zu einer Zwischenspeicherschaltung 32 übertragen, wenn ein vorbestimmtes Steuersignal (z.B. ein Signal, das von einem Schreib-Freigabesignal WE erhalten wird) die L-Logik hat. Eine Pufferschaltung 34 ist durch eine CMOS-Schaltung aufgebaut, die aus Transistoren 36 und 37, zwei Transistoren 38 und 39, die eingeschaltet werden, wenn ein vorbestimmtes Steuerungssignal (z.B. ein Signal, das von einem Reihenadreß-Strobesignal RAS erhalten wird) die L-Logik aufweist, und ausgeschaltet werden, wenn das gleiche Signal die H-Logik hat, und einem In verter-Gatter 40 aufgebaut ist. Während die beiden Transistoren 38 und 39 ausgeschaltet werden, wird die Zwischenspeicherschaltung 35 vom Eingangsanschluß Pi abgetrennt, um eine unerwünschte Inversion der Zwischenspeicherung zu verhindern, die durch Rauschen und dergleichen hervorgerufen wird.
Die Zwischenspeicherschaltung 35 wird von einem Flip-Flop, in welchem vier Transistoren 41 bis 44 kreuzend verbunden sind, zwei Schalttransistoren 45 und 46 und einem Inverter-Gatter 47 gebildet und arbeitet dahingehend, die L-Logik (Ausgabe = L) einzustellen, wenn die H-Logik eingegeben wird, und arbeitet dahingehend, die H-Logik (Ausgabe = H) einzustellen, wenn die L-Logik eingegeben wird. Die Ausgabe der Zwischenspeicherschaltung 35 wird über z.B. Inverter-Gatter 48 und 49 zu jedem der Abschnitte in dem Chip übertragen.
Im oben erwähnten Aufbau ist die logische Amplitude der übertragenen Daten, d.h. der Eingabe/Ausgabepegel des LSI-Chips TTL (vorausgesetzt V_cc = +3,3 V und V_ss = 0 V), und die Frequenz der oberen Grenze beträgt etwa 50 MHz. Um die Hochgeschwindigkeitsübertragung oberhalb von 50 MHz zu verwirklichen, wird empfohlen, z.B. das GTL-System zu verwenden, in welchem die Ausgangsseite einen offenen Drain aufweist und V_OH mit einem Widerstand hochgezogen wird. Um das Signal mit einer kleinen Amplitude in einen internen Pegel (z.B. TTL oder CMOS) des Eingabechips 2 mit einer hohen Geschwindigkeit umzuwandeln, sollte in der Anfangseingangsstufe des Chips 2 eine differentielle Verstärkerschaltung vorgesehen sein.
Im CTT und GTL ist die Signalleitung in eine niedrigere Spannung als die Stromquellenspannung abgeschlossen, und eine Signalamplitude kleiner als 1 V wird über den Abschlußwiderstand durch einen Ansteuerstrom des Ausgabepuffers erzeugt, der in den Abschlußwiderstand fließt. Indem man den Wert des Abschlußwiderstandes in Übereinstimmung mit der charakteristischen Impedanz der Signalleitung bringt, wird verhindert, daß das Signal reflektiert wird, und es wird ermöglicht, die Daten mit einer hohen Geschwindigkeit zu übertragen.
[CTT-Schnittstelle]
In 2 bezeichnen Bezugsziffern 101 und 102 Chips, auf denen Sende/Empfangsgeräte oder Transceiver des gleichen Aufbaus montiert sind. Der Aufbau des Transceivers, der auf dem Chip 101 montiert ist, wird nun als ein repräsentatives Beispiel beschrieben. Bezugsziffer 103 bezeichnet einen Einga bepuffer, der einen differentiellen Verstärker 104 und ein Inverter-Gatter 105 enthält, und Bezugsziffer 106 bezeichnet einen Ausgabepuffer, der Inverter-Gatter 107 bis 110, NAND-Gatter 111 und 112, NOR-Gatter 113 und 114 sowie zwei Stufen von CMOS-Ausgangseinheiten 115 und 116 enthält. Die CMOS-Einheit 115 der vorhergehenden Stufe hat einen P-Kanal-MOS-Transistor (worauf im folgenden als ein zweiter PMOS-Transistor verwiesen wird) 115a und einen N-Kanal-MOS-Transistor (worauf im folgenden als ein zweiter NMOS-Transistor verwiesen wird) 115b, die im Gegentakt zwischen die Stromquelle V_cc auf der Seite hohen Potentials (z.B. +3 V) und die Stromquelle V_ss auf der Seite niedrigen Potentials (0 V) geschaltet sind. Die CMOS-Einheit 116 der nachfolgenden Stufe weist ähnlich einen P-Kanal-MOS-Transistor (worauf im folgenden als einer erster PMOS-Transistor verwiesen wird) 116a und einen N-Kanal-MOS-Transistor (worauf im folgenden als ein erster NMOS-Transistor verwiesen wird) 116b auf, die zwischen die V_cc und die V_ss im Gegentakt geschaltet werden. Bezugsziffer 117 bezeichnet hier einen Eingabe/Ausgangsanschluß, der mit einer Signalleitung 118 und mit den Enden auf einer Seite der Abschlußwiderstände 119, 120 verbunden ist, Bezugsziffer 121 bezeichnet einen Referenzstromquellenanschluß, der mit den Enden auf der anderen Seite der Abschlußwiderstände 119, 120 und mit einer Gegentakt-Stromquelle V_TT (+1,5 V, vorausgesetzt V_TT = V_cc/2 und V_cc ist +3 V) verbunden ist, Bezugsziffer 122 bezeichnet irgendeine interne Schaltung, die ein Signal (zweckmäßigerweise hier durch ein Symbol A bezeichnet) bildet, das über den Ausgabepuffer 106 zur Außenseite des Chips abgegeben werden soll, Bezugsziffer 123 bezeichnet irgendeine interne Schaltung, die ein Ausgangssignal (das geeigneterweise durch ein Symbol B bezeichnet ist) von dem Eingabepuffer 103 empfängt, und das Symbol TSC bezeichnet ein Steuerungssignal mit drei Zuständen (einen Bezeichnungsmodus mit drei Zuständen unter der Bedingung eines H-Pegels). Im obigen Aufbau wird der Pegel des Signals B durch eine Potentialbeziehung zwischen dem invertierten Eingang (–) und dem nicht-invertierten Eingang (+) des Differenzverstärkers 104 bestimmt. Das heißt, da das Potential des invertierten Eingangs (–) V_TT = +1,5 V ist, nimmt das Signal B den L-Pegel an, wenn das Potential des nicht-invertierten Eingangs (+) 1,5 V übersteigt, und nimmt den H-Pegel an, wenn das Potential des nicht-invertierten Eingangs (+) kleiner als +1,5 V ist.
Wenn nun das Signal A mit dem H-Pegel eingespeist wird (das Signal TSC aber den L-Pegel hat), nehmen unter der Bedingung, daß das Signal B den H-Pegel hat, die Ausgaben des Inverter-Gatters 109, NAND-Gatters 112, NOR-Gatters 114 und Inverter-Gatters 110 alle den L-Pegel an. Daher werden die PMOS-Transistoren 115a und 116a in den beiden Stufen der CMOS-Einheiten 115 und 116 eingeschaltet, werden die NMOS-Transistoren 115b und 116b ausgeschaltet, und ein Strom +I_L fließt in einer Richtung V_cc → PMOS-Transistoren 115a (116a) → Abschlußwiderstände 119, 120 → V_TT.
Das Signal B wechselt daher in den L-Pegel in einem Moment, wenn das Potential des nicht-invertierten Eingangs (+) des Differenzverstärkers 104 um I_L × R_L (R_L bezeichnet einen parallelen resultierenden Wert der Abschlußwiderstände 119 und 120, z.B. 25 Ω) höher als das Potential des invertierten Eingangs (–) wird.
Wenn das Signal A mit dem L-Pegel eingespeist wird (das Signal TSC aber den L-Pegel hat), nehmen auf der anderen Seite unter der Bedingung, daß das Signal B den L-Pegel hat, die Ausgaben des Inverter-Gatters 109, NAND-Gatters 112, NOR-Gatters 114 und Inverter-Gatters 110 alle den H-Pegel an. Daher werden die PMOS-Transistoren 115a und 116a in den beiden Stufen CMOS-Einheiten 115 und 116 ausgeschaltet, werden die NMOS-Transistoren 115b und 116b eingeschaltet, und ein Strom –I_L fließt in einer Richtung V_TT → NMOS-Transistoren 115b (116b) → V_ss.
Daher wechselt das Signal B in den H-Pegel in einem Moment, wenn das Potential des nicht-invertierten Eingangs (+) des Differenzverstärkers 104 um I_L × R_L niedriger als das Potential des invertierten Eingangs (–) wird.
Das Potential am Eingangs/Ausgangsanschluß 117 ändert sich hier entlang einer Kurve der Zeitkonstante, die durch die Kapazität der Signalleitung 118 etc. bestimmt ist, und daher ändert sich das Signal B, nachdem eine Zeit, die der obigen Zeitkonstante entspricht, von der Änderung im Pegel des Signals A an verstrichen ist.
Wenn sich das Signal A von L in H ändert, fließt daher der Ansteuerstrom +I_L durch die beiden PMOS-Transistoren 115a und 116a (oder mit anderen Worten durch einen niedrigen Widerstand), bis sich das Signal B in den L-Pegel ändert. Nachdem das Signal B zum L-Pegel gewechselt ist, fließt der Ansteuer strom +I_L nur durch den ersten PMOS-Transistor 116a (oder mit anderen Worten durch einen hohen Widerstand). Das gleiche geschieht, selbst wenn das Signal von H nach L wechselt. Daher fließt der Ansteuerstrom –I_L durch die beiden NMOS-Transistoren 115b und 116b, bis das Signal zum H-Pegel wechselt, und fließt dann nur durch den ersten NMOS-Transistor 116b, nachdem das Signal B sich in den H-Pegel gewechselt ist.
Daher ist es möglich, einen großen Ansteuerstrom in der erstgenannten halben Periode einer Ausgabeänderung fließen zu lassen, einen kleinen Ansteuerstrom in der letztgenannten halben Periode fließen zu lassen, die Änderung des Ausgangssignals zu beschleunigen und das Auftreten von gedämpften Schwingungen und Überschießen in den Ausgangssignalen zu vermeiden.
Indem man das Steuerungssignal TSC mit drei Zuständen mit dem H-Pegel erzeugt, können die Ausgaben des Inverter-Gatters 109 und NAND-Gatters 112 auf den H-Pegel fixiert werden, und die Ausgaben des NOR-Gatters 114 und des Inverter-Gatters 110 können ungeachtet der Zustände der Signale A und B auf den L-Pegel fixiert werden, und die vier MOS-Transistoren 115a, 115b, 116a und 116b in den beiden Stufen von CMOS-Einheiten 115 und 116 können alle abgeschaltet werden.
[CTT/GTL-Schnittstelle]
3 veranschaulicht einen Chip, der einen Transceiver für sowohl CTT als auch GTL trägt. Die Schaltungselemente, die denjenigen von 2 gleich sind, sind durch die gleichen Bezugsziffern bezeichnet. Dieser Transceiver oder dieses Sende/Empfangsgerät arbeitet mit einer CTT-Schnittstelle, wenn man das Signal GTL den H-Pegel annehmen lässt, und arbeitet mit einer GTL-Schnittstelle, wenn man das Signal GTL den L-Pegel annehmen lässt.
Wenn das Signal GTL einen H-Pegel hat (CTT-Modus), haben die Ausgaben der UND-Gatter 130, 131 des NOR-Gatters 132 und des Inverter-Gatters 133 eine zum Signal A entgegengesetzte Logik. Wenn das Signal A den H-Pegel hat, werden daher die PMOS-Transistoren 115a und 116a eingeschaltet, und wenn das Signal A den L-Pegel hat, werden die NMOS-Transistoren 115b und 116b eingeschaltet, und der Eingangs/Ausgangsanschluß 117 wird mit V_cc oder V_ss angesteuert. Da die Logik des Eingangs/Ausgangsanschlusses 117 auf den H-Pegel oder den L-Pegel fixiert ist, wird dann die Logik des Signals B vom Eingabepuffer 116, der die differentielle Verstärkerschaltung 104, das Inverter-Gatter 134 und NOR-Gatter 135 enthält, zu der Logik des Eingangs/Ausgangsanschlusses 117 entgegengesetzt, wodurch die Ausgangslogik des UND-Gatters 131 und des NOR-Gatters 132 im Ausgabepuffer 137 invertiert werden, was bewirkt, dass der zweite PMOS-Transistor 115a oder der zweite NMOS-Transistor 115b ausgeschaltet werden.
Wenn das Signal GTL den L-Pegel hat (GTL-Modus), ist auf der anderen Seite die Ausgabe (d.h. das Signal B) des NOR-Gatters 135 des Eingabepuffers 136 auf den L-Pegel fixiert, und die Ausgaben der UND-Gatter 130 und 131 im Ausgabepuffer 137 sind auf den H-Pegel fixiert. Daher werden die NMOS-Transistoren 115b und 116b je nach dem Zustand des Signals A nur ein- oder ausgeschaltet, und der Ausgabepuffer 137 arbeitet mit seinem offenen Drain.
Ein NMOS-Transistor 138 und ein Widerstand 139, die zum Inverter-Gatter 133 des Ausgabepuffers 137 hinzugefügt sind, sollen die Abtrennung des ersten NMOS-Transistors 116 im GTL-Modus verzögern, um ein plötzliches Abbrechen oder Snap-off (engl. snap-off) des Ausgangssignals zu vermeiden.
Der erste Stand der Technik (1), in welchem der Pull-Up-Widerstand mit der Datenleitung 32 verbunden und die differentielle Verstärkerschaltung in der Anfangseingangsstufe des Chip 2 vorgesehen ist, war effektiv, um die Daten mit hoher Geschwindigkeit von mehr als 50 MHz zu übertragen, war aber nicht geeignet für die Anwendungen, wo der Effizienz hinsichtlich elektrischer Energie mehr Bedeutung als dem Hochgeschwindigkeitsbetrieb geschenkt wird.
Beispielsweise wurden im Fall eines Personalcomputers vom Typ eines Notebook und EWS, die mit einer Batterie betrieben werden, Anstrengungen unternommen, um die Batterie möglichst lange zu nutzen, indem die Geschwindigkeit von Takten der CPU verringert wurde (d.h. indem die Frequenz der übertragenen Daten verringert wurde), was jedoch den verschwenderischen Verbrauch elektrischer Energie durch den Pull-Up-Widerstand und durch den differentiellen Verstärker zur Folge hatte. Da die Zahl von Pull-Up-Widerständen und Differenzverstärkern im Verhältnis zur Zahl von Bits der übertragenen Daten variiert, wird außerdem die elektrische Leistung insgesamt in einem Maß verbraucht, das nicht mehr vernachlässigbar ist.
Gemäß dem ersten Stand der Technik, in welchem die übertragenen Daten in das NOR-Gatter 33 eingegeben werden, ist der "Schwellenwert" des NOR-Gatters zum Unterscheiden des hohen oder niedrigen Pegels der Eingangsspannung außerdem einer Änderung unterworfen, die durch die Fertigungsbedingungen beeinflusst wird, oder aufgrund des Erdungspotentials, das schwebt, was durch einen Strom während des Betriebs hervorgerufen wird (siehe den Aufbau des NOR-Gatters 33 in 4).
Der zweite Stand der Technik (2 oder 3) könnte an die Signalschnittstelle mit einer sehr kleinen Amplitude (mehrere 100 mV) wie z.B. CTT oder GTL angepasst werden. Wenn der zweite Stand der Technik an die Signalschnittstelle (z.B. CMOS oder TTL) mit einer großen Amplitude von mehr als 1 V angepasst war, traten jedoch solche Probleme wie eine große Verzerrung im Ausgangssignal oder Verzögerung in der Änderung des Ausgangssignals auf.
Durch Entfernen der Abschlusswiderstände 119 und 120 aus 2 oder 3 kann die logische Amplitude auf der Signalleitung 118 beinahe auf die volle Amplitude der Stromquelle erhöht werden, um für die Signalschnittstelle mit großer Amplitude genutzt zu werden, die jedoch vom folgenden Nachteil begleitet wird.
Falls die logische Amplitude auf der Signalleitung 118 0,4 V beträgt, kann man den internen Widerstand (Einschalt- oder AN-Widerstand R_ON) des ersten PMOS-Transistors 116a und des ersten NMOS-Transistors 116b, der den CTT-Pegel oder den GTL-Pegel bestimmt, aus der folgenden Gleichung (1) finden, 0,4/(1,5 – 0,4) = 25/RON (Gl. 1)worin 1,5 das Potential (V_cc/2) von V_TT repräsentiert und 25 den parallelen resultierenden Wert der Abschlusswiderstände 119 und 120 repräsentiert.
Nach der obigen Gleichung (1) wird R_ON 68,5 Ohm. Um diesen inneren Widerstand zu erhalten, müssen die Größen des ersten PMOS-Transistors 116a und des ersten NMOS-Transistors 116b ungefähr so festgelegt werden, dass eine "Gate-Länge L = 1 μm und Gate-Breite W = 100 μm" vorliegen. Diese Größe ist jedoch erheblich kleiner als die Größe der allgemeinen CMOS-Ausgangstransistoren (z.B. L = 100 μm, W = 1000 μm), und die Ansteuerleistung ist offenkundig unzureichend, wenn er als Ausgangstransistor des CMOS-Pegels oder des TTL-Pegels genutzt wird.
Da die Ansteuerleistung so klein ist, ist es daher nicht möglich, die durch die Induktivitätskomponente der Signalleitung reflektierte Welle zu unterdrücken und eine Verzerrung im Ausgangssignal zu eliminieren. Demgemäß ist es nicht erlaubt, eine große kapazitive Last (etwa 100 PF) des TTL-Pegels schnell zu laden und zu entladen. Dementsprechend wird die Änderung des Ausgangssignals ungenau, und die Änderungszeit wird verlängert.
Um die oben erwähnte Aufgabe zu lösen, umfasst die integrierte Halbleiterschaltung der vorliegenden Erfindung: ein Paar differentielle Transistoren, die an eine Steuerelektrode ein Eingangssignal anlegen, das eine erste logische Amplitude oder eine zweite Logikamplitude aufweist, die größer als die erste logische Amplitude ist, und an die andere Steuerelektrode eine Referenzspannung anlegen, die nahezu einem Zwischenwert der Logikamplitude des Eingangssignals entspricht; einen Transistor der Seite niedrigen Potentials, der zwischen dem Paar differentielle Transistoren und einer Stromquelle der Seite niedrigen Potentials angeordnet ist; einen Transistor der Seite hohen Potentials, der zwischen den differentiellen Transistoren und einer aktiven Last oder zwischen der aktiven Last und einer Stromquelle der Seite hohen Potentials angeordnet ist; und worin das Eingangssignal an die Steuerelektroden des Transi stors der Seite niedrigen Potentials und des Transistors der Seite hohen Potentials angelegt wird.
Um die oben erwähnte erste Aufgabe zu lösen, umfasst die Datenübertragungsschaltung der vorliegenden Erfindung: eine Übertragungsleitung zum Senden von Eingangssignalen; eine Spannungsquelle zum Erzeugen einer Spannung, die nahezu einem Zwischenwert der logischen Amplitude des Eingangssignals entspricht; einen Abschlusswiderstand, der über ein vorbestimmtes Schaltmittel zwischen die Übertragungsleitung und die Spannungsquelle geschaltet ist; und ein An/Aus-Steuermittel, welches das Schaltmittel einschaltet, wenn die Frequenz des Eingangssignals der ersten Frequenz entspricht, und das Schaltmittel ausschaltet, wenn die Frequenz des Eingangssignals der zweiten Frequenz entspricht.
Wie in einem Diagramm von 5 gezeigt ist umfaßt eine integrierte Halbleiterschaltung: einen ersten PMOS-Transistor 230a und einen ersten NMOS-Transistor 230b, die zwischen eine Stromquelle V_cc auf der Seite hohen Potentials und eine Stromquelle V_ss auf der Seite niedrigen Potentials in Reihe geschaltet sind; einen zweiten PMOS-Transistor 231a und einen zweiten NMOS-Transistor 231b, die zwischen die Stromquelle V_cc auf der Seite hohen Potentials und die Stromquelle V_ss auf der Seite niedrigen Potentials in Reihe geschaltet sind; und ein An/Aus-Steuermittel 233, das die vier Transistoren 230a, 230b, 231a und 231b in Abhängigkeit von einer Signallogik von einer Schaltung 232 im Chip selektiv ein- und ausschaltet; worin ein Punkt P₂₀₀, an welchen der erste PMOS-Transistor 230a und der erste NMOS-Transistor 230b miteinander verbunden sind, und ein Punkt P₂₀₁, an welchem der zweite PMOS-Transistor 231a und der zweite NMOS-Transistor 231b miteinander verbunden sind, beide mit einer Signalleitung 234 außerhalb des Chips verbunden sind und die Signalleitung 234 mit der Stromquelle V_cc auf der Seite hohen Potentials oder mit der Stromquelle V_ss auf der Seite niedrigen Potentials in Abhängigkeit von den selektiven An/Aus-Operationen der vier Transistoren 230a, 230b, 231a und 231d verbunden ist; welche integrierte Halbleiterschaltung ferner umfasst: ein Modussteuermittel 236, das gestattet, dass die Signalleitung 234 durch den ersten PMOS-Transistor 230a oder durch den ersten NMOS-Transistor 230b angesteuert wird, wenn ein Modusbezeichnungssignal CMOS einen ersten Übertra gungsmodus angibt, der genutzt wird, indem ein Abschlusswiderstand 235 zwischen die Signalleitung 234 und eine vorbestimmte konstante Spannung V_TT geschaltet wird, und gestattet, dass die Signalleitung 234 durch den zweiten PMOS-Transistor 231a oder durch den zweiten NMOS-Transistor 231b angesteuert wird, wenn das Modusbestimmungssignal CMOS einen zweiten Übertragungsmodus angibt, der ohne Anschließen des Abschlusswiderstands 235 genutzt wird; und worin Einschalt- oder AN-Widerstände des ersten PMOS-Transistors 230a und des ersten NMOS-Transistors 230b auf der Basis der Signalamplitude auf der Signalleitung 234 während des ersten Übertragungsmodus und des Werts des Abschlusswiderstands 235 eingestellt werden und der AN-Widerstands des zweiten PMOS-Transistors 231a und des zweiten NMOS-Transistors 231b auf der Basis der Signalamplitude auf der Signalleitung 234 während des zweiten Übertragungsmodus eingestellt wird.
Wenn das Eingangssignal die erste Frequenz hat oder die erste logische Amplitude aufweist, sind in der vorliegenden Erfindung der Transistor der Seite niedrigen Potentials und der Transistor der Seite hohen Potentials zu allen Zeiten beide eingeschaltet, und eine differentielle Verstärkungsoperation wird von einem Paar differentielle Transistoren ausgeführt. Wenn das Eingangssignal die zweite Frequenz hat (die niedriger als die erste Frequenz ist) oder die zweite logische Amplitude aufweist (welche größer als die erste logische Amplitude ist), ist entweder der Transistor der Seite niedrigen Potentials oder der Transistor der Seite hohen Potentials je nach dem logischen Zustand des Eingangssignals eingeschaltet, und die Operation einer differentiellen Verstärkung wird vom Paar differentieller Transistoren nicht ausgeführt, und das Eingangssignal wird vom Chip aufgekommen, ohne durch den Transistor der Seite niedrigen Potentials, der eingeschaltet ist, oder durch den Transistor der Seite hohen Potentials verstärkt worden zu sein.
Folglich ist eine Eingangsschaltung vorgesehen, die an sowohl den Hochgeschwindigkeits-Übertragungsmodus als auch den Modus mit niedriger Leistung (Datenübertragungsmodus mit einer niedrigen Geschwindigkeit, wobei eine große Amplitude beibehalten wird) angepasst werden kann.
Wenn der Hochgeschwindigkeits-Übertragungsmodus in der Datenübertragungsschaltung der vorliegenden Erfindung gefordert wird, wird der Ab schlusswiderstand angeschlossen, und wenn der Modus mit niedriger Leistung gefordert ist, ist der Abschlusswiderstand abgetrennt, was es möglich macht, einen Leistungsverslust durch den Abschlusswiderstand während des Modus mit niedriger Leistung zu vermeiden.
Ferner kann der gleiche Chip entweder für den Übertragungsmodus mit hoher Geschwindigkeit oder für den Modus mit niedriger Leistung verwendet werden. Dies wird einfach ausgeführt, indem man den Abschlusswiderstand nutzt oder nicht nutzt. Daher muss der Hersteller nicht verschiedene Arten von Chips für die Hochgeschwindigkeitsnutzung und Nutzung mit niedriger Leistung vorbereiten; d.h. die Chips können billig geliefert werden. Auf der anderen Seite ist dem Nutzer gestattet, das gleiche Teil (integrierte Halbleiterschaltung, für die die vorliegende Erfindung verwendet wird) entweder zu Hochgeschwindigkeitszwecken oder zu Zwecken mit niedriger Leistung je nach den Anwendungen zu nutzen, und erlaubt, den Lagerbestand zu reduzieren. Das heißt, die Erfindung ermöglicht nicht nur, den Abschlusswiderstand elektrisch anzuschließen oder abzutrennen, sondern trägt auch zu einer Verringerung der Kosten des Teils bei.
In 6 bezeichnet das Symbol R_ON(230a) einen AN-Widerstand des ersten PMOS-Transistors 230a, bezeichnet R_ON(230b) einen AN-Widerstand des ersten NMOS-Transistors 230b, bezeichnet R_ON(231) einen AN-Widerstand des zweiten PMOS-Transistors 231a, bezeichnet R_ON(231b) einen AN-Widerstand des zweiten NMOS-Transistors 231b, und R_L bezeichnet den Abschlusswiderstand 235. R_ON(230a) bzw. R_ON(230b) betragen jeweils 70 [Ω], wenn der erste PMOS-Transistor 230a und der erste NMOS-Transistor 230b eine Größe von L = 1 μm und W = 200 μm aufweisen, und R_ON(231a) bzw. R_ON(231b) betragen etwas 15 [Ω], wenn der zweite PMOS-Transistor 231a und der zweite NMOS-Transistor 231b eine Größe L = 1 μm und W = 1000 μm haben.
Wenn sie im Signalübertragungsmodus (erster Übertragungsmodus) mit einer sehr kleinen Amplitude genutzt wird, wird nun die Anschlussspannung V_TT auf 1,5 V eingestellt, und R_L wird auf 25 Ω eingestellt. Aus der früher erwähnten Gleichung (1) wird daher eine gewünschte Signalamplitude (z.B. 0,4 V) des Übertragungsmodus auf der Signalleitung 234 erhalten, die mit V_cc oder V_ss über R_ON(230a) oder R_ON(230b) verbunden ist.
Wenn sie im Signalübertragungsmodus (zweiter Übertragungsmodus) mit eine großen Amplitude genutzt wird, ist auf der anderen Seite die Signalleitung 234 mit V_cc oder V_ss über R_ON(231a) oder R_ON(231b) verbunden, welche vergleichbar sind mit derjenigen eines allgemeinen CMOS-Ausgangstransistors. Daher wird eine ausreichend große Ansteuerleistung garantiert, um eine gewünschte Signalamplitude (z.B. etwa 3 V) des Übertragungsmodus auf der Signalleitung 234 zu erhalten.
Im zweiten Übertragungsmodus ist es erwünscht, dass R_ON(230a), R_ON(231a), R_ON(230b) und R_ON(231b) parallel verwendet werden. Dies ermöglicht, dass der Innenwiderstand weiter verringert und daher die Ansteuerleistung weiter erhöht wird.
7 bis 19 sind Diagramme, die eine Eingangsschaltung und eine Datenübertragungsschaltung veranschaulichen, welche die Eingangsschaltung enthält.
Wie in 7 gezeigt ist, enthält die Eingangsschaltung eine differentielle Verstärkereinheit (AMP) 360, die ein Eingangssignal V_IN abgibt, nachdem es verstärkt wurde, und Schaltelemente (SW₁, SW₂) 361 und 362, die in den Einspeisungskanal der Stromquelle der differentiellen Verstärkereinheit 360 eingesetzt sind. Die An/Aus-Operationen der Schaltelemente 361 und 362 werden in Abhängigkeit von der Frequenz oder der Amplitude des Eingangssignal V_IN gesteuert.
8 ist ein Diagramm, das den gesamten Aufbau der Eingangsschaltung veranschaulicht, die Steuerschaltungen 363 und 364 enthält. Die differentielle Verstärkereinheit 360 umfasst einen Transistor Q301, der das Eingangssignal V_IN über sein Gate empfängt, einen Transistor Q302, der über sein Gate eine Referenzspannung V_REF empfängt, die nahezu ein Zwischenpotential (+1,65 V) zwischen der Stromquelle Vcc (+3,3 V) auf der Seite hohen Potentials und der Stromquelle Vss (0 V) auf der Seite hohen Potentials hat, Transistoren (aktive Lasten) Q303 und Q304 mit einem Stromspiegelaufbau, die mit der Drain-Seite des Paars differentieller Transistoren Q301 und Q302 verbunden sind, sowie einen Transistor Q305 auf der Seite niedrigen Potentials, der dem Schaltelement 362 von 7 entspricht, eingesetzt zwischen die Stromquelle Vss auf der Seite niedrigen Potentials und Q301, Q302, und Transistoren Q306 und Q307 auf der Seite hohen Potentials, die dem Schaltelement 361 von 7 entsprechen, eingesetzt zwischen der Stromquelle V_cc auf der Seite hohen Potentials und Q303, Q304. Die Bezugsziffer 365 bezeichnet hier ein Inverter-Gatter, das die Logik des Potentials V_OUT an einem Knoten Na zwischen Q301 und Q303 invertiert und es in den Chip abgibt.
Drain-Ströme ID301 und ID302, die in die differentiellen Transistoren Q301 und Q302 fließen, werden durch den Transistor Q305 auf der Seite niedrigen Potentials konstant gesetzt; das heißt, wenn ein Strom zunimmt, nimmt der andere Strom ab. Wenn das Spiegelverhältnis von Q303 zu Q304 so eingestellt ist, dass es z.B. n:1 beträgt (n ist ein beliebiger Wert mit Ausnahme von 1), werden überdies Beziehungen ID301 × n und ID302 × 1 eingerichtet.
Wenn V_IN < V_REF gilt, gilt ID301 × n < ID302 × 1, wodurch das Potential bei Na zur V_ss-Seite hin gezogen wird, und die L-Logik wird ausgegeben. Wenn V_IN > V_REF gilt, gilt auf der anderen Seite ID301 × n > ID302 × 1, wodurch das Potential bei Na in Richtung auf die V_cc-Seite gezogen wird, und die H-Logik wird ausgegeben. Die logische Amplitude der Ausgabe V_OUT ist gegeben durch die Breite der Potentialänderung (in etwa V_cc – V_ss) bei Na, und ein Eingangspegel wird gehalten, der im Chip benötigt wird.
Die Steuerschaltung 363, die eine Gate-Spannung (Steuerspannung) für die Transistoren Q306 und Q307 auf der Seite hohen Potentials erzeugt, arbeitet hier als das erste und zweite Steuerspannungen erzeugende Mittel, das früher beschrieben wurde. Die Steuerschaltung 364, die eine Gate-Spannung (Steuerspannung) für den Transistor Q305 auf der Seite niedrigen Potentials erzeugt, arbeitet entsprechend als das erste und zweite Steuerspannungen erzeugende Mittel, das früher beschrieben wurde.
Das heißt, die Steuerschaltung 363 (364) bildet eine CR-Integrationsschaltung, die einen Widerstand R301 und einen Kondensator C301 (einen Widerstand R302 und einen Kondensator C302) nutzt, und setzt die Impedanz auf ohmsch, wie er von der V_IN-Seite aus gesehen wird, wenn V_IN eine Frequenz (erste Frequenz) hat, die z.B. 50 MHz übersteigt, und setzt die Impedanz auf kapazitiv, wenn V_IN eine Frequenz (zweite Frequenz) hat, die kleiner als z.B. 50 MHz ist. Die obige Beziehung zwischen der Frequenz und der Impedanz kann eingestellt werden, indem die Werte von R301 und C301 (R302 und C302) aus gewählt werden. Das Wort Resistiv oder Ohmsch bedeutet, dass die reelle Komponente einer komplexen Zahl der Eingangsimpedanz ausreichend größer als die Leitungsimpedanz (gewöhnlich 50 Ω) ist. Konkret gesagt steht das Wort Ohmsch dafür, dass die Impedanz bei einer Betriebsfrequenz (100 MHz) in dem CTT-(Center Tapped Termination)-System größer als 500 Ω erscheint.
Falls z.B. R301 = R302 = 1 KΩ und C301 = 0,1122 PF und C302 = 0,065 PF gälten, kann dann die Zeitkonstante der Steuerschaltung der Seite hohen Potentials, wo das Problem bezüglich der Folgeleistung auf dem TTL-Pegel erscheint, so eingestellt werden, dass sie 1 KΩ × 0,065 PF × 2 = 0,13 ns beträgt, was eine ausreichend hohe Reaktionsgeschwindigkeit ist. Diese Werte von C301 und C302 können erhalten werden, indem die Gate-Kapazitäten Q305 bis Q307 genutzt werden, ohne die Kondensatoren separat vorsehen zu müssen. Die Steuerschaltung 363 (364) ist außerdem nie auf die oben erwähnte CR-Integrationsschaltung beschränkt. Sie kann z.B. eine LC-Integrationsschaltung sein, die die L-Komponente der Verdrahtung und die Gate-Kapazitäten Q305 bis Q307 nutzen.
9 ist ein Diagramm, das ein bevorzugtes W/L der Transistoren Q301 bis Q307 veranschaulicht. In diesem Beispiel haben Q301 und Q302 die gleiche Größe, und Q303 bis Q307 haben die gleiche Größe. Das Spiegelverhältnis von Q303 zu Q304 beträgt 1:1.
Bei diesem Aufbau wird, wenn V_IN eine größere Frequenz (erste Frequenz) als 50 MHz hat, die Eingangsimpedanz Ohmsch, wie sie von V_IN ausgesehen wird, d.h. die Eingangsimpedanz des Transistors Q305 auf der Seite niedrigen Potentials und der Transistoren Q306 und Q308 der Seite hohen Potentials einschließlich R301 und R302 werden Ohmsch. Diese Transistoren Q305 bis Q307 arbeiten daher als äquivalente Widerstände mit Werten, die geringfügig größer als die Widerstandswerte sind, wenn ihre Kanäle eingeschaltet werden.
Dementsprechend ist die Operation der differentiellen Verstärkereinheit 360 zugelassen, wird ein Potential V_OUT entsprechend der Differenz zwischen V_IN und V_REF aus den Drain von Q301 abgegriffen, und wird ein Signal mit großer Amplitude (V_OUT) des TTL- oder CMOS-Pegels aus dem Eingangssignal (V_IN) mit einer sehr kleinen Amplitude wie in 10 gezeigt erhalten. V_OUT (INV) ist hier ein V_OUT, das durch das Inverter-Gatter 3065 invertiert wird.
Wenn V_IN eine Frequenz (zweite Frequenz) hat, die kleiner als 50 MHz, wird die Eingangsimpedanz des Transistors Q305 der Seite niedrigen Potentials und der Transistoren Q306, Q308 der Seite hohen Potentials von V_IN aus betrachtet kapazitiv. Das heißt, das Vorhandensein von R301 und R302 kann vernachlässigt werden, und daher wird entweder die Q305-Seite oder die Q306- und Q307-Seite in Abhängigkeit von der Logik von V_IN eingeschaltet.
Der Stromquellen-Speisekanal der differentiellen Verstärkereinheit 360 ist daher unterbrochen, und der Betrieb der differentiellen Verstärkereinheit 360 ist gesperrt. Dies macht es möglich, zu verhindern, dass elektrische Leistung von der differentiellen Verstärkereinheit 360 während der Datenübertragungsoperation mit geringer Geschwindigkeit (d.h. während der Übertragungsoperation eines Signals mit großer Amplitude) verschwendet wird.
Im gesperrten Zustand wird, wenn V_IN z.B. die H-Logik aufweist (H-Logik des TTL- oder CMOS-Pegels, da V_IN die zweite Frequenz hat), Q305 eingeschaltet, werden Q306 und Q307 ausgeschaltet, und das Potential V_OUT wird über Q305 und Q301 auf V_ss herabgezogen. Oder wenn V_IN die L-Logik aufweist, wird umgekehrt Q305 ausgeschaltet, werden Q306 und Q307 eingeschaltet, und das Potential V_OUT wird über Q306, Q307 und Q301 auf V_cc hochgezogen.
Wie in 11 gezeigt ist, kann daher aus dem Eingangssignal (V_IN) des TTL- oder CMOS-Pegels (große Amplitude) ein Signal mit großer Amplitude (V_OUT) eines äquivalenten Pegels gebildet werden, welches dann ohne jegliche Unterbrechung vom Chip aufgenommen werden kann.
Durch Optimieren der Schwellenwerte von Q305, Q306 und Q307 können die Steuerspannungen 363 und 364 in der obigen Ausführungsform weggelassen werden.
12 ist ein Diagramm eines Schwellenwertes von Q305 (zweckmäßigerweise bezeichnet durch Vth305) und eines Schwellenwertes von Q306 und Q307 (zweckmäßigerweise bezeichnet Vth306) für die logischen Amplituden (sehr kleine Amplitude Dmin und große Amplitude Dmax) des Eingangssignals V_IN.
Falls Vth305 und Vth306 so ausgelegt sind, dass die folgende Beziehung (2) eingerichtet wird, Vth306 + Vth305 + Dmin + β = Dmax (2)wobei β eine Betriebstoleranz bezeichnet, werden dann Q305, Q306 und Q307 alle eingeschaltet, wenn V_IN eine sehr kleine Amplitude (Hochgeschwindigkeits-Datenübertragung) aufweist, um die Operation der differentiellen Verstärkereinheit 360 zu gestatten. Wenn V_IN eine große Amplitude (Datenübertragung mit niedriger Geschwindigkeit) hat, wird auf der anderen Seite in Abhängigkeit vom logischen Zustand von V_IN entweder die Q305-Seite oder die Seite Q306, Q307 eingeschaltet, um die Operation der differentiellen Verstärkereinheit 360 zu sperren.
13 ist ein Diagramm, das den Aufbau einer Eingangs/Ausgangsschaltung im Chip veranschaulicht, der die Eingangsschaltung enthält, die in dem obigen Beispiel erläutert wurde. Eine Ausgangsschaltung 366 gibt ein Signal D_OUT aus dem Inneren des Chips an Ausgangstransistoren 369 und 370 mit Gegentaktaufbau über zwei Inverter-Gatter 367 und 363 ab und liefert es ferner an eine Beschleunigerschaltung 377, die ein UND-Gatter 371, ein NOR-Gatter 372, Widerstände 373 und 374 und Transistoren 375 und 376 aufweist. Das Symbol N1 bezeichnet hier einen Eingabeknoten der Ausgangsschaltung 366, N2 bezeichnet einen Knoten des Gate eines Ausgangstransistors 369, N3 bezeichnet einen Knoten des Gate des anderen Ausgangstransistors 370, N4 bezeichnet einen Knoten des Gate eines Transistors 375, der die Beschleunigerschaltung 377 bildet, N5 bezeichnet einen Knoten des Gate des anderen Transistors 376, der die Beschleunigerschaltung 377 bildet, N6 bezeichnet einen Ausgabeknoten der Ausgangsschaltung (der auch ein Eingabeknoten der Eingangsschaltung ist), und N7 bis N10 bezeichnen Knoten der Eingangsschaltung.
Falls nun sich D_OUT von z.B. der H-Logik in die L-Logik ändert, wechseln die Knoten N2 und N3 von der L-Logik zur H-Logik, und der eine Transistor 369 wird aus dem eingeschalteten Zustand ausgeschaltet, und der andere Ausgangstransistor 370 wird umgekehrt aus dem ausgeschalteten Zustand eingeschaltet.
Der Pegel am Knoten N6 wird daher über den Transistor 370 eher auf Vss herabgezogen. Eine Datenleitung mit einer großen Kapazität ist hier an einen I/O-Anschluss DQ des Chips angeschlossen, und das Potential am Knoten N6 ändert sich langsamer als eine Änderung von D_OUT. Bezüglich der Zeit ist diese Änderung jedoch in der Größenordnung von Nanosekunden kurz, und das Auftreten gedämpfter Schwingungen oder dergleichen kann nicht unterdrückt werden.
Gemäß dem Aufbau von 13 können die gedämpften Schwingungen eliminiert werden, indem man sich auf das Zusammenwirken der Eingangsschaltung und der Beschleunigungsschaltung 377 stützt. Das heißt, in 13 und 14 wird eine Änderung eines Abfalls am Knoten N6 von der Eingangsschaltung überwacht, und die L-Logik (Pegel am Knoten N8) wird weiterhin von der Eingangsschaltung erzeugt, bis die L-Logik des TTL- oder CMOS-Pegels fixiert ist. Der Knoten N8 ist auch mit der Beschleunigerschaltung 377 verbunden, und während dieser Periode wird der Transistor 376 der niedrigen Stromquellenseite V_ss zwischen den beiden Transistoren der Beschleunigerschaltung 377 eingeschaltet. Daher wird die Datenleitung außerhalb des Chips, der mit dem I/O-Anschluß DQ verbunden ist, durch die beiden Transistoren 370 und 376 doppelt angesteuert, so dass der Potentialabfall am Knoten N8 gefördert wird. Wenn nach dem Ablauf einer vorbestimmten Zeitspanne der Pegel am Knoten N6 auf die L-Logik fixiert ist (d.h. kleiner als V_REF wird), wird die H-Logik von der Eingangschaltung abgegeben, und der Transistor 376 der Beschleunigerschaltung 377 wird ausgeschaltet.
Daher wird die Datenleitung außerhalb des Chips, der mit dem I/O-Anschluss DQ verbunden ist, durch einen Ausgangstransistor 370 einzeln angesteuert; d.h. die Potentialänderung am Knoten N6 wird schwach, und Wellenformverzerrungen wie z.B. gedämpfte Schwingungen und dergleichen werden vermieden.
15 ist ein Diagramm von Spannungswellenformen an allen Abschnitten der Eingangsschaltung. Dieses Wellenformdiagramm zeigt den Zustand, in dem der Pegel am Knoten N6 sich von der L-Logik in die H-Logik bei der zweiten Frequenz ändert. Wenn der Pegel bei N6 im Bereich der L-Logik ist, wird Q306 eingeschaltet, und die V_cc entsprechende H-Logik wird über Q306 und Q303 ausgegeben (siehe Eingangswellenform des Inverters 365A). Wenn der Pegel am Knoten N6 in den Bereich der H-Logik wechselt, wird dann Q305 eingeschaltet, und die V_ss entsprechende L-Logik wird über Q305 und Q301 abgegeben. Die logische Amplitude am Knoten N6 und die Amplitude der Eingangs wellenform des Inverters 365A sind beide des TTL-Pegels oder des CMOS-Pegels.
13 kann hier wie in 16 gezeigt verbessert werden. Diese Verbesserung ist mit einem NOR-Gatter 380, einem Inverter-Gatter 381 und einem NAND-Gatter 382 versehen, um die Daten D_OUT, die von der Ausgangsschaltung aufgenommen werden, als Antwort auf ein vorbestimmtes Steuersignal TSC (Steuerung mit drei Zuständen) zu beschränken, und ist ferner mit einem NAND-Gatter 383 versehen, das die Ausgabe aus der Eingangsschaltung als Antwort auf ein vorbestimmtes Steuersignal (z.B. ein durch RAS gebildetes Signal) beschränkt. Diese Verbesserung macht es möglich, die Erzeugung unerwünschter Eingangs- und Ausgangssignale zuverlässig zu vermeiden, die durch Rauschen und dergleichen hervorgerufen werden.
Andere Arten (P-Kanal-Typ, N-Kanal-Typ) der Transistoren, die die differentielle Verstärkerschaltung bilden, die in der Eingangs/Ausgangsschaltung von 13 oder 16 enthalten ist, können auch wie in 17 gezeigt ersetzt werden, wobei Symbole Q311, Q312 und Q315 MOSFETs vom P-Kanal-Typ bezeichnen, und Symbole Q313, Q314, Q316 und Q317 MOSFETs von N-Kanal-Typ bezeichnen. Dieser Aufbau macht es möglich, die gleiche Operation wie diejenige der oben erwähnten Ausführungsformen zu erhalten, und liefert ferner insofern einen Vorteil, als die Verstärkung der eingangsseitigen differentiellen Verstärkerstufe etwas fällt, selbst wenn die Referenzspannung V_REF nicht auf eine verhältnismäßig niedrige Spannung (z.B. etwa 0,8 V) eingestellt ist, da eine ausreichend große Vorspannung über das Gate und die Source angelegt ist.
Wie in 18 gezeigt ist, kann auch ein Transistor Q308 in Reihenschaltung mit dem Transistor Q305 der Seite niedrigen Potentials der Eingangschaltung eingefügt werden und kann als Antwort auf ein vorbestimmtes Steuersignal (z.B. ein von RAS vorbereitetes Signal) ein- oder ausgeschaltet werden. Dies liefert insofern einen Vorteil, als die Stromquelle für die Eingangsschaltung während eines Bereitschaftszustandes abgetrennt werden kann, um zusätzlich zur Vermeidung zur Erzeugung unerwünschter Eingangssignale aufgrund von Rauschen und dergleichen den Verbrauch elektrischer Leistung zu unterdrücken.
19 ist ein Diagramm, das den Aufbau einer Datenübertragungsschaltung veranschaulicht, die die oben erwähnte Eingangsschaltung enthält. In 19 bezeichnet Bezugsziffer 390 einen LSI-Chip (z.B. DRAM), der eine Eingangsschaltung (siehe 7 oder 8) enthält, und 392 bezeichnet eine CPU. Daten (welche auch Adressen sein können) des Bit B1 bis Bit Bn werden in die CPU 392 eingegeben oder von ihr ausgegeben. Die Bits der Daten werden über Datenleitungen (eine Datenleitung 392 für das Bit B1 ist hier repräsentativ dargestellt) zu dem LSI-Chip 390 und anderen Chips übertragen. Abschlußwiderstände 396 und 397 sind zwischen die Datenleitungen 393 und eine vorher bestimmte Stromversorgungsleitung V_TT (eine Stromversorgungsleitung mit einem Zwischenpotential zwischen V_cc und V_ss, z.B. + 1,65 V) über CMOS-Schalter (Schaltelemente) 394 und 395 geschaltet, welche eingeschaltet werden, wenn ein Decodiersignal DC von einem Decodierer (An/Aus-Steuermittel) 398 den Hochgeschwindigkeits-Übertragungsmodus (Übertragungsmodus mit einer Frequenz größer 50 MHz) repräsentiert, und werden ausgeschaltet, wenn das Decodiersignal DC einen Übertragungsmodus mit niedriger Geschwindigkeit (Übertragungsmodus mit einer Frequenz kleiner als 50 MHz) repräsentiert.
Wenn die Daten mit der ersten Frequenz des oben erwähnten Beispiels unter Verwendung dieses Systems übertragen werden sollen, kann daher die Amplitude unter Verwendung der Abschlusswiderstände 396 und 397 so verringert werden, dass sie sehr klein ist, um eine Übertragungswellenform zu erhalten, die für eine Übertragungsoperation mit hoher Geschwindigkeit geeignet ist. Wenn die Daten mit der zweiten Frequenz der oben erwähnten Ausführungsform übertragen werden sollen, werden auf der anderen Seite die Abschlusswiderstände 396 und 397 entfernt, um die Amplitude zu expandieren, und der Leistungsverlust infolge der Abschlusswiderstände 396 und 397 wird vermieden, um die Leistungseffizienz zu verbessern. Das heißt, da der Aufbau des Datenübertragungskanals in Abhängigkeit von der Anweisung von der CPU geeignet geändert wird, die die Frequenz der übertragenen Daten bestimmt, ist es möglich, eine zweckmäßige und günstige Datenübertragungsschaltung zu realisieren, die für sowohl die Anwendung genutzt werden kann, wo Bedeutung auf die Verarbeitungsgeschwindigkeit gelegt wird, als auch die Anwendung, wo auf die Leistungseffizienz Bedeutung gelegt wird.
20 bis 22 sind Diagramme, die ein Beispiel einer integrierten Halbleiterschaltung, die nicht Teil der Erfindung ist, veranschaulichen, welche für sowohl den CTT als auch den CMOS verwendet werden kann.
Zunächst wird der Aufbau beschrieben. In 20 bezeichnet Bezugsziffer 440 einen Chip der integrierten Halbleiterschaltung, worauf eine Transceiver-Schaltung montiert ist, die aus einem Ausgabepuffer 441 und einem Eingabepuffer 442 aufgebaut ist. Der Ausgabepuffer 441 umfasst eine erste CMOS-Einheit 443, die aus einem ersten PMOS-Transistor 443a und einem ersten NMOS-Transistor 443b besteht, die zwischen die Stromquelle V_cc auf der Seite hohen Potentials und die Stromquelle V_ss auf der Seite niedrigen Potentials in Reihe geschaltet sind, eine zweite CMOS-Einheit 444, die aus einem zweiten PMOS-Transistor 444a und einem zweiten NMOS-Transistor 444b besteht, die zwischen V_cc und V_ss in Reihe geschaltet sind, ein An/Aus-Steuermittel 446, das die An/Aus-Operation dieser vier MOS-Transistoren 443a, 443b, 444a und 444b basierend auf einem Signal (zweckmäßigerweise bezeichnet durch A) von einer Schaltung 445 im Chip und einem Steuersignal mit drei Zuständen steuert (ein Signal, das, wenn es den H-Pegel hat, eine hohe Ausgangsimpedanz bezeichnet) TSC, und ein Modussteuermittel 449, das Operationsmodi der ersten CMOS-Einheit 443 und der zweiten CMOS-Einheit 444 auf der Basis eines vorbestimmten Modusbezeichnungssignals (ein Signal, das, wenn es den L-Pegel hat, den CMOS-Übertragungsmodus bezeichnet) CMOS und eines Signals (zweckmäßigerweise durch B bezeichnet) vom Eingabepuffer 442 umschaltet, der eine differentielle Verstärkereinheit 447 und ein Inverter-Gatter 448 enthält. Bezugsziffer 450 bezeichnet eine Schaltung im Chip, die ein Signal B vom Eingabepuffer 442 empfängt, Bezugsziffer 451 bezeichnet einen Eingangs/Ausgangsanschluss und 452 bezeichnet einen Referenzspannungsanschluss. Der Eingangs/Ausgangsanschluss 451 ist mit sowohl einem Punkt P₄₄₃, an welchem der erste PMOS-Transistor 443a und der erste NMOS-Transistor 443b miteinander verbunden sind, als auch einem Punkt 444 verbunden, an welchem der zweite PMOS-Transistor 444a und der zweite NMOS-Transistor 44b miteinander verbunden sind, und ist ferner mit einer Signalleitung 453 außerhalb des Chips 440 verbunden. Wenn der Chip 440 im Übertragungsmodus (erster Übertra gungsmodus) des CTT-Pegels genutzt wird, wird der Eingangs/Ausgangsanschluss 451 über den Abschlusswiderstand 454 (der Widerstandswert beträgt 25 Ω mit zwei Abschlusswiderständen) mit der vorbestimmten konstanten Spannung V_TT versorgt (V_TT = V_cc/2, d.h. 1,5 V; wenn V_cc = +3 V ist); welche ferner an den Referenzspannungsanschluss 452 angelegt wird.
[CTT-Operation]
Im obigen Aufbau ist der Pegel des Signals B durch eine Potentialbeziehung zwischen dem invertierten Eingang (–) und dem nicht-invertierten Eingang (+) der differentiellen Verstärkereinheit 447 bestimmt. Das heißt, da das Potential des invertierten Eingangs (–) V_TT = +1,5 V beträgt, nimmt die Ausgabe (Signal B) des Inverter-Gatters 448 den L-Pegel an, wenn das Potential des nicht-invertierten Eingangs (+) +1,5 V übersteigt, oder mit anderen Worten wenn die Logik am Eingangs/Ausgangsanschluss 451 auf den H-Pegel fixiert ist, und das Signal B nimmt den H-Pegel an, wenn das Potential kleiner als +1,5 V wird oder wenn mit anderen Worten die Logik am Eingangs/Ausgangsanschluss 451 auf den L-Pegel fixiert ist.
Falls nun das Signal A vom L-Pegel zum H-Pegel wechselt (das Signal TSC aber beim L-Pegel bleibt), nimmt die Ausgabe des Inverter-Gatters 455 im An/Aus-Steuermittel 446 den L-Pegel an, und die Ausgabe des Inverter-Gatters 456 nimmt den H-Pegel an. Daher nehmen die Ausgabe S457 des NOR-Gatters 457 und die Ausgabe S458 des UND-Gatters 458 beide den H-Pegel an. Unmittelbar nachdem sich das Signal A von L in H geändert hat, hat das Signal B den H-Pegel (da der Eingangs/Ausgangsanschluss 451 den L-Pegel hat) und daneben hat das Signal CMOS den H-Pegel während der CTT-Operation. Daher nehmen die Ausgaben der Inverter-Gatter 459 und 460 im Modussteuermittel 449 beide den L-Pegel an. Dementsprechend arbeiten das NOR-Gatter 461 und das NAND-Gatter 462 einfach als Inverter-Gatter, und ihre Ausgaben S461 und S462 nehmen beide den H-Pegel wie das Signal B an.
Dementsprechend nehmen die Ausgabe S463 des Inverter-Gatters 463 im An/Aus-Steuermittel 446, die Ausgabe S464 des NAND-Gatters 464, die Ausgabe S465 des NOR-Gatters 456 und die Ausgabe S466 des Inverter-Gatters 466 alle den L-Pegel an. Daher werden der erste PMOS-Transistor 443a und der zweite PMOS-Transistor 444a in den beiden Stufen der CMOS-Einheiten 443 und 444 beide eingeschaltet, und der erste NMOS-Transistor 443b und der zweite NMOS-Transistor 444b in den CMOS-Einheiten 443 und 444 werden beide ausgeschaltet, was gestattet, dass ein Strom +I_L in der Richtung von "V_cc → erster PMOS-Transistor 443a und zweiter PMOS-Transistor 444 → Abschlusswiderstand 454 → V_TT" fließt. Während das Signal B in den L-Pegel in einem Moment invertiert wird, in dem das Potential des nicht-invertierten Eingangs (+) der differentiellen Verstärkereinheit 447 um I_L × R_L (R_L bezeichnet den Wert des Abschlusswiderstands 454, z.B. 25 Ω) höher als das Potential des invertierten Eingangs (–) wird, d.h. in einem Moment, in dem die Logik (H-Pegel von CTT) am Eingangs/Ausgangsanschluss 451 fixiert ist, wechseln dann die beiden Ausgaben S461 und S462 vom Modussteuermittel 449 zum L-Pegel, und die Ausgabe S464 des UND-Gatters 464 im An/Aus-Steuermittel 446 nimmt den H-Pegel an. Nachdem die Logik des Eingangs/Ausgangsanschlusses 451 fixiert ist, wird der Ansteuerstrom +I_L nur durch den ersten PMOS-Transistor 443a geliefert.
Während sich das Signal A vom H-Pegel in den L-Pegel ändert (das Signal TSC aber beim L-Pegel bleibt), nimmt auf der anderen Seite die Ausgabe des Inverter-Gatters 455 des An/Aus-Steuermittels 446 den H-Pegel an, und sowohl die Ausgabe S457 des NOR-Gatters 457 als auch die Ausgabe S458 des UND-Gatters 458 nehmen den L-Pegel an. Unmittelbar nachdem sich das Signal A von H in L geändert hat, hat das Signal B den L-Pegel. Daher nimmt die Ausgabe des Inverter-Gatters 459 des Modussteuermittel 449 den H-Pegel an, und sowohl die Ausgabe S461 des NOR-Gatters 461 als auch die Ausgabe S462 des NAND-Gatters 462 nehmen den L-Pegel an.
Daher nehmen die Ausgabe S463 des Inverter-Gatters 463 im An/Aus-Steuermittel, die Ausgabe S464 des NAND-Gatters 464, die Ausgabe S465 des NOR-Gatters 465 und die Ausgabe S466 des Inverter-Gatters 466 alle den H-Pegel an. Im Gegensatz zum oben erwähnten Fall werden daher der erste PMOS-Transistor 443a und der zweite PMOS-Transistor 444a in den CMOS-Einheiten 443 und 444 beide ausgeschaltet, und der erste NMOS-Transistor 443b und der zweite NMOS-Transistor 444b in den CMOS-Einheiten 443 und 444 werden beide eingeschaltet, was gestattet, dass der Strom –I_L in der Richtung "V_TT → Abschlusswiderstand 454 → erster NMOS-Transistor 443b und zweiter NMOS-Transistor 444b → V_ss" fließt. Während das Signal B in den H-Pegel in einem Moment geändert wird, indem das Potential des nichtinvertierten Eingangs (+) der differentiellen Verstärkereinheit 447 um I_L × R_L niedriger als das Potential des invertierten Eingangs (–) wird, d.h. in einem Moment, in dem die Logik (L-Pegel der CTT) am Eingangs/Ausgangsanschluss 451 fixiert ist, wechseln dann sowohl die beiden Ausgaben S461 und S462 vom Modussteuermittel 449 zum H-Pegel als auch die Ausgabe S465 des NOR-Gatters 465 im An/Aus-Steuermittel 446 den L-Pegel annimmt. Nachdem die Logik des Eingangs/Ausgangsanschlusses 451 fixiert ist, wird daher der Ansteuerstrom –I_L nur durch den ersten NMOS-Transistor 443 geliefert.
[CMOS-Operation]
Falls das Modusbezeichnungssignal CMOS Balken (im folgenden wird Balken weggelassen) auf den L-Pegel gesetzt ist, ist es erlaubt, die integrierte Halbleiterschaltung 440 im CMOS-Pegel oder -Niveau zu nutzen. In diesem Fall ist der Abschlusswiderstand 454 zwischen der Signalleitung 453 und V_TT entfernt.
Während das Signal CMOS auf den L-Pegel gesetzt ist, ist die Ausgabe S461 des Modussteuermittels 449 auf den L-Pegel fixiert, und die Ausgabe S462 ist ungeachtet der Logik des Signals B auf den H-Pegel fixiert. Dementsprechend arbeiten das NAND-Gatter 464 und das NOR-Gatter 465 im An/Aus-Steuermittel 446 einfach als Inverter-Gatter, und daher führen die beiden Stufen der CMOS-Einheiten 443 und 444 als Antwort auf die Logik des Signals A parallel An/Aus-Operationen aus.
Wenn sich das Signal A z.B. vom L-Pegel in den H-Pegel ändert (das Signal TSC aber beim L-Pegel bleibt, nehmen die vier Ausgaben (S463, S464, S465 und S466) des An/Aus-Steuermittels 446 alle den L-Pegel an, da S457 und S458 beide den L-Pegel aufweisen, und der erste PMOS-Transistor 443a und der zweite PMOS-Transistor 444a in den beiden Stufen der CMOS-Einheiten 443 und 444 werden beide eingeschaltet. Die Periode, in der diese beiden PMOS-Transisotoren 443a und 444a eingeschaltet werden, stimmt mit der Periode überein, in der das Signal A den H-Pegel annimmt.
Während der Periode, in der das Signal A den L-Pegel hat, wird daher der Ausgangsanschluss 451 durch die beiden PMOS-Transistoren 443a und 444a doppelt angesteuert. Das gleiche gilt, selbst wenn das Signal A zum L-Pegel gewechselt ist. In diesem Fall werden der erste NMOS-Transistor 443b und der zweite NMOS-Transistor 444b in den beiden Stufen der CMOS-Einheiten 443 und 444 beide eingeschaltet.
Während der Periode, in der das Signal A den L-Pegel hat, wird daher der Ausgangsanschluss 451 durch die beiden NMOS-Transistoren 443b und 444b doppelt angesteuert.
21 ist ein Zeitdiagramm zum Vergleichen des CTT-Modus mit dem CMOS-Modus. Im CTT-Modus stimmen die Logiken oder logischen Amplituden der Signale S464, S465, S463 und S466 überein, sofort nachdem das Signal A sich geändert hat, bis die Logik des Signals B invertiert wird.
Im CTT-Modus sind daher die beiden PMOS-Transistoren 443a und 444a oder die beiden NMOS-Transistoren 443b und 444b nur während einer Periode, unmittelbar nachdem das Signal A sich geändert hat, bis die Logik des Signals B invertiert wird, parallel eingeschaltet. Nach dieser Periode ist nur der erste PMOS-Transistor 443a oder nur der erste NMOS-Transistor 444a eingeschaltet. Die Amplitude des Signals, das am Ausgangsanschluss 451 (d.h. auf der Signalleitung 453) erscheint, ist durch den Widerstandswert R_ON des ersten PMOS-Transistors 443a oder des ersten NMOS-Transistors 444a, wer auch immer eingeschaltet ist, den Widerstandswert R_L des Abschlusswiderstands 454 und die Anschlussspannung V_TT bestimmt. Wenn z.B. die Signalamplitude 0,4 V beträgt, V_TT 1,5 V ist und R_L 25 Ω beträgt, wird dann nach der obigen Gleichung (1) R_ON 68,75 Ω. Um diesen Wert R_ON zu erfüllen, sollte die Größe des ersten PMOS-Transistors 443a oder des ersten NMOS-Transistors 444a auf etwa "L = 1 μm und W = 200 μm" gesetzt sein.
Im CMOS-Modus sind auf der anderen Seite die Logiken der Signale S464, S465, S463 und S466 immer in Übereinstimmung, und außerdem ist der Abschlusswiderstand 454 entfernt. Dementsprechend ist die Amplitude des am Ausgangsanschluss 451 erscheinenden Signals bestimmt durch die Widerstandswerte der beiden parallelen PMOS-Transistoren 443a, 444a oder der beiden parallelen NMOS-Transistoren 443b, 444b, wer auch immer eingeschaltet ist. Indem die AN-Widerstände des ersten PMOS-Transistors 443a und des ersten NMOS-Transistors 443b so eingestellt werden, dass sie etwa 68,75 Ω be tragen, und indem der AN-Widerstand des zweiten PMOS-Transistors 444a und des zweiten NMOS-Transistors 444b so eingestellt wird, dass er möglichst klein ist, ist es daher möglich, den parallelen AN-Widerstand ausreichend zu verringern und daher die für den CMOS-Pegel notwendige Ansteuerleistung aufrechtzuerhalten.
Falls die Größen des zweiten PMOS-Transistors 444a und des zweiten NMOS-Transistors 444b so eingerichtet sind, dass sie nahezu diejenige eines allgemeinen CMOS-Ausgangstransistors ist (z.B. L = 1 μm W = 1000 μm), wird im Prinzip eine ausreichend große Ansteuerleistung von dem zweiten PMOS-Transistor 444a und dem zweiten NMOS-Transistor 444b allein erhalten. Die vorliegende Erfindung ist jedoch in keiner Weise auf die eine beschränkt, in der die beiden MOS-Transistoren parallel angesteuert werden, sondern kann die eine sein, in der die Innenwiderstände des ersten PMOS-Transistors 443a und des ersten NMOS-Transistors 443b auf Werte eingestellt sind, die für den CTT-Pegel geeignet sind, und die Innenwiderstände des zweiten PMOS-Transistors 444a und des zweiten NMOS-Transistors 444b auf Werte eingestellt sind, die für den MOS-Pegel geeignet sind, so dass diese beiden Sätze von MOS-Transistoren in Abhängigkeit vom CTT-Pegel und dem CMOS-Pegel genutzt werden können. Die Ansteuerleistung kann natürlich weiter erhöht werden, falls die beiden Sätze von Transistoren parallel angesteuert werden. Daher ist es ziemlich natürlich, das obige Ansteuerverfahren für den CMOS-Modus zu verwenden.
Es ist erwünscht, dass das Modusbezeichnungssignal CMOS durch eine Schaltung, die in 22 gezeigt ist, automatisch gebildet wird. Diese Schaltung überwacht das Potential (das Referenzpotential V_REF) am Referenzpotentialanschluß 452 (siehe 20) des Chips 440 und schaltet den NMOS-Transistor 470 ein, so daß die Ausgabe (das Signal CMOS) des CMOS-Inverter-Gatters 471 den H-Pegel annimmt, wenn das Potential höher als eine Schwellenspannung des NMOS-Transistors 470 ist, d.h. wenn die Anschlußspannung V_TT (= +1,5 V) von CTT an den Referenzspannungsanschluß 452 angelegt wird, und schaltet ferner den NMOS-Transistor 470 aus, so daß die Ausgabe (das Signal CMOS) des CMOS-Inverter-Gatters 471 den L-Pegel annimmt, wenn der Referenzspannungsanschluß 452 in einem offenen Zustand ist oder den Erdungspegel hat, d.h. wenn die Anschlußspannung V_TT von CTT nicht daran angelegt wird. Be zugsziffern 472 bis 474 bezeichnen Widerstände, und 457 bezeichnet einen Kondensator. Der Widerstand 472 arbeitet dahingehend, den Erdungspegel an das Gate des NMOS-Transistors 470 anzulegen, wenn der Referenzanschluß 452 geöffnet ist, und der Widerstand 473 dient als Lastelement für den NMOS-Transistor 470. Der Widerstand 472 und der Kondensator 475 bilden eine Integrationsschaltung, die das eingespeiste Rauschen abschneidet und eine fehlerhafte Operation des NMOS-Transistors 470 verhindert.
Die obige Schaltung ermöglicht, dass der CTT-Modus oder der CMOS-Modus genutzt wird, wobei in Abhängigkeit vom Potential des Referenzspannungsanschlusses 452 automatisch umgeschaltet wird, d.h. sie ermöglicht, dass die integrierte Halbleiterschaltung zweckmäßig genutzt wird.
23 und 24 sind Diagramme, die eine integrierte Halbleiterschaltung veranschaulichen, die zusätzlich zum CTT und CMOS sogar für den GTL genutzt werden kann. Die Schaltungselemente, die mit denjenigen der ersten Ausführungsform gemein sind, werden durch die gleichen Bezugsziffern bezeichnet.
Der Aufbau wird zunächst beschrieben. In 23 bezeichnet Bezugsziffer 480 eine differentielle Verstärkereinheit, in der die Gates eines Paars NMOS-Transistoren 481 und 482 mit dem Eingangs/Ausgangsanschluß 451 und mit dem Referenzspannungsanschluß 452 verbunden sind, die Sources der gleichen NMOS-Transistoren 481 und 482 mit der Stromquelle V_ss der Seite niedrigen Potentials über einen Konstantstromtransistor 483 verbunden sind und die beiden PMOS-Transistoren 484 und 485 (486 und 487) zwischen jeden der Drains der NMOS-Transistoren 481, 482 und die Stromquelle V_cc der Seite hohen Potentials geschaltet sind. Die Gates der PMOS-Transistoren 484 und 486 sind über einen Widerstand 488 mit dem Eingangs/Ausgangsanschluß 451 verbunden, und die Gates der PMOS-Transistoren 485 und 487 sind mit dem Drain des NMOS-Transistors 482 verbunden. Überdies ist das Gate des Konstantstromtransistors 483 über einen Widerstand 489 mit dem Eingangs/Ausgangsanschluß 451 verbunden. In der so aufgebauten differentiellen Verstärkereinheit 480 wird ein Signal (Signal B), das von der Potentialbeziehung zwischen dem Eingangs/Ausgangsanschluß 451 und dem Referenzspannungsanschluß 452 abhängig ist, aus dem Drain des NMOS-Transistors 481 genommen. Dieses Signal B nimmt den L-Pegel an, wenn das Potential am Eingangs/Ausgangsan schluß 451 höher (H-Pegel) als das Potential am Referenzspannungsanschluß 452 ist, und nimmt den H-Pegel an, wenn das Potential am Eingangs/Ausgangsanschluß 451 niedriger (L-Pegel) ist als das Potential am Referenzspannungsanschluß 452. Das Signal B wird in eine Schaltung 450 im Chip über ein NAND-Gatter 490 eingespeist, das durch ein Signal Enable gesteuert wird; es kann aber verhindert werden, daß es während zum Beispiel des Bereitschaftsmodus in die Schaltung 450 im Chip eingespeist wird, indem das Signal Enable auf den L-Pegel gesetzt wird.
Bezugsziffer 491 bezeichnet ein An/Aus-Steuermittel, das von der An/Aus-Steuereinheit der ersten Ausführungsform bezüglich einer Verwendung eines NAND-Gatters 492 zum Ein- und Ausschalten des ersten PMOS-Transistors 443a und der Verwendung sogenannter Schaltungen 493 und 494 ohne Kontaktprellen oder Störsignale (engl. chattering-free) zum Ein- und Ausschalten des zweiten PMOS-Transistors 444a und des zweiten NMOS-Transistors 444b und bezüglich des Vorsehens des Inverter-Gatters 466 zum Ein- und Ausschalten der ersten NMOS-Transistors 443b mit einer zusätzlichen Schaltung, die aus einem NMOS-Transistor 495 und einem Widerstand 496 besteht, verschieden ist. Das NAND-Gatter 492 arbeitet einfach als ein Inverter-Gatter, falls das vorbestimmte Modusbezeichnungssignal BTL Balken (im folgenden wird Balken weggelassen) den H-Pegel hat. Das heißt, die Ausgabe S492 dient als eine entgegengesetzte Logik zur Ausgabe S457 des NOR-Gatters 457 in der vorhergehenden Stufe. Da das Modusbezeichnungssignal GTL den L-Pegel annimmt (GTL-Modus), ist jedoch die Ausgabe S492 ungeachtet der Logik der Ausgabe S457 auf den H-Pegel fixiert.
Während der Periode, in der das Modusbezeichnungssignal GTL den L-Pegel annimmt, ist daher der erste PMOS-Transistor 443a auf den ausgeschalteten Zustand fixiert. Die störsignalfreien Schaltungen 493 und 494 bestehen aus mehrstufigen Inverter-Gattern 493a (494a) und Flip-Flops 493b (494b) und sperren den Empfang einer Eingabe für eine Zeitperiode, die durch die mehrstufigen Inverter-Gatter 493a (494a) bestimmt ist, um den Widerstand gegen das Rauschen zu verbessern. Die störsignalfreien Schaltungen 493 und 494 bestimmen ihre Ausgangslogik in Abhängigkeit von den Logiken der Ausgabe S457 des NOR-Gatters 457, der Ausgabe S458 des NAND-Gatters 458 und der beiden Ausgaben S499 und S500 (die später beschrieben werden) des Modussteuermittels 497. Ein NMOS-Transistor 495 und ein Widerstand 496, die zum Inverter-Gatter 466 addiert sind, arbeiten so, dass, wenn das Modusbezeichnungssignal GTL den L-Pegel hat (GTL-Modus), der NMOS-Transistor 495 ausgeschaltet und der Widerstand 496 im Stromquellenkanal mit niedrigen Potential des Inverter-Gatters 466 (d.h. im Gate-Entladungskanal des ersten NMOS-Transistors 443b) eingesetzt wird, um die Abtrennung des ersten NMOS-Transistors 443b zu verzögern und ein plötzliches Abbrechen oder Snap-off des Ausgangssignals zu vermeiden.
Das Modussteuermittel 497 ist vom Modussteuermittel der ersten Ausführungsform diesbezüglich verschieden, als das Inverter-Gatter 459 entfernt und ein Inverter-Gatter 498, das die Logik des Modusbezeichnungssignals GTL invertiert, und zwei NOR-Gatter 499 und 500 hinzugefügt wird. Wenn das Modusbezeichnungssignal GTL den H-Pegel hat, arbeiten die beiden NOR-Gatter 499 und 500 einfach als Inverter-Gatter. Wenn das Modusbezeichnungssignal GTL den L-Pegel hat (GTL-Modus), sind die Ausgaben S499 und S500 der beiden NOR-Gatter 499 und 500 jedoch zwangsweise auf den L-Pegel fixiert. Die Ausgabe S461 des Inverter-Gatters 461 und die Ausgabe S462 des NAND-Gatters 462 haben hier eine Logik, die zu derjenigen des Signals B entgegengesetzt ist (wird entgegengesetzt zu derjenigen der ersten Ausführungsform, da das Inverter-Gatter 459 entfernt ist), wenn das Modusbezeichnungssignal CMOS den H-Pegel hat, sind aber zwangsweise auf den L-Pegel fixiert, wenn das Modusbezeichnungssignal CMOS den L-Pegel hat.
Die Logiken der Ausgaben S499 und S500, die vom Modussteuersignal 497 abgegriffen werden, sind daher ausschließlich durch die Logiken der beiden Modusbezeichnungssignale GTL, CMOS und des Signals B bestimmt, wie in der folgenden Tabelle 1 gezeigt ist. Tabelle 1
Jeder der Modi wird im folgenden beschrieben.
[CTT-Modus]
Der CTT-Modus wird eingerichtet, wenn die beiden Modusbezeichnungssignale sowohl CMOS als auch GTL den H-Pegel aufweisen. Unmittelbar nachdem das Signal A von L nach H gewechselt ist, hat das Signal B den H-Pegel, und die aus dem Modussteuermittel 497 abgegriffenen Ausgaben S499 und S500 haben beide nach der obigen Tabelle 1 den H-Pegel.
Daher wird die Ausgabelogik der störsignalfreien Schaltungen 493 und 494 des An/Aus-Steuermittels 491 entgegengesetzt zu derjenigen des Signals A; d.h. da das Signal A den H-Pegel hat, nehmen die Ausgaben S493 und S494 den L-Pegel an. Als Folge nehmen die vier Ausgaben (S492, S493, S494 und S466) des An/Aus-Steuermittels 491 alle den L-Pegel an, wodurch der erste PMOS-Transistor 443a und der zweite PMOS-Transistor 444a eingeschaltet werden und der Eingangs/Ausgangsanschluß 451 in Richtung auf die V_cc-Seite doppelt angesteuert wird. Wenn die Logik am Eingangs/Ausgangsanschluß 451 auf den H-Pegel fixiert ist, wird das Signal B in den L-Pegel invertiert, und die Ausgaben S499 und S500, die vom Modussteuermittel 497 abgegriffen werden, nehmen beide nach Tabelle 1 den L-Pegel an.
Nachdem die Logik am Eingangs/Ausgangsanschluß 451 auf den H-Pegel fixiert ist, nimmt daher die Ausgabe S493 der störsignalfreien Schaltung 493 den H-Pegel an, so daß der zweite PMOS-Transistor 444a ausgeschaltet wird und der Eingangs/Ausgangsanschluß 451 nur durch den ersten PMOS-Transistor 443 angesteuert wird.
Während sich das Signal A vom H-Pegel in den L-Pegel ändert, wird andererseits das Signal B noch unmittelbar nach der Änderung den L-Pegel annehmen. Daher nehmen die vom Modussteuermittel 497 abgegriffenen Ausgaben S499 und S500 beide nach der obigen Tabelle 1 den L-Pegel an.
Deshalb nimmt die Ausgabe S494 den H-Pegel an, da die Ausgabe S493 der störsignalfreien Schaltung 493 auf den H-Pegel fixiert ist, und die Ausgabe S494 der störsignalfreien Schaltung 494 hat die Logik, die zu derjenigen des Signals A entgegengesetzt ist, welches den L-Pegel annimmt. Als Folge nehmen die vier Ausgaben (S492, S493, S494 und S466) des An/Aus-Steuermittels 491 alle den H-Pegel an, wodurch der erste NMOS-Transistor 443b und der zweite NMOS-Transistor 444b eingeschaltet werden und der Eingangs/Ausgangsanschluß 451 in Richtung auf V_ss-Seite doppelt angesteuert wird. Da die Logik am Eingangs/Ausgangsanschluß 451 auf den L-Pegel fixiert ist, wird dann das Signal B in den H-Pegel invertiert, und nach der obigen Tabelle 1 nehmen die vom Modussteuermittel 497 abgegriffenen Ausgaben S499 und S500 beide den H-Pegel an.
Nachdem die Logik des Eingangs/Ausgangsanschlusses 451 auf den L-Pegel fixiert ist, nimmt daher die Ausgabe S494 der störsignalfreien Schaltung 494 den L-Pegel an, wodurch der zweite NMOS-Transistor 444b ausgeschaltet wird und der Eingangs/Ausgangsanschluß 451 nur durch den ersten NMOS-Transistor 443b angesteuert wird.
[CMOS-Modus]
Der CMOS-Modus wird eingerichtet, wenn der Abschlußwiderstand 454 entfernt und das Modusbezeichnungssignal CMOS auf den L-Pegel gesetzt wird, während das Modusbezeichnungssignal GTL beim H-Pegel gehalten wird.
In diesem Modus wird nach der obigen Tabelle 1 ungeachtet des Signals B die vom Modussteuermittel 497 abgegriffene Ausgabe S499 auf den H-Pegel fixiert und die Ausgabe S500 auf den L-Pegel fixiert.
Daher haben die Ausgaben S493 und S494 der störsignalfreien Schaltungen 493, 494 in dem An/Aussteuermittel 491 eine Logik, die zu derjenigen des Signals A entgegengesetzt ist. Wenn das Signal A zum Beispiel den H-Pegel aufweist, haben dann die Ausgaben S493 und S494 den L-Pegel. Als Folge haben alle vier Ausgaben (S492, S493, S494 und S466) des An/Aus-Steuermittels 491 die Logik, die derjenigen des Signals A entgegengesetzt ist. Wenn das Signal A den H-Pegel hat, werden daher der erste PMOS-Transistor 443a und der zweite PMOS-Transistor 444a beide eingeschaltet, und der Eingangs/Ausgangsanschluß 451 wird in Richtung auf die V_cc-Seite doppelt angesteuert. Nur wenn das Signal A den H-Pegel hat, werden der erste NMOS-Transistor 443b und der zweite NMOS-Transistor 444b beide eingeschaltet, und der Eingangs/Ausgangsanschluß 451 wird in Richtung auf die V_ss-Seite doppelt angesteuert. Die Ansteuerung durch die beiden Transistoren wird fortgesetzt, sogar nachdem der Pegel am Eingangs/Ausgangsanschluß 451 fixiert ist, d.h. sogar nachdem die Logik des Signals B invertiert ist, und eine große Ansteuerkraft wird erhalten, die für einen CMOS-Pegel notwendig ist.
[GTL-Modus]
Der GTL-Modus wird eingerichtet, wenn das Modusbezeichnungssignal GTL auf den L-Pegel gesetzt wird. In diesem Fall wird die Logik des Modusbezeichnungssignals CMOS vernachlässigt. Im GTL-Modus muß der Abschlußwiderstand 454 angebracht sein, und die Anschlußspannung V_TT muß auf +0,8 V gesetzt sein.
In diesem Modus sind die vom Modussteuermittel 497 abgegriffenen beiden Ausgaben S499 und S500 beide nach der obigen Tabelle 1 ungeachtet des Signals B auf den L-Pegel fixiert. Daher ist infolge des Modusbezeichnungssignals GTL die Ausgabe S493 der störsignalfreien Schaltung 493 des An/Aus-Steuermittels 491 auf den H-Pegel fixiert und die Ausgabe S492 des NAND-Gatters 492 des An/Aus-Steuermittels 491 ist auf den H-Pegel fixiert. Als Ergebnis werden der erste PMOS-Transistor 443a und der zweite PMOS-Transistor 444a zwangsweise abgetrennt, und ein offenener Drain wird gebildet, der für den GTL-Modus notwendig ist. Im GTL-Modus wird die Abschalt- oder Abbruchgeschwindigkeit der Ausgabe S466 (d.h. das Gate-Potential des ersten NMOS-Transistors 443b) verzögert, indem der Effekt des am Inverter-Gatter 466 angebrachten Widerstands 496 genutzt wird, wenn die Logik des Eingangs/Ausgangsanschlusses 451 vom H-Pegel in den L-Pegel geändert wird. Dies dient dazu, einen plötzlichen Abbruch des Ausgangssignals durch Verzögern der Abtrennung des ersten NMOS-Transistors 443b zu vermeiden.
24 ist ein Zeitdiagramm. Irgendein Modus des CTT-Modus, GTL-Modus oder CMOS-Modus kann in Abhängigkeit von der Kombination der beiden Modusbezeichnungssignale CMOS und GTL genutzt werden. Das heißt, im CTT-Modus wird der Eingangs/Ausgangsanschluß 451 durch die beiden MOS-Transistoren angesteuert, unmittelbar nachdem das Signal A gewechselt hat, bis die Ausgabelogik fixiert ist (Signal B ändert sich). Nachdem das Signal B sich geändert hat, wird der Eingangs/Ausgangsanschluß 451 durch einen einzigen MOS-Transistor angesteuert. Im GTL-Modus werden die beiden PMOS-Transistoren zu allen Zeiten abgetrennt, um den offenen Drain zu bilden. Im CMOS-Modus wird überdies der Eingangs/Ausgangsanschluß 451 zu allen Zeiten durch die beiden MOS-Transistoren angesteuert, um eine ausreichend große Ansteuerleistung aufrechtzuerhalten.
25 und 26 sind Diagramme, die eine integrierte Halbleiterschaltung gemäß einem Beispiel das nicht Teil der vorliegenden Erfindung ist, veranschaulichen, welche eine Modifikation des obigen Beispiels ist. Im CTT-Modus gemäß dieser Ausführungsform wird der Ausgangsanschluß 451 angesteuert, indem allein der erste PMOS-Transistor 443a und der erste NMOS-Transistor 443b genutzt werden.
In 25 lässt ein Modussteuermittel 501 die Ausgabe S499 des NAND-Gatters 499 die Logik annehmen, die zu derjenigen des Modusbezeichnungssignals CMOS entgegengesetzt ist, und lässt die Ausgabe S500 des NAND-Gatters 500 die gleiche Logik wie diejenige des Modusbezeichnungssignals CMOS annehmen, wenn das Modusbezeichnungssignal den H-Pegel hat. Wenn das Modusbezeichnungssignal GTL den L-Pegel hat, fixiert überdies das Modussteuermittel 501 die beiden Ausgaben S499 und S500 ungeachtet der Logik des Modusbezeichnungssignals CMOS auf den L-Pegel. Bezugsziffer 502 bezeichnet hier ein Inverter-Gatter, das ein Signal mit einer Logik bildet, die zu derjenigen des Modusbezeichnungssignals CMOS entgegengesetzt ist.
Diese beiden Ausgaben S499 und S500 werden zu dem NAND-Gatter 503 und dem NOR-Gatter 504 des An/Aus-Steuermittels 491A addiert. Das NAND-Gatter 503 arbeitet einfach als ein Inverter-Gatter, wenn die Ausgabe S499 den H-Pegel hat, d.h. wenn das Modusbezeichnungssignal GTL den H-Pegel hat und das Modusbezeichnungssignal CMOS den L-Pegel aufweist oder mit anderen Worten im CMOS-Modus.
Daher hat die Ausgabe S503 des NAND-Gatters 503 die gleiche Logik wie das Signal A im CMOS-Modus und ist in anderen Moden (CTT/GTL) auf den H-Pegel fixiert. Das NOR-Gatter 504 arbeitet einfach als ein Inverter-Gatter, wenn die Ausgabe S500 den L-Pegel hat, d.h. wenn das Modusbezeichnungssignal GTL den H-Pegel hat und das Modusbezeichnungssignal CMOS den L-Pegel aufweist, oder wenn das Modusbezeichnungssignal GTL den L-Pegel aufweist. Mit anderen Worten arbeitet ansonsten das NOR-Gatter 504 einfach als ein Inverter-Gatter im CMOS-Modus oder im GTL-Modus.
Daher hat die Ausgabe S504 des NOR-Gatters 504 die gleiche Logik wie diejenige des Signals A im CMOS-Modus oder im GTL-Modus und ist in dem anderen Modus (CTT) auf den L-Pegel fixiert.
Gemäß dem Beispiel wie in einem Zeitdiagramm von 26 gezeigt, ist daher der Ausgangsanschluß 451 sowohl durch den ersten PMOS-Transistor 443a und den ersten NMOS-Transistor 443b im CTT-Modus angesteuert, und die gleiche Operation wie diejenige der oben erwähnten zweiten Ausführungsform wird in anderen Moden (GTL-Modus oder CMOS-Modus) erhalten. Die obige modifizierte Ausführungsform ist für ein System geeignet, das eine lange Übertragungsdistanz des CTT-Pegels hat. Wenn die Übertragungsdistanz lang ist, ist der Beschleunigungseffekt durch den zweiten PMOS-Transistor 444a und den zweiten NMOS-Transistor 444b schwach, und in diesem Fall ist es vielmehr vorteilhaft, die Schaltung zu vereinfachen.
27 bis 32 sind Diagramme, die eine integrierte Halbleiterschaltung gemäß einem Beispiel, das nicht Teil der vorliegenden Erfindung ist, veranschaulichen.
Dieses Beispiel besteht darin, den Defekt der Schaltung (siehe 22) zum automatischen Bilden des Modusbezeichnungssignals der oben erwähnten Ausführungsform zu eliminieren.
Das heißt, die Schaltung von 22 bestimmt die Logik des Modusbezeichnungssignals (Signals CMOS), indem das Referenzpotential V_REF mit der "Schwellenspannung" des NMOS-Transistors 470 verglichen wird. Allgemein ist jedoch aufgrund eines Fehlers im Fertigungsschritt die Schwellenspannung des Transistors unvermeidlich mit einer Schwankung verbunden, und es besteht viel Raum zum Verbessern der Stabilität der Operation.
27 ist ein Diagramm, das das Prinzip und den Aufbau dieses Beispiels veranschaulicht, worin Bezugsziffern 601 und 602 Komparatoren bezeichnen. Im folgenden wird der Komparator 601 erster Komparator genannt, und der Komparator 602 wird zweiter Komparator genannt. Der erste Komparator 601 vergleicht die Referenzspannung V_REF mit einer konstanten Spannung V_CTT und gibt ein Signal CTTM mit einer vorbestimmten Logik (hoher Pegel) ab, wenn V_REF > V_CTT gilt. Der zweite Komparator 602 vergleicht die Referenzspannung V_REF mit einer konstanten Spannung V_GTL und gibt ein Signal GTLM mit einer vorbestimmten Logik (hoher Pegel) ab, wenn V_REF > V_GTL gilt. Die konstante Spannung V_CTT hat hier ein Potential, welches größer als ein Wert (V_cc/2 = +1,65 V oder +1,5 V) der Referenzspannung V_REF im CTT-Modus ist, und die konstante Spannung V_GTL hat ein Potential, welches größer als ein Wert (+0,8 V) der Referenzspannung V_REF im GTL-Modus ist. Wünschenswerterweise betragen zum Beispiel V_CTT = +2,2 V und V_GTL = +1,2 V.
Tabelle 2 zeigt die Referenzspannung V_REF und die Modusbezeichnungssignale (CTTM, GTLM). Tabelle 2
Folglich wird die Operation zum Unterscheiden der drei Modi basierend auf der Genauigkeit der beiden konstanten Spannungen V_CTT und V_GTL stabilisiert, und die konstanten Spannungen V_CTT und V_GTL werden exakt gebildet, indem zum Beispiel Spannung unter Verwendung von Widerständen geteilt wird. Somit wird eine Schaltung zum automatischen Bilden von Modusbezeichnungssignalen verwirklicht, die für die Schnittstellen für CTT, GTL und TTL insgesamt praktisch geeignet sind.
Dieses Beispiel ist ferner mit Schaltelementen 603 und 604, die den Stromquellenstrom für den ersten und zweiten Komparator 601, 602 unterbrechen können, und mit einem Steuermittel 605 versehen, das die Schaltelemente 603, 604 ausschaltet, wenn die Referenzspannung V_REF V_cc (oder offen) ist, d.h. im TTL-Modus, so dass im TTL-Modus durch den ersten und zweiten Komparator 601, 602 keine elektrische Leistung verbraucht wird.
Dieses Beispiel ist überdies mit einem Schaltelement 606 versehen, das entweder die Referenzspannung V_REF oder die konstante Spannung V_TTL gemäß der Logik des Signals CTTM auswählt, um sie als Referenzspannung INREF (z.B. V_REF von 16) der Eingabepufferschaltung zu verwenden. Wenn das Signal CTTM den niedrigen Pegel hat, d.h. im CTT-Modus oder im GTL-Modus, gilt eine Beziehung INREF = V_REF, und wenn das Signal CTTM den hohen Pegel aufweist, d.h. im TTL-Modus, gilt eine Beziehung INREF = V_TTL. Wünschenswerterweise sollte V_TTL V_cc/2 betragen. In diesem Fall wird die Referenzspannung INREF mit einer Größe, die für jeden der Modi geeignet ist, automatisch erzeugt und in die Eingabepufferschaltung eingespeist.
28 ist ein Diagramm, das den Aufbau einer Schaltung zum automatischen Bilden eines Modusbezeichnungssignals konkret veranschaulicht. In 28 sind die gleichen funktionalen Teile wie diejenigen von 27 durch die gleichen Bezugsziffern bezeichnet. Das heißt, der erste und zweite Komparator 601 und 602 werden jeweils durch ein Paar NMOS-Transistoren Q601C und Q601D unter Verwendung von PMOS-Transistoren Q601A und Q601B als Lastelemente, ein Paar NMOS-Transistoren Q602C und Q602D unter Verwendung von PMOS-Transistoren Q602A und Q602B als Lastelemente und Konstantstromquellen gebildet, die aus NMOS-Transistoren Q601E, Q602E aufgebaut sind. Die Schaltelemente 603 und 604 weisen ferner jeweils zwei PMOS-Transistoren Q603A, Q603B und Q604A, Q604B auf.
Die Gates der Transistoren in den obigen beiden Schaltelementen 603 und 604 werden über den Widerstand R600 mit einem Potential von einem Referenzspannungsanschluß 607 des Chips versorgt. Wenn die Referenzspannung V_REF (+0,8 V, +1,6 V oder +1,5 V) von außen an den Chip angelegt wird (CTT- oder GTL-Modus), wird dieses Potential so niedrig, daß es V_REF entspricht. Wenn die Referenzspannung nicht angelegt wird (TTL-Modus), wird dieses Potential auf einen hohen Wert fixiert, wobei es auf V_cc hochgezogen wird.
Daher werden die beiden Schaltelemente 603 und 604 im GTL- oder CTT-Modus eingeschaltet, um die Zufuhr eines Stromquellenstroms zu dem ersten und zweiten Komparator 601, 602 zu gestatten, aber die Zufuhr eines Stroms im TTL-Modus zu sperren (abzutrennen), so daß keine elektrische Leistung durch den ersten und zweiten Komparator 601, 602 verbraucht wird.
Der erste Komparator 601 vergleicht das Potential am Referenzspannungsanschluß 607 mit der konstanten Spannung V_CTT und läßt die Ausgabe (das Signal CTTM) des Inverter-Gatters 608 den hohen Pegel annehmen, wenn V_CTT niedriger ist. Der zweite Komparator 602 vergleicht das Potential am Referenzspannungsanschluß 607 mit der konstanten Spannung V_GTL und läßt die Ausgabe (das Signal GTLM) des Inverter-Gatters 609 den hohen Pegel annehmen, wenn V_GTL niedriger ist.
Das Signal CTTM wird in ein Schaltelement 606 eingespeist, das aus zwei NMOS-Transistoren Q606A und Q606B und einem Inverter-Gatter I606A besteht. In Abhängigkeit des logischen Zustands des Signals CTTM wählt das Schaltelement 606 entweder das Potential am Referenzspannungsanschluß 607 oder die konstante Spannung V_TTL aus und gibt es oder sie als Referenzspannung INREF für die Eingabepufferschaltung ab. Das heißt, wenn das Signal CTTM den niedrigen Pegel aufweist (GTL- oder CTT-Modus), wird Q606A eingeschaltet, und das Potential am Referenzspannungsanschluß 607 wird INREF. Wenn das Signal CTTM den hohen Pegel aufweist (TTL-Modus), wird auf der anderen Seite Q606B eingeschaltet, und die konstante Spannung V_TTL wird INREF.
29 zeigt eine Schaltung zum Erzeugen der konstanten Spannung V_TTL, V_CTT oder V_GTL, in der die Spannung zwischen der Stromquelle V_cc mit hohem Potential und der Stromquelle V_ss mit niedrigem Potential durch Widerstände Ra und Rb geteilt wird, um eine konstante Spannung mit einer Größe zu erhalten, die dem Spannungsteilungsverhältnis entspricht.
30 ist eine graphische Darstellung, die Änderungen in den Pegeln von Signalen (GTLM, CTTM, INREF) als Antwort auf eine Änderung im Potential am Referenzspannunganschluß 607 zeigt. Das Potential am Referenzspannungsanschluß 607 wird von 0 V in V_cc (+3,3 V) geändert. In einem Bereich "a" von 0 V bis V_GTL (V_GTL = +1,2 V) weisen sowohl das Signal GTLM als auch das Signal CTTM den niedrigen Pegel auf. In einem Bereich "b" von V_GTL bis V_CTT (V_CTT = +2,2 V) nimmt nur das Signal GTLM den hohen Pegel an, und in einem Bereich "c" von V_CTT bis V_cc nimmt auch das Signal CTTM den hohen Pegel an. Außerdem stimmt INREF mit dem Potential einem Referenzspannungsanschluß 607 zwischen den Bereichen "a" und "b" überein und ist im Bereich "c" auf V_TTL fixiert.
Das Potential des Referenzspannungsanschlusses 607 beträgt im GTL-Modus daher +0,8 V, im CTT-Modus +1,65 V (oder +1,5 V) oder im TTL-Modus V_cc. Diese Potentiale können in ihren jeweiligen Bereichen klassifiziert und als Kombinationen der beiden Modusbezeichnungssignale GTLM und CTTM angezeigt werden.
31 ist ein Blockdiagramm eines Halbleiterspeichers, in welchem der durch die strichpunktierte Kettenlinie umgebene Abschnitt oder Teil eine Schaltung 600 zum automatischen Bilden von Modusbezeichnungssignalen ist. In 31 bezeichnen Bezugsziffern 700 und 701 Taktgeneratoren, bezeichnet 702 eine Modussteuerung, bezeichnet 703 einen Adreßpuffer/Adreßvordecodierer, bezeichnet 704 einen Spaltendecodierer, bezeichnet 705 einen/ein Leseverstärker/I/O-Gatter, bezeichnet 706 einen Reihendecodierer, bezeichnet 707 einen Auffrischungsadreßzähler, bezeichnet 708 einen Substratvorspannungsgenerator, bezeichnet 709 ein Speicherzellenarray, bezeichnet 710 einen Schreibtaktgenerator, bezeichnet 711 einen Dateneingabepuffer, und Bezugsziffer 712 bezeichnet einen Datenausgabepuffer. Das Symbol RAS bezeichnet ein Reihenadreß-Strobesignal, bezeichnet CAS einen Spaltenadreß-Strobesignal, bezeichnen A₀ bis A₉ Adreßsignale, bezeichnet WE ein Schreibfreigabesignal, bezeichnet OE ein Ausgabefreigabesignal, bezeichnen DQ1 bis DQ4 Eingabe/Ausgabedaten, und das Symbol V_REF bezeichnet eine Referenzspannung.
Der Dateneingabepuffer 711 und der Datenausgabepuffer 712 bilden einen Transceiver zur Verwendung bei CTT, GTL und TTL. Der Dateneingabepuffer 711 wird mit einer Referenzspannung INREF von der Schaltung 600 versorgt, die Modusbezeichnungssignale automatisch bildet, und der Datenausgabepuffer 712 wird mit zwei Arten von Modusbezeichnungssignalen CTTM und GTLM versorgt.
32 ist ein Diagramm, das den Aufbau des Transceivers (Aufbau nur für ein Bit) veranschaulicht. Der Dateneingabepuffer 711 hat fünf PMOS-Transistoren Q711A, Q711B, Q711C, Q711D, Q711E, vier NMOS-Transistoren Q711F, Q711G, Q711H, Q711I und ein Inverter-Gatter 713 und vergleicht das Potential am Dateneingabe/Ausgangsanschluß 714 mit der Referenzspannung INREF und läßt die Ausgabe (Ausgabe des Inverter-Gatters 713, im folgenden bezeichnet durch Symbol A) den hohen Pegel annehmen, wenn die INREF niedriger ist.
Der Datenausgabepuffer 712 hat eine Gruppe von Ausgangstransistoren 720 einschließlich eines ersten PMOS-Transistors 715 und eines ersten NMOS-Transistors 716, die zwischen die Stromquelle V_cc mit hohem Potential und die Stromquelle V_ss mit niedrigem Potential in Reihe geschaltet sind, eines zweiten PMOS-Transistors 717 und eines zweiten NMOS-Transistors 718, die ähnlich in Reihe geschaltet sind, und eines dritten NMOS-Transistors 719, der mit dem ersten NMOS-Transistor 716 (oder dem zweiten NMOS-Transistor 718) parallel geschaltet ist.
Der erste und zweite PMOS-Transistor 715, 716 sowie der erste bis dritte NMOS-Transistor 717 bis 719 werden für ihre Ein/Ausschalt-Operationen durch eine Steuerschaltung 721 gesteuert, die NAND-Gatter 722 bis 727, NOR-Gatter 728 bis 731 und Inverter-Gatter 732 bis 735 umfasst.
Jeder der Operationsmodi wird im folgenden beschrieben. In der folgenden Beschreibung haben sowohl das Steuersignal TSC mit drei Zuständen als auch das Operationserlaubnissignal Enable den hohen Pegel.
[GTL]
Wenn das Signal CTTM und das Signal GTLM den niedrigen Pegel aufweisen (GTL-Modus) wird zunächst die Ausgabe des NAND-Gatters 725 auf den hohen Pegel fixiert, wodurch die Ausgabe des NOR-Gatters 731 auf den niedrigen Pegel fixiert und die Ausgabe des NAND-Gatters 724 auf den hohen Pegel fixiert wird, so daß verhindert, daß die Logik des Signals B zur Seite des Ausgabepuffers rückgekoppelt wird. Gleichzeitig nimmt die Ausgabe des Inverter-Gatters 734 den hohen Pegel an, nimmt die Ausgabe des NOR-Gatters 728 den niedrigen Pegel an, und daher werden die Ausgaben der NAND-Gatter 722 und 723 auf den hohen Pegel fixiert, werden der erste und zweite PMOS-Transistor 715 und 717 auf den Aus-Zustand fixiert, und nur die NMOS-Transistoren führen die Operation mit offenem Drain in der Gruppe von Ausgangstransistoren 720 aus. Das heißt, wenn die Logik der Daten Din von der internen Schaltung zum Beispiel ein niedriger Pegel ist, nehmen die Ausgaben der NOR-Gatter 729 und 730 beide den hohen Pegel an, und zur gleichen Zeit nimmt die Ausgabe des Inverter-Gatters 735 den hohen Pegel ebenfalls an. Daher werden der erste und zweite NMOS-Transistor 716 und 718 eingeschaltet, und außerdem wird der dritte NMOS-Transistor 719 eingeschaltet, so daß der Eingangs/Aus gangsanschluß 714 durch diese drei NMOS-Transistoren effizient angesteuert wird. Somit ist ein Ausgangstransistor realisiert, der eine für den GTL-Modus erforderliche große Ansteuerkraft erzeugt.
[CTT]
Wenn das Signal CTTM den niedrigen Pegel aufweist und das Signal GTLM den hohen Pegel hat (CTT-Modus), weisen als nächstes die Ausgaben des NAND-Gatters 725 und des Inverter-Gatters 734 beide den niedrigen Pegel auf. Daher wird die Logik des Signals B zur Seite des Ausgabepuffers rückgekoppelt, und die Transistoren, die die Gruppe von Ausgangstransistoren 720 bilden, werden in Abhängigkeit von den Logiken sowohl des Signals B als auch der Daten Din von der internen Schaltung ein- und ausgeschaltet.
Das heißt, die Logik des Signals B bleibt beim niedrigen Pegel, unmittelbar nachdem die Logik der Daten Din von der internen Schaltung vom niedrigen Pegel sich in den hohen Pegel geändert hat. Die Ausgaben der UND-Gatter 722 und 723 nehmen daher den niedrigen Pegel an, der erste und zweite PMOS-Transistor 715 und 717 werden eingeschaltet, und der Ausgangsanschluß 714 wird durch diese beiden PMOS-Transistoren angesteuert. Wenn das Potential des Ausgangsanschlusses 714 größer als die Referenzspannung INREF wird und das Signal B den hohen Pegel annimmt, nachdem eine vorbestimmte Zeitspanne verstrichen ist, nimmt dann die Ausgabe des UND-Gatters 724 den niedrigen Pegel an, nimmt die Ausgabe des UND-Gatters 723 den hohen Pegel an, und der zweite PMOS-Transistor 717 wird ausgeschaltet. Als Folge wird der nachfolgende Ausgangsanschluß 714 nur durch den ersten PMOS-Transistor 715 angesteuert, und die Wellenform der Daten DQ wird nicht verzerrt.
[TTL]
Wenn als nächstes das Signal CTTM und das Signal GTLM den hohen Pegel haben (TTL-Modus), wird die Ausgabe des NAND-Gatters 725 auf den hohen Pegel fixiert, nimmt die Ausgabe des NOR-Gatters 731 den niedrigen Pegel an, und die Ausgabe des NAND-Gatters 724 nimmt den hohen Pegel an. Daher arbeiten die Transistoren, die die Gruppe von Ausgangstransistoren 720 bilden, in Abhängigkeit von der Logik der Daten Din von der internen Schaltung ungeachtet der Logik des Signals B parallel und arbeiten dahingehend, die mit dem Ausgangsanschluß 714 verbundene kapazitive Last effizient anzusteuern.
Wie oben beschrieben wurde, wird gemäß diesem Beispiel, in dem Schaltelemente 603 und 604 (siehe 28) vorgesehen sind, welche den Stromquellenstrom zu den Komparatoren 601, 602 (siehe 28) unterbrechen, die den Pegel der Referenzspannung V_REF beurteilen, wenn das Potential des Referenzspannungsanschlusses 706 V_cc oder offen ist, es ermöglicht, während der Operation im TTL-Modus den Verbrauch elektrischer Leistung zu verringern.
Da der dritte NMOS-Transistor 719 mit dem ersten und zweiten NMOS-Transistor 716 und 718 (siehe 32) parallel verbunden und ihm gestattet ist, in den vorbestimmten Operationsmodi (zum Beispiel TTL- und GTL-Modus) zu arbeiten, wird außerdem ermöglicht, die Ansteuerbarkeit des Transistors auf der Pull-Down-Seite in den vorbestimmten Operationsmodi zu erhöhen.
Da die Referenzspannung INREF, die in dem Dateneingabepuffer 711 (siehe 32) verwendet wird, alternativ dazu in entweder V_REF oder V_CTT geändert wird, wird außerdem die Referenzspannung INREF für jeden der Operationsmodi optimiert, um die Operation des Dateneingabepuffers 711 zu stabilisieren.
Für ein besseres Verständnis der Beispiele wird der zugehörige Stand der Technik mit Verweis auf 33 und 34 erläutert.
In 33 bezeichnet Bezugsziffer 1 einen LSI-Chip auf einer Datenausgabeseite (worauf im folgenden als ein "Ausgabechip" verwiesen wird), und Bezugsziffer 2 bezeichnet eine LSI auf einer Dateneingabeseite (worauf im folgenden als ein "Eingabechip" verwiesen wird). Diese Ausgabe- und Eingabechips sind durch einen Datenbus 3 verbunden, der mit anderen Chips gemeinsam genutzt wird. Der Datenbus 3 ist durch einen Widerstand R_L mit einer vorbestimmten Stromquelle V_TT mit Zwischenpotential (einer Stromquelle mit einem Zwischenpotential zwischen einer Stromquelle V_cc auf der Seite hohen Potentials und einer Stromquelle V_ss auf der Seite niedrigen Potentials; zum Beispiel V_TT = +1,65 V, wenn V_cc = +3,3 V und V_ss = 0 V gelten) verbunden.
Hier nimmt man an, dass interne Daten Di des Ausgabechips 1 eine Logik "H" aufweisen, z.B. mit der Maßgabe, dass ein Steuersignal C_H hoher Impedanz eine Logik "H hat. Da sowohl Di als auch C_H die Logik "H" aufweisen, wird die Ausgabe eines UND-Gatters 1a die Logik "H", und ein Ausgangstransistor 1b auf der V_ss-Seite wird EIN geschaltet. Dementsprechend fließt ein Strom (–I_L) in ei ner Richtung V_TT → Widerstand R_L → Ausgangstransistor 1b → V_ss, und ein Spannungsabfall R_L × –I_L tritt über beide Enden des Widerstands R_L auf. Folglich wird ein Potential eines Eingangsanschlusses IN einer differentiellen Verstärkungsschaltung 4, die innerhalb des Eingabechips 2 angeordnet ist, –(R_L × I_L) [V] und wird um "(R_L × I_L)" [V] "niedriger" als ein Potential V_REF (V_REF = V_TT) eines Referenzanschlusses REF.
Wenn auf der anderen Seite die internen Daten Di die Logik "L" aufweisen, wird die Ausgabe des UND-Gatters 1a die Logik "L", und der Ausgangstransistor 1b auf der V_ss-Seite wird AUS geschaltet. Da die Ausgabe eines NOR-Gatters 1c die Logik "L" ist, wird jedoch ein Ausgangstransistor 1d auf der V_cc-Seite EIN geschaltet. Dementsprechend fließt in diesem Fall der Strom (+I_L) in einer Richtung V_cc → Ausgangstransistor 1d → Widerstand R_L → V_TT, und über beide Enden des Widerstands R_L tritt ein Spannungsabfall R_L × I_L auf. Daher wird das Potential V_IN des Eingangsanschlusses IN der differentiellen Verstärkungsschaltung 4 +(R_L × I_L) [V] und ist um +(R_L × I_L) [V] höher als das Potential V_REF des Referenzanschlusses REF.
34 ist ein strukturelles Diagramm der differentiellen Verstärkungsschaltung 4. Diese differentielle Verstärkungsschaltung 4 enthält einen ersten Transistor Q₁, der an seinem Gate die Eingangsspannung V_IN empfängt, einen zweiten Transistor Q₂, der an seinem Gate die Referenzspannung V_REF mit einem beträchtlichen Zwischenpotential (+1,65 V) zwischen der Stromquelle V_cc auf der Seite hohen Potentials (+3,3 V) und der Stromquelle V_ss (0 V) auf der Seite niedrigen Potentials empfängt, Lasttransistoren Q₃ und Q₄ mit einer Stromspiegelstruktur, die mit der Drain-Seite des ersten und zweiten Transistors Q₁ und Q₂ verbunden sind, und eine Konstantstromquelle 4a, die zwischen dem ersten und zweiten Transistor Q₁, Q₂ und der Stromquelle V_ss auf der Seite niedrigen Potentials angeordnet ist.
Ein Paar Transistoren mit einheitlichen Charakteristiken wird als der erste und zweite Transistor Q₁, Q₂ verwendet. Mit anderen Worten dienen diese Transistoren Q₁, Q₂ als differentielle Transistoren und geben von ihrem Anschluss OUT eine Spannung V_OUT proportional zur Differenz zwischen V_REF und V_IN ab. Der Drainstrom I_D1 des ersten Transistors Q₁ und der Drainstrom I_D2 des zweiten Transistors Q₂ haben eine Beziehungsformel I_D1 : I_D2 = 1 : n, welche durch ein Stromspiegelverhältnis n (n schließt 1 ein) der Lastwiderstände Q₃, Q₄ bestimmt ist, und I_D1 + I_D2 ist durch die Konstantstromquelle 4a auf einen konstanten Strom I_c beschränkt. Im folgenden wird zur einfachen Erläuterung angenommen, dass n = 1 gilt oder mit anderen Worten I_D1 : I_D2 = 1 : 1.
In der oben beschriebenen Schaltungskonstruktion ist der logische Pegel der Ausgangsspannung V_OUT der differentiellen Verstärkungsschaltung 4 gemäß der Spannungsbeziehung zwischen V_IN und V_REF bestimmt. Wenn V_IN > V_REF gilt, d.h. wenn V_IN +1,65 V übersteigt, gilt I_D1 × 1 > I_D2 × n. Demgemäß entspricht die Drainspannung von Q₁ im Wesentlichen V_ss (0 V). Da diese Drainspannung von Q₁ auch die Gatespannung des Lasttransistors Q₄ (P-Kanal-MOSFET) ist, wird der Kanalwiderstand von Q₄ minimal, und daher wird der Pegel der Ausgangsspannung V_OUT zur Logik H hochgezogen, was im Wesentlichen V_cc (+3,3 V) entspricht. Wenn V_IN < V_REF gilt, d.h. wenn im Gegensatz V_IN niedriger als +1,65 V ist, gilt im Gegensatz dazu I_D1 × 1 < I_D2 × n. Dementsprechend wird der Pegel der Ausgangsspannung V_OUT im Wesentlichen entsprechend V_ss auf das logische L verringert.
Die oben beschriebene Eingangsschaltung nach dem Stand der Technik verwendet jedoch die Struktur, worin die Logik H abgegeben wird, wenn der Pegel des Eingangssignals V_IN höher als V_REF ist, d.h. V_TT (= +1,65 V) als der Schwellenwert, und die Logik L ausgegeben wird, wenn der Pegel niedriger als V_REF Ist. Dementsprechend treten die folgenden Probleme auf.
Wenn ein Rauschen (z.B. externes Rauschen wie z.B. gedämpfte Schwingungen infolge einer Signalreflexion, EMI etc.) sich zum Eingangssignal addiert, invertiert diese Rauschkomponente in unerwünschter Weise die Ausgabelogik. Obgleich eine gedämpfte Schwingung infolge einer Reflexion bis zu einem gewissen Maße unterdrückt werden kann, indem der Pegel des Signals wie schon beschrieben fein geteilt wird (± 300 mV bis ± 500 mV), können gedämpfte Schwingungen nicht vollständig entfernt werden. Daher tritt dieses Problem unvermeidlich auf, obgleich das Ausmaß verschieden sein kann.
Wenn die mit dem Datenbus verbundene Ausgangsschaltung drei Zustände aufweist, tritt insofern das Problem auf, als die Ausgabelogik der differentiellen Verstärkungsschaltung 4 unbestimmt wird. (Mit anderen Worten, es wird nicht unterschieden, ob die Ausgabelogik die Logik L oder die Logik H wird.) Wenn zum Beispiel das Steuersignal C_H die Logik L im Chip 1 wird, dargestellt in 33, wird die Ausgabe des UND-Gatters 1a die Logik L, wird die Ausgabe des Inverter-Gatters 1a die Logik L, und die Ausgabe des Inverter-Gatters 1e wird die Logik H, so dass die Ausgabe des NOR-Gatters 1c die Logik H wird. Dementsprechend werden die beiden Ausgangstransistoren 1d und 1b AUS geschaltet, werden der Ausgabechip 1 und der Datenbus 3 voneinander getrennt, und der Zustand mit hoher Impedanz wird erreicht. Demgemäß wird der Spannungsabfall des Widerstands R_L Null, und daher gilt V_REF = V_IN, oder mit anderen Worten der Schwellenwertpegel und V_IN stimmen miteinander überein, so daß die Ausgabelogik der differentiellen Verstärkungsschaltung 4 unbestimmt wird.
Wenn ferner ein sehr feines Rauschen (z.B. externes Rauschen wie beispielsweise EMI) auf dem Datenbus existiert, invertiert diese Rauschkomponente ferner die Ausgabelogik der differentiellen Verstärkungsschaltung.
Im Folgenden werden Beispiele, die nicht Teil der vorliegenden Erfindung sind, mit Verweis auf die Zeichnungen erläutert. Übrigens sollte in der folgenden Beschreibung auf das strukturelle Diagramm zwischen den Chips und einer Schnittstelle auf 33 Bezug genommen werden.
35 zeigt eine integrierte Halbleiterschaltung gemäß einem Beispiel das nicht Teil der vorliegenden Erfindung.
In 35 enthält eine Eingangsschaltung 10 einen ersten Transistor Q₁₁ (einen differentiellen Transistor auf der Eingangsseite), der an seinem Gate das über den Datenbus 3 dorthin übertragene Eingangssignal V_IN empfängt, einen zweiten Transistor Q₁₂ (einen differentiellen Transistor auf der Referenzseite), der an seinem Gate das Referenzpotential V_REF empfängt, das gleich der Stromquelle V_TT mit Zwischenpotential ist, das im Wesentlichen dem Zwischenpotential (+1,65 V) zwischen der Stromquelle V_cc auf der Seite hohen Potentials (+3,3 V) und der Stromquelle V_ss auf der Seite niedrigen Potentials (0 V) entspricht, einen dritten Transistor Q₁₃, der als aktive Last für Q₁₁ dient, einen vierten Transistor Q₁₄, der als aktive Last für Q₁₂ dient, und einen fünften Transistor Q₁₅, der als eine Konstantstromquelle für diese Transistoren Q₁₁ bis Q₁₄ dient. Unter diesen Transistoren Q₁₁ bis Q₁₅ sind die Transistoren Q₁₁, Q₁₂ und Q₁₅ MOSFETs vom N-Kanaltyp, und der Rest der Transistoren Q₁₃ und Q₁₄ sind P-Kanal-MOSFETs. Die Gates von Q₁₁ und Q₁₄ sind miteinander und auch mit dem Drain von Q₁₁ verbunden. Mit anderen Worten bilden Q₁₃ und Q₁₄ einen Stromspiegel und arbeiten auf solch eine Weise, dass sie den Innenwiderstand von Q₁₃ und Q₁₄ verringern, wenn die Drainspannung von Q₁₁ fällt, und den Innenwiderstand von Q₁₃ und Q₁₄ erhöhen, wenn die Drainspannung ansteigt.
Die Schwellenwerte V_th11, V_th12 des ersten und zweiten Transistors Q₁₁, Q₁₂ sind hier auf wechselseitig verschiedene Werte gesetzt oder mit anderen Worten V_th11 ≠ V_th12. Dies kann erreicht werden, indem das Maß des Kanalbereichs reguliert wird.
Wenn die Differenz zwischen V_th11 und V_th12 zum Beispiel 50 mV in der oben beschriebenen Schaltungskonstruktion beträgt (mit der Maßgabe, daß V_th11 > V₁₂ gilt), ist in diesem Fall die Ausgangsspannung V_OUT die Logik L im Bereich, in dem V_IN nicht größer als +1,60 V ist, und wird die Logik H in dem Bereich, in dem sie +1,60 V übersteigt. Mit anderen Worten wird +1,60 V, was um 50 mV niedriger als V_TT ist, der Schwellenwert. Dementsprechend erreicht der Datenbus 3 eine hohe Impedanz, und, wenn V_IN = V_REF gilt (V_TT = +1,65 V), tritt V_IN in den Bereich ein, der nicht niedriger als +1,60 V ist, so daß das Ausgangssignal V_OUT definitiv auf die Logik H gesetzt ist.
Selbst wenn das Rauschen auf V_IN existiert, bleibt V_IN weiterhin innerhalb des Bereichs von mindestens 1,60, falls die Amplitude dieses Rauschens auf der negativen Seite innerhalb von 50 mV liegt. Dementsprechend wird die Logik des Ausgangssignals V_OUT nicht in unerwünschter Weise invertiert. Mit anderen Worten ist eine 50 mV entsprechende Rauschtoleranz sichergestellt, und ein Rauschwiderstand kann bis zu dem Maße dieser Toleranz oder dieses Spielraums verbessert werden.
Obgleich die Differenz der Schwellenwerte in der oben beschriebenen Ausführungsform auf 50 mV gesetzt ist, ist dieser Wert nicht beschränkend; insbesondere kann er jeder beliebige Wert sein, solange er innerhalb des Bereichs liegt, der mindestens 1/2 des Pegels des Eingangssignals V_IN nicht übersteigt. Wenn der Pegel von V_IN zum Beispiel 300 mV beträgt, kann der Wert aus dem Bereich eines Wertes nahe 0 mV bis zu einem Wert nahe 200 mV ausgewählt werden. Die Spannungsbeziehung zwischen den Schwellenwerten ist nicht auf die Beziehung V_th11 > V_th12 beschränkt und kann auch V_th11 < V_th12 be tragen. Wenn zum Beispiel in diesem Fall die Differenz 50 mV beträgt, wird V_OUT die Logik L innerhalb des Bereichs von V_IN, die nicht größer als +1,7 v ist, während V_OUT die Logik H innerhalb des Bereichs wird, der oberhalb +1,7 V liegt. Daher wird V_OUT die Logik L, wenn V_IN = V_REF (1,65 V) gilt.
Neben der Einstellung des Maßes können die Schwellenwerte von Q₁₁ und Q₁₂ eingestellt werden, indem zum Beispiel eine Transistorgröße (β) geändert wird. Alternativ dazu können die Schwellenwerte von Q₁₁ und Q₁₂ indirekt verschieden gesetzt werden, indem die Schwellenwerte und Größen der Lasttransistoren (Q₁₃, Q₁₄) geändert werden, um so die Drainspannungen von Q₁₁ und Q₁₂ zu ändern. Der Rauschwiderstand kann ferner verbessert werden, während der gleiche Schwellenwert für Q₁₁ und Q₁₂ gehalten wird, indem ein Potential, das innerhalb der maximalen Amplitude des Eingangssignals V_IN liegt und von dem Zwischenamplitudenwert (V_REF = V_TT) des Eingangssignals V_IN verschieden ist, durch ein Potentialerzeugungsmittel wie z.B. einen Potentialteiler vom Widerstandstyp erzeugt und dieses Potential an das Gate von Q₁₂ angelegt wird.
Übrigens kann, obgleich die vorbestimmte konstante Spannung V_c an das Gate des Konstantstromtransistors Q₁₅ in 35 angelegt wird, beispielsweise auch das Eingangssignal V_IN angelegt werden. Die Drainströme I_D, I_D12 der differentiellen Transistoren Q₁₁, Q₁₂ können gemäß der Potentialänderung von V_In, gesteuert werden, und die Antwort der differentiellen Verstärkungsschaltung 10 kann verbessert werden.
Die Beurteilungsspannung kann ferner geändert werden, indem die Transistoren mit den gleichen Charakteristiken für Q₁₁ und Q₁₂ genutzt werden, während die Transistoren mit verschiedenen Charakteristiken für Q₁₃ und Q₁₄ verwendet werden. Wenn der Strom von Q₁₃ beispielsweise auf das 1,2-fache des Stroms von Q₁₄ eingestellt ist, ist der Punkt, an welchem Q₁₁ den 1,2-fachen Strom von Q₁₂ passiert, der Beurteilungspunkt zum Unterscheiden von L und H, und, um den 1,2-fachen Strom durchzulassen, muss V_IN höher als V_REF sein.
36 und 37 zeigen die integrierte Halbleiterschaltung gemäß einem Beispiel das nicht Teil der vorliegenden Erfindung ist.
In 36 bezeichnet Bezugsziffer 20 die Eingangsschaltung. Symbole Q₂₁ und Q₂₂ bezeichnen differentielle Transistoren, und Symbole Q_23A, Q_23B und Q_24A, Q_24B bezeichnen die Lastwiderstände von Q bzw. Q₂₂. Bezugsziffern 21 und 22 bezeichnen das erste und zweite Inverter-Gatter, welche ein Signal V_OUT abgeben, das sich mit der gleichen Phase wie derjenigen der Drainspannung von Q₂₂ ändert. Das gemeinsame Gate von Q_23B und Q_24B ist mit dem Drain von Q₂₁ verbunden, das Gate von Q_23A ist mit dem Ausgang E₁ des ersten Inverter-Gatters 21 verbunden, und das Gate von Q_24A ist mit dem Ausgang E₂ des zweiten Inverter-Gatters 22 verbunden. Die Transistoren Q₂₁, Q₂₂ und Q₂₅ sind N-Kanal-MOSFETs, und die Transistoren Q_23A, Q_23B, Q_24A und Q_24B sind P-Kanal-MOSFETs.
Gemäß der oben beschriebenen Schaltungskonstruktion gilt, wenn V_IN = Logik H gilt, E₁ = Logik L, und Q_24A wird EIN geschaltet. Entsprechend fließt ein größerer Strom durch Q₂₂. Folglich ist der Beurteilungspunkt zum Lesen und Trennen von H und L, wenn V_IN einmal die Logik H wird, ein niedrigerer Punkt als V_REF. Im Gegensatz dazu ist der Beurteilungspunkt zum Lesen und Trennen von H und L, wenn V_IN einmal die Logik L wird, ein höherer Punkt als V_REF.
Wie in dem Diagramm der Eingangs-Ausgangscharakteristik von 37 gezeigt ist, kann dementsprechend die Einstiegsbahn "A" und die Abfallbahn "B" eine Hysterese beschreiben, und ein der Lücke W zwischen der beiden Bahnen entsprechender Rauschspielraum kann sichergestellt werden.
38 bis 40 zeigen die integrierte Halbleiterschaltung gemäß einem Beispiel, das nicht Teil der vorliegenden Erfindung ist.
In 38 bezeichnet Bezugsziffer 30 die Eingangsschaltung. Symbole Q₃₁ und Q₃₂ repräsentieren die differentiellen Transistoren mit gegenseitig verschiedenen Schwellenwerten, und Symbole Q₃₃ und Q₃₄ repräsentieren die Lastwiderstände von Q₃₁ bzw. Q₃₂. Bezugsziffern 31 und 32 bezeichnen das erste und zweite Inverter-Gatter, die das Signal V_OUT abgeben, das sich mit der gleichen Phase wie diejenige von Q₃₂ ändert, Bezugsziffer 33 bezeichnet eine Verzögerungsschaltung, um V_OUT um eine vorbestimmte Zeit td₁ zu verzögern, Bezugsziffer 34 bezeichnet das dritte Inverter-Gatter zum Invertieren der Ausgabe der Verzögerungsschaltung 33, Bezugsziffer 35 bezeichnet ein NAND-Gatter zum Abgeben einer ersten Steuerspannung V_H/L, die die Logik H wird, wenn die Ausgabe (V_DLY) des dritten Inverter-Gatters 34 und V_OUT die Logik L sind, und Bezugsziffer 36 bezeichnet ein UND-Gatter zum Abgeben einer zweiten Steuer spannung V_L/H, die die Logik H wird, wenn sowohl V_DLY als auch V_OUT die Logik H sind.
Gemäß der oben beschriebenen Schaltungskonstruktion kann der Innenwiderstand von Q₃₄ für die Zeit td₁ unmittelbar nach dem Abfall von V_IN erhöht werden, und der Innenwiderstand Q₃₂ kann für die Zeit td₁ unmittelbar nach dem Anstieg von V_IN erhöht werden. Folglich ist es möglich, den Zustand der differentiellen Transistoren in der vorbestimmten Periode unmittelbar nach dem Anstieg/Abfall zu fixieren, worin diese differentiellen Transistoren am wahrscheinlichsten durch das Rauschen beeinflusst werden, und die unerwünschte Inversion der Ausgangslogik zuverlässig verhindern.
Mit anderen Worten ist 39 ein Zeitdiagramm für die Erzeugung des Signals (V_H/L) zum Erhöhen des Innenwiderstands von Q₃₄ und des Signals (V_L/H) zum Erhöhen des Innenwiderstands von Q₃₃. Das Signal V_H/L ist das Signal, das die Logik H von dem Abfall von V_OUT bis zum Anstieg von V_DLY hält, und das Signal V_L/H ist das Signal, das die Logik H vom Anstieg von V_OUT bis zum Abfall von V_DLY hält. Auf diese Weise kann die H-Logik-Periode dieser Signale V_H/L und V_L/H auf einen willkürlichen Wert gesetzt werden, indem die Verzögerungszeit td₁ der Verzögerungsschaltung 33 eingestellt wird.
In der H-Logik-Periode von V_L/H wird der Innenwiderstand von Q₃₃ erhöht. (Wenn zum Beispiel der Logik-Pegel von V_H/L ein TTL-Pegel ist, wird Q₃₃ AUS gehalten.) Auf diese Weise wird die Drainspannung eines der differentiellen Transistoren, d.h. Q₃₁, unter Verwendung dieses Q₃₃ als der Lastwiderstand auf das V_ss entsprechende Potential fixiert, und die Drainspannung des anderen differentiellen Transistors Q₃₂ wird auf das V_cc entsprechende Potential (logisches H) fixiert. Selbst wenn das Rauschen oder dergleichen eingespeist wird, bleibt dementsprechend das Ausgangssignal V_OUT bei der Logik H und wird nicht-invertiert. Während der H-Logik-Periode von V_H/L wird der Innenwiderstand von Q₃₄ erhöht (wobei Q₃₄ AUS gehalten wird, falls der Logikpegel von V_L/H zum Beispiel beim TTL-Pegel liegt), und die Drainspannung des anderen differentiellen Verstärkers Q₃₂, der diesen Transistor Q₃₄ als den Lastwiderstand nutzt, ist auf das Potential (Logik L) entsprechend V_ss fixiert. Selbst wenn das Rauschen und dergleichen eingespeist wird, bleibt demgemäß das Ausgangssignal V_OUT bei der Logik L und ist nicht-invertiert.
Dementsprechend wird es möglich, den Zustand der differentiellen Transistoren während der vorbestimmten Zeit unmittelbar nach dem Anstieg/Abfall zu fixieren, worin diese Transistoren am wahrscheinlichsten durch Rauschen beeinflusst werden, und die unerwünschte Emission der Ausgangslogik zuverlässig zu verhindern. Selbst wenn auf V_IN in der negativen Richtung unmittelbar nach dem Anstieg wie in 40 gezeigt Rauschen existiert, kann diese Ausführungsform die unerwünschte Logikinversion (siehe eine imaginäre Linie "C" in der Zeichnung) von V_OUT ungeachtet der Amplitude des Rauschens zuverlässig vermeiden, solange die Rauschposition innerhalb der vorbestimmten td₁ enthalten ist.
41 und 42 zeigen die integrierte Halbleiterschaltvorrichtung gemäß einem Beispiel, das nicht Teil der vorliegenden Erfindung ist.
In 41 bezeichnet Bezugsziffer 40 die Eingangsschaltung. Diese Eingangsschaltung 40 enthält eine erste differentielle Verstärkungsschaltung 50, eine zweite differentielle Verstärkungsschaltung 60 und eine Auswahleinheit (Auswahlmittel) 70.
Die erste differentielle Verstärkungseinheit 50 enthält differentielle Transistoren Q₅₁, Q₅₂, Lasttransistoren Q₅₃, Q₅₄ und einen Konstantstromtransistor Q₅₅. Sie enthält auch Widerstände R₅₁ und R₅₂ als Potentialerzeugungsmittel zum Erzeugen eines Referenzpotentials (des ersten Potentials) SL_HI auf der hohen Seite durch Ausführen einer Potentialteilung mittels Widerstand der Potentialdifferenz (1,65 V) zwischen der Stromquelle V_cc auf der Seite des hohen Potentials und der Referenzspannung V_REF.
Die zweite differentielle Verstärkungseinheit 60 enthält differentielle Transistoren Q₆₁, Q₆₂, Lasttransistoren Q₆₃, Q₆₄ und einen Konstantstromtransistor Q₆₅. Sie enthält auch Widerstände R₆₁ und R₆₂ als Potentialerzeugungsmittel zum Erzeugen eines Referenzpotentials SL_LOW (des zweiten Potentials) durch Ausführen einer Widerstandspotentialteilung der Potentialdifferenz (1,65 V) zwischen der Stromquelle V_ss auf der Seite niedrigen Potentials und dem Referenzpotential V_REF.
Die Auswahleinheit 70 enthält ein UND-Gatter 71 zum Abgeben eines Signals, das die Logik H wird, wenn sowohl die Ausgabe V_OUT1 der ersten differentiellen Verstärkungseinheit 50 als auch die Ausgabe V_OUT2 der zweiten diffe rentiellen Verstärkungseinheit 60 die Logik H sind (mit anderen Worten, sie erzeugt das gleiche Signal wie V_OUT1), ein ODER-Gatter 72 zum Abgeben eines Signals, das die Logik H wird, wenn eine der Ausgaben V_OUT1 und V_OUT2 die Logik H (mit anderen Worten, sie erzeugt das gleiche Signal wie V_OUT2), eine Anstiegsdetektionseinheit 73 zum Erzeugen eines Signals S_UP synchron mit dem Anstieg von V_OUT1, eine Abfalldetektionseinheit 74 zum Erzeugen eines Signals S_DOWN synchron mit dem Abfall von V_OUT2 und einen Schalter 75 zum Schalten eines Kontakts C zu der Position einer gestrichelten Linie als Antwort auf das Signal S_UP oder zur Position einer durchgezogenen Linie als Antwort auf das Signal S_DOWN.
Gemäß der oben beschriebenen Schaltungskonstruktion gibt die erste differentielle Verstärkungseinheit 50 das Signal V_OUT1 ab, das die Logik L wird, wenn V_IN < SL_H1 gilt, d.h. wenn V_IN innerhalb des Bereichs liegt, der nicht niedriger als +1,65 + X ist, und wird die Logik H, wenn V_IN > SL_HI gilt, d.h. wenn V_IN innerhalb des +1,65 + X übersteigenden Bereichs liegt. Die zweite differentielle Verstärkungseinheit 60 gibt das Signal V_OUT2 ab, das die Logik L wird, wenn V_IN < SL_LOW gilt, d.h. wenn V_IN innerhalb des Bereichs liegt, der nicht höher als +1,65 – Y ist (Y kann gleich X sein), und wird die Logik H, wenn V_IN > SL_LOW gilt, d.h. wenn V_IN innerhalb des Bereichs liegt, der höher als +1,65 – Y ist. Wenn die Anstiegs- und Abfallzeitsteuerung oder -zeitlage dieser beiden Ausgangssignale V_OUT1 und V_OUT2 verglichen werden, ist die Anstiegszeitsteuerung für V_OUT1 langsamer, und die Abfallzeitsteuerung ist langsamer für V_OUT2. Solche Differenzen der Anstiegs/Abfallzeitlagen werden durch die Differenz zwischen SL_HI und SL_LOW, d.h. durch X + Y bestimmt.
Diese beiden Ausgangssignale V_OUT1 und V_OUT2 werden in der Auswahleinheit 70 wie in 42 gezeigt kombiniert. Zunächst steigt V_OUT1 an, wenn V_IN SL_HI übersteigt, und S_UP als Antwort auf diesen Anstieg auf. Dementsprechend wird der Kontakt C des Schalters 75 zu der durch die durchgezogene Linie angegebenen Position geschaltet, und die Ausgabe des ODER-Gatters 72 (mit anderen Worten V_OUT2) wird ausgewählt. Wenn V_IN niedriger als SL_LOW ist, steigt als nächstes V_OUT2 an, und S_DOWN tritt als Antwort auf diesen Anstieg auf. Dementsprechend wird der Kontakt C des Schalters 75 zu der durch die durchgezogene Linie angegebene Position geschaltet und eine Ausgabe des UND-Gatters 71 (d.h. V_OUT1) ausgewählt. Folglich kann das Signal V_OUT, das die H-Logik-Periode von der Anstiegszeit von V_OUT1 (der Zeit des Auftretens von S_UP) bis zur Abfallzeitlage von V_OUT2 (dem Zeitpunkt des Auftretens von S_DOWN) aufweist, von der Auswahleinheit 70 abgegriffen werden.
Nachdem V_IN einmal SL_HI übersteigt, wird demgemäß die Logik des Signals V_OUT invertiert, es sei denn, sie übersteigt SL_HI, und der Rauschwiderstand kann erhöht werden, indem der Einspeisungsspielraum (der schraffierte Bereich in 42) gesichert wird, der der Differenz zwischen SL_HI und SL_LOW entspricht.
Für ein besseres Verständnis der Beispiele wird der zugehörige Stand der Technik mit Verweis auf 43 bis 46 erläutert.
Sowohl CTT als auch GTL schließen deren Verdrahtungen mit einer Spannung ab, die niedriger als die Stromquellenspannung ist, und erzeugen eine Signalamplitude, die nicht größer als 1 V ist, über beide Enden eines Widerstands durch einen Ansteuerstrom einer Ausgangsschaltung, der durch diesen Abschlusswiderstand fließt. Eine Reflexion des Signals wird verhindert, indem der Wert des Abschlußwiderstands in Übereinstimmung gebracht wird mit der charakteristischen Impedanz der Verdrahtungen, und eine Datenübertragung mit hoher Geschwindigkeit wird ermöglicht. Im Folgenden wird ein Beispiel des Stands der Technik einer integrierten Halbleiterschaltung erläutert, die mit einer Ausgangsschaltung ausgestattet ist, die an den CTT-Pegel und den GTL-Pegel angepasst werden soll.
[CTT]
43 ist ein strukturelles Schaltungsdiagramm einer Transceiverschaltung von CTT. Bezugsziffer 1 bezeichnet eine Eingangsschaltung, die einen differentiellen Verstärker 2 und ein Inverter-Gatter 3 enthält, und Bezugsziffer 4 bezeichnet eine Ausgangsschaltung, die Inverter-Gatter 5, 6, ein NAND-Gatter 7, ein NOR-Gatter 8 und zweistufige CMOS-Ausgabeeinheiten 9, 10 enthält. In der CMOS-Einheit 9 der vorherigen Stufe sind ein P-Kanal-MOS-Transistor (worauf im Folgenden als der "PMOS-Transistor" verwiesen wird) 9a und ein N-Kanal-MOS-Transistor (worauf im Folgenden als der "NMOS-Transistor" verwiesen wird) 9b in der Gegentaktverbindung zwischen einer Stromquelle V_cc auf der Seite hohen Potentials und einer Stromquelle V_ss auf der Seite niedrigen Potentials verbunden. Ähnlich sind in der CMOS-Einheit 10 nach der Stufe ein PMOS-Transistor 10a und ein NMOS-Transistor 10b in der Gegentaktverbindung zwischen V_cc und V_ss verbunden. Bezugsziffer 11 bezeichnet einen Eingangs/Ausgangsanschluß zum Verbinden einer Verdrahtung 12 mit einem der Enden eines Abschlusswiderstands 13, Bezugsziffer 14 bezeichnet einen Referenzanschluß für eine Stromquelle, um das andere Ende des Abschlußwiderstands 13 mit einer Pull-Up-Stromquelle V_TT zu verbinden (VTT = V_cc/2; +1,65 V, wenn V_cc = +3,3 V gilt), Bezugsziffer 15 bezeichnet einen Eingangsanschluß eines Signals (der Zweckmäßigkeit halber repräsentiert durch ein Symbol "A") von einer internen Schaltung, und Bezugsziffer 16 bezeichnet einen Ausgangsanschluß eines Signals (der Zweckmäßigkeit halber bezeichnet durch Symbol "B") an die interne Schaltung.
In der oben beschriebenen Schaltungskonstruktion ist der Pegel des Anschlusses 16 (der Pegel des Signals B) durch die Potentialbeziehung zwischen dem Inversionseingang (–) und Nicht-Inversionseingang (+) des differentiellen Verstärkers 2 bestimmt. Mit anderen Worten ist, da das Potential des Inversionseingangs (–) VTT = 1,65 V ist, das Signal B der L-Pegel, wenn das Potential des Nicht-Inversionseingangs (+) größer als 1,65 V ist, und ist der H-Pegel, wenn der Nicht-Inversionseingang niedriger als +1,65 V ist.
Wenn das Signal A beim H-Pegel eingespeist wird, während das Signal B beim H-Pegel liegt, werden die Ausgaben der Inverter-Gatter 1, 2 des NAND-Gatters 3 und des NOR-Gattes 4 alle der L-Pegel. Aus diesem Grund werden die PMOS-Transistoren 9a, 10a der zweistufigen CMOS-Einheiten 9, 10 EIN geschaltet, während die NMOS-Transistoren 9b, 10b AUS geschaltet werden, und ein Strom +I_L fließt in der Richtung V_cc → PMOS-Transistor 9a (10a) → Abschlußwiderstand 13 → V_TT. Dementsprechend fällt das Signal auf den L-Pegel zu dem Zeitpunkt, zu dem das Potential des Nicht-Inversionseingangs (+) des differentiellen Verstärkers 2 um I_L × R_L (wobei R_L der Wert des Abschlußwiderstands 13 ist) höher als das Potential des Inversionseingangs (–) wird (wie im Folgenden erläutert wird).
Wenn das Signal A vom H-Pegel zum L-Pegel wechselt, werden die Ausgaben der Inverter-Gatter 5, 6, des NAND-Gatters 7 und des NOR-Gatters 8 alle der H-Pegel, und die PMOS-Transistoren 9a, 10a der zweistufigen CMOS-Einheiten 9, 10 werden AUS geschaltet, während ihre NMOS-Transistoren 9b, 10b EIN geschaltet werden, im Gegensatz zu dem oben beschriebenen Fall. Daher fließt ein Strom –I_L durch V_TT → NMOS-Transistor 9b (10b) → V_ss. Dementsprechend invertiert das Signal B zum H-Pegel zu dem Zeitpunkt, zu dem das Potential des Nicht-Inversionseingangs (+) des differentiellen Verstärkers 2 um I_L × R_L (wobei R_L der Wert des Abschlußwiderstands 13 ist) niedriger als das Potential des Inversionseingangs (–) wird (wie als nächstes erläutert wird*).
Wie in 44 gezeigt ist, ändert sich das Potential am Ausgangsanschluß 11 verhältnismäßig langsam gemäß einer Kurve der Zeitkonstante, die durch die Kapazität der Verdrahtung 12 etc. bestimmt ist. Daher ändert sich das Signal B nach dem Ablauf einer vorbestimmten Zeit, die der Zeitkonstante entspricht, von der Pegelverschiebung des Signals A an. Während der Verschiebung des Signals A von H nach L fließt dementsprechend der Strom –I_L durch die beiden NMOS-Transistoren 9b, 10b (oder mit anderen Worten bei einem kleinen Widerstand), bis das Signal B zum H-Pegel wechselt. Wenn das Signal B danach den H-Pegel erreicht, fließt der Strom –I_L durch einen NMOS-Transistor 10b (oder mit anderen Worten bei einem hohen Widerstand). Auf der anderen Seite fließt während der Verschiebung des Signals A von L nach H der Strom +I_L durch die beiden PMOS-Transistoren 9a, 10a (oder mit anderen Worten bei dem niedrigen Widerstand), bis das Signal B zum L-Pegel wechselt. Wenn das Signal B danach den L-Pegel erreicht, fließt der Strom +I_L durch einen PMOS-Transistor 9b (oder mit anderen Worten bei einem hohen Widerstand). Dies bedeutet, dass veranlasst werden kann, dass ein großer Ansteuerstrom in der erstgenannten halben Periode der Ausgabeübergangsperiode fließt, und veranlasst werden kann, dass ein kleiner Ansteuerstrom in der letztgenannten Hälfte fließt, und das Auftreten gedämpfter Schwingungen, eines Überschießens etc. kann unterdrückt werden, indem die Differenz zu den durch den Ausgangsanschluss 11 ein- und ausfließenden Lastströmen vorgesehen wird.
45 zeigt die Struktur, worin eine Steuerschaltung mit drei Zuständen zu der in 43 gezeigten Schaltung hinzugefügt ist. Diese Steuerschaltung mit drei Zuständen enthält einen Steueranschluß 20, um ein Steuersignal TSC mit drei Zuständen einer positiven Logik zu empfangen, ein NOR-Gatter 21, um die Ausgabe in den L-Pegel umzuwandeln, wenn das Signal A oder das Signal TSC der H-Pegel ist, ein Inverter-Gatter 22, um das Signal TSC zu invertieren und abzugeben, und ein NAND-Gatter 23, um die Ausgabe in den L-Pegel zu ändern, wenn sowohl die Ausgabe des Inverter-Gatters 22 als auch das Signal A den H-Pegel aufweisen. Wenn das Signal TSC den L-Pegel aufweist, wird veranlasst, dass der PMOS-Transistor 9a und der NMOS-Transistor 9b und der PMOS-Transistor 10a und der NMOS-Transistor 10b die Gegentaktoperation gemäß dem Pegel des Signals A durchführen und, wenn das Signal TSC den H-Pegel aufweist, wird der H-Pegel an die Gates der PMOS-Transistoren 9a, 10a angelegt, während der L-Pegel an die Gates der NMOS-Transistoren 9b, 10b angelegt wird, so dass die AN-Operation dieser Transistoren gesperrt ist und der Ausgangsanschluß 11 in den offenen Zustand versetzt werden kann. Mit anderen Worten kann gemäß der Schaltungskonstruktion von 45 der Ausgangsanschluß 11 die drei Werte (drei Zustände) des H-Pegels, des L-Pegels und des offenen Zustands annehmen.
Übrigens entsprechen zwei Schaltungen 24, 25, die mit der CMOS-Einheit 49 der Vorstufe in 45 verbunden sind, dem NAND-Gatter 7 bzw. dem NOR-Gatter 8 in 43, und sie sind sogenannte "Schaltungen zur Störsignalunterdrückung" (engl. deglitcher circuit), um den Rauschwiderstand zu verbessern, indem die Akzeptanz einer Eingabe für eine vorbestimmte Zeit von der Akzeptanz einer Einspeisung an "gesperrt" wird. Das UND-Gatter 27, das zwischen dem differentiellen Verstärker 26 (dessen detaillierte Struktur die gleiche wie diejenige der Ausführungsform ist und anderswo erläutert wird) und dem Inverter-Gatter 3 angeordnet ist, dient zum Abtrennen der Einspeisung zur Zeit eines Bereitschaftszustandes, was die Ausgabe des differentiellen Verstärkers 26 gestattet, nur wenn das Freigabesignal ENB den H-Pegel aufweist.
[GTL]
46 ist ein strukturelles Schaltungsdiagramm einer Ausgangsschaltung eines GTL. Diese Schaltung verbindet eine Verdrahtung 31 mit deren Ausgangsanschluß 30, zieht ein Potential zu einem vorbestimmten Potential V_TL (wobei V_TL zu 1,2 V bestimmt) über einen Abschlußwiderstand 32 hoch und verbindet das Gate eines NMOS-Transistors 33, der zwischen dem Ausgangsanschluß 30 und V_ss angeordnet ist, mit einer Ausgangsstufe (die aus einem PMOS-Transistor 34 und einem NMOS-Transistor 35 besteht) mit einer Gegentaktstruktur. Zwei NMOS-Transistoren 36, 37 sind Widerstandselemente, welche mit dem NMOS-Transistor 33 für eine Zeit (tα) parallel verbunden sind, die durch die Anzahl von Stufen (in der Zeichnung 2) eines Inverter-Gatters 38 bestimmt ist, während das Eingangssignal C sich vom L-Pegel zum H-Pegel verschiebt. Es wird veranlasst, dass ein Laststrom bei einem niedrigen Widerstand durch die Parallelschaltung mit dem NMOS-Transistor 33 und den beiden NMOS-Transistoren 36, 37 fließt, bis die Zeit tα verstreicht, und nach dem Ablauf dieser Zeit tα wird veranlasst, dass der Laststrom bei einem hohen Widerstand durch nur den NMOS-Transistor 33 fließt, so daß das Auftreten des Rauschens wie z.B. gedämpfter Schwingungen, die sich aus einem Abbruch oder Snap-off ergeben, verhindert werden kann, während eine Hochgeschwindigkeitsansteuerung erreicht wird.
In der integrierten Halbleiterschaltung gemäß dem oben beschriebenen Stand der Technik kann jedoch die Ausgangsschaltung für nur den CTT oder den GTL genutzt werden. Aus diesem Grund war es notwendig, eine integrierte Halbleiterschaltung herzustellen, die mit zwei Arten von Ausgangsschaltungen für den CTT und für den GTL ausgestattet ist. Dementsprechend wird der Preis des Halbleiterchips hoch, und die Verwaltungskosten werden aufgrund der Zunahme des gesamten Lagerbestands ebenfalls hoch. Vom Gesichtspunkt der Nutzer aus müssen verschiedene Chips für verschiedene Standards von Übertragungsleitungen verwendet werden; daher wird das Schnittstellendesign mühsam.
In der Ausgangsschaltung des CTT (siehe 43) kann übrigens die Ausgangsschaltung auch für den TTL-Pegel genutzt werden, indem der Abschlußwiderstand 13 entfernt wird; sie weist aber keine Kompatibilität mit dem GTL auf. Dies verhält sich so, weil der GTL im Wesentlichen die Struktur mit offenem Drain erfordert, und sogar im Fall eines CTT vom Erweiterungstyp hat sie drei Zustände und nicht die Struktur, die diese Bedingung erfüllt.
Um solche Probleme mit dem Stand der Technik zu eliminieren, enthält ein Beispiel, das nicht Teil der Erfindung ist, einen PMOS-Transistor und einen NMOS-Transistor, die zwischen einer Stromquelle auf der Seite hohen Potentials und einer Stromquelle auf der Seite niedrigen Potentials in Reihe angeordnet sind, einen Ausgangsanschluß, der von der Verbindungsstelle dieser beiden Transistoren ausgeht, ein erstes Mittel, um zu erlauben, daß der PMOS- Transistor und der NMOS-Transistor die Gegentaktoperation gemäß der Logik des abzugebenden Signals ausführen, und ein zweites Mittel, um den PMOS-Transistor als Antwort auf ein vorbestimmtes Pegelbezeichnungssignal abzutrennen.
Wenn der Ausgangsanschluß bis zum Zwischenpotential (V_TT) zwischen der Stromquelle auf der Seite hohen Potentials und der Stromquelle auf der Seite niedrigen Potentials hochgezogen wird, während das Steuersignal inaktiv gehalten wird, fließt ein Strom durch den Pull-Up-Widerstand über entweder den PMOS-Transistor oder den NMOS-Transistor, und ein Potential des CTT-Pegels erscheint am Ausgangsanschluß.
Wenn das Steuersignal aktiv gesetzt wird, wird der PMOS-Transistor abgetrennt, und die Struktur mit offenem Drain kann ausgeführt werden. Wenn der Ausgangsanschluß zu dem vorbestimmten Potential (+1,2 V) hochgezogen wird, erscheint am Ausgangsanschluß ein Potential des GTL-Pegels.
Wenn der Pull-Up-Widerstand entfernt wird, während das Steuersignal inaktiv gehalten wird, erscheint überdies ein Potential des TTL-Pegels am Ausgangsanschluß.
Als nächstes wird ein Beispiel, das nicht Teil der vorliegenden Erfindung ist, mit Verweis auf die Zeichnungen erläutert.
48 bis 53 zeigen die integrierte Halbleiterschaltung ein Beispiel, das nicht Teil der vorliegenden Erfindung ist.
Zunächst wird die Struktur erläutert. In 48 wird ein Signal (der Zweckmäßigkeit halber repräsentiert durch ein Symbol "A") von einer internen Schaltung, das an den Eingangsanschluß 40 angelegt, zuerst durch ein Inverter-Gatter 41 invertiert und dann an je einen der Eingänge des NOR-Gatters 42 und des NAND-Gatters 43 angelegt. Ein Steuersignal TSC mit drei Zuständen (welches eine hohe Impedanz des Ausgangs zur Zeit des niedrigen Pegels bezeichnet) wird über einen Steueranschluß 44 an den anderen Eingangsanschluß des NOR-Gatters 42 angelegt, und das durch das Inverter-Gatter 45 invertierte gleiche Signal TSC wird an den anderen Eingangsanschluß des NAND-Gatters 43 angelegt. Dementsprechend wird vom NOR-Gatter 42 ein Signal S₄₂ abgegeben, das der niedrige Pegel wird, wenn das Signal A den niedrigen Pegel hat oder das Signal TSC den hohen Pegel hat, und ein Signal S₄₃, das der niedrige Pegel wird, wenn sowohl das Signal A als auch das Signal B den niedrigen Pegel haben, wird vom NAND-Gatter 43 abgegeben.
Das Signal S₄₂ wird an einen der Eingangsanschlüsse des UND-Gatters 46 und einen der Eingangsanschlüsse des UND-Gatters 47 mit drei Eingängen angelegt. Ein vorbestimmtes Pegelbezeichnungssignal GTL (GTL-Bezeichnung beim niedrigen Pegel/CTT-Bezeichnung beim hohen Pegel) wird ferner über einen Steueranschluß 48 an diese UND-Gatter 46, 47 angelegt. Ein Signal von einer Eingangsschaltung (Signal B zur internen Schaltung), die einen differentiellen Verstärker 49, ein Inverter-Gatter 50 und ein NOR-Gatter 51 einschließt, wird an den verbleibenden einen Eingangsanschluß des NAND-Gatters 47 mit drei Eingängen angelegt. Das Signal S₄₃ wird nicht nur an einen der Eingangsanschlüsse des NOR-Gatters 53, sondern auch an das Inverter-Gatter 54 angelegt, und das Signal B von der Eingangsschaltung 52 wird an den anderen Eingangsanschluß des NOR-Gatters 53 angelegt. Demgemäß geben die UND-Gatter 46, 47, das NOR-Gatter 53 und das Inverter-Gatter 54 die Signale S₄₂, S₄₃ (die durch den Zustand des Signals A und des Signals TSC bestimmt sind) und die Signale S₄₆, S₄₇, S₅₃, S₅₄ gemäß dem Zustand des Signals GTL und des Signals B ab, und diese Signale S₄₆, S₄₇, S₅₃, S₅₄ werden an die Gates eines PMOS-Transistors 57 und eines NMOS-Transistors 58 angelegt, die in der Gegentaktverbindung zwischen der Stromquelle auf der Seite hohen Potentials V_cc (+3,3 V) und der Stromquelle auf der Seite niedrigen Potentials (0 V) angeordnet sind.
Der PMOS-Transistor 57 und der NMOS-Transistor 58 führen die Gegentaktoperation gemäß der Logik des Signals A aus (sie werden komplementär EIN und AUS geschaltet), während das Signal GTL den hohen Pegel hat (CTT-Bezeichnung) und das Signal TSC den niedrigen Pegel hat. Wenn jedoch das Signal TSC den hohen Pegel hat (Bezeichnung hoher Impedanz des Ausgangs), sind sie beide auf AUS fixiert oder, wenn das Signal GTL den niedrigen Pegel hat (GTL-Bezeichnung), ist nur der PMOS-Transistor 57 bei AUS fixiert.
Entsprechend führen der PMOS-Transistor 55 und der NMOS-Transistor 56 gemäß der Logik des Signals A die Gegentaktoperation durch, wenn das Signal GTL den hohen Pegel hat (CTT-Bezeichnung), das Signal TSC den niedrigen Pegel hat, und außerdem das Signal B den hohen Pegel hat. Wenn das Signal TSC den hohen Pegel hat (Bezeichnung einer hohen Impedanz des Ausgangs), sind sie beide bei AUS fixiert, oder, wenn das Signal GTL den niedrigen Pegel hat (GTL-Bezeichnung), wird nur der PMOS-Transistor 55 bei AUS gehalten.
Dementsprechend sind die Inverter-Gatter 41, 45, 54, die NOR-Gatter 42, 53 und die NAND-Gatter 43, 46, 47 integrale Mittel zum Veranlassen der Gegentaktoperation des PMOS-Transistors 55 und des NMOS-Transistors 56 oder des PMOS-Transistors 57 und des NMOS-Transistors 58, und die NAND-Gatter 46, 47 sind Mittel, um den PMOS-Transistor 55 oder den PMOS-Transistor 57 als Antwort auf ein vorbestimmtes Steuersignal (Signal GTL) abzutrennen.
Ein strombegrenzender Widerstand 59 ist hier in der Leitung der Stromquelle V_ss auf der Seite niedrigen Potentials des Inverter-Gatters 54 eingefügt, das das Signal S₅₄ abgibt, und ein NMOS-Transistor 60, der EIN geschaltet wird, wenn das Signal GTL den hohen Pegel hat (CTT-Bezeichnung), ist über beide Enden dieses Widerstands 59 angeschlossen. Das Potential V_ss wird über den AN-Widerstand des NMOS-Transistors 60 geliefert, wenn CTT bezeichnet ist. Da V_ss jedoch über den Widerstand 59 zur Zeit der GTL-Bezeichnung geliefert wird, wird der Abfall des Signals S₅₄ zur Zeit der GTL-Bezeichnung, d.h. der Abfall des Gate-Potentials des NMOS-Transistors 58, verzögert.
Der Drain von jeweils dem PMOS-Transistor 56, PMOS-Transistor 57 und NMOS-Transistor 58 ist mit dem Nicht-Inversionseingang (+) und Ausgangsanschluß 61 des differentiellen Verstärkers 49 verbunden. Eines der jeweiligen Enden einer Verdrahtung 62 und eines Abschlußwiderstands 63 ist mit dem Ausgangsanschluß 61 verbunden, und eine Stromquelle (V_TT = +1,65 V oder V_TT = 1,2 V), die mit dem anderen Ende dieses Abschlußwiderstands 63 verbunden ist und ein vorbestimmtes Potential hat, wird über den Referenzanschluß 64 an den Nicht-Inversionseingang (–) des differentiellen Verstärkers 46 angelegt.
Der differentielle Verstärker 49 vergleicht die Drainpotentiale des PMOS-Transistors 55, des NMOS-Transistors 56, des PMOS-Transistors 57 und des NMOS-Transistors 58, d.h. das Potential am Eingangs/Ausgangsanschluß 61 (worauf im Folgenden als "V_I/O" verwiesen wird) mit dem Potential am Referenzanschluß 64 (worauf im folgenden als "V_REF" verwiesen wird), und gibt ein Hochpegelsignal ab, wenn V_I/O > V_REF gilt. Es ist ein Mittel zum Detektieren ei ner Bestimmung des logischen Zustands des Eingangs/Ausgangsanschlusses 61. Die Ausgabe des differentiellen Verstärkers 49 wird durch das NOR-Gatter 50 invertiert und in das Signal B als das Logikdetektionssignal umgewandelt. Dieses Signal B ist ungeachtet der Logik des Eingangs/Ausgangsanschlusses 61 beim niedrigen Pegel fixiert, wenn die Ausgabe des Inverter-Gatters 51 den hohen Pegel hat, oder mit anderen Worten, wenn das Signal GTL den niedrigen Pegel hat (GTL-Bezeichnung).
Als nächstes wird die Operation erläutert. 49(a) ist ein Zeitdiagramm, wenn das Signal GTL den hohen Pegel hat, d.h. in dem Fall der CTT-Bezeichnung, und 49(b) ist ein Zeitdiagramm, wenn das Signal GTL den niedrigen Pegel hat, d.h. im Fall der GTL-Bezeichnung.
[CTT-Operation]
In 49(a) wechseln, wenn das Signal A sich vom hohen Pegel zum niedrigen Pegel verschiebt, das Signal S₄₆, das Signal S₅₄ und das Signal S₅₃ zum hohen Pegel, und der NMOS-Transistor 58 sowie der NMOS-Transistor 56 werden EIN geschaltet. Demgemäß sind der Ausgangsanschluß 61 und V_ss mit einem niedrigen Widerstand über die NMOS-Transistoren 56 und 58 miteinander verbunden, und das Potential des Ausgangsanschlusses 61 beginnt sich in Richtung auf V_ss zu verringern. Dieser Abfall geht in Übereinstimmung mit der Entladungsrate einer großen Kapazität der Verdrahtung 62 vor sich. Während die Zeit verstreicht und das Potential des Ausgangsanschlusses 61 niedriger als das Referenzpotential V_REF wird (V_REF = V_TT zur Zeit der CTT-Operation), wechselt das Signal B zum hohen Pegel, und das Signal S₅₃ wechselt als Antwort auf diese Änderung zum niedrigen Pegel, so dass der NMOS-Transistor 56 AUS geschaltet wird. In dem Bereich, in dem das Potential des Ausgangsanschlusses 61 niedriger als V_TT ist, steuert demgemäß nur der NMOS-Transistor 58 den Ausgangsanschluß 61 an. Mit anderen Worten ist die Ansteuerkapazität beschränkt, und ein Überschießen der Wellenform kann vermieden werden.
Wenn auf der anderen Seite das Signal vom niedrigen Pegel zum hohen Pegel wechselt, wechseln das Signal S₄₆, das Signal S₅₆ und das Signal S₅₃ zum niedrigen Pegel, und der PMOS-Transistor 55 sowie der PMOS-Transistor 57 werden EIN geschaltet. Als Konsequenz sind der Ausgangsanschluß 61 und V_cc bei einem niedrigen Widerstand über den PMOS-Transistor 55 und den PMOS- Transistor 57 miteinander verbunden, und das Potential des Ausgangsanschlusses 61 beginnt in Richtung auf V_cc anzusteigen. Wenn das Potential des Ausgangsanschlusses 61 höher als das Referenzpotential V_TT wird, wechselt das Signal B zum niedrigen Pegel, und das Signal S₄₇ wechselt als Antwort auf das vorgenannte zum hohen Pegel, so dass der PMOS-Transistor 55 AUS geschaltet wird. Dementsprechend steuert nur der PMOS-Transistor 57 den Ausgangsanschluß 61 in dem Bereich an, in dem das Potential des Ausgangsanschlusses 61 höher als V_TT ist, und ein Überschießen der Anstiegswellenform kann durch Begrenzen der Ansteuerkapazität vermieden werden.
[GTL-Operation]
Bezugnehmend auf 49(b) wechseln, wenn sich das Signal A vom hohen Pegel zum niedrigen Pegel verschiebt, das Signal S₅₄ und das Signal S₅₃ zum hohen Pegel, und der NMOS-Transistor 58 und der NMOS-Transistor 56 werden EIN geschaltet. Aus diesem Grund sind der Ausgangsanschluß 61 und V_ss bei einem niedrigen Widerstand über den NMOS-Transistor 58 und dem NMOS-Transistor 56 miteinander verbunden, und das Potential des Ausgangsanschlusses 61 fällt in Richtung auf V_ss und wird beim niedrigen Pegel nach Ablauf einer vorbestimmten Zeit stabilisiert. Übrigens wird das Signal B in dieser GTL-Operation beim niedrigen Pegel fixiert gehalten.
Wenn sich auf der anderen Seite das Signal A vom niedrigen Pegel zum hohen Pegel verschiebt, wechselt das Signal S₅₃ sofort zum niedrigen Pegel, während das Signal S₅₄ sich langsam ändert und aufgrund der Operation des strombegrenzenden Widerstands 59 abnimmt. Aus diesem Grund kann eine Differenz in der AUS-Zeitsteuerung zwischen dem PMOS-Transistor 55 und dem PMOS-Transistor 57 sichergestellt werden, und eine sofortige Stromabschaltung kann verhindert werden, indem ein drastischer Snap-off vermieden wird. Als Folge kann eine umgekehrte elektromotorische Kraft, die durch die Komponenten mit parasitärer Induktivität der Verdrahtung 62 und des Stromversorgungssystemsinduziert wird, unterdrückt werden, und das Auftreten schädlichen Rauschens kann verhindert werden.
Gemäß dem oben beschriebenen Beispiel kann die gleiche Transceiverschaltung für sowohl den CTT- als auch den GTL-Pegel verwendet werden, indem nur die Pegel des Signals GTL umgeschaltet werden, oder falls der Ab schlußwiderstand entfernt wird, während die CTT-Operation beibehalten wird, kann die Empfängerschaltung auch für den TTL-Pegel verwendet werden. Dementsprechend kann diese Ausführungsform eine Transceiverschaltung mit Kompatibilität zu den drei Systemen liefern und den Preis der Halbleiterchips und die Verwaltungskosten reduzieren, die sich aus der Verringerung des Umfangs des gesamten Lagerbestands ergeben. Da der gleiche Chip verwendet werden kann, selbst wenn die Standards der Übertragungsleitungen verschieden sind, kann das Schnittstellendesign einfacher ausgeführt werden.
Zum Beispiel ist die Verwendung für ein Testgerät (Speichertester oder ein LSI-Tester) bevorzugt, das in 50 gezeigt ist. In einem solchen Testgerät muß der Eingangs/Ausgangstreiber (die Transceiverschaltung) gemäß dem Schnittstellensystem einer DUT (Device Under Test) ersetzt werden. Falls diese Ausführungsform verwendet wird, kann daher ein Eingangs/Ausgangstreiber für zumindest drei Systeme TTL, CTT und GTL gemeinsam genutzt werden.
Der niedrige Ausgangspegel von GTL beträgt hier +0,4 V, und der niedrige Ausgangspegel von CTT beträgt +1,25 V. Diese Differenz bedeutet, dass die Ansteuerkapazität der Transistoren für eine Ansteuerung mit niedrigem Pegel (die NMOS-Transistoren 56 und 58) zwischen CTT und GTL nicht gleich ist. Mit anderen Worten ist die optimale Ansteuerkapazität für GTL sehr viel größer für CTT. Falls der Innenwiderstand des Transistors, wenn der niedrige Pegel des GTL-Systems abgegeben wird, zum Beispiel X ist, ist der Wert X, der zum Erzeugen von +0,4 V von der Anschlußspannung (+1,2 V) notwendig ist, nach der folgenden Gleichung ➀: 0,4 V/1,2 V = X/(X + 25 Ω) ➀
X = 12,5 Ω, worin der Widerstandswert 25 Ω ein Wert eines parallel angeschlossenen Widerstands des Abschlußwiderstands 63 (50 Ω) über beide Enden der Verdrahtung 62 ist. Da die Anschlußspannung +1,65 V im CTT-System beträgt, beträgt der Innenwiderstand Y des Transistors, der zum Erzeugen von +1,25 V bei diesem Abschlußwiderstand 25 Ω notwendig ist, Y = 78,125 Ω nach der folgenden Gleichung ➁: 1,25 V/1,65 V = Y/(Y + 25 Ω) ➁
Falls der Innenwiderstand des ansteuernden Transistors zum Beispiel 12,5 Ω beträgt, wird demgemäß die logische Amplitude im CTT-System zu groß, und die Betriebsgeschwindigkeit wird im Gegensatz dazu verringert.
Dieses Problem kann vermieden werden, indem zwei ansteuernde Transistoren (in dieser Ausführungsform NNOS-Transistoren 56 und 58) zum Ansteuern mit niedrigem Pegel verwendet werden, der kombinierte Innenwiderstand dieser beiden Transistoren auf 12,5 Ω reguliert und der Innenwiderstand eines der Transistoren (in der Ausführungsform des NMOS-Transistors 58) auf 78,124 Ω eingestellt wird. Der Innenwiderstand des anderen Transistors (in dieser Ausführungsform des NMOS-Transistors 56) ergibt sich durch einfache Rechnung als 14,88 Ω. Die Ansteuerung wird durch diese beiden Transistoren im Fall des GTL-Systems bewerkstelligt; im Fall des CTT-Systems aber wird von diesen beiden Transistoren eine Ansteuerung nur für eine kurze Zeit vorgenommen und danach durch den Transistor mit dem Innenwiderstand von 78,12 Ω allein vorgenommen.
51 zeigt ein bevorzugtes bestimmtes Beispiel von 48 und repräsentiert ein Beispiel, in welchem das NAND-Gatter 47 und das NOR-Gatter 53, die in 48 dargestellt sind, Schaltungen zur Störsignalunterdrückung umfassen. Jede der Schaltungen 70, 80 zur Störsignalunterdrückung enthält eine Verzögerungseinheit 71, 81, um eine Eingabezulässigkeitszeit für den PMOS-Transistor 55 und den NMOS-Transistor 56 und einen Flip-Flop 72, 82 zu bestimmen. Wenn die Eingabe in den PMOS-Transistor 55 und den NMOS-Transistor 56 erlaubt ist, wird eine nächste Eingabe nicht akzeptiert, bis die durch die Verzögerungseinheit 71, 81 eingestellte Zeit verstreicht. Auf diese Weise kann die unerwünschte Inversion des PMOS-Transistors 55 und des NMOS-Transistors 56 aufgrund des Rauschens etc. zuverlässig verhindert werden, und die Schaltungsoperation kann stabilisiert werden. Übrigens umfasst ein differentieller Verstärker 90 in diesem Beispiel ein differentielles Paar, das aus zwei NMOS-Transistoren 91, 92 besteht, einen Konstantstromtransistor, der aus einem NMOS-Transistor 93 besteht und Lasttransistoren, die aus vier PMOS-Transistoren 94 bis 97 bestehen, und zwei der Lasttransistoren haben eine Stromspiegelstruktur. Der differentielle Verstärker 100 kann jedoch ein differentielles Paar aufweisen, das aus zwei PMOS-Transistoren 101, 102 be steht, einen Konstantstromtransistor, der aus einem PMOS-Transistor 103 besteht, und Lasttransistoren, die aus vier NMOS-Transistoren 104 bis 107 bestehen, wodurch zwei der Lasttransistoren eine Stromspiegelstruktur haben, wie in 52 gezeigt ist. Wenn die in 52 gezeigte Struktur genutzt wird, wird zwischen dem Gate und der Source des differentiellen Paars eine ausreichende Spannung angelegt, selbst wenn der Pegel der Referenzspannung V_REF niedrig ist, und eine große Verstärkung kann erhalten werden. Daher ist diese Struktur für das GTL-System besonders geeignet.
Nebenbei bemerkt werden das NAND-Gatter 110 und das Signal ENB in 51 und 52 verwendet, um das Signal B in dem Bereitschaftszustand oder dem Schlafzustand abzuschalten und einen unnötigen Stromverbrauch innerhalb des Chips zu vermeiden. Mit anderen Worten hat das Signal ENB gewöhnlich den hohen Pegel; wenn aber dieses Signal auf den niedrigen Pegel abgesenkt wird, wird die Ausgabe des NAND-Gatters 110 der hohe Pegel, und die Ausgabe des Inverter-Gatters 111 (die das Signal B in den Chip wird) kann bei niedrigem Pegel fixiert werden.
Das Signal GTL kann ferner automatisch erzeugt werden, indem die Referenzspannung V_REF mit einem V_TL (+ 1,2 V) entsprechenden Potential durch einen Operationsverstärker OP verglichen wird. Mit anderen Worten wird das Referenzpotential V_REF an den Nicht-Inversionseingang (+) des Operationsverstärkers OP angelegt, während +1,2 V an den Inversionseingang (–) angelegt wird. Der Operationsverstärker OP gibt dann den hohen Pegel ab, wenn V_REF > +1,2 V gilt oder mit anderen Worten wenn V_REF +1,65 V (im CTT-System) beträgt, und gibt den niedrigen Pegel ab, wenn V_REF ≤ +1,2 V (im GTL-System) gilt. Daher kann diese Ausgabe wie das Signal GTL verwendet werden. Der Schaltungsbetrieb kann gemäß dem Schnittstellensystem automatisch gewechselt werden, und die einfache Verwendung der Schaltung kann verbessert werden. Obgleich der Operationsverstärker OP und dessen zusätzliche Schaltungen in der Zeichnung außerhalb der Transceiverschaltung angeordnet dargestellt sind, können sie natürlich in der Transceiverschaltung enthalten sein.
Neben der Logiksteuerung des Signals GTL, die von dem oben beschriebenen automatischen Erzeugungssystem verschieden ist, ist es auch möglich, ein System zu verwenden, das den Steueranschluß 48 aus dem Chip heraus nimmt und entweder den hohen Pegel oder den niedrigen Pegel an den verlängerten Anschluß anlegt, oder ein System mit Bonding-Option zu verwenden. Die Programmierung kann ferner geeignet vorgenommen werden, indem eine Sicherung und ein PROM (Programmierbare ROM-Einrichtung) innerhalb des Chips angeordnet werden, oder ein System, das die Sequenz, in der die Stromquellen mit Ausnahme des Referenzpotentials geschaffen werden, gemäß dem Schnittstellensystem bestimmt und die praktische Herstellungssequenz innerhalb des Chips detektiert und sie in einem Register etc. speichert, kann ebenfalls verwendet werden.
Für ein besseres Verständnis der Beispiele wird mit Verweis auf 54 und 55 der zugehörige Stand der Technik erläutert.
54 ist eine konzeptionelle Ansicht des CTT. Im CTT ist eine Signalleitung 3, die sich zwischen einer Signalausgangseinheit 1 und einer Signaleingangseinheit 2 erstreckt, mit einer Zwischenstromquelle V_TT (V_TT = V_cc/2; V_TT = +1,65 V, wenn V_cc = +3,3 V gilt) über einen Widerstand 4 verbunden. Die Ausgangseinheit 1 umfaßt allgemein ein Konstantstromelement 1a auf der H-Pegelseite, das die Signalleitung 3 mit der Stromquelle V_cc verbindet, wenn die Logik des Signals, das abgegeben werden soll, der H-Pegel ist, und ein Konstantstromelement 1b auf der L-Pegelseite, dass die Signalleitung 3 mit der Erdung verbindet, wenn die Logik des abzugebenden Signals der L-Pegel ist. Wenn die Logik des abzugebenden Signals der H-Pegel ist, fließt ein Strom +I_L von V_cc nach V_TT, und ein Potential +I_L × R_L (wobei R_L der Wert eines Widerstands 4 ist) erscheint über beide Enden des Widerstands 4. Wenn die Logik des abzugebenden Signals der L-Pegel ist, fließt ein Strom –I_L von V_TT zur Erdung in der zu oben entgegengesetzten Richtung, und ein Potential –I_L × R_L entwickelt sich über beide Enden des Widerstandes 4. Diese Potentiale werden an zwei Eingänge eines differentiellen Gatters 2a der Eingangseinheit 2 angelegt, und die Potentialbeziehung der Signalleitung 3 wird mit V_TT als dem Referenzpotential beurteilt. Mit anderen Worten wird, wenn ±I_L × R_L > V_TT gilt, der H-Pegel des Eingangssignals V_IN, das über die Signalleitung 3 angelegt wird, beurteilt, und, wenn ±I_L × R_L < V_TT gilt, wird der L-Pegel des Eingangssignals beurteilt.
55 ist eine konzeptionelle Ansicht der CMOS-Schnittstelle, die zum Vergleich dargestellt ist. Einer der beiden Transistoren 5a, 5b der Ausgangseinheit 5 wird gemäß der Logik des abzugebenden Signals EIN geschaltet. Nimmt man an, dass die Logik des abzugebenden Signals der H-Pegel ist, wird der P-Kanal-MOS-Transistor 5a EIN geschaltet, und die Signalleitung 6 wird durch die Stromquelle V_cc angesteuert, und, wenn die Logik des abzugebenden Signals der L-Pegel ist, wird auf der anderen Seite der N-Kanal-MOS-Transistor 5b EIN geschaltet, und die Signalleitung 6 wird durch das Erdungspotential angesteuert. Ein CMOS-Inverter-Gatter 7a der Eingangseinheit 7 hat einen vorbestimmten Eingangsschwellenwert V_INV, beurteilt den H-Pegel, wenn das Potential des über die Signalleitung 6 gelieferten Eingangssignals V_IN höher als der Eingangsschwellenwert V_INV ist, und beurteilt den L-Pegel, wenn er niedriger als V_INV ist.
Wir vergleichen beide Schnittstellen von CMOS und CTT. Während die logische Amplitude von CMOS im Wesentlichen eine volle Strombreite (z.B. 3,3 V) ist, hat die Amplitude von CTT einen Wert (z.B. 400 mV), der weitaus kleiner und durch den Ansteuerstrom ±I_L und den R_L-Wert bestimmt ist.
In der integrierten Halbleiterschaltung gemäß dem oben beschriebenen Stand der Technik muss jedoch die integrierte Halbleiterschaltung für jede Schnittstelle hergestellt werden, da sie nur die Signalschnittstelle mit einer großen Amplitude oder die Signalschnittstelle mit einer kleinen Amplitude nutzen kann. Dementsprechend wird der Preis des Halbleiterchips höher, und die Verwaltungskosten nehmen aufgrund der Zunahme des gesamten Lagerbestands auch zu. Vom Standpunkt der Nutzer aus müssen die Nutzer diejenigen Chips verwenden, welche von den Standards der Schnittstellen verschieden sind, so daß das Systemdesign mühsamer wird.
Um die Probleme mit dem beschriebenen Stand der Technik zu lösen, umfaßt in einer integrierten Halbleiterschaltung, die ein differentielles Gatter 10 aufweist, um das Potential des Eingangssignals V_IN mit dem vorbestimmten Referenzpotential V_REF zu vergleichen und die Logik dieses Eingangssignals V_IN zu beurteilen, wie in 56 gezeigt ist, die integrierte Halbleiterschaltung gemäß einem Beispiel, das nicht Teil der vorliegenden Erfindung ist, ein Auswahlmittel 13, um das erste Referenzpotential V_REF1, das von außerhalb eines Chips 11 geliefert wird, oder das zweite Referenzpotential V_REF2 auszuwählen, das durch ein Referenzpotential-Erzeugungsmittel 12 im Chip erzeugt wird, und ein Anweisungsmittel 14, um das Auswahlmittel 13 anzuweisen, das erste Referenzpotential V_REF1 auszuwählen, wenn das erste Referenzpotential V_REF1 geliefert wird, und das Auswahlmittel 13 anzuweisen, das zweite Referenzpotential V_REF2 auszuwählen, wenn das erste Referenzpotential V_REF1 nicht geliefert wird.
Falls beispielsweise das erste Referenzpotential V_REF1 einem Anschlußpotential V_TT der CTT-Schnittstelle entspricht und das zweite Referenzpotential V_REF2 einem Schwellenwert V_INV eines CMOS-Inverter-Gatters entspricht, werden die Vergleichsoperation zwischen V_REF1 und V_IN und die Vergleichsoperation zwischen V_REF2 und V_IN gemäß der Existenz oder dem Fehlen des ersten Referenzpotentials V_REF1 von außerhalb des Chips alternativ gewechselt. Daher kann die CTT-Schnittstelle durch die erstgenannte Vergleichsoperation und die CMOS-Schnittstelle durch die letztgenannte Vergleichsoperation bewerkstelligt werden. Mit anderen Worten kann die vorliegende Erfindung eine integrierte Halbleiterschaltung mit einer ausgezeichneten Kompatibilität schaffen, die für sowohl die Signalschnittstelle mit einer großen logischen Amplitude (in diesem Falls CMOS) als auch die Signalschnittstelle mit einer kleinen logischen Amplitude (in diesem Fall CTT) gemeinsam verwendet werden.
Im Folgenden wird mit Verweis auf die Zeichnungen ein Beispiel, das nicht Teil der vorliegenden Erfindung ist, erläutert.
57 bis 60 zeigen die integrierte Halbleiterschaltung gemäß einem Beispiell, das nicht Teil der vorliegenden Erfindung ist, und repräsentieren das Beispiel, welches für sowohl die CMOS-Schnittstelle als auch die CTT-Schnittstelle verwendet werden kann.
Zunächst wird die Struktur erläutert. In 57 bezeichnet Bezugsziffer 20 einen Chip auf der Eingangsseite; ist 21 ein Eingangsanschluß, der mit einem Chip auf der Ausgangsseite, außerhalb dargestellt, über eine Signalleitung 22 verbunden ist; und 23 ist ein Referenzanschluß, der mit der Signalleitung 22 über einen Widerstand 24 und mit einem ersten Referenzpotential V_REF1 mit einem Potential entsprechend V_cc/2 (z.B. +1,65 V) verbunden ist.
Ein differentielles Gatter 30, ein Auswahlmittel 40, ein Referenzpotential-Erzeugungsmittel 50 und ein Anweisungsmittel 60 sind innerhalb des Chips 20 angeordnet, und sie haben die folgenden Strukturen.
Im differentiellen Gatter 30 sind die Sources eines Paars N-Kanal-MOS-Transistoren 31, 32 über einen Konstantstromtransistor 33 gemeinsam mit der Erdung verbunden, und die Drains dieser N-Kanal-MOS-Transistoren 31, 32 sind über P-Kanal-MOS-Transistoren 34 bzw. 35 mit einer Stromspiegelstruktur mit der Stromquelle V_cc verbunden. Das am Drain eines der N-Kanal-MOS-Transistoren 32 auftretende Ausgangssignal wird über Inverter-Gatter 36, 37 zweier Stufen in der gleichen Phase abgegriffen und in eine interne Schaltung des Chips 20 eingespeist. Das Symbol V_IN repräsentiert hier das Eingangssignal, das an das Gate des N-Kanal-MOS-Transistors 31 angelegt wird, V_REF ist das Referenzpotential, das an das Gate des N-Kanal-MOS-Transistors 32 angelegt wird, und V_CNT ist eine konstante Spannung.
Das Auswahlmittel 40 enthält einen P-Kanal-MOS-Transistor 41 und einen N-Kanal-MOS-Transistor 42, gibt V_REF1 als V_REF ab, wenn ein vorbestimmtes Anweisungssignal S_RLD den L-Pegel hat, und gibt das zweite Referenzpotential V_REF2 als V_REF ab, wenn das durch das Referenzpotential-Erzeugungsmittel 50 erzeugt wird, wenn das Anweisungssignal S_RLD beim hohen Pegel liegt. Nebenbei bemerkt besteht das Referenzpotential-Erzeugungsmittel 50 aus einer Potentialteilungsschaltung vom Widerstandstyp, die gebildet wird, indem zumindest zwei Widerstände 51, 52 zwischen die Stromquelle V_cc und die Erdung in Reihe geschaltet werden, und erzeugt das zweite Referenzpotential V_REF2 mit einem Potential (≒ 2,5 V) entsprechend dem Schwellenwert V_INV des CMOS-Pegels.
Das Anweisungsmittel 60 hat eine Struktur, in der ein Widerstand 61 zwischen einem Referenzanschluß 23 und der Erdung angeordnet ist, der Drain eines N-Kanal-MOS-Transistors 62, der das Potential über beide Enden dieses Widerstandes 61 als dessen Gate-Source-Potential nutzt, über einen Widerstand 63 mit der Stromquelle V_cc verbunden ist und die Source dieses Transistors 62 mit der Erdung verbunden ist. Wenn das Potential über beide Enden des Widerstands 62 (welches Potential auch das Potential am Referenzanschluß 23 ist) höher als die Schwellenspannung V_th des Transistors 62 ist, wird der Transistor 62 EIN geschaltet, und durch die zweistufigen Inverter-Gatter 64, 65 wird ein Anweisungssignal S_RLD mit L-Pegel abgegeben. Wenn das Potential über beide Enden des Widerstandes 61 nicht höher als die Schwellenspannung V_th des Wi derstands 62 ist, wird auf der anderen Seite der Transistor 62 AUS geschaltet, und über die zweistufigen Inverter-Gatter 64, 65 wird ein Anweisungssignal S_RLD mit H-Pegel abgegeben. Mit anderen Worten ist das Anweisungssignal S_RLD ein Signal, das den L-Logikpegel hat, wenn V_REF1 an den Eingangsanschluß 23 angelegt wird, und den H-Logikpegel, wenn V_REF1 nicht angelegt ist.
Als nächstes wird die Operation beschrieben.
Wenn der Chip 20 mit dem CTT-Schnittstellenstandard verwendet wird, wird V_REF1 an den Referenzanschluß 23 angelegt. Das Potential über beide Enden des Widerstands 61 des Anweisungsmittels 60 wird dann V_REF1, der Transistor 62 wird EIN geschaltet, und das Anweisungssignal S_RLD wird am L-Pegel abgegeben.
In diesem Fall wird daher der P-Kanal-MOS-Transistor 41 des Auswahlmittels 40 EIN geschaltet, und V_REF1 wird gleich V_REF, so daß das differentielle Gatter 30 den Binärpegel des Eingangssignals V_IN mit diesem V_REF1 (= +1,65 V) beurteilt, das die Referenz ist. (Dies ist die Beurteilungsoperation der CTT-Schnittstelle.) Wenn beispielsweise V_IN > V_REF1 gilt, wird der Drainstrom des N-Kanal-MOS-Transistors 31 um die Differenz zwischen V_IN und V_REF1 größer und fließt, und der Drainstrom des anderen N-Kanal-MOS-Transistors 32 versucht, um das Spiegelverhältnis der Lasttransistoren 34, 35 anzusteigen. Da jedoch die Summe beider Drainströme durch den Konstantstromtransistor 33 konstant gemacht wird, wird die Drainspannung des anderen N-Kanal-MOS-Transistors 32 in der V_cc-Richtung auf solch eine Weise hochgezogen, dass dieser Mangel ergänzt oder behoben wird. Danach gibt das differentielle Gatter 30 das H-Pegel-Signal als das Beurteilungsergebnis von V_IN > V_REF1 ab.
Wenn der Chip 20 andererseits mit dem CMOS-Schnittstellenstandard verwendet wird, wird an den Referenzanschluß 23 keine Spannung angelegt. Das Potential über beide Enden des Widerstands 61 des Anweisungsmittels 60 wird dann Null, so daß der Transistor 62 AUS geschaltet wird, und das Anweisungssignal S_RLD wird beim H-Logik-Pegel abgegeben.
Da in diesem Fall der N-Kanal-MOS-Transistor 42 des Auswahlmittels 40 EIN geschaltet wird, gilt V_REF2 = V_REF, und das differentielle Gatter 30 beurteilt den Pegel des Eingangssignals V_IN unter Verwendung dieses V_REF2 (≒ +2,5 V) als die Referenz. (Dies ist die Beurteilungsoperation des CMOS-Schnittstellenstandards.)
Gemäß dem Beispiel kann der Chip für die CTT-Schnittstelle und die CMOS-Schnittstellen in Abhängigkeit von der Existenz der an den Referenzanschluß 23 angelegten Spannung umgeschaltet und verwendet werden. Daher kann ein Chip für zwei Schnittstellen verwendet werden, und die integrierte Schnittstellenschaltung muß nicht für jede Schnittstelle hergestellt werden. Mit anderen Worten können die Kosten des Halbleiterchips beschränkt werden, und die Verwaltungskosten können aufgrund der Verringerung des gesamten Lagerbestands reduziert werden. Vom Gesichtspunkt der Nutzer aus wird ferner das Systemdesign einfacher, weil der gleiche Chip für verschiedene Schnittstellen verwendet werden kann.
58 zeigt ein bevorzugtes modifiziertes Beispiel. In diesem Beispiel wird, wenn der Chip mit dem CTT-Schnittstellenstandard betrieben wird, ein Schaltelement (ein P-Kanal-MOS-Transistor 70b und ein N-Kanal-MOS-Transistor 70c in der Zeichnung) über beide Enden einer Widerstandsschaltung 70c des Referenzpotential-Erzeugungsmittels 70 AUS geschaltet, und ein unnötiger Stromverbrauch wird beschränkt, indem auf diese Weise die Operation des Referenzpotential-Erzeugungsmittels 70 gestoppt wird. Nebenbei bemerkt werden an das Schaltelement ein Anweisungssignal S_RLD mit entgegengesetzter Phase, das durch das Inverter-Gatter 71 einer logischen Inversion unterworfen wurde, und das Anweisungssignal S_RLD mit der gleichen Phase angelegt, das durch das Inverter-Gatter 72 einer weiteren logischen Inversion unterworfen wurde. Das Schaltelement kann ferner nur den P-Kanal-MOS-Transistor 70b oder den N-Kanal-MOS-Transistor 70c aufweisen.
Das Auswahlmittel 40 ist wie in 59 gezeigt vorzugsweise sehr nahe beim differentiellen Gatter 30 angeordnet. Falls das Auswahlmittel 40 und das differentielle Gatter 30 voneinander beabstandet sind, ändert sich leicht das Referenzpotential des differentiellen Gatters 30 mit der Fluktuation der Stromquellenspannung. 60 ist eine strukturelle Ansicht von Hauptteilen, die den P-Kanal-MOS-Transistor 41 des Auswahlmittels, die Referenzpotentialverdrahtung 80, die diesen MOS-Transistor 41 mit dem differentiellen Gatter 30 verbindet, die Verdrahtung 81 der V_cc-Stromquelle und die Verdrahtung 82 der V_ss- Stromquelle (Erdung) einschließt. Ein Symbol XR repräsentiert den Widerstand der Stromquellenverdrahtungen; XL ist die Induktivität der Stromquellenverdrahtungen; XC ist die Kapazität zwischen den Verdrahtungen; und R_ON ist der AN-Widerstand des MOS-Transistors 41.
In diesem Schaltungsdiagramm ändert sich der Strom, der durch die Stromquellenverdrahtungen 81, 82 fließt, mit der Operation der internen Schaltung des Chips 20, und eine große Stromänderung tritt insbesondere auf, wenn eine große Anzahl interner Schaltungen gleichzeitig umgeschaltet wird. Die Spannungen der Stromquellen fluktuieren daher augenblicklich aufgrund von XR und XL der Stromquellenverdrahtungen, und diese Spannungsfluktuation wird über XC zur Verdrahtung 80 des Referenzpotentials übertragen. Folglich ändert sich das Referenzpotential V_REF, welches konstant sein muß, auf solch eine Weise, daß es der Fluktuation der Spannungen der Stromquellen folgt. Um mit diesem Problem zurechtzukommen, ist es effektiv, XC zu reduzieren, und dies kann effektiv erreicht werden, indem die Distanz zwischen dem Auswahlmittel 40 und dem differentiellen Gatter 30 reduziert wird. Überdies wird bevorzugt, die Impedanz von V_REF1 von der Seite des differentiellen Gatters 30 aus betrachtet zu reduzieren, indem R_ON soweit als möglich als reduziert wird.
Obgleich das oben beschriebene Beispiel das Beispiel repräsentiert, in welchem der Chip für die CMOS-Schnittstelle und die CTT-Schnittstelle verwendet wird, ist das Beispiel, das nicht Teil der Erfindung ist, insbesondere darauf nicht beschränkt. Kurz gesagt können die Beispiele für zwei Arten von Schnittstellen mit wechselseitig verschiedenen logischen Amplituden verwendet werden und kann anstelle der CMOS-Schnittstelle zum Beispiel für die TTL-Schnittstelle verwendet werden. In diesem Fall ist V_REF2 ungefähr +1,4 V. Sie können auch anstelle der CTT-Schnittstelle an die GTL-Schnittstelle angelegt werden. In diesem Fall ist V_REF1 ungefähr + 1,2 V.
61 zeigt die integrierte Halbleiterschaltung gemäß einer Ausführungsform der vorliegenden Erfindung. In diesem Schaltungsdiagramm bezeichnet Bezugsziffer 80 einen Eingangsanschluß zum Empfangen des Eingangssignals V_IN außerhalb des Chips; 82 ist ein Referenzanschluß zum Empfangen des Referenzpotentials V_REF1 (z.B. +1,6 V) von außerhalb des Chips; 83 ist ein CMOS-Inverter-Gatter als ein Logikgatter zum Unterscheiden der Logik des Eingangssignals V_IN, indem mit einem vorbestimmten Eingangsschwellenwert V_INV (z.B. +2,5 V) verglichen wird; 84 ist ein differentielles Gatter (für die detaillierte Struktur, siehe das in 57 dargestellte differentielle Gatter 30) als ein Logikgatter zum Unterscheiden der Logik des Eingangssignals V_IN, indem es mit einem vorbestimmten Eingangsschwellenwert V_INV (zum Beispiel +2,5 V) verglichen wird; 85 ist ein Auswahlmittel (für die detaillierte Struktur, siehe das in 57 dargestellte Auswahlmittel 40); und 86 ist ein Anweisungsmittel, um eine Anweisung zu liefern, so daß die Ausgabe des differentiellen Gatters 84 ausgewählt wird, wenn das Referenzpotential V_REF1 gegeben ist, und die Ausgabe des CMOS-Inverter-Gatters 83 ausgewählt wird, wenn das Referenzpotential V_REF1 nicht gegeben ist (für die detaillierte Struktur, siehe das in 57 gezeigte Anweisungsmittel 60).
In der oben beschriebenen Schaltungskonstruktion wählt, wenn das Referenzpotential V_REF1 von außerhalb des Chips geliefert wird, das Auswahlmittel 85 die Ausgabe des differentiellen Gatters 84 aus, und wenn das Referenzpotential V_REF1 nicht geliefert wird, wird die Ausgabe des CMOS-Inverter-Gatters 83 ausgewählt. Dementsprechend kann diese Ausführungsform auch zwei Schnittstellen durch einen Chip in der gleichen Weise wie die vorhergehende Ausführungsform gemeinsam nutzen.
Für ein besseres Verständnis der Beispiele wird mit Verweis auf 62 der zugehörige Stand der Technik erläutert.
62 zeigt ein Anwendungsbeispiel der Ausgangsschaltung gemäß dem Stand der Technik.
Das in der Zeichnung dargestellte Beispiel repräsentiert die Struktur, wenn die Schaltung nach dem Stand der Technik an die Eingangs/Ausgangsschnittstelle zwischen LSI-Chips angeschlossen ist. Die Ausgangsschaltung ist auf einem der Chips angeordnet und umfasst CMOS-Transistoren (P-Kanal-Transistor Q₁ und N-Kanal-Transistor Q₂), die zwischen eine Leitung V_cc (5 V) der Stromquelle mit hohem Potential und eine Leitung V_ss (0 V) der Stromquelle mit niedrigem Potential angeordnet sind. Ein differentieller Verstärker DA und ein Abschlußwiderstand etc. zum Verarbeiten eines Signals V_IN, das über eine Übertragungsleitung TML eingespeist wird, die die Chips miteinander verbindet (welches Signal V_IN das gleiche Potential wie ein Ausgangssignal V_OUT der Ausgangs schaltung in einem stationären Zustand hat) sind auf dem anderen Chip angeordnet. Dieser Abschlußwiderstand RT ist notwendig, um zu ermöglichen, daß die Ausgangsschaltung mit einer hohen Operationsgeschwindigkeit arbeitet und sie das Auftreten einer Wellenformverzerrung aufgrund der Reflexion des Signals verhindern kann. Dieser Widerstand ist auf die gleiche Impedanz wie die intrinsische Impedanz der Übertragungsleitung TML eingestellt. Ob das Eingangssignal V_IN höher oder niedriger als die Anschlußspannung V_TT (= V_cc/2) ist, wird durch den differentiellen Verstärker DA auf der Empfangsseite detektiert.
Bei der oben beschriebenen Schaltungskonstruktion wird, wenn das Signal (das Signal am Knoten N1), das in die Ausgangsschaltung (Q₁, Q₂) eingespeist wird, den L-Pegel hat, der P-Kanal-Transistor Q₁ EIN geschaltet, und ein Strom fließt durch die Route V_cc → RT → V_TT. Der Pegel des Eingangssignals V_IN in diesem Fall ist höher als die Anschlußspannung V_TT. Wenn das Eingangssignal der Ausgangsschaltung andererseits den H-Pegel aufweist, wird der N-Kanal-Transistor Q₂ EIN geschaltet, und der Strom fließt im Gegensatz dazu über die Route V_TT → RT → Q₂ → V_ss, und der Pegel des Eingangssignals V_IN wird niedriger als die Anschlußspannung V_TT.
Um die Hochgeschwindigkeitsoperation in der Schaltungskonstruktion des Stands der Technik, der oben beschrieben wurde, zu bewerkstelligen, müssen die Spannungen der Eingangs- und Ausgangssignale V_IN, V_OUT (das gleiche Potential im stationären Zustand) auf ungefähr V_TT ± 400 mV beschränkt sein. Der Abschlußwiderstand RT ist hier bestimmt durch die Impedanz der Übertragungsleitung TML (allgemein 50 Ω). Demgemäß ist der AN-Widerstand jedes Transistors Q₁, Q₂ der Ausgangsschaltung natürlicherweise bestimmt. Da mit anderen Worten die Größe jedes Transistors Q₁, Q₂ im wesentlichen bestimmt ist, hat jeder Transistor eine dieser Größe entsprechende Ansteuerkapazität.
Dementsprechend ist die Ansteuerkapazität beschränkt, selbst wenn man mehrere andere Chips durch einen Chip (Ausgangsschaltung) ansteuern möchte, und folglich tritt das Problem auf, dass es extrem schwierig wird, alle Zielchips als das Ansteuerziel mit hoher Geschwindigkeit anzusteuern.
Wie oben beschrieben wurde, ist die Ausgangsschaltung gemäß dem Stand der Technik insofern von dem Problem nicht befreit, als, wenn man versucht, eine Operation mit kleiner Amplitude auszuführen, um eine Hochge schwindigkeitsoperation zu erzielen, die Ausgangstransistoren nicht wie gefordert groß ausgebildet werden können, und die Ansteuerkapazität jedes Transistors im Verhältnis fällt.
63 zeigt die Hauptteile der integrierten Halbleiterschaltung gemäß einem Beispiel, das nicht Teil der Erfindung ist, d.h. die Struktur der Ausgangsschaltung.
Die in der Zeichnung dargestellte Schaltung umfaßt eine Stromquellenschaltung P1, um eine Spannung V_cc (5 V) der Stromquelle mit hohem Potential und eine vorbestimmte Referenzspannung V_TT zu empfangen und eine Spannung V_cc1 (< V_cc) einer internen Stromquelle mit hohem Potential zu erzeugen, eine Stromquellenschaltung P2, um eine Spannung V_ss (0 V) der Stromquelle mit niedrigem Potential und die Referenzspannung V_TT zu empfangen und eine Spannung V_ss1 (> V_ss) der internen Stromquelle mit niedrigem Potential zu erzeugen, CMOS-Transistoren (P-Kanal-Transistor Q₁ und N-Kanal-Transistor Q₂), die zwischen die Ausgangsleitungen der Stromquellenschaltungen P1, P2 (die interne Stromquellenspannung V_cc1, V_ss1) geschaltet sind, und einen Kondensator C, der ähnlich zwischen die Stromquellenleitungen V_cc1, V_ss1 geschaltet ist und diese Stromquellenspannungen V_cc1, V_ss1 stabilisiert. Die Ausgangstransistoren Q₁ und Q₂ fungieren als Ansteuerschaltung und erzeugen die Ausgangsspannung V_OUT. Nebenbei bemerkt wird die Referenzspannung V_TT innerhalb der Schaltung erzeugt und ist auf V_cc/2 gesetzt.
Wenn die Schaltungskonstruktion dieser Ausführungsform für die in 62 dargestellte Struktur verwendet wird, werden die internen Stromquellenspannungen V_cc1, V_ss1, die von den Stromquellenschaltungen P1, P2 zugeführt werden sollen, durch den Widerstandswert eines Abschlußwiderstands RT, die Spannungen der Eingangs/Ausgangssignale V_OUT, V_IN und die Ansteuerkapazität (AN-Widerstand) der Ausgangstransistoren Q₁, Q₂ bestimmt.
Wenn zum Beispiel die interne Stromquellenspannung V_ss1 auf der Seite niedrigen Potentials auf den Zustand eingestellt ist, in dem der Widerstandswert des Abschlußwiderstands RT 50 Ω beträgt, die Spannungen der Eingangs/Ausgangssignale V_OUT, V_IN, V_TT – 400 mV betragen und der AN-Widerstand der Ausgangstransistoren Q₁, Q₂ 25 Ω beträgt, wird dann V_ss1 auf (V_TT – 600 mV) gesetzt.
64 zeigt ein strukturelles Beispiel der Stromquellenschaltung.
Die in diesem Schaltungsdiagramm gezeigte Stromquellenschaltung enthält Widerstände R1, R1' sowie einen N-Kanal-Transistor Q₃ (dessen Gate mit dem Drain verbunden ist, der zwischen die Stromquellenleitung V_cc und die Referenzspannungsleitung V_TT in Reihe angeordnet ist, und einen N-Kanal-Transistor Q₄, dessen Gate mit der Verbindungsstelle (Knoten N2) zwischen diesen Widerständen R1 und R1' verbunden ist und dessen Drain mit der Stromquellenleitung V_cc verbunden ist. Die interne Spannung V_cc1 mit hohem Potential wird auf der Source dieses Transistors Q₄ abgegriffen.
Obgleich das in 64 dargestellte Beispiel die Struktur der Stromquellenschaltung P1 auf der Seite hohen Potentials repräsentiert, ist es für den Fachmann offensichtlich, daß die gleiche Schaltungskonstruktion auch für die Stromquellenschaltung P2 auf der Seite niedrigen Potentials verwendet werden kann, indem die Stromquellenleitungen V_cc, V_cc1 durch die entsprechenden Stromquellenleitungen V_ss bzw. V_ss1 ersetzt werden.
65 zeigt zum Beispiel die Operationswellenform der in 63 gezeigten Schaltung.
Gemäß der Schaltungskonstruktion der ersten Ausführungsform (63) wird die Steuerung auf solch eine Weise ausgeführt, daß die Ausgangsspannung V_OH mit H-Pegel der Spannungspegel V_cc1 wird, der niedriger als die Stromquellenspannung V_cc ist, und die Ausgangsspannung V_OL mit L-Pegel höher als die Stromquellenspannung V_ss wird. Dementsprechend kann der AN-Widerstand jedes Ausgangstransistors, d.h. die Ansteuerkapazität jedes Ausgangstransistors, frei ausgewählt werden, indem das Sourcepotential jedes Ausgangstransistors Q₁, Q₂, d.h. die interne Stromquellenspannung V_cc1, V_ss1 geeignet ausgewählt werden.
Auf diese Weise kann die Ansteuerkapazität der Ausgangstransistoren Q₁, Q₂ verbessert werden, ohne die Operation mit niedriger Amplitude für die Hochgeschwindigkeitsoperation zu verschlechtern.
66 zeigt die Hauptteile der integrierten Halbleiterschaltung gemäß einem Beispiel, das nicht Teil der Erfindung ist, d.h. die Struktur der Ausgangsschaltung.
In der oben beschriebenen ersten Ausführungsform (63) fließt während der Operation ein verhältnismäßig großer Strom durch die Ausgangstransistoren Q₁, Q₂. Um die Pegelfluktuation der internen Stromquellenspannungen V_cc1, V_ss1 zu unterdrücken, muss daher die Kapazität der Stromquellenschaltungen P1, P2 groß gemacht werden. Diese zweite Ausführungsform liefert eine Verbesserung, um die Kapazität der verwendeten Stromquellenschaltungen zu reduzieren.
Mit anderen Worten enthält die Ausgangsschaltung gemäß dieser Ausführungsform, wie in 66 dargestellt ist, eine Stromquellenschaltung P3, um die Zufuhr der Stromquellenspannung V_cc und der Referenzspannung V_TT zu empfangen und interne Stromquellenspannung V_cc2 (< V_cc) mit hohem Potential zu erzeugen, eine Stromquellenschaltung P4, um die Zufuhr der Stromquellenspannung V_ss und die Referenzspannung V_TT zu empfangen und die interne Stromquellenspannung V_ss2 (> V_ss) mit niedrigem Potential zu erzeugen, CMOS-Transistoren (P-Kanal-Transistor Q₅ und N-Kanal-Transistor Q₆), die zwischen den Ausgangsleitungen der Stromquellenschaltungen P4, P3 (zwischen die internen Stromquellenspannungen V_cc2, V_ss2) angeordnet sind, und CMOS-Transistoren (N-Kanal-Transistor Q₇ und P-Kanal-Transistor Q₈), die auf die Ausgabe der Transistoren (das Signal an einem Knoten N3) ansprechen und zwischen die Stromquellenleitungen V_cc, V_ss geschaltet sind. Die Ausgangsspannung V_OUT wird von dem CMOS-Gate (Q₇, Q₈) der letzten Stufe abgegriffen.
Das kennzeichnende Merkmal dieses Beispiels liegt in dem entgegengesetzten Verbindungszustand des CMOS-Gate der letzten Stufe, der dem normalen Verbindungszustand entgegengesetzt ist. Mit anderen Worten ist der N-Kanal-Transistor Q₇ mit der Seite hohen Potentials (V_cc) verbunden, und der P-Kanal-Transistor Q₈ ist mit der Seite niedrigen Potentials (V_ss) verbunden.
Gemäß dieser Schaltungskonstruktion ist das Sourcepotential des Transistors Q₇, d.h. die Ausgangsspannung V_OUT, durch einen Spannungswert bestimmt, der um die Schwellenspannung des Transistors Q₇ niedriger als die Ausgangsspannung (das Signal des Knotens N3) des CMOS-Gatters (Q₅, Q₆) der vorherigen Stufe ist. Da der Strom zum Ansteuern der Ausgabe durch die Route V_cc → Q₇ → OUT fließt, kann dementsprechend das Problem mit der ersten Ausführungsform (63), das oben beschrieben wurde, vermieden werden.
67 zeigt ein Strukturbeispiel der Stromquellenschaltung.
Die in diesem Schaltungsdiagramm dargestellte Stromquellenschaltung enthält Widerstände R2, R2' sowie N-Kanal-Transistoren Q₉, Q₁₀ (deren Gates mit den Drains jeweils verbunden sind), die zwischen der Stromquellenleitung V_cc und die Referenzspannungsleitung V_TT in Reihe geschaltet sind, und einen N-Kanal-Transistor Q₁₁, dessen Gate mit der Verbindungsstelle (Knoten N2') zwischen den Widerständen R2 und R2' verbunden ist. Die interne Stromquellenspannung V_cc2 mit hohem Potential wird von der Source dieses Transistors Q₁₁ abgegriffen.
Das in 67 dargestellte Beispiel repräsentiert die Struktur der Stromquellenschaltung P3 auf der Seite hohen Potentials in der gleichen Weise wie im Fall der 64; für den Fachmann wird es aber offensichtlich sein, daß die Schaltung auch für die Stromquellenschaltung P4 auf der Seite niedrigen Potentials verwendet werden kann, indem die entsprechenden Stromquellenleitungen V_cc, V_cc2 durch V_ss bzw. V_ss2 ersetzt werden.
Zum Verweis zeigt 68 die Operationswellenform der in 66 dargestellten Schaltung.
69 zeigt die Hauptteile der integrierten Halbleiterschaltung gemäß einem Beispiel, das nicht Teil der vorliegenden Erfindung ist, d.h. die Struktur der Ausgangsschaltung.
In diesem beschriebenen Beispiel (66) liegt die Amplitude der Ausgabe (des Signals am Knoten N3) des CMOS-Gatters (Q₅, Q₆) zwischen den Spannungspegeln V_cc2 und V_ss2 (siehe 68). Wenn jedoch die Operation des CMOS-Gatters (Transistoren Q₇, Q₈) der letzten Stufe berücksichtigt wird, kann der N-Kanal-Transistor Q₇ ausreichend abgetrennt werden, selbst wenn das Potential am Knoten N3 nicht auf den Pegel von V_ss2 abgesenkt ist, und der P-Kanal-Transistor Q₈ kann ausreichend abgetrennt werden, selbst wenn das Potential am Knoten N3 nicht auf den Pegel von V_cc2 erhöht wird. Um eine höhere Operationsgeschwindigkeit zu erhalten, ist dementsprechend die Amplitude der Gate-Potentiale der Ausgangstransistoren Q₇, Q₈ vorzugsweise so klein wie möglich. Daher löst dieses Beispiel dieses Problem.
Mit anderen Worten liegt das kennzeichnende Merkmal dieses Beispiels darin, daß die Gatespannungen der Ausgangstransistoren Q₇, Q₈ separat gelie fert werden. In Bezug auf den CMOS-Schaltungsteil der vorherigen Stufe sind daher zwei Sätze von CMOS-Gattern (P-Kanal-Transistor Q₁₂ und N-Kanal-Transistor Q₁₃ und P-Kanal-Transistor Q₁₄ und N-Kanal-Transistor Q₁₅) angeordnet, und ferner ist eine Stromquellenschaltung P5 für eine Referenzspannung angeordnet, um die Referenzspannung V_TT an die Sources der Transistoren Q₁₃ und Q₁₄ zu liefern.
70 zeigt ein strukturelles Beispiel der Stromquellenschaltung P5 für die Referenzspannung.
Die in diesem Schaltungsdiagramm dargestellte Stromquellenschaltung für die Referenzspannung enthält einen Widerstand R3, einen P-Kanal-Transistor Q₁₆ (dessen Gate mit der Source verbunden ist), einen N-Kanal-Transistor Q₁₇ (dessen Gate mit der Source verbunden ist) und einen Widerstand R4, die zwischen die Stromquellenleitungen V_cc und V_ss in Reihe geschaltet sind, einen P-Kanal-Transistor Q₁₈, dessen Gate mit der Source des Transistors Q₁₆ (zum Knoten N6) verbunden ist und dessen Source mit der Stromquellenleitung V_cc verbunden ist, und einen N-Kanal-Transistor Q₁₉, dessen Gate mit der Source des Transistors Q₁₇ (zum Knoten N7) verbunden ist und dessen Source mit der Stromquellenleitung V_ss verbunden ist. Die Referenzspannung V_TT wird an den Drain jedes Transistors Q₁₆ und Q₁₇ angelegt, und die Referenzspannung V_TT wird von dem Drain jedes Transistors Q₁₈ und Q₁₉ abgegriffen.
Zum Verweis zeigt 71 die Operationswellenform der in 69 gezeigten Schaltung.
72 zeigt die Hauptteile der integrierten Halbleiterschaltung gemäß einem Beispiel, das nicht Teil der vorliegenden Erfindung ist, d.h. die Struktur der Stromquellenschaltung.
In jeden der vorhergehenden Beispiele wurde die Erläuterung unter der Annahme geliefert, daß der Abschlußwiderstand immer konstant (z.B. 50 Ω) ist, aber die Anschlußspannung nicht immer konstant ist. Wenn man einen Gleichstrom eliminieren möchte, gibt es einen Fall, in welchem der Abschlußwiderstand nicht existiert. In solch einen Fall fluktuieren die Potentiale der internen Stromquellenspannungen V_cc2, V_ss2 in der zweiten Ausführungsform beispielsweise ungeachtet der Existenz des Abschlußwiderstands. Diese vierte Ausführungsform verbessert dieses Problem.
Mit anderen Worten liegt, wie in 72 dargestellt ist, das kennzeichnende Merkmal dieser Beispiele darin, daß der Spannungspegel der internen Stromquellenspannung V_cc2 auf der Basis von Informationen gesteuert werden kann, die von außerhalb willkürlich festgelegt werden. Mehrere Widerstände (zur Vereinfachung sind in der Zeichnung nur drei Widerstände R5 bis R7 dargestellt), sind anstelle der Widerstände R2 und R2' in 67 angeordnet, und mehrere N-Kanal-Transistoren Q₂₀ bis Q₂₂ sind zwischen die Verbindungsstellen der Widerstände bzw. das Gate des Transistors Q₁₁ geschaltet. Ferner ist eine Ausgangspegelsteuerschaltung OLC angeordnet, die jeden der Transistoren Q₂₀ bis Q₂₂ auf der Basis einer Steuerungsinformation von außen (wie z.B. eines Reihenadreß-Strobesignals RASX, eines Spaltenadreß-Strobesignals CASX, eines Schreib-Freigabesignals WEX, einer Referenzspannung V_REF (die innerhalb der Schaltung erzeugt werden kann), eines Taktsignals CLK, eines Adreßsignals ADD etc.) selektiv EIN und AUS schaltet.
73 zeigt ein strukturelles Beispiel dieser Ausgangspegelsteuerschaltung OLC, und 74 zeigt deren Operationswellenform.
Das in 74 dargestellte Beispiel repräsentiert die Operationswellenform, wenn Daten (D) von außen geschrieben werden, und nimmt den Fall eines synchronen DRAM an.
Der synchrone DRAM arbeitet synchron mit der Anstiegsflanke des Taktsignals CLK. Wenn das Reihenadreß-Strobesignal RASX, das Spaltenadreß-Strobesignal CASX und das Schreib-Freigabesignal WEX zum Zeitpunkt des Taktes 0 alle auf den L-Pegel gesetzt sind, unmittelbar nachdem sie von der Stromquelle erzeugt wurden, ist dann der Operationsmodus ein Modus, bei dem die Ausgabebedingung festgelegt wird, und die Festlegung wird zu dieser Zeit vorgenommen, indem das Adreßsignal ADD an jeden Adreßeingangsanschluß angelegt wird. Wenn die Ausgabebedingung festgelegt ist, arbeitet dieser DRAM grundsätzlich in der gleichen Weise wie gewöhnliche DRAMs, außer daß er mit dem Taktsignal synchron ist, und eine Spaltenauswahl und Schreiben/Auslesen werden ausgeführt.
Die in 73 gezeigte Schaltung führt diese Schaltungsoperation aus. In der Zeichnung bezeichnen Symbole DA₀ bis DA₆ differentielle Verstärker, die detektieren, ob jedes Eingangssignal CLK, RASX, CASX, WEX, A₀ bis A_n höher oder niedriger als die Referenzspannung V_REF (= 1,5 V) ist oder nicht. Die Ausgabe des differentiellen Verstärkers DA₀ wird in jedes Gatter G₀ bis G₆ eingespeist und speichert jede Ausgabe ϕ₁ bis ϕ₆ jedes differentiellen Verstärkers DA₁ bis DA₆ zwischen. Ob die Signale ϕ₁, ϕ₂ und ϕ₃, die RASX, CASX und WEX entsprechen, alle beim L-Pegel liegen oder nicht, wird als nächstes beim Gatter G₆ detektiert, und dessen Ausgang NG öffnet die Gatter G₇ bis G₉. Dementsprechend werden die Daten A₀ bis A_n an den Adreßeingangsanschlüssen durch die entsprechenden Flip-Flops FF₀ bis FF₇ über Schalter SW₀ bis SW_n jeweils oder in diese Reihenfolge zwischengespeichert. Die so zwischengespeicherten Daten werden an die Knoten N8 bis N10 ausgegeben und an die Gates der Transistoren Q₂₀ bis Q₂₂ geliefert (siehe 72).
Auf der anderen Seite stellt der synchrone DRAM die Funktion einer festen Speicherung durch Sicherung separat von der oben beschriebenen Schaltungsoperation bereit. Zu diesem Zweck sind Sicherungen F₀ bis F_n angeordnet, und Daten, die an die Knoten N8 bis N10 gesendet werden sollen, werden in diesen Sicherungen F₀ bis F_n gespeichert. Die Daten zum Umschalten jedes Schalters SW₀ bis SW_n zur Sicherungsseite werden in der Sicherung F_x gespeichert. Nebenbei bemerkt kann jede der Sicherungen F₀ bis F_n und F_x beliebig abgetrennt werden, indem von außen mit Ultraviolettstrahlen darauf gestrahlt wird.
Wie oben beschrieben wurde, ist es gemäß der in 73 gezeigten Schaltungskonstruktion möglich, den Ausgabezustand von außen beliebig festzulegen und ihn durch die Verwendung der Sicherungen fest zu speichern.
Dementsprechend kann dieses Beispiel (siehe 72 bis 74) einen optimalen Wert für die interne Stromquellenspannung V_cc2, V_ss2 gemäß der Existenz des Abschlußwiderstands oder der Fluktuation des Abschlußwiderstands auswählen.
In oben angegebenen dem Beispiel wurde die Konstruktion der Stromquellenschaltung auf solch eine Weise erläutert, daß sie dem Beispiel der 66 und 67 entpsricht. Für den Fachmann ist es jedoch offensichtlich, daß die genutzte Stromquellenschaltung entsprechend für das Beispiel der 63 und 64 verwendet werden kann.

Claims

Integrierte Halbleiterschaltung mit: einem Logikgatter (83) zum Diskriminieren einer Logik eines Eingangssignals (V_IN) durch Vergleichen des Eingansssignals (V_IN) mit einem vorbestimmten Eingangs-Schwellenwert (V_INV); einem differentiellen Gatter (84) zum Diskriminieren einer Logik des Eingangssignals (V_IN) durch Vergleichen des Eingangssignals (V_IN) mit einem außerhalb des Chips gegebenen Referenzpotential (V_REF1); einem Auswahlmittel (85) zum Selektieren eines von dem Ausgang des Logikgatters und dem Ausgang des differentiellen Gatters; und einem Anweisungsmittel (86) zum Anweisen des Auswahlmittels (85), den Ausgang des differentiellen Gatters (84) auszuwählen, wenn das Referenzpotential (V_REF1) gegeben ist, und um das Auswahlmittel (85) anzuweisen, den Ausgang des Logikgatters (83) auszuwählen, wenn das Referenzpotential (V_REF1) nicht gegeben ist.
Integrierte Halbleiterschaltung nach Anspruch 1, bei der das Logikgatter (83) aus einem CMOS-Inverter, gebildet ist, der einen P-Kanal-MOS-Transistor und einen N-Kanal-MOS-Transistor hat, die in Reihe zwischen verschiedenen Energieversorgungsleitungen verbunden sind.