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Die vorliegende Erfindung betrifft
ein Datenerfassungsystem beinhaltend eine Schaltung zum Umformen
eines analogen Eingangssignals in eine Mehrzahl von numerischen
Signalen, gemäss
dem Oberbegriff des Anspruchs 1. Die vorliegende Erfindung betrifft
insbesondere ein Datenerfassungssystem beinhaltend eine Konvertierungsschaltung,
welche numerische Signale liefert, die von einem numerischen Prozessor
in einem Datenerfassungsystem verarbeitet werden können.
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Eine Vielzahl von Typen von Datenerfassungssystemen
sind schon bekannt, beispielsweise vorübergehende Registriergeräte und digitale
Oszilloskope, in welchen es notwendig ist, ein oder mehrere analoge
Signale in ein oder mehrere numerische Signale umzuwandeln, die
in einem digitalen Speicher gespeichert und mit einem numerischen
Prozessor verarbeitet werden können.
Diese Systeme beinhalten generell eine Eingangsstufe bestehend aus
einem oder mehreren Digitalisierern und aus einem Speicher für die digitalisierten
Daten; der Prozessor greift meistens mit einem Bus auf besagten Speicher
zu. In Tieffrequenzsystemen kann dieser Speicher beispielsweise
direkt aus dem RAM-Speicher eines Rechners bestehen. Die digitalisierten
Daten werden durch den Prozessor dieses Rechners in diesem Speicher
gespeichert und verarbeitet, beispielsweise angezeigt, entweder
in Realzeit oder später,
beispielsweise wenn alle Daten erfasst worden sind.
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In der elektronischen Technik werden
immer häufiger
analoge Signale mit sehr hoher Frequenz verwendet, welche sehr schnelle
Datenerfassungssysteme erfordern, beispielsweise Oszilloskope. Zur Zeit
werden Digitalisierer gebaut, die mit einer Abtastfrequenz grösser als
500 MHz, beispielsweise in der Grössenordnung von 1 GHz oder
mehr, arbeiten; es ist voraussehbar, dass die heutigen Grenzen mit dem
Erscheinen von leistungsfähigeren
Komponenten übertroffen
werden. Diese Digitalisierer erlauben dank des Nyquistprinzips eine
genaue digitale Darstellung von analogen Signalen mit einer maximalen Frequenz
von mehreren hundert MHz.
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Diese ultra-schnellen Digitalisierer
liefern ein numerisches Wort, beispielsweise ein Byte im Falle von
8-Bit-Umwandlern, bei jeder Flanke des Abtastungssignals, beispielsweise
bei jeder Nanosekunde; die generierte digitale Frequenz ist somit
sehr hoch, und im Allgemeinen nicht kompatibel mit der maximalen
Schreibfrequenz der herkömmlichen
Speicherschaltungen. Man kennt demnach die Benutzung von Demultiplexern,
welche in einem Datenerfassungssystem erlauben, von einem Digitalisierer
seriell gelieferte N Wörter
parallel zu liefern. Die Frequenz am Ausgang des Demultiplexers
wird durch N geteilt, zum Preis einer Vergrösserung der Breite des Datenbusses
um den gleichen Faktor. Der Demultiplexer erlaubt es somit, die
Anforderungen in Bezug auf die Zugriffsgeschwindigkeit des Speichers
zu reduzieren und mehrere von einem Digitalisierer seriell gelieferte Wörter parallel
zu liefern.
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1 zeigt
eine Ausführungsform
eines Demultiplexers mit einem Demultiplikationsfaktor N von 4.
Sie umfasst einen Taktsignalgenerator 20 sowie den Demultiplexer
selbst.
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Der Taktsignalgenerator 20 umfasst
einen 2-Bit Zähler 200,
der die von den Digitalisierern verwendeten aufsteigenden und/oder
absteigenden Flanken des Abtastungssignals CK zählt. Die vom Zähler 200 gelieferten
zwei Bits werden vom 4-Zeilen-Dekodierer 201 in vier Signale
CK1 bis CK4 umgewandelt, welche um 90° phasenverschoben sind und deren
Frequenz 1/N = 1/4 die des Abtastungssignals CK ist.
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Im Demultiplexer selbst werden numerische m-Bit-Wörter, die
vom Digitalisierer bei den entsprechenden aufsteigenden Flanken
von CK1, CK2 und CK3 geliefert werden, in entsprechenden m-Bit-Registern 21, 22, 23 gespeichert.
Bei der aufsteigenden Flanke von CK4 wird das vom Digitalisieren
gelieferte Wort im Register 27 gespeichert und gleichzeitig
wird der Inhalt der Register 21 bis 23 in die
entsprechenden Register 24 bis 26 kopiert; die
Register 24 bis 27 liefern somit parallel, bis
zur nächsten aufsteigenden Flanke
von CK4, N = 4 Wörter,
welche vom Digitalisieren seriell geliefert wurden. Der Demultiplexer 2 erlaubt
es somit, einen m-Bit-Wörterstrom
in einen anderen N × m-Bit-Wörterstrom
mit einer N-mal tieferen Rate umzuwandeln, die mit den Schreibgeschwindigkeiten
von verfügbaren
Speicherkomponenten kompatibel ist.
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Wenn der zu analysierenden Datenstrom
ununterbrochen oder sehr lang ist, ist es nicht möglich, ihn
zu einem akzeptablen Preis zu speichern: Es ist demzufolge nötig, dass
der numerische Prozessor auf die vom Digitalisierer gespeicherten
Daten in Echtzeit zugreift. Die Verarbeitung der gespeicherten Daten
kann je nach Anwendung eine grosse Zahl verschiedener Operationen
umfassen, beispielsweise eine Fehlerprüfung, eine Erkennung von Minima und
Maxima, ein Speichern in einem Permanent-Speicher und ein Anzeigen
auf einem Bildschirm zum Beispiel.
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Die externen Frequenzen der modernen
numerischen Prozessoren sind mit den maximalen Frequenzen der oben
erwähnten
Digitalisierer vergleichbar. Im besonderen Fall wo diese Frequenzen
gleich sind, und wenn der Demultiplikationsfaktor gleich 4 ist,
verfügt
der numerische Prozessor über
nur vier Zyklen, um auf vier gespeicherte Wörter zuzugreifen und um diese
vier Wörter
zu verarbeiten. Somit können
nur relativ einfache Verarbeitungsoperationen in Echtzeit durchgeführt werden.
Die Wahl eines Demultiplikationsfaktors N grösser als vier erfordert eine Vergrösserung
der Breite des Speichers sowie des Datenbusses des Mikroprozessors
und verursacht also beträchtliche
zusätzliche
Kosten.
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Dokument US5,428,357 beschreibt ein
Erfassungssystem, in welchem die digitalisierten Daten demultiplexiert
und durch mehreren Prozessoren verarbeitet werden, bevor sie an
einen Rechner weitergeleitet werden. Der Rechner erhält nur die
verarbeiteten Daten und kann nicht direkt auf die digitalisierten
Daten zugreifen.
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Der Artikel von G. Juba mit Titel „High-Speed Data
Acquisition with SDA 8020 by Data Splitting", Engineering, Siemens Comonents, 24.121989,
beschreibt einen Demultiplexer, der das Erfassen eines mit einer
ECL-Logik kompatiblen Stromes von schnellen Daten sowie dessen Demultiplikation
in mehrere mit einer langsameren TTL-Logik kompatiblen Ströme erlaubt.
Dieses Dokument betrifft nicht direkt das Problem des Erfassens
von analogen Daten.
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Ein Ziel der vorliegenden Erfindung
ist, diese Nachteile zu beseitigen und die Möglichkeiten der Verarbeitung
und der Analyse in Echtzeit von hochfrequenten numerischen Daten
in einem Datenerfassungssystem auszuweiten.
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Gemäss der Erfindung werden diese
Ziele mit Hilfe eines Datenerfassungssystems mit den Merkmalen des
Anspruchs 1 erreicht, wobei verschiedene alternative Ausführungsformen
ferner in den abhängigen
Ansprüchen
erwähnt
werden.
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Insbesondere werden diese Ziele durch
ein Datenerfassungssystem erreicht, umfassend eine Schaltung zum
Umformen eines hochfrequenten analogen Eingangssignals in eine Mehrzahl
von numerischen Signalen, welche von einem numerischen Verarbeitungssystem
verarbeitet werden können, das
mindestens einen numerischen Prozessor beinhaltet, der eine numerische
Schaltung zur Verarbeitung in Echtzeit der vom Demultiplexer gelieferten Daten
umfasst und fähig
ist, die Daten während
ihrer Speicherung zu verarbeiten und die verarbeiteten Resultate
an besagten numerischen Prozessor zu liefern.
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Diese numerische Echtzeitverarbeitungsschaltung
verarbeitet direkt die am Ausgang des Demultiplexers verfügbaren numerischen
Daten und liefert die Resultate an den numerischen Prozessor, beispielsweise
zusätzliche
Signale oder aus den Daten des Multiplexers abgeleiteten Daten.
Der numerische Prozessor wird auf diese Weise von den Datenverarbeitungsoperationen
entlastet, die durch die Echtzeitverarbeitungsmittel durchgeführt werden können.
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Vorzugsweise kann das Funktionieren
der Echtzeitverarbeitungsschaltung durch den numerischen Prozessor
parametriert oder sogar ganz bestimmt oder programmiert werden;
eine grosse Flexibilität
wird somit erhalten und es ist möglich,
eine andere Verarbeitung je nach Anwendung durchzuführen, ohne
die physische Konfiguration der Schaltung abzuändern.
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Patentdokument US5,526,301 beschreibt ein
Datenerfassungssystem beinhaltend einen Abtaster und analogen Verarbeitungsmittel
des Abtastungssignals. Es handelt sich jedoch in diesem Dokument
um eine rein analoge Verarbeitungsschaltung; kein Speicher oder
Speicherelement ist zum Speichern des Abtastungssignals vorgesehen.
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Die Erfindung wird besser verstanden
anhand der Beschreibung einer Ausführungsform der Erfindung, als
Beispiel gegeben und durch die Figuren illustriert:
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1 zeigt
ein Blockdiagramm eines 4-fach-Demultiplexer, hier oben schon beschrieben.
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2 zeigt
ein Blockdiagramm einer Schaltung zur Umformung eines hochfrequenten
analogen Eingangssignals in eine Mehrzahl von numerischen Signalen
gemäss
der Erfindung.
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3 zeigt
ein Blockdiagramm einer ersten Ausführungsform einer Echtzeitverarbeitungsschaltung,
basierend auf N Reihen von Prozessoren zur parallel Verarbeitung
von Signalen.
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4 zeigt
ein Blockdiagramm einer zweiten Ausführungsform einer Echtzeitverarbeitungsschaltung,
basierend auf einem Torennetzwerk (Gate-array).
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5 zeigt
ein Blockdiagramm eines Beispiels einer Ausführungsform einer Echtzeitverarbeitungsschaltung,
welche einen Detektor von Extremen mittels eines Feld programmierbarem
Gate-Arrays implementiert.
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Obwohl die Schaltung insbesondere
für die Nutzung
als Eingangsstufe in einem Oszilloskop bestimmt ist, insbesondere
in einem digitalen Hochfrequenz-Oszilloskop oder in vorübergehenden
Registriergeräten,
wird der Fachmann verstehen, dass diese Schaltung ebenfalls in allen
Hochfrequenzdatenerfassungssystemen eingesetzt werden kann, insbesondere
wenn die Abtastfrequenz des Prozessors oder der Prozessoren gleich
wie, oder grösser
als, die externe Busfrequenz des numerischen Prozessors ist.
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Die 2 zeigt
ein Blockdiagramm einer ganzen Umwandlungsschaltung gemäss der Erfindung.
Diese Schaltung ist zur Benutzung als Eingangsstufe in einem Datenerfassungssystem
von bekanntem Typ bestimmt. Mindestens ein zu analysierendes analoges
Signal (a) wird durch mindestens einen Digitalisierer 1 von
bekanntem Typ in ein numerisches Signal umgewandelt. Der Digitalisierer 1 umfasst
vorzugsweise eine Abtast- und Haltestufe (Sample-and-Hold) und einen
Analog-Digital-Umwandler, seriell montiert. Der Digitalisierer 1 liefert
an jedem Abtastmoment, der durch ein vom Taktsignalgenerator geliefertes
Taktsignal CK bestimmt wird, einen Abtastwert, der dem Momentanwert
des analogen Signals a entspricht. Damit das analoge Signal 1 durch
das numerische Signal auf eindeutiger Weise dargestellt wird, muss
der Digitalisierer 1 eine Abtastfrequenz benutzen, die
mindestens gleich der Nyquist-Frequenz ist, d. h. eine Frequenz
mindestens gleich der doppelten maximalen Frequenz des analogen
Signals. Wenn die Schaltung zur Analyse von Signalen von mehreren
Hunderten von MHz bestimmt ist, wird vorzugsweise eine Abtastfrequenz
grösser als
500 MHz, vorzugsweise grösser
als 1 GHz, gewählt.
In einer nicht-dargestellten Ausführungsform ist es auch möglich im
Rahmen dieser Erfindung, mehrere Digitalisierer zu verwenden, die
verflochtene Signale liefern, um die mögliche Abtastfrequenz mit einem
bestimmten Typ von Digitalisierer zu vergrössern.
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Die Auflösung des Digitalisierers 1 hängt von den
Bedürfnissen
der spezifischen Anwendung ab; in vielen hochfrequenten Anwendungen
genügt
ein Digitalisierer mit einer relativ niedrigen Auflösung, der Abtastwerte,
die beispielsweise mit einer m-Bit-Anzahl von 8, 10 oder 12 kodiert
sind, liefert, wobei die Erfindung nicht auf diese Werte von m eingeschränkt ist.
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Der Digitalisierer 1 liefert
an jedem Abtastmoment ein m-Bit-Wort,
beispielsweise 8 Bits pro Nanosekunde. Diese Rate ist grösser als
die maximale Schreibfrequenz von herkömmlichem RAM, so dass die Speicherung
dieser Daten in einen RAM 5 deren Demultiplexierung mittels
mindestens einem Demultiplexer 2 benötigt. Ein Beispiel eines bekannten
Demultiplexers wurde schon hier oben in Zusammenhang mit der 1 beschrieben; im Falle
eines Demultiplexers mit einem Verhältnis N gleich vier ist es möglich, die
Rate durch vier zu teilen, wobei die Erfindung nicht auf diesen
besonderen Wert von N beschränkt
ist. Diese demultipliexierten Daten werden in mindestens ein RAM 5 gespeichert,
wobei die Speicheradresse durch einen nicht-dargestellten Adressenzähler bestimmt
wird. Ein numerisches Verarbeitungssystem, beinhaltend mindestens
einen numerischen Prozessor 8, greift dann vorzugsweise durch
den Bus 7 auf die gespeicherten Daten D1–DN zu und,
je nach ausgeführtem
Algorithmus, führt
verschiedene Operationen der Verarbeitung, Analyse, Speicherung
und/oder Anzeige auf einem nicht-dargestellten Bildschirm dieser
Daten durch.
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Der RAM 5 kann aus irgendeiner
Art von dynamischem oder vorzugsweise statischem Speicher bestehen,
in der Form einer oder mehreren diskreten, gemäss irgendeinem geeigneten Schema
organisierten Modulen. In einer bevorzugten Ausführungsform der Erfindung ist
der Speicher 5 ein Doppelzugriffspeicher, welcher dem numerischen
Verarbeitungssystem 8 erlaubt, auf die gespeicherten Daten
zuzugreifen, während
der Demultiplexer 2 neue Daten schreibt. Vorzugsweise kann
das numerische Verarbeitungssystem ferner auf den nicht-dargestellten Adressenzähler zugreifen,
um die Adresse, an welcher die demultiplexierten Daten geschrieben
werden, zu ändern
oder um die Organisation dieses Speichers zu ändern, indem beispielsweise
ein oder mehrere Segmente innerhalb dieses Speichers organisiert
werden.
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Erfindungsgemäss umfasst die Umwandlungsschaltung
mindestens eine numerische Echtzeit-Verarbeitungsschaltung 6,
welche direkt am Ausgang des Demultiplexers 2 verbunden
ist und fähig ist,
die von Letzterem gelieferten Daten in Echtzeit zu verarbeiten.
Die numerische Schaltung 6 ist durch die vom Taktsignalgenerator 20 gelieferten
Signale synchronisiert; die Verarbeitung der demultiplexierten Daten
wird parallel zu deren Speicherung im Speicher 5 durchgeführt. Verschiedene
Beispiele von Ausführungsformen
einer Verarbeitungsschaltung 6, welche den verschiedenen
auf die demultiplexierten Daten durchgeführten Verarbeitungen entsprechen, werden
später
erläutert.
Die numerische Verarbeitungs- schaltung 6 liefert dem numerischen
Verarbeitungssystem ein verarbeitetes numerisches Resultat R. Das
numerische Resultat R kann je nach Anwendung und durchgeführter Verarbeitung
beispielsweise einen einzigen Bit umfassen, beispielsweise einen Bit
zur Fehlererkennung oder einen Bit zur Erkennung einer bestimmten
Situation in den numerischen Daten, beispielsweise einen Bit zur
Erkennung der Null oder des Maximums. Dieser Bit kann beispielsweise
auf einer Datenlinie des Busses 7 geliefert werden oder,
in einer Ausführungsform,
direkt mit einer materiellen Interruptlinie des numerischen Prozessors 8 oder
einer anderen Komponente des numerischen Systems verbunden werden.
In einer Ausführungsform,
kann die numerische Verarbeitungsschaltung auch ein Resultat R über mehr
als einen an einer vorbestimmten Adresse auf dem Bus 7 zugreifbaren
Bit liefern, beispielsweise über
ein oder mehrere Oktette. Das Resultat R kann beispielsweise Daten vom
halb-statischen Typ umfassen und beispielsweise einen teilpermanenten
Zustand der numerischen Daten anzeigen; in einer Ausführungsform
kann die numerische Verarbeitungsschaltung 6 auch ein Resultat
R in der Form eines kontinuierlichen Datenstromes, beispielsweise
mit der gleichen Frequenz wie die Daten des Demultiplexers, liefern.
Die Verarbeitungsschaltung 6 kann beispielsweise eine Filtrierung
oder eine Mittelwertbestimmung der numerischen Daten in Echtzeit
durchführen.
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Es ist auch möglich im Rahmen dieser Erfindung,
mehrere parallel verbundene Schaltungen 6 vorzusehen, welche
verschiedene Verarbeitungsoperationen auf die demultiplexierten
Daten durchführen
und verschiedene Resultate R1, R2, usw. an verschiedenen Adressen
auf dem Bus 7 liefern. Es ist beispielsweise möglich, eine
Schaltung zur Erkennung von Extremen vorzusehen, eine zweite Schaltung
zur Durchführung
einer Erkennung eines Nulldurchganges, eine dritte Schaltung zur
Durchführung einer
numerischen Filtrierung in Echtzeit, usw.
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Die numerische Verarbeitungsschaltung 6 umfasst
vorzugsweise eine Speicher- oder Registerzone, nicht dargestellt,
in welcher das Resultat der Verarbeitung gespeichert wird. Auf diese
Speicherzone kann durch die numerische Verarbeitungsschaltung 8 an
einer vorbestimmten Adresse zugegriffen werden. In einer nicht-dargestellten
Ausführungsform kann
die numerische Schaltung 6 auch die Resultate in einen
Speicherteil 5 schreiben.
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Die numerische Verarbeitungsschaltung 8 kann
je nach durchgeführtem
Programm entweder auf die im Speicher 5 gespeicherten Daten
D1–DN oder
auf die von der Schaltung 6 gelieferten Resultate R oder
auf beide gleichzeitig zugreifen. Es greift auf die Resultate R
der numerischen Verarbeitungsschaltung 6 vorzugsweise durch
die Datenlinien des Busses 7 oder, wie erwähnt, durch
Interruptlinien zu. Zum Beispiel, im Falle wo die Verarbeitungsschaltung 6 eine
Fehlererkennung oder eine Erkennung eines bestimmten Ereignisses
auf dem Eingangssignal durchführt;
ist es möglich,
mittels eines Interruptsignals den Verlauf des durch den numerischen
Prozessor 8 durchgeführten
Programms zu ändern,
wenn ein Fehler oder eine bestimmte Konfiguration effektiv erkannt
wird. Da das Interruptsignal R möglicherweise
generiert werden kann, bevor sogar das numerische System auf die
entsprechenden Daten im Speicher 5 zugreift, ist es möglich, die
Verarbeitung oder das Anzeigen dieser Daten zu ändern, wenn ein solches Ereignis
erkannt wird.
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Die numerische Verarbeitungsschaltung 6 greift
auf die vom Demultiplexer 2 mit niedriger Frequenz gelieferten
Daten zu. Diese Daten sind demultiplexiert, so dass die numerische
Schaltung 6 eine parallele Verarbeitung auf N numerische
Wörter durchführen muss. 3 zeigt eine mögliche,
flexible aber teure Ausführungsform
einer numerischen Verarbeitungsschaltung 6. In dieser Variante
wird jedes der von einem Demultiplexer 2 gelieferten N m-Bit-Wörter von
einem autonomen Verarbeitungssystem verarbeitet, in diesem Beispiel
von einem oder mehreren Digital-Signal-Prozessoren (DSP) 601, 602,
..., 60N. Im dargestellten allgemeinsten Fall wird jedes
Wort von einer Mehrzahl von seriellen Digital-Signal-Prozessoren
verarbeitet; es ist jedoch klar, dass je nach Anwendung und durchgeführter Verarbeitung,
ein einziger Signalprozessor pro m-Bit-Wort verwendet werden kann.
Auf die gleiche Weise ist es möglich,
je nach Anwendung ein anderes Element als einen Digital-Signal-Prozessor
zur Verarbeitung jedes Wortes zu benützen, beispielsweise einen
Mehrzweckprozessor, irgendeine numerische Komponente oder einen
spezifischen integrierten Schaltkreis (ASIC) zum Beispiel.
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Auf dem Diagramm der 3 verarbeitet jede Komponente 601 bis 60N ein
Wort, ohne die durch die anderen Komponenten durchgeführten Verarbeitungen
zu berücksichtigen.
Je nach Anwendung ist es jedoch möglich, die verschiedenen Prozessoren
als Netzwerk zu verbinden, so dass die Komponente 60i beispielsweise
auf die Daten am Eingang und/oder Ausgang einer anderen Komponente 60j zugreifen
kann.
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Die verschiedenen Komponente 601 bis 60N bestimmen
die Resultate, die in den Registern oder in einer Speicherzone (nicht
dargestellt) gespeichert werden und mit dem Bus 7 verbunden
sind. Im Falle von programmierbaren Komponenten, beispielsweise
von numerischen Prozessoren, führen
diese Komponente ein in einem nichtdargestellten RAM oder ROM gespeichertes
Programm durch. In einer bevorzugten Variante kann der Inhalt dieses
Speichers vom numerischen Verarbeitungssystem 8 geändert werden,
durch den Bus 7. Auf diese Weise kann das vom numerischen
Verarbeitungssystem 8 durchgeführte Programm die von den Prozessoren 60 durchgeführte Verarbeitungsoperation
je nach den Bedürfnissen
der Anwendung ändern.
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Im Beispiel der 3 ist die Anzahl der Ketten von parallelen
Komponenten 60 gleich dem Demultiplikationsfaktor N des
Demultiplexers 2. Es ist jedoch möglich, eine andere Anzahl von
Ketten von parallelen Komponenten zu verwenden; zum Beispiel, wenn
die Breite m der von den Digitalisierern 1 umgewandelten
Wörter
acht Bits ist, ist es möglich, indem numerische
16-Bit-Prozessoren 60 verwendet werden, die Anzahl N der
für gewisse
Operationen benötigten
numerischen Prozessoren durch zwei zu teilen, oder durch vier mit
32-Bit-Prozessoren. Es ist jedoch offensichtlich, dass nur gewisse
spezifische Operationen sowohl mit N m-Bit-Prozessoren oder N/2
2m-Bit-Prozessoren durchgeführt
werden können,
und dass die Flexibilität
des Systems somit vermindert wird, wenn die Anzahl Prozessoren reduziert wird.
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4 zeigt
eine alternative Ausführungsform
einer numerischen Verarbeitungsschaltung 6, die ein Torennetzwerk
benützt,
eine Struktur, die im Allgemeinen durch die angelsächsische
Kennzeichnung Gate-Array bezeichnet wird. Vorzugsweise bestehe die
Schaltung 6 aus einer Struktur von Torennetzwerken, die
vom Benutzer programmiert werden kann und unter dem Namen FPGA (field
programmable gate array) bekannt ist. Viele Beispiele einer Schaltung,
die eine solche Struktur umfassen, werden beispielsweise in Patentdokumenten,
die insbesondere in der Gruppe H03K-19/177 der internationalen Patentklassifikation
eingegliedert sind, beschrieben; wir werden diese Schaltungen deshalb nicht
näher beschreiben.
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Jedes demultiplexierte m-Bit-Wort
wird zuerst in einem entsprechenden Register 611 bis 61N gespeichert.
Je nach Anwendung wird eine geeignete Verarbeitung vom Element FPGA 62 durchgeführt, das
einen geeigneten, in verbindungsprogammierter Form implementierten
Algorithmus durchführt.
Das Element 62 liefert ein Resultat in der Form eines oder mehrerer
Bits, vorzugsweise in einem nicht-dargestellten, vom Prozessor 8 durch
den Bus 7 zugänglichen
Register gespeichert.
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Vorzugsweise ist das Element 62 vom
Typ SRAM-FPGA. Diese Komponente führt dann eine Verarbeitungsoperation
durch, die von einem in einem RAM vom Typ SRAM (static RAM) (nicht-dargestellt)
gespeicherten Algorithmus bestimmt wird, dessen Inhalt es erlaubt,
die Komponente 62 neu zu programmieren. In einer bevorzugten
Ausführungsform der
Erfindung kann das numerische Verarbeitungssystem 8 schreibenderweise
durch den Bus 7 auf den Inhalt besagter SRAM zugreifen,
um die durch die Komponente 62 durchgeführte Verarbeitung je nach Anwendung
zu ändern.
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5 zeigt
ein elektrisches Diagramm eines Detektors von Extremen, der mittels
eines Torennetzwerks gemäss
der 4 realisiert wird.
Die dargestellte Schaltung wird beispielsweise mittels eines besonderen
Programms erhalten, der im SRAM Speicher (nicht dargestellt) einer
FPGA Schaltung 62 gespeichert ist; ein anderes Programm
würde es
erlauben, eine andere gleichwertige Schaltung zu erreichen, um eine
andere Verarbeitung der demultipliexierten Daten durchzuführen. Auf
der dargestellten Schaltung vergleicht ein m-Bit-Komparator 620j das in
jedem entsprechenden Register 61j gespeicherte m-Bit-Wort
mit dem Wort im nächsten
Register 61j+1. Das vom Komparator 620j gelieferte
binäre
Signal nimmt den logischen Zustand 1 ein, wenn der im Register 61j enthaltene
Abtastwert am Moment ti grösser
ist als der im Register 61j+1 enthaltene Abtastwert am
nächsten
Moment ti11. Im gegenteiligen Fall liefert der Komparator 620i einen
logischen Zustand 0. Das von den N – 1 Komparatoren 620 gelieferte
Signal zeigt also das Zeichen der Ableitung des numerischen Signals
am betrachteten Abtastmoment an. Eine Zeichenänderung entspricht einem lokalen
Extremum (Maximum oder Minimum) des Signals; diese Zeichenänderungen
werden durch ein Netzwerk von exklusiv-ODER-Toren 621 erkannt,
welche am Ausgang je ein Signal liefern, das nur im Falle eines
Extremums des numerischen Signals am betrachteten Abtastmoment gleich
eins ist. Die numerische Verarbeitungsschaltung liefert also in
diesem Fall ein N-2-Bit-signal, welches dem numerischen Verarbeitungssystem 8 die
mögliche
Anwesenheit und Position eines lokalen Extremums im numerischen
Signal anzeigt.
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Der Fachmann wird verstehen, dass
andere Ausführungsformen
der numerischen Verarbeitungsschaltung 6 im Rahmen dieser
Erfindung realisierbar sind, um verschiedene Verarbeitungs- und/oder
Analyseoperationen der digitalisierten Daten je nach der vom numerischen
Prozessor 8 durchgeführten
Anwendung durchzuführen.
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Insbesondere ist es ebenfalls möglich, eine numerische
Schaltung 6 als Linearisierer (look-up table) zu verwenden,
um die Eingangs/Ausgangskurve des gesamten Erfassungssystems zu
linearisieren.