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ALLGEMEINES
ZUR ERFINDUNG
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1. Technisches
Gebiet
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Die
vorliegende Erfindung bezieht sich auf eine integrierte Schaltung
zur Bildung eines Phasenregelkreises ("PLL")
und insbesondere auf einen Mechanismus zur Steuerung der Frequenz
eines Ausgangssignals, das von der PLL-Schaltung übermittelt wird,
sobald die PLL-Schaltung freigegeben wird.
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2. Stand der
Technik
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Eine
PLL-Schaltung wird im Allgemeinen in vielen Bereichen der Elektronik
dazu herangezogen, die Frequenz und/oder die Phase eines Signals
zu steuern bzw. zu regeln. Zu den Anwendungsfällen gehören beispielsweise Einsatzmöglichkeiten
bei Frequenzgeneratoren, bei Analog-Digital-Modulatoren und -Demodulatoren
sowie bei Schaltungen zur Taktregenerierung bzw. Taktwiederherstellung.
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Der
Begriff "Taktregenerierung" wird ganz allgemein
zur Beschreibung der Ableitung eines Taktsignals verwendet. Das
Taktsignal wird erzeugt, ohne dass hierzu zu der Schaltung, welche
das Taktsignal benötigt,
eine Referenzsignal zur zeitlichen Steuerung bzw. ein Zeitbezug
addiert werden muss. Schaltungen zur Taktregenerierung ergeben sich
deshalb dann, wenn gerade ein Taktsignal aus Daten abgeleitet wird,
welche über
einen Kommunikationskanal oder ein Kommunikationsnetz übertragen
werden. Während
der Datenstrom über
den Kanal fließt,
wird das Taktsignal aufgebaut und von Datenübergängen aus synchronisiert. Somit werden
die zeitbezogenen Informationen (d. h. das Taktsignal) aus einem
Datenstrom zum Beispiel am Empfangsende eines Übertragungskanals in Glasfasertechnik
wiedergewonnen. Die Vermeidung der Notwendigkeit, ein separates
Medium zur Taktübermittlung
oder eine Schaltung zur Takterzeugung in der Schaltung am Empfangsende
zusätzlich
vorzusehen, ist hinsichtlich der Gründe für die Taktwiederherstellung
ganz allgemein gleichbedeutend.
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Die
PLL-Schaltung vergleicht die ankommenden Signalübergänge auf dem einlaufenden Datenstrom
mit dem Takt, der in der PLL-Schaltung intern erzeugt wird, um die
Frequenz des Ausgangssignals zu erhöhen oder zu verringern, die
in der PLL-Schaltung erzeugt und von dieser ausgegeben werden. Ein
Vergleich der Frequenz und der Phase wird so lange fortgesetzt,
bis der einlaufende Datenstrom korrekt dekodiert werden kann. Sobald
die korrekten Daten dekodiert sind, spricht man davon, dass die
PLL-Schaltung "verriegelt" ist. Genauer gesagt gilt
eine PLL-Schaltung als verriegelt, wenn der Phasenunterschied und/oder
der Frequenzunterschied zwischen den einlaufenden Datenübergängen und dem
in der PLL-Schaltung intern erzeugten Takt gleich oder in der Zeit
konstant ist. Wenn die PLL-Schaltung keinen internen Taktteiler
innerhalb ihrer Rückkopplungsschleife
enthält,
dann handelt es sich bei einer verriegelten PLL-Schaltung um eine Schaltung,
die zwischen der einlaufenden Datenfrequenz (d. h. der Frequenz
des Eingangssignals) und dem aus der PLL-Schaltung ausgegebenen
Taktsignal (d. h. der Frequenz des Ausgangssignals) eine gleiche
Frequenz und Phase impliziert.
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Für einen
stabilen Betrieb muss die PLL-Schaltung so ausgelegt sein, dass
sie über
einen breiten Bereich zur Frequenzverriegelung arbeiten kann. Ein
breiter Bereich wird dazu benötigt,
dass sichergestellt werden kann, dass die PLL-Schaltung sich unter nahezu allen möglichen
Bedingungen im Zusammenhang mit Bauteilschwankungen innerhalb der
PLL-Schaltung auf die Daten des Eingangssignals aufschalten kann.
Andererseits setzt ein digitaler Prozessor, der zum Empfangen des
von der PLL-Schaltung ausgegebenen Taktsignals angeschlossen ist,
voraus, dass die Signalfrequenz des Taktausgangssignals nicht die
höchstmögliche Betriebsfrequenz
des Prozessors überschreitet.
Aus diesem Grund muss es sich bei dem wiedergewonnenen Takt (d.
h. dem von der PLL- Schaltung
erzeugten Ausgangssignals) um einen Takt handeln, der sich in der
Weise steuern lässt,
dass er nicht die höchstmögliche Betriebsfrequenz
des Prozessors überschreitet,
wenn kurz- und langfristige Schwankungen in der Phase und/oder der
Frequenz in dem einlaufenden Datenstrom auftreten.
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Der
in einer PLL-Schaltung einlaufende Datenstrom kann häufig kurzfristig
unterbrochen werden, beispielsweise durch Rauschen auf dem Übertragungskanal.
Vergleichsweise kurzzeitiges Rauschen lässt sich in den meisten Fällen durch
ein Tiefpassfilter beseitigen, das innerhalb der PLL-Schaltung angeordnet
ist. Erst wenn sich aber mehrere aufeinander folgende Datenbits
in der Phase und/oder in der Frequenz verändern, kann das Tiefpassfilter
diese Schwankungen nicht mehr unterscheiden und somit ausfiltern.
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Ein
Beispiel für
eine vergleichsweise langfristige Veränderung ist unter Hinweis auf 1 dargestellt. Insbesondere
wird dort ein optischer Stecker 10 dargestellt, der mit
einem Ende eines Glasfaserkabels 12 verbunden ist. Das
Kabel 12 weist einen zylindrischen Kern 14 auf,
der in Kontakt mit der Innenfläche
eines Ummantelungsmaterials 16 angeordnet ist. Der Kern 14 besteht
aus einem transparenten dielektrischen Werkstoff mit einem Brechungsindex,
der vorzugsweise größer als
der Index der Ummantelung 16 ist.
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Der
Stecker 10 weist eine Mechanik 18 für die mechanische
Befestigung auf, mit welcher es an dem Kabel 12 fest angebracht
ist. In dem Stecker 10 ist mindestens ein Photodetektor 20 untergebracht. Der
Photodetektor 20 weist jedwedes Bauelement auf, das in
der Lage ist, Lichtenergie aufzunehmen und in ein elektrisches Signal
umzuwandeln. Zu den gern verwendeten Photodetektoren gehören Festkörper-Bauelemente
wie zum Beispiel Photodioden aus Silizium, Photo-Transistoren und
Photo-Darlington-Schaltungen.
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Um
eine exakte Wiederherstellung sicherzustellen, muss die Ankopplung
zwischen dem Stecker 10 und dem Kabel 12 sorgfältig und
genau vorgenommen werden. Es wurden bereits besondere Stecker in
der Weise konstruiert, dass sie den Übertragungsweg des Kabels mechanisch
an den jeweiligen Photodetektor anpassen und zu diesem ausrichten. Diese
Stecker sorgen für
vielfache Verbin dungen und Trennungen, während sie in der Zwischenzeit
eine korrekte Ausrichtung aufrechterhalten. Leider ändert sich
jedes Mal, wenn der Stecker 10 vom Kabel 12 verlagert
wird, die vom Photodetektor 20 bei allen über das
Kabel 12 übermittelten
Daten erfasste Phase. Damit modifizieren nur kleinere Veränderungen
in der räumlichen
Beziehung zwischen dem Photodetektor 20 und dem distalen
Ende des Kabels 12 die vom Photodetektor 20 aufgezeichnete
Phase und/oder Frequenz. Wenn der Abstand zwischen dem Photodetektor 20 und
dem Kabel 12 verändert wird
(zum Beispiel durch Trennen oder Verbinden), während der Datenstrom 22 gerade übertragen
wird, dann kann die Integrität
des Datenstroms 22 verstümmelt werden. Unkorrekt gebildete Übergänge im Datenstrom 22,
die lang genug anhalten, werden von der PLL-Schaltung leider aufgezeichnet,
die dann versicht, anhand dieser Übergänge wieder ein Taktsignal herzustellen.
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Eine
vergleichsweise lange Dauer der verstümmelten Daten lässt sich
nicht durch das Tiefpassfilter beseitigen und führt stattdessen dazu, dass die
Frequenz des PLL-Taktsignals rasch ansteigt oder abfällt. Das
Ausgangs-Taktsignal der PLL-Schaltung
wird leider an digitale Schaltungen am Empfangsende des Glasfaserkabels übertragen. Zum
Beispiel können
die digitalen Schaltungen einen digitalen Prozessor aufweisen, der
für den
Betrieb innerhalb einer zuvor definierten Betriebsfrequenz vorgesehen
ist. Wenn das PLL-Taktsignal (welches als Ausgangssignal aus der
PLL-Schaltung übertragen wird)
in der Form, in der es an dem Takteingang des digitalen Prozessors
angelegt wird, die höchstzulässige Frequenz
dieses Prozessors übersteigt,
dann tritt eine Funktionsstörung
in dem Prozessor auf.
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Die
US-Patentschrift A-5,406,590 beschreibt eine integrierte Schaltung,
welche folgendes aufweist: eine phasenverriegelte Schleife (PLL)
zum Empfangen eines Eingangssignals und zur Bildung eines Ausgangssignals
im Ansprechen auf das Eingangssignal. Die PLL-Schaltung weist eine
Erfassungsschaltung auf, um ein Signal zu versenden, das einen Verriegelungs-/Entriegelungs-Zustand
anzeigt, sowie einen Taktteiler, der mit dem Ausgangssignal gekoppelt
ist, um ein in der Frequenz geteiltes Taktsignal zu erzeugen. Ausgangspuffer
mit drei Zuständen
schalten alle Ausgangssignale ab, wenn ein Entriegelungszustand
vorliegt, um so eine Funktionsstörung
des Prozessors infolge eines Eingangssignals zu vermeiden, das die
höchstzulässige Frequenz
dieses Prozessors übersteigt.
Die Abschaltung des Ausgangssignals der PLL-Schaltung führt jedoch
dazu, dass irgendwelche getakteten Bauelemente des digitalen Prozessors
inaktiv werden. Deshalb arbeiten während der Zustände, in
denen die PLL-Schaltung entriegelt ist, die digitale Schaltung und/oder
der Prozessor nicht.
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KURZDARSTELLUNG
DER ERFINDUNG
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Die
vorstehend umrissenen Probleme werden zu einem großen Teil
durch eine verbesserte Vorrichtung gelöst, die vorzugsweise in Form
einer integrierten Schaltung ausgebildet ist, die eine PLL-Schaltung
enthält.
Insbesondere wird eine verbesserte Schaltung vorgestellt, in welcher
die Frequenz des von der PLL-Schaltung
ausgegebenen Taktsignals während
der Zeiten, in denen die PLL-Schaltung
entriegelt ist, gesteuert bzw. geregelt wird. Unter den Bedingungen,
unter denen die PLL-Schaltung entriegelt ist, wird das Taktsignal
auf eine Frequenz geregelt, die niedriger als die Frequenz ist,
die normalerweise von der PLL-Schaltung erzeugt
und ausgegeben wird. Bei dieser geregelten Frequenz handelt es sich
um jene, die so ausgewählt wird,
dass sie innerhalb des Bereichs der Betriebsfrequenz der digitalen
Schaltung und/oder des Prozessors liegt.
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Entsprechend
einem Ausführungsbeispiel wird
eine Erfassungsschaltung herangezogen, um festzustellen, wann der
Datenstrom verstümmelt
ist.
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Eine
ausreichend starke Verstümmelung,
die über
eine ausreichend lange Zeit anhält,
wird als Entriegelungssignal dekodiert. Das Entriegelungssignal dient
zur Auswahl eines in der Frequenz geteilten Taktsignals, das aus
einer Taktteilerschaltung ausgegeben wird. Die Taktteilerschaltung
ist zwischen den Ausgang der PLL-Schaltung und einen Multiplexer geschaltet,
dessen Eingang anhand des augenblicklichen Zustands des Entriegelungssignals
ausgewählt
werden kann. Der Multiplexer ist so geschaltet, dass er ein in der
Frequenz geteiltes Taktsignal empfängt, das von dem Taktteiler
ausgegeben wird, sowie das aus der PLL-Schaltung ausgegebene Taktsignal. Während der
Zeiten, in denen das Entriege lungssignal ermittelt wird, wählt der
Multiplexer das in der Frequenz geteilte Taktsignal aus, das von
der PLL-Schaltung ausgegeben wird. Dementsprechend wird das in der
Frequenz geteilte Taktsignal vom Taktsignal abgeleitet und eine
geringere Frequenz als dieses aufweist. Der auswählbare Ausgang aus dem Multiplexer
ist mit dem Takteingang der digitalen Schaltung/des Prozessors verbunden.
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Ganz
allgemein ausgedrückt
sieht die vorliegende Erfindung eine PLL-Schaltung vor. Die PLL-Schaltung
umfasst eine Erfassungsschaltung, die zum Empfangen eines Eingangssignals
ausgelegt ist, welches an die PLL-Schaltung übermittelt wird. Die Erfassungsschaltung
ist außerdem
zum Versenden eines Entriegelungssignals ausgelegt, welches eine Änderung
in der Frequenz des Eingangssignals anzeigt. Die Veränderung
in der Frequenz kann dabei durch eine Bewegung der Ankopplung gegenüber dem
Glasfaserkabel herbeigeführt worden
sein. Die Veränderung
in der Frequenz kann von langer Dauer sein, die durch die Zeit bestimmt wird,
die benötigt
wird, um den Stecker von dem Kabel zu trennen und/oder wieder an
das Kabel anzuschließen.
Weiterhin ist ein Multiplexer für
den Empfang des Entriegelungssignals einbezogen. Der Multiplexer
kann im Ansprechen auf das Entriegelungssignal als Eingangssignal
für eine
digitale Bearbeitung ein in der Frequenz geteiltes Taktsignal statt
ein normales PLL-Taktsignal auswählen.
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Die
vorliegende Erfindung sieht des Weiteren eine integrierte Schaltung
zum selektiven Steuern der Betriebsfrequenz des digitalen Prozessors vor.
Entsprechend einem Ausführungsbeispiel
weist die integrierte Schaltung eine PLL-Schaltung, eine Taktteilerschaltung
und einen Multiplexer auf. Gemäß einem
anderen Ausführungsbeispiel
bilden die Taktteilerschaltung und der Multiplexer einen Teil der PLL-Schaltung.
Die PLL-Schaltung erzeugt im Ansprechen auf ein Eingangssignal ein
Ausgangssignal. Wenn die PLL-Schaltung verriegelt ist und innerhalb
der PLL-Schaltung
keine Taktteilung/Multiplikation auftritt, dann sind die Eingangs-
und Ausgangsfrequenzen im Wesentlichen gleich. Wenn die Frequenz des
Eingangssignals einen vorgegebenen Betrag übersteigt, kann eine Entriegelungsbedingung
kurzzeitig auftreten. Eine Erfassungsschaltung erfasst den Entriegelungszustand
und versendet an den Multiplexer ein Entriegelungssignal. Das Entriegelungssig nal
wählt entweder
das Ausgangssignal (d. h. das Taktsignal) aus, das von der PLL-Schaltung übermittelt
wird, oder ein in der Frequenz geteiltes Taktsignal, das von der
Taktteilerschaltung übermittelt
wird. Nach dem Empfang eines Entriegelungssignals wählt der
Multiplexer das in der Frequenz geteilte Taktsignal aus und nach
dem Empfang eines Verriegelungssignals wählt der Multiplexer das Ausgangssignal
aus. Das ausgewählte
Signal und insbesondere die Frequenz des ausgewählten Signals werden an den
Takteingang des digitalen Prozessors übertragen, um sicherzustellen,
dass der digitale Prozessor nicht außerhalb seines vorgegebenen Frequenzbereichs
arbeitet.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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Weitere
Zielsetzungen und Vorteile der Erfindung ergeben sich aus der nachstehenden
ausführlichen
Beschreibung und nach Heranziehung der beiliegenden Zeichnung, in
welcher:
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1 ein teilweiser Querschnitt
durch ein Glasfaserkabel mit einem Datenstrom ist, der zu einem
Ende des Kabels hin übermittelt
wird, sowie einen durch einen Stecker, welcher einen Photodetektor
enthält,
der an das andere Ende des Kabels angekoppelt ist;
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2 ein Blockschaltbild einer
PLL-Schaltung und einer Erfassungsschaltung darstellt, die so angekoppelt
ist, dass sie ein Eingangssignal erzeugt und ein Taktsignal bzw.
ein Verriegelungs-/Entriegelungssignal erzeugt; und
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3 ein Blockschaltbild eines
Multiplexers ist, der so geschaltet ist, dass er an den Takteingang eines
digitalen Prozessors entweder das Taktsignal oder ein in der Frequenz
geteiltes Taktsignal übermittelt,
das anhand des Zustands des Verriegelungs-/Entriegelungssignals
als Ausgang aus einer Taktteilerschaltung erzeugt wird.
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Auch
wenn an der Erfindung verschiedene Modifizierungen vorgenommen können und
diese in alternativen Ausführungsbeispielen
realisiert werden kann, sind in der Zeichnung exemplarisch nur spezielle
Ausführungsbeispiele
dargestellt, die nach stehend ausführlich beschrieben werden.
Dabei versteht sich jedoch von selbst, dass die Zeichnung und die
ausführliche
Beschreibung die Erfindung nicht auf die hier speziell offenbarte
Form einschränken
sollen, sondern dass vielmehr beabsichtigt ist, alle Modifizierungen, Äquivalente
und alternativen Ausführungsformen
mit zu erfassen, die in den Rahmen des Erfindungsgedankens und den
Umfang der vorliegenden Erfindung fallen, wie er durch die beiliegenden
Ansprüche
umrissen wird.
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AUSFÜHRLICHE
BESCHREIBUNG DER ERFINDUNG
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Es
wird nun auf die Zeichnung verwiesen, in welcher 2 eine PLL-Schaltung 30 darstellt.
Als Teil der PLL-Schaltung 30 oder separat von der PLL-Schaltung 30 ist
eine Erfassungsschaltung 32 vorgesehen. In ihrer einfachsten
Form umfasst die PLL-Schaltung 30 einen Phasen-/Frequenz-Detektor 34,
ein Tiefpassfilter 36 und eine Rückkopplungsschleife, die potentialmäßig durch
einen spannungsgesteuerten Oszillator 38 geschlossen wird.
Das Phasen-Detektorteil des Phasen-/Frequenz-Detektors 34 erzeugt
ein Ausgangssignal, dessen Gleichstromwert proportional zu einer
Phasendifferenz zwischen dem Eingangssignal (d. h. den Daten) und dem
Signal des spannungsgesteuerten Oszillators ("VCO")
ist. Das Frequenz-Detektorteil erfasst die Frequenzunterschiede
zwischen diesen Signalen. Deshalb erweist sich eine Kombination
aus Phasen- und Frequenzerfassung extrem nützlich, da sie den Erfassungsbereich
und die Verriegelungsgeschwindigkeit der PLL-Schaltung erheblich
erweitern bzw. erhöhen
kann. Das Tiefpassfilter 36 unterdrückt Hochfrequenz-Komponenten
im Ausgangssignal des Phasen-/Frequenz-Detektors 34,
wodurch es möglich
wird, dass der Gleichstromwert die Frequenz des Ausgangssignals
spannungsgesteuerten Oszillators steuert. Somit erzeugt das Tiefpassfilter 36 die
eigene Steuerspannung für
den spannungsgesteuerten Oszillator 38. Die Regelspannung
fungiert in der Weise, dass sich die Ausgangsphase und Ausgangsfrequenz
des spannungsgesteuerten Oszillators auf die Werte des Eingangssignals
verändern.
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Der
Phasen-/Frequenz-Detektor kann beispielsweise als Multiplizierelement
(oder Mischelement) formuliert werden, welches als exklusive ODER-Schaltung,
als ein R-S-Auffang-Flipflop oder – im Falle der Frequenzerfassung – als Schaltung
jeglicher Art, die nicht-komplementäre Ausgangssignale proportional
zu den Frequenzunterschieden zwischen den Eingangssignalen erzeugt,
ausgeführt sein
kann. In seiner einfachsten Form kann ein Tiefpassfilter mit passiven
Bauelementen realisiert werden, welche einen Kondensator und einen
Widerstand umfassen, die zwischen Leitern geschaltet sind, auf welchen
das Eingangssignal und das Ausgangssignal geführt werden. Ein spannungsgesteuerter
Oszillator kann zum Beispiel als Ringoszillator realisiert werden,
der eine ungerade Anzahl von Invertern umfasst, die in Reihe geschaltet
sind.
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Die
in der PLL-Schaltung 30 dargestellten Bauelemente können auf
viele verschiedene Arten hergestellt werden. Zum Beispiel muss ein
Phasen-/Frequenz-Detektor 34 bei
Bedarf nur ein Bauelement zur Phasenerfassung aufweisen. Die vorstehend
beschriebenen Beispiele stellen somit exemplarisch die Art und Weise
dar, in der jedes Bauelement realisiert werden kann. An der Form
und am Aufbau jedes Bauelements können entsprechend den Anforderungen
der jeweiligen Anwendung, bei der die Bauelemente zum Einsatz kommen,
Veränderungen
und Modifizierungen vorgenommen werden.
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Die
PLL-Schaltung 30 kann herangezogen werden, wenn die Frequenz
des Ausgangssignals ein Mehrfaches der Frequenz des Eingangssignals betragen
soll. Das Multiplizieren der Frequenz des Eingangssignals findet
vorzugsweise in der Rückkoppelschleife
statt, wodurch die Frequenz des Ausgangssignals verringert (d. h.
dividiert bzw. geteilt) wird, ehe es zum Phasen-/Frequenz-Detektor 34 zurückgeführt wird.
Das Dividier- bzw. Teilungselement kann entsprechend dem jeweils
benötigten
Betrag der Frequenzmultiplikation modifiziert werden. Somit weist
der Taktteiler 40 einen Teilungsfaktor N auf, der gleich
1,0 oder größer ist.
Wird die Multiplikation nicht benötigt, dann ist N gleich 1,0.
Der Taktteiler 40 ist im Wesentlichen ein Frequenzteiler,
der in geeigneter Weise zum Beispiel in Form eines Digitalzählers ausgelegt
sein kann.
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Die
Erfassungsschaltung 32 ist dabei so gekoppelt, dass sie
das Eingangssignal empfängt.
Entsprechend einem Ausführungsbeispiel
weist die Detektorschaltung 32 einen Dekodierer 42 und
einen Zähler 44 auf.
Der Dekodieren 42 dekodiert kontinuierlich das Eingangssignal
und meldet das Auftreten eines Musters, das mit einem zuvor definierten
Satz von gültigen
Präambeln übereinstimmt.
Somit kann der Dekodierer 42 so ausgelegt sein, dass er
eine spezielle Abfolge binärer
Bits dekodiert. Die gerade gesuchte Folge ist vorzugsweise innerhalb
eines Satzes von Präambeln
(als "P" in 1 dargestellt) in dem Datenstroms enthalten.
Die Präambel
enthält eine
Kodierung, die sofort nach der Übertragung
eingestellt wird. Wenn sich die Kodierung zum Beispiel infolge von
Rauschen innerhalb des Übertragungskanals
oder einer Verstümmelung
wegen Fehlausrichtung oder Ablösung
des Steckers verändert,
dann verändert
sich auch die binäre
Folge. Der Dekodieren 42 ist so ausgelegt, dass er einen
spezifischen Satz von Bits innerhalb der Präambeln dekodiert. Wenn dieser
Satz über
einen eingestellten Zeitraum hinweg nicht auftritt, der unter Umständen durch
einen bestimmten Zählwert
in dem Zähler 44 angezeigt
wird, dann ist das Verriegelungs-/Entriegelungssignal ein Hinweis
auf einen Entriegelungszustand. Bei dem Zähler 44 handelt es
sich um einen Modulo-N-Zähler, bei
dem N Taktzyklen den Zeitraum zwischen den Präambeln darstellen. Wenn die
PLL-Schaltung 30 entriegelt wird, dann wird bei Erfassung
einer gültigen
Präambel
durch den Dekodieren der Zähler 44 im
folgenden Taktzyklus zurückgesetzt,
um ihn mit den einlaufenden Daten zu synchronisieren. Wenn nach
genau N Taktzyklen eine gültige
Präambel
erfasst wird, zeigt der Dekodieren 44 an, dass eine gültige Präambel erfasst
wurde. Ansonsten zeigt er an, dass eine ungültige Präambel erfasst wurde. Wenn nach
weniger als N Taktzyklen eine Präambel
dekodiert wurde, wird der Zähler 44 zurückgesetzt,
um ihn erneut zu synchronisieren. Wenn zum Beispiel drei gültige Präambeln korrekt
erfasst wurden, wird die Verriegelung bzw. Aufschaltung erklärt. Wenn
die PLL-Schaltung 30 verriegelt ist, dann führt die
Erfassung von zwei ungültigen
Präambeln
durch den Verriegelungs-Detektor dazu, dass eine Entriegelung erklärt wird.
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Der
Entriegelungszustand ist proportional zu einer Schwankung in der
Frequenz des Eingangssignals, die durch Rauschen oder Verstümmelung
verursacht wurde, das bzw. die von dem Photodetektor erfasst wird.
Der Betrag des Rauschens bzw. der Verstümmelung muss ausreichend hoch
sein, um eine Veränderung
in den binären
Werten der Bits in den Präambeln
herbeizuführen.
Diese Veränderung
kann dabei vom Dekodierer 42 nicht erkannt werden und deshalb
beginnt der Zähler 44 mit
der Zählung.
Dabei wird bevorzugt, dass der Dekodierer 42 und der Zähler 44 mit
der Taktfrequenz des Ausgangssignals synchronisiert werden. Damit
taktet die Frequenz des Ausgangssignals den Dekodierer 42 und
den Zähler 44 in
der dargestellten Weise.
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Wenn
der Dekodierer 42 in der Lage ist, innerhalb der Präambel binäre Bits
zu erkennen, dann setzt sich der Zähler nach einer vorgegebenen
Anzahl erkannter Präambeln
zurück,
wobei er den Übergang
des Verriegelungs-/Entriegelungssignals
zurück
zu einem Verriegelungszustand herbeiführt. Der Verriegelungszustand
ist proportional zu einer konstanten Phase und einer im Wesentlichen
gleichen Frequenz zwischen dem Eingangssignal und dem per Rückkopplung übermittelten
Signal – wobei
es sich bei diesem Signal um das Taktsignal oder ein in der Frequenz
geteiltes Taktsignal handelt. Ein Entriegelungszustand zeigt eine
veränderliche
Differenz zwischen diesen Signalen in Phase und Frequenz an.
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3 stellt einen Multiplexer 48 und
eine Taktteilerschaltung 50 dar. Das Ausgangssignal aus der
PLL-Schaltung 30 ist ein Ausgangssignal, das dem Multiplexer 48 direkt
zugeführt
oder durch die Schaltung 50 in der Frequenz geteilt werden
kann. Das in der Frequenz geteilte Taktsignal, das aus der Schaltung 50 ausgegeben
wird, wird dann dem Multiplexer 48 zugeführt. Ein
Auswahleingang des Multiplexers 48 wählt zwischen dem Taktsignal,
das direkt aus der PLL-Schaltung 30 ausgegeben wird, und dem
in der Frequenz geteilten Taktsignal aus der Schaltung 50.
Wenn das Verriegelungs-/Entriegelungssignal einen Entriegelungszustand
feststellt, dann wählt
der Multiplexer 48 das in der Frequenz geteilte Taktsignal
als Eingangssignal für
den Taktanschluss des digitalen Prozessors 52 aus. Wenn
das Verriegelungs-/Entriegelungssignal einen Verriegelungszustand
anzeigt, dann wird das aus der PLL-Schaltung 30 direkt
ausgegebene Taktsignal dem Takteingang des digitalen Prozessors 52 zugeführt.
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3 stellt einen Mechanismus
dar, mit dem verhindert wird, dass der Takt des digitalen Prozessors 52 den
höchstmöglichen
Wert seiner Betriebsfrequenz überschreitet.
Der Mechanismus wird dazu herangezogen, das dem digitalen Prozessor 52 zugeleitete
Taktsignal mit einem entsprechenden Faktor zu dividieren, der mit
M in der Frequenzteilerschaltung 50 bezeichnet wird, sobald
sich die PLL-Schaltung 30 entriegelt.
Da die PLL-Schaltung 30 sich nicht auf die verstümmelten
Daten aufschaltet, da innerhalb dieser Daten eine Fehlerkodierung in
ausreichendem Maß vorhanden
ist, wird eine Funktionsstörung
des digitalen Prozessors 52 verhindert, während die
PLL-Schaltung 30 entriegelt wird. Wenn wieder korrekte
Daten vorhanden sind, schaltet sich die PLL-Schaltung 30 auf
die Datenrate des Eingangssignals auf und stellt wieder das normale Takt-Ausgangssignals
der PLL-Schaltung
direkt an den digitalen Prozessor 52 her.
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Der
in 3 dargestellte Schutzmechanismus
ist günstig,
wenn die verschiedenen Bauelemente mit Strom versorgt werden und
dann an der Schnittstelle zwischen dem Kabel und dem Stecker eine
Störung
auftritt. Die PLL-Schaltung unternimmt den Versuch, diese Störung zu
beseitigen, möglicherweise
in Form einer vergleichsweise hohen Taktfrequenz. Insbesondere empfängt die
PLL-Schaltung über
den Photodetektoreinen plötzlichen
Anstieg der Datenrate, wenn an der Steckerschnittstelle eine Störung vorliegt.
Dieser Anstieg veranlasst die PLL-Schaltung zu der Annahme, dass
sie zu langsam takte und deshalb erhöht die PLL-Schaltung die Frequenz des Ausgangssignals,
um die Frequenz des Eingangssignals zu probieren und an diese anzupassen.
Dabei entriegelt sich die PLL-Schaltung. Der Entriegelungszustand
wird von der Erfassungsschaltung sofort erfasst, welche den einlaufenden Datenstrom
gleichzeitig mit dem Datenstrom beobachtet, der in die PLL-Schaltung
einläuft.
Deshalb kommt es während
PLL-Zustandsänderungen
zur Erfassung, um so am Ausgang der PLL-Schaltung für sofortigen
Schutz zu sorgen, noch ehe die Daten in den digitalen Prozessor
einlaufen. Die Dekodierung eines Entriegelungszustand gleichzeitig
mit der Auswirkung dieses Zustands auf die PLL-Schaltung sorgt für sofortiges
Ansprechen und zur Regelung noch vor der Übertragung der entriegelten
(ungeregelten) hohen Frequenz an den digitalen Prozessor. Unter
Verwendung eines Taktteilers und eines Multiple xers wird in einer
vergleichsweise einfachen Weise ein Eingriff erreicht, um das Taktsignal
maßstabsgerecht zu
verkleinern, das der digitale Prozessor wahrnimmt, sobald ein Entriegelungszustand
auftritt. Die Verringerung des Taktsignals auf einen Teil dessen, was
als vergleichsweise hohes Taktausgangssignal aus einer entriegelten
PLL-Schaltung gelten könnte, verhindert
einen Betrieb des digitalen Prozessors außerhalb seiner höchstzulässigen Betriebsfrequenz. Der
Faktor der Taktteilung innerhalb der Schaltung 50 lässt sich
je nach dem potentiellen hochfrequenten Ausgangssignal aus der PLL-Schaltung
und der zulässigen
Betriebsfrequenz des digitalen Prozessors verändern.
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Dabei
ist vorgesehen, dass das erfindungsgemäße System aus der Datenrate
eines über
den Übertragungskanal übermittelten
Datenstroms ein Taktsignal ableitet, das an den digitalen Prozessor 52 dann
weiterzuleiten ist. Dementsprechend wird für die Funktion der Taktwiederherstellung
die hier beschriebene Architektur gewählt. Dabei wurde erkannt, dass
sich die Datenrate je nach dem Sender, dem Empfänger und nach dem Übertragungsmedium
deutlich verändern
kann. Aus diesem Grund muss die PLL-Schaltung 30 über einen
vergleichsweise großen
Frequenzbereich arbeiten, um die sich verändernde Datenrate anzupassen.
Die Datenrate des spannungsgesteuerten Oszillators innerhalb der PLL-Schaltung 30 kann
deshalb nicht über
einen Quarzkristall gesteuert oder in irgend einer Weise auf einen
spezifischen begrenzten Frequenzbereich festgelegt werden. Ein spannungsgesteuerter
Oszillator, der sein Ausgangssignal anhand eines Datenstroms mit
veränderlicher
Eingangsfrequenz auf einen vergleichsweise weiten Frequenzbereich
erweitern kann, ist deshalb zur Herstellung einer kostengünstigen
PLL-Schaltung und/oder
eines Bauelements für die
Taktreferenz günstig.
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Für den Fachmann
wird aus der hier offenbarten Erfindung deutlich, dass diese Erfindung
nach Auffassung ihrer Erfinder für
Anwendungsbereich mit einer integrierten Schaltung jeder Art mit
analogen und digitalen Teilen geeignet ist. Die integrierte Schaltung
kann die PLL-Schaltung, die Erfassungsschaltung, die Taktteiler-Schaltung,
den Multiplexer und unter Umständen
den digitalen Prozessor zusammen innerhalb eines einzigen Substrats
in Monolithstruktur enthalten. Dabei versteht sich von selbst, dass
die hier dargestellte und beschriebene Erfindung als derzeit bevorzugtes
Ausführungsbeispiel aufzufassen
ist. Es können
verschiedene Modifizierungen und Veränderungen an jedem einzelnen
Bauelement innerhalb der integrierten Schaltung und auch an jedem
einzelnen Bauelement innerhalb der PLL-Schaltung vorgenommen werden,
die alle für
einen Fachmann auf diesem Gebiet auf der Hand liegen, ohne dass
dabei vom Erfindungsgedanken und Umfang der Erfindung abgewichen
wird, wie er in den Ansprüchen
umrissen ist. Es ist beabsichtigt, dass die nachfolgenden Ansprüche in der
Weise aufzufassen sind, dass sie alle derartigen Modifizierungen und
Veränderungen
mit umfassen und dass dementsprechend die Beschreibung und die Zeichnungen nur
rein illustrativ und nicht als einschränkend zu betrachten sind.