DE69821693T2 - Mpeg-decoder zur erzeugung multipler standardausgangssignale - Google Patents

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Description

  • GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft einen Decoder zum Empfangen, Decodieren bzw. Entschlüsseln und zur Umwandlung von in der Frequenzdomäne kodierten Signalen, beispielsweise von MPEG-2 kodierten Videosignalen, in Norm-Ausgabe-Videosignalen, und betrifft insbesondere einen Decoder, der ein kodiertes, hoch auflösendes Videosignal in ein dekodiertes bzw. entschlüsseltes Ausgabe-Videosignal formatiert, das eine von einem Nutzer ausgewählte Auflösung aufweist.
  • HINTERGRUND DER ERFINDUNG
  • In den Vereinigten Staaten legt eine Norm, die Advanced Television System Commitee (ATSC), eine digitale Kodierung von hoch auflösenden Fernsehsignalen (HDTV) fest. Ein Teil dieser Norm ist im Wesentlichen derselbe wie bei der MPEG-2-Norm, die von der Moving Picture Experts Group (MPEG) der International Organization for Standardization (ISO) vorgeschlagen wurde. Die Norm wird in einer internationalen Norm-Veröffentlichung (IS) mit dem Titel "Information Technology – Generic Coding of Moving Pictures and Associated Audio, Recommendation H.626", ISO/IEC 13818-2, IS, 11/94, beschrieben, die von der ISO erhältlich ist.
  • Die Norm MPEG-2 entspricht tatsächlich mehreren verschiedenen Normen. In MPEG-2 werden mehrere unterschiedliche Profile definiert, die jeweils einem unterschiedlichen Grad an Komplexität des kodierten Bildes entsprechen. Für jedes Profil werden verschiedene Ebenen (levels) definiert, wobei jede Ebene einer anderen Bildauflösung entspricht. Gemäß einer der Normen MPEG-2, die als Main Profile bekannt ist, ist die Hauptebene (Main Level) dafür gedacht, um Videosignale in Entsprechung zu existierenden Fernsehnormen (das heißt NTSC und PAL) zu kodieren. Gemäß einer anderen Norm, die als Main Profile bekannt ist, ist eine Hochebene (High Level) dafür gedacht, um hoch auflösende Fernsehbilder zu kodieren. Für Bilder, die gemäß dem Main Profile kodiert sind, kann die Hochebenen-Norm bis zu 1.152 aktive Zeilen pro Bild-Vollbild und 1.920 Pixel pro Zeile aufweisen.
  • Die Norm Main-Profile-Hauptebene (Main Level) legt auf der anderen Seite eine maximale Bildgröße von 720 Pixel pro Zeile und 567 Zeilen pro Vollbild fest. Bei einer Bild-Wiederholfrequenz von 30 Bildern pro Sekunde haben Signale, die gemäß dieser Norm kodiert werden, eine Datenrate von 720 × 567 × 30 oder 12.247.200 Pixel pro Sekunde. Im Gegensatz dazu haben Bilder, die gemäß der Norm Main-Profile-Hochebene kodiert werden, eine maximale Datenrate von 1.152 × 1.920 × 30 oder 66.355.200 Pixel pro Sekunde. Diese Datenrate ist mehr als fünfmal so hoch wie die Datenrate von Bildern, die gemäß der Norm Main-Profile-Hauptebene kodiert sind. Die Norm für eine HDTV-Kodierung in den Vereinigten Staaten stellt einen Untersatz dieser Norm dar, mit bis zu 1.080 Zeilen pro Vollbild, 1.920 Pixel pro Zeile und einer maximalen Bildrate bzw. Bild-Wiederholfrequenz für diese Bildgröße von 30 Bildern pro Sekunde. Die maximale Datenrate für diese Norm ist deutlich höher als die maximale Datenrate für die Norm Main-Profile-Hauptebene.
  • Die Norm MPEG-2 definiert eine komplexe Syntax, die eine Mischung aus Dateninformation und Kontroll- bzw. Steuerinformation enthält. Ein Teil dieser Steuerinformation wird dazu verwendet, um Signale mit mehreren unterschiedlichen Formaten zu ermöglichen, die von der Norm abgedeckt werden können. Diese Formate definieren Bilder mit einer unterschiedlichen Anzahl von Bildelementen (Pixeln) pro Zeile, einer unterschiedlichen Anzahl von Zeilen pro Vollbild oder Zeilenbild und einer unterschiedlichen Anzahl von Vollbildern oder Zeilenbildern pro Sekunde. Außerdem legt die Basis-Syntax von MPEG-2-Main-Profile den komprimierten MPEG-2-Bitstrom fest, der eine Sequenz von Bildern in fünf Schichten repräsen tiert, nämlich der Sequenzschicht, der Gruppe von Bildschichten, der Bildschicht, der Schnittschicht (slice layer) und der Makroblock-Schicht. Jede dieser Schichten wird mit einer Steuerinformation eingeleitet. Schließlich wird andere Steuerinformation, die auch als Seiteninformation (beispielsweise Art des Vollbildes, Makroblock-Muster, Bildbewegungsvektoren, Koeffizient-Zick-Zack-Muster und Dequantisierungsinformation) über den gesamten kodierten Bitstrom verteilt.
  • Die Formatwandlung von kodierten, hoch auflösenden Main-Profile-Hochebenen-Bildern in Main-Profile-Hochebenen-Bilder mit niedrigerer Auflösung; in Main-Profile-Hauptebenen-Bilder oder andere Bildformate mit niedrigerer Auflösung hat zunehmend an Bedeutung gewonnen, um a) einen einzigen Decoder zur Verwendung für mehrere existierende Videoformate bereitzustellen, b) eine Schnittstelle zwischen Main-Profile-Hochebenen-Signalen und Bildschirmen von PCs oder von existierenden Kunden-Fernsehempfängern bereitzustellen und c) die Kosten für die Realisierung von HDTV zu reduzieren. Beispielsweise ermöglicht die Wandlung die Ersetzung von teuren, hoch auflösenden Monitoren, die für kodierte Main-Profile-Hochebenen-Bilder verwendet werden, durch kostengünstige existierende Bildschirme mit einer niedrigeren Bildauflösung, um beispielsweise kodierte Main-Profile-Hauptebenen-Bilder zu unterstützen, beispielsweise NTSC- oder 525-Progressiv-Monitore. Gemäß einem Gesichtspunkt wandelt eine Abwärtswandlung ein hoch auflösendes Eingabe-Bild in ein Bild mit niedrigerer Auflösung zur Anzeige auf dem Monitor mit niedrigerer Auflösung um.
  • Um die digitalen Bilder effektiv zu empfangen, sollte ein Decoder die Videosignal-Information rasch verarbeiten. Um optimal effizient zu sein, sollten die kodierenden Systeme vergleichsweise kostengünstig sein und dennoch eine ausreichende Leistung aufweisen, um diese digitalen Signale in Echtzeit zu dekodieren bzw. zu entschlüsseln. Folglich muss ein Decoder, der mehrere Formate unterstützt, den Prozessorspeicher minimieren.
  • EP 0 707 426 A2 offenbart eine Video-Decoderschaltung, die in der Lage ist, HDTV-Signale bei weniger als der vollen HDTV-Auflösung und SDTV-Signale bei der vollen SD-Auflösung zu dekodieren. Die Decoderschaltung beinhaltet eine HDTV/SDTV-Modus-Steuerschaltung, um den Betriebsmodus zum Empfangen eines kodierten Bitstroms von variabler Länge der Schaltung des Decoders zu steuern. Auf Grund einer Analyse der Daten in dem Bitstrom bestimmt dieser, ob HDTV-Daten empfangen werden, das heißt Daten mit einer höheren Auflösung, welche dieser dekodieren kann, ohne Datenreduktionsoperationen an den empfangenen Daten auszuführen, oder SDTV-Daten, welche der Decoder vollständig dekodieren und speichern kann, ohne irgendwelche Datenreduktionsoperarionen auszuführen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung ist in den Patentansprüchen festgelegt und wird durch einen digitalen Video-Decoder verkörpert, der in einem ersten und einem zweiten Modus arbeitet. Der digitale Video-Decoder empfängt ein kodiertes Videosignal an einem Anschluss und umfasst eine Dekodier-Schaltung, die in 1) einem ersten Modus arbeitet, um das empfangene kodierte Videosignal zu dekodieren, um ein dekodiertes Videosignal mit einer ersten räumlichen Auflösung bereitzustellen; und in 2) einem zweiten Modus arbeitet, um das dekodierte Videosignal mit einer zweiten räumlichen Auflösung bereitzustellen, die niedriger ist als die erste räumliche Auflösung. Der digitale Video-Decoder umfasst außerdem: eine Formatierungs-Schaltung, die einen Raumfilter beinhaltet, der, wenn die Dekodier-Schaltung in dem zweiten Modus arbeitet, auf ein Formatierungs-Steuersignal reagiert, um das dekodierte Videosignal zu verarbeiten, um die räumliche Auflösung des dekodierten Videosignals zu ändern, um zumindest ein Anzeige-Videosignal mit einer jeweiligen Anzeige-Raumauflösung zu erzeugen, die anders ist als die erste und die zweite räumliche Auflösung; und eine Steuervorrichtung zum Schalten des Decoders zwischen dem ersten und dem zweiten Modus und zum Bereitstellen des Formatierungs-Steuersignals für die Formatierungs-Schaltung.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Diese und andere Merkmale und Vorteile der vorliegenden Erfindung werden aus der nun folgenden ausführlichen Beschreibung ersichtlich werden, wenn man diese gemeinsam mit den beigefügten Zeichnungen liest, wobei:
  • 1A ein Hochebenen-Blockdiagramm eines Video-Dekodier- und Formatwandlungssystems gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist.
  • 1B ein Hochebenen-Blockdiagramm ist, um die funktionalen Blöcke des ATV-Video-Decoders zu zeigen, einschließlich einer Schnittstelle zu einem externen Speicher, wie diese in einem Ausführungsbeispiel gemäß der vorliegenden Erfindung eingesetzt werden.
  • 2A ist ein Hochebenen-Blockdiagramm eines Video-Decoders, wie dieser von einem Ausführungsbeispiel gemäß der vorliegenden Erfindung eingesetzt wird.
  • 2B ist ein Hochebenen-Blockdiagramm des Abwärtswandlungssystems, wie dieses von einem Ausführungsbeispiel gemäß der vorliegenden Erfindung eingesetzt wird.
  • 2C ist ein Blockdiagramm, das eine Konfiguration des in der 2A gezeigten Decoders darstellt, der dazu verwendet wird, um ein Videosignal in ein 750P-Format zu dekodieren.
  • 2D ist ein Blockdiagramm, das eine Konfiguration des in der 2D gezeigten Decoders darstellt, der dazu verwendet wird, um ein Videosignal in ein 1125I-Format zu dekodieren, einschließlich einer Abwärtswandlung um einen Faktor von 3 in ein Format 525P/525I.
  • 2E ist ein Blockdiagramm, das eine Konfiguration des in der 2B gezeigten Decoders darstellt, der dazu verwendet, wird, um ein Videosignal in ein Format 750P zu dekodieren, einschließlich einer Abwärtswandlung um einen Faktor von 2 in ein Format 525P/525I.
  • 3A ist eine Pixel-Darstellung, die Subpixel-Positionen und entsprechende vorhergesagte Pixel für die 3 : 1- und 2 : 1-Ausführungsbeispiele gemäß der vorliegenden Erfindung darstellt.
  • 3B ist ein Flussdiagramm, das den Aufwärtswandlungsvorgang zeigt, der für jede Spalte eines Eingabe-Makroblocks für ein Ausführungsbeispiel gemäß der vorliegenden Erfindung ausgeführt wird.
  • 4 ist eine Pixel-Darstellung, die die Multiplikationspaare für die ersten und zweiten Ausgabe-Pixelwerte eines Ausführungsbeispiels eines Blockspiegelfilters darstellt.
  • 5 ist ein Blockdiagramm, das eine beispielhafte Realisierung des Filters zur Abwärtswandlung für ein zweidimensionales System darstellt, das die horizontalen und vertikalen Komponenten verarbeitet und als hintereinander geschaltete eindimensionale IDCTs realisiert ist.
  • 6A ist ein Makroblock-Diagramm, das das Eingangssignal und die dezimierten Ausgabe-Pixel für ein 4 : 2 : 0-Videosignal unter Verwendung einer 3 : 1-Dezimierung zeigt.
  • 6B ist ein Pixel-Blockdiagramm, das das Eingangssignal und die dezimierten Ausgabe-Pixel für ein 4 : 2 : 0-Videosignal unter Verwendung einer 2 : 1-Dezimierung zeigt.
  • 6C ist ein Makroblock-Diagramm, das einen Verknüpfungsprozess von zwei Makroblöcken in einen einzelnen Makroblock zum Speichern in einem Speicher zur Abwärtswandlung um 2 horizontal darstellt.
  • 6D ist ein Makroblock-Diagramm; das einen Verknüpfungsprozess von drei Makroblöcken in einen einzigen Makroblock zum Speichern in einem Speicher zur Abwärtswandlung um 3 horizontal darstellt.
  • 7A ist ein Blockdiagramm, das einen vertikal programmierbaren Filter gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • 7B ist ein Pixeldiagramm, das die räumlichen Beziehungen zwischen vertikalen Filterkoeffizienten und einem Pixel-Probenraum von Zeilen des vertikal programmierbaren Filters gemäß der 7A darstellt.
  • 8A ist ein Blockdiagramm, das einen horizontal programmierbaren Filter gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • 8B ist ein Pixeldiagramm, das die räumlichen Beziehungen zwischen horizontalen Filterkoeffizienten und Pixel-Probewerten gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • 9A ist eine Kurve einer Pixelanzahl, aufgetragen über das Resampling-Verhältnis, welche das Profil eines Resampling-Verhältnisses gemäß eines Ausführungsbeispiels gemäß der vorliegenden Erfindung darstellt.
  • 9B ist eine Kurve, die ein erstes Verhältnisprofil zum Abbilden eines 4 : 3-Bildes auf eine 16 : 9-Anzeige zeigt.
  • 9C ist eine Kurve, die ein zweites Verhältnisprofil zum Abbilden eines 4 : 3-Bildes auf eine 16 : 9-Anzeige zeigt.
  • 9D ist eine Kurve, die ein erstes Verhältnisprofil zum Abbilden eines 16 : 9-Bildes auf eine 4 : 3-Anzeige zeigt.
  • 9E ist eine Kurve, die ein zweites Verhältnisprofil zum Abbilden eines 16 : 9 : Bildes auf eine 4 : 3-Anzeige zeigt.
  • 10 ist eine Kurve von Bilddiagrammen, welche den Effekt der Verwendung von Resampling-Verhältnisprofilen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 11A ist ein Hochebenen-Blockdiagramm, das den Anzeigeabschnitt des ATV-Video-Decoders gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • 11B ist ein Blockdiagramm, das einen 27-MHz-Dualausgabemodus eines Ausführungsbeispiels gemäß der vorliegenden Erfindung darstellt, für welches die Videodaten 525P oder 525I sind und bei welchem eine erste Verarbeitungskette Videodaten für einen 27-MHz-DAC und auch für einen NTSC-Kodierer bereitstellt.
  • 11C ist ein Blockdiagramm, das darstellt, dass in dem 27-MHz-Einzelausgabemodus eines Ausführungsbeispiels gemäß der vorliegenden Erfindung nur ein 525I-Videosignal für einen NTSC-Kodierer bereitgestellt wird.
  • 11D ist ein Blockdiagramm, das einen 74-MHz/27-MHz-Modus eines Ausführungsbeispiels gemäß der vorliegenden Erfindung darstellt, in welchem das Ausgabeformat mit dem Eingabeformat übereinstimmt und die Videodaten entweder für einen 27-MHz-DAC oder für einen 74-MHz-DAC in Abhängigkeit von dem Eingabeformat bereitgestellt werden.
  • 12 ist ein Hochebenen-Blockdiagramm des Decoders mit einem Speicher mit hoher Bandbreite, wie dieser von einem Ausführungsbeispiel gemäß der vorliegenden Erfindung verwendet wird, um nur Main-Profile-Hauptebenen-MPEG-2-ATSC-Videosignale zu dekodieren.
  • 13A ist die obere Hälfte eines Zeitablaufdiagramms, das den Prozess und die Flusszeiten darstellt, die einem Lesevorgang, einem Speichern und einem Anzeigevorgang von Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal in einem Zeilenbild-Format vorliegt.
  • 13B ist die untere Hälfte eines Zeitablaufdiagramms, das die Verarbeitung und die Flusszeiten darstellt, die einem Lesevorgang, einem Speichern und einem Anzeigevorgang von Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal in einem Zeilenbild-Format vorliegt.
  • 14A ist die obere Hälfte eines Zeitablaufdiagramms, das den Prozess und die Flusszeiten darstellt, die einem Lesevorgang, einem Speichern und einer Anzeige von Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal in einem Vollbild-Format vorliegt.
  • 14B ist die untere Hälfte eines Zeitablaufdiagramms, das die Verarbeitung und die Flusszeiten darstellt, die einem Lesevorgang, einem Speichern und einem Anzeigen von Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal in einem Vollbild-Format vorliegt.
  • 15A ist die obere Hälfte eines Zeitablaufdiagramms, das den Prozess und die Flusszeiten darstellt, die einem Lesevorgang, einem Speichern und einem Anzeigen einer Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal in einer fortschreitenden Sequenz vorliegt und die Anzeige in einer verschachtelten (interlaced) Sequenz vorliegt.
  • 15B ist die untere Hälfte eines Zeitablaufdiagramms, das den Prozess und die Flusszeiten darstellt, die einem Lesevorgang, einem Speichern und einem Anzeigen von Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal in einer fortschreitenden Sequenz vorliegt und die Anzeige in einer verschachtelten Sequenz.
  • 16A ist die obere Hälfte eines Zeitablaufdiagramms, das den Prozess und die Flusszeiten darstellt, die einem Lesevorgang, einem Speichern und einem Anzeigen von Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal in einer fortschreitenden Sequenz vorliegt und die Anzeige in einer fortschreitenden Sequenz.
  • 16B ist die untere Hälfte eines Zeitablaufdiagramms, das den Prozess und die Flusszeiten darstellt, die einem Lesen, einem Speichern und einem Anzeigen von Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal in einer fortschreitenden Sequenz vorliegt und die Anzeige in einer fortschreitenden Sequenz.
  • 17A ist ein Speicher-Abbildungsdiagramm, das zeigt, wie der Speicher verwendet wird, wenn der Decoder konfiguriert ist, um ein hoch auflösendes Videosignal bereitzustellen.
  • 17B ist ein Speicher-Abbildungsdiagramm, das zeigt, wie eine Spalte von Bild-Makroblöcken auf eine Speicher-Spalte abgebildet wird, wenn eine Art von Bild dekodiert wird.
  • 18A ist ein Speicher-Abbildungsdiagramm, das zeigt, wie der Speicher verwendet wird, wenn der Decoder konfiguriert ist, um ein Videosignal mit normaler Auflösung bereitzustellen.
  • 18B ist ein Speicher-Abbildungsdiagramm, das zeigt, wie eine Spalte von Bild-Makroblöcken auf eine Speicher-Spalte abgebildet wird, wenn irgendeine andere Art von Bild dekodiert wird.
  • 19A ist ein Speicher-Abbildungsdiagramm, das zeigt, wie ein reduzierter Speicher verwendet wird, wenn der Decoder ausgelegt ist, um ein hoch auflösendes Videosignal bereitzustellen.
  • 19B ist ein Speicher-Abbildungsdiagramm, das zeigt, wie eine Spalte von Bild-Makroblöcken auf eine Speicher-Spalte abgebildet wird, wenn irgendeine andere Art von Bild dekodiert wird.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Systemübersicht
  • Die Ausführungsbeispiele gemäß der Erfindung dekodieren herkömmliche HDTV-Signale, die gemäß der Norm MPEG-2 kodiert worden sind und insbesondere gemäß Main-Profile-Hochebene (MP@HL) und der Norm Main-Profile-Hauptebene (MP@ML) MPEG-2, und stellt die dekodierten Signale als Videosignale mit einem unter den mehreren Formaten ausgewählten Format bereit.
  • Die Norm MPEG-2-Main-Profile definiert eine Sequenz von Bildern in fünf Ebenen: der Sequenzschicht (sequence level), der Ebene der Gruppe von Bildern, der Bildebene, der Schnittebene (slice level) und der Makroblock-Ebene. Jede dieser Ebenen kann so betrachtet werden, als ob diese einen Datensatz in einem Datenstrom darstellt, wobei die später angeführten Ebenen als eingekapselte Unterebenen in den zuvor angeführten Ebenen auftreten. Die Datensätze für jede Ebene umfassen einen Kopfabschnitt, der Daten enthält, die bei der Dekodierung in Unter-Datensätze verwendet werden.
  • Jeder Makroblock des kodierten HDTV-Signals enthält sechs Blöcke und jeder Block enthält Daten, die 64 jeweilige Koeffizientenwerte einer diskreten Kosinustransformations-Darstellung (DCT) von 64 Bildelementen (Pixeln) in dem HDTV-Bild repräsentieren.
  • In dem Kodierungsprozess können die Pixeldaten einer bewegungskompensierten Differenzkodierung vor der diskreten Kosinustransformation unterzogen werden und werden die Blöcke der transformierten Koeffizienten weiter durch Einsetzen von Kodiertechniken mit laufender Länge und variabler Länge kodiert. Ein Decoder, der die Bildsequenz aus dem Datenstrom zurückgewinnt, kehrt den Kodierungsprozess um.
  • Dieser Decoder verwendet einen Entropie-Decoder (beispielsweise einen Decoder mit variabler Länge), einen inversen diskreten Kosinustransformations-Prozessor, einen Bewegungskompensationsprozessor und einen Interpolationsfilter.
  • Der Video-Decoder gemäß der vorliegenden Erfindung ist ausgelegt, um eine Anzahl von verschiedenen Bildformaten zu unterstützen und gleichzeitig einen minimalen Dekodierspeicher zur Abwärtswandlung von hoch auflösenden kodierten Bildformaten zu benötigen, beispielsweise einen 48 Mb des aktuellen dynamischen RAMBUS-RAM (Concurrent RDRAM).
  • Die 1A zeigt ein System, das ein Ausführungsbeispiel gemäß der vorliegenden Erfindung zum Empfangen und Dekodieren einer kodierten Videoinformation auf MP@HL oder MP@ML verwendet, das die dekodierte Information in einem von einem Benutzer ausgewähltes Ausgabe-Videoformat formatiert (das sowohl Videoinformation als auch Audioinformation enthält) und das eine Schnittstelle bildet, um die formatierten Videoausgabe-Signale an Anzeigevorrichtungen zu liefern. Die Ausführungsbeispiele gemäß der vorliegenden Erfindung sind ausgelegt, um sämtliche ATSC-Videoformate zu unterstützen. Aus Vereinfachungsgründen ist der Betrieb in einen Abwärtswandlungs-Modus (Down Conversion; DC), der irgendeinen MPEG-Main-Profile-Video-Bitstrom empfängt (der durch FCC-Normen begrenzt ist) und ein 525P-, 525I- oder NTSC-Bildformat bereitstellt, und in einen Voll-Spezifikations-Modus (Full Specification; FS) unterteilt, der aus dem MPEG-Main-Profile-Bitstrom ein hoch auflösendes 1080I/1125I- oder 750P-Format-Bild bereitstellt.
  • Das beispielhafte System gemäß der 1A umfasst eine Frontend-Schnittstelle 100, einen Video-Decoder-Abschnitt 120 und einen zugeordneten Decoder-Speicher 130, eine primäre Videoausgabe-Schnittstelle 140, einen Audio-Decoder-Abschnitt 160, eine optionale Computer-Schnittstelle 110 und einen optionalen NTSC-Videoverarbeitungs-Abschnitt 150.
  • Gemäß der 1A umfasst das beispielhafte System eine Frontend-Schnittstelle 100 mit einem Transport-Decoder und einen Prozessor 102 mit einem zugeordneten Speicher 103. Ebenfalls vorgesehen sein kann ein optionaler Multiplexer 101, um eine empfangene Steuerinformation und computergenerierte Bilder von der Computer-Schnittstelle 110 beispielsweise in dem IEEE-1394-Link-Layer-Protokoll zu empfangen oder um einen kodierten Transportstrom von einem digitalen Fernsehempfänger (nicht gezeigt) wieder zu gewinnen. Der Transport-Decoder 102 wandelt den empfangenen komprimierten Daten-Bitstrom von dem Kommunikationskanal-Bitstrom in komprimierte Videodaten um, die beispielsweise paketisierte elementare Strompakete (PES) entsprechend der Norm MPEG-2 sein können. Der Transport-Decoder kann entweder die PES-Pakete direkt bereit stellen oder kann die PES-Pakete weiter in einen oder mehrere elementare Ströme umwandeln.
  • Der Video-Decoder-Abschnitt umfasst einen ATV-Video-Decoder 121 und einen digitalen Phasenregelkreis (DPLL) 122. Der ATV-Video-Decoder 121 empfängt einen elementaren Strom oder (PES)-Videopakete von der Frontend-Schnittstelle 100, von der Frontend-Schnittstelle und wandelt die Pakete in den elementaren Strom um. Ein Frontend-Bildprozessor des ATV-Video-Decoders 121 dekodiert dann die elementaren Ströme gemäß dem verwendeten Kodierungsverfahren, um Luminanz- und Chrominanz-Pixelinformation für jedes Bild bereitzustellen.
  • Der ATV-Video-Decoder 121 umfasst außerdem ein Speicher-Untersystem, um Dekodiervorgänge unter Verwendung eines externen Speichers zu steuern, der eine Bildinformation bereitstellt, sowie einen Anzeigeabschnitt, um dekodierte Bildinformation in ein gewünschtes Bildformat zu verarbeiten. Der ATV-Video-Decoder 121 verwendet den Decoder-Speicher 130, um das kodierte, hoch auflösende Videosignal zu verarbeiten. Der DPLL 122 wird dazu verwendet, um Synchronisationssignale zum Synchronisieren von Verarbeitungsvorgängen zwischen dem ATV-Decoder 120 und dem Decoder-Speicher 130 zu erzeugen. Der Decoder-Speicher 130 umfasst eine erste Gruppe von Speichereinheiten 131, 132 und 133, bei denen es sich jeweils um einen 16-Mb-RDRAM-Speicher handeln kann, und eine zweite Gruppe von Speichereinheiten 134, 135 und 136, bei denen sich ebenfalls um 16-Mb-RDRAM-Speicher handeln kann. Ausführungsbeispiele gemäß der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf, und vorzugsweise darin integriert, den Video-Decoder-Abschnitt 120 und den Decoder-Speicher 130 beschrieben.
  • Die primäre Videoausgabe-Schnittstelle 140 umfasst einen ersten Digital-zu-Analog-Wandler (D/A) (DAC) 141 (der tatsächlich drei D/A-Einheiten für das Luminanzsignal und die CR- und CB-Chrominanzsignale aufweist), der bei 74 MHz betrieben werden kann, gefolgt von einem Filter 142. Die Schnittstelle 140 stellt analoge Videosignale mit einem 1125I- oder 750P-Format bereit. Die Schnittstelle 140 umfasst auch einen zweiten (D/A)-Wandler (DAC) 143 (ebenfalls mit drei D/A-Einheiten für das Luminanzsignal und die CR- und CB-Chrominanzsignale), der bei 27 MHz betrieben werden kann, gefolgt von einem Filter 142, um Videosignale mit einem 525I- oder 525P-Format zu erzeugen. Die primäre Videoausgabe-Schnittstelle 140 wandelt die digital kodierten Videosignale, die ein gewünschtes Format aufweisen, um, erzeugt ein analoges Videosignal mit Chrominanz- und Luminanz-Komponenten mit dem gewünschten Format unter Verwendung eines (D/A)-Wandlers und filtert das analoge Videosignal, um Sampling-Artefakte des D/A-Wandlungsprozesses zu entfernen.
  • Der Audio-Decoder-Abschnitt 160 umfasst einen AC3-Audio-Decoder 162, der Audiosignale an Ausgangsanschlüssen 163 und 164 bereitstellt, und einen optionalen abwärts mischenden 6-2-Kanal-Prozessor 161, um zwei Kanal-Audiosignale an dem Ausgangsanschluss 165 bereitzustellen. Die Audioverarbeitung von MP@HL-MPEG-2-Norm-Audiosignal-Komponenten von einer kodierten digitalen Information in ein analoges Ausgabesignal an den Ausgabeanschlüssen 163, 164 und 165 ist aus dem Stand der Technik wohl bekannt und ein Audio-Decoder, der zur Verwendung als Decoder 160 geeignet ist, ist ein ZR38500-Sechskanal-Dolby-Digital-Surround-Prozessor, der von der Zoran Corporation, Santa Clara, CA, erhältlich ist.
  • Die optionale Computer-Schnittstelle 110 sendet und empfängt Computerbildsignale, die beispielsweise zu der IEEE-1394-Norm passen. Die Computer-Schnittstelle 110 umfasst einen physikalischen Schichtprozessor 111 und einen Schichtverbindungsprozessor (link layer processor) 112. Der physikalische Schichtprozessor 111 wandelt elektrische Signale von dem Ausgangsanschluss 113 in empfangene computergenerierte Bildinformation und Steuersignale und stellt diese Signale für eine Dekodierung mit Hilfe des Verbindungsschichtprozessor 112 in Form von IEEE-1394-formatierten Daten bereit. Der physikalische Schichtprozessor 111 wandelt auch empfangene Steuersignale, die von dem Schichtverbindungsprozessor 112 kodiert werden und von dem Transport-Decoder 102 herrühren, in elektrische Ausgangssignale gemäß der Norm IEEE 1394 um.
  • Der NTSC-Videoverarbeitungs-Abschnitt 150 umfasst einen optionalen ATV-NTSC-Abwärtswandlungs-Prozessor 151, der das von dem Filter 142 bereitgestellte analoge HDTV-Signal in ein 525I-Signal umwandelt. Diese Wandlung zwischen Normen ist aus dem Stand der Technik bekannt und kann unter Verwendung von räumlichen Filterungstechniken erreicht werden, wie diese beispielsweise im US-Patent 5,613,084 für Hau et al. mit dem Titel INTERPOLATION FILTER SELECTION CIRCUIT FOR SAMPLE RATE CONVERSION USING PHASE QUANTIZATION offenbart ist. Bei einem Ausführungsbeispiel gemäß der Erfindung wird dieser Verarbeitungsabschnitt nur dann verwendet, wenn der Decoder ein 1080I- oder 1125I-Signal verarbeitet.
  • Der NTSC-Kodierer 152 empfängt ein analoges 525I-Signal entweder von dem Prozessor 151 oder direkt von dem Decoder 120 und wandelt das Signal in das NTSC-formatierte Videosignal an den Ausgabeanschlüssen 153 (S-Video) und 154 (FBAS-Video) um.
  • Video-Decoder-Abschnitt der einen Decoder-Speicher verwendet
  • Die 1B ist ein Hochebenen-Blockdiagramm, das die funktionalen Blöcke des ATV-Video-Decoders 121 zeigt, einschließlich einer Schnittstelle zu einem externen Speicher 130, der in einem Ausführungsbeispiel gemäß der vorliegenden Erfindung verwendet wird. Der ATV-Video-Decoder 121 umfasst einen Bildprozessor 171, einen Makroblock-Decoder 172, einen Anzeigeabschnitt 173 und ein Speicher-Untersystem 174. Der Bildprozessor 171 empfängt, speichert und dekodiert den einlaufenden MPEG-2-Video-Bitstrom teilweise und stellt den kodierten Bitstrom, Bildschirm-Anzeigedaten und Bewegungsvektoren bereit, die in dem Speicher 130 unter der Steuerung des Speicher-Untersystems 174 gespeichert werden können. Dez Makroblock-Decoder 172 empfängt den kodierten Bitstrom, die Bewegungsvektoren und die gespeicherten Bewegungskompensations-Referenzbilddaten, wenn eine vorhersagende Kodierung verwendet wird, und stellt für das Speicher-Untersystem 174 dekodierte Makroblöcke des kodierten Videobilds bereit. Der Anzeigeabschnitt 173 ruft die dekodierten Makroblöcke von dem Speicher-Untersystem 174 auf und formatiert diese in das Videobild zur Anzeige. Der Betrieb dieser Abschnitte wird nachfolgend im Detail beschrieben.
  • a) Main-Profile-Format-Unterstützung für Bildverarbeitung
  • Der ATV-Video-Decoder 121 gemäß der vorliegenden Erfindung ist ausgelegt, um sämtliche ATSC-Videoformate zu unterstützen. Aus Vereinfachungsgründen ist der Betrieb des ATV-Video-Decoders 121 in einen Abwärtswandlungsmodus (Down Conversion; DC), der irgendeinen der in der Tabelle 1 gezeigten MPEG-Main-Profile-Video-Bitströme empfängt und ein 525P-, 525I- oder NTSC-Format-Videosignal bereitstellt, und in einen Voll-Spezifikations-Modus (Full Specification; FS) unterteilt, der ein hoch auflösendes Bild in dem Format 1080I/1125I oder 750P anhand des MPEG-Main-Profil-Bitstroms bereitstellt. Für den beispielhaften Video-Decoder gemäß der 1A wird in einem FS-Modus irgendein Videosignal mit hoher Auflösung oder normaler Auflösung (HDTV oder SDTV) dekodiert und an einem Ausgangsanschluss in demselben Format bereitgestellt, wie dieses verwendet wird, wenn es kodiert wird. In dem DC-Modus wird ein HDTV- oder SDTV-Signal dekodiert und ein Ausgabesignal angezeigt, das an einem von zwei Anschlüssen bereitgestellt wird, wobei Anschluss 1 entweder ein fortschreitendes oder verschachteltes Bild bereitstellt und Anschluss 2 ein verschachteltes Bild bereitstellt.
  • Tabelle 1 Video-Bitstrom-Formate
    Figure 00160001
  • In dem FS-Modus ist Bildinformation in dem Kopfteil (Sequenz oder Bild bzw. Standbild) enthalten und ermöglicht die MPEG-Norm, dass ein fortschreitendes Bild als verschachteltes Bild angezeigt werden kann. Um außerdem eine Bildfrequenz-Hz-Wandlung von 30 Hz/60 Hz zu 29,97 Hz/59,94 Hz zu unterstützen, kann der Decoder ein Bild-Vollbild von jeweils empfangenen 1001-Bild-Vollbildern weglassen. Die Tabelle 2 gibt die in dem FS-Modus unterstützten Ausgabe-Bildformate für die jeweiligen Eingabe-Bitströme gemäß der Tabelle 1 wieder:
  • Tabelle 2 FS-unterstützte Videoformate
    Figure 00170001
  • In dem DC-Modus erfolgt eine Tiefpassfilterung der hochfrequenten Komponenten des Main-Level-Bildes als Teil der Dekodierung, um die Auflösung des hoch auflösenden Bildes auf eine Form mit niedrigerer Auflösung einzustellen. Dieser Vorgang beinhaltet sowohl eine horizontale Filterung als auch eine vertikale Filterung des hoch auflösenden Bildes. Man beachte, dass in dem DC-Modus die Anzeigeformat-Wandlung Quellbilder mit einem Seitenverhältnis von 16 × 9 auf Anzeigen von 4 × 3 anzeigen kann und umgekehrt. Dieser Prozess wird nachfolgend unter Bezugnahme auf den Anzeigeabschnitt des Video-Decoder-Abschnittes 120 beschrieben. Die Tabelle 3 gibt die unterstützten primären und sekundären Ausgabe-Bildformate für die jeweiligen Eingabe-Bitströme gemäß der Tabelle 1 wieder:
  • Tabelle 3 DC-unterstützte Videoformate
    Figure 00180001
  • b) Dekodierung, Abwärtswandlung und Downsampling
  • I) Überblick
  • Die 2A ist ein Hochebenen-Blockdiagramm eines typischen Videodekodiersystems, das ein MPEG-2-kodiertes Bild verarbeitet. Die grundlegenden Methoden, die verwendet werden, um ein MPEG-2-kodiertes Bild zu dekodieren bzw. zu entschlüsseln, und zwar ohne nachfolgende Verarbeitung, Abwärtswandlung oder Formatwandlung, sind durch die Norm MPEG-2 spezifiziert. Das Videodekodiersystem umfasst einen Entropie-Decoder (ED) 110, der einen Decoder mit variabler Länge (Variable Length Decoder; VLD) 210 und einen Lauflängen-Decoder 212 umfassen kann. Das System umfasst auch einen inversen Quantisierer 214 und einen inversen diskreten Kosinustransformations-Prozessor (IDCT) 218. Das beispielhafte System umfasst auch einen Controller bzw. eine Steuervorrichtung 207, der bzw. die die verschiedenen Elemente des Dekodiersystems in Reaktion auf die durch den ED 110 von dem Eingabe-Bitstrom abgerufene Steuerinformation steuert. Zum Verarbeiten von Vor hersage-Bildern (prediction images) umfasst das System außerdem einen Speicher 199 mit einem Referenz-Bildspeicher 222, einen Addierer 230 und einen Bewegungskompensationsprozessor 206a, der einen Bewegungsvektorprozessor 221 und einen Halbpixelgenerator 228 aufweisen kann.
  • Der ED 110 empfängt das kodierte Video-Bildsignal und kehrt den Kodierungsprozess um, um Makroblöcke von quantisierten Frequenzdomänen-Koeffizientenwerten (DCT) und Steuerinformation zu erzeugen, einschließlich von Bewegungsvektoren, die die relative Verschiebung eines übereinstimmenden Makroblocks in einem zuvor dekodierten Bild beschreiben, das einem Makroblock des vorhergesagten Bildes entspricht, das augenblicklich dekodiert wird. Der inverse Quantisierer 214 empfängt die quantisierten DCT-Transformationskoeffizienten und rekonstruiert die quantisierten DCT-Koeffizienten für einen bestimmten Makroblock. Die Quantisierungsmatrix, die für einen bestimmten Block verwendet werden soll, wird von dem ED 110 empfangen.
  • Der IDCT-Prozessor 218 transformiert die rekonstruierten DCT-Koeffizienten in Pixelwerte in der räumlichen Domäne (und zwar für jeden Block von 8 × 8-Matrixwerten, die Luminanz- oder Chrominanz-Komponenten des Makroblocks repräsentieren, und für jeden Block von 8 × 8-Matrixwerten, die die Differenz-Luminanz- oder Differenz-Chrominanz-Komponenten des vorhergesagten Makroblocks entsprechen).
  • Falls der aktuelle Makroblock nicht vorhersagend kodiert ist, sind nur die Ausgabe-Matrixwerte, die von dem IDCT-Prozessor 218 bereitgestellt werden, die Pixelwerte des entsprechenden Makroblocks des aktuellen Videobilds. Falls der Makroblock zwischenbildkodiert (interframe encoded) ist, wird der entsprechende Makroblock des vorherigen Videobild-Vollbildes in dem Speicher 199 zur Verwendung durch den Bewegungskompensationsprozessor 206 gespeichert. Der Bewegungskompensationsprozessor 206 empfängt von dem Speicher 199 einen zuvor dekodierten Makroblock in Reaktion auf den Bewegungsvektor und addiert dann in dem Addierer 230 den vorherigen Makroblock zu dem aktuellen IDCT-Makroblock (der einer Restkomponente des aktuellen, vorhersagend kodierten Bildes entspricht), um den entsprechenden Makroblock von Pixeln für das aktuelle Videobild zu erzeugen, das dann in dem Referenzbildspeicher 222 des Speichers 199 gespeichert wird.
  • Das System des ersten Ausführungsbeispiels gemäß der 2A umfasst auch einen Anzeigeformatblock 290, einschließlich eines vertikalen Filters 292 und eines horizontalen Filters 294. Der Anzeigeformatblock 290 formatiert dekodierte, hoch auflösende Bilder (FS) in Bilder für eine Anzeige auf einer bestimmten Anzeigeeinheit.
  • Die 2A, wie diese beschrieben wurde, stellt eine Dekodierung eines kodierten Bildes ohne eine Abwärtswandlung (down conversion) dar. Falls eine Abwärtswandlung verwendet wird, um ein Bild mit niedrigerer Auflösung bereitzustellen, kann ein DCT-Filter vor der IDCT-Operation hinzugefügt sein.
  • Die 2B ist ein Hochebenen-Blockdiagramm des Abwärtswandlungssystems eines Ausführungsbeispiels gemäß der vorliegenden Erfindung, das eine solche DCT-Filteroperation einsetzt und das von einem Ausführungsbeispiel gemäß der vorliegenden Erfindung in einem DC-Modus eingesetzt werden kann. Wie in der 2B gezeigt, umfasst das Abwärtswandlungssystem einen Decoder mit variabler Länge (VLD) 210, einen Lauflängen-Decoder (R/L) 212, einen inversen Quantisierer 214 und einen inversen diskreten Kosinustransformationsprozessor (IDCT) 218. Außerdem umfasst das Abwärtswandlungssystem einen Abwärtswandlungsfilter 216 und einen Abwärtstastungsprozessor (down sampling processor) 232, um dekodierte Bilder zu dezimieren. Während die nachfolgende Beschreibung das Ausführungsbeispiel für ein MP@HL-kodiertes Eingabesignal beschreibt, kann die vorliegende Erfindung mit einem beliebigen, ähnlich kodierten, hoch auflösenden Bild-Bitstrom ausgeführt werden.
  • Das Abwärtswandlungssystem umfasst auch einen Bewegungskompensationsprozessor 206b, einschließlich eines Bewegungsvektorübersetzers (MV) 220, einen Bewegungsblockerzeuger 224, einschließlich eines Aufwärtstastungsprozessors (up-sampling processor) 226, einen Halbpixel-Generator 228 und einen Referenz-Vollbildspeicher 222.
  • Das System gemäß dem ersten Ausführungsbeispiel der 2B umfasst auch einen Anzeigewandlungsblock 280 mit einem vertikal programmierbaren Filter (VPF) 282 und einem horizontal programmierbaren Filter (HZPF) 284. Der Anzeigewandlungsblock 280 wandelt abwärts getastete Bilder in Bilder für eine Anzeige auf einer bestimmten Anzeigevorrichtung um, die eine niedrigere Auflösung als das ursprüngliche Bild aufweist, und wird nachfolgend in dem Abschnitt d) (II) bezüglich der Anzeigewandlung beschrieben.
  • Der Abwärtswandlungsfilter 216 führt eine Tiefpassfilterung der hoch auflösenden (beispielsweise Main-Profile-, Hochebenen-DCT-)Koeffizienten in der Frequenzdomäne aus. Der Abwärtstastungsprozess 232 eliminiert räumliche Pixel durch Dezimierung des gefilterten Main-Profile-Hochebenen-Bildes, um einen Satz von Pixelwerten zu erzeugen, die auf einem Monitor angezeigt werden können, der eine niedrigere Auflösung aufweist, als diese benötigt wird, um ein MP@HL-Bild anzuzeigen. Der beispielhafte Referenz-Vollbildspeicher 222 speichert die räumlichen Pixelwerte, die zumindest einem zuvor dekodierten Referenz-Vollbild entsprechen, das eine Auflösung aufweist, die dem abwärts getasteten Bild entspricht. Für eine Zwischenbild-Kodierung skaliert der MV-Umsetzer 220 die Bewegungsvektoren für jeden Block des empfangenen Bildes, das konsistent ist zu der Auflösungsreduktion, und der hoch auflösende Bewegungsblockgenerator 224 empfängt die Bewegungsblöcke mit niedriger Auflösung, die von dem Referenz-Vollbildspeicher 222 bereitgestellt werden, tastet diese Bewegungsblöcke aufwärts und führt eine Halbpixel-Interpolation je nach Bedarf aus, um Bewegungsblöcke bereitzustellen, die Pixelstellen aufweisen, die den dekodierten und gefilterten Differenz-Pixelblöcken entsprechen.
  • Man beachte, dass in dem Abwärtswandlungssystem gemäß der 1B die abwärts getasteten (downsampled) Bilder anstelle der hoch auflösenden Bilder gespeichert werden, was in einer spürbaren Verkleinerung des Speichers resultiert, der zum Speichern von Referenzbildern erforderlich ist.
  • Der Betrieb eines Ausführungsbeispiels des Abwärtswandlungssystems gemäß der vorliegenden Erfindung für eine Zwischenvollbild-Kodierung wird nun beschrieben. Der MP@HL-Bitstrom wird empfangen und von dem VLD 210 dekodiert. Zusätzlich zu der Kopfinformation, die von dem HDTV-System verwendet wird, stellt der VLD 210 DCT-Koeffizienten für jeden Block und Makroblock sowie Bewegungsvektorinformation bereit. Die DCT-Koeffizienten werden in dem R/L-Decoder 212 lauflängen-dekodiert und von dem inversen Quantisierer 214 invers quantisiert.
  • Weil das durch die DCT-Koeffizienten repräsentierte empfangene Videobild ein hoch auflösendes Bild ist, verwendet das Ausführungsbeispiel gemäß der vorliegenden Erfindung eine Tiefpassfilterung der DCT-Koeffizienten von jedem Block, bevor das hoch auflösende Videobild dezimiert wird. Der inverse Quantisierer 214 stellt dem DCT-Filter 216 die DCT-Koeffizienten bereit, der eine Tiefpassfilterung in der Frequenzdomäne durch Wichten der DCT-Koeffizienten mit vorbestimmten Filterkoeffizientenwerten ausführt, bevor diese dem IDCT-Prozessor 218 bereitgestellt werden. Für ein Ausführungsbeispiel gemäß der vorliegenden Erfindung wird diese Filteroperation auf der Basis von Block zu Block vorgenommen.
  • Der IDCT-Prozessor 218 stellt räumliche Pixeltastwerte durch Ausführen einer inversen diskreten Kosinustransformation der gefilterten DCT-Koeffizienten bereit. Der Abwärtstastungsprozessor 232 reduziert die Bildtastgröße durch Eliminieren von räumlichen Pixeltastwerten entsprechend einem vorbestimmten Dezimierungs- bzw. Verkleinerungsverhältnis; deshalb verwendet ein Speichervorgang des Bildes mit der niedrigeren Auflösung im Vergleich zu dem Speicher, der benötigt würde, um das höher auflösende MP@HL-Bild zu speichern, einen kleineren Vollbildspeicher.
  • Der Betrieb eines Ausführungsbeispiels des Abwärtswandlungssystems gemäß der vorliegenden Erfindung für vorhergesagte (predicted) Bilder der Kodierungsnorm wird nun beschrieben. In diesem Beispiel repräsentieren die aktuell empfangenen Bild-DCT-Koeffizienten die DCT-Koeffizienten für Restkomponenten der vorhergesagten Bild-Makroblöcke, was nun aus Zweckmäßigkeitsgründen als vorhergesagtes Vollbild (Predicted Frame; P-Frame) bezeichnet wird. Bei dem beschriebenen Ausführungsbeispiel werden die horizontalen Komponenten der Bewegungsvektoren für ein vorhergesagtes Vollbild skaliert, weil die niedrig auflösenden Referenzbilder von vorherigen Vollbildern, die in einem Speicher gespeichert sind, nicht dieselbe Anzahl von Pixeln aufweisen wie das hoch auflösende vorhergesagte Vollbild (MP@HL).
  • Bezugnehmend auf die 2B werden die Bewegungsvektoren des von dem VLD 210 bereitgestellten MP@HL-Bitstroms dem MV-Umsetzer 220 bereitgestellt. Jeder Bewegungsvektor wird von dem MV-Umsetzer 220 skaliert, um den geeigneten Vorhersageblock des Referenz-Vollbildes eines in dem Referenz-Vollbildspeicher 222 gespeicherten vorherigen Bildes zu referenzieren. Die Größe (Anzahl von Pixelwerten) in dem abgerufenen Block ist kleiner als der Block des entsprechenden hoch auflösenden Blockes, der dazu verwendet wird, um das aktuelle Bild zu kodieren; folglich wird der abgerufene Block aufwärts getastet, um einen Vorhersageblock zu bilden, der dieselbe Anzahl von Pixeln wie der von dem IDCT-Prozessor 218 bereitgestellte Restblock aufweist, bevor die Blöcke durch das Summierungsnetzwerk 230 miteinander verknüpft werden.
  • Der Vorhersageblock wird von dem Aufwärtstastungsprozessor 226 in Reaktion auf ein Steuersignal von dem MV-Umsetzer 220 aufwärts getastet (upsampled), um einen Block zu erzeugen, der dem ursprünglichen, hoch auflösenden Block von Pixeln entspricht, und dann werden Halbpixel-Werte erzeugt – falls dies durch den Bewegungsvektor für den aufwärts getasteten Vorhersageblock in dem Halbpixel-Generator 228 angezeigt wird –, um eine geeignete räumliche Ausrichtung des Vorhersageblocks zu gewährleisten. Der aufwärts getastete und ausgerichtete Vorhersageblock wird in dem Summierungsnetzwerk 230 zu dem aktuellen gefilterten Block addiert, bei dem es sich bei diesem Beispiel um die Restkomponente mit reduzierter Auflösung von dem Vorhersageblock handelt. Die gesamte Verarbeitung wird an einem Makroblock auf der Basis von Makroblöcken ausgeführt. Nachdem der Bewegungskompensationsprozess für den aktuellen, hoch auflösenden Makroblock beendet ist, wird der rekonstruierte Makroblock in entsprechender Weise von dem Aufwärtstastungsprozessor 232 dezimiert bzw. verkleinert. Dieser Prozess verringert die Auflösung des Bildes nicht, sondern entfernt einfach redundante Pixel von dem gefilterten Bild mit niedriger Auflösung.
  • Sobald die abwärts getasteten Makroblöcke für ein Bild zur Verfügung stehen, passt der Anzeigewandlungsblock 280 das Bild für eine Anzeige auf einer niedrig auflösenden Fernsehanzeigeeinheit durch Filtern der vertikalen bzw. horizontalen Komponenten des abwärts getasteten Bildes in dem VPF 282 bzw. in dem HZPF 284 an.
  • Die Beziehung zwischen den funktionalen Blöcken des ATV-Video-Decoders 121 gemäß der 1A und 1B wird nun beschrieben. Der Bildprozessor 171 der 1B empfängt die Videobildinformation-Bitströme. Der Makroblockdecoder 172 umfasst den VLD 210, einen inversen Quantisierer 214, den DCT-Filter 216, IDCT 218, Addierer 230 und die bewegungskompensierten Vorhersager 206a und 206b. Der VLD 210 kann auch von dem Bildprozessor 171 genutzt werden. Der externe Speicher 130 entspricht dem Speicher 199, mit 16 Mb-RDRAM 131–136, welche den Referenz-Vollbildspeicher 222 enthalten.
  • Für den FS-Modus kann die Dekodierung des MPEG-2-Stroms mit dem 750P-Format durch Speichern von Referenz-Vollbildern mit Hilfe eines Prozesses ausgeführt werden, der für eine effiziente Speicherausnutzung entweder ein 96 Mb-RDRAM oder ein 48 Mb-RDRAM verwendet. In dem FS-Modus nutzt die Dekodierung des MPEG-2-Stroms mit den Formaten 1125I/1125P/750P den gesamten 96 Mb-Speicher des Speichers 130 gemäß der 1 aus. Die 2C zeigt eine Konfiguration des in den 1A und 1B gezeigten Systems, in welcher in dem FS-Modus die Dekodierung eines MPEG-2-Stroms mit dem Format 750P unter Verwendung des 48 Mb-Speichers des Speichers 130 gemäß der 1 dekodiert wird. Wie in der 2C gezeigt, wird der 750P-Bitstrom empfangen und, wie anhand der 2A beschrieben, dekodiert, wobei 1280H-Pixel und 720V-Zeilen in dem Speicher gespeichert werden. Für dieses Beispiel ist der DCT-Filter 216 vorhanden, dient dieser jedoch nur als Gesamtpassfilter oder wird dieser einfach nicht freigegeben.
  • Die 2D stellt die Operation des Systems in dem DC-Modus dar, beim Wandeln eines 1125I-Signals in ein Format 525P/525I. In diesem Szenario tastet das System nach einer Tiefpassfilterung mit Hilfe des DCT-Filters 216, wie dies vorstehend anhand der 2B beschrieben wurde, das hoch auflösende Signal um einen Faktor 3 abwärts und speichert dieses die Bilder in dem 48 Mb-Speicher in verschachtelter Form als 640H und 1080V. Für dieses System wandelt der Bewegungskompensationsprozess die gespeicherten Bilder um einen Faktor von 3 aufwärts (was auch für eine Umsetzung bzw. Übersetzung der empfangenen Bewegungsvektoren gilt), bevor eine bewegungsvorhersagende (motion-predictive) Dekodierung erzielt wird. Auch wird das Bild für eine Anzeigewandlung horizontal und vertikal gefiltert.
  • Die 2E stellt in ähnlicher Weise die Beziehung zwischen der DC-Modus-Format-Abwärtswandlung von dem Format 750P in das Format 525P/525I dar. Diese Wandlung erfolgt in derselben Weise wie die Wandlung von 1125I nach 525P/525I, mit der Ausnahme, dass die Abwärtswandlung für den Speicher und die Aufwärtstastung für die Bewegungskompensation um einen Faktor von 2 erfolgt.
  • II) Makroblock-Vorhersage für Abwärtswandlung
  • Für den beispielhaften Abwärtswandlungsprozess können, weil die Referenz-Vollbilder der vorherigen Bilder in der horizontalen Richtung kleiner sind, die empfangenen Bewegungsvektoren, die auf diese Vollbilder zeigen, ebenfalls gemäß dem Wandlungsverhältnis übersetzt bzw. umgesetzt werden. Die nachfolgende Beschreibung beschreibt die Bewegungsumsetzung für den Luminanz-Block in der horizontalen Richtung. Ein Fachmann auf diesem Gebiet könnte die nachfolgende Diskussion ohne weiteres auf eine Bewegungsumsetzung in der vertikalen Richtung erweitern, falls dies gewünscht ist. Wenn man x und y als die aktuelle Makroblock-Adresse in dem ursprünglichen Bild-Vollbild, Dx als den horizontalen Dezimierungs- bzw. Verkleinerungsfaktor und mvx als den horizontalen Halbpixel-Bewegungsvektor des ursprünglichen Bild-Vollbildes bezeichnet, so wird die Adresse des obersten linken Pixels des Bewegungsblocks in dem ursprünglichen Bild-Vollbild, die in der Halbpixel-Einheit als XH bezeichnet wird, durch (1) angegeben: XH = 2x + mvx (1)
  • Das Pixel, das dem Bewegungsblock entspricht, beginnt in dem abwärts getasteten (down-sampled) Bild und weist eine Adresse auf, die als x* und y* bezeichnet wird und unter Verwendung von Gleichung (2) bestimmt werden kann.
  • Figure 00260001
  • Die Division von Gleichung (2) ist eine Ganzzahl-Division ohne Abschneiden.
  • Weil der beispielhafte Filter 216 und der Aufwärtstastungsprozessor 232 nur die horizontalen Komponenten des Bildes reduzieren, wird die vertikale Komponente des Bewegungsvektors nicht beeinflusst. Für die Chrominanz-Daten ist der Bewegungsvektor die Hälfte eines Luminanz-Bewegungsvektors in dem ursprünglichen Bild. Deshalb können die Definitionen für die Umsetzung des Chrominanz-Bewegungsvektors auch die beiden Gleichungen (1) und (2) verwenden.
  • Eine Bewegungsvorhersage wird in einem zweistufigen Prozess vorgenommen: Zunächst kann eine pixelgenaue Bewegungsabschätzung in dem ursprünglichen Bild-Vollbild durch Aufwärtstasten eines abwärts getasteten Bild-Vollbildes in dem Aufwärtstastungsprozessor 226 gemäß den 2A und 2B bewerkstelligt werden, dann führt der Halbpixel-Generator 228 durch Mitteln von nächsten bzw. benachbarten Pixelwerten eine Halbpixel-Interpolation aus.
  • Die Referenzbilddaten werden zu den Ausgabedaten, die von dem IDCT-Prozessor 218 bereitgestellt werden, addiert. Weil die Ausgabewerte des Addierers 230 einem Bild entsprechen, das eine Anzahl von Pixeln aufweist, die konsistent zu einem hoch auflösenden Format ist, können diese Werte für eine Anzeige auf einer Anzeige mit einer niedrigeren Auflösung abwärts getastet werden. Die Abwärtstastung in dem Abwärtstastungsprozessor 232 ist im Wesentlichen äquivalent zu einer Abwärtstastung eines Bild-Vollbildes, die Anpassungen können jedoch basierend auf dem Wandlungsverhältnis vorgenommen werden. Beispielsweise beträgt für den Fall einer 3 : 1-Abwärtstastung die Anzahl von horizontal abwärts getasteten Pixeln für jeden Eingabe-Makroblock 6 oder 5 und entsprechen die zuerst abwärts getasteten Pixel nicht stets dem ersten Pixel in dem Eingabe-Makroblock.
  • Nach Erlangen des korrekten Bewegungsvorhersageblocks aus dem abwärts getasteten Bild wird eine Aufwärtstastung dazu verwendet, um den entsprechenden Vorhersageblock in dem hoch auflösenden Bild zu erhalten. Folglich ist in dem abwärts getasteten Bild eine Subpixel-Genauigkeit in der Bewegungsblockvorhersage wünschenswert.
  • Beispielsweise ist es, wenn eine 3 : 1-Dezimierung verwendet wird, wünschenswert, dass man eine 1/3-(oder 1/6-)Subpixel-Genauigkeit in dem abwärts gewandelten Bild für eine geeignete Bewegungsvorhersage hat. Das Subpixel, das ein erstes Pixel darstellt, das von dem Bewegungsvektor benötigt wird, wird zusätzlich in dem abwärts getasteten Bewegungsblock bestimmt. Dann werden nachfolgend Subpixel-Positionen unter Verwendung einer Modulo-Arithmetik, die in der nachfolgenden Beschreibung beschrieben wird, bestimmt. Die Subpixel-Positionen werden als xs bezeichnet, wie durch die Gleichung (3) angegeben:
    Figure 00280001
    wobei "%" die Modulo-Division repräsentiert.
  • Beispielsweise sind die Bereiche von xs für eine 3 : 1-Aufwärtstastung (upsampling) 0, 1, 2 und für eine 2 : 1-Aufwärtstastung 0, 1. Die 3A zeigt Subpixel-Positionen und entsprechende 17 vorhergesagte Pixel für 3 : 1- und 2 : 1-Beispiele und die Tabelle 4 gibt die Legende für die 3A an.
  • Tabelle 4
    Figure 00280002
  • Wie vorstehend beschrieben, kann es sich bei den Aufwärtswandlungsfiltern um Aufwärtswandlungs-Polyphasen-Filter handeln und die Tabelle 5 gibt Eigenschaften dieser Aufwärtswandlungs-Polyphasen-Interpolationsfilter wieder.
  • Tabelle 5
    Figure 00290001
  • Die nächsten zwei Tabellen, Tabelle 6 und Tabelle 7, zeigen Polyphasen-Filterkoeffizienten für beispielhafte 3 : 1- und 2 : 1-Aufwärtstastung-Polyphasen-Filter.
  • Tabelle 6: 3 : 1-Aufwärtstastungsfilter
    Figure 00290002
  • Tabelle 7: 2 : 1-Aufwärtstastungsfilter
    Figure 00300001
  • In einer Festkomma-Darstellung sind die Zahlen in Klammern gemäß der Tabelle 6 und der Tabelle 7 Zweier-Komplementdarstellungen in 9 Bits, wobei sich die entsprechenden Gleitkommazahlen auf der linken Seite befinden. In Abhängigkeit von der Subpixel-Position des Bewegungsvorhersageblocks in dem abwärts getasteten Referenz-Bild-Vollbild wird nur eine entsprechende Phase des Polyphasen-Interpolationsfilters verwendet. Auch für das Ausführungsbeispiel werden zusätzliche Pixel auf der linken und rechten Seite dazu verwendet, um 17 horizontale Pixel in dem ursprünglichen Bild-Vollbild zu interpolieren. Beispielsweise werden für den Fall einer 3 : 1-Dezimierung maximal 6 horizontal abwärts getastete Pixel für jeden Eingabe-Makroblock erzeugt. Wenn jedoch eine Aufwärtstastung erfolgt, werden 9 horizontale Pixel dazu verwendet, um die entsprechenden Bewegungsvorhersage-Blockwerte zu erzeugen, weil ein Aufwärtswandlungsfilter mehr linke und rechte Pixel außerhalb der Grenzen für den Betrieb des Filters benötigt. Weil das Ausführungsbeispiel eine Halbpixel-Bewegungsabschätzung verwendet, werden 17 Pixel benötigt, um 16 Halbpixel zu erhalten, bei denen es sich um die Mittelwerte der nächsten beiden Pixel-Tastwerte handelt. Ein Halbpixel-Interpolator führt die Interpolationsoperation aus, die den Block von Pixeln mit einer Halbpixel-Auflösung bereitstellt. Die Tabelle 8A stellt eine beispielhafte Abbildung zwischen Subpixel-Positionen und Polyphasen-Filterelementen dar und zeigt die Anzahl von linken Pixeln an, die zusätzlich zu den Pixeln in dem aufwärts getasteten Block für den Aufwärtstastungsprozess benötigt werden.
  • Tabelle 8A
    Figure 00310001
  • Die 3B fasst den Aufwärtstastungsprozess zusammen, der für jede Spalte eines Eingabe-Makroblocks ausgeführt wird. Als Erstes wird in dem Schritt 310 der Bewegungsvektor (mv; motion vector) für den Block des Eingabe-Bild-Vollbildes, das gerade verarbeitet wird, empfangen. In dem Schritt 312 wird der Bewegungsvektor umgesetzt, um dem abwärts getasteten Referenz-Vollbild in dem Speicher zu entsprechen. In dem Schritt 314 wird der skalierte Bewegungsvektor dazu verwendet, um die Koordinaten des Referenz-Bildblockes zu berechnen, der in dem Speicher 130 gespeichert ist. In dem Schritt 316 wird die Subpixel-Stelle für den Block bestimmt und werden die anfänglichen Polyphasen-Filterwerte für die Aufwärtstastung dann in dem Schritt 318 bestimmt. Die identifizierten Pixel für den Referenzblock des gespeicherten, abwärts getasteten Referenz-Vollbildes werden dann in dem Schritt 320 von dem Speicher 130 aufgerufen.
  • Vor dem ersten Durchlauf in dem Filterschritt 324 können die Register bzw. Speicher des Filters in dem Schritt 322 zunächst initialisiert werden, was bei dem Ausführungsbeispiel den Schritt umfasst, dass die Register mit den anfänglichen 3 oder 5 Pixelwerten geladen bzw. gefüllt werden. Dann, nach dem Filterschritt 324, bestimmt der Prozess in dem Schritt 326, ob sämtliche Pixel verarbeitet worden sind, bei dem Ausführungsbeispiel 17 Pixel. Falls sämtliche Pixel verarbeitet worden sind, ist der aufwärts getastete Block komplett. Für ein Ausführungsbeispiel wird ein 17 × 9-Pixelblock als oberster oder unterster Bewegungsblock zurück gegeben. Falls sämtliche Pixel nicht verarbeitet worden sind, wird die Phase in dem Schritt 328 aktualisiert und wird die Phase auf den 0-Wert überprüft. Falls die Phase 0 ist, werden dann die Register für den nächsten Satz von Pixelwerten aktualisiert. Eine Aktualisierung der Phase in dem Schritt 328 aktualisiert den Phasenwert auf 0, 1 und 2 für die Filterschleifenperiode für eine beispielhafte 3 : 1-Aufwärtstastung und auf 0 und 1 für die Filterschleifenperiode für eine 2 : 1-Aufwärtstastung. Wenn sich das am weitesten links befindliche Pixel außerhalb eines Randes des Bildes befindet, kann der erste Pixelwert in dem Bild wiederholt werden.
  • Für ein Ausführungsbeispiel kann der Aufwärtstastungs-Filtervorgang entsprechend den nachfolgenden Richtlinien realisiert werden. Zuerst können verschiedene Faktoren verwendet werden: 1) die Halbpixel-Bewegungsvorhersageoperation mittelt zwei volle Pixel und entsprechende Filterkoeffizienten werden ebenfalls gemittelt, um den Halbpixel-Filterkoeffizienten bereitzustellen; 2) eine feste Anzahl von Filterkoeffizienten, beispielsweise fünf, die äquivalent zu der Anzahl von Filterabgriffen sein kann, kann ungeachtet der speziellen Abwärtswandlung verwendet werden; 3) fünf parallele Einganganschlüsse können für den Aufwärtstastungsblock für jeden unteren und oberen Vorwärts- und Rückwärtsblock vorgesehen sein, mit fünf Eingabepixeln LWR(0)–LWR(4) für jeden Taktübergang für jeden Referenzblock, der mit entsprechenden Filterkoeffizienten verknüpft wird, um ein Ausgabepixel bereitzustellen, und 4) die Summe von Filterkoeffizienten h(0)–h(4) kombiniert mit jeweiligen Pixeln LWR(0)–LWR(4) stellt das Ausgabepixel des Tastungsblocks (sampling block) bereit.
  • Die Filterkoeffizienten werden idealerweise umgekehrt, weil die Multiplikationsreihenfolge entgegen gesetzt zu der normalen Reihenfolge der Filterkoeffizienten ist, und können idealerweise so vorgesehen sein, dass gewisse Koeffizienten zu 0 gemacht werden. Die Tabelle 8B gibt beispielhafte Koeffizienten für den 3 : 1-Aufwärtstastungsfilter wieder und die Tabelle 8C gibt beispielhafte Koeffizienten für den 2 : 1-Aufwärtstastungfilter wieder:
  • Tabelle 8B
    Figure 00330001
  • Tabelle 8C
    Figure 00330002
  • In den Tabellen 8B und 8C ist x* die abwärts getastete (downsampled) Pixelposition, die in den Gleichungen (1) und (2) festgelegt ist, und wird die Subpixel-Position xs aus der Gleichung (3) als Gleichung (3') neu definiert xs = (XH)%(2Dx) (3')
  • Für Chrominanzwerte der beispielhaften Realisierungsform wird XH um zwei und unter Anwendung der Gleichungen (1), (2) und (3') skaliert. In einer Ausführungsform wird Phasen- und Halbpixel-Information (die jeweils als zwei Bits bzw. ein Bit kodiert ist) von dem Bewegungskompensationsprozessor 220 und dem Halbpixel-Generator 228 gemäß der 2B verwendet. Beispielsweise werden Referenzblock-Pixel zuerst als U-Pixel, als Nächstes als V-Pixel und schließlich als Y-Pixel bereitgestellt. Die U- und V-Pixel werden während 40 Zyklen eingetaktet und die Y-Pixel werden während 144 Zyklen eingetaktet. Referenzblöcke können für eine 3 : 1-Dezimierung durch Bereitstellen zuerst der fünf Pixel, durch zweifaches Wiederholen, durch Verschieben der Daten um eins und schließlich durch Wiederholen so lange, bis eine Spalte beendet bzw. abgearbeitet ist, bereitgestellt werden. Dasselbe Verfahren kann für eine 2 : 1-Dezimierung verwendet werden, mit der Ausnahme, dass es einmal statt zweimal wiederholt wird. Eingabepixel werden wiederholt, weil der Dezimierung die Addition der Ausgabe von der Bewegungskompensations- und Halbpixel-Erzeugung zu dem Restwert folgt. Folglich werden für eine 3 : 1-Dezimierung zwei von drei Pixeln gelöscht und sind Dummy-Pixel für diese Pixelwerte nicht von Belang.
  • III) DCT-Domänenfilterung unter Verwendung einer Gewichtung von DCT-Koeffizienten
  • Das Ausführungsbeispiel gemäß der vorliegenden Erfindung umfasst den DCT-Filter 216 gemäß der 2A, der die DCT-Koeffizienten in der Frequenzdomäne verarbeitet und einen Tiefpassfilter in der räumlichen Domäne ersetzt. Es gibt mehrere Vorteile einer DCT-Domänenfilterung anstelle einer Filterung in der räumlichen Domäne für DCT-kodierte Bilder, wie sie beispielsweise von den Normen MPEG oder JPEG angedacht sind. Am stärksten hervorzuheben ist, dass ein DCT-Domänenfilter vom Rechenaufwand her effizienter ist und weniger Hardware benötigt als ein räumlicher Domänenfilter, der auf die räumlichen Pixeltastwerte angewendet wird. Beispielsweise könnte ein räumlicher Filter mit N Abgriffen bis zu N zusätzliche Multiplikationen und Additionen für jeden räumlichen Pixeltastwert verwenden. Dies steht im Vergleich zu nur einer zusätzlichen Multiplikation in dem DCT-Domänenfilter.
  • Der einfachste DCT-Domänenfilter ist ein Abschneiden der hochfrequenten DCT-Koeffizienten. Ein Abschneiden von hochfrequenten DCT-Koeffizienten führt jedoch nicht zu einem glatten Filter und hat Nachteile, beispielsweise eine "Ringbildung" (ringing) in der Nähe von Kanten in dem dekodierten Bild. Der DCT-Domänen-Tiefpassfilter des Ausführungsbeispiels gemäß der vorliegenden Erfindung ist von einem Blockspiegelfilter in der räumlichen Domäne abgeleitet. Die Filterkoeffizientenwerte für den Blockspiegelfilter sind beispielsweise mit Hilfe einer nummerischen Analyse in der räumlichen Domäne optimiert und diese Werte werden dann in Koeffizienten des DCT-Domänenfilters umgewandelt. Obwohl das Ausführungsbeispiel eine DCT-Domänenfilterung nur in der horizontalen Richtung zeigt, kann die DCT-Domänenfilterung entweder in der horizontalen oder in der vertikalen Richtung oder in beiden Richtungen durch Kombinieren von horizontalen und vertikalen Filter bewerkstelligt werden.
  • IV) Ableiten der DCT-Domänen-Filterkoeffizienten
  • Ein beispielhafter Filter gemäß der vorliegenden Erfindung wird aus zwei Randbedingungen abgeleitet: erstens, dass der Filter Bilddaten auf der Basis von Block zu Block für jeden Block des Bildes verarbeitet, ohne Information von vorherigen Blöcken eines Bildes zu verwenden; und zweitens, dass der Filter die Sichtbarkeit von Blockgrenzen reduziert, die auftreten, wenn der Filter Randpixelwerte verarbeitet.
  • Gemäß der ersten Randbedingung, beispielsweise in der DCT-basierten Kompression einer MPEG-Bildsequenz, ergeben N × N DCT-Koeffizienten N × N räumliche Pixelwerte. Folglich realisiert das Ausführungsbeispiel gemäß der vorliegenden Erfindung einen DCT-Domänenfilter, der nur einen aktuellen Block des empfangenen Bildes verarbeitet.
  • Gemäß der zweiten Randbedingung gibt es, falls der Filter einfach auf einen Block von räumlichen Frequenzkoeffizienten angewendet wird, einen Übergang der Filteroperation an der Blockgrenze, die durch eine unzureichende Anzahl von räumlichen Pixelwerten jenseits des Randes hervorgerufen wird, um den Rest des Filters aufzufüllen. Das heißt, dass Koeffizientenwerte an dem Rand eines Blockes nicht geeignet gefiltert werden können, weil der Filter mit N Abgriffen Werte für nur N/2 Abgriffe aufweist und die übrigen Werte jenseits des Randes des Blockes liegen. Verschiedene Verfahren zum Bereitstellen der fehlenden Pixelwerte existieren: 1) Wiederholen eines vorbestimmten konstanten Pixelwertes jenseits eines Randes; 2) Wiederholen desselben Pixelwertes als der Rand-Pixelwert; und 3) Spiegeln der Pixelwerte des Blockes, um vorherige und nachfolgende Blöcke von Pixelwerten, die benachbart zu dem verarbeiteten Block liegen, zu simulieren. Ohne vorherige Information bezüglich des Inhalts des vorherigen oder nachfolgenden Blocks kann man das Spiegelungsverfahren zum Wiederholen von Pixelwerten als ein bevorzugtes Verfahren ansehen. Deshalb verwendet eine Ausführungsform gemäß der vorliegenden Erfindung dieses Spiegelungsverfahren für den Filter und wird als "Blockspiegelfilter" bezeichnet.
  • Die nachfolgende Beschreibung beschreibt ein Ausführungsbeispiel, das einen horizontalen Blockspiegelfilter realisiert, der acht räumliche Eingabe-Pixeltastwerte eines Blockes tiefpassfiltert. Falls die Größe eines Eingabeblockes eine 8 × 8-Blockmatrix von Pixeltastwerten ist, dann kann eine horizontale Filterung durch Anwenden des Blockspiegelfilters auf jede Zeile von acht Pixeltastwerten angewendet werden. Es wird dem Fachmann auf diesem Gebiet ersichtlich sein, dass der Filterungsprozess durch spaltenweises Anwenden der Filterkoeffizienten auf die Blockmatrix realisiert werden kann oder dass eine multidimensionale Filterung durch Filtern der Zeilen und anschließendes Filtern der Spalten der Blockmatrix realisiert werden kann.
  • Die 4 zeigt eine beispielhafte Entsprechung bzw. Beziehung zwischen den Eingabe-Pixelwerten x0 bis x7 (Gruppe X0) und Filterabgriffen für einen beispielhaften Spiegelfilter für 8 Eingabepixel, welcher einen räumlichen Filter mit 15 Abgriffen verwendet, die durch Abgriffwerte h0 bis h14 repräsentiert sind. Die Eingabepixel werden auf der linken Seite von Gruppe X0 gespiegelt, was als Gruppe X1 gezeigt ist, und auf der rechten Seite von X0, was als Gruppe X2 angezeigt ist. Der Ausgabe-Pixelwert des Filters ist die Summe von 15 Multiplikationen der Filterabgriffs-Koeffizientenwerte mit den entsprechenden Pixeltastwerten. Die 4 stellt die Multiplikationspaare für die ersten und zweiten Ausgabe-Pixelwerte dar.
  • Die nachfolgende Beschreibung zeigt, dass der Blockspiegelfilter in der räumlichen Domäne äquivalent zu einem DCT-Domänenfilter ist. Die Spiegelfilterung bezieht sich auf eine kreisförmige Schaltung mit 2N Punkten (N = 8).
  • Man definiere den Vektor x', wie in der Gleichung (4) gezeigt. x'(n) = x(n) + x(2N – 1 – n); 0 < = n < = 2N – 1 (4)
  • Für den Fall N = 8 gilt x' = (x0, x1, x2, x3, x4, x5, x6, x7, x7, x6, x5, x4, x3, x2, x1, x0)
  • Umordnen der Filterabgriffwerte h0 bis h14 und Bezeichnen der umgeordneten Werte mit h' ergibt h' = (h7, h8, h9, h10, h11, h12, h13, h14, 0, h0, h1, h2, h3, h4, h5, h6)
  • Deshalb ist die spiegelgefilterte Ausgabe y(n) eine kreisförmige Faltung von x'(n) und h'(n), was durch Gleichung (5) angegeben wird. y(n) = x'(n)⨂h'(n) (5)
  • Diese ist äquivalent zu Gleichung (6).
    Figure 00380001
    wobei x'[n – k] ein Kreis-Modulo von x'(n) ist und gilt x'[n] = x'(n) für n > = 0 x'[n] = x'(n + 2N) für n < 0.
  • Die kreisförmige Faltung in der räumlichen Domäne, die durch Gleichung (5) angezeigt ist, entspricht der skalaren Multiplikation in der diskreten Fourier-Transformationsdomäne (Discrete Fourier Transform; DFT). Wenn wir Y(k) als die DFT von y(n) definieren, dann wird Gleichung (5) in der DFT-Domäne zu Gleichung (7). Y(k) = X'(k)·H'(k) (7)wobei X'(k) und H'(k) die DFTs von x'(n) bzw. h'(n) sind.
  • Die Gleichungen (4) bis (7) sind für einen Filter mit einer Anzahl von Abgriffen gültig, die kleiner ist als 2N. Außerdem ist der Filter darauf beschränkt, ein symmetrischer Filter zu sein, mit einer ungeraden Anzahl von Abgriffen, so dass unter diesen Randbedingungen H'(k) eine reelle Zahl ist. Deshalb kann X'(k), die DFT von x'(n), mit einer reellen Zahl H'(k) in der DFT-Frequenzdomäne gewichtet werden, anstelle von 2N Multiplikationen und 2N Additionen in der räumlichen Domäne, um die Filterungsoperation zu realisieren. Die Werte von X'(k) sind sehr eng verwandt zu den DCT-Koeffizienten des ursprünglichen N-Punktes x(n), weil ein N-Punkt DCT von x(n) durch den 2N-Punkt DFT von x'(n) erhalten wird, was eine zusammengefügte Sequenz ist, die aus x(n) und dessen Spiegel bzw. Spiegelwert x(2N – 1 – n) besteht.
  • Die nachfolgende Beschreibung beschreibt die Ableitung der DFT-Koeffizienten des räumlichen Filters, H'(k), wobei ein symmetrischer Filter mit einer ungeraden Anzahl von Abgriffen, 2N – 1, angenommen sei, wobei gilt h(n) = h(2N – 2 – n) und entsprechend h'(n) = h'(2N – n) und h'(N) = 0. Wir definieren H'(k) wie in Gleichung (8).
    Figure 00390001
    wobei W2N kn = exp{–2πkn/(2N)}; und H'(k) = H'(2N – k) gilt.
  • Der Erfinder hat festgestellt, dass der 2N-Punkt DFT von x'(n), nämlich X'(k), durch seine DCT-Koeffizienten ausgedrückt werden kann, wie in der Gleichung (9) angezeigt.
    Figure 00390002
    wohingegen der DCT-Koeffizient von x(n), nämlich C(k), durch die Gleichung (10) angegeben ist.
    Figure 00390003
    und C(k) = 0 ansonsten gilt.
  • Die Werte von X'(k), die DFT-Koeffizienten von x'(n), können durch C(k) ausgedrückt werden, die DCT-Koeffizienten von x'(n) durch die Matrix von Gleichung (11).
  • Figure 00400001
  • Die ursprünglichen räumlichen Pixeltastwerte, x(n), können ebenfalls durch eine IDCT (inverse diskrete Kosinustransformation) erhalten werden, die in der Gleichung (12) angezeigt ist.
    Figure 00400002
    wobei α(k) = 1/2 für k = 0 und 1 ansonsten ist.
  • Die Werte von y(n) für 0 < = n < = N – 1 werden durch die IDFT von X'(k)H'(k) erhalten, was in (13) angegeben ist:
  • Figure 00400003
  • Die Werte y(n) von Gleichung (13) sind die räumlichen Werte der IDCT von C(k)H'(k). Deshalb kann die räumliche Filterung durch die DCT-Wichtung der Eingabe-Koeffizienten in der Frequenzdomäne ersetzt werden, die den Bildblock von H'(k) repräsentieren, und durch anschließendes Ausführen der IDCT der gewichteten Werte, um die gefilterten Pixelwerte in der räumlichen Domäne zu rekonstruieren.
  • Eine Ausführungsform der beispielhaften Blockspiegelfilterung gemäß der vorliegenden Erfindung ist von den nachfolgenden Schritten abgeleitet: 1) ein eindimensionaler symmetrischer Tiefpassfilter wird mit einer ungeraden Anzahl von Abgriffen ausgewählt, die kleiner ist als 2N Abgriffe; 2) die Filterkoeffizienten werden durch Auffüllen mit Nullen auf 2N Werte erhöht; 3) die Filterkoeffizienten werden umgeordnet, so dass der ursprünglich mittlere Koeffizient durch eine linkszirkulare Verschiebung zu der Null-Position übergeht; 4) die DFT-Koeffizienten der umgeordneten Filterkoeffizienten werden bestimmt; 5) die DCT-Koeffizienten werden mit den DFT-Koeffizienten des Filters, die reelle Zahlen sind, multipliziert; und 6) eine inverse diskrete Kosinustransformation (IDCT) der gefilterten DCT-Koeffizienten wird vorgenommen, um einen Block von tiefpassgefilterten Pixeln bereitzustellen, der für eine Dezimierung bzw. Verkleinerung vorbereitet ist.
  • Die Abschneidefrequenz des Tiefpassfilters wird durch das Dezimierungsverhältnis festgelegt. Für ein Ausführungsbeispiel beträgt die Abschneidefrequenz π/3 für eine 3 : 1-Dezimierung und π/2 für eine 2 : 1-Dezimierung, wobei π der Hälfte der Abtastfrequenz entspricht.
  • Ein DCT-Domänenfilter in MPEG- und JPEG-Decodern ermöglicht, dass die Anforderungen an den Speicher reduziert werden können, weil der inverse Quantisierer und die IDCT-Verarbeitung von Blöcken bereits in dem Decoder gemäß dem Stand der Technik existiert und nur die zusätzliche skalare Multiplikation von DCT-Koeffizienten durch den DCT-Domänenfilter erforderlich ist. Deshalb ist in einer speziellen Realisierungsform eine separate DCT-Domänenfilterblock-Multiplikation phy sikalisch nicht erforderlich; eine andere Ausführungsform gemäß der vorliegenden Erfindung kombiniert einfach die DCT-Domänenfilterkoeffizienten mit den IDCT-Verarbeitungskoeffizienten und wendet dann die kombinierten Koeffizienten auf die IDCT-Operation an.
  • Für das beispielhafte Abwärtswandlungssystem gemäß der vorliegenden Erfindung wurde die horizontale Filterung und die Dezimierung der DCT-Koeffizienten betrachtet; und die nachfolgende Beschreibung stellt zwei beispielhafte Realisierungsformen dar für:
    • 1. Wandlung von 1920H- mal 1080V-Verschachtelung in 640- mal 1080-Verschachtelung (horizontale 3 : 1-Dezimierung).
    • 2. Wandlung von 1280H mal 720V fortschreitend in 640 mal 720 fortschreitend (horizontale 2 : 1-Dezimierung).
  • Die Tabelle 9 zeigt die (Gewichtungs-)Koeffizienten des DCT-Blockspiegelfilters; in der Tabelle 9 sind die Zahlen in den Klammern 10 Bit-Zweier-Komplementärdarstellungen. Der "*" der Tabelle 9 zeigt einen außerhalb des Randes liegenden Wert für die 10 Bit-Zweier-Komplementärdarstellung an, weil der Wert größer als 1 ist; wie jedoch dem Fachmann auf diesem Gebiet bekannt ist, kann die Multiplikation der Spaltenkoeffizienten des Blockes mit dem Wert, der durch den * bezeichnet wird, ohne weiteres dadurch realisiert werden, dass der Koeffizientenwert zu dem Koeffizienten addiert wird, der mit dem Bruchwert (Rest) des Filterwerts multipliziert ist.
  • Tabelle 9
    Figure 00430001
  • Diese horizontalen DCT-Filterkoeffizienten wichten jede Spalte in dem 8 × 8-Block von DCT-Koeffizienten des kodierten Videobilds. Beispielsweise werden die DCT-Koeffizienten von Spalte 0 mit H[0] gewichtet und werden die DCT-Koeffizienten der ersten Spalte mit H[1] gewichtet usw.
  • Die vorstehende Beschreibung stellt die Realisierung eines horizontalen Filters unter Verwendung von eindimensionalen DCTs dar. Wie auf dem Gebiet der digitalen Signalverarbeitung bekannt ist, kann eine solche Verarbeitung auf zweidimensionale Systeme erweitert werden. Die Gleichung (12) stellt die IDCT für den eindimensionalen Fall dar, folglich gibt die Gleichung (12') die allgemeinere zweidimensionale IDCT wieder:
    Figure 00430002
    wobei C(u), C(v)
    Figure 00430003
    ansonsten sind, wobei f(x, y) die Darstellung in der räumlichen Domäne ist, x und y räumliche Koordinaten in der Abtastdomäne und u, v die Koordinaten in der Transformationsdomäne sind. Weil die Koeffizienten C(u), C(v) bekannt sind, was auch für die Werte der Kosinusausdrücke gilt, brauchen nur die Koeffizienten in der Transformationsdomäne für die Verarbeitungsalgorithmen bereitgestellt werden.
  • Für ein zweidimensionales System wird nun die Eingabesequenz als Matrix von Werten dargestellt, die jeweils die jeweilige Koordinate in der Transformationsdomäne repräsentieren, und es kann gezeigt werden, dass die Matrix Sequenzen aufweist, die in der Spaltensequenz periodisch sind, mit der Periode M, und die in der Zeilensequenz periodisch sind, mit der Periode N, wobei N und M ganze Zahlen sind. Eine zweidimensionale DCT kann als eindimensionale DCT realisiert werden, die an den Spalten der Eingabesequenz vorgenommen wird, und dann als eine zweite eindimensionale DCT, die an den Zeilen der DCT-verarbeiteten Eingabesequenz vorgenommen wird. Wie auf diesem Gebiet bekannt ist, kann auch eine zweidimensionale IDCT als einzelner Prozess realisiert werden.
  • Die 5 zeigt eine beispielhafte Realisierungsform des Filters für eine Abwärtswandlung für ein zweidimensionales System, das die horizontalen und vertikalen Komponenten verarbeitet und als hintereinander geschaltete eindimensionale IDCTs realisiert ist. Wie in der 5 gezeigt ist, kann die DCT-Filtermaske 216 und die IDCT 218 gemäß der 2 mit Hilfe eines vertikalen Prozessors 510 realisiert werden, der einen vertikalen DCT-Filter 530 und einen vertikalen IDCT 540 enthält, und mit Hilfe eines horizontalen Prozessors 520, der einen horizontalen DCT-Filter und einen horizontalen IDCT enthält, die genauso realisiert sind wie die vertikalen Komponenten. Weil die Filterungsprozesse und die IDCT-Prozesse linear sind, kann die Reihenfolge der Realisierung dieser Prozesse umgeordnet werden (beispielsweise zunächst eine horizontale und vertikale DCT-Filterung und dann eine vertikale IDCT oder umgekehrt oder zuerst der vertikale Prozessor 520 und dann der horizontale Prozessor 510).
  • Bei der speziellen Realisierung, die in der 5 gezeigt ist, folgt dem vertikalen Prozessor 510 ein Block-Vertauschoperator 550, der die Zeilen und Spalten des Blocks von vertikalen verarbeiteten Werten vertauscht, die von dem vertikalen Prozessor bereitgestellt werden. Diese Operation kann dazu verwendet werden, um die Effizienz der Berechnung dadurch zu erhöhen, dass der Block zur Verarbeitung durch den horizontalen Prozessor 520 aufbereitet wird.
  • Der kodierte Videoblock, beispielsweise ein 8 × 8-Block von Matrixwerten, wird von dem vertikalen DCT-Filter 530 empfangen, der jeden Zeileneintrag des Blocks mit den DCT-Filterwerten wichtet, die der gewünschten vertikalen Dezimierung entsprechen. Als Nächstes führt der vertikale IDCT 540 die inverse DCT für die vertikalen Komponenten des Blocks aus. Wie zuvor beschrieben wurde, können, weil beide Prozesse einfach eine Matrix-Multiplikation und -Addition ausführen, die DCT-LPF-Koeffizienten mit den vertikalen DCT-Koeffizienten für Matrix-Multiplikationsoperationen und -Additionsoperationen verknüpft werden. Der vertikale Prozessor 510 stellt dann die vertikal verarbeiteten Blöcke für den Vertauschoperator 550 bereit, der den vertauschten Block von vertikal verarbeiteten Werten dem horizontalen Prozessor 520 bereitstellt. Der Vertauschoperator 550 ist nicht notwendig, solange die IDCT-Operation nur zeilenweise oder spaltenweise vorgenommen wird. Der horizontale Prozessor 520 nimmt die Gewichtung von jedem Spalteneintrag des Blocks mit den DCT-Filterwerten vor, die der gewünschten horizontalen Filterung entsprechen, und führt dann die inverse DCT für die horizontalen Komponenten des Blocks aus.
  • Wie vorstehend anhand der Gleichung (12') beschrieben wurde, werden den Verarbeitungsalgorithmen nur Koeffizienten in der Transformationsdomäne bereitgestellt; und die Operationen sind linear, was mathematische Operationen nur an diesen Koeffizienten ermöglicht. Die Operationen für die IDCT, wie ohne weiteres aus der Gleichung (12') ersichtlich ist, bilden eine Summe von Produkten. Folglich benötigt eine Realisierung in Form von Hardware nur bekannte Koeffizienten, die in einem Speicher gespeichert werden müssen, beispielsweise in einem ROM (nicht gezeigt), sowie eine Gruppe von Multiplikations- und Additionsschaltungen (nicht gezeigt), welche die Koeffizienten von dem ROM erhalten, und auch ausgewählte Koeffizienten aus der Matrix von Eingabe-Transformationskoordinaten. Für fortschrittlichere Systeme kann eine ROM-Akkumulatormethode verwendet werden, falls die Reihenfolge der mathematischen Operationen entsprechend einer verteilten Arithmetik modifiziert wird, um eine Realisierung in Form einer Summe von Produkten in eine bitserielle Realisierung zu wandeln. Solche Techniken werden beispielsweise in Stanley A. White, Applications of Distributed Arithmetic to Digital Signal Processing: A Tutorial Review, IEEE ASSP Magazine, Juli 1989, beschrieben, worin Vorteil aus der Symmetrie der Berechnungsvorgänge gezogen wird, um die Gesamtzahl von Gates der Summe von Produkten in der Realisierungsform zu verringern.
  • Bei einer alternativen Ausführungsform gemäß der vorliegenden Erfindung kann die DCT-Filteroperation mit der inversen DCT-(IDCT-)Operation kombiniert werden. Für eine solche Ausführungsform können, weil die Filterungsoperationen und die inversen Transformationsoperationen linear sind, die Filterkoeffizienten mit den Koeffizienten der IDCT kombiniert werden, um eine modifizierte IDCT zu bilden. Wie aus dem Stand der Technik bekannt ist, kann die modifizierte IDCT und folglich die kombinierte IDCT- und DCT-Abwärtswandlungsfilterung mit Hilfe einer Realisierung in Form von Hardware ausgeführt werden, ähnlich zu der einfachen IDCT-Operation.
  • c) Speicher-Untersystem
  • I) Speicherzugriff und Speicher von Bitstrom- und Bilddaten
  • Wie in der 1B gezeigt ist, verwendet das Ausführungsbeispiel gemäß der vorliegenden Erfindung einen ATV-Video-Decoder 121, der ein Speicher-Untersystem 174 aufweist, das das Speichern und Lesen von Information aus und in den Speicher 130 steuert. Das Speicher-Untersystem 174 stellt Bilddaten und Bitstromdaten für den Speicher 130 für Videodekodieroperationen zur Verfügung und in der bevorzugten Ausführungsform werden zumindest zwei Bilder bzw. Vollbilder für eine geeignete Dekodierung von MPEG-2-kodierten Videodaten verwendet. Ein optionaler Auf-Bildschirm-Anzeigeabschnitt (OSD) in dem Speicher 130 kann zur Verfügung stehen, um OSD-Daten zu unterstützen. Die Schnittstelle zwischen dem Speicher-Untersystem 174 und dem Speicher 130 kann eine aktuelle RDRAM-Schnittstelle sein, die einen 500 Mbps-Kanal bereitstellt, und drei RAMBUS-Kanäle können dazu verwendet werden, um die notwendige Bandbreite zu unterstützen. Eine Ausführungsform gemäß der vorliegenden Erfindung mit einem Bildprozessor 171, einem Makroblock-Decoder 172 und einem Speicher-Untersystem 174, das mit einem externen Speicher 130 arbeitet, kann ein System einsetzen, wie dies in dem US-Patent 5,623,311 mit dem Titel MPEG VIDEO DECODER HAVING A HIGH BANDWIDTH MEMORY für Philips et al. beschrieben ist. Die 12 ist ein Hochebenen-Blockdiagramm eines solchen Systems eines Video-Decoders mit einem Speicher von hoher Bandbreite, wie dieser von einem Ausführungsbeispiel gemäß der vorliegenden Erfindung eingesetzt wird, um MP@ML-MPEG-2-Bilder zu dekodieren.
  • Zusammenfassend und wie im Zusammenhang mit der 1A und der 1B beschrieben, beschreibt das US-Patent 5,623,311 einen einzigen Speicher von hoher Bandbreite mit einem einzigen Speicheranschluss. Der Speicher 130 hält bzw. speichert einen Eingabe-Bitstrom, erste und zweite Referenzbilder, die für eine bewegungskompensierte Verarbeitung verwendet werden, sowie Bilddaten, die das Zeilen bild repräsentieren, das aktuell dekodiert wird. Der Decoder umfasst 1) eine Schaltung (Bildprozessor 171), der die Bitstromdaten speichert und aufruft, 2) eine Schal- tung, die die Referenzbilddaten aufruft und die Bilddaten für das aktuell dekodierte Zeilenbild in einem Blockformat speichert (Makroblock-Decoder 172) und die Bilddaten für eine Wandlung in ein Rastertastformat (Anzeigeabschnitt 173) aufruft. Die Speicheroperationen sind im Zeit-Multiplex-Betrieb erstellt, unter Verwendung eines einzigen gemeinsamen Speicheranschlusses mit einem definierten Speicherzugriffs-Zeitintervall, das Makroblockzeit (MblkT) für Steueroperationen genannt wird.
  • Die Tabelle 10 fasst die Anforderungen an die Bildspeicherung für FS- und DC-Konfigurationen zusammen, um mehrere Formate zu unterstützen:
  • Tabelle 10
    Figure 00480001
  • Für einen DC-Modus werden 1920 × 1080 Bilder um einen Faktor von 3 horizontal reduziert, was ein Bild von 640 × 1080 ergibt; Bilder mit 1280 × 720 werden horizontal um einen Faktor von 2 reduziert, was ein Bild von 640 × 720 ergibt. Die 704 × 480 Bilder und die 640 × 480 Bilder werden in dem PC-Modus nicht reduziert.
  • Für Bitstromdaten, entsprechend der Norm MPEG-2, beträgt die minimal erforderliche Zwischenspeicherkapazität (das heißt VBV-Pufferspeichergröße) und folglich die Speicherkapazität 7.995.392 Bits. Bei der bevorzugten Ausführungsform gemäß der vorliegenden Erfindung kann die Bitstrom-Speicherkapazität für eine Synchronisierung und Schnittstellenverarbeitungsfunktion auf 10.737.258 Bits erhöht werden.
  • Optional kann eine OSD-Funktionalität unter Verwendung von 4 Bits pro Pixel, 2 Bits pro Pixel für eine niedrigere Auflösung oder 32 Bits pro 2 Pixel für eine hohe Auflösung realisiert werden. Für eine Ganzbildschirm-OSD gibt die Tabelle 11 beispielhafte Anforderungen an den Speicher wieder:
  • Tabelle 11
    Figure 00490001
  • Wie in dem US-Patent 5,623,311 beschrieben, können die zuvor beschriebenen Anforderungen an die Speicherkapazität unter Verwendung einer erweiterbaren Konfiguration mit drei 16 Mb-RDRAMs 134, 135, 136 (gemäß der 1A) auf 3 RAMBUS-Kanälen für DC-Formate realisiert werden, die mit zusätzlichen drei 16 Mb-RDRAMs 131, 132, 133 für FS-Formate erweitert wird.
  • Eine Anpassung an mehrere DC- und FS-formatierte Bilder in dem Speicher 130 erfordert auch eine Unterstützung jeweiliger Dekodieroperationen gemäß einer entsprechenden Bildanzeige-Synchronisation. Beispielsweise treten fortschreitende Bilder mit der doppelten Frequenz der verschachtelten Bilder auf (60 oder 59,94 Hz fortschreitend gegenüber 30- bzw. 29,97 Hz-Verschachtelung) und als Folge werden fortschrei tende Bilder schneller als verschachtelte Bilder dekodiert (60 bzw. 59,94 Vollbild pro Sekunde fortlaufend gegenüber 30 bzw. 29,97 Vollbild pro Sekunde bei Verschachtelung). Folglich unterliegt die Dekodierrate der Beschränkung hinsichtlich der Anzeigefrequenz für das Format und, falls diese weniger streng ist, werden Dekodierraten mit 59,97 bzw. 29,97 Vollbildern pro Sekunde anstelle von 60 bzw. 30 Vollbildern pro Sekunde verwendet, wobei von der Wandlung ein Vollbild alle 1001 Vollbilder ausgelassen werden kann. Aus Zweckmäßigkeitsgründen können die Dekodieroperationen für ein Format in Einheiten einer "Makroblockzeit" (MblkT) gemessen werden, die als das Zeitintervall definiert ist, während dem sämtliche Dekodieroperationen für einen Makroblock beendet werden können (Taktzyklen pro Makroblock-Dekodierung). Wenn man dieses Zeitintervall als Maß verwendet, wie in der Gleichung 14 festgelegt, können Steuersignale und Speicherzugriffsoperationen während des regelmäßigen Auftretens des MblkT-Zeitintervalls festgelegt werden. MblkT (Taktzyklen/Makroblock) = Systemtaktrate (Taktzyklen/Sekunde)/Bildfrequenz (Vollbilder/Sekunde)/Bildgröße(Makroblöcke/Vollbild) (14)
  • Außerdem braucht ein Austastintervall (blanking interval) nicht für eine Bilddekodierung von verschachtelten Bildern verwendet zu werden und ist eine Lücke von 8 Zeilen zu dem Zeitintervall hinzugefügt, um einer Dekodierung von 8 Zeilen gleichzeitig (verschachtelt) und 16 Zeilen gleichzeitig (fortschreitend) Rechnung zu tragen. Deshalb kann ein Anpassungsfaktor (AdjFact) zu der MblkT hinzugefügt werden, wie durch die Gleichungen (15) und (16) vorgegeben. AdjFact (Verschachtelung) = (Gesamtzahl Zeilen – vertikale Austastzeilen – 8)/Gesamtzahl Zeilen (15) AdjFact (fortschreitend) = (Gesamtzahl Zeilen – 16)/Gesamtzahl Zeilen (16)
  • Die Tabelle 12 listet MblkT für jedes der unterstützten Formate auf:
  • Tabelle 12
    Figure 00510001
  • Bei einem Ausführungsbeispiel gemäß der vorliegenden Erfindung wird eine MblkT von 241 Takten für sämtliche Formate verwendet, um der Anforderung nach der schnellsten Dekodierzeit einschließlich einer kleinen Marge bzw. Lücke zu genügen. Für ein so gewähltes MblkT-Intervall umfasst eine langsamere Formatdekodierung Zeitintervalle, in denen keine Dekodieraktivitäten auftreten; folglich kann ein Zähler dazu verwendet werden, um die lineare Dekodierrate mit einem Stoppsignal wiederzugeben, das erzeugt wird, um die Dekodierung in ausgewählten MblkT-Intervallen zu stoppen.
  • Bezugnehmend auf die 1B kann das Speicher-Untersystem 174 interne Bilddaten-Schnittstellen für den Makroblock-Decoder 172 und den Anzeigeabschnitte 173 bereitstellen. Eine dekodierte Makroblock-Schnittstelle akzeptiert dekodierte Makroblockdaten und speichert diese in korrekten Speicheradresspositionen des Speichers 130 gemäß einer Speicherabbildung, die für das vorgegebene Format festgelegt ist. Speicheradressen können aus der Makroblockzahl und der Bildzahl abgeleitet werden. Die Makroblöcke können als Makroblockzeile auf drei Kanälen empfangen werden, ein Kanal pro 16 Mb-Speichervorrichtung (131–136 gemäß der 1A) bei der System taktrate. Jede Speichervorrichtung kann zwei Partitionen für jedes Bild aufweisen, wobei jede Partition eine obere und eine untere Adresse verwendet. Für verschachtelte Bilder trägt eine Partition Zeilenbild-0-Daten und trägt die andere Partition Zeilenbild-1-Daten und für fortschreitende Bilder wird sowohl die obere als auch die untere Partition als eine einzige Partition behandelt und tragen diese Daten für das gesamte Vollbild. Jeder Makroblock wird dekodiert und für jedes Bild gespeichert, mit der Ausnahme des 3 : 2-Pulldown-Modus, wobei eine Dekodierung während eines ganzen Zeilenbild-Zeitintervalls angehalten wird. In dem 3 : 2-Pulldown-Modus wird ein Signal mit einer Bildfrequenz von 24 Vollbildern pro Sekunde mit 60 Vollbildern (oder Zeilenbildern) pro Sekunde dadurch angezeigt, dass ein Vollbild zweimal und das nächste Vollbild dreimal angezeigt wird.
  • Eine Referenz-Makroblock-Schnittstelle stellt dem Makroblock-Decoder 172 für eine Bewegungskompensation gespeicherte, zuvor dekodierte Bilddaten bereit. Die Schnittstelle kann zwei Makroblöcke, einen Makroblock oder keinen Makroblock liefern, in Entsprechung zu einer direktionalen, vorhersagenden (B) Kodierung, einer unidirektionalen, vorhersagenden (P) Kodierung oder einer Intrakodierung (I). Jeder Referenzblock wird unter Verwendung von zwei Kanälen bereitgestellt und jeder Kanal enthält eine Hälfte eines Makroblocks. Für den FS-Modus kann jeder gespeicherte Referenz-Halb-Makroblock 17 × 9 (Y), 9 × 5 (CR) und 9 × 5 (CB) sein, um eine Interpolation für eine Halbpixel-Auflösung zu ermöglichen. Für einen DC-Modus, der einen Faktor von 3 verwendet, ist jeder aufgerufene Halb-Makroblock 10 × 6 (Y), 6 × 4 (CR) und 6 × 4 (CB). Für den DC-Modus, der einen Dezimierungsfaktor von 2 verwendet, ist jeder aufgerufene Halb-Makroblock 14 × 9 (Y), 10 × 5 (CR) und 10 × 5 (CB), um eine Aufwärtstastung (up-sampling) und eine Halbpixel-Auflösung zu ermöglichen.
  • Eine Anzeigeschnittstelle stellt dem Anzeigeabschnitt 173 aufgerufene Pixeldaten zur Verfügung, der Y-, CR- und CB-Pixeldaten auf einem einzigen Kanal multiplext. Zwei Anzeigekanäle können vorgesehen sein, um eine Wandlung von/in verschachtelte(n) in/von fortschreitende(n) Formate zu unterstützen. In dem DC-Modus kann ein erster Kanal bis zu 4 Zeilen von verschachtelten oder fortschreitenden Daten gleichzeitig bereitstellen und kann ein zweiter Kanal bis zu 4 Zeilen von verschachtelten Daten bereitstellen; und in dem FS-Modus wird nur der erste Kanal dazu verwendet, um eine einzige Zeile von Daten bereitzustellen.
  • Wie zuvor beschrieben wurde, können MPEG-2-kodierte Videobilder durch Verwendung von bis zu 3 Bilder dekodiert werden, die in einem Speicher gespeichert sind, so dass die Bildinformation in sechs Bereichen gespeichert werden kann, wobei jeder Bereich ein Zeilenbild von Bildinformation enthält. Die 13A und 13B stellen die Verarbeitungs- und Flusszeitpunkte dar, die einem Lesen, Speichern und Anzeigen von Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal in einem Zeilenbildformat vorliegt. Die 14A und 14B stellen die Verarbeitungs- und Flusszeitpunkte dar, die einem Lesen, Speichern und Anzeigen von Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal in einem Vollbild-Format vorliegt. Die 15A und 15B stellen die Prozess- und Flusszeitpunkte dar, die einem Lesen, Speichern und Anzeigen von Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal in einer fortschreitenden Sequenz vorliegt und die Anzeige in einer verschachtelten Sequenz vorliegt. Die 16A und 16B stellen die Prozess- und Flusszeitpunkte dar, die einem Lesen, Speichern und Anzeigen von Bildinformation zugeordnet sind, wenn das Eingabe-Videosignal eine fortschreitende Sequenz ist und die Anzeige in einer fortschreitenden Sequenz erfolgt. In den 14A und 14B sowie in den 15A und 15B bezeichnet der Hinweis "A" ein Intervall, wenn eine Dekodierung während einer vertikalen Austastung aufgeschoben bzw. angehalten ist.
  • (II) Speicherabbildungskonfigurationen für unterstützte Formate
  • Wie vorstehend beschrieben wurde, können MPEG-2-kodierte Videosignale unter Verwendung von 3 Bildern, die in dem Speicher 130 gemäß der 1A gespeichert sind, dekodiert werden, es können jedoch verschieden Speicherkapazitäten verwendet werden, was von dem Bildformat abhängt und davon, ob eine Abwärtswandlung ein gesetzt wird. Folglich kann eine externe Speicherabbildung dazu verwendet werden, um den zur Verfügung stehenden Speicher bezüglich des Referenz-Makroblock-Zugriffs effizient auszunutzen. Wie auch vorstehend beschrieben wurde, beträgt für ein Ausführungsbeispiel gemäß der vorliegenden Erfindung die Speicherkapazität für den DC-Modus 48 Mbits und ist dieser erweiterbar auf 96 Mbits für einen FS-Modus. Außerdem kann die externe Speicherabbildung auf RDRAMs mit 2K- oder 1K-Seitengröße angepasst werden.
  • Für das Ausführungsbeispiel gemäß der vorliegenden Erfindung verwendet das Speicher-Untersystem 174 eine Speicherabbildung, wie diese in dem US-Patent 5,623,311 spezifiziert ist. Die 17A ist ein Speicherabbildungsdiagramm, das die Art und Weise darstellt, in welcher der Bitstrom 1730 und die Bilddaten-Zeilenbilder 1710, 1712, 1714, 1716, 1718 und 1720 in dem FS-Modus in dem RDRAM-Speicher gespeichert werden. Die 17B ist ein Speicherabbildungsdiagramm, das zeigt, wie eine Zeile von Bild-Makroblöcken auf eine Speicherzeile abgebildet wird, wenn ein beispielhaftes FS-Bild mit 1920 × 1088 unter Verwendung eines 96 Mbit-RDRAM mit 2K-Seitengröße dekodiert wird.
  • In dem FS-Modus umfasst der RDRAM 96 Mbits Speicher. Der Bitstrom 1730 wird einem Speicherbereich bei dem oberen Adressbereich des Speichers als maximale VBV-Puffergröße für das MP@HL-Bild zugewiesen. Jedes der Bilddaten-Zeilenbilder wird zugewiesen, wie dies dargestellt ist, wobei die Werte von X und Y von der Anzahl von Pixeln pro Zeile und von der Anzahl von Zeilen pro Zeilenbild in dem bestimmten MP@HL-Bild, das gerade dekodiert wird, abhängen. Diese Werte werden in der Tabelle 13 für 1920I-Bilder angegeben; für kleinere Bilder wird jede Zeilenbild-Pufferspeicherpartition kleiner sein als der vollständig verwendete Wert.
  • Tabelle 13
    Figure 00550001
  • Die 18A stellt eine allgemeine Speicherabbildung für DC-Formate dar, die einen RDRAM-Speicher mit 48 Mbits verwendet. Die 18B ist ein Speicherabbildungsdiagramm, das zeigt, wie eine Zeile von Bild-Makroblöcken in eine Speicherzeile abgebildet wird, wenn ein beispielhaftes DC-Bild mit 1920 × 1088 mit einer horizontalen Dezimierung um 3 und unter Verwendung eines RDRAM von 48 Mbits und mit einer 2k-Seitengröße dekodiert wird. Die Speicherabbildung gemäß der 18A ist in Ausdrücken von Parametern beschrieben, die in der Tabelle 14A für 525I- und 525P-Bilder angegeben sind.
  • Tabelle 14A
    Figure 00550002
  • Für den Fall eines Bildes mit 1280 × 720 kann dieses Bild in einem FS-Modus mit 48 Mbits eines RDRAM gespeichert werden. In dem FS-Modus kann jedoch der Abspeicherprozess modifiziert werden, um das gespeicherte Bild in ein RDRAM mit 48 Mbits unter Verwendung einer 2k-Seitengröße einzupassen. Die 19A stellt eine allgemeine Speicherabbildung für FS-Formate dar, die einen RDRAM-Speicher mit 48 Mbits für diesen Fall verwenden, und die 19B stellt das Layout eines Paars von Halb-Makroblock-Zeilen für diesen Fall dar. Die 14B gibt gewisse dieser Parameter für diesen Fall wieder.
  • Tabelle 14B
    Figure 00560001
  • Die in dem US-Patent 5,623,311 beschriebene Speicherabbildung verwendet feste bzw. konstante vier RDRAM-Zeilen pro Makroblock-Zeile, um MP@HL-dekodierte Bilder zu speichern. Das Ausführungsbeispiel kann jedoch auf einem aktuellen RDRAM basieren, bei dem zwei Bänke bzw. Anordnungen miteinander überlappende Anforderungen innerhalb derselben Vorrichtung aufweisen können, was im Gegensatz steht zu einem Basis-RDRAM, in dem miteinander überlappende Anforderungen bzw. Befehle nur in verschiedenen Vorrichtungen auftreten können. Für die bevorzugte Ausführungsform sind die Bänke innerhalb desselben Zeilenbild-Pufferspeichers innerhalb derselben Makroblock-Zeile verschachtelt. Beispielsweise kann die Anzahl von RDRAM-Zeilen, die zum Speichern eines Bildes verwendet werden, variabel sein, was von der 1K/2K-Seitengröße und von der Anzahl von horizontalen Pixeln abhängt. Ein Verfahren kann den Speicher für das größte Bild konfigurieren und kleinere Bilder können innerhalb der Konfiguration aufgenommen werden, jedoch nicht den gesamten Speicherplatz ausnutzen.
  • Das Ausführungsbeispiel kann auch drei RDRAM-Zeilen pro Makroblock-Zeile verwenden, um MP@HL-dekodierte Bilder zu speichern; diese Abbildung ist in den 19A und 19B gezeigt. Die vorliegende Erfindung kann jedoch eine Speicherabbildung einsetzen, die eine variable Anzahl von RDRAM-Zeilen pro Makroblock-Zeile verwendet, um MP@HL-Bilder und MP@ML-Bilder zu speichern. Wie gezeigt ist, verschachtelt diese Abbildung die Makroblock-Zeilen zwischen den Speicherzeilen von Bank A und Bank B. Wie in dem in Bezug genommenen Patent beschrieben ist, ermöglicht dies, dass auf Makroblöcke, die zwei oder mehr Speicherzeilen aufspannen, von dem Speicher-Untersystem 174 schneller zugegriffen werden kann, das überlappende Anforderungen für die verschiedenen Speicherbänke des Speichers 130 ausgibt. Diese Speicherabbildung findet Anwendung bei dem FS-Modus. Wenn diese verwendet wird, unterstützt diese Abbildung des Speichers 130 eine Voll-Spezifikations-Dekodierung eines 1280 × 720-Videosignals unter Verwendung nur eines 48 Mbit-RDRAM, mit einer Modifikation bezüglich des Speicherabbildungsprozesses. Diese Modifikation verwendet 3 RDRAM-Zeilen, um eine einzelne Makroblock-Zeile zu halten. Bei dem Ausführungsbeispiel gemäß der vorliegenden Erfindung werden Bank-Verschachtelungs- und Anzeige-Startzeilen-Zähler zurückgesetzt, um 3 RDRAM-Zeilen pro Makroblock zu unterstützen.
  • Für eine Abwärtswandlung werden abwärts getastete Makroblöcke zu einem einzigen Makroblock zum Speichern zusammengefasst. Der Abwärtstastungsprozess des DC-Modus wird nachfolgend anhand der 6A und der 6B beschrieben. Die 6C stellt einen Verknüpfungsprozess von zwei Makroblöcken zu einem einzigen Makroblock zum Speichern in dem Speicher 130 für eine Abwärtswandlung um 2 horizontal dar. Die 6D stellt einen Verknüpfungsprozess von drei Makroblöcken zu einem einzigen Makroblock für ein Speichern in dem Speicher 130 für eine Abwärtswandlung um 3 horizontal dar.
  • d) Abwärtstastung und Anzeigenwandlung des Anzeigeabschnittes
  • (I) Abwärtstastung von niedrig auflösenden Formaten
  • Eine Abwärtstastung wird mit Hilfe des Abwärtstastungsprozesses 232 gemäß der 2B erzielt, um die Anzahl von Pixeln in dem abwärts gewandelten Bild zu reduzieren. Die 6A zeigt die Eingabepixel und die dezimierten Ausgabepixel für ein 4 : 2 : 0-Siggnalformat für eine 3 : 1-Dezimierung. Die 6B zeigt die Eingabepixel und die dezimierten Ausgabepixel für eine 4 : 2 : 0-Chrominanztyp-2 : 1-Dezimierung. Die Tabelle 16 gibt die Legendenidentifikation für die Luminanz- und Chrominanz-Pixel der 6A und der 6B wieder. Die Pixel-Positionen vor und nach der Abwärtswandlung gemäß den 6A und 6B sind der verschachtelte (3 : 1-Dezimierung) bzw. der fortschreitende (2 : 1-Dezimierung) Fall.
  • Tabelle 16
    Figure 00580001
  • Für eine Abwärtstastung des verschachtelten Bildes, bei der es sich um eine Wandlung von einem 1920 × 1080 Pixelbild in ein horizontal komprimiertes 640 × 1080 Bild handeln kann, werden nur zwei von jeweils drei Pixeln auf der horizontalen Achse dezimiert. Für die beispielhafte 3 : 1-Dezimierung gibt es drei verschiedene Makroblock-Typen nach dem Abwärtswandlungsprozess. In der 6A werden die ursprünglichen Makroblöcke mit MB0, MB1, MB2 bezeichnet. Die abwärts getasteten Luminanz-Pixel in MB0 beginnen bei dem ersten Pixel in dem ursprünglichen Makroblock, in MB1 und MB2 beginnen die abwärts getasteten Pixel jedoch bei dem dritten und dem zweiten Pixel. Auch die Anzahl von abwärts getasteten Pixeln in jedem Makroblock ist nicht gleich. In MB0 gibt es horizontal 6 abwärts getastete Pixel, aber 5 Pixel sind dies in MB1 und MB2. Diese drei MB-Typen werden wiederholt, weshalb eine Modulo-3-Arithmetik angewendet werden sollte. Die Tabelle 11 fasst die Anzahl von abwärts getasteten Pixeln und die Versätze für jeden Eingabe-Makroblock MB0, MB1, MB2 zusammen.
  • Tabelle 11
    Figure 00590001
  • Für eine Abwärtstastung (downsampling) des fortschreitenden Formatbildes wird das Luminanz-Signal horizontal jeden zweiten Tastwert unterabgetastet (subsampled). Für das Chrominanz-Signal hat das abwärts getastete Pixel eine räumliche Position, die sich ein halbes Pixel unterhalb der Pixel-Position in dem ursprünglichen Bild befindet.
  • (II) Anzeigewandlung
  • Der Anzeigeabschnitt 173 des ATV-Decoders 121 gemäß der 1B wird dazu verwendet, um die gespeicherte Bildinformation (die dekodierte Bildinformation) für ein bestimmtes Anzeigeformat zu formatieren. Die 11A ist ein Hochebenen-Blockdiagramm, das den Anzeigeabschnitt des ATV-Video-Decoders 121 für ein Ausführungsbeispiel gemäß der vorliegenden Erfindung darstellt.
  • Bezugnehmend auf die 11A werden zwei Ausgangs-Videosignale unterstützt, ein erstes Ausgangssignal VIDout1, das ein beliebig ausgewählten Videoformat unterstützt, und ein zweites Ausgangssignal VIDout2, das nur 525I (CCIR-601) unterstützt. Jedes Ausgangssignal wird von separaten Sätzen von Anzeige-Verarbeitungselementen 1101 bzw. 1102 verarbeitet, die eine horizontale und vertikale Aufwärtstastung/Abwärtstastung vornehmen. Diese Konfiguration kann bevorzugt werden, wenn das Seitenverhältnis der Anzeige nicht zu dem Seitenverhältnis des Eingangsbildes passt. Ein optionaler Auf-Bildschirm-Anzeigeabschnitt (OSD) 1104 kann enthalten sein, um eine Auf-Bildschirm-Anzeigeinformation für eines der unterstützten Ausgangssignale VIDout1 und VIDout2 bereitzustellen, um Anzeigesignale Vout1 bzw. Vout2 bereitzustellen. Die gesamte Verarbeitung wird bei der internen Taktfrequenz vorgenommen, mit der Ausnahme der Steuerung der Ausgangssignale Vout1 oder Vout2 bei den Ausgangscontrollern 1126 und 1128, was bei der Pixel-Taktfrequenz erfolgt. Für das bevorzugte Ausführungsbeispiel kann die Pixel-Taktrate bei der Luminanz-Pixelfrequenz oder dem doppelten der Luminanz-Pixelfrequenz liegen.
  • Weil die Anzeigesätze von Verarbeitungselementen 1101 und 1102 in ähnlicher Weise arbeiten, wird nur die Operation des Anzeigeverarbeitungssatzes 1101 beschrieben. Bezugnehmend auf den Anzeigeverarbeitungssatz 1101 werden vier Zeilen von Pixeldaten von dem Speicher 130 (der in der 1A gezeigt ist) für den vertikalen Verarbeitungsblock 282 (der in der 2B gezeigt ist) in der Rasterreihenfolge bereitgestellt. Jede Zeile stellt zu einem Zeitpunkt 32 Bits von CR-, Y-, CB-, Y-Daten bereit. Der vertikale Verarbeitungsblock 282 filtert dann die vier Zeilen zu einer Zeile herunter und stellt die gefilterten Daten in einem 32-Bit-CRYCBY-Format für den horizontalen Verarbeitungsblock 284 (der auch in der 2B gezeigt ist) bereit. Der horizontale Verarbeitungsblock 284 stellt die korrekte Anzahl von Pixeln für das ausgewählte Rasterformat als formatierte Pixeldaten bereit. Folglich ist die Frequenz der gefilterten Daten, die in den horizontalen Verarbeitungsblock 284 einlaufen, nicht unbedingt gleich der Ausgabesdatenfrequenz. Für den Fall einer Aufwärtstastung wird die Eingabedatenrate niedriger sein als die Ausgabedatenrate. Für den Fall einer Abwärtstastung wird die Eingabedatenrate höher sein als die Ausgabedatanrate. Die formatierten Pixeldaten können Hintergrundinformation enthalten, die von dem optionalen Hintergrundverarbeitungsblock 1110 eingefügt wird.
  • Wie dem Fachmann auf diesem Gebiet bekannt ist, werden die Elemente des Anzeigeabschnittes 173 von einem Controller bzw. einer Steuervorrichtung 1150 gesteuert, die mit Hilfe von Parametern eingestellt ist, die aus der Mikroprozessor-Schnittstelle und in diese geschrieben werden. Die Steuervorrichtung erzeugt das Signal CNTRL und eine solche Steuerung ist notwendig, um einen geeigneten Schaltungsbetrieb zu koordinieren und zu bewirken, sowie ein Beschicken und einen Transfer von Pixeln und eine Signalverarbeitung.
  • Daten von dem horizontalen Verarbeitungsblock 284, Daten von einem zweiten horizontalen Verarbeitungsblock 284a und HD-(nicht verarbeitete)-Videodaten auf der HD-Überbrückung 1122 werden dem Multiplexer 118 bereitgestellt, der unter der Prozessorsteuerung (nicht gezeigt) einen Videodatenstrom auswählt, der dem Mischer 116 bereitgestellt wird, um den Videodatenstrom und die optionalen OSD-Daten von dem OSD-Prozessor 1104 zu gemischten Ausgangs-Videodaten zu verknüpfen. Die gemischten Video-Ausgangsdaten werden dann MUXs bzw. Multiplexern 1120 und 1124 bereitgestellt.
  • Für den ersten Satz von Verarbeitungselementen 1101 kann der MUX bzw. Multiplexer 1120 aus den gemischten Ausgangs-Videodaten HD-Daten, die auf der HD-Überbrückung 1122 bereitgestellt werden, oder Daten von dem Hintergrund-Einfügungsblock 1110 auswählen. Die ausgewählten Daten werden dem Ausgangskontrollprozessor 1126 bereitgestellt, der ebenfalls die Pixel-Taktfrequenz empfängt. Der Ausgangskontrollprozessor 1126 ändert dann die Daten-Taktrate von der internen Verarbeitungsdomäne in die Pixel-Taktrate gemäß dem gewünschten Ausgabemodus.
  • Für die zweiten Verarbeitungselemente 1102 kann der MUX bzw. Multiplexer 1124 aus den gemischten Ausgangs-Videodaten oder den Daten von dem Hintergrund-Einfügungsblock 1110a auswählen. Die ausgewählten Daten werden dem Ausgangskontrollprozessor 1128 bereitgestellt, der ebenfalls die Pixel-Taktrate empfängt. Der Ausgangskontrollprozessor 1128 ändert dann die Daten-Taktrate von der internen Verarbeitungsdomäne in die Pixel-Taktrate in Entsprechung zu dem gewünschten Ausgabemodus. MUX 1132 stellt entweder die empfangenen ausgewählten Daten (601-Datenausgabe) von MUX 1124 oder optional OSD-Daten von dem OSC-Prozessor 1104 bereit.
  • Der Rastererzeugungs- und Kontrollprozessor 1130 empfängt ebenfalls die Pixel-Taktfrequenz und beinhaltet Zähler (nicht gezeigt), die den Rasterraum erzeugen, so dass Steuerbefehle Zeile für Zeile an den Anzeigekontrollprozessor 1140 gesendet werden können. Der Anzeigekontrollprozessor 1140 koordiniert die Synchronisation mit dem externen Speicher 130 und startet die Verarbeitung für jede Verarbeitungskette 1101 und 1102 Zeile für Zeile, in Synchronisation zu den Rasterzeilen. Der Pro zessor 1130 erzeugt auch die horizontalen, vertikalen und Zeilenbild-Synchronisationssignale (H, V und F).
  • Die 11B bis 11D betreffen die Ausgabemodi, die von dem Anzeigeabschnitt 1173 bereitgestellt werden, der in der 11A gezeigt ist, und zwar des Video-Decoders 121 und für die aktiven Blöcke gemäß der 1A. Die 11B stellt einen 27-MHz-Dual-Ausgabemodus dar, in welchem, wobei die Videodaten 525P oder 525I sind, der erste Prozessor 1101 (der in der 11A gezeigt ist) dem 27-MHz-DAC 143 525P-Videodaten bereitstellt und auch 525I-Daten (601-Datenausgabe) für den NTSC-Kodierer 152). Die 11C stellt dar, dass in einem 27-MHz-Einzelausgabemodus nur 525I-Daten (601-Datenausgang) für den NTSC-Kodierer 152 bereitgestellt werden. Die 11D stellt eine 74-MHz/27-MHz-Modus dar, in welchem der Ausgabemodus zu dem Eingabeformat passt und in welchem die Videodaten entweder dem 27-MHz-DAC 143 oder dem 74-MHz-DAC 141 bereitgestellt werden, was von dem Ausgabeformat abhängt. Der 74-MHz-DAC wird für Bilder mit 1920 × 1088 und mit 1280 × 720 verwendet; der 27-MHz-DAC wird für sämtliche anderen Ausgabeformate verwendet.
  • Eine Anzeigewandlung der abwärts getasteten Vollbilder wird dazu verwendet, um das Bild in einem bestimmten Format anzuzeigen. Wie vorstehend angemerkt wurde, umfasst der Anzeigewandlungsabschnitt 280, der in der 2B gezeigt ist, den vertikalen Verarbeitungsblock (VPF) 282 und den horizontalen Verarbeitungsblock (HZPF) 284, der die abwärts gewandelten und abwärts getasteten Bilder für eine Anzeige auf einem Bildschirm mit niedrigerer Auflösung anpasst.
  • VPF 282, der bei dem Ausführungsbeispiel ein Vertikalzeilen-Interpolationsprozessor ist, der als programmierbarer Polyphasen-Vertikalfilter realisiert ist, und HZPF 284, der bei dem Ausführungsbeispiel ein Horizontalzeilen-Interpolationsprozessor ist, der ebenfalls als programmierbarer horizontaler Polyphasenfilter realisiert ist. Die Filter sind programmierbar, was eine Designoption darstellt, um einer Anzeigewandlung für eine Mehrzahl von Anzeigeformaten Rechnung zu tragen.
  • Wie in der 2B gezeigt ist, laufen vier Zeilen von abwärts getasteten Pixeldaten in der Rasterungsreihenfolge in dem VPF 282 ein. Für das Ausführungsbeispiel umfassen diese Daten Luminanz-(Y)- und Chrominanz-(CR- und CB-)Pixelpaare, die in den VPF 282 mit 32 Bits gleichzeitig eintreten. Der VPF 282 filtert die vier Zeilen von Daten in eine Zeile und leitet diese Zeile an den HZPF 284 als 32-Bitwerte weiter, die jeweils Luminanz- und Chrominanz-Daten in einem YCRYCB-Format enthalten, und HZPF 284 erzeugt dann die korrekte Anzahl von Pixeln, um zu dem gewünschten Rasterformat zu passen.
  • Die 7A ist ein Hochebenen-Blockdiagramm, das einen beispielhaften Filter darstellt, der zur Verwendung als VPF 282 gemäß einer Ausführungsform der vorliegenden Erfindung geeignet ist. In der nachfolgenden Beschreibung wird der VPF 282 so beschrieben, dass dieser Paare von Eingabepixeln verarbeitet (jedes Paar umfasst zwei Luminanz-Pixel, Y, und ein Chrominanz-Pixel, CR oder CB), um ein Paar von Ausgabepixeln zu erzeugen. Dies erleichtert die Verarbeitung des 4 : 2 : 0-Formats, weil Farbpixel in einfacher Weise ihren entsprechenden Luminanz-Pixeln zugeordnet werden können. Ein Fachmann auf diesem Gebiet würde jedoch erkennen, dass nur Luminanz-Pixel oder nur Chrominanz-Pixel so verarbeitet werden können.
  • Bezugnehmend auf die 7A umfasst VPF 282 einen VPF-Controller 702; ein erstes Multiplexer-Netzwerk, einschließlich von Luminanz-Pixel-MUXs (LP MUXs) 706, 708, 710 und 712 sowie Chrominanz-Pixel-MUXs (CP MUXs) 714, 716, 718 und 720; ein zweites Multiplexer-Netzwerk, einschließlich von Luminanz-Filter-MUXs (LF MUXs) 726, 728, 730 und 732 und von Chrominanz-Filter-MUXs (CF MUXs) 734, 736, 738 und 740); ein Luminanz-Koeffizient-RAM 704; ein Chrominanz-Koeffizient-RAM 724; Luminanz-Koeffizient-Multiplizierer 742, 744, 746 und 748; Chrominanz-Koeffizient-Multiplizierer 750, 752, 754 und 756; Luminanz- Addierer 760, 762 und 764; Chrominanz-Addierer 766, 768 und 770; Rundungs- und Abschneideprozessoren 772 und 776; Demultiplexer/Register 774 und 778; und Ausgaberegister 780.
  • Der Betrieb des VPF 282 wird nun beschrieben. Eine erneute vertikale Tastung wird mit Hilfe von zwei Polyphasenfiltern mit vier Abgriffen bewerkstelligt, einer für die Luminanz-Pixel und einer für die Chrominanz-Pixel. Die nachfolgende Beschreibung führt im Detail nur den Betrieb des Filters für die Luminanz-Pixel an, weil der Betrieb für die Chrominanz-Pixel ähnlich ist, diese hebt jedoch diese Unterschiede in den Pfaden, wie diese auftreten, hervor. Eine vertikale Filterung von Luminanz-Pixeln kann bis zu 8 Phasen in dem Polyphasenfilter mit vier Abgriffen verwenden und eine Filterung von Chrominanz-Pixeln kann bis zu 16 Phasen in dem Polyphasenfilter mit vier Abgriffen für das Ausführungsbeispiel verwenden. Der VPF-Controller 702 setzt zu Beginn eines Zeilenbilds oder Vollbilds den vertikalen Polyphasenfilter zurück, sorgt für eine Steuersynchronisation zu dem ersten und zweiten Multiplexer-Netzwerk, wählt Koeffizientensätze für das Luminanz-Koeffizient-RAM 704 und das Chrominanz-Koeffizient-RAM 724 für die Polyphasenfilter-Phasen aus und beinhaltet einen Zähler, der jede Zeile des Zeilenbilds oder Vollbilds, wenn dieses verarbeitet wird, zählt.
  • Der VPF-Controller 702 behält zusätzlich zu der Koordinierung des Betriebs des Netzwerks von Multiplexern bzw. MUXs und der Polyphasenfilter die Übersicht über die Anzeigezeilen, indem ganzzahlige Teile und Bruchteile der vertikalen Position in dem dekodierten Bild verfolgt werden. Der ganzzahlige Teil zeigt an, auf welche Zeilen zugegriffen werden sollte, und der Bruchteil zeigt an, welche Filterphase verwendet werden sollte. Außerdem ermöglicht die Verwendung einer Modulo-N-Arithmetik, wenn der Bruchteil berechnet wird, dass weniger als 16 Phasen verwendet werden können, was für Abwärtstastungsverhältnisse von bis zu 9 zu 5 effizient sein kann. Der Bruchteil wird stets auf eine der Modulo-N-Phasen, die gerade verwendet werden, abgeschnitten.
  • Wie in der 7A gezeigt, sind die Luminanz- und Chrominanz-Pixelpaare von den vier Bildzeilen in einen Chrominanzpfad und in einen Luminanzpfad getrennt. Die 16 Bit Pixelpaar-Daten in dem Luminanzpfad können weiter in ein 8-Bit-geradzahliges Format (Y-geradzahlig) und in ein 8-Bit-ungeradzahliges Format (Y-ungeradzahlig) mit Hilfe von LP MUXs 706, 708, 710 und 712 gemultiplext werden und das 16 Bit Pixelpaar in dem Chrominanzpfad in ein 8-Bit-CR-Format und in ein 8-Bit-CB-Format mit Hilfe von CP MUXs 714, 716, 718 und 720. Die Luminanz-Filter MUXs 706, 708, 710 und 712 werden dazu verwendet, um Pixelpaare einer Zeile zu oberst und einer Zeile zu unterst an den Rändern eines dekodierten Bildes zu wiederholen, damit der Filterpixelrand in der Polyphasenfilter-Operation überlappen kann.
  • Pixelpaare für die vier Zeilen, die der Luminanz-Pixelinformation und der Chrominanz-Pixelinformation entsprechen, werden dann durch die jeweiligen Polyphasenfilter hindurchgeleitet. Koeffizienten, die von den Multiplizierern 742, 744, 746 und 748 zum Wichten von Pixelwerten für eine Filterphase verwendet werden, werden von dem VPF-Controller 702 basierend auf einem programmierten Aufwärts- oder Abwärtswandlungsfaktor ausgewählt. Nach Kombinieren der gewichteten Luminanz-Pixelinformation in den Addierern 760, 762 und 764 wird der Wert an den Rundungs- und Abschneideprozessor 772 angelegt, der acht Bitwerte bereitstellt (weil die Koeffizienten-Multiplikation mit höherer Genauigkeit erfolgt). Das DEMUX-Register 774 empfängt den ersten 8-Bitwert, der einem interpolierten 8-Bit-geradzahligen (Ygeradzahlig) Luminanzwert entspricht, und einen zweiten 8-Bitwert, der dem interpolierten 8-Bit-ungeradzahligen (Y-ungeradzahlig) Wert entspricht, und stellt ein vertikal gefiltertes Luminanz-Pixelpaar in 16 Bits bereit. Das Register 780 sammelt die vertikal gefilterten Pixel in den Luminanz- und Chrominanzpfaden und stellt diese bereit und stellt diese dann als vertikal gefilterte 32-Bitwerte bereit, die ein Luminanz- und Chrominanz-Pixelpaar enthalten.
  • Die 7B zeigt die räumlichen Beziehungen zwischen den Koeffizienten und dem Pixeltastraum der Zeilen. Die Koeffizienten für die Luminanz- und Chrominanz-Polyphasenfilterpfade weisen jeweils 40 Bits auf, die jedem Koeffizientensatz zugewiesen sind, und es gibt einen Koeffizientensatz für jede Phase. Die Koeffizienten werden als Bruchteile mit einem Nenner von 512 interpretiert. Die Koeffizienten werden in das 40-Bit-Wort von links nach rechts angeordnet, C0 bis C3. CO und C3 sind vorzeichenbehaftete 10-Bit-Zweier-Komplementwerte und C1 und C2 sind 10 Bits, die einen vorgegebenen Bereich aufweisen, beispielsweise von –256 bis 767, die jeweils nachfolgend in 11-Bit-Zweier-Komplementwerte gewandelt werden.
  • Die 7A umfasst eine optionale Luminanz-Koeffizientanpassung 782 und Chrominanz-Koeffizientanpassung 784. Diese Koeffizientenanpassungen 782 und 784 werden dazu verwendet, um die 11-Bit-Zweier-Komplementzahlen für C1 und C2 abzuleiten. Falls die Bits 8 und 9 (die höchstwertigen Bits) jeweils 1 sind, dann ist das Vorzeichen der elften Bitzahl 1 (negativ), ansonsten ist der Wert positiv.
  • Die 8A ist ein Hochebenen-Blockdiagramm, das einen beispielhaften Filter darstellt, der zur Verwendung als HZPF 284 einer Ausführungsform gemäß der vorliegenden Erfindung geeignet ist. Der HZPF 284 empfängt von dem VPD 282 ein Luminanz- und Chrominanz-Pixelinformationspaar, bei dem es sich um 32-Bit-Daten handeln kann. Der HZPF 284 umfasst einen HZPF-Controller 802; CR-Signalspeicher 804; CB-Signalspeicher 806; Y-Signalspeicher 808; Auswahl-MUXs 810; einen horizontalen Filterkoeffizienten-RAM 812; ein Multiplikator-Netzwerk 814; eine Addier-Netzwerk 816; einen Rundungs- und Abschneideprozessor 818, DEMUX-Register 820 und ein Ausgaberegister 822.
  • Eine erneute horizontale Abtastung wird durch Verwenden eines Polyphasenfilters mit 8 Abgriffen und 8 Phasen erzielt. Die Erzeugung von Anzeigepixeln wird dadurch von dem HZPF-Controller 802 koordiniert, dass die ganzzahligen Teile und die Bruchteile der horizontalen Position in dem dekodierten und abwärts getasteten Bild verfolgt werden. Der ganzzahlige Teil zeigt an, auf welche Pixel zugegriffen werden muss, und der Bruchteil zeigt an, welche Filterphase verwendet werden sollte. Die Verwendung einer Modulo-N-Arithmetik, wenn der Bruchteil berechnet wird, kann ermöglichen, dass weniger als N Phasen verwendet werden können. Dies kann beispielsweise nützlich sein, falls ein exaktes Abwärtstastungsverhältnis von beispielsweise 9 zu 5 verwendet wird. Falls das Abwärtstastungsverhältnis nicht als einfacher Bruch ausgedrückt werde kann, wird der Bruchteil auf eine der N Phasen abgeschnitten. Der HZPF 284 des Ausführungsbeispiels gemäß der vorliegenden Erfindung filtert Pixelpaare und verwendet eine Ausrichtung von geraden Pixelrändern, um eine Verarbeitung des 4 : 2 : 0-formatierten Bildes zu erleichtern und um die CR- und CB-Pixel (die Farbpixel) gemeinsam mit den entsprechenden Y-Pixeln zu halten.
  • Der Betrieb des HZPF 284 wird nun anhand der 8A beschrieben. Der HZPF-Controller 802 setzt zu Beginn einer horizontalen Zeile den horizontalen Polyphasenfilter zurück, stellt eine Steuerungssynchronisation für die ersten und zweiten Multiplex-Netzwerke bereit, wählt Koeffizientensätze von dem horizontalen Koeffizienten-RAM 812 für den CR-, CB- und Y-Filterkoeffizienten für jede der Polyphasen-Filterphasen bereit und wählt jeden Satz von CR-, CB- und Y-Werten zur Verarbeitung aus. Außerdem, wenn die horizontale Position sich am nächsten zu der linken oder rechten Seite der Zeile befindet, erzwingt der HZPF-Controller 812, dass die Randpixelwerte wiederholt oder zu 0 gesetzt werden, zur Verwendung durch den Polyphasenfilter mit 8 Abgriffen. Jegliche Verzerrung in dem Bild, die durch diese Vereinfachung hervorgerufen wird, wird für gewöhnlich in dem Übertastabschnitt (overscan portion) des angezeigten Bildes versteckt.
  • Die Pixeldaten, die von dem VPF 282 empfangen werden, werden in Y-, CR- und CB-Werte getrennt und diese Werte werden individuell in CR-Signalspeichern 804; CB-Signalspeichern 806; und Y-Signalspeichern 808 für eine Filterung zwischengespeichert. Der HZPF-Controller 802 wählt dann die Y-, CR- und CB-Werte mit Hilfe eines geeigneten Signals an die Auswahl-MUXs 810 aus. Bei dem Ausführungsbeispiel gibt es mehr Y-Werte, die zusätzliche Signalspeicher in dem Y-Luminanz-Signalspeicher 808 verwenden. Gleichzeitig wählt der HZPF-Controller 802 die geeigneten Filterkoeffizienten für die Filterphase und für die CR- oder CB- oder Y-Werte basierend auf einem programmierten Aufwärtstastungs- oder Abwärtstastungswert mit Hilfe eines Steuersignals an einen horizontalen Filterkoeffizienten-RAM 812 aus.
  • Der horizontale Filterkoeffizienten-RAM 812 gibt dann die Koeffizienten an die jeweiligen Elementen des Multiplikator-Netzwerks 814 zum Multiplizieren mit den Eingabe-Pixelwerten aus, um gewichtete Pixelpaare zu erzeugen, und die gewichteten Pixelpaare werden dann in dem Addiernetzwerk 860 miteinander verknüpft, um einen horizontal gefilterten CR-, CB- oder Y-Wert zu ergeben.
  • Nach Verknüpfen der gewichteten Pixelwerte in dem Addiernetzwerk 816 wird der horizontal gefilterte Pixelwert an den Rundungs- und Abschneideprozessor angelegt, der 8-Bitwerte bereitstellt (weil die Koeffizienten-Multiplikation mit höherer Genauigkeit erfolgt). Das DEMUX-Register 820 empfängt eine Serie von 8-Bitwerten, die einem CR-Wert, einem 8-Bit-geradzahligen (Y-geradzahlig) Y-Wert, einem 8-Bit-CB-Wert entsprechen und schließlich einem 8-Bitwert, der einem 8-Bit-ungeradzahligen (Y-ungeradzahlig) Y-Wert entsprechen; und das DEMUX-Register 820 multiplext diese Werte in ein horizontal gefiltertes Luminanz- und Chrominanz-Pixelpaar, das einen 32-Bitwert aufweist (Y-geradzahlig, CR-ungeradzahlig, Y-ungeradzahlig, CB). Das Register 822 speichert das Pixelpaar und stellt dieses als vertikal und horizontal gefiltertes 32-Bit-Pixel-Luminanz- und Chrominanz-Pixelpaar bereit.
  • Die 8B stellt die räumlichen Beziehungen zwischen den Koeffizienten, die in dem horizontalen Filterkoeffizienten-RAM 812 gespeichert und in dem Polyphasenfilter verwendet werden, und den Pixeltastwerten des abwärts getasteten Bildes für eine horizontale Zeile dar. Die Koeffizienten für das Ausführungsbeispiel sind in einem 64-Bit-Wort von links nach rechts angeordnet, C0 bis C7. Die Koeffizienten C0, C1, C6 und C7 sind vorzeichenbehafteten 7-Bit-Zweier-Komplementwerte und C2 und C5 sind vorzeichenbehaftete 8-Bit-Zweier-Komplementwerte und C3 und C4 sind vorzeichenbehaftete 10-Bit-Zweier-Komplmentwerte, die einen Bereich von –256 bis 767 repräsentieren. Die 11-Bit-Zweier-Komplementwerte für C3 und C4 werden unter Verwendung einer Anpassung abgeleitet. Falls sowohl das Bit 8 als auch das Bit 9 (das höchstwertige Bit) 1 sind, dann ist das Vorzeichen des 11-Bitwertes 1 (negativ), ansonsten ist der Wert 0 (positiv). Sämtliche Koeffizienten können als Bruchteile mit einem Nenner von 512 interpretiert werden.
  • Die Tabelle 12 listet einen Koeffizienten für den VPF 282 und den HZPF 284 für Ausführungsbeispiele gemäß der vorliegenden Erfindung auf, welche die angezeigte Formatwandlung ausführen.
  • Tabelle 12 Koeffizienten für 750P zu 525P oder 750P zu 525I 4-Abgriff- und 2-Polyphasen-Luminanz-Vertikalfilter
    Figure 00700001
  • Koeffizienten für 750P zu 525P oder 750P zu 525I 4-Abgriff- und 4-Polyphasen-Chrominanz-Vertikalfilter
    Figure 00700002
  • Koeffizienten für 750P zu 525I 4-Abgriff- und 2-Polyphasen-Luminanz-Vertikalfilter
    Figure 00710001
  • Koeffizienten für 750P zu 525I 4-Abgriff- und 4-Polyphasen-Chrominanz-Vertikalfilter
    Figure 00710002
  • Koeffizienten für 1125I zu 525P 4-Abgriff- und 8-Polyphasen-Luminanz-Vertikalfilter
    Figure 00710003
  • Koeffizienten für 1125I zu 525P 4-Abgriff- und 16-Polyphasen-Chrominanz-Vertikalfilter
    Figure 00720001
  • Bei den Ausführungsbeispielen des Anzeigewandlungssystems wird eine horizontale Wandlung teilweise von dem DCT-Domänenfilter 216 und von dem Abwärtstastungsprozessor 230, der in der 2B gezeigt ist, vorgenommen. Diese stellen dieselbe Anzahl von horizontalen Pixeln (640) bereit, egal, ob die Wandlung von 1125I oder 750P erfolgt. Folglich tastet der HZPF 284 diese Signale aufwärts, um 720 aktive Pixel pro Zeile bereitzustellen, und leitet dieser 525P- oder 525I-Signale unmodifiziert weiter, weil diese Signale 720 aktive Pixel pro Zeile aufweisen, wie vorstehend in den Tabellen 1 und 2 dargelegt, wobei sich die Werte der Koeffizienten des horizontalen Filters für eine Wandlung von 480P/480I/525P/525I nicht ändern. Diese horizontalen Filterkoeffizienten sind in der Tabelle 13 angegeben.
  • Tabelle 13 Koeffizienten für horizontalen Filter
    Figure 00730001
  • Außerdem ermöglicht die Programmierfähigkeit des HZPF 284, dass eine nichtlineare horizontale Abtastung vorgenommen werden kann. Die 9A stellt ein Wiederabtastungsverhältnis-Profil dar, das gemäß der vorliegenden Erfindung verwendet werden kann. Wie gezeigt ist, kann das Wiederabtastungsverhältnis des HZPF 284 über die horizontale Abtastzeile variiert werden und kann dieses in linearer Weise und stückweise geändert werden. Bei der beispielhaften Konfiguration gemäß der 9B erhöht (oder verkleinert) sich das Wiederabtastungsverhältnis zu Beginn der Abtastzeile bis zu einer ersten Stelle auf der Abtastzeile, wo das Wiederabtastungsverhältnis solange konstant gehalten wird, bis eine zweite Stelle erreicht ist, wo das Wiederabtastungsverhältnis sich linear verkleinert (oder vergrößert). Bezugnehmend auf die 9A ist h_initial_resampling ratio das anfängliche Wiederabtastungsverhältnis (resampling ratio) für ein Bild, ist h_resampling_ratio_change die erste Änderung pro Pixel in dem Wiederabtastungsverhältnis, ist h_resampling_ratio_change die zweite Änderung pro Pixel in dem Wiederabtastungsverhältnis und sind h_resampling_ratio_hold column und h_resampling_ratio_reverse_column die Anzei ge-Spalten-Pixelstellen, zwischen denen das Wiederabtastungsverhältnis konstant gehalten wird. Der Wert display width_ist das letzte Pixel (Spalte) der Bildzeile.
  • Die 9B und 9C zeigen Verhältnisprofile zum Abbilden eines 4 : 3-Bildes auf eine 16 : 9-Anzeige. Die Verhältnisse werden in Ausdrücken eines Eingabewertes und eines Ausgabewertes definiert, so dass 4/3 eine Abwärtstastung von 4 zu 3 und 1/3 eine Aufwärtstastung von 1 zu 3 ist. Die Verhältnisprofile, die in den 9B und 9C gezeigt sind, bilden ein Eingangsbild mit 720 aktiven Pixeln auf eine Anzeige ab, die 720 aktive Pixel aufweist. Beispielsweise verwendet eine Abbildung einer 4 : 3-Seitenverhältnis-Anzeige auf eine 16 × 9 Seitenverhältnis-Anzeige eine 4/3-Abwärtstastung, aber das Auffüllen sämtlicher der Tastwerte der Anzeige erfordert einen 1/1-Mittelwert über die horizontale Zeile. Folglich hat das Profil gemäß der 9B das korrekte Seitenverhältnis in der Mitte zwischen den Anzeigepixeln 240 und 480, während die Werte auf den Seiten aufwärts getastet sind, um die Anzeige aufzufüllen. Die 9D und 9E stellen die Profile dar, die zur Größenänderung von einem 16 × 9-Anzeigebild auf eine 4 : 3-Anzeige verwendet werden, wobei es sich hierbei um das Inverse der Profile handelt, die in den 9B und 9C gezeigt sind.
  • Die Wirkung der Verwendung von Wiederabtastungsverhältnis-Profilen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist bildhaft in der 10 dargestellt. Ein Video-Sendeformat mit entweder einem 16 × 9-Seitenverhältnis oder einem 4 × 3-Seitenverhältnis kann entweder als 16 × 9 oder 4 × 3 angezeigt werden, aber das ursprüngliche Videobild kann angepasst werden, um zu dem Anzeigebereich zu passen. Folglich kann das ursprüngliche Videobild vollständig, in einer Zoom-Darstellung, gequetscht oder mit variabler Dehnung/Schrumpfung angezeigt werden.
  • Während vorstehend Ausführungsbeispiele gemäß der Erfindung gezeigt und beschrieben worden sind, wird man erkennen, dass solche Ausführungsformen nur in beispielhafter Weise angeführt wurden. Zahlreiche Variationen, Änderungen und Ersetzungen werden dem Fachmann auf diesem Gebiet einfallen, ohne den Schutzbereich der Erfindung zu verlassen. Folglich ist beabsichtigt, dass die beigefügten Patentansprüche sämtliche solcher Variationen mit abdecken, solange diese in den Schutzbereich der Erfindung fallen.

Claims (27)

  1. Digitaler Video-Dekoder mit: einem Anschluss zum Empfangen eines kodierten Videosignals, welches ein Videobild darstellt, mit einer ersten räumlichen Auflösung in ersten und zweiten Dimensionen; einer Dekodier-Schaltung, welche in einem ersten Modus arbeitet, um das empfangene kodierte Videosignal zu dekodierten, um ein dekodiertes Videosignal zu liefern mit der ersten räumlichen Auflösung in den ersten und zweiten Dimensionen und welche in einem zweiten Modus arbeitet, um das dekodierte Videosignal zu liefern mit einer zweiten räumlichen Auflösung in einer der ersten und zweiten Dimensionen, welche geringer als die erste räumliche Auflösung und die erste räumliche Auflösung in einer anderen der ersten und zweiten Dimensionen hat; einem Speicher zum Speichern des dekodierten Videosignals; einer Formatierungsschaltung, welche einen räumlichen Filter aufweist, welcher, wenn die Dekodier-Schaltung in dem zweiten Modus arbeitet, auf ein Formatierungs-Steuersignal reagiert, um das gespeicherte dekodierte Videosignal in mindestens der anderen der ersten und zweiten Dimensionen zu verarbeiten, um die räumliche Auflösung des dekodierten Videosignals zu verändern, um mindestens ein Anzeige-Videosignal zu erzeugen mit äquivalenten räumlichen Auflösungen in den ersten und zweiten Dimensionen; und einer Steuervorrichtung zum Schalten des Dekoders zwischen den ersten und zweiten Modi und zum Liefern des Formatierungs-Steuersignals an die Formatierungsschaltung.
  2. Digitaler Video-Dekoder nach Anspruch 1, wobei das kodierte Videosignal kodiert ist unter Verwendung einer Frequenz-Bereichs Transformation; und die Dekodier-Schaltung weist eine Schaltung auf, welche das frequenzbereich-transformierte Videosignal filtert, und eine Schaltung, welche das kodierte Videosignal dekodiert gemäß einer inversen Frequenzbereichs-Transformation.
  3. Digitaler Video-Dekoder nach Anspruch 1, wobei das kodierte Videosignal, welches an den Video-Dekoder angelegt wird, von einem hochauflösenden Video-Typ oder einem Standard-Auflösungs-Video-Typ ist, welche jeweils einen jeweiligen Abtastsignal-Typ haben, wobei der Abtastsignal-Typ ausgewählt wird aus einer Gruppe bestehend aus einem fortlaufenden (progressive) Format und einem verschachtelten (interlaced) Format, weiter aufweisend: eine Vorrichtung, welche auf das kodierte Videosignal reagiert, zum Bestimmen des jeweiligen Abtastsignal-Typs des kodierten Videosignals; eine Vorrichtung zum Empfangen eines programmierten Abtastsignals mit einem jeweiligen Abtastsignal-Typ; eine Vorrichtung zum Modifizieren der jeweiligen räumlichen Anzeigeauflösung von jedem Anzeige-Videosignal, um das Anzeige-Videosignal zu liefern mit 1) dem Abtastsignal-Typ des kodierten Videosignals, wenn der Video-Dekoder in dem ersten Modus betrieben wird, und 2) dem Abtastsignal-Typ des programmierten Abtastsignals, wenn der Video-Dekoder in dem zweiten Modus betrieben wird.
  4. Digitaler Video-Dekoder nach Anspruch 3, wobei jeder jeweilige Abtastsignal-Typ weiter ein jeweiliges Anzeigeformat aufweist, wobei die Formatierungsvorrichtung weiter aufweist: eine Vorrichtung, welche auf das kodierte Videosignal reagiert, zum Bestimmen des Original-Anzeigeformats des Abtastsignal-Typs; und eine Vorrichtung zum Empfangen eines programmierten Anzeigeformats; wobei die Vorrichtung zum Modifizieren der jeweiligen räumlichen Anzeigeauflösung weiter das Videoanzeige-Signal liefert mit 1) dem Original-Anzeigeformat des kodierten Video-Signals, wenn der Video-Dekoder in dem schnellen Modus betrie ben wird, und 2) dem programmierten Anzeigeformat, wenn der Video-Dekoder in dem zweiten Modus betrieben wird.
  5. Digitaler Video-Dekoder nach Anspruch 4, wobei das Original- und das programmierte Anzeigeformat jeweils ein jeweiliges Bildseiten-Verhältnis aufweisen; das Videosignal wird dargestellt durch eine Mehrzahl von Pixel-Gruppen, definiert durch das Original-Anzeigeformat; und die Vorrichtung zum Modifizieren der jeweiligen räumlichen Anzeigeauflösung, wenn diese in dem zweiten Modus betrieben wird, modifiziert das Original-Anzeigeformat zu dem programmierten Anzeigeformat durch das Anwenden eines Wiederabtastungs-Profils bei ausgewählten aus der Mehrzahl der Pixel-Gruppen.
  6. Digitaler Video-Dekoder nach Anspruch 5, wobei das Wiederabtastungs-Profil mindestens einen ersten und einen zweiten Abschnitt aufweist, wobei jeder Profil-Abschnitt ein Wiederabtastungs-Verhältnis hat, welches sich zwischen dem Bildseiten-Verhältnis des Original-Anzeigeformats und dem Bildseiten-Verhältnis des programmierten Anzeigeformats verändern.
  7. Digitaler Video-Dekoder nach Anspruch 4, wobei das Videosignal ein Bild ist, welches dargestellt ist durch eine Mehrzahl von Pixel-Gruppen, definiert durch das Original-Anzeigeformat; und die Vorrichtung zum Modifizieren der jeweiligen räumlichen Anzeigeauflösung umfasst: eine Umwandlungsvorrichtung zum Umwandeln des jeweiligen Bildseitenverhältnisses des Original-Anzeigeformats des Bildes zu dem Bildseitenverhältnis des programmierten Anzeigeformats, wenn diese in dem zweiten Modus betrieben wird, durch das Anwenden eines Wiederabtastungs-Profils bei ausgewählten aus der Mehrzahl der Pixel-Gruppen.
  8. Digitaler Video-Dekoder nach Anspruch 7, wobei das Wiederabtastungs-Profil, welches angewendet wird bei der Umwandlungsvorrichtung, mindestens einen schnellen und einen zweiten Abschnitt aufweist, wobei jeder Profilabschnitt ein Wiederabtastungs-Verhältnis hat, welches sich zwischen dem Bildseiten-Verhältnis des Original-Anzeigformats und dem Bildseiten-Verhältnis des programmierten Anzeigeformats verändert, und wobei die Umwandlungsvorrichtung das Bild umwandelt, dargestellt durch die Mehrzahl der Pixel-Gruppen, mit dem Bildseiten- Verhältnis des Original-Anzeigeformats, in ein neues Bild mit dem Bildseitenverhältnis des programmierten Anzeigeformats, durch das Wiederabtasten von jeder der Mehrzahl der Pixel-Gruppen gemäß dem Wiederabtastungs-Profil.
  9. Digitaler Video-Dekoder nach Anspruch 7, wobei das Wiederabtastungs-Profil, welches angewendet wird von der Umwandlungsvorrichtung, mindestens einen ersten und einen zweiten Abschnitt aufweist, wobei jeder Profil-Abschnitt ein Wiederabtastungs-Verhältnis hat, welches sich verändert zwischen dem Bildseiten-Verhältnis des Original-Anzeigeformats und dem Bildseiten-Verhältnis des programmierten Anzeigeformats, und wobei die Umwandlungsvorrichtung das Bild umwandelt, welches dargestellt ist durch die Mehrzahl der Pixel-Gruppen, mit dem Bildseiten-Verhältnis des Original-Anzeigeformats in ein neues Bild mit dem Bildseitenverhältnis des programmierten Anzeigeformats durch das Wiederabtasten von ausgewählten aus der Mehrzahl der Pixel-Gruppen, während verbleibende der Mehrzahl der Pixel-Gruppen ausgetastet werden.
  10. Digitaler Video-Dekoder nach Anspruch 7, wobei die Umwandlungsvorrichtung das jeweilige Bildseiten-Verhältnis umwandelt zwischen 1) dem Bildseiten-Verhältnis des Original-Anzeigeformats mit einem 16 mal 9 Verhältnis, und dem Bildseitenverhältnis des programmierten Anzeigeformats mit einem Verhältnis von 4 mal 3, und 2) dem Bildseiten-Verhältnis des Original-Anzeigeformats mit einem 4 mal 3 Verhältnis, und dem Bildseiten-Verhältnis des programmierten Anzeigeformat mit einem Verhältnis von 16 mal 9.
  11. Digitaler Video-Dekoder nach Anspruch 1, weiter aufweisend eine Benutzer-Schnittstellenvorrichtung zum Empfangen eines Anzeige-Typ Signals, wobei das Anzeige-Typ Signal einem Anzeige-Typ entspricht, ausgewählt aus der Gruppe bestehend aus SDTV, S-Video, ADTV, und Computer-Monitor, und wobei die Steuervorrichtung weiter das Formatierungs-Steuersignal liefert mit dem jeweiligen Anzeige-Typ des Anzeige-Typ Signals, so dass die Formatierungs-Schaltung das Anzeige-Videosignal für den entsprechenden Anzeige-Typ formatiert.
  12. Digitaler Video-Dekoder nach Anspruch 1, wobei die Dekodier-Schaltung einen Speicher aufweist, wobei der Speicher einen ersten und einen zweiten Abschnitt hat, wobei die Dekodier-Schaltung beide verwendet, den ersten und den zweiten Abschnitt des Speichers, wenn der Video-Dekoder in dem ersten Modus betrieben wird und einen, den ersten oder den zweiten Abschnitt des Speichers, wenn der Video-Dekoder in dem zweiten Modus betrieben wird.
  13. Digitaler Video-Dekoder nach Anspruch 1, wobei der digitale Video-Dekoder ein kodiertes Video-Signal empfängt und dekodiert und betrieben wird in einem ersten Modus oder einem zweiten Modus, bei welchem der Video-Dekoder das Videosignal als ein Anzeige-Video-Signal liefert mit einer jeweiligen Anzeigeauflösung und einem jeweiligen Anzeigeformat.
  14. Digitaler Video-Dekoder nach Anspruch 13, wobei in dem zweiten Modus der Video-Dekoder das Anzeige-Videosignal bildet mit der jeweiligen räumlichen Anzeigeauflösung von dem kodierten Video-Signal, welches ein Videobild darstellt, wobei das kodierte Videosignal ein transformiertes hochauflösendes Frequenzbereich-Videosignal ist; und die Dekodier-Vorrichtung umfasst: eine Vorrichtung zum Empfangen und zum Liefern des kodierten Videosignals als eine Mehrzahl von hochauflösenden Frequenzbereich-Videokoeffizienten-Werten; eine Abwärtsmischungs-Filtervorrichtung zum Empfangen und zum Gewichten von ausgewählten der Mehrzahl der hochauflösenden Frequenzbereichs-Videokoeffizienten-Werte, um einen Satz von gefilterten Frequenzbereichs-Videokoeffizienten zu bilden; und eine Inverse-Transformations-Vorrichtung zum Transformieren der gefilterten Frequenzbereichs Videokoeffizienten in einen Satz von gefilterten Pixel-Abtast-Werten; und der räumliche Filter umfasst eine Untersetzungsvorrichtung zum Entfernen von ausgewählten aus dem Satz der gefilterten Pixel-Abtast-Werte, um das Anzeige-Videosignal zu liefern mit der jeweiligen räumlichen Anzeigeauflösung.
  15. Digitaler Video-Dekoder nach Anspruch 14, wobei das transformierte Frequenzbereichs-Videosignal transformiert ist durch einen Diskreten-Kosinus-Tansformations (DCT) Vorgang, um so jeden der Mehrzahl der hochauflösenden Frequenzbereichs-Werte als einen jeweiligen DCT-Koeffizienten zu liefern, wobei die Abwärtsmischungs-Filtervorrichtung jeden ausgewählten DCT-Koeffizienten gewichtet, und die Inverse-Transformationsvorrichtung transformiert die Frequenzbereichs-Videokoeffizienten durch einen inversen Diskreten-Kosinus-transformations(IDTC) Vorgang.
  16. Digitaler Video-Dekoder nach Anspruch 14, wobei die Abwärtsmischungs-Filtervorrichtung ein Tiefpassfilter ist mit einer Grenzfrequenz bestimmt durch eine Abtast-Frequenz des kodierten Videosignals dividiert durch ein Untersetzungsverhältnis.
  17. Digitaler Video-Dekoder nach Anspruch 14, wobei die Abwärtsmischungs-Filtervorrichtung eine Mehrzahl von Frequenzbereichs-Koeffizienten eines Tiefpass-Sperrspiegelfilters aufweist mit einer vorgegebenen Anzahl von Abgriffen (taps).
  18. Digitaler Video-Dekoder nach Anspruch 14, wobei die Abwärtsmischungs-Filtervorrichtung ein Tiefpassfilter ist, dargestellt durch einen Satz von Frequenzbereichs-Filterkoeffizienten, und die Abwärtsmischungs-Vorrichtung gewichtet die ausgewählten aus der Mehrzahl der hochauflösenden Frequenzbereichs-Videokoeffizienten-Werten durch das Multiplizieren des Satzes der Frequenzbe reichs-Filterkoeffizienten mit der Mehrzahl der hochauflösenden Frequenzbereichs-Videokoeffizienten-Werte.
  19. Digitaler Video-Dekoder nach Anspruch 14, wobei die Untersetzungsvorrichtung den Satz der gefilterten Pixel-Abtastwerte gemäß einem Untersetzungsverhältnis unterabtastet.
  20. Digitaler Video-Dekoder nach Anspruch 13, wobei in dem zweiten Modus der Video-Dekoder das Anzeige-Videosignal ausbildet mit der jeweiligen räumlichen Anzeige-Auflösung, von dem kodierten Videosignal, welches ein Videobild darstellt, wobei das kodierte Videosignal ein transformiertes hochauflösendes Frequenzbereichs-Videosignal ist, und die Dekodier-Vorrichtung umfasst: eine Vorrichtung zum Liefern des kodierten Videosignals als eine Mehrzahl von Frequenzbereichs-Videokoeffizienten-Werten; und eine Kombinations-Vorrichtung zum Kombinieren der Mehrzahl der Frequenzbereichs-Videokoeffizienten-Werte mit einem Satz von Filter-Invers-Transformations-Koeffizienten, um einen Satz von gefilterten Pixel-Abtastwerten zu erzeugen, wobei die Filter-Invers-Transformations-Koeffizienten eine Kombination aus einem Satz von Gewichtungs-Koeffizienten zum Abwärtsmischen und einem Satz von inversen Transformations-Koeffizienten zum Umwandeln von dem Frequenzbereich in den räumlichen Bereich sind; und der räumliche Filter umfasst eine Untersetzungsvorrichtung zum Entfernen von ausgewählten aus dem Satz der gefilterten Pixel-Abtastwerte, um einen Satz von untersetzten Pixel-Abtastwerten zu erzeugen; und der Video-Dekoder umfasst eine Vorrichtung zum Speichern des Satzes der untersetzten gefilterten Pixel-Abtastwerte und zum Liefern des gespeicherten Satzes der untersetzten gefilterten Pixel-Abtastwerte als das Anzeige-Videosignal mit der jeweiligen räumlichen Anzeige-Auflösung.
  21. Digitaler Video-Dekoder nach Anspruch 1, wobei der digitale Video-Dekoder ein kodiertes Videosignal empfängt mit einem kodierten Videoteil und einem kodierten Audioteil, wobei der Video-Dekoder weiter aufweist: einen Transport-Dekoder, verschaltet bzw. gekoppelt, um das kodierte Videosignal zu empfangen, welcher das kodierte Videosignal in den kodierten Videoteil und den kodierten Audioteil trennt; einen Video-Dekoder mit: dem Speicher, wobei der Speicher einen ersten und einen zweiten Abschnitt hat; die Dekodier-Schaltung, welche den empfangenen kodierten Videoteil dekodiert, um den Videoteil des Videosignals mit einer jeweiligen Auflösung zu liefern; eine digitale Filter-Schaltung, gekoppelt mit der Dekodier-Schaltung, welche, wenn der Dekoder in dem zweiten Modus betrieben wird, digital den empfangenen kodierten Videoteil filtert, um einen gefilterten Videoteil zu liefern mit einer jeweiligen Auflösung, wobei die Auflösung des gefilterten Videoteils nicht größer ist als die Auflösung des Videoteils des Videosignals, wobei die Dekodier-Schaltung den ersten und den zweiten Abschnitt des Speichers verwendet, um den kodierten Videoteil zu dekodieren, wenn der Video-Dekoder in dem ersten Modus betrieben wird, und die Dekodier-Schaltung den ersten Abschnitt verwendet, um den kodierten Videoteil zu dekodieren, wenn die digitale Filterschaltung freigeschaltet ist und der Video-Dekoder in dem ersten Modus betrieben wird; der Formatierungs-Schaltung, welche den Videoteil des Videosignals formatiert, gemäß mindestens einem empfangenen Anzeigeformat, wobei die Formatierungs-Schaltung weiter aufweist: eine Vorrichtung zum Liefern des Videoteils als mindestens ein Anzeige-Videosignal bei einem jeweiligen Ausgabe-Anschluss und mit einem jeweiligen Anzeigeformat, wobei das mindestens eine Anzeige-Videosignal die Auflösung des Videoteils des Videosignals hat, wenn der Video-Dekoder in einem ersten Modus betrieben wird, und eine Vorrichtung zum Liefern des gefilterten Videoteils als mindestens ein Anzeigevideosignal bei einem jeweiligen Ausgabeanschluss und mit einem jeweiligen An zeigeformat, wobei das mindestens eine Anzeige-Videosignal die entsprechende Auflösung des gefilterten Videoteils des Videosignals hat, wenn der Video-Dekoder in dem zweiten Modus betrieben wird; und einen Audio-Dekoder, welcher den Audioteil dekodiert und dem Audioteil das jeweils korrespondierende Anzeige-Videosignal liefert.
  22. Digitaler Video-Dekoder nach Anspruch 21, wobei das mindestens eine Anzeige-Videosignal bei dem jeweiligen Ausgabe-Anschluss ein digitales Signal ist, welches zur Verfügung gestellt wird für einen digital-zu-analog bzw. Digital-Analog-Wandler, um das digitale Signal in ein analoges Signal zu wandeln, und das analoge Signal wird nachfolgend zu einem Filter geliefert, wodurch Bildfehler von jedem Anzeige-Videosignal gefiltert werden.
  23. Digitaler Video-Dekoder nach Anspruch 21, weiter aufweisend: eine Umwandlungs-Vorrichtung zum Abwärtsmischen des einen Anzeige-Videosignals in ein Signal mit einer NTSC-Auflösung; und eine Kodier-Vorrichtung zum Kodieren des umgewandelten einen Anzeige-Videosignals als ein formatiertes NTSC-Videosignal.
  24. Digitaler Video-Dekoder nach Anspruch 21, wobei das Videosignal ein Videobild darstellt, wobei das Videobild mindestens ein hochauflösendes Videobild oder ein computererzeugtes Bild ist, welches im Frequenzbereich kodiert ist und dann transport-kodiert wird; der Video-Transport-Dekoder umfasst eine Kommunikations-Schnittstelle, welche das transport-kodierte Videobild empfängt und dekodiert, um das frequenzbereich-kodierte Videobild zu liefern als das kodierte Videosignal für den Video-Dekoder.
  25. Dekoder nach Anspruch 15, wobei das kodierte Videosignal kodiert ist unter Verwendung einer Frequenz-Bereichs-Transformation; und die Dekodier-Schaltung umfasst eine Schaltung, welche das transformierte Frequenzbereichs-Videosignal fil tert, und eine Schaltung, welche das kodierte Videosignal dekodiert gemäß einer inversen Frequenzbereichs-Transformation.
  26. Verfahren zum Dekodieren eines kodierten Videosignals, welches ein Videobild darstellt, mit einer ersten räumlichen Auflösung in ersten und zweiten Dimensionen mit einem digitalen Video-Dekoder mit den Schritten: a) Dekodieren des empfangenen kodierten Videosignals, um zu liefern i) ein dekodiertes Videosignal mit einer ersten räumlichen Auflösung in den ersten und zweiten Dimensionen, wenn der digitale Video-Dekoder in einem ersten Modus betrieben wird, und ii) das dekodierte V ideosignal mit einer zweiten räumlichen Auflösung in einer der ersten und zweiten Dimensionen, welche geringer ist als die erste räumliche Auflösung und die erste räumliche Auflösung hat, in einer anderen der ersten und zweiten Dimension, wenn der digitale Video-Dekoder in einem zweiten Modus betrieben wird; b) Speichern des dekodierten Videosignals in einem Speicher; c) Liefern eines Formatierungs-Steuersignals durch eine Steuerung; d) Filtern, in Abhängigkeit von dem formatierten Steuersignal, des gespeicherten dekodierten Videosignals in mindestens der anderen der ersten und zweiten Dimensionen, um die räumliche Auflösung des dekodierten Videosignals zu verändern, wenn der digitale Video-Dekoder in dem zweiten Modus betrieben wird, wobei das gefilterte dekodierte Videosignal äquivalente räumliche Auflösungen in den ersten und zweiten Dimensionen hat; und e) Erzeugen mindestens eines Anzeige-Videosignals aus 1) dem dekodierten Videosignal mit der ersten räumlichen Auflösung in der ersten und zweiten Dimension, wenn der digitale Video-Dekoder in dem ersten Modus betrieben wird und 2) des gefilterten dekodierten Videosignals mit äquivalenten räumlichen Auflösungen in den ersten und zweiten Dimensionen, wenn der digitale Video-Dekoder in dem zweiten Modus betrieben wird.
  27. Verfahren zum Dekodieren durch den digitalen Video-Dekoder wie in Anspruch 26 definiert, wobei das kodierte Videosignal ein hochauflösendes transformiertes Frequenzbereichs-Videosignal ist, wobei das Verfahren weiter die Schritte aufweist: Liefern des kodierten Videosignals als eine Mehrzahl von hochauflösenden Frequenzbereichs-Video-Koeffizienten-Werten; Gewichten von ausgewählten der Mehrzahl der hochauflösenden Frequenzbereichs-Video-Koeffizienten-Werten, um einen Satz von gefilterten Frequenzbereichs-Videokoeffizienten zu bilden; Transformieren der gefilterten Frequenzbereichs-Video-Koeffizienten in einen Satz von gefilterten Pixel-Abtastwerten; und Löschen von ausgewählten aus dem Satz der gefilterten Pixel-Abtastwerte, um das Anzeige-Videosignal zu liefern, < mit der jeweiligen räumlichen Anzeigeauflösung.
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