DE69909249T2

DE69909249T2 - Schaltung zur speichererweiterung für tintenstrahldruckkopf-identifizierungsschaltung

Info

Publication number: DE69909249T2
Application number: DE69909249T
Authority: DE
Inventors: David Bruce GIBSON; Keith George PARISH
Original assignee: Lexmark International Inc
Current assignee: Lexmark International Inc
Priority date: 1998-02-10
Filing date: 1999-02-10
Publication date: 2004-04-15
Anticipated expiration: 2019-02-11
Also published as: DE69909249D1; JP2002502727A; CN1292753A; WO1999039909A3; EP1054772A2; EP1288956A2; KR20010040858A; EP1054772B1; US6022094A; EP1054772A4; WO1999039909A2; JP2004025833A; AU2670099A; CN1111118C; JP3463105B2; EP1288956A3; US6161916A

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft eine Tintenstrahldruckkopf-Identifizierungsschaltung, die Schieberegister verwendet, um Druckkopf-Identifizierungsinformation zur Tintenstrahldruckerelektronik seriell zu übertragen. Spezieller betrifft sie eine Druckkopf-Identifizierungsschaltung, die ein Array von Transistoren oder anderen elektronischen Schaltern verwendet, um eine Matrix von programmierbaren Bits zu jeder einer vorbestimmten Anzahl von Schieberegistern zu liefern.
HINTERGRUND DER ERFINDUNG
Drucker vom Tintenstrahltyp verwenden einen Druckkopf, der aus einer Reihe von Düsen oder Öffnungen besteht, die in einer Öffnungsplatte angeordnet sind, um Tinte auf eine Druckoberfläche auszuschleudern. Die Tinte kann durch unterschiedlichste Einrichtungen ausgeschleudert werden, die einen kontinuierlichen, piezoelektrischen und thermischen/Dampfblasen-Strahl umfassen. Obwohl sich mehrere unterschiedliche Tintenstrahltechnologien über die vergangenen zwei Dekaden entwickelt haben, ist die weitverbreitetste Tintenstrahltechnologie heutzutage der Dampfblasenstrahl, bei dem in einer Kammer Tinte lokal überhitzt wird, um eine sich ausdehnende Blase zu bilden, die einen Tintentropfen durch eine Öffnung und auf die Druckoberfläche vorwärtstreibt. Piezoelektrische Drucker funktionieren auf eine ähnliche Weise, insofern als Tinte durch eine Öffnung ausgeschleudert wird. Statt dass man die Tinte in einer Kammer zum Sieden bringt, wird die Tinte jedoch infolge von Durchbiegungen/Ausdehnungen, die durch einen piezoelektrischen keramischen Wandler erzeugt werden, im wesentlichen aus der Kammer gedrückt. Der keramische Wandler ändert seine physikalischen Abmessungen, wenn er einem elektrischen Feld ausgesetzt wird, wodurch eine Druckwelle in der Tintenkammer erzeugt wird und eine Menge an Tinte durch die Kammeröffnung ausgeschleudert wird. Sowohl piezoelektrische als auch Dampfblasenstrahl-Methodiken werden als "Tropfen-auf-Wunsch"- oder "Impuls"-Technologien betrachtet, d. h. ein Tintentropfen wird aus dem Druckkopf nur ausgestoßen, wenn gewünscht.
Jede Art von Tintenstrahldrucktechnologie erfordert ihren eigenen einzigartigen Typ von Druckkopf, und die Druckköpfe können weiter auf Grundlage von Parametern variieren, wie z. B., ob der Druckkopf nur schwarze Tinte enthält oder ob er Farbdrucken kann. Im Allgemeinen sind die verschiedenen Typen von Druckköpfen austauschbar, außer dass die meisten Drucker aufgrund von physikalischen Unterschieden zwischen den Druckköpfen nicht imstande sind, sowohl schwarze Tinte als auch Farbe aufzunehmen, d. h. Druckköpfe, die für Farbdrucken konstruiert sind, sind typischerweise größer, um unterschiedlichste Tintenfarben aufzunehmen. Andere Druckkopfparameter schließen Bauart, Auflösung, Anzahl von Tintenstrahldüsen und Abstand zwischen den Düsen ein. Weil die Druckköpfe austauschbar sind, muss die Druckerelektronik wissen, welcher spezielle Typ von Druckkopf montiert ist, sowie Information bezüglich der verschiedenen Druckkopfparameter besitzen, so dass Algorithmen im Drucker-Steuersystem rekonfiguriert werden können, um geeignet formatierte Druckbefehle an die Druckkopfelektronik abzugeben.
Deshalb ist es wünschenswert, die Druckerelektronik mit Information bezüglich der Kenndaten des speziellen Druckkopfs, der montiert ist, zu versorgen. Dies kann ausgeführt werden, indem man die Identifizierungsinformation digital in die Druckkopfelektronik codiert und die Druckerelektronik in den Stand setzt, diese Information auszulesen, wenn sie benötigt wird.
Eine Anzahl von Versuchen ist im Stand der Technik unternommen worden, um der Druckerelektronik Druckkopf-Identifizierungsinformation zu liefern. Das US-Patent Nr. 4,872,027 an Buskirk at al. offenbart die Bereitstellung von zusätzlichen elektrischen Kontaktflecken auf dem Widerstands-Netzwerk/Ar ray, das die Düsen des Druckkopfs feuert. Diese Kontaktflecke sind im Widerstandsnetzwerk selektiv elektrisch verbunden, um die einzelnen Düsen in einer von mehreren einzigartigen Konfigurationen, von denen jede einen speziellen Druckkopf definiert, zu feuern. Der durch diese einzigartigen Konfigurationen der elektrischen Flecke bereitgestellte Code ist durch den Drucker detektierbar, so dass der Typ von montiertem Kopf feststellbar ist. Dies wird erreicht, indem man die einzelnen elektrischen Flecke selektiv mit den Widerstandsschaltungen oder Leiterzügen verbindet (oder nicht verbindet). Indem man die Widerstandsleitungen bei hohen oder niedrigen Spannungsniveaus einzeln hin- und herschaltet und eine Spannungsniveauverschiebung auf den Leitungen detektiert, die mit den zusätzlichen Kontaktflecken verknüpft ist, kann eine Verbindung (oder deren Fehlen) detektiert werden.
Andere Lösungswege nach dem Stand der Technik, um Druckkopf-Identifizierungsinformation an den Drucker abzugeben, offenbaren eine Identifizierungsschaltungsanordnung, die im Druckkopf angeordnet ist. Das US-Patent Nr. 4,930,915 an Kikuchi at al. offenbart eine Druckkopf-Identifizierungseinrichtung, die in einem Druckkopf angeordnet ist. In einer Ausführungsform wird ein 24-Stift-Druckkopf identifiziert, wenn die Druckerelektronik einen "Hochpegel"-Zustandswert auf einer Signalleitung liest, die die Druckerelektronik und die Identifizierungseinrichtung miteinander verbindet. Ein 9-Stift-Druckkopf wird durch ein "Niedrigpegel"-Zustandssignal identifiziert. In einer anderen Ausführungsform der Kikuchi-Erfindung erzeugt ein Parallel-Seriell-Umsetzer ein vorbestimmtes Identifizierungssignal.
Das US-Patent Nr. 5,363,134 an Barbehenn at al. offenbart eine integrierte Schaltung zur Verwendung im Druckkopf eines Tintenstrahldruckers. Die integrierte Schaltung schließt eine Arrayschaltung mit einer Mehrzahl von Widerstandszellen ein, die in Zeilen und Spalten angeordnet sind, um ein Tintenreservoir zu erwärmen, um ein Muster von Tintenstrahlen zu erzeugen. Eine entsprechende Anzahl von Zeilen- und Spaltenleitungen ist mit der Arrayschaltung verbunden, um die Widerstandszellen gemäß dem gewünschten Druckmuster auszuwählen und mit Strom zu versorgen. Eine Identifizierungsschaltung ist in demselben Substrat wie die Arrayschaltung integriert. Die Identifizierungsschaltung ist mittels einer Mehrzahl von programmierbaren Pfaden programmierbar, die jeder Zeilenleitung entsprechen und mit ihr verbunden sind. Diese programmierbaren Pfade schließen jeweils eine programmierbare Sicherung und eine aktive Vorrichtung ein, die in Reihe geschaltet sind. Die entgegengesetzten Enden der programmierbaren Pfade sind bei einem gemeinsamen Knoten miteinander verbunden, der wiederum mit einer Ausgangsschaltung verbunden ist, um ein einzelnes serielles Ausgabesignal als Reaktion auf ein sequentielles Abfragen der Zeilenleitungen bereitzustellen.
Die Anzahl von Bits Identifizierungsinformation, die Barbehenn an die Druckerelektronik abgeben kann, ist auf die Anzahl von verfügbaren Zeilenleitungen begrenzt. Wenn es insgesamt sieben Zeilenleitungen gibt, die die Arrayschaltung mit der Druckerelektronik verbinden, dann ist Barbehenn's Identifizierungsschaltung auf das Speichern von sieben und nur sieben Bits von Identifizierungsinformation begrenzt, weil jeder der programmierbaren Pfade einer eindeutigen der Zeilenleitungen entspricht und mit ihr verbunden ist. Um eine Identifizierungsschaltung bereitzustellen, die mehr als sieben Bits von Identifizierungsinformation enthält, müsste Barbehenn die Anzahl von Zeilenleitungen oder Adressleitungen, die verfügbar sind, erhöhen.
Zusätzlich dazu, dass sie durch die Anzahl von verfügbaren Adressleitungen beschränkt ist, ist die Menge an Information, die auf einer Druckkopfpatrone gespeichert werden kann, auch durch Kosten- und Raumerwägungen beschränkt. Weil die meisten Druckkopfpatronen zum einmaligen Gebrauch bestimmt sind, ist es sehr wünschenswert, ihre Kosten zu minimieren. Einschließen von großen Speicherarrays auf einem Druckkopfchip erhöht die Kosten eines Fertigens des Druckkopfs. Während ein großer Speicherchip auf dem Druckkopf von einem Speicherstandpunkt wünschenswert sein mag, machen folglich die zusätzlichen Kosten einer Platzierung einer solchen Vorrichtung auf einem zum einmaligen Gebrauch bestimmten Druckkopf die Lösung wirtschaftlich unerwünscht. Außerdem erhöht ein Speichern von mehr Information auf der Druckkopfpatrone das Raumerfordernis für die Speicherschaltung auf dem Druckkopf. Wenn die Größe des Druckkopfsubstrats ansteigt, steigen die Kosten und Kompliziertheit entsprechend an.
Folglich gibt es einen Bedarf an einer effizienten, kostengünstigen Druckkopf-Identifizierungsschaltung, die eine minimale Anzahl von Bauelementen verwendet, um eine maximale Menge an Information zu speichern und vorzugsweise nicht durch die Anzahl von Adressleitungen beschränkt ist, die die vorhandene Druckkopfelektronik und Druckerelektronik miteinander verbinden.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung offenbart eine Identifizierungsvorrichtung für einen Tintenstrahldruckkopf. Die Vorrichtung weist Druckerelektronik zum Kommunizieren mit dem Tintenstrahldruckkopf auf. Ein Schieberegister holt eine Mehrzahl von Druckkopfinformationsbits als Reaktion auf ein Ladesignal herein und gibt die Mehrzahl von Druckkopfinformationsbits als Reaktion auf ein Ausgabesignal seriell aus. Eine Mehrzahl von Speichermatrizen, von denen jede mit einem entsprechenden Speichereingang des Schieberegisters elektrisch verbunden ist, speichert Druckkopfinformationsbits und gibt die Druckkopfinformationsbits an den entsprechenden Speichereingang des Schieberegisters als Reaktion auf eine Decodiersignalfunktion ab, die von der Druckerelektronik gesendet wird. Eine Mehrzahl von Adressleitungen überträgt die Decodiersignalfunktion von der Druckerelektronik zur Speichermatrix und überträgt die Takt- und Ladesignale von der Druckerelektronik zum Schieberegister.
Die oben beschriebene Erfindung verbessert den Stand der Technik, indem ermöglicht wird, dass die Menge an Information, die auf einer Druckkopfpatrone speicherbar ist, erhöht wird, ohne dass die Anzahl von Adressleitungen erhöht wird. Außerdem wird durch Verbinden einer Speichermatrix mit den Speichereingängen des Schieberegisters die Anzahl von Informationsbits, die speicherbar sind, dramatisch erhöht, während die Anzahl von Transistoren, die benötigt werden, um die Speichervorrichtung zu konstruieren, nur geringfügig ansteigt. Die Decodiersignalfunktion ermöglicht, dass die Druckerelektronik eine Reihe von vorbestimmten Digitalwörtern zum Druckkopf sendet und eine andere Reihe von Digitalwörtern empfängt, die die Druckkopfpatrone beschreiben. Folglich liefert die vorliegende Erfindung eine kostengünstige Vorrichtung, die eine dramatische Zunahme in der Information ermöglicht, die ein Druckkopf speichern und zu einem Drucker abgeben kann, ohne eine entsprechende dramatische Zunahme in der Kompliziertheit der Druckkopfelektronik.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung weist jede Speichermatrix eine erste Ebene auf, die eine Mehrzahl von Transistoren enthält. Jeder Transistor weist eine Source, einen Drain und ein Gate auf. Das Gate jedes Transistors ist mit einer entsprechenden Adressleitung der Mehrzahl von Adressleitungen elektrisch verbunden. Die Source jedes Transistors ist mit dem Speichereingang eines Schieberegisters, das der speziellen Speichermatrix entspricht, elektrisch verbunden. Der Drain ist mit entweder einem ersten Spannungspotenzial, das eine logische Eins repräsentiert, oder einem zweiten Spannungspotenzial, das eine logische Null repräsentiert, elektrisch verbunden. Die Transistoren funktionieren als elektronische Schalter mit einem ersten Anschluss, einem zweiten Anschluss und einem Schalteingang. Wenn eine ausreichend hohe Spannung an den Schalteingang angelegt wird, wird der elektronische Schalter geschlossen, und der erste Anschluss wird elektrisch mit dem zweiten Anschluss verbunden. Wenn keine Spannung an den Schalteingang angelegt wird, ist der elektronische Schalter offen, und der erste und zweite Anschluss sind elektrisch nicht verbunden. Während Transistoren in den meisten Anwendungen erörtert werden, versteht es sich, dass jeglicher ähnlich funktionierende Schalter verwendet werden könnte.
In einer anderen Ausführungsform weist die Speichermatrix eine erste Ebene auf, die eine Mehrzahl von Transistoren enthält, von denen jeder eine Source, einen Drain und ein Gate aufweist. Das Gate jedes Transistors ist mit einer entsprechenden Adressleitung einer Mehrzahl von Adressleitungen elektrisch verbunden. Die Source jedes Transistors ist mit dem Drain von einem einer zweiten Mehrzahl von Transistoren elektrisch verbunden. Der Drain ist mit entweder einem ersten Spannungspotenzial, das eine logische Eins repräsentiert, oder einem zweiten Spannungspotenzial, das eine logische Null repräsentiert, elektrisch verbunden. Eine zweite Ebene enthält die zweite Mehrzahl von Transistoren, von denen jeder eine Source, einen Drain und ein Gate aufweist, wobei das Gate von jedem der zweiten Mehrzahl von Transistoren mit einer entsprechenden Adressleitung der Mehrzahl von Adressleitungen elektrisch verbunden ist, die Source von jedem der zweiten Mehrzahl von Transistoren mit einem entsprechenden Speichereingang des Schieberegisters elektrisch verbunden ist, und der Drain von jedem der Transistoren der zweiten Mehrzahl von Transistoren mit den Sourcen einer Gruppe von Transistoren in der ersten Mehrzahl von Transistoren elektrisch verbunden ist. Die Verbindungen sind so, dass, wenn beliebige zwei Adressleitungen, die mit den Gates der Transistoren in jeder der beiden Ebenen verbunden sind, eine logische Eins enthalten, ein einzelner Strompfad zwischen dem Schieberegister-Speichereingang und entweder dem ersten oder zweiten Spannungspotenzial geschlossen wird.
In einer anderen Ausführungsform der vorliegenden Erfindung umfasst jede Speichermatrix weiter eine Mehrzahl von Transistoren mit einem Gate, einer Source und einem Drain, wobei die Mehrzahl von Transistoren in einer Anzahl von Ebenen angeordnet sind, die aus einer höchsten Ebene, einer tiefsten Ebene und mindestens einer Zwischenebene bestehen. Die Transistoren der Ebenen sind so verbunden, dass die Transistoren der tiefsten Ebene ihre Drains mit entweder einem ersten Spannungspotenzial, das eine logische Eins repräsentiert, oder einem zweiten Spannungspotenzial, das eine logische Null repräsentiert, verbunden und ihre Sourcen mit den Drains eines entsprechenden Transistors auf einer Zwischenebene verbunden aufweisen. Zusätzlich weisen die Transistoren der höchsten Ebene ihre Sourcen mit dem Speichereingang des Schieberegisters verbunden und ihre Drains mit den Sourcen. einer entsprechenden Gruppe von Transistoren einer Zwischenebene verbunden auf. Die Transistoren der Zwischenebene weisen ihre Sourcen mit dem Drain eines entsprechenden Transistors einer höheren Ebene verbunden und ihre Drains mit den Sourcen einer entsprechenden Gruppe von Transistoren einer tieferen Ebene verbunden auf.
In einer besonders bevorzugten Ausführungsform sind die Gates der Mehrzahl von Transistoren mit den Adressleitungen so verbunden, dass, wenn eine Anzahl der Adressleitungen, die gleich der Anzahl von Ebenen ist, ein Spannungspotenzial enthält, das ausreicht, um die Gates der Transistoren, mit denen es verbunden ist, zu öffnen, ein einzelner Strompfad zwischen dem Schieberegister-Speichereingang, der der Speichermatrix entspricht, und entweder einem ersten oder zweiten Spannungspotenzial geschlossen wird. In noch einer anderen Ausführungsform weist die Speichermatrix eine Mehrzahl von Transistoren auf, die in einer Anzahl von Ebenen angeordnet sind. Die Decodiersignalfunktion umfasst eine Mehrzahl von Digitalwörtern, so dass jedes Wort eine gewisse Anzahl von Bits enthält und eine Anzahl von Bits in dem Digitalwort, die gleich der Anzahl von Ebenen ist, aktiv sein muss, um ein Bit von Drucker-Identifizierungsinformation von der Speichermatrix auszuwählen.
In einer besonders bevorzugten Ausführungsform umfasst die Decodiersignalfunktion eine Reihe von Digitalwörtern, wobei jedes Wort einer Anzahl von Bits aufweist, die gleich "D" ist. Jede Speichermatrix besteht aus einer Mehrzahl von Transistoren, die in eine Anzahl von Ebenen "L" eingeteilt sind. In dieser Ausführungsform wird die Anzahl von Druckkopfinformationsbits, die in jeder der Mehrzahl von Speichermatrizen gespeichert werden kann, durch die Gleichung:
gegeben.
Außerdem wird die Anzahl von Transistoren, die benötigt werden, um jede Speichermatrix zu konstruieren, durch die Gleichung:
gegeben.
Das Informations-Speicher- und Bereitstellungsystem der vorliegenden Erfindung umfasst weiter eine Speichermatrix zum Speichern von Tintenstrahldruckkopf-Identifizierungsinformation und Abgeben der Identifizierungsinformation an die Tintenstrahldruckerelektronik. Die Speichermatrix weist eine Mehrzahl von Transistoren mit einer Source, einem Drain und einem Gate auf. Die Transistoren sind in einer Mehrzahl von Ebenen angeordnet. Eine Mehrzahl von Druckkopfadressleitungen sind mit den Gates der Transistoren verbunden. Eine Mehrzahl von Schieberegistern empfängt die Druckkopf-Identifizierungsinformation von der Mehrzahl von Transistoren als Reaktion auf eine Decodiersignalfunktion, die auf der Mehrzahl von Druckkopfadressleitungen empfangen wird. Die Schieberegister übertragen die Druckkopfinformation zur Tintenstrahldrucker elektronik seriell. Die Drains einer ersten Ebene von Transistoren sind mit entweder einer logischen Eins oder einer logischen Null elektrisch verbunden. Die Sourcen von einer letzten Ebene von Transistoren sind mit dem Speichereingang von einem der Mehrzahl von Schieberegistern verbunden. Die Gates der Transistoren sind an den Druckkopfadressleitungen so angebracht, dass die Anzahl von Transistoren minimiert wird, die benötigt werden, um eine Speichermatrix zu konstruieren, die eine gegebene Menge an Druckkopf-Identifizierungsinformation speichern kann. Der Druckkopf weist eine Temperaturerfassungsschaltung mit einer Ausgangsleitung auf. Die Druckkopf-Identifizierungsinformation wird auf der Ausgangsleitung der Temperaturerfassungsschaltung zur Druckerelektronik seriell übertragen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die bevorzugten Ausführungsformen der Erfindung werden nun in weiterer Einzelheit mit Bezug auf die Zeichnungen beschrieben, in denen gleiche Bezugszeichen gleiche oder ähnliche Elemente überall in den mehreren Zeichnungen bezeichnen.
1 ist ein Blockschaltbild des Druckkopf-Identifizierungssystems;
2 ist ein Schaltbild eines dynamischen Ein-Bit-Schieberegisters;
3 ist ein Blockschaltbild einer Vier-Bit-PISO-Identifizierungsschaltung; und
4 ist ein Zeitdiagramm für die Schaltung von 3.
5 ist ein Blockschaltbild einer Drei-Bit-PISO-Identifizierungsschaltung mit Speichermatrixeingängen;
6 ist ein Schaltbild einer Einebenen-Decodierspeichermatrix;
7a ist ein Schaltbild einer Zweiebenen-Decodierspeichermatrix;
7b veranschaulicht einen in 7a verwendeten Transistor; und
8 ist ein Schaltbild einer Dreiebenen-Decodierspei chermatrix.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung ist in 1 ein Blockschaltbild eines Tintenstrahldruckkopf-Identifizierungssystems 20 dargestellt, das eine Tintenstrahldruckerelektronik 22 und eine Tintenstrahldruckkopfelektronik 24 einschließt. Typischerweise enthalten Dampfblasenstrahldruckköpfe ein Widerstandsarray oder Druckkopfarray 30, um Tinte selektiv zum Sieden zu bringen oder durch Öffnungen in einer Öffnungsplatte (nicht dargestellt) auf dem Druckkopf auszuschleudern. Widerstände im Array 30 werden durch geeignete Signale selektiv mit Strom versorgt, die von der Druckerelektronik 22 auf Adressleitungen 29 empfangen werden. In der Druckerelektronik 22 sendet ein Mikroprozessorkontroller 26, der typischerweise ein ASIC-Kontroller ist, der TTL-Pegel-Ausgabesignale liefert, Druckdatenbefehle an einen Kopf-Steuerkreis 28. In einer bevorzugten Ausführungsform ist der Steuerkreis 28 ein TEXAS INSTRUMENTS 75373, 100 Milliampere, Push-Pull-Treiber.
Der Steuerkreis 28 wandelt vom Kontroller 26 empfangene Druckdatenbefehle in geeignet formatierte analoge Pulse um, die demultiplext werden und über Adressleitungen 29 sequentiell an die Druckkopfelektronik 24 abgegeben werden. Diese analogen Pulse besitzen ausreichend Intensität, um die Widerstände im Druckkopfarray 30 zu erwärmen, so dass Tinte im Druckkopf siedet, um eine Blase zu bilden, wodurch die Tinte durch eine Öffnung ausgeschleudert wird. Die Anzahl von verfügbaren Adressleitungen 29 variiert abhängig vom speziellen Drucker, der verwendet wird.
Weil sich verschiedene Arten und Typen von Tintenstrahldruckköpfen, die unterschiedlich formatierte analoge Pulse erfordern, in den Tintenstrahldruckern austauschbar sind, ist es für die Druckerelektronik 22 wichtig, Information in Bezug zum Druckkopf zu besitzen, der im Drucker montiert ist. Para metrische Druckkopfinformation ist für die Druckerelektronik 22 nützlich, weil sie ermöglicht, dass die Druckerelektronik 22 Drucksteueralgorithmen rekonfiguriert, um analoge Pulse zu erzeugen, die für den speziellen montierten Druckkopf geeignet sind. Die vorliegende Erfindung gibt Druckkopf-Identifizierungsinformation an die Druckerelektronik 22 ab, indem die Information digital in einer Identifizierungs(ID)-Schaltung 32 codiert wird, die während der Fertigung in der Druckkopfelektronik 24 integriert wird.
Typischerweise wird die Druckkopfelektronik 24 als einzelner integrierter Chip gefertigt. Zusätzlich zum Druckkopf-Widerstandsarray 30 und den entsprechenden Adressleitungsverbindungen 29 inkorporiert der Chip normalerweise eine Temperaturerfassungsschaltung 34. Die Temperaturerfassungsschaltung 34 ist typischerweise ein Metallwiderstand, der die Temperatur des Druckkopfs während des Druckens erfasst. Die erfasste Temperatur wird auf einer Ausgabeleitung 35 als analoges Signal an den Druckerkontroller 26 abgegeben, wodurch ermöglicht wird, dass der Druckerkontroller 26 den Druckkopf bezüglich Überhitzungszuständen überwacht.
Um die I/O-Anforderungen zu verringern, verwendet die ID-Schaltung 32 der vorliegenden Erfindung einige aber nicht alle der vorhandenen Adressleitungen 29, um Eingangssignale von der Druckerelektronik 22 zu empfangen, und sie verwendet den vorhandenen Temperaturerfassungsausgang 35, um die codierte Druckkopf-Identifizierungsinformation seriell zur Druckerelektronik 22 zu übertragen. Ein Maximum von drei Adressleitungen wird von der ID-Schaltung 32 verwendet, um Eingangssignale zu empfangen, und die Anzahl von codierten Informationsbits in der ID-Schaltung 32 ist unabhängig von der Anzahl der verwendeten Adressleitungen 29. Es gibt eine minimale oder keine Beeinträchtigung bei dem Temperaturerfassungsausgang 35 während eines normalen Betriebs, weil die Druckerelektronik 22 die erfasste Temperatur nur dann liest, wenn der Drucker im Leerlauf ist.
In einer bevorzugten Ausführungsform ist die Druckkopf-Identifizierungsinformation mittels eines oder mehrerer programmierter dynamischer Ein-Bit-Schieberegister 50, wie z. B. dem einen, das in 2 dargestellt ist, digital in der ID-Schaltung 32 codiert. Das Schieberegister 50 wird z. B. während der Fertigung maskenprogrammiert, entweder indem man die Source des Ladetransistors 52 mit Masse 51 verbindet, um eine logische "0" zu erzeugen, wenn das Gate des Ladetransistors 52 durch ein auf einer der Adressleitungen 29 empfangenes Ladesignal 70 aktiv gemacht ist, oder indem man die Source des Ladetransistors 52 mit einer Spannungsquelle 53 verbindet, um eine logische "1" zu erzeugen, wenn das Gate des Ladetransistors 52 aktiv ist. Wenn das Gate des Ladetransistors 52 durch das Ladesignal 70 aktiv wird, wird die programmierte Logik oder ein Spannungspegel zum Gate eines Eingangstransistors 54 gesendet. Nachdem der Transistor 52 ausschaltet, bleibt der gesendete Spannungspegel in der parasitären Gatekapazitanz des Eingangstransistors 54 gespeichert. Weil sich die Spannung am Gate des Eingangstransistors 54 schließlich aufgrund von Leckströmen entlädt, überlegt man, die Spannung dynamisch auf dem Gate zu speichern.
Wenn der Eingang 78 mit dem programmierten Spannungspegel geladen ist, kann er nun zum Ausgang 76 verschoben werden. Dies wird durch sequentielle Taktsignale erreicht, die von der Druckerelektronik 22 übertragen und vom Schieberegister 50 empfangen werden. Ein Takt 1-Eingang wird auf Leitung 72 empfangen, und ein Takt 2-Eingang wird auf Leitung 74 empfangen, wobei jeder Takteingang 72, 74 über eine separate Adressleitung 29 von der Druckerelektronik 22 empfangen wird. Ein Spannungsimpuls auf dem Takt 1-Eingang 72 übergibt das logisch Inverse vom Gate des Eingangstransistors 54 an das Gate von Ausgangstransistor 60. Wenn der Takt 1-Eingang 72 aktiv ist, schaltet Ladetransistor 56 ein, ebenso wie Durchlasstransistor 58. Wenn der Eingang 78 des Schieberegisters 50 eine logische "1" ist, schaltet der Eingangstransistor 54 ein, und das Gate von Ausgangstransistor 60 entlädt sich.
Wenn der Eingang 78 des Schieberegisters 50 eine logische "0" ist, bleibt der Eingangstransistor 54 ausgeschaltet, und das Gate von Ausgangstransistor 60 wird durch den Ladetransistor 56 und den Durchlasstransistor 58 geladen. Wenn der Spannungsimpuls auf dem Takt 1-Eingang 72 inaktiv wird, schaltet der Durchlasstransistor 58 aus, und der Spannungspegel (d. h. das logisch Inverse von dem Spannungspegel, der parasitär auf dem Gate von Eingangstransistor 54 gespeichert war) wird dynamisch auf dem Gate des Ausgangstransistors 60 gespeichert.
Ein Spannungsimpuls auf dem Takt 2-Eingang 74 übergibt das logisch Inverse vom Gate des Ausgangstransistors 60 zum Ausgang 76 des Schieberegisters. Wenn der Takt 2-Puls aktiv ist, schaltet ein Ladetransistor 62 ein, ebenso wie ein Durchlasstransistor 64. Das logisch Inverse der Gatespannung auf dem Ausgangstransistor 60 geht zum Ausgang 76 des Schieberegisters über. Deshalb wird nach aufeinanderfolgenden Impulsen auf den Takt 1- und 2-Eingängen 72, 74 der Logikpegel auf Eingang 78 als einzelnes Bit zum Ausgang 76 übergeben.
Es sollte angemerkt werden, dass, weil die Ladetransistoren 52, 56, 62 außer während der Taktimpulse immer ausgeschaltet sind, das Register 50 von 2 wenig Energie verbraucht.
In einer bevorzugten Ausführungsform werden mehrere Schieberegister 50 in Reihe geschaltet, um einen digitalen Code bereitzustellen, wie z. B. das in 3 dargestellte Vier-Bit-Beispiel. Ein Spannungsimpuls auf dem Ladesignal 70 initiiert ein paralleles Laden des codierten Logigpegels oder Bits, das in jedem der vier Schieberegister 50A–D codiert ist. Wie zuvor erörtert, führt dies dazu, dass der programmierte Logigpegel am Eingang 78 (2) jedes Schieberegisters 50A–D dynamisch gespeichert wird. Ein Impuls auf dem Takt 1-Eingang 72, gefolgt von einem Impuls auf dem Takt 2-Eingang 74, verschiebt den Logigpegel von jedem Registereingang 78 zu jedem Registerausgang 76, so dass jeder Regis terausgang 76 dynamisch auf dem Eingang 78 des nächsten Registers gespeichert wird.
Bei jeder Takt 1- und Takt 2-Impulsfolge wird jedes programmierte Bit sukzessiv und seriell zu einer Ausgangsvorrichtung 80 verschoben und vom Kontroller 26 gelesen, bis alle Bits vom Kontroller 26 gelesen worden sind. Der Kontroller 26 ist programmiert, um den Code zu interpretieren und die Druckkopf-Identifizierungsinformation festzustellen und die Drucksteueralgorithmen dementsprechend zu rekonfigurieren. Ruf diese Weise ist ein einzelner Tintenstrahldrucker imstande, viele unterschiedliche Typen von Druckköpfen aufzunehmen.
Wie in 3 dargestellt, schließt die Ausgangsvorrichtung 80 vorzugsweise einen Ausgangstransistor mit offenem Drain 84 und einen Entladetransistor 82 ein. Der Spannungspegel beim Drain des Ausgangstransistors 84 wird auf Leitung 86 durch eine Ladevorrichtung (nicht dargestellt) in der Druckerelektronik 22 (1) hochgezogen, so dass der Druckerkontroller 26 nach jedem Takt 2-Impuls einen programmierten Logikpegel liest. Wenn ein Takt 2-Impuls bewirkt, dass ein programmierter Logikpegel "1" zum Gate des Ausgangstransistors 84 übertragen wird, wird beispielsweise der Ausgangstransistor 84 aktiv, und der Drain wird nach unten gezogen. Der Kontroller 26 weist den verringerten Spannungspegel am Drain durch Lesen des Spannungspegels bei Leitung 86 nach und erfasst dadurch, dass ein Logikpegel "1" von der ID-Schaltung 32 übertragen worden ist. Ähnlich werden bei jedem sukzessiven Takt 2-Impuls die programmierten Logikpegel der Schieberegister 50A–D sequentiell verschoben und seriell zum Ausgangstransistor 84 übertragen, um vom Kontroller 26 gelesen zu werden. 4 ist ein Zeitdiagramm zur seriellen Übertragung von vier Bits von codierter Information durch die ID-Schaltung 32 von 3.
Mit fortgesetztem Bezug auf 3 verwendet der offene Drainausgang 86 vorzugsweise eine vorhandene Chip-I/O-Lei tung, um die codierte Identifizierungsinformation seriell zum Druckerkontroller 26 zu übertragen, wie z. B. den Temperaturerfassungsausgang 35. Die Verwendung des vorhandenen Temperaturerfassungsausgangs 35 zusammen mit der Tatsache, dass die codierte Information seriell übertragen wird, beseitigt die Notwendigkeit für zusätzliche Chip-Ausgabeleitungen. Nachdem alle Bits der codierten Information gelesen worden sind, aktiviert ein Impuls auf der Ladesignalleitung 70 den Entladetransistor 82, um das Gate des Ausgangstransistors 84 zu entladen, wodurch ermöglicht wird, dass richtige Temperaturerfassungsinformation zum Kontroller 26 übertragen wird, unmittelbar nachdem das Gate des Ausgangstransistors 84 entladen worden ist. Um eine mögliche Beeinträchtigung mit dem normalen Betrieb der Temperaturerfassungsschaltung 34 zu verhindern, wird auf der Ladesignalleitung 70 vom Kontroller 26 ein Impuls ausgegeben, bevor jeweils die Temperaturerfassungsschaltung 34 gelesen wird. Dies stellt sicher, dass das Gate des Ausgangstransistors 84 während Temperatursteuervorgängen entladen bleibt.
Der Kontroller 26 liest den seriellen digitalen Ausgang auf der Leitung 86 und stellt Druckkopf-Identifizierungsinformationen fest, indem er das empfangene Bitmuster mit gespeicherten Korrelationen von Druckkopfinformation vergleicht. Bei richtiger Identifizierung des Druckkopfs durch den Druckerkontroller 26 ist der Kontroller 26 nun imstande, seine Steuersystemalgorithmen zu rekonfigurieren, um das Drucken an den montierten Druckkopf anzupassen.
Es versteht sich, dass jegliche Anzahl von Schieberegistern 50 in der vorliegenden Erfindung verwendet werden kann, ohne dass die erforderliche Anzahl von Adressleitungen 29 erhöht wird. Deshalb wird eine Tintenstrahldruckkopf-Identifizierungsschaltung 32 offenbart, um einen digitalen Code, der Druckkopf-Identifizierungsinformation enthält, seriell zum Druckerkontroller 26 zu übertragen, wobei die Anzahl von Bits, die den digitalen Code umfassen, unabhängig von der Gesamtanzahl der verfügbaren Adressleitungen 29 ist.
Mit Bezug nun auf 5 ist eine Druckkopf-Identifizierungsschaltung dargestellt, die Decodierspeichermatrizen 88 aufweist, die mit den Speichereingängen 90 eines Ein-Bit-Schieberegisters 92 elektrisch verbunden sind. Die Speichermatrizen 88 empfangen eine Decodiersignalfunktion als Eingang. Die Decodiersignalfunktion, die zu den Decodiereingängen 94 der Speichermatrizen 88 gesendet wird, besteht vorzugsweise aus einer Reihe von vorbestimmten Digitalwörtern. Diese Digitalwörter veranlassen, dass die Speichermatrizen 88 jeweils eine Ein-Bit-Information ausgeben. Das Bit von Information wird zu den Speichereingängen 90 der Ein-Bit-Serienregister 92 gesendet. Wenn die Ein-Bit-Schieberegister 92 ein Steuersignal 96 von der Druckerelektronik empfangen, wird das Bit von Information, das durch die Speichermatrizen 88 geliefert wird, in das entsprechende Ein-Bit-Schieberegister 92 geladen. Die Ein-Bit-Schieberegister 92 übertragen dann seriell die Informationsbits auf einer Ausgabeleitung 98 zur Druckerelektronik. Die Druckerelektronik sendet dann das nächste Wort der Decodiersignalfunktion zu den Speichermatrizen 88. Ein anderer Satz von Informationsbits wird zur Druckerelektronik durch die Druckkopf-Identifizierungsschaltung gesendet, als Reaktion auf ein Empfangen des zweiten Worts der Decodiersignalfunktion an den Decodiereingängen 94 der Speichermatrizen 88. Der Prozess wird wiederholt, bis sämtliche Druckkopf-Identifizierungsinformation durch die Druckerelektronik empfangen ist.
Es sollte ersichtlich sein, dass ein Drei-Bit-Schieberegister anstelle der drei Ein-Bit-Schieberegister 92, die in 5 wiedergegeben sind, verwendet werden könnte. Jedoch ist, wie zuvor angegeben, Raum auf einer Druckkopfpatrone beschränkt und folglich, je kleiner die verwendeten Bauelemente sind, desto besser. Zusätzlich sind, wie auch oben angegeben, die meisten Druckkopfpatronen so konstruiert, dass sie zum einmaligen Gebrauch bestimmt sind. Deshalb ist es besonders wün schenswert, dass die Druckkopf-Identifizierungsschaltung, die in 5 dargestellt ist, möglichst kostengünstig konstruiert ist.
6 ist ein Schaltbild einer Einebenen-Decodierspeichermatrix der vorliegenden Erfindung. Die Einebenen-Decodierspeichermatrix, die in 6 dargestellt ist, speichert fünf Bits von Information. Diese Bits von Information werden gespeichert, indem die Drains 98 von fünf Transistoren 100, 102, 104, 106 und 108 mit entweder Vdd 53, einem Spannungspotenzial, das eine logische "1" repräsentiert, oder Gnd 51, einem Spannungspotenzial, das eine logische "0" repräsentiert, verbunden werden. Die Einebenen-Decodierspeichermatrix empfängt das Decodiersignal auf fünf Druckkopfadressleitungen 110, 112, 114, 116 und 118. Für die Einebenen-Decodierspeichermatrix, die in 6 dargestellt ist, besteht die Decodiersignalfunktion aus einer Reihe von fünf Digitalwörtern, wobei in jedem Wort fünf Digits enthalten sind. Die Druckkopfinformationsausgabe aus dieser einen Speichermatrix sind fünf Informationsbits, eines als Reaktion auf jedes Wort der Decodiersignalfunktion.
Die Decodiersignalfunktion für eine Einebenen-Speichermatrix sollte nur ein aktives Bit, oder logische Eins, pro Wort aufweisen. Z. B. könnte das erste Wort "10000" sein. Folglich würde die Druckkopfadressleitung, die mit dem Gate 120 des Transistors 100 verbunden ist, eine Eins enthalten, und die Druckkopfadressleitungen, die mit den Gates 120 der Transistoren 102, 104, 106 und 108 verbunden sind, würden eine logische Null enthalten. Anwenden einer logischen Eins auf das Gate 120 des Transistors 100 bewirkt, dass die Spannung an seinem Drain 98 zu seiner Source 48 übergeht. Wenn der Drain 98 des Transistors 100 mit einer logischen Eins verbunden ist, wird folglich eine logische Eins zur Source 122 des Transistors 100 und zum Schieberegisterspeichereingang 124 übergeben. Ähnlich würde ein Senden des Digitalworts "01000" auf den Adressleitungen 110, 112, 114, 116 bzw. 118 dazu führen, dass die Spannung auf dem Drain 98 des Transistors 102 zur Source des Transistors 102 und zum Schieberegisterspeichereingang 124 übergeben wird. Indem eine Reihe von Digitalwörtern, die eine einzige logische Eins enthalten, gesendet werden, kann die Druckerelektronik alle fünf Bits lesen, die in der Einebenen-Speichermatrix, die in 6 dargestellt ist, enthalten sind.
Die Digitalwörter der Decodiersignalfunktion für eine einzige Ebene sollten nur eine logische Eins enthalten. Wenn das Digitalwort "11000" zu der Einebenen-Speichermatrix, die in 6 dargestellt ist, auf den Adressleitungen 110, 112, 114, 116 bzw. 118 gesendet wurde, würde die Spannung von den Drains 98 von den beiden Transistoren 100 und 102 zu ihren Sourcen 122 und dem Schieberegisterspeichereingang 124 übergeben werden. Wenn die Spannung auf den Drains 98 der Transistoren 100 und 102 unterschiedlich war, würde der Ausgang, der am Schieberegisterspeichereingang 124 erhalten wird, unbestimmt sein. Wenn keine Vorsichtsmaßnahmen ergriffen würden, könnte in der Tat ein Kurzschluss erfolgen, der die Speichermatrix beschädigen könnte.
Die Erörterung von 6 war auf die Verwendung von Transistoren fokussiert. Jedoch versteht es sich, dass Transistoren, die auf die in der vorliegenden Erfindung erwogene Weise elektrisch verbunden sind, als einfache elektronische Schalter funktionieren. Wie zuvor erörtert sind die Source und der Drain eines Transistors durch einen niederohmigen Strompfad verbunden, wenn eine ausreichend hohe Spannung an das Gate angelegt wird. Obwohl der Begriff Transistor überall in der Anmeldung verwendet wird, gibt es viele unterschiedliche Typen von elektronischen Schaltern, die verwendet werden könnten, um die vorliegende Erfindung zu konstruieren. Z. B. könnten Feldeffekttransistoren, Metalloxid-Halbleiterfeldeffekttransistoren, Sperrschichtfeldeffekttransistoren, Bipolarsperrschichttransistoren und eine beliebige andere Vorrichtung, die als elektronischer Schalter wirkt, anstelle der erörterten generischen Transistoren verwendet werden.
7a stellt eine Zweiebenen-Speichermatrix dar, die fünf Adressleitungen verwendet, um den Speicher zu decodieren. Zwecks Einfachheit ist eine Verbindung mit einer der fünf Adressleitungen 110, 112, 114, 116 und 118 bezeichnet, indem die Ziffer der Adressleitung 110, 112, 114, 116 oder 118 in die Box platziert ist, die den Transistor repräsentiert, wie in 7b dargestellt. Die erste Ebene 128 der Zweiebenen-Speichermatrix besteht aus zehn Transistoren, deren Drains 98 mit Vdd 53 oder Gnd 51 verbunden sind, abhängig von der zu codierenden speziellen Information. Die Gates 120 von Transistoren 132, 134, 136, 138 sind mit den Adressleitungen 112, 114, 116 bzw. 118 verbunden. Die Sourcen 122 der Transistoren 132, 134, 136 und 138 sind mit dem Drain 98 von Transistor 140 elektrisch verbunden. Der Transistor 140 weist sein Gate mit der Adressleitung 110 elektrisch verbunden auf. Die Source 122 des Transistors 140 ist mit dem Schieberegisterspeichereingang 124 elektrisch verbunden. Deshalb muss, um die Spannung auf dem Drain 98 von einem der Transistoren 132, 134, 136 und 138 zum Schieberegisterspeichereingang 124 zu übergeben, eine logische Eins auf dem Gate 120 des Transistors 140 auf der Adressleitung 110 vorhanden sein, und eine logische Eins muss zum Gate 120 von einem der Transistoren 132, 134, 136 oder 138 auf der Adressleitung 112, 114, 116 bzw. 118 gesendet werden. Z. B. werden, wenn das Digitalwort "11000" auf den Adressleitungen 110, 112, 114, 116 bzw. 118 gesendet wird, die Gates der Transistoren 132 und 140 geöffnet werden. Folglich wird die Spannung auf dem Drain 98 des Transistors 132 zur Source 122 des Transistors 132 und dem Drain 98 des Transistors 140 übergeben. Weil das Gate 120 des Transistors 140 offen ist, wird die Spannung auf dem Drain 98 des Transistors 140 zur Source 122 des Transistors 140 und dem Schieberegisterspeichereingang 124 übergeben. Folglich wird das Informationsbit, das auf dem Drain 98 des Transistors 140 codiert ist, zum Schieberegisterspeichereingang 124 gesendet, als Reaktion auf die Druckerelektronik, die das Digitalwort "11000" auf den Adressleitungen 110, 112, 114, 116 bzw. 118 sendet. Auf eine zu derjenigen, die oben beschrieben ist, ähnliche Weise bewirkt das Senden des Digitalworts "10100", dass das Informationsbit, das auf dem Drain des Transistors 134 codiert ist, zum Schieberegisterspeichereingang 124 gesendet wird. Folglich kann durch Senden einer Decodiersignalfunktion, die aus den Digitalwörtern "11000", "10100", "10010" und "10001" besteht, die Druckelektronik die Informationsbits auswählen, die auf den Transistoren 132, 134, 136 und 138 codiert sind.
Derselbe Prozess würde für Transistoren 142, 144 und 146 wiederholt werden. Die Drains 98 der Transistoren 142, 144 und 146 sind mit einem Spannungspotenzial elektrisch verbunden, das eine logische Eins oder eine logische Null repräsentiert. Die Sourcen der Transistoren 142, 144 und 146 sind mit dem Drain 98 von Transistor 148 verbunden. Die Gates 120 der Transistoren 142, 144 und 146 sind mit den Adressleitungen 114, 116 und 118 elektrisch verbunden. Das Gate 120 des Transistors 148 ist mit der Adressleitung 112 verbunden. Wenn das Digitalwort "11000" auf den Adressleitungen 110, 112, 114, 116 und 118 übertragen wird, wird das Gate des Transistors 148 geöffnet. Jedoch würden die Gates 120 der Transistoren 142, 144 und 146 geschlossen sein, und infolgedessen würde kein Strompfad zum Drain 98 des Transistors 148 durch die Transistoren 142, 144 und 146 erzeugt werden. Folglich würde die Spannung auf der Source 122 des Transistors 148 von irgendeiner anderen Source kommen, d. h. durch die Transistoren 132 und 140, wie oben in größerer Einzelheit beschrieben. Wenn das Digitalwort "01100" durch die Druckerelektronik zur Zweiebenen-Speichermatrix, die in 7a dargestellt ist, auf den Adressleitungen 110, 112, 114, 116 und 118 gesendet wird, sind die Gates 120 der Transistoren 142 und 148 offen. Folglich geht das Spannungspotenzial auf dem Drain 98 des Transistors 142 zum Drain 98 des Transistors 148 über, und die Spannung auf dem Drain 98 des Transistors 148 geht zum Schieberegisterspeichereingang 124 über. Desgleichen würde ein Senden des Digitalworts "01010" das Informationsbit, das auf dem Drain 98 des Transistors 144 codiert ist, senden, und "01001" würde das Informationsbit von dem Transistor 146 senden.
Elektrische Verbindungen, die denjenigen ähneln, die oben beschrieben sind, werden verwendet, um Transistoren 150, 152 und 154 zu verbinden. Ein Senden des Digitalworts "00110" öffnet die Gates 120 der Transistoren 150 und 154 und lädt das Informationsbit, das auf dem Drain 98 des Transistors 150 codiert ist. Das Digitalwort "00101" lädt das Bit vom Transistor 152. Schließlich werden Transistoren 156 und 158 elektrisch verbunden, so dass das Wort "00011" das Informationsbit vom Drain des Transistors 156 lädt.
Die Decodiersignalfunktion, die benötigt wird, um eine Zweiebenen-Speichermatrix mit fünf Adressleitungen als Decodiereingänge zu decodieren, die gemäß der vorliegenden Erfindung gebaut ist, würde aus sämtlichen möglichen unterschiedlichen Anordnungen von zwei logischen Einsen in einem Fünf-Bit-Digitalwort bestehen, d. h. "11000", "10100", "10010", "10001", "01100", 01010, "01001", 00110", "00101" und "00011". Folglich können fünf Adressleitungen und vierzehn Transistoren zehn Bits von Daten codieren, gemäß der vorliegenden Erfindung.
Eine Dreiebenen-Speichermatrix mit fünf Adressleitungen, die gemäß der vorliegenden Erfindung gebaut ist, würde Informationsbits codieren, die als Reaktion auf alle Kombinationen von drei logischen Einsen in einem Fünf-Bit-Digitalwort, d. h. "11100", "11010", "11001", "10110", "10101", "10011", "01110", "01101", "01011" und "00111", zum Schieberegisterspeichereingang 124 gesendet werden würden. Die Dreiebenenmatrix würde zehn Bits von Information speichern. Dies ist dieselbe Menge wie die Zweiebenenmatrix mit fünf Adressleitungen, die oben erörtert ist. Jedoch würde eine Dreiebenen- Decodierspeichermatrix, die fünf Adressleitungen verwendet, neunzehn Transistoren zur Implementierung erfordern, fünf mehr als eine Zweiebenen-Fünfadressleitungenspeichermatrix. 8 stellt eine Dreiebenen-Decodierspeichermatrix dar, die fünf Adressleitungen 110, 112, 114, 116 und 118 verwendet. Wie in 7a repräsentiert eine Box mit einer Ziffer darin einen Transistor, wobei die Adressleitung, die durch die Ziffer repräsentiert ist, mit seinem Gate 120 elektrisch verbunden ist, wie in 7b dargestellt. Ruf eine ähnliche Weise zu derjenigen, die zuvor für eine Einebenen-Decodiermatrix und eine Zweiebenen-Decodiermatrix erörtert wurde, bewirkt ein Senden von "11100" auf den Adressleitungen 110, 112, 114, 116 bzw. 118, dass das Spannungspotenzial auf dem Drain 98 eines Transistors 160 zum Schieberegisterspeichereingang 124 übergeht. Auch ähnlich zu den oben erörterten Matrizen, kann ein Senden eines Digitalworts mit mehr aktiven Bits als die Ebenen eines Decodierens, wie z. B. "11110", für die Dreiebenen-Decodiermatrix von 8 einen Kurzschluss oder einen unbestimmten Ausgang bewirken. In 8 würde "11110" einen Strompfad vom Schieberegisterspeichereingang 124 zu den Spannungspotenzialen 51 und 53 durch die Transistoren 160, 162 und 164, Transistoren 166, 162 und 164 und Transistoren 170, 168 und 164 erzeugen. Folglich ist die Speichermatrix vorzugsweise so konstruiert, dass sie niemals ein Wort mit zu vielen aktiven Bits empfängt oder mindestens nicht durch Empfangen eines Worts mit zu vielen aktiven Bits beschädigt wird.
Wie zuvor erörtert, ist die Anzahl von Bits, die durch eine besonders bevorzugte Ausführungsform der vorliegenden Erfindung gespeichert werden kann, durch die Gleichung gegeben:
wobei D die Anzahl von Leitungen darstellt, die zum Adressieren der Speichermatrix verfügbar sind und L die Anzahl von Ebenen in der Speichermatrix darstellt. Da D für eine gegebene Anwendung, wie z. B. Druckkopf-Identifizierungsschaltung, gewöhnlich ein bekannter Wert ist und die Anzahl von Bits von Speicher, die erforderlich ist, auch gewöhnlich bekannt ist, kann die minimale Anzahl von Ebenen, die benötigt werden, gewöhnlich berechnet werden. Zusätzlich kann die Anzahl von Transistoren, die benötigt wird, um eine bevorzugte Ausführungsform der vorliegenden Erfindung zu konstruieren, durch die Gleichung berechnet werden:
wobei D immer noch die Anzahl von Adressleitungen darstellt, und L die Anzahl von Ebenen darstellt. Wenn mehrere Ebenen ausreichend Datenbits für eine gegebene Anwendung bereitstellen, kann die obige Gleichung verwendet werden, um die Anzahl von Transistoren zu berechnen, die für jede der möglichen Ebenen erforderlich ist. Indem die Anzahl von Ebenen ausgewählt wird, die für die erforderliche Speicherkapazität sorgt und die kleinste Anzahl von Transistoren zur Konstruktion erfordert, kann die Anzahl von Transistoren, die benötigt werden, minimiert werden, und das Speicherbit-zu-Transistor-Verhältnis kann maximiert werden.
Man ist der Meinung, und es ist für Fachleute aus der vorhergehenden Beschreibung und den Zeichnungen ersichtlich, dass Modifikationen und/oder Änderungen in den Ausführungsformen der Erfindung vorgenommen werden können. Demgemäß ist es ausdrücklich beabsichtigt, dass das vorhergehende nur veranschaulichend für bevorzugte Ausführungsformen und nicht begrenzend dafür ist und dass der wahre Bereich der vorliegenden Erfindung durch Bezug auf die angefügten Ansprüche bestimmt ist.

Claims

Identifizierungsvorrichtung für einen Tintenstrahldruckkopf, umfassend: Druckerelektronik zum Kommunizieren mit dem Tintenstrahldruckkopf; ein Schieberegister mit Speichereingängen zum Hereinholen einer Mehrzahl von Druckkopfinformationsbits als Reaktion auf ein Ladesignal und seriellen Ausgeben der Mehrzahl von Druckkopfinformationsbits als Reaktion auf ein Ausgabesignal; eine Mehrzahl von Speichermatrizen, von denen jede mit einem entsprechenden Speichereingang des Schieberegisters elektrisch verbunden ist, zum Speichern von Druckkopfinformationsbits und Abgeben der Druckkopfinformationsbits an die entsprechenden Speichereingänge des Schieberegisters als Reaktion auf eine Decodiersignalfunktion, die von der Druckerelektronik gesendet wird; und eine Mehrzahl von Adressleitungen zum Übertragen der Decodiersignalfunktion von der Druckerelektronik zur Speichermatrix und zum Übertragen der Takt- und Ladesignale von der Druckerelektronik zum Schieberegister.
Vorrichtung nach Anspruch 1, bei der jede Speichermatrix umfasst: eine erste Ebene, die eine Mehrzahl von Transistoren enthält, von denen jeder eine Source, einen Drain und ein Gate aufweist, wobei das Gate jedes Transistors mit einer entsprechenden Adressleitung der Mehrzahl von Adressleitungen elektrisch verbunden ist, die Source jedes Transistors mit dem Speichereingang des Schieberegisters elektrisch verbunden ist, das der speziellen Speichermatrix entspricht, und der Drain mit entweder einem ersten Spannungspotenzial, das eine logische Eins repräsentiert, oder einem zweiten Spannungspotenzial, das eine logische Null repräsentiert, elektrisch verbunden ist.
Vorrichtung nach Anspruch 1, bei der die Speichermatrix weiter umfasst: eine erste Ebene, die eine Mehrzahl von Transistoren enthält, von denen jeder eine Source, einen Drain und ein Gate aufweist, wobei das Gate jedes Transistors mit einer entsprechenden Adressleitung der Mehrzahl von Adressleitungen elektrisch verbunden ist, die Source jedes Transistors mit dem Drain von einem einer zweiten Mehrzahl von Transistoren elektrisch verbunden ist und der Drain mit entweder einem ersten Spannungspotenzial, das eine logische Eins repräsentiert, oder einem zweiten Spannungspotenzial, das eine logische Null repräsentiert, elektrisch verbunden ist; und eine zweite Ebene, die die zweite Mehrzahl von Transistoren enthält, von denen jeder eine Source, einen Drain und ein Gate aufweist, wobei das Gate von jedem der zweiten Mehrzahl von Transistoren mit einer entsprechenden Adressleitung der Mehrzahl von Adressleitungen elektrisch verbunden ist, die Source von jedem der zweiten Mehrzahl von Transistoren mit einem entsprechenden Speichereingang des Schieberegisters elektrisch verbunden ist und der Drain von jedem der Transistoren der zweiten Mehrzahl von Transistoren mit den Sourcen einer Gruppe von Transistoren in der ersten Mehrzahl von Transistoren elektrisch verbunden ist, so dass, wenn beliebige zwei Adressleitungen, die mit den Gates der Transistoren in jeder der beiden Ebenen verbunden sind, eine logische Eins enthalten, ein einzelner Strompfad zwischen dem Schieberegister-Speichereingang und entweder dem ersten oder zweiten Spannungspotenzial geschlossen wird.
Vorrichtung nach Anspruch 1, bei der jede Speichermatrix weiter umfasst: eine Mehrzahl von Transistoren mit einem Gate, einer Source und einem Drain, wobei die Mehrzahl von Transistoren in einer Anzahl von Ebenen angeordnet sind, die aus einer höchsten Ebene, einer tiefsten Ebene und mindestens einer Zwischenebene bestehen, so dass die Transistoren der tiefsten Ebene ihre Drains mit entweder einem ersten Spannungspotenzial, das eine logische Eins repräsentiert, oder einem zweiten Spannungspotenzial, das eine logische Null repräsentiert, verbunden und ihre Sourcen mit den Drains eines entsprechenden Transistors auf einer Zwischenebene verbunden aufweisen, die Transistoren der höchsten Ebene ihre Sourcen mit dem Speichereingang des Schieberegisters verbunden und ihre Drains mit den Sourcen einer entsprechenden Gruppe von Transistoren einer Zwischenebene verbunden aufweisen, und die Transistoren der Zwischenebene ihre Sourcen mit dem Drain eines entsprechenden Transistors einer höheren Ebene verbunden und ihre Drains mit den Sourcen einer entsprechenden Gruppe von Transistoren einer tieferen Ebene elektrisch verbunden aufweisen.
Vorrichtung nach Anspruch 1, bei der jede Speichermatrix umfasst: eine erste Ebene, die eine Mehrzahl von elektronischen Schaltern enthält, von denen jeder einen ersten Anschluss, einen zweiten Anschluss und einen Schaltereingang aufweist, wobei der Schaltereingang jedes elektronischen Schalters mit einer entsprechenden Adressleitung der Mehrzahl von Adressleitungen elektrisch verbunden ist, der erste Anschluss jedes elektronischen Schalters mit dem Speichereingang des Schieberegisters elektrisch verbunden ist, das der speziellen Speichermatrix entspricht, und der zweite Anschluss mit entweder einem ersten Spannungspotenzial, das eine logische Eins repräsentiert, oder einem zweiten Spannungspotenzial, das eine logische Null repräsentiert, elektrisch verbunden ist.
Vorrichtung nach Anspruch 1, bei der die Speichermatrix weiter umfasst: eine erste Ebene, die eine Mehrzahl von elektronischen Schaltern enthält, von denen jeder einen ersten Anschluss, einen zweiten Anschluss und einen Schaltereingang aufweist, wobei der Schaltereingang jedes elektronischen Schalters mit einer entsprechenden Adressleitung der Mehrzahl von Adressleitungen elektrisch verbunden ist, der erste Anschluss jedes elektronischen Schalters mit dem zweiten Anschluss von einem einer zweiten Mehrzahl von elektronischen Schaltern elektrisch verbunden ist und der zweite Anschluss mit entweder einem ersten Spannungspotenzial, das eine logische Eins repräsentiert, oder einem zweiten Spannungspotenzial, das eine logische Null repräsentiert, elektrisch verbunden ist; und eine zweite Ebene, die die zweite Mehrzahl von elektronischen Schaltern enthält, von denen jeder einen ersten Anschluss, einen zweiten Anschluss und einen Schaltereingang aufweist, wobei der Schaltereingang von jedem der zweiten Mehrzahl von elektronischen Schaltern mit einer entsprechenden Adressleitung der Mehrzahl von Adressleitungen elektrisch verbunden ist, der erste Anschluss von jedem der zweiten Mehrzahl von elektronischen Schaltern mit einem entsprechenden Speichereingang des Schieberegisters elektrisch verbunden ist und der zweite Anschluss von jedem der elektronischen Schalter der zweiten Mehrzahl von elektronischen Schaltern mit den ersten Anschlüssen einer Gruppe von elektronischen Schaltern in der ersten Mehrzahl von elektronischen Schaltern elektrisch verbunden ist, so dass, wenn beliebige zwei Adressleitungen, die mit den Schaltereingängen der elektronischen Schalter in jeder der beiden Ebenen verbunden sind, eine logische Eins enthalten, ein einzelner Strompfad zwischen dem Schieberegister-Speichereingang und entweder dem ersten oder zweiten Spannungspotenzial geschlossen wird.
Vorrichtung nach Anspruch 1, bei der jede Speichermatrix weiter umfasst: eine Mehrzahl von elektronischen Schaltern mit einem Schaltereingang, einem ersten Anschluss und einem zweiten Anschluss, wobei die Mehrzahl von elektronischen Schaltern in einer Anzahl von Ebenen angeordnet sind, die aus einer höchsten Ebene, einer tiefsten Ebene und mindestens einer Zwischenebene bestehen, so dass die elektronischen Schalter der tiefsten Ebene ihre zweiten Anschlüsse mit entweder einem ersten Spannungspotenzial, das eine logische Eins repräsentiert, oder einem zweiten Spannungspotenzial, das eine logische Null repräsentiert, verbunden und ihre ersten Anschlüsse mit dem zweiten Anschluss eines entsprechenden elektronischen Schalters auf einer Zwischenebene verbunden aufweisen, die elektronischen Schalter der höchsten Ebene ihre ersten Anschlüsse mit dem Speichereingang des Schieberegisters verbunden und ihre zweiten Anschlüsse mit den ersten Anschlüssen einer entsprechenden Gruppe von elektronischen Schaltern einer Zwischenebene verbunden aufweisen, und die elektronischen Schalter der Zwischenebene ihre ersten Anschlüsse mit dem zweiten Anschluss eines entsprechenden elektronischen Schalters einer höheren Ebene verbunden und ihre zweiten Anschlüsse mit den ersten Anschlüssen einer entsprechenden Gruppe von elektronischen Schaltern einer tieferen Ebene elektrisch verbunden aufweisen.
Vorrichtung nach Anspruch 4, bei der die Gates der Mehrzahl von Transistoren mit den Adressleitungen verbunden sind, so dass, wenn eine Anzahl der Adressleitungen, die gleich der Anzahl von Ebenen ist, ein Spannungspotenzial enthält, das ausreicht, das Gate der Transistoren, an das es verbunden ist, zu öffnen, ein einzelner Strompfad zwischen dem Speichereingang, der der Speichermatrix entspricht, und entweder dem ersten oder zweiten Spannungspotenzial geschlossen wird.
Vorrichtung nach Anspruch 1, bei der die Speichermatrix weiter eine Mehrzahl von Transistoren umfasst, die in einer Anzahl von Ebenen angeordnet sind, und die Decodiersignalfunktion weiter eine Mehrzahl von Digitalwörtern umfasst, so dass jedes Wort eine gewisse Anzahl von Bits enthält, und eine Anzahl von Bits im Digitalwort, die gleich der Anzahl von Ebenen ist, aktiv sein muss, um ein Bit einer Drucker-Identifizierungsinformation von der Speichermatrix auszuwählen.
Vorrichtung nach Anspruch 1, bei der die Speichermatrix aus einer Mehrzahl von Transistoren besteht, die in eine Mehrzahl von Ebenen eingeteilt sind.
Vorrichtung nach Anspruch 1, bei der die Decodiersignalfunktion aus einer Serie von Digitalwörtern besteht.
Vorrichtung nach Anspruch 11, bei der die Speichermatrix aus Transistoren besteht, die in Ebenen angeordnet sind, und bei der die Anzahl von aktiven Bits in jedem Wort der Serien von Digitalwörtern gleich der Anzahl von Ebenen ist.
Vorrichtung nach Anspruch 1, bei der die Decodiersignalfunktion eine Serie von Digitalwörtern umfasst, wobei jedes Wort eine Anzahl von Bits aufweist, die gleich "D" ist, und bei der jede Speichermatrix aus einer Mehrzahl von Transistoren besteht, die in eine Anzahl von Ebenen "L" eingeteilt sind, und die Anzahl von Druckkopfinformationsbits, die in jeder der Mehrzahl von Speichermatrizen gespeichert werden kann, durch die Gleichung:
gegeben ist.
Vorrichtung nach Anspruch 1, bei der die Decodiersignalfunktion eine Serie von Digitalwörtern umfasst, wobei jedes Wort eine Anzahl von Bits aufweist, die gleich "D" ist, und jede Speichermatrix aus einer Mehrzahl von Transistoren besteht, die in eine Anzahl von Ebenen "L" eingeteilt sind, und die Anzahl von Transistoren, die benötigt werden, um jede Speichermatrix zu konstruieren, durch die Gleichung:
gegeben ist.
Speichermatrix zum Speichern von Tintenstrahldruckkopf-Identifizierungsinformation und Abgeben der Identifizierungsinformation an Tintenstrahldruckerelektronik, wobei die Speichermatrix umfasst: eine Mehrzahl von Transistoren mit einer Source, einem Drain und einem Gate, die in einer Mehrzahl von Ebenen angeordnet sind; eine Mehrzahl von Druckkopfadressleitungen, die mit den Gates der Transistoren verbunden sind; und eine Mehrzahl von Schieberegistern zum Empfangen der Druckkopf-Identifizierungsinformation von der Mehrzahl von Transistoren als Reaktion auf eine Decodiersignalfunktion, die auf der Mehrzahl von Druckkopfadressleitungen empfangen wird, und seriellen Übertragen der Druckkopfinformation zur Tintenstrahldruckerelektronik.
Speichermatrix nach Anspruch 15, bei der die Drains einer ersten Ebene von Transistoren mit entweder einer logischen Eins oder einer logischen Null elektrisch verbunden sind.
Speichermatrix nach Anspruch 15, bei der die Sourcen einer letzten Ebene von Transistoren mit dem Speichereingang von einem der Mehrzahl von Schieberegistern verbunden sind.
Speichermatrix nach Anspruch 15, bei der die Gates der Transistoren an den Druckkopfadressleitungen angebracht sind, um die Anzahl von Transistoren zu minimieren, die benötigt werden, um eine Speichermatrix zu konstruieren, die eine gegebene Menge an Druckkopf-Identifizierungsinformation speichern kann.
Speichermatrix nach Anspruch 15, bei der der Druckkopf eine Temperaturerfassungsschaltung mit einer Ausgabeleitung aufweist und die Druckkopf-Identifizierungsinformation zur Druckerelektronik auf der Ausgabeleitung der Temperaturerfassungsschaltung seriell übertragen wird.