DE69938562T2 - Leistungshalbleiterbauelemente mit verbesserten hochfrequenzschaltung- und durchbruch-eigenschaften - Google Patents

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Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf Halbleiterschaltvorrichtungen, und insbesondere auf Schaltvorrichtungen für Hochleistungsanwendungen.
  • Hintergrund der Erfindung
  • Der bipolare Siliziumtransistor war die Vorrichtung der Wahl für Hochleistungsanwendungen in Antriebsmotorschaltkreisen, Anwendungssteuerungen, in der Robotertechnik und bei Beleuchtungsvorschaltgeräten. Der Grund hierfür ist, dass bipolare Transistoren ausgebildet sein können, um relativ große Stromdichten in dem Bereich von 40 bis 50 A/cm2 zu bewältigen und relativ hohe Blockierspannungen in dem Bereich von 500 bis 1.000 V zu unterstützen.
  • Trotz der attraktiven Nennleistung, die durch bipolare Transistoren erzielt werden, existieren mehrere fundamentale Nachteile hinsichtlich ihrer Eignung für Hochleistungsanwendungen. Zunächst sind bipolare Transistoren stromgesteuerte Vorrichtungen, welche relativ große Basisströme erfordern, typischerweise ein fünftel bis ein zehntel des Kollektorstromes, um den Transistor in einem Betriebsmodus zu halten. Proportional größere Basisströme können bei Anwendungen erwartet werden, welche auch ein Hochgeschwindigkeitsabschalten erfordern. Aufgrund der Anforderungen hinsichtlich des hohen Basisstromes ist der Basisantriebsschaltkreis zur Steuerung von Anschalten und Ausschalten relativ komplex und teuer. Bipolare Transistoren sind auch hinsichtlich eines vorzeitigen Durchbruchs ungeschützt, wenn ein hoher Strom und eine hohe Spannung gleichzeitig der Vorrichtung zugeführt werden, wie üblicherweise bei induktiven Leistungsschaltkreisanwendungen erforderlich. Desweiteren ist es relativ schwierig, bipolare Transistoren parallel zu betreiben, weil eine Stromumleitung auf einen einzelnen Transistor typischerweise bei hohen Temperaturen auftritt, was Emittervorschaltsysteme notwendig macht.
  • Der Silizium-Leistungs-MOSFET wurde entwickelt, um dieses Basisantriebsproblem zu lösen. Bei einem Leistungs-MOSFET stellt die Gateelektrode eine Anschalt- und Ausschaltkontrolle bei der Anwendung einer geeigneten Gate-Vorspannung bereit. Beispielsweise tritt ein Anschalten in einem angereicherten MOSFET vom N-Typ auf, wenn eine leitende Inversionsschicht vom N-Typ in dem Basisbereich vom P-Typ (auch als „Kanalbereich" bezeichnet) als Antwort auf eine Anwendung einer positiven Gate-Vorspannung gebildet wird. Die Inversionsschicht verbindet den Source-Bereich vom N-Typ und die Drain-Bereiche elektrisch und ermöglicht eine höhere Ladungsleitung hierzwischen.
  • Die Gate-Elektrode des Leistungs-MOSFET ist vom Basisbereich durch eine Zwischenisolierschicht getrennt, typischerweise aus Siliziumdioxid. Da das Gate von dem Basisbereich isoliert ist, ist nur, wenn überhaupt, ein wenig Gate-Strom erforderlich, um den MOSFET in einem leitenden Zustand zu erhalten oder den MOSFET von einem An-Zustand zu einem Aus-Zustand oder umgekehrt zu schalten. Der Gate-Strom wird während des Schaltens gering gehalten, da das Gate einen Kondensator mit dem Basisbereich des MOSFET bildet. Somit ist nur ein Auflade- und Entlade-Strom („Verschiebestrom") während des Schaltens erforderlich. Aufgrund der hohen Eingangsimpedanz, die mit der isolierten Gate-Elektrode einhergeht, werden minimale Stromanforderungen an das Gate gestellt und die Gateantriebsschaltung kann leicht implementiert werden. Weil die Stromleitung in dem MOSFET nur durch Transport der Mehrheitsladungsträger erfolgt, ist darüber hinaus eine Verzögerung, die mit der Rekombination und der Speicherung von überschüssigen Minoritätsladungsträgern einhergeht, nicht vorhanden. Demnach kann die Schaltungsgeschwindigkeit des Leitungs-MOSFET Größenordnungen schneller ausgebildet werden, als die von bipolaren Transistoren. Im Gegensatz zu bipolaren Transistoren, können Leistungs-MOSFET ausgelegt sein, um hohen Stromdichten und die Anwendung von hohen Spannungen für eine relativ lange Zeitdauer Stand zu halten, ohne Antreffen des schädlichen Fehlermechanismus, der als „zweiter Durchbruch" bekannt ist. Leistungs-MOSFET können auch leicht parallel geschaltet werden, weil der Abfall der Vorwärtsspannung gegenüber dem Leistungs-MOSFET mit ansteigender Temperatur ansteigt, wodurch eine gleiche Stromverteilung bei parallel verbundenen Vorrichtungen gefördert wird.
  • Unter Berücksichtigung dieser wünschenswerten Charakteristika sind viele Variationen von Leistungs-MOSFET entwickelt worden. Zwei populäre Arten sind die zweifach diffundierte MOSFET-Vorrichtung (DMOSFET) und die UMOSFET-Vorrichtung. Diese und andere Leistungs-MOSFETs sind beschrieben in einem Textbuch von B. J. Baliga mit dem Titel Leistungshalbleitervorrichtung, PWS Publishing Co. (ISBN 0-534-94098-6) (1995). Das Kapitel 7 dieses Textbuches beschreibt Leistungs-MOSFETs auf den Seiten 335 bis 425. Beispiele von Silizium-Leistungs-MOSFETs einschließlich Anreicherungs-, Inversions- und erweiterte Kanal-FETs mit Kanal-Gate-Elektroden, die sich in den N+Drainbereich erstrecken, sind auch in einem Artikel von T. Syau, P. Venkatraman und B. J. Baliga mit dem Titel Vergleich von UMOSFET-Strukturen mit ultraniedrigem spezifischen An-Widerstand: Der ACCUFET, EXTFET, INVFET und Convention UMOSFETs, IEEE Transaction an Electron Devices [Abschlüsse hinsichtlich elektronischer Vorrichtungen], Band 41, Nr. 5, Mai (1994). Wie durch Syau et al. beschrieben wurden spezifische An-Widerstände in dem Bereich von 100 bis 250 μΩcm2 experimentell für Vorrichtungen gezeigt, die geeignet waren, eine Maximumspannung von 25 V zu unterstützen. Jedoch war die Arbeitsleistung dieser Vorrichtungen durch die Tatsache begrenzt, dass die Vorwärtsblockierspannung gegen das Gate-Oxid an dem Boden des Kanals unterstützt werden musste.
  • 1, welche eine Reproduktion der 1(d) des vorgenannten Artikels von Syau et al. ist, offenbart eine konventionelle UMOSFET-Struktur. In dem Betriebsmodus des Blockierens unterstützt dieser UMOSFET das meiste der Vorwärtsblockierspannung gegenüber der Driftschicht vom N-Typ, welche bei relativ niedrigen Niveaus dotiert sein muss, um ein hohes Leistungsvermögen hinsichtlich einer Maximumblockierspannung zu erhalten, jedoch erhöhen niedrige Dotierungsniveaus typischerweise den Reihenwiderstand im An-Zustand. Basierend auf diesen konkurrierenden Entwicklungsanforderungen der hohen Blockierspannung und des niedrigen Widerstandes im An-Zustand, ist ein fundamentaler Gütefaktor für Leistungsvorrichtungen hergeleitet worden, welche den spezifischen An-Widerstand (RON,SP) mit der Maximumblockierspannung (BV) in Verbindung setzt. Wie auf der Seite 373 des vorgenannten Textbuches von B. J. Baliga erklärt, ist der ideale spezifische An-Widerstand für einen Siliziumdriftbereich vom N-Typ durch die folgende Gleichung gegeben: Ron,sp = 5,93 × 10–9(BV)2,5 (1)
  • Somit ist für eine Vorrichtung mit einem Leistungsvermögen von 60 V Blockierspannung der ideale spezifische An-Widerstand 170 μΩcm2. Aufgrund der zusätzlichen Widerstandverteilung von dem Basisbereich (beispielsweise einem Basisbereich vom P-Typ in einem N-Kanal-MOSFET), sind die gemeldeten An-Widerstände für UMOSFETs typischerweise jedoch viel höher. Beispielsweise ist ein UMOSFET mit einem spezifischen An-Widerstand von 730 μΩcm2 in einem Artikel von H. Chang offenbart, mit dem Titel Numerical and Experimental Comparion of 60 V Vertical Double-Diffused MOSFETs and MOSFETs With A Trench-Gate Structure [Numerischer und experimenteller Vergleich von 60 V vertikal doppeldiffundierte MOSFETs und MOSFETs mit einer Kanal-Gate-Struktur], Solid-State Electronics, Band 32, Nr. 3, Seite 247 bis 251, (1989). Jedoch war bei dieser Vorrichtung eine geringere als ideal gleichmäßige Dotierungskonzentration in dem Driftbereich erforderlich, um die hohe Konzentration von Feldlinien nahe der Bodenecken des Kanals zu kompensieren, wenn hohe Vorwärtsspannungen blockiert werden. US-Patent Nr. 5,637,989 und US-Patent Nr. 5,742,076 offenbaren auch gängige Leistungshalbleitervorrichtungen mit einem Leistungsvermögen zum Tragen von vertikalem Strom.
  • Insbesondere offenbart das US-Patent Nr. 5,637,898 von Baliga einen bevorzugten Silizium-Feldeffekttransistor welcher allgemein als ein abgestuft dotierter (GD) UMOSFET bezeichnet wird. Wie durch 2 dargestellt, welche eine Reproduktion der 3 des '898-Patents ist, kann eine Einheitszelle 100 eines eingebauten Leistungshalbleitervorrichtung-Feldeffekttransistors eine Breite „Wc" von 1 μm aufweisen und eine hoch dotierte Drainschicht 114 eines Substrats vom ersten Leitungstyp (beispielsweise N+), eine Driftschicht 112 vom ersten Leitungstyp mit einer linear abgestuften Dotierungskonzentration hierin, eine relativ dünne Basisschicht 116 vom zweiten Leitungstyp (beispielsweise P-Typ) und eine hoch dotierte Sourceschicht 118 vom ersten Leitungstyp (beispielsweise N+) aufweisen. Die Driftschicht 112 kann gebildet sein durch epitaxisches Wachsen einer in-situ dotierten monokristallinen Siliziumschicht vom N-Typ mit einer Dicke von 4 μm an einer Drainschicht 114 vom N-Typ mit einer Dicke von 100 μm und einer Dotierungskonzentration von größer als 1 × 1018 cm–3 (beispiels weise 1 × 1019 cm–3) hierin. Die Driftschicht 112 weist auch eine linear abgestufte Dotierungskonzentration hierin auf mit einer maximalen Konzentration von 3 × 1017 cm–3 an dem N+/N Übergang mit der Drainschicht 114, und einer minimalen Konzentration von 1 × 1016 cm–3, beginnend bei einem Abstand von 3 μm von der N+/N Übergang (das heißt bei einer Tiefe von 1 μm) und sich fortsetzend bei einem einheitlichen Niveau bis zur oberen Fläche. Die Basisschicht 116 kann durch Implantieren eines P-Typ-Dotierungsstoffes wie Boron in die Driftschicht 112 bei einer Energie von 100 kEV und bei einer Dosis von 1 × 1014 cm–2 gebildet werden. Der Dotierungsstoff vom P-Typ kann dann zu einer Tiefe von 0,5 μm in die Driftschicht 112 diffundieren. Ein Dotierungsstoff vom N-Typ wie Arsen kann auch bei einer Energie von 50 kEV und einer Dosis von 1 × 1015 cm–2 implantiert werden. Die Dotierungsstoffe vom N-Typ und vom P-Typ können dann gleichzeitig zu einer Tiefe von 0,5 μm bzw. 1,0 μm diffundieren, um ein zusammengesetztes Halbleitersubstrat mit der Drainschicht, der Driftschicht, der Basisschicht und Sourceschicht zu bilden.
  • Ein streifenförmiger Kanal mit einem Paar von gegenüberliegenden Seitenwänden 120a, welche sich in eine dritte Dimension (nicht dargestellt) erstrecken, und einem Boden 120b wird dann in dem Substrat gebildet. Für eine Einheitszelle 100 mit einer Breite Wc von 1 μm ist der Kanal vorzugsweise mit einer Breite „Wt" von 0,5 μm beim Ende des Prozessierens gebildet. Eine isolierte Gate-Elektrode mit einem gateisolierenden Bereich 124 und einem elektrisch leitenden Gate 126 (beispielsweise Polysilizium) wird dann in dem Kanal gebildet. Der Teil des gateisolierenden Bereichs 124 erstreckt sich angrenzend an den Kanalboden 120b und die Driftschicht 112 kann eine Dicke „T1" von ungefähr 2000 Å aufweisen, um das Auftreten von hohen elektrischen Feldern an dem Boden des Kanals zu verhindern und eine im wesentlichen einheitlichen Potentialgradienten entlang der Kanalseitenwände 120a bereitzustellen. Der Teil des gateisolierenden Bereichs 124, der sich gegenüber der Basisschicht 116 und der Sourceschicht 118 erstreckt, kann eine Dicke „T2" von ungefähr 500 Å aufweisen, um die Schwellenwertspannung der Vorrichtung bei ungefähr 2 bis 3 V aufrechtzuerhalten. Simulationen der Einheitszelle 100 bei einer Gatevorspannung von 15 V bestätigen, dass ein vertikaler Silizium-Feldeffekttransistor mit einem maximalen Blockierspannungs-Leistungsvermögen von 60 V und einem spezifischen An-Widerstand (RSP,ON) von 40 μΩcm2, was vier (4) mal kleiner als der ideale spezifische An-Widerstand von 170 μΩcm2 für einen 60 V Leistungs-UMOSFET ist, erzielt werden kann. Ungeachtet dieser exzellenten Charakteristika kann der Transistor der 2 an einer relativ geringen Hochfrequenzgüte (HFOM) leiden, wenn die allgemeine Gate-zu-Drain-Kapazität (CGD) zu groß ist. Ein ungeeigneter Kantenabschluss des MOSFET kann auch verhindern, dass die maximale Blockierspannung erzielt wird.
  • Weitere MOSFETs aus dem Stand der Technik sind auch in der JP 63-296282 (Song Corp) offenbart, die am 12. Dezember 1988 veröffentlicht wurde. Insbesondere offenbart die JP63-296282 einen MOSFET mit einer ersten Gate-Elektrode und einer zweiten Gate-Elektrode, die in einem Kanal aufgebaut sind, und mit einer gateisolierende Folie zwischen ihnen. Das US-Patent Nr. 5,578,508 von Baba et al. offenbart einen vertikalen Leistungs-MOSFET, der eine verdeckte Polysiliziumschicht mit einem Kanal als eine Ionenimplantationsmaskenschicht verwendet, die verhindert, dass Ionen in den Kanalboden zu der Zeit der Kanalionenimplantation implantiert werden. Das US-Patent Nr. 5,283,201 von Tsang et al. offenbart auch einen vertikalen MOSFET mit einer ausgesparten Gate-Elektrode. Das US-Patent Nr. 4,941,026 von Temple offenbart eine Halbleitervorrichtung mit einem vertikalen Kanal, welche eine isolierte Gate-Elektrode aufweist, die angrenzend an einen wesentlichen Teil eines Spannungsunterstützungsbereiches angeordnet ist. In Erwiderung auf eine geeignete Vorspannung koppelt die Steuerelektrode an ein elektrisches Feld, das von Aufladungen innerhalb des Spannungsunterstützungsbereiches herrührt, um das elektrische Feld, das diesen Ladungen zugehörig ist, zu der Gateelektrode und quer zur Richtung des Stromflusses durch die Vorrichtung neu einzustellen.
  • Obwohl diese Versuche, Leistungshalbleitervorrichtungen zu entwickeln, die mit hoher Geschwindigkeit geschaltet werden können und ein hohes Leistungsvermögen hinsichtlich der maximalen Blockierspannung und einen geringen spezifischen An-Widerstand aufweisen, besteht weiterhin somit noch ein Bedürfnis, Leistungsvorrichtungen zu entwickeln, die verbesserte elektrische Charakteristika aufweisen.
  • Zusammenfassung der Erfindung
  • Es ist daher ein Gegenstand der vorliegenden Erfindung, Leistungsvorrichtungen mit integriertem Schaltkreis bereitzustellen, die einen geringen An-Zustand-Widerstand und ein hohes Leistungsvermögen hinsichtlich einer maximalen Blockierspannung aufweisen sowie Verfahren, um dieselben zu bilden.
  • Ein weiterer Gegenstand der vorliegenden Erfindung ist es, Leistungsvorrichtungen mit einem integrierten Schaltkreis bereitzustellen, die exzellente Schaltcharakteristika hinsichtlich hoher Frequenz aufweisen, und Verfahren um dieselben zu bilden.
  • Es ist weiterhin ein anderer Gegenstand der vorliegenden Erfindung, Leistungsvorrichtungen mit einem integrierten Schaltkreis bereitzustel len, die eine reduzierte Anfälligkeit für einen störenden Oxiddurchbruch aufweisen.
  • Diese und andere Gegenstände, Vorteile und Merkmale der vorliegenden Erfindung werden bereitgestellt durch eine integrierte Leistungshalbleitervorrichtung, wie sie in dem unabhängigen Anspruch definiert ist. Die integrierte Leistungshalbleitervorrichtung kann eine Vielzahl von abgestuft dotierten (GD) UMOSFET-Einheitszellen umfassen, die, neben weiteren Dingen, ein verbessertes Hochfrequenzschaltverhalten, verbesserte Kantenabschlusscharakteristika und einen reduzierten An-Zustand-Widerstand aufweisen. Die bevorzugten integrierten Leistungshalbleitervorrichtungen können auch abgeschirmte gateisolierende Bereiche aufweisen.
  • Nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung ist ein GD-UMOSFET ausgestattet mit einer oberen kanalbasierenden Gate-Elektrode und einer unteren kanalbasierenden Source-Elektrode. Die Verwendung der kanalbasierenden Source-Elektrode anstatt einer größeren Gate-Elektrode, welche den gesamten Kanal einnimmt, reduziert die Gate-zu-Drain-Kapazität (CGD) des UMOSFET und verbessert hierdurch die Schaltgeschwindigkeit durch Reduzieren der Menge des Gateladestroms und Gateentladestroms, der während eines Hochfrequenzbetriebs benötigt wird. Bei diesem Ausführungsbeispiel einer integrierten Leistungshalbleitervorrichtung können eine Vielzahl von GD-UMOSFET-Einheitszellen nebeneinander in einem Halbleitersubstrat mit ersten und zweiten gegenüberliegenden Flächen bereitgestellt werden. Ein Sourcebereich und ein Drainbereich vom ersten Leitungstyp (beispielsweise N+) werden auch auf dem Substrat bereitgestellt. Der Sourcebereich kann sich angrenzend an die erste Fläche erstrecken und der Drainbereich kann sich angrenzend an die zweite Fläche erstrecken. Ein Driftbereich vom ersten Leitungstyp wird auch in dem Substrat bereitgestellt. Der Driftbereich, welcher einen nicht gleichrichtenden Übergang mit dem Drainbereich bildet, kann als eine epitaktische Schicht von vorbestimmter Dicke gebildet werden und das Dotierungsprofil in dem Driftbereich kann linear abgestuft sein und in Richtung von dem Drainbereich zu der ersten Fläche abfallen. Für eine UMOSFET-Vorrichtung vom Anreicherungsmodus ist ein Basisbereich vom zweiten Leitungstyp (beispielsweise vom P-Typ) in dem Substrat gebildet. Der Basisbereich erstreckt sich zwischen dem Sourcebereich und dem Driftbereich und bildet einen ersten P-N-Übergang bzw. zweiten P-N-Übergang hierin.
  • Eine Vielzahl von Kanälen wird auch an der ersten Fläche in dem Substrat bereitgestellt. Diese Kanäle können als parallele streifenförmige Kanäle ausgebildet werden. Hinsichtlich einer bestimmten Einheitszelle kann ein erster Kanal bereitgestellt werden mit gegenüberliegenden Seitenwänden, wenn vom quer laufenden Querschnitt betrachtet. Eine dieser Seitenwände erstreckt sich vorzugsweise angrenzend an den Driftbereich und den Basisbereich. Der erste Kanal kann auch einen Boden aufweisen, welcher sich gegenüber dem Drainbereich erstreckt. Insbesondere kann der Boden des ersten Kanals einen Kopplungsbereich zwischen einem Innenbereich des ersten Kanals und dem Driftbereich oder einen Innenbereich des Kanals und dem Drainbereich definieren, abhängig von der Tiefe des ersten Kanals und der Dicke des Driftbereichs. Eine Gate-Elektrode wird auch in dem ersten Kanal bereitgestellt. Diese Gate-Elektrode erstreckt sich vorzugsweise gegenüber dem Basisbereich, so dass ein Inversionsschichtkanal in dem Basisbereich gebildet werden kann, wenn eine geeignete Vorspannung an die Gate-Elektrode angelegt wird.
  • Nach der vorliegenden Erfindung wird auch eine erste Source-Elektrode in dem ersten Kanal bereitgestellt, und diese erste Source-Elektrode erstreckt sich zwischen der Gate-Elektrode und dem Boden des ersten Kanals. Ein elektrisch isolierender Bereich wird auch in dem ersten Kanal bereitgestellt. Dieser elektrisch isolierende Bereich erstreckt sich entlang der Seitenwände des ersten Kanals, zwischen der Gate-Elektrode und der ersten Source-Elektrode und zwischen der ersten Source-Elektrode und dem Boden des Kanals. Der Einbezug dieser Source-Elektrode angrenzend an den Boden des ersten Kanals verbessert die Durchbruchs- und Hochfrequenzschaltungscharakteristika des UMOSFET, mit nur einem minimalen Einfluss auf den spezifischen An-Zustand-Widerstand.
  • Nach einem bevorzugten Aspekt dieser Erfindung enthält der elektrisch isolierende Bereich einen gateisolierenden Bereich mit einer ersten Dicke (beispielsweise T2 ≤ 750 Å), gemessen zwischen der Gate-Elektrode und der Seitenwand des ersten Kanals, und einen sourceisolierenden Bereich mit einer zweiten Dicke (beispielsweise T1 ≥ 1500 Å), gemessen zwischen der ersten Source-Elektrode und derselben Seitenwand. Zusätzlich ist eine zweite Source-Elektrode an der ersten Fläche im ohmschen Kontakt mit dem Sourcebereich bereitgestellt. Nach der Erfindung sind auch die erste Source-Elektrode und die zweite Source-Elektrode elektrisch miteinander verbunden.
  • Verbesserte Kantenabschlusscharakteristika können auch durch Bilden eines zweiten Kanals erzielt werden, welcher sich angrenzend an dem ersten Kanal erstreckt und eine Kante der integrierten Leistungsvorrichtung mit einer Vielzahl von nebeneinander liegenden GD-UMOSFET-Einheitszellen definiert. Nach diesem Aspekt der vorliegenden Erfindung wird ein feldplattenisolierender Bereich von einheitlicher Dicke bereitgestellt, welcher die Seitenwände und den Boden des zweiten Kanals auskleidet, und eine Feldplatte wird an dem ersten feldplattenisolierenden Bereich bereitgestellt. Diese Feldplatte ist vorzugsweise mit der Source-Elektrode oder der Gate-Elektrode verbunden. Zusätzlich wird ein zweiter feldplattenisolierender Bereich an der ersten Fläche bereitgestellt und dieser zweite feldplattenisolierende Bereich ist benachbart zu dem ersten feldplattenisolierenden Bereich. Ein Feldplattenausleger wird an dem zweiten feldplattenisolierenden Bereich bereitgestellt und erstreckt sich gegenüber der ersten Fläche. Dieser Feldplattenausleger ist elektrisch mit der Feldplatte in dem zweiten Kanal verbunden.
  • Um die Kantenabschluss- und Durchbruchsscharakteristika der integrierten Leistungsvorrichtung weiter zu verbessern, ist der zweite Kanal derart positioniert, dass der erste Kanal und der zweite Kanal einen Übergangsmessbereich zwischen ihnen bilden. Im Gegensatz zu Messbereichen, welche zwischen Kanälen innerhalb des aktiven Bereichs der integrierten Leistungsvorrichtung bestimmt sein können, wird der Übergangsmessbereich jedoch vorzugsweise gebildet, um ohne einen Sourcebereich vom ersten Leitungstyp zu sein. Anstatt dessen wird ein bevorzugter Durchbruchsabschirmungsbereich vom zweiten Leitungstyp (beispielsweise P+) bereitgestellt, welcher sich zu der ersten Fläche erstreckt und einen dritten P-N-Übergang mit dem Driftbereich bildet. Der Durchbruchsabschirmungsbereich kann hier tiefer (und höher dotiert) als der Basisbereich ausgebildet sein, um die Wahrscheinlichkeit zu erhöhen, dass ein Lawinendurchbruch in dem Übergangsmessbereich anstatt innerhalb des aktiven Bereichs auftritt, um hierdurch die Beständigkeit der Vorrichtung zu verbessern.
  • Kurze Beschreibung der Figuren
  • 1 ist eine Querschnittsansicht einer Leistungsvorrichtung nach dem Stand der Technik.
  • 2 ist eine Querschnittsansicht einer weiteren Leistungshalbleitervorrichtung nach dem Stand der Technik und dem Dotierungsprofil hierin.
  • 3 ist eine Querschnittsansicht einer Einheitszelle einer integrierten Leistungshalbleitervorrichtung und dem Dotierungsprofil hierin nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung.
  • 4A–4K sind Querschnittsansichten von Zwischenstrukturen, welche bevorzugte Verfahren zum Bilden der integrierten Leistungshalbleitervorrichtung nach 3 zeigen.
  • 5 ist eine Querschnittsansicht einer integrierten Leistungshalbleitervorrichtung nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung.
  • 6 ist eine Querschnittsansicht einer integrierten Leistungshalbleitervorrichtung nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung.
  • 7 ist eine Querschnittsansicht einer integrierten Leistungshalbleitervorrichtung nach einem Beispiel, das nützlich zum Verstehen der Erfindung ist.
  • Beschreibung der bevorzugten Ausführungsbeispiele
  • Die vorliegende Erfindung wird nun ausführlicher hiernach beschrieben unter Bezug auf die beigefügten Figuren, in welchen bevorzugte Ausführungsbeispiele der Erfindung gezeigt sind. Diese Erfindung kann jedoch in unterschiedlichen Formen ausgebildet sein und soll nicht auf die hierin beschriebenen Ausführungsformen begrenzt sein. Vielmehr sind diese Ausführungsbeispiele bereitgestellt, so dass diese Offenbarung gründlich und vollständig sein wird und vollständig den Bereich der Erfindung gegenüber den Fachleuten ausdrücken wird. In den Zeichnungen sind die Dicken der Schichten und Bereiche zur Klarstellung übertrieben dargestellt. Es sollte auch verstanden werden, dass, wenn eine Schicht als „auf" einer anderen Schicht oder einem Substrat bezeichnet wird, sie auch direkt auf der anderen Schicht oder dem Substrat angeordnet sein kann, oder Zwischenschichten können vorhanden sein. Darüber hinaus beziehen sich die Bezeichnungen „erster Leitungstyp" und „zweiter Leitungstyp" auf entgegengesetzte Leitungstypen wie N- oder P-Typ, jedoch weist jedes hierin beschriebene Ausführungsbeispiel sein komplementäres Ausführungsbeispiel ebenfalls auf. Gleiche Bezugszeichen beziehen sich immer auf gleiche Elemente.
  • Unter Bezug nun auf 3 wird eine integrierte Leistungshalbleitervorrichtung nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Insbesondere weist eine Einheitszelle 200 einer bevorzugten integrierten Leistungshalbleitervorrichtung eine vorbestimmte Breite „Wc" (beispielsweise 1 μm) auf und umfasst eine hoch dotierte Drainschicht 114 vom ersten Leitungstyp (beispielsweise N+), eine Driftschicht 112 vom ersten Leitungstyp mit einer linear abgestuften Dotierungskonzentration hierin, eine relativ dünne Basisschicht 116 vom zweiten Leitungstyp (beispielsweise P-Typ) und eine hoch dotierte Sourceschicht 118 vom ersten Leitungstyp (beispielsweise N+). Eine Source-Elektrode 128b und eine Drain-Elektrode 130 können an den ersten und zweiten Flächen auch bereitgestellt werden, in ohmschen Kontakt mit der Sourceschicht 118 bzw. der Drainschicht 114. Die Source-Elektrode 128b bildet auch einen ohmschen Kontakt mit der Basisschicht 116 in einer dritten Dimension (nicht dargestellt). Die Driftschicht 112 kann durch epitaktisches Wachsen einer in-situ dotierten monokristallinen Siliziumschicht vom N-Typ mit einer Dicke von ungefähr 4 μm auf einer Drainschicht 114 vom N-Typ (beispielsweise N+ Substrat) mit einer Dicke von 100 μm und einer Dotierungskonzentration vom ersten Leitungstyp größer als ungefähr 1 × 1018 cm–3 (beispielsweise 1 × 1019 cm–3) hierin gebildet werden. Wie dargestellt kann die Driftschicht 112 eine linear abgestufte Dotierungskonzentration hierin aufweisen mit einer maximalen Konzentration von größer als ungefähr 5 × 1016 cm–3 (beispielsweise 3 × 1017 cm–3) bei dem N+/N nicht gleichrichtenden Übergang mit der Drainschicht 114 und einer minimalen Konzentration von 1 × 1016 cm–3 bei einer Tiefe von 1 μm und Fortsetzen bei einem einheitlichen Niveau zu der oberen Fläche. Die Basisschicht 116 kann durch Implantieren von P-Typ-Dotierungsmitteln wie Bor in die Driftschicht 112 bei einer Energie von 100 kEV und einer Dosis von 1 × 1014 cm–2 beispielsweise gebildet werden. Die P-Typ-Dotierungsmittel können dann zu einer Tiefe von 0,5 μm in die Driftschicht 112 diffundieren. Ein N-Typ-Dotierungsmittel wie Arsen kann dann bei einer Energie von 50 kEV und einer Dosis von 1 × 1015 cm–2 implantiert werden. Die Dotierungsmittel vom N-Typ und P-Typ diffundieren dann gleichzeitig zu einer Tiefe von 0,5 μm bzw. 1,0 μm, um ein zusammengesetztes Halbleitersubstrat zu bilden, das die Drainschicht, die Driftschicht, die Basisschicht und die Sourceschicht enthält. Wie durch 3 dargestellt ist die Dotierungskonzentration vom ersten Leitungstyp (beispielsweise N-Typ) in der Driftschicht 112 vorzugsweise geringer als 5 × 1016 cm–3 an dem P-N-Übergang mit der Basisschicht 116 (das ist der zweite P-N-Übergang) und bevorzugter nur ungefähr 1 × 1016 cm–3 bei dem P-N-Übergang mit der Basisschicht 116. Die Dotierungskonzentration vom zweiten Leitungstyp (beispielsweise P-Typ) in der Basisschicht 116 ist vorzugsweise größer als 5 × 1016 cm–3 an dem P-N-Übergang mit der Sourceschicht 118 (das heißt dem ersten P-N-Übergang). Darüber hinaus ist nach einem bevorzugten Aspekt der vorliegenden Erfindung die Dotierungskonzentration vom zweiten Leitungstyp in der Basisschicht 116 an dem ersten P-N-Übergang (beispielsweise 1 × 1017 cm–3) ungefähr 10 mal größer als die Dotierungskonzentration vom ersten Leitungstyp in dem Driftbereich an dem zweiten P-N-Übergang (beispielsweise 1 × 1016 cm–3).
  • Ein streifenförmiger Kanal mit einem Paar von gegenüberliegenden Seitenwänden 120a, welche sich in eine dritte Dimension (nicht dargestellt) erstrecken und mit einem Boden 120 wird dann in dem Substrat gebildet. Für eine Einheitszelle 100 mit einer Breite Wc von 1 μm wird der Kanal vorzugsweise mit einer Breite „Wt" von 0,5 μm am Ende der Verarbeitung gebildet. Ein isolierender Bereich 125 hinsichtlich der Gate-Elektrode/Source-Elektrode, eine Gate-Elektrode 127 (beispielsweise Polysilizium) und eine kanalbasierende Source-Elektrode 128a (beispielsweise Polysilizium) werden auch in dem Kanal gebildet. Da die Gate-Elektrode 127 relativ klein gebildet ist und nicht den gesamten Kanal einnimmt, ist die Menge der Gateladung, die erforderlich ist, um die Einheitszelle 200 während des Schaltens zu steuern, viel kleiner als die Menge von Gateladung, die erforderlich ist, um die Einheitszelle 100 nach 2 anzusteuern (unter der Annahme, dass alle anderen Parameter und Dimensionen gleich sind), wie nachfolgend ausführlicher beschrieben wird.
  • Hier ist die kanalbasierende Source-Elektrode 128a elektrisch mit der Source-Elektrode 128b in einer dritten Dimension (nicht dargestellt) verbunden. Der Teil des isolierenden Bereiches 125 hinsichtlich der Gate-Elektrode/Source-Elektrode, der sich angrenzend an den Kanalboden 120b und der Driftschicht 112 erstreckt, kann auch eine Dicke „T1" in einem Bereich beispielsweise zwischen 1500 Å und 3000 Å aufweisen, um ein Auftreten einer Verdichtung von hohen elektrischen Feldern an den Bodenecken des Kanals zu verhindern und einen im wesentlichen einheitlichen Potentialgradienten entlang der Kanalsei tenwände 120a bereitzustellen. Jedoch weist der Teil des isolierenden Bereichs 125 hinsichtlich der Gate-Elektrode/Source-Elektrode, der sich gegenüber der Basisschicht 116 und der Sourceschicht 118 erstreckt, vorzugsweise eine Dicke „T2" geringer als ungefähr 750 Å und bevorzugter ungefähr 500 Å auf, um die Schwellenspannung der Vorrichtung bei ungefähr 2 bis 3 V zu halten.
  • Numerische Simulationen der Einheitszelle 200 der 3 wurden ausgeführt unter Verwendung einer Dotierungskonzentration des Driftbereichs, welcher von einem Wert von 1 × 1016 cm–3 bei einer Tiefe von 1 μm bis zu einem Wert von 2 × 1017 cm–3 bei einer Kanaltiefe (TD) von 5 μm erhöht wurde. Der dünne Teil des isolierenden Bereichs 125 hinsichtlich der Gate-/Source-Elektrode erstreckte sich von 1,2 μm von einer gesamten Kanaltiefe von 4,7 μm und hatte eine Dicke von 500 Å. Der dicke Teil des isolierenden Bereichs 125 hinsichtlich der Gate-/Source-Elektrode hatte eine Dicke von 3000 Å. Die Tiefe der N+ Sourceschicht 118 wurde auf 0,3 μm festgesetzt und die Tiefe des Basisbereichs 116 vom P-Typ wurde auf 0,9 μm festgesetzt. Eine halbe Zellenbreite von 1 μm wurde verwendet basierend auf den 1 μm-Erzeugungsregeln. Die Polysilizium-Gate-Elektrode 127 erstreckte sich auf 1,2 μm und die Polysilizium-Source-Elektrode 128a erstreckte sich von 1,5 μm bis 4,4 μm. Basierend auf diesen Parametern wurde der spezifische An-Widerstand (Ron,sp) bei einer Gatevorspannung von 15 V auf 14 μΩcm2 bestimmt und die Vorrichtung blockierte mehr als 60 V. Vergleiche der Potentialverteilung und Konturen in der Vorrichtung nach 3 bei einer Drain-Vorspannung von 60 V gegenüber der Vorrichtung nach 2 zeigten im wesentlichen keinen Wechsel im Profil des elektrischen Feldes innerhalb des Driftbereiches. Dieses Ergebnis deutet an, dass die kanalbasierende Source-Elektrode 128a nicht den Grad der Ladungskopplung und der Feldverteilung aufbringt, der erforderlich ist, um einen Hochleistungsbetrieb zu erreichen.
  • Darüber hinaus, auch wenn der spezifische An-Widerstand der Vorrichtung nach 3 ungefähr 20% größer als der spezifische An-Widerstand der Vorrichtung nach 2 war, wurde die Hochfrequenzgüte (HFOM), definiert als (Ron,sp(QGS + QGD))–1, wobei QGS und QGD die Gate-Sourceladung und Gate-Drainladung pro Einheitsbereich darstellen, auch berechnet, drei (3) mal besser zu sein als die HFOM für die Vorrichtung nach 2. Dieses Ergebnis bedeutet, dass die Vorrichtung nach 3 sehr geeignet ist für Hochfrequenzbetrieb.
  • Unter Bezug nun auf die 4A bis 4K wird nun ein bevorzugtes Verfahren zum Bilden der integrierten Leistungshalbleitervorrichtung nach 3 beschrieben. Wie am besten durch 4A dargestellt, beginnt das Verfahren mit dem Schritt des Bildens eines Halbleitersubstrates 10 durch epitaktisches Wachsen eines Driftbereiches 12 vom ersten Leitungstyp (beispielsweise N-Typ) auf einem hoch dotierten Drainbereich 14 vom ersten Leitungstyp, welcher eine Dotierungskonzentration größer als 1 × 1018 cm–3 hierin aufweist. Computergesteuerte in-situ Dotierung des Driftbereiches 12 wird vorzugsweise auch während des Schritts des epitaktischen Wachsens ausgeführt, so dass der Driftbereich 12 eine linear abgestufte (oder stufenweise gestufte) Dotierungskonzentration vom ersten Leitungstyp aufweist, welche in einer Richtung weg von dem Drainbereich 14 abfällt. Insbesondere ist der Driftbereich 12 vorzugsweise derart dotiert, dass die Dotierungskonzentration des Driftbereiches 12 bei dem abrupten nicht gleichrichtenden Übergang (J3) größer als ungefähr 1 × 1017 cm–3 ist und bevorzugter ungefähr 3 × 1017 cm–3, aber geringer als 5 × 1016 cm–3 bei der ersten Fläche 15a und bevorzugter nur ungefähr 1 × 1016 cm–3 bei der ersten Fläche 15a.
  • Unter Bezug nun auf 4B wird dann ein dünner Basisbereich 16 in dem Substrat 10 durch Mustern einer ersten Implantierungsmaske (nicht dargestellt) auf der ersten Fläche 15a gebildet und dann Ausführen einer Implantierung eines Dotierungsmittels vom zweiten Leitungstyps durch die erste Maske. Das implantierte Dotierungsmittel vom zweiten Leitungstyp kann dann beispielsweise in den Driftbereich 12 zu einer Initialtiefe von ungefähr 0,5 μm diffundieren. Diese Schritte werden dann vorzugsweise gefolgt durch Schritte des Musterns einer zweiten Implantierungsmaske (nicht dargstellt) auf der ersten Fläche 15a und Ausführen einer Implantierung von Dotierungsmitteln vom ersten Leitungstyp durch die zweite Maske. Die zweite Maske ist vorzugsweise in einer dritten Dimension (nicht dargestellt) gemustert, so dass Teile des darunter liegenden Basisbereiches 16 keine implantierten Sourcedotierungsmittel aufnehmen. Diese Teile des Basisbereichs 16, welche sich zu der ersten Fläche 15a erstrecken, können ohmsch durch eine Source-Elektrode am Ende des Prozesses verbunden werden. Die implantierten Dotierungsmittel vom ersten Leitungstyp und vom zweiten Leitungstyp können dann zu einer Tiefe von ungefähr 0,5 μm bzw. 1,0 μm diffundieren, um eine Basisbereichdicke „Tc" von ungefähr 0,5 μm bereitzustellen. Vorzugsweise wird Bor (B) als ein Dotierungsmittel vom P-Typ verwendet und wird implantiert bei einer Dosis von ungefähr 1 × 1014 cm–2 und bei einer Energie von 100 keV. Arsen (As) wird vorzugsweise als ein Dotierungsmittel vom N-Typ verwendet und wird implantiert bei einer Dosis von ungefähr 1 × 1015 cm–2 und bei einer Energie von 50 keV.
  • Wie von den Fachleuten verstanden wird, verursachen die Implantierungs- und Diffundierungsschritte, dass das Dotierungsprofil der Dotierungsmittel vom zweiten Leitungstyp in dem Substrat 10 im wesentlichen einer Gaussverteilung gleicht und einen maximalen Wert bei der ersten Fläche 15a aufzuweist. Die Dotierungskonzentration in dem Basisbereich 16 wird auch einen Maximalwert angrenzend an dem Sourcebereich 18 und einen minimalen Wert angrenzend an dem Driftbereich 12 aufweisen. Insbesondere können die Implantierungs- und Diffundierungsschritte ausgeführt werden, so dass die Dotierungskonzentration vom ersten Leitungstyp des Sourcebereiches 18 an der ersten Fläche 15a größer als 1 × 1018 cm–3 und die Dotierungskonzentration vom zweiten Leitungstyp in dem Basisbereich 16 größer als ungefähr 1 × 1017 cm–3 an einem ersten P-N-Übergang (J1) mit dem Sourcebereich 18 ist, aber geringer als 5 × 1016 cm–3 und bevorzugter ungefähr nur 1 × 1016 cm–3 an dem zweiten P-N-Übergang (J2) mit dem Driftbereich 12. Um diese Kriterien zu erfüllen, sollte die Dotierungskonzentration vom ersten Leitungstyp in dem Driftbereich 12 ungefähr 1 × 1016 cm–3 an dem zweiten P-N-Übergang (J2) sein. Aufgrund dieses relativ geringen Wertes von 1 × 1016 cm–3 in dem Driftbereich 12 kann der Basisbereich 16 dünn (beispielsweise 0,5 μm) ausgestaltet sein ohne für schädliche Durchgriffsdurchbrüche empfänglich zu sein und kann relativ gering dotiert sein, um die Schwellenspannung des Transistors bei ungefähr 2 bis 3 V zu halten.
  • Unter Bezug nun auf 4C wird dann eine Ätzmaske 22 mit einer Entspannungs-Oxidschicht 22a und einer Oxidationssperre 22b (beispielsweise Si3N4) auf die erste Fläche 15a gemustert, um Öffnungen zu definieren, welche angrenzende Teile der ersten Fläche offen legen, die sich über den Sourcebereich 18 und den Basisbereich 16 erstrecken. Der Sourcebereich, der Basisbereich und der Driftbereich werden dann chemisch geätzt, um eine Vielzahl von Kanälen 20 zu bilden. Wie dargestellt, weist jeder der Kanäle gegenüberliegende vertikale Seitenwände 20a auf, welche Zwischenflächen zwischen dem Sourcebereich, Basisbereich, dem Driftbereich sowie dem Inneren des Kanals und einen Kanalboden 20b in dem Driftbereich bilden. Gegenüberliegende Seitenwände 20a von angrenzenden Kanälen definieren auch entsprechende Mesas 17, welche einheitliche Breiten von ungefähr 0,5 μm am Ende des Prozesses aufweisen. Die Kanäle 20 und Mesas 17, welche sich in eine dritte Dimension erstrecken, nicht dargestellt, können streifenförmig oder eine ähnliche Geometrie aufweisen. Die Mesas 17 können auch polygonal (beispielsweise hexagonal) geformt sein mit den Kanälen 20, die ein kontinuierliches Gitter bilden, wenn von einer Richtung senkrecht zur Fläche 15a betrachtet. Wie ausführlicher unten beschrieben wird, können die Breiten der Mesas 17 ausgewählt werden, um das Leistungsvermögen hinsichtlich der Blockierspannung des Transistors zu verbessern. Insbesondere sollte die Breite der Mesas 17 (am Ende des Prozesses) und die Dotierungskonzentration in dem Driftbereich 12 bei J3 ausgewählt werden, so dass deren Produkt innerhalb des Bereichs von 1 × 1013 bis 2 × 1013 cm–2 ist, um eine bevorzugte Ladungskonzentration in dem Driftbereich 12 zu erhalten. Zusätzlich sollte die Breite der Mesas 17 und die Dotierungskonzentration in dem Driftbereich 12 bei J2 ausgewählt sein, so dass deren Produkt innerhalb des Bereiches von 1 × 1011 cm bis 2 × 1012 cm–2 ist.
  • Unter Bezug nun auf 4D, welche einen Querschnitt von drei angrenzenden Mesas 17 zeigt, fährt das Verfahren mit der Bildung eines ersten elektrisch isolierenden Bereichs 24 (beispielsweise SiO2) fort, welcher eine Dicke von größer als 1000 Å und vorzugsweise von ungefähr 3000 Å an den Kanalseitenwänden 20a und dem Kanalboden 20b von jedem Kanal 20 aufweist. Dieser Schritt wird vorzugsweise durch Oxidieren des geätzten Sourcebereichs, des Basisbereichs und des Driftbereichs durchgeführt, unter Verwendung der Oxidationssperrschicht 22b als eine Oxidationsmaske. Es wird von den Fachleuten verstanden, dass das Wachstum eines Oxids mit einer Dicke von ungefähr 3000 Å typischerweise ungefähr 0,1 μm oder mehr vom Halbleitermaterial verbraucht. Demnach sollten die anfänglichen Breiten der Mesas 17 ausgewählt werden, so dass am Ende des Prozesses die Breiten bei dem gewünschten Wert von ungefähr 0,5 μm liegen.
  • Unter Bezug nun auf die 4E bis 4K wird dann ein konformer erster polykristalliner Siliziumbereich 26 vom N-Typ aufgebracht und geätzt, bis er in dem Kanal auf eine Tiefe gerade unter dem zweiten P-N-Übergang (J2) vertieft ist. Der erste Polysiliziumbereich 26 bestimmt eine kanalbasierende Source-Elektrode. Ein Oxidätzschritt wird dann ausgeführt, um den ersten elektrisch isolierenden Bereich 24 von den Teilen der Seitenwände 20a zu entfernen, welche sich angrenzend an dem geätzten Sourcebereich und dem geätzten Basisbereich 18 und 16 erstrecken, wie am besten in 2F dargestellt. Unter Bezug nun auf die 4G wird dann ein zweiter isolierender Bereich 28 (beispielsweise SiO2) mit einer zweiten Dicke geringer als ungefähr 1000 Å und vorzugsweise ungefähr 500 Å an den offengelegten Seitenwänden 20a und an dem Polysiliziumbereich 26 gebildet. Unter Bezug auf die 2H wird dann ein konformer zweiter polykristalliner Siliziumbereich 30 geätzt, bis er in dem Kanal auf eine Tiefe unter der ersten Fläche 15a geätzt ist. Schritte werden auch vorzugsweise ausgeführt, um den ersten Polysiliziumbereich 26 in einer dritten Dimension (nicht dargestellt offenzulegen, so dass ein späterer Kontakt mit der Source-Elektrode an der Fläche 15a hergestellt werden kann.
  • Ein dritter elektrisch isolierender Bereich 32 wird dann an dem geätzten zweiten polykristallinen Siliziumbereich 30 durch Oxidieren des zweiten polykristallinen Siliziumbereichs 30 gebildet, wie in 21 dargestellt. Die Entspannungsoxidschicht 22a und die Oxidationssperrschicht 22b (beispielsweise ist Si3N4) werden dann geätzt, um den Sourcebereich 18 und den Basisbereich 16 an der ersten Fläche 15a freizulegen, wie in 4J dargestellt. Eine Source-Metallkontaktschicht 34 wird dann auf die erste Fläche 15a aufgebracht und eine Drain-Metallkontaktschicht 36 wird dann an einer gegenüberliegenden zweiten Fläche 15b aufgebracht, um ohmsche Kontakte mit dem Sourcebereich, dem Basisbereich und dem ersten Polysiliziumbereich (18, 16 und 26) bzw. dem Drainbereich 14 zu bilden, wie in 4K dargestellt.
  • Unter Bezug nun auf die 5 wird nun eine integrierte Leistungshalbleitervorrichtung 300 nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Wie dargestellt enthält diese Leistungsvorrichtung 300 einen aktiven Vorrichtungsbereich und einen Kantenabschlussbereich, welcher sich angrenzend von der äußersten Kante eines Halbleitersubstrates erstreckt, welche die Leistungsvorrichtung 300 umfasst. Nach diesem Ausführungsbeispiel enthält der aktive Vorrichtungsbereich eine Vielzahl von Einheitszellen, welche ähnlich sind zu den Einheitszellen 200 nach 3. Jedoch wird, um die Kantenabschlusscharakteristika zu verbessern, ein Kantenabschlusskanal in dem Kantenabschlussbereich bereitgestellt und ein erster feldplattenisolierender Bereich 134 von einheitlicher Dicke wird bereitgestellt, welcher die Seitenwände und den Boden des Kantenabschlusskanals verkleidet. Eine Feldplatte 136, das ein Material wie Polysilizium vom N-Typ umfasst, wird auch an dem ersten feldplattenisolierenden Bereich 134 bereitgestellt. Zusätzlich wird ein zweiter feldplattenisolierender Bereich 138 an der ersten Fläche bereitgestellt und dieser zweite feldplattenisolierender Bereich überlappt den ersten feldplattenisolierenden Bereich 134. Um die Feldplattenstruktur zu vervollständigen, wird ein Feldplattenausleger 140 bereitgestellt. Dieser Feldplattenausleger 140, welcher elektrisch mit der Feldplatte 136 verbunden ist, wird an dem zweiten feldplattenisolierenden Bereich 138 bereitgestellt und erstreckt sich gegenüber der Fläche des Substrats, wie dargestellt. Dieser Feldplattenausleger 140 kann auch Polysilizium vom N-Typ umfassen. Die Feldplatte 136 ist vorzugsweise mit der Source-Elektrode 128b oder der Gate-Elektrode 126 verbunden.
  • Um den Kantenabschluss und Durchbruchscharakteristika der integrierten Leistungsvorrichtung 300 weiter zu verbessern, wird der Kantenabschlusskanal vorzugsweise derart positioniert, dass ein Übergangsmesabereich zwischen gegenüberliegenden Seitenflächen des Kantenabschlusskanals und des Kanals, der der äußersten Einheitszelle der Vorrichtung 300 entspricht, definiert wird. Jedoch wird im Gegensatz zu den Messbereichen, welche zwischen den Kanälen innerhalb des aktiven Vorrichtungsbereichs der integrierten Leistungsvorrichtung 300 definiert werden, der Übergangsmessbereich vorzugsweise gebildet, um ohne einen Sourcebereich vom ersten Leitungstyp zu sein. Anstatt dessen wird ein bevorzugter Durchbruchsabschirmungsbereich 117 vom zweiten Leitungstyp (beispielsweise P-Typ) bereitgestellt. Der Durchbruchsabschirmungsbereich 117 kann beispielsweise zur selben Zeit wie der Basisbereich 116 gebildet werden. Jedoch kann, wie am besten durch 6 dargestellt ist, welche einen Querschnitt einer integrierten Leistungshalbleitervorrichtung 300' nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt, der Durchbruchsabschirmungsbereich 117' auch tiefer (und höher dotiert) gebildet werden als der Basisbereich 116, um die Wahrscheinlichkeit zu erhöhen, dass ein Lawinendurchbruch in dem Übergangsmesabereich anstatt innerhalb des aktiven Bereiches auftritt.
  • Numerische Simulationen der Einheitszelle 300 nach 5 wurden ausgeführt unter Verwendung einer Dotierungskonzentration des Driftbereiches, welche von einem Wert von 1 × 1016 cm–3 bei einer Tiefe von 1 μm zu einem Wert von 2 × 1017 cm–3 bei einer Kanaltiefe (TD) von 5 μm Anstieg. Der dünne Teil des isolierenden Bereichs 124 hinsichtlich der Gate-Elektrode weist eine Dicke von 500 Å, der dicke Teil des isolierenden Bereichs 124 hinsichtlich der Gate-Elektrode weist eine Dicke von 3000 Å auf und der erste feldplattenisolierende Bereich 134 weist eine einheitliche Dicke von 3000 Å auf. Basierend auf diesen Parametern wurden simulierte Potentialkonturen dargestellt, die einheitlich beabstandet sowohl in dem aktiven Bereich als auch in dem Abschlussbereich waren. Die simulierten Stromflusslinien zeigten auch, dass ein Durchbruch simultan sowohl in dem aktiven Bereich als auch in dem Abschlussbereich auftreten würde, so lange wie der Durchnrichsabschirmungsbereich 117 elektrisch mit der Source-Elektrode 128b verbunden ist. Demnach wird ein Durchbruch in der integrierten Leistungsvorrichtung 300 nach 5 nicht erwartet, kantenlimitiert zu sein. Darüber hinaus ist bei Anwendungen, wo die GD-MOSFET-Einheitszellen in dem aktiven Bereich erwartet werden, dass sie häufig im Lawinendurchbruch gesteuert werden, es bevorzugt, den Ort des Lawinendurchbruchs zu einem höher dotierten und tieferen Durchbruchsabschirmungsbereich 117 innerhalb der Vorrichtung 300' nach 6 zu bewegen. Durch Erhöhen der Tiefe des Durchbruchsabschirmungsbereiches 117' kann die Durchbruchsspannung insbesondere auf ein Niveau erniedrigt werden, welches ausreichend Schutz für die Einheitszellen in dem aktiven Vorrichtungsbereich bereitstellen wird und die Lebenszeit und Verlässlichkeit der gesamten Vorrichtung 300' erhöht. Zusätzlich, wie weiter unten ausführlicher hinsichtlich der 7 beschrieben wird, können die Durchbruchsspannung und der spezifische An-Widerstand Rsp,on nach unten skaliert werden durch Verringern der epitaktischen Schichtdicke des Driftbereiches 112.
  • Unter Bezugnahme nun auf 7 wird eine integrierte Leistungshalbleitervorrichtung 400 nach einem Ausführungsbeispiel beschrieben, das geeignet ist zum Verständnis der Erfindung. Wie dargestellt ist diese Leistungsvorrichtung 400 eine Hybridvorrichtung, welche die GD-UMOSFET-Einheitszellen der 2 und 3 (mit gateisolierenden Bereichen hierin von nicht einheitlicher Dicke), die sich angrenzend an einer Seitenwand von jedem Kanal in dem aktiven Bereich erstrecken, und einen modifizierten TMBS Schottky-Gleichrichter aufweisen kann (arbeitend als eine Schutzdiode), der sich angrenzend an einer gegenüberliegenden Seitenwand jedes Kanals erstreckt. Bei dem modifizierten TMBS Schottky-Gleichrichter, der auf der linken Seite der Einheitszelle der 7 dargestellt ist, wird eine bevorzugte Ladungskopplung durch eine Gate-Elektrode innerhalb eines Kanals mit einem gateisolierenden Bereich hierin von nicht einheitlicher Dicke bereitgestellt anstatt einer Anodenelektrode und einem isolierenden Bereich von einheitlicher Dicke. Darüber hinaus erstreckt sich ein einheitlich dotierter Bereich angrenzend an den Schottky gleichrichtenden Bereich in dem modifizierten TMBS-Gleichrichter nach 7, wohingegen konventionelle TMBS-Gleichrichter, so wie offenbart im US-Patent Nr. 5,612,567 von Baliga, eine linear abgestufte Dotierungskonzentration im Driftbereich aufweisen, welche sich den ganzen Weg zu dem Schottky gleichrichtenden Übergang an der Fläche erstreckt. Wie dargestellt weist dieser einheitlich dotierte Teil des Driftbereiches eine Dotierungskonzentration von 1 × 1016 cm–3 hierin auf.
  • Diese Hybridleistungsvorrichtung 400 ist ausgebildet, so dass die GD-MOSFET-Einheitszellen einen sehr geringen spezifischen An-Zustandswiderstand aufweisen, die modifizierte TMBS-Struktur weist einen sehr geringen Reststrom und geringen An-Zustandspannungsabfall auf und die kombinierte Hybridstruktur zeigt eine sehr geringe schädigende Induktivität auf. Insbesondere zeigen Simulationen der Hybridvorrichtung nach 7, dass der An-Zustandspannungsabfall sowohl des GD-MOSFEST als auch des modifizierten TMBS reduziert sind wegen der verbesserten Stromverteilung in dem N+ Substratbereich 114. Der spezifische An-Widerstand Rsp,on kann auch nach unten skaliert werden durch Verringern der epitaktischen Schichtdicke des Driftbereichs 112. Diese Verringerung der epitaktischen Schichtdicke verursacht, dass der zwischen dem Driftbereich 112 und dem Drainbereich 114' (dargestellt durch die gestrichelte Linie in 7) gebildete nicht gleichrichtende Übergang sich entlang der Seitenwände von jedem Kanal nach oben bewegt, ohne jede andere Modifikation bei diesem Prozess. Demnach führt die Verringerung der epitaktischen Schichtdicke (oder Erhöhung der Kanaltiefe) zur Bildung einer Zwischenschicht zwischen dem Boden des Kanals 120b und dem Drainbereich 114'. Die Simulationen zeigen auch die Möglichkeit eines Betriebs bei höherer Temperatur mit kleineren Wärmesenken, wegen einer Verbesserung bei den Reststromcharakteristika. Die Hybridvorrichtung begrenzt auch den Wert der schädigenden Induktivität zwischen dem GD-MOSFET und den modifizierten TMBS-Gleichrichtern innerhalb jeder Einheitszelle.
  • Wie desweiteren durch 7 gezeigt kann eine Erhöhung der Tiefe des Basisbereiches 116 auf ein Niveau, das durch die gestrichelte Linie 116' dargestellt ist, vorteilhaft verwendet werden, um den Grad jeglicher Stoßionisation nahe dem gateisolierenden Bereich 124 zu unterdrücken, welche aufgrund der Injektion heißer Elektronen während des Lawinendurchbruchs auftreten kann. Insbesondere können Schritte zur Bildung des gateisolierenden Bereiches, so dass ein Überlapp zwischen dem dicken Teil des gateisolierenden Bereichs 124 (sich aufwärts erstreckend von dem Boden des Kanals) und dem Basisbereich 116 entsteht, verwendet werden, um die elektrischen Feldkonturen an der Ecke des Gates zwischen dem dicken und dem dünnen Teil zu verbessern und hierdurch den gateisolierenden Bereich von den Effekten der Instabilitäten induziert durch heiße Elektronen während eines Lawinendurchbruchs abzuschirmen. Demnach kann der gateisolierende Bereich 124 eine erste Dicke (dargestellt als T2) geringer als ungefähr 750 Å aufweisen, gemessen zwischen der Gate- Elektrode 126 und einer Schnittfläche zwischen der ersten Seitenwand und dem P-N-Übergang, der zwischen dem Sourcebereich 118 und dem P-Basisbereich 116 gebildet ist. Zusätzlich kann der gateisolierende Bereich 124 eine zweite Dicke (dargestellt T1) von größer als ungefähr 1500 Å aufweisen, gemessen zwischen der Gate-Elektrode 126 und einer zweiten Schnittfläche zwischen der ersten Seitenwand und dem P-N-Übergang, der zwischen dem P-Basisbereich 116 und dem Driftbereich 112 gebildet ist. Darüber hinaus ist es aufgrund des dargestellten abgestuften Dotierungsprofil des Basisbereichs 116, welcher nahe der Basis-/Driftverbindung abfällt, noch möglich, einen Inversionsschichtkanal entlang dem gesamten Basisbereich 116 zu bilden, auch wenn die Gateoxiddicke relativ groß ist (beispielsweise 3000 Å) an der Drainseite des Basisbereichs 116. Die Entwicklung der Einheitszelle, um diesen Gateabschirmungsvorteil zu erzielen, kann jedoch zu einiger Erhöhung des spezifischen An-Zustandwiderstandes der Vorrichtung führen.
  • In den Figuren und der Beschreibung sind typische bevorzugte Ausführungsbeispiele der Erfindung offenbart und, obwohl spezifische Bezeichnungen verwendet wurden, sind sie nur in einem allgemeinen und beschreibenden Sinne verwendet und nicht zum Zwecke der Begrenzung, wobei der Bereich der Erfindung sich in den folgenden Ansprüchen fortsetzt.

Claims (14)

  1. Ein vertikaler Feldeffekttransistor, mit: einem Halbleitersubstrat; einem Basisbereich (116) vom zweiten Leitungstyp in dem Substrat; einem Sourcebereich (118) vom ersten Leitungstyp, der sich in dem Substrat erstreckt und einen ersten gleichrichtenden P-N-Übergang mit dem Basisbereich (116) bildet; einem Drainbereich (114) vom ersten Leitungstyp in dem Substrat; einem Driftbereich (112) vom ersten Leitungstyp in dem Substrat, wobei der Driftbereich (112) einen zweiten gleichrichtenden P-N-Übergang mit dem Basisbereich (116) bildet und einen nicht gleichrichtenden Übergang mit dem Drainbereich (114) bildet; einem ersten Kanal in dem Substrat, wobei der erste Kanal eine Seitenwand (120a) aufweist, die sich angrenzend an dem Basisbereich (116) und dem Driftbereich (112) erstreckt; einer Gate-Elektrode (127), die sich in dem ersten Kanal und gegenüber dem Basisbereich (116) erstreckt; einer ersten Source-Elektrode (128a) in dem ersten Kanal, wobei die erste Source-Elektrode (128a) sich zwischen der Gate-Elektrode (127) und einem Boden (120b) des ersten Kanals erstreckt; einem elektrisch isolierenden Bereich (125) in dem ersten Kanal, wobei der elektrisch isolierende Bereich (125) sich entlang der Seitenwand des ersten Kanals und zwischen der Gate-Elektrode (127) und der ersten Source-Elektrode (128a) erstreckt; und einer zweiten Source-Elektrode (128b) auf dem Substrat, wobei die zweite Source-Elektrode (128b) ohmisch mit dem Sourcebereich (118) verbunden ist, dadurch gekennzeichnet, dass die zweite Source-Elektrode (128b) elektrisch mit der ersten Source-Elektrode (128a) verbunden ist.
  2. Transistor nach Anspruch 1, wobei der Driftbereich (112) eine abgestufte Dotierungskonzentration vom ersten Leitungstyp hierin aufweist, die in einer Richtung, die sich von dem Drainbereich (114) zu dem Basisbereich (116) erstreckt, abfällt.
  3. Transistor nach Anspruch 1 oder 2, wobei der elektrisch isolierende Bereich (125) einen gateisolierenden Bereich mit einer ersten Dicke (T2) wie gemessen zwischen der Gate-Elektrode (127) und der Seitenwand (120a) des ersten Kanals und einen sourceisolierenden Bereich mit einer zweiten Dicke (T1) wie gemessen zwischen der ersten Source-Elektrode (128a) und der Seitenwand (120a) des ersten Kanals aufweist, und wobei die zweite Dicke größer ist als die erste Dicke.
  4. Transistor nach Anspruch 2, wobei die Dotierungskonzentration vom ersten Leitungstyp in dem Driftbereich (112) geringer ist als ungefähr 5 × 1016 cm–3 an dem zweiten P-N-Übergang, und wobei die Dotierungskonzentration vom ersten Leitungstyp in dem Driftbereich (112) größer ist als ungefähr 5 × 1016 cm–3 an dem nicht gleichrichtenden Übergang.
  5. Transistor nach Anspruch 4, wobei die Dotierungskonzentration vom zweiten Leitungstyp in dem Basisbereich (116) größer ist als ungefähr 5 × 1016 cm–3 an dem ersten P-N-Übergang, und wobei die Dotierungskonzentration vom ersten Leitungstyp in dem Driftbereich (112) an dem nicht gleichrichtenden Übergang größer ist als die Dotierungskonzentration vom zweiten Leitungstyp in dem Basisbereich (116) an dem ersten P-N-Übergang.
  6. Transistor nach Anspruch 4, wobei die Dotierungskonzentration vom zweiten Leitungstyp in dem Basisbereich (116) an dem ersten P-N-Übergang ungefähr zehnmal größer ist als die Dotierungskonzentration vom ersten Leitungstyp in dem Driftbereich (112) an dem zweiten P-N-Übergang.
  7. Transistor nach Anspruch 3, wobei die erste Dicke geringer ist als ungefähr 75 nm, und wobei die zweite Dicke größer ist als ungefähr 150 nm.
  8. Transistor nach einem der vorhergehenden Ansprüche, des weiteren mit: einem zweiten Kanal, der sich in eine erste Fläche des Substrates und angrenzend an dem ersten Kanal erstreckt; einem ersten feldplattenisolierenden Bereich (134), der den zweiten Kanal auskleidet, und einer Feldplatte (136) an dem ersten feldplattenisolierenden Bereich (134).
  9. Transistor nach Anspruch 3, des weiteren mit einem zweiten Kanal, der sich in eine erste Fläche des Substrates und angrenzend dem ersten Kanal erstreckt, einem ersten feldplattenisolierenden Bereich (134) mit einer einheitlichen Dicke, die den zweiten Kanal verkleidet; und einer Feldplatte (136) in dem zweiten Kanal an dem ersten feldplattenisolierenden Bereich (134).
  10. Transistor nach Anspruch 8 oder 9, des weiteren mit: einem zweiten feldplattenisolierenden Bereich (138) an der ersten Fläche; und einem Feldplattenausleger (140) an dem zweiten feldplattenisolierenden Bereich (138) gegenüber der ersten Fläche.
  11. Transistor nach Anspruch 10, wobei der Feldplattenausleger (140) und die Feldplatte (136) elektrisch miteinander verbunden sind und elektrisch mit der Gate-Elektrode (127) oder der ersten Source-Elektrode (128a) verbunden sind.
  12. Transistor nach Anspruch 9, wobei der erste Kanal und der zweite Kanal einen Übergangs-Mesa-Bereich zwischen ihnen definieren, und wobei der Übergangs-Mesa-Bereich einen Durchbruchsabschirmungsbereich (117) vom zweiten Leitungstyp hierin umfasst, welcher einen dritten P-N-Übergang mit dem Driftbereich (112) bildet.
  13. Transistor nach Anspruch 12, wobei ein Abstand zwischen der ersten Fläche und dem dritten P-N-Übergang größer ist als ein Abstand zwischen der ersten Fläche und dem zweiten P-N-Übergang.
  14. Transistor nach Anspruch 13, wobei der Durchbruchsabschirmungsbereich (117) höher dotiert ist als der Basisbereich (116).
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