EP0000114A1 - Verfahren zum Herstellen einer integrierten logischen Schaltung mit bipolaren Transistoren und integrierte Schaltung hergestellt nach diesem Verfahren. - Google Patents

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EP0000114A1 EP78100005A EP78100005A EP0000114A1 EP 0000114 A1 EP0000114 A1 EP 0000114A1 EP 78100005 A EP78100005 A EP 78100005A EP 78100005 A EP78100005 A EP 78100005A EP 0000114 A1 EP0000114 A1 EP 0000114A1
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Definitions

  • the invention relates generally to a method for producing integrated semiconductor circuits and, in particular, for producing bipolar transistors with different voltage properties on the same semiconductor die.
  • Integrated logic 1 2 L circuits with charge carrier injection operate at a relatively low signal level of 1 volt. It has been very difficult to establish a signal transmission between different I 2 L semiconductor wafers or chips at this low signal level. Additional voltage amplifier circuits require a higher breakdown voltage at the base / collector transition of the vertical bipolar transistor used in the chip output driver stage at the input / output of the chip. However, if one increases the base-collector layer thickness of a down-injecting vertical bipolar transistor for output driver stages, the result is that the upward-injection vertical bipolar transistors of the internal logic 1 2 L circuits have a very low emitter efficiency and have a very large charge storage capacity, since both types of components have to be manufactured simultaneously in every practical and economical manufacturing process. Therefore, practically implemented 1 2 L circuits have the disadvantage that they either have fast internal logic circuits and output driver stages operating at low voltage or slower internal logic circuits with output driver stages operating at higher voltage.
  • the invention discloses a method for simultaneously manufacturing two different transistors for I 2 L circuits on a single semiconductor die, one type of circuit operating at low signal voltages and the other type of circuit operating as output driver stages at relatively high signal voltages.
  • a vertically arranged NPN transistor - which, as is common with I 2 L (Integrated Injection Logic) circuits, works with upward injection, is built with a thinner epitaxially grown layer between the buried sub-emitter and the base zone than that with thicker epitaxially grown layer between the buried sub-collector and the base zone down injecting vertical NPN transistor of the output driver stage or input stage on the same semiconductor die.
  • a locally thinned zone can be formed in which the base and collector structures can subsequently be fabricated using the same process steps used to form base and emitter structures in the output driver stages downward injecting NTN transistors are formed.
  • Figs. 1A and 2A show the formation of an N + -type Subemitters 4 and a N + - type subcollector 6 in a P-type substrate 2 for injecting the upward or downward injecting transistor.
  • the N -subzones 4 and 6 are produced by a conventional arsenic diffusion through openings which have been produced by conventional photolithographic processes in a SiO 2 mask thermally grown on the P-type substrate 2.
  • the P-type substrate has a specific resistance of 5 - 20 Ohm / cm.
  • the N -conducting zones 4 and 6 have a surface concentration of more than 10 20 per cm 3 and a layer thickness of 2.5 ⁇ m. Zones 4 and 6 are reoxidized before formation of buried P -conducting zones 8.
  • Fig. 1B and 2B show the formation of P + -type buried isolation regions 8 for the up-injection and the down-injection transistor, respectively.
  • the buried P + -conducting zones 8 are produced by conventional boron diffusion through openings which were produced by conventional photolithographic processes in a cumulative, thermally generated SiO 2 mask layer.
  • the P -conducting zones 8 have a surface concentration of more than 10 20 cm -3 and a layer thickness of 3.0 ⁇ m.
  • Fig. 1C and 2C show the formation of an epitaxial layer 10 for the up-and-down injection transistor.
  • an N-conducting layer 10 is grown epitaxially to a thickness of 3.2 ⁇ m and a doping concentration of 2 ⁇ 10 16 j e cm 3 .
  • the buried insulation diffusions 8 expand by diffusion into the parts 8 ′ in the substrate 2 and parts 8 ′′ in the epitaxial layer 10.
  • a silicon dioxide layer 12 is then formed on the epitaxial layer 10.
  • the silicon dioxide layer 12 is thermally grown in an O 2 H 2 OO 2 atmosphere at 970 ° C. to a thickness of 300 nm.
  • Fig. 1D and 2D show the formation of a photoresist layer 14 over the silicon dioxide layer 12, which serves as a mask layer for the ion implantation.
  • an opening 16 is formed through the photoresist layer 14 and the silicon dioxide layer 12 to expose the surface of the epitaxial layer 10. No corresponding opening is produced in the downward-injection vertical transistor shown in FIG. 2D.
  • the introduction of damage in the crystal structure of the exposed zone of the epitaxial layer 10 is intended to increase the reactive oxidation rate of the surface and the percentage of Si consumed during a subsequent oxidation process step.
  • the implantation is carried out with a conventional ion implantation device, the acceleration voltage of which is in the range between 10 and 400 KeV.
  • the photoresist layer 14 and the silicon dioxide layer 12 are chosen so thick that the penetration of the ion beam 18 is covered in the areas of the epitaxial layer 10 that are not exposed through an opening 16.
  • Possible Thicknesses of the photoresist layer, the silicon dioxide layer, the type of ions implanted and the acceleration voltage are summarized in Table 1.
  • Fig. 1E and 2E show the formation of a silicon dioxide layer 20 after removal of the photoresist mask 14. It can be seen that the depth of penetration of the silicon dioxide layer 20 is greater than any increase in the thickness of the already existing silicon dioxide layer 12, since that in the epitaxial layer 10 due to the ion implantation with the ions 18 introduced damage to the crystal structure have increased the reactivity of the exposed epitaxial layer 10 in the oxidation reaction.
  • This thermal oxidation is carried out at 970 ° C. in an H 2 0-0 2 atmosphere with a cycle time determined in such a way that the zone in the silicon layer 10 lying below the opening 16 and damaged in its crystal structure is oxidized through.
  • Table 1 gives layer thicknesses for thermally grown silicon dioxide zones 20 for steam cycles which have been determined in such a way that the oxidation rate is three times as high as that of the undamaged part of the silicon layer 10. Significant radiation damage is within twice the normal deviation from the maximum value of the distribution of the implanted ions.
  • Fig. 1F and 2F show the formation of the reoxidized layer 22 of silicon dioxide for up and down injecting transistors after removing the existing oxide layer 12 and oxide layer 20 by stripping the oxides.
  • the oxide layer 12 and the oxide layer 20 are chemically removed by etching with hydrofluoric acid.
  • the new oxide layer 22 is formed in an O 2 -H 2 OO 2 atmosphere at 970 ° C. with a cycle time such that a layer thickness of 300 nm is achieved.
  • the thickness of the epitaxial layer 10 'of the up-injection transistor above the subemitter 4' where the oxide layer 20 was formed is less than that of the corresponding epitaxial layer 10 over the subcollector 6 'of the downward injecting transistor.
  • the epitaxial layer 10 ′ has a thickness of approximately 2.8 ⁇ m, corresponding to a thickness of 200 nm to the thermally grown oxide layer 20, while the epitaxial layer 10 has a thickness of 2.89 ⁇ m.
  • the epitaxial layer 10 ′ has a thickness of approximately 2.65 ⁇ m, corresponding to a thickness of 500 nm for the thermally grown oxide layer 20, while the epitaxial layer 10 has a thickness of 2.85 ⁇ m.
  • Figs. 1G and 2G is the formation of P-type base zones 24 and 26 for the up and down injecting transistor, respectively. shown.
  • the P-type downward region 8 "' is also formed.
  • the P-type zones 24, 26 and 8"' are produced by conventional photolithographic processes and diffusion.
  • the P-type zones 24, 26 and 8 "' have a surface concentration of approximately 5 ⁇ 10 18 atoms / cm3 and a layer thickness of approximately 1.2 ⁇ m.
  • the P-type zones 24, 26 and 8"' are then in O 2 oxidized at about 1000 ° C to form an approximately 110 nm thick oxide layer ..
  • Fig. 1H and 2H show the formation of contact holes 34 and 28 through the oxide layer 22 to produce the emitter and collector diffusion regions 42 and 40 in the downward and upward injecting transistor, respectively.
  • the openings 28, 30, 32, 34, 36 and 38 in the passivating oxide layer 22 are simultaneously formed by conventional photographic and oxide etching processes.
  • Fig. 11 and 21 show the finished up and down injecting transistors.
  • an N + -type collector 40 is formed, while in 21, an N + -type emitter 42 is formed.
  • the N-dividing zones 40, 42, 44 and 46 are produced by first applying a photoresist barrier layer 48, the openings of which overlap the previously defined oxide openings 28, 32, 34 and 38, while the openings 30 and 36 are blocked.
  • the N + -conducting zones 40, 42, 44 and 46 are generated by ion implantation of arsenic ions through the oxide openings 28, 32, 34 and 38 at an energy of 50 KeV and a dosage of 8 x 10 15 cm -2 .
  • the photoresist layer 48 is then removed and the arsenic is activated on subsequent tempering for 50 minutes at 1050 ° C. and then diffuses to the desired functional depth of 0.6 ⁇ m.
  • the sequence of procedural steps according to FIGS. 1A through 11 and 2A through 21 are for a process performed on a single semiconductor die, forming I 2 L circuits operating at low signal voltage and output driver stages operating at relatively high signal voltages.
  • 11 is normally used in I 2 L circuits and is formed with a thin epitaxial layer 50 'between the buried sub-emitter 4' and the base zone 24, while a thicker epitaxial layer 50 the buried sub-collector 6 '. from the base region 26 of the downward injecting vertical NPN transistor in FIG.
  • the charge stored in the epitaxial zones 50 ', 50 is proportional to the square of the thickness of these zones. However, this means that for a thermally grown oxide layer 20 with a thickness of 500 nm and with an upward diffusion of the subemitter 4 'of 1.4 ⁇ m, the stored charge in the zone 50' with a thickness of 50 nm is approximately 25 times smaller than that stored in the zone 50 with a thickness of 250 nm Charge. It can be shown that an upward injecting transistor has an injection efficiency that is proportional. the average doping concentration in the sub-emitter zone is 4 'and 50'. Since the epitaxial layer 50 'is lightly doped, the average doping concentration in the sub-emitter regions 4' and 50 'is increased by keeping the thickness of the lightly doped layer 50' small.
  • the breakdown voltages from collector to base and from collector to emitter are directly proportional to the thickness of the lightly doped epitaxial layer 50.

Abstract

Verfahren zum Herstellen einer integrierten logischen Schaltung mit bipolaren Transistoren und integrierte Schaltung hergestellt nach diesem Verfahren. Verfahren zum gleichzeitigen Herstellen zweier verschiedener Transistoren für I²L-Schaltungen auf einem einzigen Halbleiterplättchen, wobei die eine Art von Schaltungen bei niedrigen Signalspannungen arbeitet und die andere Art von Schaltungen als Ausgangs-Treiberstufen bei relativ hohen Signalspannungen arbeitet. Ein vertikal angeordneter NPN Transistor der, wei das bei I²L-Schaltungen (Integrierte Injektions Logik) üblich ist, mit nach aufwärts gerichteter Injektion arbeitet, wird mit einer dünneren epitaxial aufgewachsenen Schicht (50') zwischen dem vergrabenen Subemitter (4') und der Basiszone aufgebaut, als der mit dickerer epitaxial aufgewachsener Schicht (50) zwischen vergrabenem Subkollektor (6') und der Basiszone abwärts injizierende vertikale NPN Transistor für Ausgangs-Treiberstufen oder Eingangsstufen auf dem gleichen Halbleiterplättchen. Verringert man die Dicke der expitaxial aufgewachsenen Schicht bei nach oben injizierenden vertikalen Transistoren in I²L-Schaltungen, dann wird die Ladungsspeichercharakteristik des Bauelementes verringert und der Injektionswirkungsgrad wird erhöht. Erhöht man dagegen die epitaxiale Schichtdicke bei nach unten injizierenden vertikalen Transistoren, wie man sei für Ausgangs-Treiberstufen und Eingangsschaltungen des Halbleiterplättchens verwendet, dann kann eine höhere Signalspannung verwendet werden, da der Basis-Subkollektorübergang eine höhere Durchschlagsspannung aufweist. Dabei wird ein Verfahren angegeben, durch das diese Struktur hergestellt werden kann, in dem man in der oberhalb des vergrabenen Subemitters (4') eines in I²L-Schaltung verwendeten vertikalen Transistors Schadstellen einführt und damit die Reaktivität der epitaxialen Oberfläche für eine nachfolgende Oxidationsreaktion erhöht. Indem man die Oxidationsgeshwindigkeit in der epitaxialen Schicht erhöht, lässt sich eine örtlich verdünnte Zone bilden, in der nachfolgend die Basis- und Kollektorstrukturen unter Verwendung der gleichen Verfahrensschritte hergestellt werden können, die zur Bildung von Basis und Emitterstrukturen in den als Ausgangs-Treiberstufen verwendeten nach unten injizierenden NPN Transistoren gebildet werden.

Description

  • Die Erfindung betrifft ganz allgemein ein Verfahren zum Herstellen von integrierten Halbleiterschaltungen und insbesondere zur Herstellung von bipolaren Transistoren mit verschiedenen Spannungseigenschaften auf dem gleichen Halbleiterplättchen.
  • Integrierte logische 12L-Schaltungen mit Ladungsträgerinjektion arbeiten bei einem relativ niedrigen Signalpegel von 1 Volt. Man hat bisher große Schwierigkeiten dabei gehabt, eine Signalübertragung zwischen verschiedenen I2L-Halbleiterplättchen oder Chips bei diesem niedrigen Signalpegel herzustellen. Zusätzliche Spannungsverstärkerschaltungen benötigen am Eingang/Ausgang des Chips eine höhere Durchbruchsspannung am Basis-Kollektor- übergang des in der Chip-Ausgangs-Treiberstufe verwendeten vertikalen bipolaren Transistors. Erhöht man jedoch die Basis-Kollektor-Schichtdicke eines nach unten injizierenden vertikalen bipolaren Transistors für Ausgangs-Treiberstufen, so ergibt sich, daß dann die mit Aufwärtsinjektion arbeitenden vertikalen bipolaren Transistoren der innen liegenden logischen 12L-Schaltungen einen sehr geringen Emitter-Wirkungsgrad und eine sehr große Ladungsspeicherkapazität aufweisen, da beide Arten von Bauelementen in jedem praktisch durchführbaren und wirtschaftlichen Herstellungsverfahren gleichzeitig hergestellt werden müssen. Daher haben praktisch ausgeführte 12L-Schaltungen den Nachteil, daß sie entweder schnelle interne logische Schaltungen und bei niedriger Spannung arbeitende Ausgangs-Treiberstufen oder langsamere interne logische Schaltungen bei mit höherer Spannung arbeitende Ausgangs-Treiberstufen aufweisen.
  • Aufgabe der Erfindung:
    • Aufgabe der Erfindung ist es somit, eine bipolare Schaltung zu schaffen, mit der sich auf einem einzigen Halbleiterplättchen oder Chip sowohl schnelle I2L-Schaltungen als schnelle interne logische Schaltungen und mit hoher Signalspannung arbeitende Ausgangs-Treiberstufen herstellen lassen.
  • Die Erfindung offenbart ein Verfahren zum gleichzeitigen Herstellen zweier verschiedener Transistoren für I2L-Schaltungen auf einem einzigen Halbleiterplättchen, wobei die eine Art von Schaltungen bei niedrigen Signalspannungen arbeitet und die andere Art von Schaltungen als Ausgangs-Treiberstufen bei relativ hohen Signalspannungen arbeitet. Ein vertikal angeordneter NPN Transistor - der, wie das bei I2L-Schaltungen (Integrierte Injektions Logik) üblich ist, mit nach aufwärts gerichteter Injektion arbeitet, wird mit einer dünneren epitaxial aufgewachsenen Schicht zwischen dem vergrabenen Subemitter und der Basiszone aufgebaut, als der mit dickerer epitaxial aufgewachsener Schicht zwischen vergrabenem Subkollektor und der Basiszone abwärts injizierende vertikale NPN Transistor für Ausgangs-Treiberstufen oder Eingangsstufen auf dem gleichen Halbleiterplättchen.* Verringert man die Dicke der expitaxial aufgewachsenen Schicht bei nach oben injizierenden vertikalen Transistoren in 12L-Schaltungen, dann wird die Ladungsspeichercharakteristik des Bauelementes verringert und der Injektionswirkungsgrad wird erhöht. Erhöht man dagegen die epitaxiale Schichtdicke bei nach unten injizierenden vertikalen Transistoren, wie man sie für Ausgangs-Treiberstufen und Eingangsschaltungen des Halbleiterplättchens verwendet, dann kann eine höhere Signalspannung verwendet werden, da der Basis-Subkollektorübergang eine höhere Durchschlagsspannung aufweist. Dabei wird ein Verfahren angegeben, durch das diese Struktur hergestellt werden kann, in dem man in der oberhalb des vergrabenen Subemitters eines in 12L-Schaltung verwendeten vertikalen Transistors Schadstellen einführt und damit die Reaktivität der epitaxialen Oberfläche für eine nachfolgende Oxidationsreaktion erhöht. Indem man die Oxidationsgeschwindigkeit in der epitaxialen Schicht erhöht, läßt sich eine örtlich verdünnte Zone bilden, in der nachfolgend die Basis- und Kollektorstrukturen unter Verwendung der gleichen Verfahrensschritte hergestellt werden können, die zur Bildung von Basis- und Emitterstrukturen in den als Ausgangs-Treiberstufen verwendeten nach unten injizierenden NTN Transistoren gebildet werden.
  • Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den beigefügten Zeichnungen im einzelnen beschrieben.
  • In den Zeichnungen zeigen
    • Fign. 1A - 1E die Folge von Verfahrensschritten in der Bildung eines bipolaren Transistors in einer I2L-Schaltung mit Aufwärtsinjektion und
    • Fign. 2A - 2E die gleichzeitig ablaufende Folge von entsprechenden Verfahrensschritten bei der Bildung eines mit Abwärtsinjektion arbeitenden bipolaren Transistors auf dem gleichen Halbleiterplättchen, welcher für die I2L-Schaltungen dieses Halbleiterplättchens als Ausgangs-Treiberstufe arbeitet.
  • Beschreibung der bevorzugten Ausführungsformen:
    • In den Fign. 1A - 1E und 2A - 2E sind die gleichen Verfahrensschritte bei der Bildung eines aufwärtsinjizierenden und eines abwärtsinjizierenden vertikalen Transistors gezeigt, wobei die gleichen Buchstaben sich auf gleichzeitig ablaufende Verfahrensschritte beziehen.
  • Fig. 1A und Fig. 2A zeigen die Bildung eines N+-leitenden Subemitters 4 und die eines N+-leitenden Subkollektors 6 in einem P-leitenden Substrat 2 für den aufwärts injizierenden bzw. abwärts injizierenden Transistor. Die N -Subzonen 4 und 6 werden durch eine übliche Arsendiffusion durch Öffnungen hindurch hergestellt, die durch übliche photolithographische Verfahren in einer auf dem P-leitenden Substrat 2 thermisch aufgewachsenen SiO2-Maske hergestellt worden sind. Das P-leitende Substrat hat einen spezifischen Widerstand von 5 - 20 Ohm/cm. Die N -leitenden Zonen 4 und 6 weisen eine Oberflächenkonzentration von mehr als 10 20 je cm3 und eine Schichtdicke von 2,5µm auf. Die Zonen 4 und 6 werden vor Bildung der vergrabenen P -leitenden Zonen 8 reoxidiert.
  • Fign. 1B und 2B zeigen die Bildung von P+-leitenden vergrabenen Isolationsbereichen 8 für den aufwärts injizierenden bzw. den abwärts injizierenden Transistor. Die vergrabenen P+-leitenden Zonen 8 werden durch übliche Bordiffusion durch Öffnungen hindurch erzeugt, die durch übliche photolithographische Verfahren in einer kummulativen thermisch erzeugten SiO2-Maskenschicht hergestellt wurden. Die P -leitenden Zonen 8 haben eine Oberflächenkonzentration von mehr als 1020 cm-3 und eine Schichtdicke von 3,0µm.
  • Fign. 1C und 2C zeigen die Bildung einer epitaxialen Schicht 10. für den aufwärts injizierenden bzw. abwärts injizierenden Transistor. Nach Abziehen der zuvor erwähnten Oxidmaskenschicht wird eine N -leitende Schicht 10 epitaxial bis zu einer Dicke von 3,2 µm und einer Dotierungskonzentration von 2 x 10 16 je cm 3 aufgewachsen. Die vergrabenen Isolationsdiffusionen 8 erweitern sich durch Ausdiffusion in die Teile 8' im Substrat 2 und Teile 8" in der epitaxialen Schicht 10.
  • Auf der epitaxialen Schicht 10 wird anschließend eine Siliciumdioxidschicht 12 gebildet. Die Siliciumdioxidschicht 12 wird thermisch in einer O2H2O-O2 Athmosphäre bei 970° C bis auf eine Dicke von 300 nm aufgewachsen.
  • Fign. 1D und 2D zeigen die Bildung einer Photolackschicht 14 über der Siliciumdioxidschicht 12, welche als Maskenschicht für die Ionenimplantation dient. In dem in Fig. 1D gezeigten, in Aufwärtsrichtung injizierenden vertikalen Transistor wird durch die Photolackschicht 14 und die Siliciumdioxidschicht 12 zum Freilegen der Oberfläche der Epitaxialschicht 10 eine Öffnung 16 hergestellt. Bei dem in Fig. 2D dargestellten nach abwärts inji- zierenden vertikalen Transistor wird keine entsprechende Öffnung hergestellt.
  • Anschließend folgt ein Verfahrensschritt zum Implantieren von lonen 18 einer zum Einführen von Schäden in der Kristallstruktur geeigneten Art von Atomen in der innerhalb der Öffnung 16 freiliegenden Zone der epitaxialen Schicht 10. Dafür geeignete Atome sind z. B. H, He, Ne, Ar, Kr, O, Si, C, B und AI. Das Einführen von Schäden in der Kristallstruktur der freiliegenden Zone der epitaxialen Schicht 10 soll dabei die reaktive Oxidationsgeschwindigkeit der Oberfläche und den Prozentsatz des während eines nachfolgenden Oxidationsverfahrensschritts verbrauchten Si erhöhen. Die Implantation wird mit einer üblichen Ionenimplantationsvorrichtung durchgeführt, deren Beschleunigungsspannung im Bereich zwischen 10 und 400 KeV liegt.
  • Die Photolackschicht 14 und die Siliciumdioxidschicht 12 sind so dick gewählt, daß das Durchdringen des lonenstrahls 18 in den Bereichen der epitaxialen Schicht 10 abgedeckt wird, die nicht durch eine Öffnung 16 freigelegt sind. Mögliche
    Dicken der Photolackschicht, der Siliciumdioxidschicht, die Art der implantierten Ionen und die Beschleunigungsspannung sind in Tabelle 1 zusammengestellt.
    Figure imgb0001
  • Fign. 1E und 2E zeigen die Bidlung einer Siliciumdioxidschicht 20 nach Entfernen der Photolackmaske 14. Man sieht, daß die Eindringtiefe der Siliciumdioxidschicht 20 größer ist als jede Zunahme der Dicke der bereits bestehenden Siliciumdioxidschicht 12, da die in der Epitaxialschicht 10 durch die lonenimplantation mit den Ionen 18 eingeführten Schäden an der Kristallstruktur die Reaktionsfähigkeit der so frei liegenden Epitaxialschicht 10 bei der Oxidationsreaktion erhöht haben. Diese thermische Oxidation wird bei 970° C in einer H20-02 Atmosphäre mit einer derart bestimmten Zykluszeit durchgeführt, daß die unterhalb der Öffnung 16 liegende, in ihrer Kristallstruktur beschädigte Zone in der Siliciumschicht 10 durchoxidiert wird. Tabelle 1 gibt dabei Schichtdicken für thermisch gewachsene Siliciumdioxidzonen 20 für Dampfzyklen an, die so bestimmt worden sind, daß sich im Vergleich mit dem unbeschädigten Teil der Siliciumschicht 10 eine dreifach so hohe Oxidationsgeschwindigkeit ergibt. Merkliche Strahlungsschäden liegen dabei innerhalb dem Zweifachen der Normalabweichung von dem Maximalwert der Verteilung der implantierten lonen.
  • Fign. 1F und 2F zeigen die Bildung der reoxidierten Schicht 22 aus Siliciumdioxid für aufwärts bzw. abwärts injizierende Transistoren nach Entfernen der bestehenden Oxidschicht 12 und der Oxidschicht 20 durch Abziehen der Oxide. Die Oxidschicht 12 und die Oxidschicht 20 werden dabei chemisch durch Ätzen mit Flußsäure entfernt. Die neue Oxidschicht 22 wird in einer O2-H2O-O2 Atmosphäre bei 970° C mit einer solchen Zykluszeit gebildet, daß dabei eine Schichtdicke von 300 nm erreicht wird.
  • Es wird zu diesem Zeitpunkt darauf hingewiesen, daß die Dicke der Epitaxialschicht 10' des aufwärts injizierenden Transistors oberhalb der Subemitters 4', wo die Oxidschicht 20 gebildet worden war, geringer ist, als die der entsprechenden Epitaxialschicht 10 über dem Subkollektor 6' des nach unten injizierenden Transistors. Beispielsweise weist die Epitaxialschicht 10' eine Dicke von etwa 2,8 µm, entsprechend einer Dicke von 200 nm zur thermisch gewachsenen Oxidschicht 20 auf, während die Epitaxialschicht 10 eine Dicke von 2,89 um aufweist. In einem anderen Beispiel hat die Epitaxialschicht 10' eine Dicke von etwa 2,65 µm entsprechend einer Dicke von 500 nm für die thermisch gewachsene Oxidschicht 20 während die Epitaxialschicht 10 eine Dicke von 2,85 µm aufweist.
  • In Fign. 1G und 2G ist die Bildung von P-leitenden Basiszonen 24 bzw. 26 für den aufwärts bzw. abwärts injizierenden Transistor . dargestellt. Bei diesem Verfahrensschritt wird außerdem die P-leitende nach unten gerichtete Zone 8"' gebildet. Die P-leitenden Zonen 24, 26 und 8"' werden durch übliche photolitographische Verfahren und Diffusion hergestellt. Die P-leitenden Zonen 24, 26 und 8"' haben eine Oberflächenkonzentration von etwa 5 × 1018 Atomen/cm3 und eine Schichtdicke von etwa 1,2µm. Die P-leitenden Zonen 24, 26 und 8"' werden dann in O2 bei etwa 1000° C zur Bildung einer etwa 110 nm starken Oxidschicht oxidiert..
  • Fign. 1H und 2H zeigen die Bildung von Kontaktbohrungen 34 und 28 durch die Oxidschicht 22 hindurch zur Erzeugung von Emitter und Kollektordiffusionsbereichen 42 bzw. 40 in dem nach unten bzw. nach oben injizierenden Transistor. Die Öffnungen 28, 30, 32, 34, 36 und 38 in der passivierenden Oxidschicht 22 werden gleichzeitig durch übliche photographische und Oxidätzverfahren gebildet.
  • Fign. 11 und 21 zeigen die fertigen aufwärts bzw. abwärts injizierenden Transistoren. Im aufwärts injizierenden Transistor in Fig. 11 ist ein N+-leitender Kollektor 40 gebildet, während in dem abwärts injizierenden Transistor in Fig. 21 ein N+ -leitender Emitter 42 gebildet ist. Die N -teilenden Zonen 40, 42, 44 und 46 werden dadurch hergestellt, daß zunächst eine Photolacksperrschicht 48 aufgebracht wird, deren Öffnungen die zuvor definierten Oxidöffnungen 28, 32, 34 und 38 überlappen, während die Öffnungen 30 und 36 blockiert werden. Die N+-leitenden Zonen 40, 42, 44 und 46 werden durch lonenimplantation von Arsen-lonen durch die Oxidöffnungen 28, 32, 34 und 38 bei einer Energie von 50 KeV und einer Dosierung von 8 x 1015 cm-2 erzeugt. Die Photolackschicht 48 wird dann abgelöst und bei einem anschließenden Anlassen für 50 Minuten bei 1050° C wird das Arsen aktiviert und diffundiert dann zur gewünschten Funktionstiefe von 0,6 um.
  • Die Folge von Verfahrensschritten gemäß Fign. 1A bis 11 und 2A bis 21 sind für ein Verfahren bestimmt, das auf einem einzigen Halbleiterschaltungsplättchen durchgeführt wird, wobei mit kleiner Signalspannung arbeitende I2L-Schaltungen und mit relativ hohen Signalspannungen arbeitende Ausgangs-Treiberstufen gebildet werden. Der mit Aufwärtsinjektion betriebene NPN-Transistor gemäß Fig. 11 wird normalerweise in I2L-Schaltungen benutzt und wird mit einer dünnen Epitaxialschicht 50' zwischen dem vergrabenen Subemitter 4' und der Basiszone 24 gebildet, während eine dickere Epitaxialschicht 50 den vergrabenen Subkollektor 6' von der Basiszone 26 des nach unten injizierenden vertikalen NPN-Transistors in Fig. 21 trennt. Durch Verringerung der Dicke der epitaxialen Schicht eines aufwärts injizierenden vertikalen Transistors in einer I2L-Schaltung werden die Ladungsspeicher- eigenschaften des Bauelements herabgesetzt und der Injektions- wirkungsgrad des Bauelementes wird verbessert. Es kann gezeigt werden, daß die in den Epitaxialzonen 50', 50 gespeicherte Ladung proportional dem Quadrat der Dicke dieser Zonen ist. Das heißt aber, daß für eine thermisch gewachsene Oxidschicht 20 mit einer Dicke von 500 nm und mit einer Aufwärtsdiffusion des Subemitters 4' von 1,4jum die gespeicherte Ladung in der Zone 50' mit einer Dicke von 50 nm rund 25 mal kleiner ist als die in der Zone 50 mit einer Dicke von 250 nm gespeicherte Ladung. Es kann gezeigt werden, daß ein aufwärts injizierender Transistor einen Injektionswirkungsgrad aufweist, der proportional. der durchschnittlichen Dotierungskonzentration in der Subemitterzone 4' und 50' ist. Da die epitaxiale Schicht 50' niedrig dotiert ist, wird die durchschnittliche Dotierungskonzentration in der Subemitterzone 4' und 50' dadurch erhöht, daß man die Dicke der niedrig dotierten Schicht 50' klein hält.
  • Durch Erhöhung der epitaxialen Schichtdicke des für Ausgangs-Treiberstufen und Empfangsstufen benutzten abwärts injizierenden vertikalen Transistors kann eine höhere Signalspannung verwendet werden. Es kann gezeigt werden, daß die Durchschlagsspannungen von Kollektor nach Basis und von Kollektor nach Emitter direkt proportional der Dicke der gering dotierten epitaxialen Schicht 50 sind.

Claims (10)

1. Verfahren zum gleichzeitigen Herstellen von mit relativ kleinen Spannungen arbeitenden bipolaren Transistoren für integrierte logische Schaltungen und von mit relativ hohen Spannungen arbeitenden Transistoren für integrierte Aus- gangs-Treiberstufen auf einem gemeinsamen Halbleiterplättchen, gekennzeichnet durch folgende Verfahrensschritte:
Herstellen einer ersten und einer zweiten vergrabenen Zone (4 bzw. 6) eines zur Dotierung des Halbleitersubstrats (2) entgegengesetzten zweiten Leitungstyps (N+),
Niederschlagen einer epitaxialen Schicht (10) des zweiten Leitungstyps über der ersten und der zweiten vergrabenen Zone und dem Substrat,
Implantation von lonen in die Oberfläche der über der ersten vergrabenen Zone (4) liegenden epitaxialen Schicht zum Erzeugen von so starken Schäden in der kristallinen Struktur der Schicht, daß die Reaktionsfähigkeit dieser Schicht bei einer Oxidationsreaktion erhöht wird,
Oxidieren der Oberfläche der epitaxialen Schicht, wodurch in dem mit Ionen implantierten Bereich über der ersten vergrabenen Zone eine relativ dicke Oxidschicht und damit im Bereich der Epitaxialschicht über der ersten vergrabenen Zone eine örtlich verdünnte Epitaxialschicht und über der zweiten vergrabenen Zone ein Bereich einer dickeren Epitaxialschicht gebildet wird,
Herstellen einer ersten bzw. zweiten Basiszone in der Epitaxialschicht über der ersten bzw. über der zweiten vergrabenen Zone und
Herstellen einer Kollektorzone des zweiten Leitungstyps in der ersten Basiszone und einer Emitterzone des zweiten Leitungstyps in der zweiten Basiszone.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß über der zweiten vergrabenen Zone eine zwischen 1,01 und 1,50 mal dickere Epitaxialschicht verwendet wird, als die über der ersten vergrabenen Zone liegende Epitaxialschicht.
3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Schichtdicke der Epitaxialschicht über der ersten vergrabenen Zone zwischen 0 und 300 nm und über der zweiten vergrabenen Schicht zwischen 100 und 1000 nm beträgt.
4. Verfahren nach Anspruch 1 - 3, dadurch gekennzeichnet, daß zur Ionenimplantation lonen aus einer Gruppe verwendet werden, die H, He, Ne, Kr, Ar, O, Si, C, B und AI enthält.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Ionenimplantation bei einer Beschleunigungsspannung von 10 bis 500 kV bei einer Dosierung von 10 12 - 10 16 lonen/cm2 durchgeführt wird.
6. Verfahren nach Anspruch 1 - 4, dadurch gekennzeichnet, daß die Oxidation mit trockenem O2 und Wasserdampf durchgeführt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß diese Oxidation bei einer Temperatur zwischen 800° C und 1200° C für eine Dauer von zwischen 0,5 min und 10 h durchgeführt wird.
8. Integrierte, aus bipolaren Transistoren bestehende Schaltung mit bei niedrigen Spannungen arbeitenden logischen Schaltungen und mit höheren Spannungen arbeitenden. Transistor-Ausgangs-Treiberstufen, hergestellt nach einem Verfahren gemäß Anspruch 1, dadurch gekennzeichnet,
daß in einem Halbleitersubstrat (2) eines ersten Leitungstyps für einen ersten aufwärts injizierenden Transistor eine erste vergrabene Zone (4) vorgesehen ist, die als Emitterzone dient, daß in der gleichen Ebene im Bereich eines abwärts injizierenden Transistors eine zweite als Kollektorzone dienende vergrabene Zone (6) angeordnet ist,
daß ferner darüber eine epitaxiale Schicht (10) des zweiten Leitungstyps angeordnet ist, die über dem Substrat und den beiden vergrabenen Zonen liegt und über der ersten vergrabenen Zone dünner ist als über der zweiten vergrabenen Zone,
daß ferner über der ersten oder über der zweiten vergrabenen Zone eine erste bzw. eine zweite Basiszone (24, 20) des ersten Leitungstyps gebildet ist,
daß über jeder der beideh Basiszonen (24, 20) jeweils eine als Kollektorzone (40) bzw. als Emitterzone (42) dienende Zone des zweiten Leitungstyps angeordent ist.
9. Integrierte Schaltung nach Anspruch 8, dadurch gekennzeichnet,
daß die Dicke der epitaxialen Schicht über der zweiten vergrabenen Zone etwa 1,01 bis 1,50 mal größer ist als über der ersten vergrabenen Zone.
10. Integrierte Schaltung nach Anspruch 9, dadurch gekennzeichnet,
daß die Dicke der epitaxialen Schicht über der ersten vergrabenen Zone zwischen 0 und 300 nm und über der zweiten vergrabenen Schicht zwischen 100 und 1000 nm beträgt.
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DE (1) DE2857616D1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0012545A1 (de) * 1978-12-04 1980-06-25 Western Electric Company, Incorporated Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
FR2495379A1 (fr) * 1980-12-01 1982-06-04 Hitachi Ltd Circuit integre a semiconducteurs et procede de fabrication de ce dernier
US4677456A (en) * 1979-05-25 1987-06-30 Raytheon Company Semiconductor structure and manufacturing method
WO2014014125A1 (en) * 2012-07-20 2014-01-23 Fujifilm Corporation Etching method, and method of producing semiconductor substrate product and semiconductor device using the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55156366A (en) * 1979-05-24 1980-12-05 Toshiba Corp Semiconductor device
US4493740A (en) * 1981-06-01 1985-01-15 Matsushita Electric Industrial Company, Limited Method for formation of isolation oxide regions in semiconductor substrates
US4586243A (en) * 1983-01-14 1986-05-06 General Motors Corporation Method for more uniformly spacing features in a semiconductor monolithic integrated circuit
US4544940A (en) * 1983-01-14 1985-10-01 General Motors Corporation Method for more uniformly spacing features in a lateral bipolar transistor
JPS6031231A (ja) * 1983-07-29 1985-02-18 Toshiba Corp 半導体基体の製造方法
JPS6127669A (ja) * 1984-07-18 1986-02-07 Hitachi Ltd 半導体装置
US5635861A (en) * 1995-05-23 1997-06-03 International Business Machines Corporation Off chip driver circuit
EP0841692A3 (de) * 1996-11-08 1998-12-23 Matsushita Electric Industrial Co., Ltd. Apparat und Methode zur optischen Halbleiterschaltungs-Kontrolle
DE102004055183B3 (de) * 2004-11-16 2006-07-13 Atmel Germany Gmbh Integrierte Schaltung und Verfahren zur Herstellung einer integrierten Schaltung auf einem Halbleiterplättchen
DE102004055213B4 (de) * 2004-11-16 2009-04-09 Atmel Germany Gmbh Verfahren zur Herstellung einer integrierten Schaltung auf einem Halbleiterplättchen

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2455347A1 (de) * 1974-11-22 1976-05-26 Itt Ind Gmbh Deutsche Monolithisch integrierte festkoerperschaltung und herstellungsverfahren
FR2290758A1 (fr) * 1974-11-08 1976-06-04 Itt Methode de diffusion planaire pour circuit integre en logique a injection
US3966501A (en) * 1973-03-23 1976-06-29 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices
FR2319197A1 (fr) * 1975-07-22 1977-02-18 Itt Circuit integre en logique a injection

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3655457A (en) * 1968-08-06 1972-04-11 Ibm Method of making or modifying a pn-junction by ion implantation
US3677837A (en) * 1969-08-06 1972-07-18 Ibm Method of making pedestal transistor having minimal side injection
US3718502A (en) * 1969-10-15 1973-02-27 J Gibbons Enhancement of diffusion of atoms into a heated substrate by bombardment
GB1332932A (en) * 1970-01-15 1973-10-10 Mullard Ltd Methods of manufacturing a semiconductor device
GB1307546A (en) * 1970-05-22 1973-02-21 Mullard Ltd Methods of manufacturing semiconductor devices
US3884732A (en) * 1971-07-29 1975-05-20 Ibm Monolithic storage array and method of making
DE2137976C3 (de) * 1971-07-29 1978-08-31 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithischer Speicher und Verfahren zur Herstellung
US3756862A (en) * 1971-12-21 1973-09-04 Ibm Proton enhanced diffusion methods
US3821781A (en) * 1972-11-01 1974-06-28 Ibm Complementary field effect transistors having p doped silicon gates
JPS5652453B2 (de) * 1973-05-18 1981-12-12 Mitsubishi Electric Corp
GB1483097A (en) * 1973-08-29 1977-08-17 Mitsubishi Rayon Co Method for vapour-phase catalytic oxidation of tert-butyl alcohol
JPS5192188A (en) * 1975-02-10 1976-08-12 Handotaisochi no seizohoho
JPS5197385A (en) * 1975-02-21 1976-08-26 Handotaisochino seizohoho
US4001049A (en) * 1975-06-11 1977-01-04 International Business Machines Corporation Method for improving dielectric breakdown strength of insulating-glassy-material layer of a device including ion implantation therein

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3966501A (en) * 1973-03-23 1976-06-29 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices
FR2290758A1 (fr) * 1974-11-08 1976-06-04 Itt Methode de diffusion planaire pour circuit integre en logique a injection
DE2455347A1 (de) * 1974-11-22 1976-05-26 Itt Ind Gmbh Deutsche Monolithisch integrierte festkoerperschaltung und herstellungsverfahren
FR2319197A1 (fr) * 1975-07-22 1977-02-18 Itt Circuit integre en logique a injection

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0012545A1 (de) * 1978-12-04 1980-06-25 Western Electric Company, Incorporated Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
US4677456A (en) * 1979-05-25 1987-06-30 Raytheon Company Semiconductor structure and manufacturing method
FR2495379A1 (fr) * 1980-12-01 1982-06-04 Hitachi Ltd Circuit integre a semiconducteurs et procede de fabrication de ce dernier
WO2014014125A1 (en) * 2012-07-20 2014-01-23 Fujifilm Corporation Etching method, and method of producing semiconductor substrate product and semiconductor device using the same

Also Published As

Publication number Publication date
JPS546784A (en) 1979-01-19
US4157268A (en) 1979-06-05
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