EP0000327B1 - Verfahren zum Herstellen von integrierten Halbleiteranordnungen durch Anwendung einer auf Selbstausrichtung basierenden Maskierungstechnik - Google Patents

Verfahren zum Herstellen von integrierten Halbleiteranordnungen durch Anwendung einer auf Selbstausrichtung basierenden Maskierungstechnik Download PDF

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EP0000327B1
EP0000327B1 EP78100092A EP78100092A EP0000327B1 EP 0000327 B1 EP0000327 B1 EP 0000327B1 EP 78100092 A EP78100092 A EP 78100092A EP 78100092 A EP78100092 A EP 78100092A EP 0000327 B1 EP0000327 B1 EP 0000327B1
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EP
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masking layer
masking
layer
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semiconductor substrate
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EP78100092A
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Augustine Wei-Chun Chang
Arun Kumar Gaind
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking

Definitions

  • the invention relates to a method for producing integrated semiconductor arrangements according to the first part of the claim
  • a fundamental, critical factor in the design of integrated semiconductor arrangements that are to be accommodated on a semiconductor chip is the power loss.
  • the power loss that occurs limits the number of components or circuits that can be accommodated on a given size of semiconductor chip and limits the speed of operation of the circuits. In general, it can be seen that the power loss that occurs increases with the speed of the circuits. In addition, the power loss that occurs is a direct function of the number of components or circuits arranged on a semiconductor chip.
  • a long-known solution to the problem resulting from this fact is to reduce the size, in particular the area, of the individual elements. As a result, more components can be integrated on a semiconductor chip of a certain size and the parasitic capacitances that occur are reduced. Operation takes place at higher impedance values for a predetermined operating speed, which leads to a reduction in the power loss.
  • the problem of power loss is particularly important for vertical bipolar transistors manufactured using planar technology. However, this problem should not be neglected in the implementation of lateral bipolar transistors and field effect transistors.
  • each of these zones requires a separate masking process, to which the corresponding zone is then formed by diffusion, ion implantation, dielectric isolation or by combinations of these processes.
  • the conventional masking process comprises coating the surface of the semiconductor body with a dielectric layer, on which in turn a photoresist layer is located.
  • the photoresist layer is suitably exposed and developed with the aid of an exposure mask, so that a mask pattern corresponding to the zone pattern to be produced is produced. With the help of this mask as an etching mask, a corresponding pattern is etched into the dielectric layer.
  • a method according to the first part of claim 1 is known from US-A 3 771 218.
  • a zone pattern corresponding to a first subset comprises isolation zones and the zone pattern corresponding to a second and third subset comprises doped semiconductor zones.
  • the known methods also do not completely solve the problem known as under-etching a masking layer which is arranged beneath another masking layer during an etching process.
  • the under-etched area increases the effective area of the mask window and can lead to overlaps of zones that must be spaced apart.
  • the invention seeks to remedy this.
  • the invention as characterized in the claims, achieves the object of specifying a self-aligning masking method by means of which the production of integrated semiconductor arrangements with increased density is possible and at the same time the problem of undercutting masking layers is avoided.
  • a P-doped silicon substrate is used to fabricate an NPN transistor isolated from other elements, not shown, on the same semiconductor chip by dielectric isolation.
  • the method according to the invention is also suitable for producing bipolar transistors of opposite conductivity types and other semiconductor components such as field-effect transistors.
  • N-doped epitaxial layer 7 is applied to the P-doped substrate 2.
  • an N + -doped sub-collector 6 and a P + -doped junction isolation zone 4 are provided. These standard buried zones are not directly related to the method according to the invention.
  • FIG. 1B It can be seen from FIG. 1B that three different masking layers are applied to the epitaxial layer 7. With the aid of these masking layers, the zones to be produced in the example under consideration are introduced into the epitaxial layer.
  • there are actually five separate layers on the epitaxial layer namely a first additional layer 10, a first, second and third masking layer 16, 14, 12 and a second additional layer 18.
  • the first additional layer forms 10 and the third masking layer 12 a composite masking layer and the second additional layer 18 is not absolutely necessary within the scope of the method according to the invention, but is advantageous.
  • a dimensioning mask 19 is applied to the surface of the second additional layer 18 and contains a pattern defining the total amount of the zones to be formed in the epitaxial layer 7.
  • the dimensioning mask 19 preferably consists of a photoresist, which is exposed and developed in a conventional manner.
  • the masking layers are composed of a first additional layer 10 made of silicon dioxide, a third masking layer 12 made of silicon oxynitride, a second masking layer 14 made of silicon dioxide, a first masking layer 16 made of silicon nitride and a second additional layer 18 made of silicon dioxide.
  • a first additional layer 10 made of silicon dioxide
  • a third masking layer 12 made of silicon oxynitride
  • a second masking layer 14 made of silicon dioxide
  • a first masking layer 16 made of silicon nitride
  • a second additional layer 18 made of silicon dioxide.
  • the first additional layer 10 made of silicon dioxide is advantageously grown thermally in a thickness of 25 to 100 nm from the epitaxial layer 7.
  • the third masking layer 12 made of silicon oxynitride is preferably applied by a chemical vapor deposition method, as described, for example, in "J. Electrochemical Society", Vol. 124, No. 4, April 1977, on pages 599 to 606 of Gaind et al under the title "Oxynitride Deposition Kinetics in a SiH-CO Z -NH 3 H Z System" is described.
  • the thickness of the third masking layer 12 is of the order of 50 to 100 nm.
  • the layers 14 and 18 made of silicon dioxide are also preferably applied in a chemical evaporation process and have a thickness of approximately 50 and 100 to 200 nm.
  • the first masking layer 16 made of silicon nitride is preferably also applied in a chemical vapor deposition process to a thickness of 50 to 100 nm.
  • thicknesses of 25, 50 and 100 nm are preferably chosen for the layers 10, 14 and 18.
  • the thicknesses of the layers are generally chosen in a ratio of 1: 2: 4.
  • the method according to the invention is not limited to the materials and coating techniques specified. It is crucial for the method according to the invention that three masking layers are used which can be etched independently of one another. This means that a certain etchant, which attacks the material of one layer, does not attack the materials of the other two layers, or only at a lower etching rate.
  • silicon oxynitride, silicon dioxide 'and silicon nitride are selected as materials for the three mask layers 12, 14 and 16 which can be etched independently of one another.
  • hot phosphoric acid hardly affects silicon nitride. This acid also etches silicon oxynitride approximately 2.5 times faster than silicon nitride.
  • Buffered hydrofluoric acid etches silicon dioxide, but hardly attacks silicon nitride or silicon oxynitride.
  • the various etching steps can also be carried out in the form of plasma etching.
  • Plasma etching etches silicon oxynitride two to three times faster than silicon nitride. Chemically raised Vaporized silicon dioxide is etched six to ten times slower than silicon nitride.
  • the silicon oxynitride layer 12 can be replaced by a layer made of silicon nitride. In this case, layer 16 of silicon nitride should be at least twice as thick as silicon oxynitride layer 12.
  • silicon nitride or silicon oxynitride can be replaced by polycrystalline silicon which can be selectively etched with pyrocatechol.
  • the second additional layer 18 consisting of silicon dioxide is etched with buffered hydrofluoric acid, which attacks silicon dioxide, but remains ineffective with regard to silicon nitride or photoresist.
  • this layer is used as a mask for etching the corresponding openings 20, 21 and 22 in the first masking layer 16 made of silicon nitride.
  • the only task of the second additional layer 18 is to mask the first masking layer 16, since etching agents, such as hot phosphoric acid, also attack conventional photoresists in addition to silicon nitride.
  • the second additional layer 18 can also be completely omitted if the normal etching process is replaced by plasma etching.
  • Plasma etching also called reactive ion etching, is sufficiently familiar to the person skilled in the art. Suitable means for etching silicon nitride, for example, are commercially available.
  • the region of the substrate 7 below the window 20 is to be converted into a dielectric isolation zone.
  • the area below the window 21 is to be designed as a contact zone to the sub-collector 6.
  • the area below the window 22 is formed as the base zone of the bipolar transistor. According to the invention, these three zones are automatically aligned with one another.
  • a blocking mask 28, as shown in FIG. 1D, covers the areas of the windows 21 and 22, but not the area of the window 20.
  • the openings in the blocking mask 28 for the window 20 do not require a critical alignment process since the first masking layer 16 silicon nitride prevents the window 20 from expanding in the lateral direction. This means that the edges of the openings in the blocking mask 28 made of photoresist do not have to be exactly aligned with the edges of the layers 16 and 18 in the region of the windows 20.
  • the window 20 'up to the epitaxial layer 7 is now opened.
  • the second masking layer 14 made of silicon dioxide is etched with buffered hydrofluoric acid, the blocking mask 28 being removed at the same time.
  • the third masking layer 12 made of silicon oxynitride is etched with hot phosphoric acid.
  • the first additional layer 10 of silicon dioxide is etched off with buffered hydrofluoric acid.
  • the second masking layer 14 made of silicon dioxide serves as a mask.
  • the third masking layer 12 made of silicon oxynitride acts as a mask.
  • the first additional layer 10 made of silicon dioxide serves as an intermediate layer between the third masking layer 12 made of silicon oxynitride and the substrate made of pure silicon.
  • Silicon oxynitride has the property of producing higher impurity densities than silicon dioxide. However, this is not critical with regard to the usability of the method according to the invention. When the isolation zones are formed from silicon dioxide, dislocations occur in the silicon near the layer of silicon oxynitride, which can reduce the yield.
  • the first additional layer of silicon dioxide or another dielectric is applied in a thickness of at least 25 nm, by means of which a mechanical stress is generated in the silicon below the layer of silicon oxynitride.
  • the dielectric isolation zone 30 is now formed, which is shown in FIG. 1F.
  • This insulation zone 30 preferably consists of silicon dioxide, which can be thermally grown from the silicon layer 7. This is a common procedure.
  • This isolation zone 30 is preferably produced by first removing part of the silicon by plasma etching in the region of the window 20 '. The resulting depression is then filled with silicon dioxide during an oxidation process.
  • a barrier insulation can also be provided.
  • an insulation zone P + -doped in the exemplary embodiment under consideration is provided instead of the dielectric insulation zone 30. This can be made by diffusion or ion implantation.
  • the zone produced in the process step described above can also have a function other than the function of the insulation.
  • it can be a zone that forms a resistor, a Schottky diode, or any other semiconductor zone.
  • the feature which is essential for the method according to the invention is to produce the zone in a self-aligning manner, taking into account the further zones to be produced in subsequent method steps.
  • a second blocking mask 32 made of photoresist is applied, suitably exposed and developed, so that only the window 21 remains uncovered.
  • the corresponding structure is shown in Fig. 1F.
  • the second blocking mask 32 is, in turn, as in the case of the first blocking mask 28, conventional photoresist material, by means of which all areas are protected with the exception of those in which windows for the epitaxial layer 7 are to be exposed.
  • a window 21 ' is opened in the area of the window 21 up to the epitaxial layer 7.
  • the process used corresponds to the etching process already described in connection with window 20 '.
  • the second blocking mask is completely removed.
  • An N + -doped contact zone 36 is introduced into the epitaxial layer 7 through the window 21 '. This zone can be used either as a connecting zone to the sub-collector or as a contact zone to the epitaxial layer 7. The zone is created by diffusion or ion implantation.
  • a thin oxide layer 38 is then applied, which protects the contact zone 36 against contamination when the next, third blocking mask 34 is applied. Depending on the respective process parameters, this layer 38 is not necessary in every case.
  • the third blocking mask 34 is applied in FIG. 1G. Like the first and the second blocking mask, this third blocking mask 34 has the task of covering the regions of the masking layers which are not to be etched off as far as the epitaxial layer 7. In the exemplary embodiment under consideration, only the area of the window 22 is not covered by the third blocking mask 34. The base and emitter zone of the bipolar transistor are to be realized in the region of this window. Using the etching techniques already specified, the window 22 ′ is etched up to the surface of the epitaxial layer 7. A P + -doped zone 40 is then introduced into the epitaxial layer 7. This zone forms the base zone of the transistor.
  • an emitter zone 42 is formed in the base zone 40 in a conventional manner.
  • the method according to the invention is described using the example of the production of an NPN transistor, of course a PNP transistor could of course be produced in the same way if substrate 2 and epitaxial layer 7 of the opposite conductivity type are selected.
  • the method according to the invention can be used quite generally in the production of a wide variety of integrated components.
  • the specified sequence of steps is as described by FIGS. 1 A to 11 is marked, not to be observed in every case.
  • zone 36 can also be formed after zone 40.
  • the structure shown in section in FIG. 11 is shown in plan view in FIG. 2.
  • the dimensions critical in the manufacturing process, which are automatically aligned in the method according to the invention, are designated D1, D2, D2 ', D3 and D3'.
  • the dimensions D2, D2 'and D3, D3' can have the same or different values, depending on the design parameters.
  • the distance D1 between the contact zone 36 and the base zone 40 can typically be selected between 1 and 4 ⁇ m.
  • the distance D2 (or D2 ') between the contact zone 36 and the isolation zone 30 is between 1 to 2.5 ⁇ m.
  • the distance D3 (or D3 ') between the base zone 40 and the isolation zone 30 is, for example, 1 to 2.5 ⁇ m.
  • CMOSFET'S complementary metal oxide semiconductor field effect transistors
  • An N-doped zone 103 is introduced into the P-doped substrate 102 shown in FIG. 3A.
  • the first additional layer 110 made of silicon dioxide
  • the masking layer 112 consists of silicon oxynitride
  • the second masking layer 114 consists of silicon dioxide
  • the first masking layer 116 consists of silicon nitride
  • the second additional layer 118 consists of silicon dioxide.
  • the layers can advantageously be applied again using the techniques already mentioned.
  • the N - doped region 103 is used to fabricate a P channel FET.
  • the adjacent region of the P-doped substrate 102 is then provided for an N-channel FET. Thousands of such elements can be formed in a semiconductor chip.
  • the isolation zones in the form of diffused zones or dielectric zones ensure the mutual isolation of the field effect transistors.
  • Windows are again etched into the second additional layer 118 and into the first masking layer 116 using a dimensioning mask.
  • the windows are provided with the reference numbers 120 to 125.
  • the areas in zone 103 below windows 120 and 121 are an N5-doped contact zone for the source and drain of the P-channel FET.
  • An isolation zone is provided in the area below the window 123.
  • the areas below windows 124 and 125 provide the source and drain of the P-channel FET.
  • the area under window 122 houses an N + -doped contact zone.
  • An isolation zone is provided in the area below the window 123.
  • the areas below windows 124 and 125 house the source and drain of an N-channel FET.
  • the mask used to produce the windows 120 to 125 corresponds to the dimensioning mask 19 in FIG. 1 B. A new representation has therefore been omitted.
  • the window 123 ' is now opened up to the substrate 102 in an area in which the zone 103 ends.
  • a first blocking mask 128 is used, which is indicated by a dashed line.
  • the window 123 ' is manufactured in the same manner as described in connection with the manufacture of a bipolar transistor.
  • the second masking layer 114 of silicon dioxide is, in turn, etched with buffered hydrofluoric acid, the first mask layer 112 made of silicon oxynitride with hot phosphoric acid and the first additional layer of silicon dioxide 110 g with e-buffered hydrofluoric acid.
  • the third masking layer 112 is etched, the second masking layer 114 acts as a mask.
  • the third masking layer 112 acts as a mask.
  • isolation zones 126 and 127 are produced, as shown in FIG. 3D.
  • the isolation zone 126 is a PI-doped zone which acts as a channel blocking zone below the dielectric isolation zone 127.
  • the dielectric isolation zone 127 can again be produced in the manner already described in connection with the dielectric isolation zone 30.
  • the P + doped isolation region 126 can be fabricated by ion implantation or diffusion prior to the formation of the region 127. Such zones and the techniques used to manufacture them are well known to those skilled in the art. Of course, other isolation zone arrangements can also be produced using the method according to the invention.
  • a second blocking mask 132 is applied, exposed and developed, so that only the regions of the windows 120 and 121 remain uncovered.
  • Windows 120 'and 121' are opened in the same way as window 123 '.
  • the P + -doped zones 135 and 136 are then introduced by diffusion or ion implantation. These zones form the source and drain of the P-channel FET (Fig. 3C).
  • zones 140, 141 and 142 Like the introduction of zones 140, 141 and 142 (FIG. 3D), the process sequence according to the invention is completed. These zones are introduced with the aid of a third blocking mask 134 which, with the exception of windows 122, 124 and 125, covers the entire surface of the substrate. The windows 122 ', 124' and 125 'are then exposed and the N + -doped zones 142, 140 and 141 are introduced in their area. Zones 140 and 141 form the source and drain of the N-channel FET. Zone 142 forms a contact zone via which a suitable bias voltage can be applied to N-doped zone 103.
  • the overall arrangement is finally completed by removing the masking layers in the region of the channel zones of the FETs and replacing them with a thin oxide layer forming the gate insulation. Finally, the necessary contacts and the gate electrode (not shown) are applied. In a modification, the first additional layer 110 can also be used.

Description

  • Die Erfindung bezieht sich auf ein Verfahren zum Herstellen von integrierten Halbleiteranordnungen gemäß dem ersten Teil des Anspruchs
  • Ein grundsätzlicher, kritischer Faktor bei der Auslegung von integrierten Halbleiteranordnungen, die auf einem Halbleiterchip unterzubringen sind, ist die Verlustleistung. Durch die auftretende Verlustleistung wird die Zahl der Bauelemente oder Schaltungen die auf einem Halbleiterchip gegebener Größe unterzubringen ist, und die Operationsgeschwindigkeit der Schaltungen begrenzt. Ganz allgemein kann man feststellen, daß die auftretende Verlustleistung mit der Geschwindigkeit der Schaltungen ansteigt. Außerdem ist die auftretende Verlustleistung eine direkte Funktion der Anzahl der auf einem Halbleiterchip angeordneten Bauelemente bzw. Schaltungen.
  • Eine längst bekannte Lösung des sich aus diesem Sachverhalt ergebenden Problems besteht in der Verminderung der Größe, insbesondere der flächenmäßigen Ausdehnung der einzelnen Elemente. Dadurch lassen sich auf einem Halbleiterchip bestimmter Größe mehr Bauelemente integrieren und die auftretenden parasitären Kapazitäten vermindern. Der Betrieb erfolgt bei höheren Impedanzwerten für eine vorgegebene Operationsgeschwindigkeit, was zu einer Erniedrigung der Verlustleistung führt. Das Problem der Verlustleistung ist besonders bei in Planartechnik hergestellten, vertikalen Bipolartransistoren von Bedeutung. Dieses Problem ist aber auch bei der Verwirklichung von lateralen Bipolartransistoren und bei Feldeffekttransistoren nicht zu vernachlässigen.
  • Insbesondere bei vertikalen Bipolartransistoren sind die Basiszone, die Kollektor-Kontaktierungszone und die erforderlichen lsolationszonen genau aufeinander auszurichten, wenn geringe Abmessungen des Bauelementes erzielt werden sollen. Diese Ausrichtung erweist sich als außerordentlich schwierig, da diese einzelnen Zonen in getrennten Prozeßschritten herzustellen sind. Die Definition jeder dieser Zonen erfordert einen separaten Maskierungsprozeß, an den jeweils anschließend durch Diffusion, lonenimplantation, dielektrische Isolation oder durch Kombinationen dieser Prozesse die entsprechende Zone gebildet werden. Der konventionelle Maskierungsprozeß umfaßt die Beschichtung der Oberfläche des Halbleiterkörpers mit einer dielektrischen Schicht, auf der sich wiederum eine Photolackschicht befindet. Die Photolackschicht wird mit Hilfe einer Belichtungsmaske geeignet belichtet und entwickelt, so daß ein Maskenmuster entsprechend dem zu erzeugenden Zonenmuster entsteht. Mit Hilfe dieser Maske als Ätzmaske wird ein entsprechendes Muster in die dielektrische Schicht geätzt. Abschließend erfolgt das Einbringen der zu bildenden Zonen.
  • Durch die notwendigerweise vorzusehenden Ausrichtungstoleranzen der einzelnen aufeinanderfolgenden Masken ist es bedingt, daß die Ausdehnungen der Zonen selbst und ihre gegenseitigen Abstände bestimmte Mindestmaße nicht unterschreiten können.
  • Jede Maske muß exakt in bezug auf das Muster einer vorhergehenden Maske ausgerichtet werden. Da eine vollkommene Ausrichtung nicht erzielbar ist, müssen bestimmte Toleranzen zugelassen werden. Das bedeutet aber, daß Zonen bzw. Bauelemente entstehen, deren Abmessungen und gegenseitige Abstände größer sind als es die angestrebten Schaltungsparameter erfordern würden.
  • Entsprechende Probleme treten ebenso bei komplexen Schaltungen mit lateralen Bipolartransistoren, komplementären Feldeffekttransistoren und anderen Bauelementen auf.
  • Es ist bereits bekannt geworden, daß das Erfordernis einer vollkommenen Maskenausrichtung in jedem Maskierungsprozeß durch Anwendung einer auf Selbstausrichtung basierenden Maskierungstechnik zu umgehen. Entsprechende Techniken sind in den US-Patentschriften 3 928 082, 3 948 694, 3 967 981 und 3 900 352 beschrieben.
  • Ein Verfahren gemäß dem ersten Teil des Anspruchs 1 ist aus der US-A 3 771 218 bekannt.
  • Aus der FR-A 2 192 382 ist es bekannt, daß ein einer ersten Teilmenge entsprechendes Zonenmuster Isolationszonen und das einer zweiten und dritten Teilmenge entsprechende Zonenmuster dotierte Halbleiterzonen umfaßt.
  • Die Anwendung dieser bekannten Verfahren offenbart gewisse Beschränkungen, derart, daß die Herstellung einer oder mehrerer Halbleiterzonen die Anwendung der maskierten Ionenimplantation erforderlich macht, oder daß die Anzahl der selbstausrichtend herstellbaren Halbleiterzonen begrenzt ist. Beispielsweise ist es nicht möglich, eine dielektrische Isolationszone selbstausrichtend in bezug auf Basis- und Kollektor-Kontaktzonen eines Bipolartransistors oder in bezug auf Sourcezone, Drainzone und Substraktkontakt eines Feldeffekttransistors herzustellen.
  • Die bekannten Verfahren lösen auch nicht vollkommen das Problem, das als Unterätzen einer Maskierungsschicht bekannt ist, die während eines Ätzprozesses unterhalb einer anderen Maskierungsschicht angeordnet ist. Der unterätzte Bereich vergrößert die effektive Fläche des Maskenfensters und kann zu Überlappungen von Zonen führen, die einen Abstand voneinander aufweisen müssen.
  • Hier will die Erfindung Abhilfe schaffen. Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, ein selbstausrichtendes Maskierungsverfahren anzugeben, durch das die Herstellung von integrierten Halbleiteranordnungen erhöhter Dichte ermöglicht und gleichzeitig das Problem der Unterätzung von Maskierungsschichten vermieden wird.
  • Die durch Erfindung erreichten Vorteile sind im wesentlichen darin zu sehen, daß durch Anwendung konventioneller photolithographischer Prozesse in Verbindung mit Sperrmasken, die keine kritische Ausrichtung erforderlich machen, mehr als zwei unterschiedliche Zonen in einem Halbleiterkörper selbstausrichtend herstellbar sind.
  • Die Erfindung wird im folgenden anhand der Zeichnung mäher erläutert.
  • Es zeigen:
    • Fign. 1 A Schnittansichten einer Struktur mit einem
    • bis 11 Bipolartransistor in aufeinanderfolgenden Stufen der erfindungsgemäßen Herstellungsverfahrens,
    • Fig. 2 eine Draufsicht der Transistorstruktur in der Verfahrensstufe gemäß Fig. 11 und
    • Fign. 3A Schnittansichten eines CMOSFET-Struktur in auf bis 3E einanderfolgenden Stufen des erfindungsgemäßen Herstellungsverfahren.
  • Wie in Fig. 1A gezeigt, wird ein P-dotiertes Substrat aus Silicium verwendet, um einen von weiteren, nicht dargestellten Elementen auf demselben Halbleiterchip durch dielektrische Isolation isolierten NPN-Transistor herzustellen. Selbstverständlich eignet sich das erfindungsgemäße Verfahren auch zur Herstellung von Bipolartransistoren entgegengesetzten Leitfähigkeitstyps und anderen Halbleiterbauelementen wie beispielsweise Feldeffekt-Transistoren.
  • Auf das P--dotierte Substrat 2 ein eine N--dotierte Epitaxieschicht 7 aufgebracht. Entsprechend der üblichen Technik ist ein N+-dotierter Subkollektor 6 und eine P+-dotierte Sperrschicht-Isolationszone 4 vorgesehen. Diese standardmäßigen vergrabenen Zonen stehen in keinem unmittelbaren Zusammenhang mit der erfindungsgemäßen Verfahren.
  • Aus Fig. 1 B ist zu ersehen, daß drei unterschiedliche Maskierungsschichten auf die Epitaxieschicht 7 aufgebracht sind. Mit Hilfe dieser Maskierungsschichten werden die im betrachteten Beispiel herzustellenden Zonen in die Epitaxieschicht eingebracht. Im betrachteten Beispiel sind in Wirklichkeit fünf getrennte Schichten auf der Epitaxieschicht vorhanden, nämlich eine erste Zusatzschicht 10, eine erste, zweite und dritte Maskierungsschicht 16, 14, 12 und eine zweite Zusatzschicht 18. Wie im folgenden noch beschrieben wird, bilden jedoch die erste Zusatzschicht 10 und die dritte Maskierungsschicht 12 eine zusammengesetzte Maskierungsschicht und die zweite Zusatzschicht 18 ist im Rahmen des erfindungsgemäßen Verfahrens nicht unbedingt erforderlich, jedoch vorteilhaft.
  • Auf die Oberfläche der zweiten Zusatzschicht 18 ist eine Bemessungsmaske 19 aufgebracht, die ein die Gesamtmenge der in der Epitaxieschicht 7 zu bildenden Zonen definierendes Muster enthält. Die Bemessungsmaske 19 besteht vorzugsweise aus einem Photolack, der in konventioneller Weise belichtet und entwickelt wird.
  • Beim hier beispielweise betrachteten, bevorzugten Ausführungsbeispiel sind die Maskierungsschichten zusammengesetzt aus einer ersten Zusatzschicht 10 aus Siliciumdioxid, einer dritten Maskierungsschicht 12 aus Siliciumoxynitrid, einer zweiten Maskierungsschicht 14 aus Siliciumdioxid, einer ersten Maskierungsschicht 16 aus Siliciumnitrid und eine zweiten Zusatzschicht 18 aus Siliciumdioxid. Jede dieser Schichten ist mittels bekannter Verfahren aufgebracht, die selbst nicht Teil der Erfindung sind.
  • Die erste Zusatzschicht 10 aus Siliciumdioxid wird in vorteilhafter Weise thermisch in einer Dicke von 25 bis 100 nm aus der Epitaxieschicht 7 aufgewachsen. Das Aufbringen der dritten Maskierungsschicht 12 aus Siliciumoxynitrid erfolgt vorzugsweise durch ein chemisches Aufdampfverfahren, wie es beispielsweise in "J. Electrochemical Society", Vol. 124, Nr. 4, April 1977, auf den Seiten 599 bis 606 von Gaind et al unter dem Titel "Oxynitride Deposition Kinetics in a SiH-COZ-NH3 HZ System" beschrieben ist. Die Dicke der dritten Maskierungsschicht 12 liegt in der Größenordnung von 50 bis 100 nm.
  • Auch die Schichten 14 und 18 aus Siliciumdioxid werden vorzugsweise in einem chemischen Ausdampfprozeß aufgebracht und weisen eine Dicke von etwa 50 und 100 bis 200 nm auf. Die erste Maskierungsschicht 16 aus Siliciumnitrid wird vorzugsweise ebenfalls in einem chemischen Aufdampfprozeß in einer Dicke von 50 bis 100 nm aufgebracht.
  • Im Rahmen der Herstellung von Bipolartransistoren wählt man vorzugsweise für die Schichten 10, 14 und 18 Dicken von 25, 50 und 100 nm. Um das Unterätzen einer oberen Schicht zu verhindern, wenn die untere Schicht im Bereich eines Maskenfensters in der oberen Schicht geätzt wird, wählt man im allgemeinen die Dicken der Schichten im Verhältnis von 1:2:4.
  • Selbstverständlich ist das erfindungsgemäße Verfahren nicht auf die angebenen Materialien und Beschichtungstechniken begrenzt. Für das erfindungsgemäße Verfahren ist ausschlaggebend, daß drei Maskierungsschichten verwendet werden, die unabhängig voneinander ätzbar sind. Damit ist gemeint, daß ein bestimmtes Ätzmittel, das das Material der einen Schicht angreift, nicht oder nur mit einer geringeren Ätzrate die Materialien der beiden anderen Schichten angreift.
  • Beim beispiels weise betrachteten Ausführungsbeispiel werden als Materialien für die drei unabhängig voneinander ätzbaren Maskierungsschichten 12, 14 und 16 Siliciumoxynitrid, Siliciumdioxid' und Siliciumnitrid gewählt. Beispielsweise greift heiße Phosphorsäure Siliciumnitrid aber kaum Siliciumdioxid an. Diese Säure ätzt auch Siliciumoxynitrid ungefähr 2, 5 mal schneller als Siliciumnitrid. Gepufferte Fluorwasserstoffsäure ätzt Siliciumdioxid, greift aber kaum Siliciumnitrid oder Siliciumoxynitrid an.
  • Die verschiedenen Ätzchritte können auch in Form von Plasmaätzen durchgeführt werden. Durch Plasmaätzen wird Siliciumoxynitrid zwei bis dreimal schneller geätzt als Siliciumnitrid. Chemisch aufgedampftes Siliciumdioxid wird bis sechts bis zehnmal langsamer geätzt als Siliciumnitrid. Bei anisotropem Plasmaätzen kann die Siliciumoxynitridschicht 12 durch eine Schicht aus Siliciumnitrid ersetzt werden. In diesem Fall sollte die Schicht 16 aus Siliciumnitrid mindestens doppelt so dick wie die siliciumoxynitridschicht 12 sein.
  • Es sind auch andere Materialien für die Maskierungsschichten einsetzbar. Beispielsweise kann Chrom oder Aluminium anstelle von Siliciumnitrid und Molybdän anstelle von Siliciumoxynitrid verwendet werden. Wird eine dielektrische Oxydationstechnik in Form von eingelassenen lsolationszonen verwendet, so kann Siliciumnitrid oder Siliciumoxynitrid durch polykristallines Silicium ersetzt werden, das mit Pyrokatechol selektiv ätzbar ist.
  • Im Verfahrensschritt gemäß Fig. 1 C werden Fenster 20, 21 und 22 unter Verwendung der Bemessungsmaske 19 in die freiliegenden Bereiche der ersten Maskierungsschicht 16 und der zweiten Zusatzschicht 18 geätzt. Dabei wird zunächst die aus Siliciumdoxid bestehende zweite Zusatzchicht 18 mit gepufferter Flußsäure geätzt, die zwar Siliciumdoxid angreift, aber in bezug auf Siliciumnitrid oder Photolack wirkungslos bleibt. Nach dem Freilegen der Fenster in der zweiten Zusatzschicht 18 wird diese Schicht als Maske zum Ätzen der entsprechenden Öffnungen 20, 21 und 22 in der ersten Maskierungsschicht 16 aus Siliciumnitrid verwendet. Die einzige Aufgabe der zweiten Zusatzschicht 18 besteht also in der Maskierung der ersten Maskierungsschicht 16, da Atzmittel, wie beispielsweise heiße Phosphorsäure, neben Siliciumnitrid auch konventionelle Photolacke angreifen. Anstelle chemisch aufgedampfter zweiter Zusatzsschichten 18 sind auch solche verwendbar, die Sputtern aufgebracht werden. Die zweite Zusatzschicht 18 kann auch völlig entfallen, wenn der normale Ätzprozeß durch Plasmaätzen ersetzt wird. Das Plasmätzen, auch reaktives lonenätzen genannt, ist dem Fachmann hinreichend geläufig. Geeignete Mittel zum Ätzen von beispielsweise Siliciumnitrid sind im Handel erhältlich Beim betrachteten Ausführungsbeispiel soll der Bereich des Substrats 7 unterhalb des Fensters 20 in eine dielektrische Isolationszone umgewandelt werden. Der Bereich unterhalb des Fensters 21 soll als Kontaktierungszone zum Subkollektor 6 ausgebildet werden. Der Bereich unterhalb des Fensters 22 wird als Basiszone des Bipolartransistors ausgebildet. Diese genannten drei Zonen sind erfindungsgemäß automatisch aufeinander ausgerichtet.
  • Eine Sperrmaske 28 deckt, wie in Fig. 1 D dargestellt, die Bereiche der Fenster 21 und 22 ab, jedoch nicht den Bereich des Fensters 20. Die Öffnungen in der Sperrmaske 28 für das Fenster 20 erfordern keinen kritischen Ausrichtprozeß, da die erste Maskierungsschicht 16 aus Siliciumnitrid eine Ausweitung des Fensters 20 in lateraler Richtung verhindert. Das heißt also, die Ränder der Öffnungen in der Sperrmaske 28 aus Photolack müssen nicht exakt auf die Ränder der Schichten 16 und 18 im Bereich der Fenster 20 ausgerichtet sein.
  • Wie in Fig. 1 E dargestellt, wird nun das Fenster 20' bis zur Epitaxieschicht 7 geöffnet. Dabei wird die zweite Maskierungsschicht 14 aus Siliciumdioxid mit gepufferter Flußsäure geätzt, wobei gleichzeitig die Sperrmaske 28 entfernt wird. Das Ätzen der dritten Maskierungsschicht 12 aus Siliciumoxynitrid erfolgt mit heißer Phosphorsäure. Schließlich wird die erste Zusatzschicht 10 aus Siliciumdioxid mit gepufferter Flußsäure abgeätzt.
  • Beim Ätzen der dritten Maskierungsschicht 12 aus Siliciumoxynitrid dient die zweite Maskierungsschicht 14 aus Siliciumdioxid als Maske. Beim Ätzen der ersten Zusatzschicht 10 aus Siliciumdioxid wirkt die dritte Maskierungsschicht 12 aus Siliciumoxynitrid als Maske. Die erste Zusatzschicht 10 aus Silicumdioxid dient als Zwischenschicht zwischen der dritten Maskierungsschicht 12 aus Siliciumoxynitrid und dem Substrat aus reinem Silicium. Siliciumoxynitrid hat die Eigenschaft, höhere Störstellendichten als Siliciumdioxid zu erzeugen. Dies ist jedoch im Hinblick auf die Brauchbarkeit des erfindungemäßen Verfahrens unkritisch. Bei der Bildung der Isolationszonen aus Siliciumdioxid entstehen im Silicium in der Nähe der Schicht aus Siliciumoxynitrid Versetzungen, die die Ausbeute vermindern können. Um das zu vermeiden, wird die erste Zusatzschicht aus Siliciumdioxid oder aus einem anderen Dielektrikum in einer Dicke von mindestens 25 nm aufgebracht, durch die im Silicium unterhalb der Schicht aus Siliciumoxynitrid eine mechanische Spannung erzeugt wird. Nach der Freilegung des Fensters 20' wird nun die dielektrische Isolationszone 30 gebildet, was in Fig. 1 F dargestellt wird. Diese Isolationszone 30 besteht vorzugsweise aus Siliciumdioxid, das thermisch aus der Siliciumschicht, 7 gewachsen werden kann. Dabei handelt es sich um ein gängiges Verfahren. Vorzugsweise wird diese Isolationszone 30 dadurch erzeugt, daß zunächst durch Plasmätzen in Bereich des Fensters 20' ein Teil des Siliciums entfernt. Die dabei entstehende Vertiefung wird anschließend während eines Oxidationsprozesses mit Siliciumdioxid aufgefüllt.
  • Anstelle der dielektrischen Isolation kann, auch eine Sperrschichtisolation vorgesehen werden. In diesem Falle wird anstelle der dielektrischen Isolationszone 30 eine im betrachteten Ausführungsbeispiel P+-dotierte Isolationszone vorgesehen. Diese kann durch Diffusion oder lonenimplantation hergestellt werden.
  • An dieser Stelle ist darauf hinzuweisen, daß die in der vorstehend beschriebenen Verfahrensstufe hergestellte Zone auch eine andere Funktion als die Funktion der Isolation haben kann. Beispielweise kann es sich um eine Zone handeln, die einen Widerstand, eine Schottky-Diode oder irgendeine andere Halbleiterzone bildet.
  • Es ist außerdem in allen Fällen erforderlich, die Fenster bis zur Oberfläche des Siliciumsubstrats zu öffnen. Beispielsweise ist es bei lonenimplantationsprozessen vorteilhaft, die Implantation durch eine dünne lsolationsschicht hindurch vorzunehmen. Man kann also entweder die Schichten 10 oder 12 oder auch beide Schichten im Bereich der Fenster belassen und durch sie hindurch eine Implantation von Ionen in die Epitaxieschicht 7 vornehmen. Das für das erfindungsgemäße Verfahren wesentliche Merkmal steht darin, die Zone mit Rücksicht auf die in nachfolgenden Verfahrensschritten herzustellenden weiteren Zonen selbstausrichtend herzustellen.
  • Nach der Bildung der Isolationszone 30 wird eine zweite Sperrmaske 32 aus Photolack aufgebracht, geeignet belichtet und entwickelt, so daß lediglich das Fenster 21 unbedeckt bleibt. Die entsprechende Struktur ist in Fig. 1 F dargestellt. Bei der zweiten Sperrmaske 32 handelt es sich also wiederum, wie im Falle der ersten Sperrmaske 28, um konventionelles Photolackmaterial, durch das sämtliche Bereiche geschützt werden mit Ausnahme der, in denen Fenster zur Epitaxieschicht 7 freigelegt werden sollen.
  • Im nächsten Verfahrensschritt (Fig. 1G) wird ein Fenster 21' im Bereich des Fensters 21 bis zur Epitaxieschicht 7 geöffnet. Der angewandte Prozeß entspricht dem bereits im Zusammenhang mit Fenster 20' beschriebenen Ätzprozeß. Während des Abätzens des freiliegenden Bereiches der zweiten Maskierungsschicht 14 aus Siliciumdioxid oder auch nach dem Ätzen wird die zweite Sperrmaske vollkommen entfernt. Durch das Fenster 21' wird eine N+-dotierte Kontaktzone 36 in die Epitaxieschicht 7 eingebracht, diese Zone kann entweder als Verbindungszone zum Subkollektor oder als Kontaktzone zur Epitaxieschicht 7 verwendet werden. Die Zone wird durch Diffusion oder Ionenimplantation hergestellt. Anschließend wird eine dünne Oxidschicht 38 aufgebracht, die die Kontaktzone 36 beim Aufbringen der nächsten, dritten Sperrmaske 34 vor Veruneinigungen geschützt. Abhängig von den jeweiligen Prozeßparametern ist diese Schicht 38 nicht in jedem Falle erforderlich. Die dritte Sperrmaske 34 ist in Fig. 1G aufgebracht. Wie die erste und die zweite Sperrmaske hat diese dritte Sperrmaske 34 die Aufgabe, die Bereiche der Maskierungsschichten abzudecken, die nicht bis zur Epitaxiechicht 7 abgeätzt werden sollen. Im betrachteten Ausführungsbeispiel wird durch die dritte Sperrmaske 34 lediglich der Bereich des Fensters 22 nicht abgedeckt. Im Bereich dieses Fensters sollen Basis- und Emitterzone des Bipolartransistors verwirklicht werden. Unter Anwendung der bereits angegebenen Ätztechniken wird das Fenster 22' bis zur Oberfläche der Epitaxieschicht 7 geätzt. Anschließend wird eine P+-dotierte Zone 40 in die Epitaxieschicht 7 eingebracht. Diese Zone bildet die Basiszone des Transistors.
  • In der Struktur gemäß Fig. 1 H sind sämtliche erfindungsgemäßen Verfahrensschritte durchgeführt.
  • In der Struktur gemäß Fig. 1 ist auf konventionelle Weise in der Basiszone 40 eine Emitterzone 42 gebildet.
  • Das erfindungsgemäße Verfahren ist am Beispiel der Herstellung eines NPN-Transistors beschrieben, in gleicher Weise könnte natürlich ein PNP-Transistor erzeugt werden, wenn Substrat 2 und Epitaxieschicht 7 vom entgegengesetzten Leitungstyp gewählt werden. Das erfindungsgemäße ver- .fahren läßt sich ganz allgemein bei der Herstellung verschiedenster integrierter Komponenten anwenden. Außerdem ist die angegebene Schrittfolge, wie sie durch die Fign. 1 A bis 11 gekennzeichnet ist, nicht in jedem Falle einzuhalten. Beispielsweise kann die Zone 36 auch nach der Zone 40 gebildet werden.
  • Die in Fig. 11 im Schnitt gezeigte Struktur ist in Fig. 2 in Draufsicht dargestellt. Die beim Herstellungsprozeß kritischen Abmessungen, die bei dem erfindungsgemäßen Verfahren automatisch ausgerichtet sind, sind mit D1, D2, D2', D3 und D3' bezeichnet. Die Abmessungen D2, D2' und D3, D3' können gleich oder auch unterschiedliche Werte aufweisen, abhängig von den Auslegungsparametern. Durch Ausnutzung der erfindungsgemäßen automatischen Ausrichtung kann die Entfernung D1 zwischen der Kontaktzone 36 und der Basiszone 40 typisch zwischen 1 bis 4 µm gewählt werden. Die Entfernung D2 (oder D2') zwischen der Kontaktzone 36 und der Isolationszone 30 liegt zwischen 1 bis 2,5 µm. Die Entfernung D3 (oder D3') zwischen der Basiszone 40 und der Isolationszone 30 beträgt beispielsweise 1 bis 2, 5µm. Für den Fachmann ist es offensichtlich, daß in der bekannten, üblichen Technik derartig günstige Werte nicht zu erreichen sind. Es lassen sich jedoch noch noch kleinere Abstände realisieren. Die Werte für D3/D3' ergeben sich daraus, daß zwischen der Basiszone 40 und der Isolationszone 30 ein gewisser Abstand erwünscht ist. Es sind jedoch auch Strukturen von Bedeutung, bei denen die Basiszone direkt an die dielektrische Isolationszone anschließt. Auch in diesem Fall ist das erfindungsgemäße verfahren anwendbar, wobei die Ausrichtung der Basiszone 40 im bezug auf die isolationszone 30 völlig unkritisch Beim erfindungsgemäßen Verfahren kann insbesondere die Elektronenstrahl-Lithographie oder das Projektionsdrucken angewandt werden, wobei die oben angebenen Entfernungen bis auf 0,6 µm reduzierbar sind. Ausschlaggebend ist, daß mit Hilfe des erfindungsgemäßen Verfahrens integrierte Anordnungen mit extrem hoher Dichte verwirklichbar sind, da mit hoher Ausbeute extrem kleine Strukturen herstellbar sind.
  • Anhand der Fign. 3A bis 3E ist das erfindungsgemäße Verfahren in Verbindung mit der Herstellung komplementärer Metall-Oxid-Halbleiter-Feldeffekttransistoren (CMOSFET'S) beschrieben. In das in Fig. 3A gezeigte P--dotierte Substrat 102 ist eine N--dotierte Zone 103 eingebracht. Auf die Oberfläche des Substrats sind fünf mit dem Bezugszeichen 110, 112, 114, 116 und 118 bezeichnete Schichten aufgebracht. Diese Schichten entsprechen exakt den Schichten 10, 12, 14, 16 und 18 in den Fign. 1 A bis 1 H. Das bedeutet also, daß die erste Zusatzschicht 110 aus Siliciumdioxide, die dritte Maskierungsschicht 112 aus Siliciumoxynitrid, die zweite Maskierungsschicht 114 aus Siliciumdioxid, die erste Maskierungsschicht 116 aus Siliciumnitrid und die zweite Zusatzschicht 118 aus Siliciumdioxid besteht. Das Aufbringen der Schichten kann vorteilhafter Weise wieder unter Anwendung der bereits genannten Techniken erfolgen. Wie bekannt, wird die N--dotierte Zone 103 verwendet, um einen P Kanal-FET herzustellen. Der benachbarte Bereich des P--dotierten Substrates 102 ist dann für einen N-Kanal-FET vorgesehen. In einem Halbleiterchip lassen sich tausende solcher Elemente bilden. Die Isolationszonen in Form von diffundierten Zonen oder von dielektrischen Zonen besorgen die gegenseitige Isolation der Feldeffekttransistoren.
  • In die zweite Zusatzschicht 118 und in die erste Maskierungsschicht 116 werden wiederum unter Verwendung einer Bemessungsmaske Fenster geätzt. Die Fenster sind mit den Bezugszeichen 120 bis 125 versehen. Die Bereiche in der Zone 103 unterhalb der Fenster 120 und 121 sind für die Source und Drain des P-Kanal-FETs eine N5-dotierte Kontaktzone auf. Im Bereich unterhalb des Fensters 123 ist eine Isolationszone vorgesehen. Die Bereiche unterhalb der Fenster 124 und 125 nehmen Source und Drain des P-Kanal-FETs vorgesehen. Der Bereich unter dem Fenster 122 nimmt eine N+-dotierte Kontaktzone auf. Im Bereich unterhalb des Fensters 123 ist eine Isolationszone vorgesehen. Die Bereiche unterhalb der Fenster 124 und 125 nehmen Source und Drain eines N-Kanal-FETs auf. Die zur Herstellung der Fenster 120 bis 125 verwendete Maske entspricht der Bemessungsmaske 19 in Fig. 1 B. Auf eine erneute Darstellung wurde deshalb verzichtet.
  • Wie aus der Fig. 38 zu ersehen, wird das Fenster 123' nun bis zum Substrat 102 in einem Bereich geöffnet, in dem die Zone 103 endet. Dazu wird eine erste Sperrmaske 128 verwendet, die durch eine gestrichelte Linie angedeutet ist. Das Fenster 123' wird in derselben Weise hergestellt, wie es in Verbindung mit der Herstellung eines Bipolartransistors beschrieben ist. Die zweite Maskierungsschicht 114 aus Siliciumdioxid wird mit gepufferter Flußsäure, die erste Maskierungsschicht 112 aus Siliciumoxynitrid mit heißer Phosphorsäure und die erste Zusatzschicht 110 aus Siliciumdioxid wiederum mit gepufferter Flußsäure geätzt. Beim Atzen der dritten Maskierungsschicht 112 wirkt die zweite Maskierungsschicht 114 als Maske. Beim Ätzen der ersten Zusatzschicht 110 wirkt die dritte Maskierungsschicht 112 als Maske.
  • Nach der Herstellung des Fenster 123' werden, wie in Fig. 3D dargestellt, Isolationszonen 126 und 127 erzeugt. Die Isolationszone 126 ist eine Pl-dotier-te Zone, die unterhalb der dielektrischen Isolationszone 127 als Kanalsperrzone wirkt. Die dielektrische Isolationszone 127 kann wieder in der bereits in Verbindung mit der dielektrischen Isolationszone 30 beschriebenen Weise hergestellt werden. Die P+-dotierte Isolationszone 126 kann durch Ionenimplantation oder Diffusion vor der Bildung der Zone 127 hergestellt werden. Derartige Zonen und die zur Herstellung angewandten Techniken sind dem Fachmann hinreichend bekannt. Selbstverständlich sind auch andere Isolationszonenanordnungen mit Hilfe des erfindungsgemäßen Verfahrens herstellbar.
  • Nach der Herstellung der Isolationszone 127 wird eine zweite Sperrmaske 132 aufgebracht, belichtet und entwickelt, so daß lediglich die Bereiche der Fenster 120 und 121 unbedeckt bleiben. Die Fenster 120' und 121' werden in gleicher Weise wie das Fenster 123' geöffnet. Anschließend werden die P+-dotierten Zonen 135 und 136 durch Diffusion oder lonenimplantation eingebracht. Diese Zonen bilden Source und Drain des P-Kanal-FETs (Fig. 3C).
  • Wie das Einbringen der Zonen 140, 141 und 142 (Fig. 3D) schließt den erfindungsgemäßen Verfahrensablauf ab. Diese Zonen werden mit Hilfe einer dritten Sperrmaske 134 eingebracht, die mit Ausnahme der Fenster 122, 124 und 125 die gesamte Oberfläche des Substrats abdeckt. Es werden dann die Fenster 122', 124' und 125' freigelegt und in ihrem Bereich die N+-dotierten Zonen 142, 140 und 141 eingebracht. Die Zonen 140 und 141 bilden Source und Drain des N-Kanal-FETs. Die Zone 142 bildet eine Kontaktzone, über die eine geeignete Vorspannung an die N--dotierte Zone 103 anlegbar ist.
  • Die Gesamtanordnung wird schließlich dadurch vervollständigt, daß die Maskierungsschichten im Bereich der Kanalzonen der FETs entfernt und durch eine die Gateisolation bildende dünne Oxidschicht ersetzt werden. Schließlich werden die erforderlichen Kontakte und die Gateelektrode (nicht dargestellt) aufgebracht. In einer Abwandlung kann auch die erste Zusatzschicht 110 als.

Claims (12)

1. Verfahren zum Herstellen von integrierten Halbleiteranordnungen, bei dem auf einem Halbleiterkörper (7; 103) übereinanderliegend eine obere, erste Maskierungsschicht (16; 116) und eine unter Maskierungsschicht (14; 114) aufgebracht werden, bei dem in die erste Maskierungsschicht ein der Gesamtmenge von im Halbleiterkörper zu bildenden Zonenteilmengen entsprechendes Gesamtmaskenmuster (20, 21, 22; 120 bis 125) geätzt wird, wobei die untere Maskierungsschicht als Ätzstopp dient, bei dem aufeinanderfolgend die nicht der jeweils in den Halbleiterkörper einzubringenden Zonenteilmenge entsprechenden Öffnungen des Gesamtmaskenmusters in der oberen Maskierungsschicht mit einer entsprechenden Sperrmaske (28, 32, 34) abgedeckt, unter Verwendung der ersten Maskierungsschicht (16; 116) als Ätzmaske nacheinander die der jeweils im Halbleiterkörper zu bildenden Zonenteilmenge entsprechenden Öffnungen der Maskenmuster in die untere Maskierungsschicht (14, 12; 114, 112) geätzt und die Zonenteilmengen in den Halbleiterkörper eingebracht werden, dadurch gekennzeichnet, daß als untere Maskierungsschicht eine zweite (14; 114) und eine dritte Maskierungsschicht (12; 112) auf den Halbleiterkörper (7; 103) aufgebracht werden, daß als erste (16; 116), zweite (14; 114) und dritte Maskierungsschicht (12; 112) voneinander unabhängig ätzbare Schichten verwendet werden und daß mindestens in die zweite Maskierungsschicht (-14; 114) nacheinander einer ersten, zweiten und dritten Teilmenge der zu bildenden Zonenteilmengen entsprechende Maskenmuster geätzt und entsprechende Zonenteilmengen (30, 36, 40; 127, 135, 136, 140, 141, 142) in den Halbleiterkörper eingebracht werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Maskierungsschicht (16; 116) aus siliciumnitrid, die zweite Maskierungsschicht (14; 114) aus Siliciumdioxid und die dritte Maskierungsschicht (12; 112) aus Siliciumoxynitrid besteht.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß zum Ätzen der ersten (16; 116) und dritten Maskierungsschicht (12; 112) heiße Phosphorsäure und daß zum Ätzen der zweiten Maskierungsschicht (14; 114) gepufferte Flußsäure verwendet wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Maskierungsschicht aus polykristallinem Silicium, die zweite Maskierungsschicht aus Siliciumdioxid und die dritte Maskierungsschicht aus Siliciumoxynitrid besteht.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß zum Ätzen der ersten Maskierungsschicht Pyrocatechol, daß zum Ätzen der zweiten Maskierungsschicht gepufferte Flußsäure und daß zum Ätzen der dritten Maskierungsschicht heiße Phosphorsäure verwendet wird.
6. Verfahren nach den Ansprüchen 1, 2 oder 4, dadurch gekennzeichnet, daß das Ätzen der Maskierungsschichten durch reaktives lonenätzen erfolgt.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß zwischen Halbleiterkörper (7; 103) und der dritten Maskierungsschicht (12; 112) zusätzlich eine erste Zusatzschicht (10; 110) aus Siliciumdioxid angeordnet wird, die jeweils vor dem Einbringen des Zonenmusters in den Halbleiterkörper entfernt oder einer Implantation ausgesetzt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß auf die erste Maskierungsschicht (16; 116) eine zweite Zusatzschicht (18; 118) aus Siliciumdioxid aufgebracht wird, in die das Gesamtmaskenmuster geätzt wird und die anschließend als Ätzmaske für die erste Maskierungsschicht (16; 116) dient.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Dicken der zweiten Zusatzschicht (18; 118), der zweiten Maskierungsschicht (14; 114) und der ersten Zusatzschicht (10; 110) im Verhältnis 4:2:1 abgestuft sind.
10. Verfahren nach einem der Ansprüche 1 bis 9 dadurch gekennzeichnet, daß die erste Maskierungsschicht (16; 116) mindestens doppelt so dick wie die dritte Maskierungsschcht (12; 112) gewählt wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die der ersten Teilmenge entsprechende Zonenteilmenge dielektrische Isolationszonen (30; 127) und daß die der zweiten und dritten Teilmenge entsprechende Zonenteilmenge dotierte Halbleiterzonen umfaßt.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die der zweiten Teilmenge entsprechende Zonenteilmenge Source- (135) und Drainzonen (136) eines FETs mit einem Kanal eines ersten Leitungstyps und die der dritten Teilmenge entsprechende Zonenteilmenge Source- (140) und Drainzonen (141) eines FETs mit einem Kanal eines zweiten Leitungstyps umfaßt.
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US814801 1977-07-12

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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2358748A1 (fr) * 1976-07-15 1978-02-10 Radiotechnique Compelec Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede
US4140558A (en) * 1978-03-02 1979-02-20 Bell Telephone Laboratories, Incorporated Isolation of integrated circuits utilizing selective etching and diffusion
US4199380A (en) * 1978-11-13 1980-04-22 Motorola, Inc. Integrated circuit method
US4289574A (en) * 1979-04-30 1981-09-15 Fairchild Camera & Instrument Corp. Process for patterning metal connections on a semiconductor structure by using an aluminum oxide etch resistant layer
US4243435A (en) * 1979-06-22 1981-01-06 International Business Machines Corporation Bipolar transistor fabrication process with an ion implanted emitter
US4333794A (en) * 1981-04-07 1982-06-08 International Business Machines Corporation Omission of thick Si3 N4 layers in ISA schemes
US4385947A (en) * 1981-07-29 1983-05-31 Harris Corporation Method for fabricating CMOS in P substrate with single guard ring using local oxidation
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
US4454646A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
JPS5864044A (ja) * 1981-10-14 1983-04-16 Toshiba Corp 半導体装置の製造方法
US4550489A (en) * 1981-11-23 1985-11-05 International Business Machines Corporation Heterojunction semiconductor
US4460910A (en) * 1981-11-23 1984-07-17 International Business Machines Corporation Heterojunction semiconductor
US4443932A (en) * 1982-01-18 1984-04-24 Motorla, Inc. Self-aligned oxide isolated process and device
US4435898A (en) 1982-03-22 1984-03-13 International Business Machines Corporation Method for making a base etched transistor integrated circuit
JPS59124620A (ja) * 1982-12-30 1984-07-18 Nippon Mektron Ltd 自動メツキ装置
FR2568723B1 (fr) * 1984-08-03 1987-06-05 Commissariat Energie Atomique Circuit integre notamment de type mos et son procede de fabrication
US4574469A (en) * 1984-09-14 1986-03-11 Motorola, Inc. Process for self-aligned buried layer, channel-stop, and isolation
US4583282A (en) * 1984-09-14 1986-04-22 Motorola, Inc. Process for self-aligned buried layer, field guard, and isolation
US4571816A (en) * 1984-12-11 1986-02-25 Rca Corporation Method of making a capacitor with standard self-aligned gate process
US4721682A (en) * 1985-09-25 1988-01-26 Monolithic Memories, Inc. Isolation and substrate connection for a bipolar integrated circuit
US4740827A (en) * 1985-09-30 1988-04-26 Kabushiki Kaisha Toshiba CMOS semiconductor device
US4696097A (en) * 1985-10-08 1987-09-29 Motorola, Inc. Poly-sidewall contact semiconductor device method
US4669177A (en) * 1985-10-28 1987-06-02 Texas Instruments Incorporated Process for making a lateral bipolar transistor in a standard CSAG process
US4936928A (en) * 1985-11-27 1990-06-26 Raytheon Company Semiconductor device
EP0257328B1 (de) * 1986-08-11 1991-10-23 Siemens Aktiengesellschaft Verfahren zur Stabilisierung von pn-Übergängen
US4738624A (en) * 1987-04-13 1988-04-19 International Business Machines Corporation Bipolar transistor structure with self-aligned device and isolation and fabrication process therefor
JPH084109B2 (ja) * 1987-08-18 1996-01-17 富士通株式会社 半導体装置およびその製造方法
JPH0678128B2 (ja) * 1987-11-13 1994-10-05 株式会社山田メッキ工業所 被処理物搬送装置
WO1989005519A1 (en) * 1987-12-02 1989-06-15 Advanced Micro Devices, Inc. Self-aligned interconnects for semiconductor devices
US5880036A (en) * 1992-06-15 1999-03-09 Micron Technology, Inc. Method for enhancing oxide to nitride selectivity through the use of independent heat control
US5651855A (en) * 1992-07-28 1997-07-29 Micron Technology, Inc. Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits
KR0161112B1 (ko) * 1995-01-11 1999-02-01 문정환 반도체 소자 격리방법
JPH10173052A (ja) * 1996-12-13 1998-06-26 Fujitsu Ltd 半導体装置及びその製造方法
US6124206A (en) * 1997-12-29 2000-09-26 Siemens Aktiengesellschaft Reduced pad erosion
DE10308870B4 (de) * 2003-02-28 2006-07-27 Austriamicrosystems Ag Bipolartransistor mit verbessertem Basis-Emitter-Übergang und Verfahren zur Herstellung
CA2951877A1 (en) * 2014-06-20 2015-12-23 Dow Global Technologies Llc Polyhydric alcohol compositions for gas dehydration
US11177132B2 (en) 2019-07-03 2021-11-16 International Business Machines Corporation Self aligned block masks for implantation control
TW202145344A (zh) * 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3479237A (en) * 1966-04-08 1969-11-18 Bell Telephone Labor Inc Etch masks on semiconductor surfaces
US3560278A (en) * 1968-11-29 1971-02-02 Motorola Inc Alignment process for fabricating semiconductor devices
NL173110C (nl) * 1971-03-17 1983-12-01 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een uit ten minste twee deellagen van verschillend materiaal samengestelde maskeringslaag wordt aangebracht.
US3860466A (en) * 1971-10-22 1975-01-14 Texas Instruments Inc Nitride composed masking for integrated circuits
DE2157633C3 (de) * 1971-11-20 1980-01-24 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zum Herstellen von Zonen einer monolithisch integrierten Festkörperschaltung
JPS5538823B2 (de) * 1971-12-22 1980-10-07
US3771218A (en) * 1972-07-13 1973-11-13 Ibm Process for fabricating passivated transistors
CA998778A (en) * 1972-07-13 1976-10-19 Martin M. Skowron Semiconductor manufacturing process
US3883372A (en) * 1973-07-11 1975-05-13 Westinghouse Electric Corp Method of making a planar graded channel MOS transistor
US3900352A (en) * 1973-11-01 1975-08-19 Ibm Isolated fixed and variable threshold field effect transistor fabrication technique
GB1492447A (en) * 1974-07-25 1977-11-16 Siemens Ag Semiconductor devices
US3948694A (en) * 1975-04-30 1976-04-06 Motorola, Inc. Self-aligned method for integrated circuit manufacture
US4021270A (en) * 1976-06-28 1977-05-03 Motorola, Inc. Double master mask process for integrated circuit manufacture
FR2358748A1 (fr) * 1976-07-15 1978-02-10 Radiotechnique Compelec Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede
US4044452A (en) * 1976-10-06 1977-08-30 International Business Machines Corporation Process for making field effect and bipolar transistors on the same semiconductor chip

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