EP0000897B1 - Verfahren zum Herstellen von lateral isolierten Siliciumbereichen - Google Patents

Verfahren zum Herstellen von lateral isolierten Siliciumbereichen Download PDF

Info

Publication number
EP0000897B1
EP0000897B1 EP78100614A EP78100614A EP0000897B1 EP 0000897 B1 EP0000897 B1 EP 0000897B1 EP 78100614 A EP78100614 A EP 78100614A EP 78100614 A EP78100614 A EP 78100614A EP 0000897 B1 EP0000897 B1 EP 0000897B1
Authority
EP
European Patent Office
Prior art keywords
approximately
silicon
grooves
etching
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
EP78100614A
Other languages
English (en)
French (fr)
Other versions
EP0000897A1 (de
Inventor
James Allan Bondur
Hans Bernhard Pogge
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of EP0000897A1 publication Critical patent/EP0000897A1/de
Application granted granted Critical
Publication of EP0000897B1 publication Critical patent/EP0000897B1/de
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/051—Etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/131—Reactive ion etching rie
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/161—Tapered edges
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/168—V-Grooves
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Definitions

  • the invention relates to a method for producing laterally insulated areas in a silicon body, in which grooves at the locations at which the insulation frame is to be formed are etched into the silicon by means of reactive ion etching, then thermally oxidized on the surface and then filled with dielectric material, wherein the dielectric material with the necessary thickness is applied to the entire surface of the silicon body in order to planarize the surface above the groove, and finally the dielectric material is etched away outside the grooves.
  • the dielectric materials that have been used are silicon dioxide, glass, etc.
  • the preferred isolation for these active devices and circuits is any type of dielectric isolation.
  • the dielectric isolation has a significant advantage over the isolation by means of a P / N junction in that it allows the circuit elements to abut the isolation, which enables a greater packing density of the active and passive components on the chip with the integrated circuits.
  • a kind of dielectric insulation includes the formation of grooves or depressions at the locations in the silicon where the isolation areas are to be formed.
  • the usual protective film consists of a double layer made of silicon nitride and silicon dioxide.
  • the "Vogeischn thereby" is a non-planar structure made of silicon dioxide, at the upper edge of the groove, and is caused by the lateral oxidation of the silicon under the silicon nitride layer. Because in the oxidation of silicon. the silicon dioxide formed takes up about twice the space, and since the silicon nitride limits the unrestricted expansion of the resulting oxide material, the silicon nitride is pushed upwards at the edge of the groove. Finally, mechanical stresses in the immediate vicinity of the groove also result from this phenomenon. Difficulties in subsequently producing diffusion-doped regions which directly abut the vertical part of the silicon dioxide. Because of this difficulty in direct bumping, there is no substantial benefit hoped for by the silica area. This method described above is described more fully and in more detail in U.S. Patents 3,970,486, 3,534,234 and 3,648,125 and in German Patent Application No. 22 18 892.
  • an epitaxial layer is very much dependent on the area ratio of silicon dioxide regions to silicon regions.
  • the semiconductor material would grow at different speeds on two silicon regions which are of different sizes, so that at the end of the method step the epitaxial layer in these regions is of different thickness.
  • mesa structures there is also a tendency to form crystallographic facets. This results in a pyramid-like growth and leads to a widening of the isolation areas, which cannot be corrected using lithographic means.
  • the sloped interface between the silicon and the silica also makes it difficult to reliably cause diffused areas to collide with the silica area.
  • the method according to the invention it is possible to fill the grooves with an insulating material which has a high dielectric constant and a high density and has no interfering inclusions. This is essentially achieved in that the grooves taper with the depth in a fixed manner, which enables the grooves to grow practically unhindered by the geometry.
  • an upper surface of the dielectric material in the grooves is obtained which is essentially coplanar with the surface of the silicon body.
  • the planarity of the structure produced facilitates the production of reliable, very tightly packed integrated circuits.
  • the procedure is advantageously such that a reactive gas is used which consists of a halogen consists of the group chlorine, bromine, iodine or a material containing one of these elements and is added to the reaction atmosphere in amounts in the range between about 2 and about 10%, that worked at a pressure in the range between about 2.66 and about 66 ⁇ bar and the etch rate to a value in the range between about 0.03 and 0.08 ⁇ m / min. is set.
  • etching takes place at a power density in the range between approximately 0.1 and approximately 0.75 W / cm 2 .
  • the method according to the invention is also particularly advantageous when a silicon body is used which contains at least one highly doped layer and the grooves are etched so deep that they essentially penetrate the highly doped layer. If such a highly doped layer is present, it is difficult, even with reactive ion etching, to avoid severe undercutting in the lateral direction, which poses problems when a particularly high packing density of the semiconductor components is required. A particularly slight undercut is obtained if chlorine is used as the reactive gas when carrying out the process according to the invention and this is admixed in amounts between about 2 and about 8% of the reaction atmosphere.
  • a photoresist mask formed in accordance with the desired pattern of the grooves is produced in a known manner on the SiO 2 layer applied to the silicon body in order to produce a defined taper angle and if the SiO layer is then reactively etched so that the etching speed ratio from Si0 2 to photoresist is approximately one.
  • the taper angle is understood to mean the angle which the side wall of a groove which tapers with the depth forms with the vertical.
  • mask windows are obtained which taper with the depth.
  • openings are then obtained whose side walls have a taper angle in the range between approximately 5 and approximately 20 °.
  • the dielectric material used for filling the grooves is generated by chemical vapor deposition and deposited in a thickness in the range between approximately 1 and approximately 5 ⁇ m the minimum thickness required for the planarization is determined as a function of the width of the groove at the upper edge and if the dielectric material outside the grooves is removed by means of reactive ion etching.
  • the grooves extend into a P-type area, it is advantageous to prevent inversion to implant impurities which impart P-conductivity in an amount in the bottom areas of the grooves prior to thermal oxidation in such an amount that a region of P + - type arises.
  • FIG. 1A includes the monocrystalline silicon substrate 10, which for illustration purposes is designated as belonging to the P type, an N + type layer 12 applied to the substrate 10 and one applied to the layer 12 Layer 14 with an N conductivity.
  • the invention is also applicable to all or some of the layers 10, 12 and 14 would be of a conductivity type opposite to that indicated.
  • layer 12 preferably consists of a region with high conductivity so that it can take over the function of the collector of a bipolar transistor in the final structure. This structure can be created using various manufacturing processes.
  • the preferred technique is to start from a single-crystal P-type silicon substrate and then to introduce an impurity, for example arsenic, antimony or phosphorus, which produces an N-type conductivity, over the entire surface into the silicon substrate by means of diffusion or ion implantation.
  • an impurity for example arsenic, antimony or phosphorus
  • a layer of the N + type can be produced in which the surface concentration of the impurity is in the range between approximately 1 ⁇ 10 19 and 1 ⁇ 10 21 atoms / cm 3 .
  • Layer 14 is then grown on layer 12 by epitaxy. This can be done using known methods, for example, by allowing mixtures of SiCL 4 and H 2 or SiH 4 and H 2 to act on the substrate at temperatures in the range between about 1000 and about 1200 ° C.
  • the N + type layer has a typical thickness in the range between about 1 and 3 ⁇ m, while the epitaxial layer has a thickness in the range between about 0.5 and 10 ⁇ m, the exact thickness of the component to be manufactured , depends.
  • the structure could be produced using various combinations of thermal diffusion, ion implantation and / or epitaxial growth.
  • highly doped buried areas or layers are not necessary and can therefore be omitted. This applies, for example, to FET components.
  • a multiplicity of buried, highly doped regions of different doping types can be produced by means of a multiplicity of epitaxy and diffusion process steps. These structures could be needed for both buried sub-collectors and buried lines.
  • FIG. 1A and 1B process steps relate to the etching of openings or channels in the silicon structure, which taper with the depth, by means of reactive ions.
  • a silicon dioxide layer 16 is produced by known methods, ie either by means of thermal growth at a temperature of 970 ° C. in a wet or dry oxygen atmosphere or by means of chemical precipitation from the vapor phase. Other mask materials such as silicon nitride or aluminum oxide or combinations of these materials etc. can also be used.
  • the openings 18 are created in the oxide layer in the areas in which dielectric insulation is desired. These openings are created using standard photolithography and etching techniques.
  • the structure shown in FIG. 1A has now been prepared for the etching process using reactive ions.
  • the high-frequency excited plasma as stated in the above-mentioned publication, consists of a material containing reactive chlorine, bromine or iodine.
  • the thickness of the masking layer 16 is in the range between approximately 0.2 and 2 ⁇ m, the exact thickness depending on the required depth of the hole or groove to be produced in the silicon.
  • the precise description of the high-frequency discharge device is given in the aforementioned publication.
  • the atmosphere during reactive ion etching or the plasma atmosphere preferably consists of a combination of an inert gas, such as argon, with a material containing chlorine.
  • a power density in the order of about 0.1 to 0.75 W / cm 2 generated by means of a high-frequency voltage source causes a reactive ion etching of the silicon, in which the silicon is removed at a speed in the range between about 0.02 and about 0.08 ⁇ m per minute becomes.
  • the desired etch result is shown in FIG. 1B, which shows that the openings or channels at least partially penetrate the P conductivity type region 10. In any case, the channels or openings largely pass through the region 12 of the N + type.
  • the openings or channels taper at least so much in depth that the angle between the opening wall and the vertical is greater than about 2 °. This is necessary because in the subsequent process step of filling with dielectric material, the deposition near the upper edge of the groove takes place somewhat more quickly than at the bottom of the groove. If one assumed holes or grooves with vertical walls, the narrow hole still present would eventually grow near the upper edge of the hole during the deposition, with the result that the dielectric material in the area under the overgrown area bad quality. In the case of a groove that tapers to a sufficient extent with the depth, the groove is filled from its bottom.
  • the preferred degree of taper which is suitable for a suitable filling with dielectric material, such as silicon dioxide, by means of chemical vapor deposition, becomes partly what 6 will become clear depend on the groove width.
  • a taper angle which is greater than 20 °, takes up an unnecessarily large area on the surface of the semiconductor component. This formation of the structure with the tapering grooves or holes depends mainly on two factors. The first factor is the angle of the side wall of the opening 18 in the masking layer 16. The second factor is the difference in the speeds at which the mask material and the substrate material are etched. The higher the ratio of the speeds at which the substrate material and the mask material are etched, the more vertical the hole walls in the silicon substrate become.
  • openings are generally obtained in the photoresist, which taper somewhat with the depth. Then, when the reactive ion etching is used to create openings in the underlying silicon dioxide film through the tapered windows in the photoresist, and when the ratio of the speed of the lacquer etching to that of the silicon dioxide etching is approximately one, the tapering present in the lacquer window is applied to the window in the Transfer silica. As a result, this taper is then transferred to the silicon unless a high ratio of the silicon etching speed to that of the silicon dioxide etching is set.
  • the taper in the silicon dioxide mask is preferably in the taper angle range between 5 and 20 °.
  • the windows in the silicon dioxide will also have vertical perforated walls and it is the case under these conditions that the openings in the silicon will practically also have vertical perforated walls, regardless of the ratio of the speed of silicon etching to the speed of silicon dioxide etching.
  • etch rates also affects the undercutting of highly doped N + or P-type areas, such as area 12.
  • etch rates of approximately 0.07 ⁇ m per minute holes with vertical lines are formed in N + type areas Walls without lateral undercut.
  • Fig. 2 is a graph showing the influence of the silicon etching rate in ⁇ m per minute depending on the percentage of the chlorine-containing material in the argon for various pressures in the reaction chamber.
  • Curve 20 shows the conditions at a pressure of 13.33 ⁇ bar. At this pressure and at the stated etching speeds, there is practically no undercutting in the N + type regions, it being irrelevant what the percentage of the chlorine-containing material is.
  • curve 20 shows that when the content of the chlorine-containing material in argon changes from 10% to about 3%, the taper angle in the holes changes from about 0 to about 20 °.
  • the power is 0.16 W / cm 2 and the cathode consists of silicon dioxide.
  • Curve 22 shows that a groove with vertical walls is obtained at an etching speed of 0.06 ⁇ m per minute and a chlorine content in argon of approximately 3%. If one moves upwards on the curve to an etching rate of 0.10 ⁇ m per minute and a content of the chlorine-containing material in argon of 5%, one can see the undercut in the area of the N + type.
  • Curve 24 shows the situation at a pressure of 53.33 ⁇ bar. With a content of 2% in the chlorine-containing material in argon and an etching rate of 0.06 ⁇ n per minute, undercutting in the N + range is not a problem. However, if you move up the curve up to an etching speed of 0.08 ⁇ m, the undercut begins to become clear. It can be assumed that if you move further up the curve, the undercutting becomes even stronger. At point 26, the ratio is shown at a total pressure of 119.99 ⁇ bar.
  • the main problem that arises from underetching the N + region is that it limits the minimum distance that two insulation regions can have from each other. If a very strong undercut occurs and two isolation areas are very close together, the area 14 will fully undercut. In addition, the N + collector region will be completely removed so that no transistor can be formed. Yet another problem will arise in each undercut area in that the non-linear tapered holes are not clean with dielectric, chemical Precipitated material, such as silicon dioxide, which is deposited from the vapor phase. The result is a filled groove that contains a buried hole or channel.
  • the openings or channels are thermally oxidized by exposing the semiconductor body to an oxidizing atmosphere, for example a moist oxygen atmosphere at 970 ° C.
  • the semiconductor body is exposed to the atmosphere for between about 10 and about 30 minutes to create the preferred silicon dioxide thickness within the opening or channel.
  • the preferred thickness is between about 0.05 and about 0.2 microns.
  • the purpose of the thermal oxide 30 is to ensure good properties of the interface between the silicon and the silicon dioxide. Dielectric material that has been applied by chemical vapor deposition generally does not have as good properties as thermally grown oxide. Dielectric material with good properties is necessary in order to allow diffused P / N junctions to subsequently hit the dielectric insulation.
  • the minimum thickness must be nominally 0.05 fl m in order to have a good thermal silicon dioxide layer. A thinner layer could cause difficulties in having through pores in the oxide and could cause problems with electrical integrity.
  • the maximum thickness is mainly determined by the time it takes to grow at elevated temperatures. Long growth times at high temperatures mean that every diffused P / N junction moves in the silicon regions. Very thick oxide films that have been produced at such temperatures also cause stress problems in the silicon material.
  • the thermally grown oxide 30 follows the tapering of the side walls of the opening, which has been produced by means of reactive ion etching, almost exactly.
  • the result of the next process step, in which the openings are filled with a suitable dielectric material, is shown in FIG. 1 D, from which it can be seen that the opening or the channel has a layer consisting of silicon dioxide produced by vapor deposition 32 is filled.
  • the preferred filling process is a chemical deposition of silicon dioxide from the vapor phase at 800 to 1000 ° C using gas mixtures which contain CO 2 , SiH 4 and N 2 or N 2 0, SiH 4 and N 2 .
  • Typical deposition rates are between 5 and 10 nm / min. and the total thickness of the deposited layers is nominally 3 fL m for 2 ⁇ m wide grooves if an approximately planar surface is desired.
  • the specific relationship between the flatness and the thickness of the silica deposited by chemical vapor deposition is shown in FIG. 8.
  • FIGS. 3, 4 and 5 show the crucial importance of the taper angle of the hole side walls and the hole dimensions on the silicon surface.
  • 3 shows a narrow filling gap 40 in the middle part of the openings filled with silicon dioxide deposited by chemical vapor deposition. This filling gap can only be seen after etching a cross section through the channel filled with SiO z .
  • the formation of the filling gap causes an oxide with poor properties in this area and experiments show that the gap is formed by the silicon dioxide being covered by openings which are narrower than 0.2 ⁇ m and whose taper angle is less than 20 ° Lochs grows over.
  • FIGS. 3, 4 and 5 illustrate the progressive filling of the grooves by means of a series of lines which represent the same layer thickness ranges from silicon dioxide deposited by chemical vapor deposition.
  • the fill gap 40 tends to be buried further down in the filled groove as the groove width widens and the taper angle increases.
  • Fig. 4 shows the influence of the taper angle using grooves of the same width.
  • the final step of the process is reactive ion etching of the silicon dioxide layer 32 shown in FIG. 1D, producing the structure shown in FIG. 1.
  • the excess of the silica is conveniently removed by reactive ion etching and with the aid of an optical film thickness measurement system, or if the rate at which the silica is etched is known, even without such a system.
  • the device used for this process step preferably consists of a device for sputter etching at low pressure, in which the plate is positioned on a cathode cover plate made of silicon.
  • a fluorinated hydrocarbon such as CF 4 can be used as the etchant because then the ratio of the speed of SiO etching to that of Si etching is approximately 1: 1.
  • the gas pressure can be in the range between 13.33 and 93.3 ⁇ bar and the gas flow in the range between 2 and 50 ccm / min.
  • the high-frequency power level is preferably in the range between approximately 0.1 and 0.5 W / cm 2 .
  • the result of thinning the silicon dioxide layer by means of reactive ion etching may make the insufficiently buried area of poor oxide visible in the center of the groove. This is a potential problem because any wet etch of the wafer surface, if such areas of poor silica are exposed, would cause a gap to form in that area. Such gaps could become potential traps for dirt or process residues, and could negatively affect the properties of the component.
  • An alternative method to circumvent some of the undercutting problems would be to fabricate a highly doped region 12 in such a way that this region is interrupted or has recesses where the openings or channels are to be formed. In this case, a weakly doped region of the P type would surround the region which is to be etched by means of reactive ions.
  • This alternative requires special oxidation, photolithography and etching steps so that this area of the N + type with recesses is created.
  • Forming a P + -type region below the isolation region can be useful if the substrate is P-type. In such cases, the P region tends to change its resistance, which can go so far as to invert the material from which it is thermally oxidized into an N-type one.
  • a P + area prevents such an inversion possibility.
  • Such a region can be created by introducing a dopant, such as boron, by means of ion implantation before the thermal oxidation of the groove. The best way to do the ion implantation is to cover the groove with a thin layer of silicon dioxide produced by chemical vapor deposition.
  • Such a covering between approximately 50 and 80 nm thick allows implantation of, for example, boron through the bottom of the groove into the silicon but not through the silicon dioxide on the side walls of the groove. This is because the ion beam forms an acute angle with the side walls of the groove and therefore the distance through the silicon dioxide to the silicon is greater than the real thickness of the silicon dioxide.
  • Another possibility of modifying the fabrication process is to subject the semiconductor substrates to a tempering step in a water vapor atmosphere after the process step in which the structure shown in FIG. 1E is formed.
  • This tempering which is carried out at a temperature in the range between 900 and 950 ° C. any poor quality exposed silica in the central region of the groove is converted to good quality silica.
  • the advantage of this process modification is that when it is used it is no longer so important that the areas of poor quality silica are buried with certainty and it is therefore no longer so important that the taper angles are as large as possible, which is why it is possible to provide a higher component density in the manufacture of integrated circuits.
  • With the process modification it is possible, for example, to convert poor-quality silicon dioxide, which has arisen when there are small taper angles, such as those in the range between 2 and 4 °, into good-quality ones.
  • the method according to the invention is not restricted to the applications described in the exemplary embodiments.
  • the single-crystalline silicon regions produced by means of the described method can also be used to form components other than bipolar transistors.
  • Such components would be passive components such as Resistors and active components such as Include metal oxide silicon field effect transistors (MOSFET) devices.
  • MOSFET include metal oxide silicon field effect transistors

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen von lateral isolierten Bereichen in einem Siliciumkörper, bei dem Nuten an den Stellen, an welchen der Isolationsrahmen entstehen soll, mittels reaktiven lonenätzens in das Silicium geätzt, anschließend oberflächlich thermisch oxidiert und dann mit dielektrischem Material gefüllt werden, wobei das dielektrische Material mit der notwendigen Dicke ganzflächig auf den Siliciumkörper aufgebracht wird, um die Oberfläche über der Nut zu planarisieren, und schließlich das dielektrische Material außerhalb der Nuten weggeätzt wird.
  • Bei der Herstellung monolithischer integrierter Schaltungen ist es normalerweise notwendig, verschiedenartige aktive und passive Bauelemente in der integrierten Schaltungsstruktur voneinander zu isolieren. Solche Bauteile sind voneinander mittels des Anlegens einer Sperrvorspannung, mittels P/N-Übergängen und mittels teilweiser oder vollständiger dielektrischer Isolation isoliert. Die dielektrischen Materialien, welche benutzt worden sind, sind Siliciumdioxid, Glas usw. Die bevorzugte Isolation für diese aktiven Bauteile und Schaltkreise ist irgendeine Art der dielektrischen Isolation. Die dielektrische Isolation hat dadurch einen wesentlichen Vorteil gegenüber der Isolation mittels eines P/N-Übergangs, daß sie das Anstoßen von Schaltkreiselementen an die Isolation erlaubt, was eine größere Packungsdichte der aktiven und passiven Bauteile auf dem Chip mit den integrierten Schaltungen ermöglicht.
  • Zu einer Art dielektrischen Isolation gehört die Bildung von Nuten oder Vertiefungen an den Stellen im Silicium, wo die Isolationsbereiche gebildet werden sollen. Während der Bildung der Nuten ist der Rest der Siliciumoberfläche durch einen Schutzfilm geschützt, welcher von dem Siliciumätzmittel, welches dazu benutzt wird, um die Nuten zu erzeugen, praktisch nicht angegriffen wird. Der übliche Schutzfilm besteht aus einer Doppelschicht aus Siliciumnitrid und Siliciumdioxid. Nach der Bildung der Nuten mittels des üblichen chemischen Atzens, wird der Siliciumkörper einem wohlbekannten Oxidationsschritt unterworfen, wobei das Silicium im Bereich der Nut oxidiert wird und dabei einerseits die Nut mit Siliciumdioxid gefüllt wird und andererseits die stehengebliebenen Siliciumbereiche noch weiter auseinanderrücken. Eines der Hauptprobleme, welches bei diesem Prozeß auftritt, ist unter dem Namen "Vogelschnabel" (bird's beak) bekannt.
  • Der "Vogeischnabei" ist ein nicht planares Gebilde aus Siliciumdioxid, am oberen Rand der Nut, und wird verursacht durch die laterale Oxidation des Siliciums unter der Siliciumnitridschicht. Da bei der Oxidation von Silicium. das entstandene Siliciumdioxid etwa den doppelten Raum einnimmt, und da das Siliciumnitrid die uneingeschränkte Ausdehnung des entstehenden Oxidmaterials begrenzt, erfolgt ein Nachobenstoßen des Siliciumnitrids am Rand der Nut. Aus diesem Phänomen folgen schließlich mechanische Spannungen in der unmittelbaren Umgebung der Nut außerdem Schwierigkeiten anschließend mittels Diffusion dotierte Gebiete zu erzeugen, welche direkt an den vertikalen Teil des Siliciumdioxids anstoßen. Aufgrund dieser Schwierigkeit, ein direktes Anstoßen zu erreichen, tritt ein wesentlicher von dem Siliciumdioxidbereich erhoffter Vorteil nicht ein. Dieses oben beschriebene Verfahren ist vollständiger und detaillierter in den US-Patenten 3 970 486, 3 534 234 und 3 648 125 und in der deutschen Offenlegungsschrift 22 18 892 beschrieben.
  • Andere Verfahren zur Herstellung dielektrischer Isolationen sind in dem US-Patent 3 386 865 und in dem Artikel "A Composite Insulator-Junction Isolation" von R. E. Jones u.a., welcher in der Zeitschrift Electrochemical Technology, Bd. 5, Nr. 5-6, Mai-Juni 1967, auf den Seiten 308 bis 310 veröffentlicht ist, beschrieben. Bei diesem Verfahren wird eine Siliciumdioxidschicht oder eine Schicht ähnlichen Typs auf dem Substrat in dem Bereich, wo die dielektrische Isolation erwünscht ist, erzeugt. Dann wird auf dem Substrat überall dort, wo sich kein Siliciumdioxid befindet, eine Epitaxieschicht aufgewände. Die Oberfläche der Epitaxieschicht und die Seitenwände der Fenster in der Epitaxieschicht werden teilweise thermisch oxidiert. Die Fenster werden dann mittels Niederschlagens aus der Dampfphase mit polykristallinem Silicium, Siliciumdioxid oder ähnlichen Materialien gefüllt. Dieses Verfahren hat einige Nachteile. Das selektive Aufwachsen einer Epitaxieschicht, wie es dieses Verfahren erforderlich macht, ist sehr stark abhängig von dem Flächenverhältnis von Silicumdioxid-Bereichen zu Silicium-Bereichen. Beispielsweise würden auf zwei Siliciumbereichen, welche unterschiedlich groß sind, das Halbleitermaterial mit unterschiedlicher Geschwindigkeit aufwachsen, so daß am Ende des Verfahrensschritts die Epitaxieschicht in diesen Bereichen unterschiedlich dick ist. Beim Aufwachsen von Mesastrukturen ist auch die Tendenz zur kristallographischen Facettenbildung vorhanden. Dies hat ein pyramidenartiges Wachstum zur Folge und führt zu einer Verbreiterung der Isolationsbereiche, welche mit lithographischen Mitteln nicht korrigierbar ist. Die abgeböschte Grenzfläche zwischen dem Silicium und dem Siliciumdioxid macht es auch schwierig, ein Anstoßen von diffundierten Bereichen an den Siliciumdioxidbereich zuverlässig zustande zu bringen.
  • Die Bildung von Nuten und das Füllen solcher Nuten ist noch in anderen Veröffentlichungen, wie z.B. den US-Patenten 3 892 608 und 3 969 168 beschrieben worden. In diesen Patenten wird chemisches Ätzen dazu benutzt, um eine V-förmige Nut, eine Nut mit gerundetem Boden oder einen ausgehöhlten Raum mit rechteckigem Querschnitt zu erzeugen. Die Patente enthalten wenig Einzelheiten darüber, wie die Nut erzeugt wird, aber es ist klar, daß man bei der Ausbildung der Nut durch die Natur des chemischen Ätzschritts beschränkt ist. Der Prozeß erzeugt nicht notwendigerweise eine ebene Oberfläche und nach der Bildung der Nuten ist ein photolithographischer Verfahrensschritt notwendig. In dem US-Patent 3 956 033 ist ein ähnliches chemisches Verfahren zum Ätzen von Nuten beschrieben, an welches sich ein Füllen der Nuten mit polykristallinem Silicium anschließt. Auch hier ist man bei der Ausgestaltung der Nut durch die chemische Ätztechnik eingeschränkt und es ist unklar, wie das übergewachsene Polysilicium entfernt wird. Auch in den US-Patenten 3 725 160 und 3 979 237 ist das Füllen von Nuten beschrieben. In diesen Patenten ist die Wirkung des chemischen Ätzens klarer beschrieben. Es wird dort zur Herstellung von Nuten mit symmetrisch ausgebildeten Seitenwänden und exakten von der Kristallorientierung der Siliciumoberfläche abhängigen Steigungswinkeln das einkristalline Silicium bevorzugt chemisch geätzt. Im US-Patent 3 979 765 ist ein chemisches Ätzverfahren zum Erzeugen von Nuten mit rechteckigem Querschnitt und das Füllen der Nuten mit Isoliermaterial beschrieben. Es ist jedoch schwierig, anhand der Beschreibung zu verstehen, wie einige der hauptsächlichsten Schritte, wie z.B. das Ätzen und das Füllen, wirklich durchgeführt werden.
  • Aus der Zeitschrift IBM Technical Disclosure Bulletin, Band 18, Juli 1975, Seiten 382 bis 383 ist ein Verfahren zum Herstellen von lateral isolierten Bereichen in einen Siliciumkörper bekannt, bei dem nach der Erzeugung von Nuten, welche sich mit der Tiefe verjüngen und einen flachen Boden aufweisen, in Siliciumkörper, ganzflächig auf den Siliciumkörper dielektrisches Material aufgebracht und außerhalb der Nuten weggeätzt wird, bei dem nach dem Wegätzen des dielektrischen Materials der Siliciumkörper bei einer Temperatur von etwa 1000°C einer oxidierenden Atmosphäre ausgesetzt wird, so daß sich auf der Grenzfläche zwischen dem Siliciumkörper und dem dielektrischen Material eine thermisch aufgewachsene Siliciumdioxidschicht bildet, und bei dem in den Bodenbereichen der Nuten vor dem Auffüllen der Nut mit dem dielektrischen Material und dem thermischen Oxidieren, Verunreinigungen, welche eine P-Leitfähigkeit vermitteln, in einer solchen Menge eingeführt werden, daß lokal ein Bereich vom PI-Typ ensteht.
  • Die Herstellung von Nuten mit rechteckigem Querschnitt mittels der reaktiven lonenätztechnik ist in den US-Patenten 3 966 577 und 3 997 378 und in dem Artikel "Recessed Oxide Isolation Process" von S. A. Abbas im IBM Technical Disclosure Bulletin, Band 20, Nr. 1, Juli 1977, Seite 144 beschrieben. Keine dieser Veröffentlichungen beschreibt die Probleme, welche bei der Bildung von Nuten in Silicium mittels reaktiven lonenätzens auftreten, und Lösungen für diese Probleme. Diese Veröffentlichungen befassen sich auch nicht mit dem Problem, wie die Nuten effektiv gefüllt werden können, um die bestmögliche Isolation der Siliciumbereiche zu erzeugen. Beschreibungen des Ätzverfahrens mit reaktiven Ionen sind in dem Artikel "A Survey of Plasma-etching Processes" von R. L. Bersin, in der Zeitschrift Solid State Technology, 19. Mai 1976, Seiten 31 bis 36 und speziell für Silicium in der DE-AS 26 17 483 beschrieben. Aus der zuletzt genannten Schrift ist es außerdem bekannt, für das reaktive lonenätzen eine Maske aus Siliciumdioxid und ein reaktives Gas zu verwenden, welches aus einem Halogen der Gruppe Chlor, Brom, Jod bzw. aus einem eines dieser Elemente enthaltenden Materials besteht, sowie in einer Argonatmosphäre zu arbeiten, welcher als reaktives Gas Chlor zugesetzt wird. Jedoch geht aus den genannten Veröffentlichungen nicht hervor, wie das reaktive lonenätzen bei der Herstellung einer dielektrischen Isolation benutzt werden kann.
  • Es ist die Aufgabe der Erfindung, ein relativ einfaches Verfahren zum Herstellen von lateral isolierten Bereichen in einem Siliciumkörper anzugeben, mit dem einerseits eine gute Isolierung erreichbar ist und andererseits dem Erfordernis einer sehr hohen Packungsdichte der Halbleiterbauteile genügt wird.
  • Diese Aufgabe wird mit einem Verfahren gemäß dem Patentanspruch 1 gelöst. Die im ersten Teil des Anspruchs 1 enthaltenen Merkmale des Anmeldungsgegenstandes sind aus der US-A 3 966 577 bekannt.
  • Mit dem erfindungsgemäßen Verfahren ist es möglich, die Nuten mit einem lsoliermaterial zu füllen, welches eine hohe Dielektrizitätskonstante und eine hohe Dichte hat und keine störenden Einschlüsse aufweist. Dies wird im wesentlichen dadurch erreicht, daß sich die Nuten mit der Tiefe in festgelegter Weise verjüngen, wodurch ein durch die Geometrie praktisch unbehindertes Zuwachsen der Nuten ermöglicht wird. Bei Anwendung des erfindungsgemäßen Verfahrens erhält man eine obere Oberfläche des dielektrischen Materials in den Nuten, welche im wesentlichen koplanar mit der Oberfläche des Siliciumkörpers ist. Die Planarität der erzeugten Struktur erleichtert die Herstellung zuverlässiger, sehr dicht gepackter integrierter Schaltungen. Es sei an dieser Stelle noch angemerkt, daß in der Beschreibung des erfindungsgemäßen Verfahrens die Ausdrücke "Öffnung", "Kanal", "Loch", "Nut" und "Rille" zur Bezeichnung derselben Sache benutzt werden.
  • Beim reativen lonenätzen geht man in vorteilhafter Weise so vor, daß ein reaktives Gas verwendet wird, welches aus einem ein Halogen aus der Gruppe Chlor, Brom, Jod bzw. einem eines dieser Elemente enthaltenden Material besteht und der Reaktionsatmosphäre in Mengen im Bereich zwischen etwa 2 und etwa 10% zugesetzt wird, daß bei einem Druck im Bereich zwischen etwa 2,66 und etwa 66 µbar gearbeitet und die Ätzgeschwindigkeit auf einen Wert im Bereich zwischen etwa 0,03 und 0,08 µm/Min. eingestellt wird. Um diese Bedingungen einhalten zu können, wird bei einer Leistungsdichte im Bereich zwischen etwa 0,1 und etwa 0,75 W/cm2 geätzt.
  • Das erfindungsgemäße Verfahren ist insbesondere auch dann vorteilhaft, wenn ein Siliciumkörper verwendet wird, welcher mindestens eine hoch dotierte Schicht enthält und die Nuten so tief geätzt werden, daß sie im wesentlichen die hoch dotierte Schicht durchdringen. Beim Vorliegen einer solchen hoch dotierten Schicht ist es auch beim reaktiven lonenätzen schwierig, eine starke Unterätzung in lateraler Richtung zu vermeiden, was Probleme aufwirft, wenn eine besonders hohe Packungsdichte der Halbleiterbauteile gefordert wird. Eine besonders geringe Unterätzung erhält man, wenn man bei der Durchführung des erfindungsgemäßen Verfahrens als reaktives Gas Chlor nimmt und dieses im Mengen zwischen etwa 2 und etwa 8% der Reaktionsatmosphäre zumischt.
  • Es ist vorteilhaft, wen zur Erzeugung eines festgelegten Verjüngungswinkels in bekannter Weise auf der auf dem Siliciumkörper aufgebrachten Si02-Schicht eine entsprechend dem gewünschten Muster der Nuten ausgebildete Photolackmaske hergestellt wird und wenn dann die SiO,-Schicht so reaktiv geätzt wird, daß das Ätzgeschwindigkkeitenverhäitnis von Si02 zu Photolack ungefähr eins ist. Unter dem Verjüngungswinkel wird in diesem Zusammenhang der Winkel verstanden, welchen die Seitenwand einer sich mit der Tiefe verjüngende Nut mit der Vertikalen bilden. Bei den bekannten Herstellungsverfahren für Photolackmasken werden Maskenfenster erhalten, welche sich mit der Tiefe verjüngen. Beim Ätzen des Si02 unter den angegebenen Bedingungen erhält man dann Öffnungen, deren Seitenwände einen Verjüngungswinkel im Bereich zwischen etwa 5 und etwa 20° aufweisen. Beim Ätzen des Siliciums Unter Verwendung der Si02-Maske ist es dann sichergestellt, daß sich auch die Nut mit der Tiefe verjüngt, wobei der sich ausbildende Verjüngungswinkei zusätzlich vom Si/Si02-Ätzgeschwindigkeitenverhält- nis abhängt.
  • Um eine Planarisierung der erzeugten Struktur mit einem möglichst geringen Aufwand zuverlässig zu erzielen, ist es vorteilhaft, wenn das zum Füllen der Nuten verwendete dielektrische Material mittels chemischen Niederschlagens aus der Dampfphase erzeugt wird und in einer Dicke im Bereich zwischen etwa 1 und etwa 5 µm abgeschieden wird, wobei die für die Planarisierung notwendige Mindestdicke in Abhängigkeit von der Breite der Nut am oberen Rand festgelegt wird und wenn das dielektrische Material außerhalb der Nuten mittels reaktiven lonenätzens entfernt wird.
  • Wenn die Nuten bis in einen Bereich vom P-Typ reichen, so ist zur Verhinderung einer Inversion vorteilhaft, in den Bodenbereichen der Nuten vor dem thermischen Oxidieren Verunreinigungen, welche eine P-Leitfähigkeit vermitteln in einer solchen Menge zu implantieren, daß lokal ein Bereich vom P+-Typ entsteht.
  • Weitere besondere Ausführungsarten des erfindungsgemäßen Verfahrens sind aus den Unteransprüchen zu ersehen.
  • Die Erfindung wird anhand von durch Zeichnungen erläuterten Ausführungswegen beschrieben. Es zeigen:
    • (Fortsetzung auf der ursprünglichen Seite 8 der Beschreibung)
      • Fign. 1A bis 1 verschiedene Stadien der Herstellung der dielektrischen Isoliationsstruktur gemäß der Erfindung,
      • Fig. 2 ein Diagramm zur Erläuterung des Überätzproblems bei hochdotierten Silicium- bereichen unter verschiedenen Ätzbedingungen,
      • Fign. 3 und 4 Schnitte durch zwei Isolationsstrukturen, welche das Problem des Füllens von sich mit der Tiefe verjüngenden Löchern je nach dem Winkel zwischen der Lochwand und der Vertikalen (Verjüngungswinkel) illustrieren sollen,
      • Fig. 5 einen Schnitt durch eine Isolationsstruktur, welche das Problem des Füllens sich verjüngender Löcher, welche alle denselben Verjüngungswinkel aber unterschiedliche Lochdurchmesser aufweisen, illustrieren soll,
      • Fig. 6 in einem Diagramm die experimentell festgestellte Abhängigkeit des Lochwandverjüngungswinkels von der Dicke des mittels chemischen Niederschlagens aus der Dampfphase in den Löchern als Füllung abgeschiedenen Siliciumdioxids (CVDsio2),
      • Fig. 7 in einem Diagramm die experimentell ermittelte Abhängigkeit der Erstreckung des Füllungsspalts in der dielektrischen Füllung der Nut bis über oder unter die Halbleiteroberfläche △l von dem Lochdurchmesser für verschiedene Verjüngungswinkel und
      • Fign. 8, 9 und 10 Diagramme, welche Besonderheiten beim Füllen der Löcher mit dielektrischem Material aufzeigen.
  • Anhand insbesondere der Fign. 1A bis 1 E werden nun die Schritte zur Herstellung der dielektrischen Isolation gemäß eines Ausführungsweges der Erfindung beschrieben. Die in der Fig. 1A gezeigte Struktur schließt ein das einkristalline Siliciumsubstrat 10, welches aus Gründen der Illustration als zum P--Typ zugehörig bezeichnet ist, eine auf dem Substrat 10 aufgebrachte Schicht 12 vom N+-Typ und eine auf der Schicht 12 aufgebrachte Schicht 14 mit einer N--Leitfähigkeit. Die Erfindung ist auch anwendbar, wenn alle oder einige der Schichten 10, 12 und 14 von einem Leitfähigkeitstyp wären, welcher dem angegebenen entgegengesetzt ist. Jedoch besteht die Schicht 12 bevorzugt aus einem Bereich mit hoher Leitfähigkeit, damit sie in der endgültigen Struktur die Funktion des Kollektors eines bipolaren Transistors übernehmen kann. Diese Struktur kann mittels verschiedener Herstellungsverfahren erzeugt werden. Die bevorzugte Technik besteht jedoch darin, von einem einkristallinen Siliciumsubstrat vom P--Typ auszugehen und dann ganzflächig eine Verunreinigung, beispielsweise Arsen, Antimon oder Phosphor, welche eine Leitfähigkeit vom N-Typ erzeugt, mittels Diffusion oder lonenimplantation ganzflächig in das Siliciumsubstrat hineinzubringen. Auf diese Weise läßt sich eine Schicht vom N+-Typ erzeugen, bei der die Oberflächenkonzentration der Verunreinigung im Bereich zwischen etwa 1 x 1019 und 1 x 1021 Atomen/cm3 liegt. Die Schicht 14 wird anschließend auf die Schicht 12 mittels Epitaxie aufgewachsen. Dies kann mittels bekannter Verfahren beispielsweise so gemacht werden, daß man Mischungen aus SiCL4 und H2 oder SiH4 und H2 bei Temperaturen im Bereiche zwischen etwa 1000 und etwa 1200°C auf das Substrat einwirken läßt. Die Schicht vom N+-Typ hat eine typische Dicke im Bereich zwischen etwa 1 und 3 ,um, während die Epitaxieschicht eine Dicke im Bereich zwischen etwa 0,5 und 10 um hat, wobei die genaue Dicke von den Bauteil, welches hergestellt werden soll, abhängt. Alternativ könnte die Struktur mittels verschiedenartiger Kombinationen von thermischer Diffusion, lonenimplantation und/oder epitaxialem Aufwachsen hergestellt werden.
  • Diese Verfahren würden die Bildung eines verschiedenartig ausgebildeten Subkollektorbereichs an den Stellen einschließen, an welchen die Bildung von Bipolarbauteilen erwünscht ist.
  • Bei bestimmten Bauteilstrukturen si'nd hochdotierte vergrabene Bereiche oder Schichten nicht notwendig und können deshalb weggelassen werden. Dies trifft beispielsweise für FET-Bauteile zu. Andererseits können eine Vielzahl von vergrabenen hochdotierten Bereichen von unterschiedlichen Dotierungstypen mittels einer Vielzahl von Epitaxie- und Diffusionsverfahrensschritten hergestellt werden. Diese Strukturen könnten sowohl für vergrabene Subkollektoren als auch für vergrabene Leitungen benötigt werden.
  • Die nächste Gruppe von in den Fign. 1 A und 1 B gezeigten Verfahrensschritten betreffen das Ätzen von Öffnungen oder Kanälen in die Siliciumstruktur, welche sich mit der Tiefe verjüngen, mittels reaktiver lonen. Eine Siliciumdioxidschicht 16 wird mittels bekannter Verfahren, d.h. entweder mittels thermischen Aufwachsens bei einer Temperatur von 970°C in einer nassen oder trockenen Sauerstoffatmosphäre oder mittels chemischen Niederschlagens aus der Dampfphase erzeugt. Andere Maskenmaterialien, wie z.B. Siliciumnitrid oder Aluminiumoxid oder Kombinationen dieser Materialien usw., können auch benutzt werden. Die Öffnungen 18 werden in der Oxidschicht in den Bereichen erzeugt, in welchen eine dielektrische Isolation gewünscht wird. Diese Öffnungen werden mittels der üblichen Photolithographie- und Ätztechniken erzeugt. Die in der Fig. 1 A gezeigte Struktur ist nun für den Ätzprozeß mittels reaktiver Ionen vorbeitet. Eine genauere Beschreibung dieses Prozesses enthält die oben erwähnte deutsche Offenlegungsschrift 2 617 483. Das mit Hochfrequenz erregte Plasma besteht, wie in der genannten Offenlegungsschrift ausgeführt ist, aus einam reaktives Chlor, Brom oder Jod enthaltenden Material. Die Dicke der Maskierungsschicht 16 liegt im Bereich zwischen etwa 0,2 und 2 µm, wobei die genaue Dicke von der erforderlichen Tiefe des herzustellenden Loches bzw. der herzustellenden Nut in dem Silicium abhängt. Die genaue Beschreibung der Hochfrequenz-Entladungsvorrichtung wird in de genannten Offenlegungsschrift gegeben. Die Atmosphäre beim reaktiven lonenätzen bzw. die Plasmaatmosphäre besteht bevorzugt aus einer Kombination eines inerten Gases, wie z.B. Argon mit einem Chlor enthaltendem Material. Eine mittels einer Hochfrequenzspannungsquelle erzeugte Leistungsdichte in der Größenordnung von etwa 0,1 bis 0,75 W/cm2 verursacht ein reaktives lonenätzen des Siliciums, bei dem dieses mit einer Geschwindigkeit im Bereich zwischen etwa 0,02 und etwa 0,08 µm pro Minute abgetragen wird. Das erwünschte Ätzergebnis ist in der Fig. 1B gezeigt, in der zu sehen ist, daß die Öffnungen oder Kanäle mindestens teilweise den Bereich 10 vom P-Leitfähigkeitstyp durchdringen. Die Kanäle oder Öffnungen gehen in jedem Fall weitgehend durch den Bereich 12 vom N+-Typ hindurch.
  • Es ist wichtig, daß die Öffnungen oder Kanäle sich mit der Tiefe mindestens so stark verjüngen, daß der Winkel zwischen der Öffnungswand und der Vertikalen größer als etwa 2° ist. Dies ist deshalb notwendig, weil bei dem nachfolgenden Verfahrensschritt des Füllens mit dielektrischem Material das Abscheiden in der Nähe des oberen Randes der Nut etwas rascher erfolgt als am Boden der Nut. Würde man von Löchern bzw. Nuten mit senkrechten Wänden ausgehen, so würde irgendwann einmal während des Abscheidens ein Zuwachsen des dann noch vorhandenen schmalen Lochs in der Nähe des oberen Lochrandes stattfinden, mit dem Ergebnis, daß das dielektrische Material in dem Bereich unter dem zugewachsenen Bereich eine schlechte Qualität hätte. Im Fall einer sich im ausreichenden Maß mit der Tiefe verjüngenden Nut, wird die Nut von ihrem Boden her gefüllt. Der bevorzugte Verjüngungsgrad, welcher für ein geeignetes Füllen mit dielektrischem Material, wie z.B. Siliciumdioxid, mittels chemischen Niederschlagens aus der Dampfphase geeignet ist, wird teilweise, was bei der Besprechung der Fig. 6 klar werden wird, von der Nutbreite abhängen. Ein Verjüngungswinkel, welcher größer als 20° ist, nimmt eine unnötig große Fläche auf der Oberfläche des Halbleiterbauteils in Anspruch. Diese Bildung der Struktur mit den sich verjüngenden Nuten oder Löchern, hängt hauptsächlich von zwei Faktoren ab. Der erste Faktor ist der Winkel der Seitenwand der Öffnung 18 in der Maskierungsschicht 16. Der zweite Faktor ist der Unterschied in den Geschwindigkeiten, mit denen das Maskenmaterial und das Substratmaterial geätzt werden. Je höher das Verhältnis der Geschwindigkeiten ist, mit denen das Substratmaterial und das Maskenmaterial geätzt werden, um so vertikaler werden die Lochwände im Siliciumsubstrat.
  • Bei der Anwendung überlicher lithographischer Techniken, werden im allgemeinen Öffnungen im Photolack erhalten, welche sich mit der Tiefe etwas verjüngen. Wird dann das reaktive lonenätzen dazu benutzt, um in dem darunterliegenden Siliciumdioxidfilm durch die sich verjüngenden Fenster im Photolack Öffnungen zu erzeugen, und wenn das Verhältnis der Geschwindigkeit des Lackätzens zu der des Siliciumdioxidätzens ungefähr eins ist, wird die im Lackfenster vorhandene Verjüngung auf das Fenster im Siliciumdioxid übertragen. In der Folge wird dann diese Verjüngung auf das Silicium übertragen, sofern nicht ein hohes Verhältnis der Geschwindigkeit des Siliciumätzens zu der des Siliciumdioxidätzens eingestellt wird. Die Verjüngung in der Siliciumdioxidmaske liegt bevorzugt in dem Verjüngungswinkelbereich zwischen 5 und 20°. Wenn bei dem Lithographieverfahren Fenster im Lack mit vertikalen Lochwänden entstehen, dann werden auch die Fenster im Siliciumdioxid vertikale Lochwände aufweisen und es ist unter diesen Bedingungen so, daß die Öffnungen im Silicium praktisch auch vertikale Lochwände haben werden, und zwar unabhängig von dem Verhältnis der Geschwindigkeit des Siliciumätzens zu der Geschwindigkeit des Siliciumdioxidätzens.
  • Die Änderung der Ätzgeschwindigkeiten beeinflußt auch das Unterätzen von hoch dotierten Bereichen vom N+- oder P--Typs, wie z.B. des Bereichs 12. Bei Ätzgeschwindigkeiten von ungefähr 0,07 µm pro Minute, werden in Bereichen vom N+-Typ Löcher mit vertikalen Wänden ohne laterale Unterätzung erzeugt. Wie die Fig. 2 zeigt, wird ein Erniedrigen der Ätzgeschwindigkeiten eine zunehmend stärkere Verjüngung verursachen. Die Fig. 2 ist ein Diagramm, welches den Einfluß der Siliciumätzgeschwindigkeit in um pro Minute in Abhängigkeit von dem Prozentgehalt des chlorhaltigen Materials im Argon für verschiedene Drucke in der Reaktionskammer zeigt. Die Kurve 20 zeigt die Verhältnisse bei einem Druck von 13, 33 µbar. Bei diesem Druck und bei den angegebenen Ätzgeschwindigkeiten findet praktisch keine Unterätzung in den Bereichen vom N+-Typ statt, wobei es gleichgültig ist, wie hoch der Prozentgehalt des chlorhaltigen Materials ist.
  • Man ersieht aus der Kurve 20, daß bei einer Änderung des Gehalts des chlorhaltigen Materials im Argon von 10% bis etwa 3% sich der Verjüngungswinkel in den Löchern von etwa 0 bis etwa 20° ändert. Bei allen in der Fig. 2 wiedergegebenen Experimenten ist die Leistung 0,16 W/cm2 und die Kathode besteht aus Siliciumdioxid. Die Kurve 22 zeigt, daß bei einer Ätzgeschwindigkeit von 0,06 µm pro Minute und einem Chlorgehalt in Argon von etwa 3% eine Nut mit vertikalen Wänden erhalten wird. Wenn man sich auf der Kurve nach oben bis zu einer Ätzgeschwindigkeit von 0,10 µm pro Minute und einem Gehalt des chlorhaltigen Materials im Argon von 5% bewegt, dann erkennt man die Unterätzung in dem Bereich vom N+-Typ. Bewegt man sich auf der Kurve noch weiter nach oben bis zu einer Ätzgeschwindigkeit von 0.14 µm pro Minute und etwa einem Gehalt des chlorhaltigen Materials im Argon von 7%, ist ein übermäßiges Unterätzen zu sehen, welches sehr ernst ist. Die Kurve 24 zeigt die Situation bei einem Druck von 53,33 µbar. Bei einem Gehalt des chlorhaltigen Materials im Argon von 2% und etwa einer Ätzgeschwindigkeit von 0,06 µn pro Minute, ist die Unterätzung im N+-Bereich kein Problem. Bewegt man sich jedoch auf der Kurve aufwärts bis zu einer Ätzgeschwindigkeit von 0,08 µm, beginnt die Unterätzung deutlich zu werden. Es ist anzunehmen, daß wenn man sich auf der Kurve noch weiter nach oben bewegt, das Unterätzen noch stärker wird. Bei dem Punkt 26 ist das Verhältnis bei einem Gesamtdruck von 119,99 µbar wiedergegeben. Man erkennt ein extensives Unterätzen, welches zu einem nicht befriedigenden Produkt führt. Man ersieht aus dem Diagramm in der Fig. 2, daß brauchbare Betriebsbedingungen vorliegen, wenn der Druck im Bereich zwischen etwa 2,66 und etwa 66,6 ,ubar, die Konzentration des chlorhaltigen materials in der Gasatmosphäre zwischen etwa 2 und etwa 10% und die Ätzgeschwindigkeit zwischen etwa 0,04 und 0,08 µm pro Minute liegen. Die chlorhaltigen Materialien, mit welchen die genannten Ergebnisse erzielt werden, sind C12, CC!4' CHCl3und andere Chlor enthaltende Materialien.
  • Das Hauptproblem, welches aus dem Unterätzen des N+-Bereichs folgt, ist, daß es den minimalen Abstand, welchen zwei lsolationsbereiche voneinander haben können, nach unten begrenzt. Wenn ein sehr starkes Unterätzen auftritt, und zwei Isolationsbereiche sehr nahe beieinanderliegen, wird eine vollständige Unterätzung des Bereichs 14 eintreten. Darüber hinaus wird der N+-Kollektorbereich vollständig entfernt werden, so daß kein Transistor gebildet werden kann. Noch ein weiteres Problem wird in jedem unterätzten Bereich dadurch auftreten, daß die sich nicht linear verjüngenden Löcher nicht sauber mit dielektrischem, mittels chemischen Niederschlagens aus der Dampfphase abgeschiedenem Material, wie z.B. Siliciumdioxid, gefüllt werden. Die Folge ist eine gefüllte Nut, welche ein vergrabenes Loch oder einen vergrabenen Kanal enthält.
  • Bezugnehmend auf die Fig. 1 C wird nun der nächste Schritt in dem erfindungsgemäßen Verfahren besprochen. Bei diesem Schritt werden die Öffnungen oder Kanäle thermisch oxidiert, indem der Halbleiterkörper einer oxidierenden Atmosphäre, beispielsweise einer feuchten Sauerstoffatmosphäre bei 970°C, ausgesetzt wird. Der Halbleiterkörper wird der Atmosphäre zwischen etwa 10 und etwa 30 Minuten ausgesetzt, um die bevorzugte Siliciumdioxiddicke innerhalb der Öffnung oder des Kanals zu erzeugen. Die bevorzugte Dicke liegt zwischen etwa 0,05 und etwa 0,2 µm. Der Zweck des thermischen Oxids 30 ist es, gute Eigenschaften der Grenzfläche zwischen dem Silicium und dem Siliciumdioxid sicherzustellen. Dielektrisches Material, welches mittels chemischen Niederschlagens aus der Dampfphase aufgebracht worden ist, hat im allgemeinen nicht so gute Eigenschaften wie thermisch gewachsenes Oxid. Dielektrisches Material mit guten Eigenschaften ist aber notwendig, um anschließend das Anstoßen von diffundierten P/N-Übergängen an die dielektrische Isolation zu erlauben.
  • Die minimale Dicke muß nominell 0,05 flm sein, damit eine gute thermische Siliciumdioxidschicht vorliegt. Eine dünnere Schicht könnte dadurch Schwierigkeiten verursachen, daß durchgehende Poren im Oxid vorhanden sind, und könnte dadurch Probleme mit der elektrischen Integrität verursachen.
  • Die maximale Dicke wird hauptsächlich bestimmt durch die Zeit, welche bei erhöhten Temperaturen zum Aufwachsen erforderlich ist. Lange Aufwachszeiten bei hohen Temperaturen führen dazu, daß sich jeder diffundierte P/N-Übergang in den -Siliciumbereichen bewegt. Sehr dicke Oxidfilme, welche bei solchen Temperaturen erzeugt worden sind, verursachen auch Spannungsprobleme im Siliciummaterial.
  • Das thermisch gewachsene Oxid 30 folgt fast exakt der Verjüngung der Seitenwände der Öffnung, welche mittels reaktiven lonenätzens erzeugt worden ist. Das Ergebnis des nächsten Verfahrensschritts, bei welchem die Öffnungen mit einem geeigneten dielektrischen Material gefüllt werden, ist in der Fig. 1 D gezeigt aus der man ersieht, daß die Öffnung bzw. der Kanal mit einer aus mittels Niederschlagens aus der Dampfphase erzeugtem Siliciumdioxid bestehenden Schicht 32 gefüllt ist. Um die Öffnung bzw. den Kanal vollständig zu füllen ist es notwendig, die Oberfläche der Schicht 30 nicht nur im Kanal bzw. in der Öffnung, sondern vollständig über die gesamte Oberfläche des Siliciumkörpers zu bedecken. Bei dem bevorzugten Füllprozeß handelt es sich um ein chemisches Niederschlagen von Siliciumdioxid aus der Dampfphase bei 800 bis 1000°C unter Verwendung von Gasmischungen, welche CO2, SiH4 und N2 oder N20, SiH4 und N2 enthalten.
  • Typische Abscheidungsgeschwindigkeiten liegen größenordnungsmäßig zwischen 5 und 10 nm/Min. und die Gesamtdicke der abgeschiedenen Schichten liegt für 2 µm breite Nuten bei nominell 3 fLm, wenn eine angenähert planare Oberfläche gewünscht wird. Die spezielle Beziehung zwischen der Ebenheit und der Dicke des mittels chemischen Niederschlagens aus der Dampfphase aufgebrachten Siliciumdioxids, ist in der Fig. 8 aufgezeigt.
  • Die Probleme, welche beim Füllen von Öffnungen oder Kanälen auftreten, lassen sich einleuchtender anhand der Fign. 3, 4 und 5 erläutern. Diese Fign. zeigen die ausschlaggebende Bedeutung des Verjüngungswinkels der Lochseitenwände und der Lochabmessungen an der Siliciumoberfläche. In der Fig. 3 sieht man im mittleren Teil der mit mittels chemischen Niederschlagens aus der Dampfphase aufgebrachtem Siliciumdioxid gefüllten Öffnungen einen schmalen Füllungsspalt 40. Diesen Füllungsspalt sieht man erst, nach dem man einen Querschnitt durch den mit SiOz gefüllten Kanal geätzt hat. Die Bildung des Füllungsspaltes verursacht ein Oxid mit schlechten Eigenschaften in diesem Bereich und Experimente zeigen, daß der Spalt sich dadurch bildet, daß das Siliciumdioxid über Öffnungen, welche schmäler sind als 0,2 µm und deren Verjüngswinkel kleiner als 20° ist, unter Bedeckung des Lochs hinüberwächst. Es ist festgestellt worden, daß der Verjüngungswinkel der Öffungswände mit dem fortschreitenden Füllen der Öffnung abnimmt (s. Fig. 6). Dies kann das Überbrücken mit dem Oxid auf verschiedene Art und Weise beeinflussen, wobei der spezielle Effekt mit der Lochbreite und dem Verjüngswinkel zusammenhängt. Diese Effekte sind in den Fign. 3, 4 und 5 gezeigt. Sie illustrieren durch eine Serie von Linien, welche gleiche Schichtdickenbereiche aus mittels chemischen Niederschlagens aus der Dampfphase aufgebrachtem Siliciumdioxid repräsentieren, das fortschreitende Auffüllen der Nuten. Wie in der Fig. 3 gezeigt ist, tendiert der Füllungsspalt 40 dazu, weiter unten in der aufgefüllten Nut begraben zu werden, wenn die Nutbreite sich verbreitert und der Verjüngungswinkel zunimmt. Fig. 4 zeigt anhand von Nuten mit gleicher Breite den Einfluß des Verjüngungswinkels. Man sieht noch einmal, daß in den sich stärker verjüngenden Nuten der Füllungsspalt bzw. der Bereich aus schlechtem Siliciumdioxid tiefer vergraben wird. Fig. 5 zeigt anhand von vier Nuten mit demselben Verjüngungswinkel den Einfluß der Nutbreite. Mit zunehmender Breite der Nut verschiebt sich der obere Rand des Bereichs aus schlechtem Oxid nach oben.
  • Diese Ergebnisse sind in der Fig. 7 aufsummiert, in welcher die Erstreckung Al des Füllungsspaltes bis über oder unter die Oberfläche des Siliciumplättchens für verschiedene Verjüngungswinkel über der Nutbreite aufgetragen ist. Es geht aus der Fig. klar hervor, daß man erfolgreich vergrabene Bereiche aus schlechtem Siliciumdioxid dann erhält, wenn die Nutbreiten schmal und die Verjüngungswinkel klein sind. Wird die Nutbreite verbreitert, muß der Verjüngungswinkel entsprechend vergrößert werden, damit das schlechte Oxid vergraben bleibt.
  • Die Fig. 6 enthält experimentelle Daten, welche die Änderung des Verjüngungswinkels (in der Fig. 6 mit ≮ α bezeichnet) der Lochwandung mit der fortschreitenden Auffüllung der Nut aufzeigen. Es ist offensichtlich, daß wenn man von Nuten mit vertikalen Wänden ausgeht, man beim Abscheiden Nuten mit negativem Verjüngungswinkeln erhält, aus denen in der Folge Lunker im Siliciumdioxid resultieren.
    • Fig. 8 enthält experimentelle Werte betreffend die notwendige Dicke des mittels chemischen Niederschlagens aus der Dampfphase aufgebrachten Siliciumdioxids (CVDsio2), um die Oberfläche über einer Nut vollständig zu planarisieren. Die notwendige Schichtdicke um dies zu erreichen, hängt zusammen mit der Nutbreite am oberen Rand der Nut.
    • Die Fig. 9 zeigt ähnliche experimentelle Daten, d.h. solche, welche das Füllen von Nuten und die Planarität betreffen, wie die Fig. 8, und unterstreicht noch, daß die Planarisierung streng von der Nutbreite und nicht von dem Verjüngungswinkel a abhängt.
    • Die Fig. 10 zeigt in einem weiteren Diagramm den Einfluß der Nutbreite für verschiedene Überdeckungsdicken auf die Oberflächenplanarität.
  • Der letzte Schritt des Verfahrens ist das reaktive lonenätzen der in Fig. 1D gezeigten Siliciumdioxidschicht 32, wobei die in der Fig. 1 gezeigte Struktur erzeugt wird.
  • Der Überschuß des Siliciumdioxids wird bequem mittels reaktiven lonenätzens und mit der Hilfe eines optischen Filmdickenmeßsystems oder wenn die Geschwindigkeit, mit der das Siliciumdioxid geätzt wird, bekannt ist, auch ohne ein solches System, entfernt. Die Vorrichtung, welche für diesen Verfahrensschritt benutzt wird, besteht bevorzugt aus einer Vorrichtung zum Kathodenzerstäubungsätzen bei niedrigem Druck, in der das Plättchen auf einer Kathodendeckplatte aus Silicium positioniert ist. Ein fluorierter Kohlenwasserstoff, wie z.B. CF4 kann als Ätzmittel verwendet werden, weil dann das Verhältnis der Geschwindigkeit des SiO -Ätzens zu der des Si-Ätzens ungefähr 1:1 ist. Der Gasdruck kann im Bereich zwischen 13,33 und 93,3 µbar und der Gasfluß im Bereich zwischen 2 und 50 ccm/min liegen. Der Hochfrequenzleistungspegel liegt bevorzugt im Bereich zwischen etwa 0,1 und 0,5 W/cm2.
  • Das Ergebnis des Dünnens der Siliciumdioxidschicht mittels reaktiven lonenätzens kann sein, daß der nicht genügend vergrabene Bereich aus schlechtem Oxid in der Mitte der Nut sichtbar wird. Das ist ein potentielles Problem, weil bei jedem Naßätzen der Plättchenoberfläche, wenn solche Bereiche aus schlechtem Siliciumdioxid freiliegen, eine Spaltbildung in diesem Bereich verursacht würde. Solche Spalte könnten potentielle Fallen für Schmutz oder Prozeßrückstände werden, und könnten die Eigenschaften des Bauteils negativ beeinflussen. Ein alternatives Verfahren, um einige der Unterätzprobleme zu umgehen, würde so aussehen, daß ein hochdotierter Bereich 12 in einer solchen Art und Weise hergestellt wird, daß dieser Bereich Dort unterbrochen ist, bzw. Aussparungen aufweist, wo die Öffnungen oder Kanäle gebildet werden sollen. In diesem Fall würde ein schwach dotierten Bereich vom P--Typ den Bereich umgeben, welcher mittels reaktiver lonen geätzt werden soll. Auf diese Weise würde ein Unter- ätzproblem vermieden. Diese Alternative erfordert spezielle Oxidations-, Photolithographie- und Ätzschritte, damit dieser Bereich vom N+-Typ mit Aussparungen entsteht. Die Bildung eines Bereichs vom P+-Typ unterhalb des Isolationsbereichs kann nützlich sein, wenn das Substrat vom P--Typ ist. In solchen Fällen hat der P--Bereich die Tendenz, seinen Widerstand zu ändern, was soweit gehen kann, daß das Material aus dem er besteht, wenn er thermisch oxidiert wird, in ein solches vom N-Typ invertiert wird. Ein P+-Bereich verhindert eine solche Inversionsmöglichkeit. Ein solcher Bereich kann durch das Einbringen eines Dotierungsstoffs, wie z.B. Bor, mittels Ionenimplantation vor der thermischen Oxidation der Nut erzeugt werden. Bei der lonenimplantation geht man am besten so vor, daß die Nut mit einer dünnen, mittels chemischen Niederschlagens aus der Dampfphase erzeugten Siliciumdioxidschicht bedeckt wird. Eine solche zwischen etwa 50 und 80 nm dicke Bedeckung erlaubt die Implantation beispielsweise von Bor durch den Boden der Nut hindurch in das Silicium aber nicht durch das Siliciumdioxid auf den Seitenwänden der Nut hindurch. Dies ist so, weil der Ionenstrahl mit den Seitenwänden der Nut einen spitzen Winkel bildet und deshalb die Wegstrecke durch das Siliciumdioxid bis zum Silicium größer ist, als die echte Dicke des Siliciumdioxids beträgt. Nach der Implantation und einem geeigneten Temperschritt, wird das mittels chemischen Niederschlagens aus der Dampfphase erzeugte Siliciumdioxid entfernt und dann wird die normale Prozeßschrittfolge, welche oben anhand der Fign. 1 C bis 1 E besprochen worden ist fortgesetzt.
  • Eine andere Möglichkeit, den Fabrikationsprozeß zu modifizieren, besteht darin, die halbleitersubstrate nach dem Prozeßschritt, bei welchem die in der Fig. 1 E gezeigte Struktur entsteht, einem Temperschritt in einer Wasserdampfatmosphäre zu unterwerfen. Diese Temperung, welche bei einer Temperatur im Bereich zwischen 900 und 950°C durchgeführt wird, wird irgendwelches im Mittelbereich der Nut freiliegendes Siliciumdioxid schlechter Qualität in ein solches von guter Qualität umgewandelt. Der Vorteil dieser Prozeßmodifikation besteht darin, daß es bei ihrer Anwendung nicht mehr so wichtig ist, daß die Bereiche aus Siliciumdioxid schlechter Qualität mit Sicherheit vergraben sind und daß es deshalb nicht mehr so wichtig ist, daß die Verjüngungswinkel möglichst groß sind, weshalb es möglich ist, eine höhere Bauteildichte bei der Herstellung von integrierten Schaltkreisen vorzusehen. Mit der Prozeßmodifikation ist es beispielsweise möglich, Siliciumdioxid schlechter Qualität, welches beim Vorliegen kleiner Verjüngungswinkel, wie z.B. solchen im Bereich zwischen 2 und 4° entstanden ist, in solches von guter Qualität umzuwandeln.
  • Das erfindungsgemäße Verfahren ist nicht auf die in den Ausführungsbeispielen beschriebenen Anwendungen beschränkt. Beispielsweise können die mittels des beschriebenen Verfahrens erzeugten einkristallinen Siliciumbereiche auch zur Ausbildung anderer Bauteile als von Bipolartransistoren benutzt werden. Solche Bauteile würden passive Bauteile wie z.B. Widerstände und aktive Bauteile wie z.B. Metall-Oxid-Silicium-Feldeffektransistoren (MOSFET)-Bauteile einschließen.

Claims (11)

1. Verfahren zum Herstellen von lateral isolierten Bereichen in einem Siliciumkörper, bei dem Nuten an den Stellen, an welchen der Isolationsrahmen entstehen soll, mittels reaktiven lonenätzens in das Silicium geätzt, anschließend oberflächlich thermisch oxidiert und dann mit dielektrischem Material gefüllt werden, wobei das dielektrische Material mit der notwendigen Dicke ganzflächig auf den Siliciumkörper aufgebracht wird, um die Oberfläche der Nute zu planarisieren, und schließlich das dielektrische Material außerhalb der Nute weggeätzt wird, dadurch gekennzeichnet, daß unter Anwendung einer Maske aus einem Material aus der Gruppe Siliciumdioxid, Siliciumnitrid, Aluminiumoxid oder Kombinationen dieser Materialien mit in Richtung der Siliciumoberfläche sich verjüngenden Maskenfenstern die Nuten in den Siliciumkörper mit einer über den Gasdruck in der Reaktionskammer, die Konzentration des reaktiven Gases in der Reaktionsatmosphäre und die Hochfrequenz-Leistungsdichte derart auf diejenige des Maskenmaterials abgestimmten Ätzgeschwindigkeit erzeugt werden, daß sie sich in der Tiefe verjüngen und einen flachen Boden aufweisen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Nuten erzeugt werden, deren Breite am oberen Rand maximal 4 µm ist, und deren Seitenwände einen Verjüngungswinkel im Bereich zwischen etwa 2 und etwa 20° aufweisen.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß beim reaktiven lonenätzen ein reaktives Gas verwendet wird, welches aus einem Halogen aus der Gruppe Chlor, Brom, Jod bzw. einem eines dieser Elemente enthaltenden Material besteht und der Reaktionsatmosphäre in Mengen im Bereich zwischen 2 und etwa 10% zugesetzt wird, daß bei einem Druck in der Reaktionskammer im Bereich zwischen etwa 2,66 und etwa 66 µbar gearbeitet und die Ätzgeschwindigkeit auf einen Wert im Bereich zwischen etwa 0,03 und etwa 0,08 ,um/Min. eingestellt wird.
4. Verfahren nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein Siliciumkörper (10) verwendet wird, welcher mindestens eine hochdotierte Schicht (12) enthält und daß die Nuten so tief geätzt werden, daß sie im wesentlichen die hochdotierte Schicht (12) durchdringen.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß in einer Argonatmosphäre, welcher als reaktives Gas Chlor in Mengen von <8% zugesetzt ist, gearbeitet wird.
6. Verfahren nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß in bekannter Weise auf einer auf dem Siliciumkörper aufgebrachten SiOz-Schicht (16) eine entsprechend dem gewünschten Muster der Nuten ausgebildete-Photolackmaske erzeugt wird und daß dann die SiOz-Schicht (16) so reaktiv geätzt wird, daßdas Atzgeschwindigkeitsverhältnis von SiOz: Photolack ungefähr eins ist.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß in der SiOz-Schicht (16) Öffnungen (18), deren Seitenwande einen Verjüngungswinkel im Bereich zwischen etwa 5 und etwa 20° aufweisen, erzeugt werden.
8. Verfahren nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß beim thermischen Oxidieren eine ungefähr 0,2 µm dicke Siliciumdioxidschicht (30) erzeugt wird.
9. Verfahren nach einem oder mehreren der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das zum Füllen der Nuten verwendete dielektrische Material (32) mittels chemischen Niederschlagens aus der Dampfphase erzeugt und in einer Dicke im Bereich zwischen etwa 1 und etwa 5 µm abgeschieden wird, wobei die für die Planarisierung notwendige Mindestdicke in Abhängigkeit von der Breite der Nut am oberen Rand festgelegt wird, und daß das dielektrische Material (32) mittels reaktiven lonenätzens entfernt wird.
10. Verfahren nach einem oder mehreren der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß nach dem Wegätzen des mittels chemischen Niederschlagens aus der Dampfphase erzeugten dielektrischen Materials (32) der Siliciumkörper bei einer Temperatur im Bereich zwischen etwa 900 und etwa 950°C einer Behandlung mit Wasserdampf unterworfen wird.
11. Verfahren nach einem oder mehreren der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß, wenn die Nuten bis in einen Bereich vom P-Typ reichen, in den Bodenbereich der Nuten' vor dem thermischen Oxidieren Verunreinigungen, welche eine P-Leitfähigkeit vermitteln, in einer solchen Menge implantiert werden, daß lokal ein Bereich vom P+-Typ entsteht.
EP78100614A 1977-08-15 1978-08-07 Verfahren zum Herstellen von lateral isolierten Siliciumbereichen Expired EP0000897B1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US05/824,361 US4104086A (en) 1977-08-15 1977-08-15 Method for forming isolated regions of silicon utilizing reactive ion etching
US824361 1977-08-15

Publications (2)

Publication Number Publication Date
EP0000897A1 EP0000897A1 (de) 1979-03-07
EP0000897B1 true EP0000897B1 (de) 1981-12-23

Family

ID=25241194

Family Applications (1)

Application Number Title Priority Date Filing Date
EP78100614A Expired EP0000897B1 (de) 1977-08-15 1978-08-07 Verfahren zum Herstellen von lateral isolierten Siliciumbereichen

Country Status (6)

Country Link
US (1) US4104086A (de)
EP (1) EP0000897B1 (de)
JP (1) JPS5432277A (de)
CA (1) CA1097826A (de)
DE (1) DE2861453D1 (de)
IT (1) IT1112298B (de)

Families Citing this family (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4140558A (en) * 1978-03-02 1979-02-20 Bell Telephone Laboratories, Incorporated Isolation of integrated circuits utilizing selective etching and diffusion
US4264382A (en) * 1978-05-25 1981-04-28 International Business Machines Corporation Method for making a lateral PNP or NPN with a high gain utilizing reactive ion etching of buried high conductivity regions
US4196440A (en) * 1978-05-25 1980-04-01 International Business Machines Corporation Lateral PNP or NPN with a high gain
US4276099A (en) * 1978-10-11 1981-06-30 The Secretary Of State For Defence In Her Britannic Majesty's Government Of The United Kingdom Of Great Britain And Northern Ireland Fabrication of infra-red charge coupled devices
US4256514A (en) * 1978-11-03 1981-03-17 International Business Machines Corporation Method for forming a narrow dimensioned region on a body
US4229233A (en) * 1979-02-05 1980-10-21 International Business Machines Corporation Method for fabricating non-reflective semiconductor surfaces by anisotropic reactive ion etching
JPS55107780A (en) * 1979-02-07 1980-08-19 Hitachi Ltd Etching method
US4214946A (en) * 1979-02-21 1980-07-29 International Business Machines Corporation Selective reactive ion etching of polysilicon against SiO2 utilizing SF6 -Cl2 -inert gas etchant
US4252579A (en) * 1979-05-07 1981-02-24 International Business Machines Corporation Method for making single electrode U-MOSFET random access memory utilizing reactive ion etching and polycrystalline deposition
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
US4211582A (en) * 1979-06-28 1980-07-08 International Business Machines Corporation Process for making large area isolation trenches utilizing a two-step selective etching technique
US4259145A (en) * 1979-06-29 1981-03-31 International Business Machines Corporation Ion source for reactive ion etching
US4222792A (en) * 1979-09-10 1980-09-16 International Business Machines Corporation Planar deep oxide isolation process utilizing resin glass and E-beam exposure
US4303933A (en) * 1979-11-29 1981-12-01 International Business Machines Corporation Self-aligned micrometer bipolar transistor device and process
US4333227A (en) * 1979-11-29 1982-06-08 International Business Machines Corporation Process for fabricating a self-aligned micrometer bipolar transistor device
JPS5681968A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of semiconductor device
US4383885A (en) * 1980-02-06 1983-05-17 Bell Telephone Laboratories, Incorporated Reactive sputter etching of polysilicon utilizing a chlorine etch gas
CA1148895A (en) * 1980-02-06 1983-06-28 Dan Maydan Reactive sputter etching of silicon
US4338138A (en) * 1980-03-03 1982-07-06 International Business Machines Corporation Process for fabricating a bipolar transistor
US4309812A (en) * 1980-03-03 1982-01-12 International Business Machines Corporation Process for fabricating improved bipolar transistor utilizing selective etching
US4318751A (en) * 1980-03-13 1982-03-09 International Business Machines Corporation Self-aligned process for providing an improved high performance bipolar transistor
US4274909A (en) * 1980-03-17 1981-06-23 International Business Machines Corporation Method for forming ultra fine deep dielectric isolation
US4287661A (en) * 1980-03-26 1981-09-08 International Business Machines Corporation Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation
US4758528A (en) * 1980-07-08 1988-07-19 International Business Machines Corporation Self-aligned metal process for integrated circuit metallization
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
JPS585537Y2 (ja) * 1980-07-09 1983-01-31 聡 田原 なべ蓋の支持脚
US4394196A (en) * 1980-07-16 1983-07-19 Tokyo Shibaura Denki Kabushiki Kaisha Method of etching, refilling and etching dielectric grooves for isolating micron size device regions
US4307180A (en) * 1980-08-22 1981-12-22 International Business Machines Corp. Process of forming recessed dielectric regions in a monocrystalline silicon substrate
JPS5760851A (en) * 1980-09-17 1982-04-13 Hitachi Ltd Dielectric isolation of semiconductor integrated circuit
JPS589333A (ja) * 1981-07-08 1983-01-19 Hitachi Ltd 半導体装置
EP0048175B1 (de) * 1980-09-17 1986-04-23 Hitachi, Ltd. Halbleiterbauelement und Verfahren zu dessen Herstellung
US4331708A (en) * 1980-11-04 1982-05-25 Texas Instruments Incorporated Method of fabricating narrow deep grooves in silicon
US4391531A (en) * 1980-12-19 1983-07-05 Timex Corporation Electrooptical display/lead frame subassembly and timepiece module including same
US4356211A (en) * 1980-12-19 1982-10-26 International Business Machines Corporation Forming air-dielectric isolation regions in a monocrystalline silicon substrate by differential oxidation of polysilicon
US4374011A (en) * 1981-05-08 1983-02-15 Fairchild Camera & Instrument Corp. Process for fabricating non-encroaching planar insulating regions in integrated circuit structures
JPS583248A (ja) * 1981-06-30 1983-01-10 Toshiba Corp バイポ−ラ型半導体装置の製造方法
US4506435A (en) * 1981-07-27 1985-03-26 International Business Machines Corporation Method for forming recessed isolated regions
US4532701A (en) * 1981-08-21 1985-08-06 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing semiconductor device
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
US4454646A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
JPS5848936A (ja) * 1981-09-10 1983-03-23 Fujitsu Ltd 半導体装置の製造方法
US4491486A (en) * 1981-09-17 1985-01-01 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device
JPS5873163A (ja) * 1981-10-27 1983-05-02 Toshiba Corp Ｍｏｓ型半導体装置
US4390393A (en) * 1981-11-12 1983-06-28 General Electric Company Method of forming an isolation trench in a semiconductor substrate
US4419810A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Self-aligned field effect transistor process
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4435898A (en) 1982-03-22 1984-03-13 International Business Machines Corporation Method for making a base etched transistor integrated circuit
US4535531A (en) * 1982-03-22 1985-08-20 International Business Machines Corporation Method and resulting structure for selective multiple base width transistor structures
JPS58202545A (ja) * 1982-05-21 1983-11-25 Toshiba Corp 半導体装置の製造方法
US4502913A (en) * 1982-06-30 1985-03-05 International Business Machines Corporation Total dielectric isolation for integrated circuits
US4712125A (en) * 1982-08-06 1987-12-08 International Business Machines Corporation Structure for contacting a narrow width PN junction region
US4444605A (en) * 1982-08-27 1984-04-24 Texas Instruments Incorporated Planar field oxide for semiconductor devices
JPS5961045A (ja) * 1982-09-29 1984-04-07 Fujitsu Ltd 半導体装置の製造方法
USRE34400E (en) * 1982-09-29 1993-10-05 Fujitsu Limited Method for fabricating isolation region in semiconductor devices
JPS5992548A (ja) * 1982-11-18 1984-05-28 Toshiba Corp 半導体装置及びその製造方法
JPS59119848A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
US4492008A (en) * 1983-08-04 1985-01-08 International Business Machines Corporation Methods for making high performance lateral bipolar transistors
US4546536A (en) * 1983-08-04 1985-10-15 International Business Machines Corporation Fabrication methods for high performance lateral bipolar transistors
US4573256A (en) * 1983-08-26 1986-03-04 International Business Machines Corporation Method for making a high performance transistor integrated circuit
JPS61500140A (ja) * 1983-10-11 1986-01-23 アメリカン テレフオン アンド テレグラフ カムパニ− 相補型金属−酸化物−半導体デバイスを含む半導体回路
US4656050A (en) * 1983-11-30 1987-04-07 International Business Machines Corporation Method of producing electronic components utilizing cured vinyl and/or acetylene terminated copolymers
US4551906A (en) * 1983-12-12 1985-11-12 International Business Machines Corporation Method for making self-aligned lateral bipolar transistors
US4456501A (en) * 1983-12-22 1984-06-26 Advanced Micro Devices, Inc. Process for dislocation-free slot isolations in device fabrication
US4534826A (en) * 1983-12-29 1985-08-13 Ibm Corporation Trench etch process for dielectric isolation
JPH06101470B2 (ja) * 1984-02-03 1994-12-12 アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド スロット内に形成されたバイポーラトランジスタからなる能動要素を有する集積回路装置
US4691222A (en) * 1984-03-12 1987-09-01 Harris Corporation Method to reduce the height of the bird's head in oxide isolated processes
US4569701A (en) * 1984-04-05 1986-02-11 At&T Bell Laboratories Technique for doping from a polysilicon transfer layer
US4549914A (en) * 1984-04-09 1985-10-29 At&T Bell Laboratories Integrated circuit contact technique
US4526631A (en) * 1984-06-25 1985-07-02 International Business Machines Corporation Method for forming a void free isolation pattern utilizing etch and refill techniques
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
US4689656A (en) * 1984-06-25 1987-08-25 International Business Machines Corporation Method for forming a void free isolation pattern and resulting structure
US4570330A (en) * 1984-06-28 1986-02-18 Gte Laboratories Incorporated Method of producing isolated regions for an integrated circuit substrate
US4860081A (en) * 1984-06-28 1989-08-22 Gte Laboratories Incorporated Semiconductor integrated circuit structure with insulative partitions
JPS6181653A (ja) * 1984-09-28 1986-04-25 Nec Corp 半導体装置の自己整合誘電体分離方法
US4656497A (en) * 1984-11-01 1987-04-07 Ncr Corporation Trench isolation structures
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
JPS61121341A (ja) * 1984-11-16 1986-06-09 Mitsubishi Electric Corp ガラスパツシベ−シヨン形半導体装置の製造方法
US4665010A (en) * 1985-04-29 1987-05-12 International Business Machines Corporation Method of fabricating photopolymer isolation trenches in the surface of a semiconductor wafer
US4984039A (en) * 1985-05-03 1991-01-08 Texas Instruments Incorporated Tapered trench structure and process
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US4702795A (en) * 1985-05-03 1987-10-27 Texas Instruments Incorporated Trench etch process
US4916511A (en) * 1985-05-03 1990-04-10 Texas Instruments Incorporated Trench structure and process
US4648173A (en) * 1985-05-28 1987-03-10 International Business Machines Corporation Fabrication of stud-defined integrated circuit structure
US4714520A (en) * 1985-07-25 1987-12-22 Advanced Micro Devices, Inc. Method for filling a trench in an integrated circuit structure without producing voids
US4665007A (en) * 1985-08-19 1987-05-12 International Business Machines Corporation Planarization process for organic filling of deep trenches
US4630356A (en) * 1985-09-19 1986-12-23 International Business Machines Corporation Method of forming recessed oxide isolation with reduced steepness of the birds' neck
US5462767A (en) * 1985-09-21 1995-10-31 Semiconductor Energy Laboratory Co., Ltd. CVD of conformal coatings over a depression using alkylmetal precursors
JPS6269520A (ja) * 1985-09-21 1987-03-30 Semiconductor Energy Lab Co Ltd 光ｃｖｄ法により凹部を充填する方法
JPS6281727A (ja) * 1985-10-05 1987-04-15 Fujitsu Ltd 埋込型素子分離溝の形成方法
US4824797A (en) * 1985-10-31 1989-04-25 International Business Machines Corporation Self-aligned channel stop
US5104816A (en) * 1986-01-30 1992-04-14 Texas Instruments Incorporated Polysilicon self-aligned bipolar device including trench isolation and process of manufacturing same
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US4726879A (en) * 1986-09-08 1988-02-23 International Business Machines Corporation RIE process for etching silicon isolation trenches and polycides with vertical surfaces
US4903107A (en) * 1986-12-29 1990-02-20 General Electric Company Buried oxide field isolation structure with composite dielectric
US4745087A (en) * 1987-01-13 1988-05-17 Advanced Micro Devices, Inc. Method of making fully self-aligned bipolar transistor involving a polysilicon collector contact formed in a slot with an oxide sidewall
US5545290A (en) * 1987-07-09 1996-08-13 Texas Instruments Incorporated Etching method
JPH0446880Y2 (de) * 1987-08-31 1992-11-05
US4897362A (en) * 1987-09-02 1990-01-30 Harris Corporation Double epitaxial method of fabricating semiconductor devices on bonded wafers
EP0313683A1 (de) * 1987-10-30 1989-05-03 International Business Machines Corporation Verfahren zur Herstellung einer halbleitenden integrierten Schaltungsstruktur, die ein submikrometrisches Bauelement enthält
JPS63313834A (ja) * 1988-01-13 1988-12-21 Hitachi Ltd 半導体集積回路
US4942449A (en) * 1988-03-28 1990-07-17 General Electric Company Fabrication method and structure for field isolation in field effect transistors on integrated circuit chips
JPH0727974B2 (ja) * 1988-04-26 1995-03-29 三菱電機株式会社 半導体記憶装置の製造方法
US5082791A (en) * 1988-05-13 1992-01-21 Mobil Solar Energy Corporation Method of fabricating solar cells
US5061653A (en) * 1989-02-22 1991-10-29 Texas Instruments Incorporated Trench isolation process
US5066603A (en) * 1989-09-06 1991-11-19 Gte Laboratories Incorporated Method of manufacturing static induction transistors
JP2870054B2 (ja) * 1989-10-25 1999-03-10 ソニー株式会社 半導体装置の製造方法
US5159429A (en) * 1990-01-23 1992-10-27 International Business Machines Corporation Semiconductor device structure employing a multi-level epitaxial structure and method of manufacturing same
US4997775A (en) * 1990-02-26 1991-03-05 Cook Robert K Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor
US5306940A (en) * 1990-10-22 1994-04-26 Nec Corporation Semiconductor device including a locos type field oxide film and a U trench penetrating the locos film
US5106770A (en) * 1990-11-16 1992-04-21 Gte Laboratories Incorporated Method of manufacturing semiconductor devices
US6146135A (en) * 1991-08-19 2000-11-14 Tadahiro Ohmi Oxide film forming method
US5433794A (en) * 1992-12-10 1995-07-18 Micron Technology, Inc. Spacers used to form isolation trenches with improved corners
US5294558A (en) * 1993-06-01 1994-03-15 International Business Machines Corporation Method of making double-self-aligned bipolar transistor structure
US5356828A (en) * 1993-07-01 1994-10-18 Digital Equipment Corporation Method of forming micro-trench isolation regions in the fabrication of semiconductor devices
CA2131668C (en) * 1993-12-23 1999-03-02 Carol Galli Isolation structure using liquid phase oxide deposition
US5516720A (en) * 1994-02-14 1996-05-14 United Microelectronics Corporation Stress relaxation in dielectric before metallization
US5492858A (en) * 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches
WO1996024161A1 (en) * 1995-01-30 1996-08-08 The Whitaker Corporation Electronic device and process for making same
DE19538005A1 (de) * 1995-10-12 1997-04-17 Fraunhofer Ges Forschung Verfahren zum Erzeugen einer Grabenisolation in einem Substrat
JPH09260484A (ja) * 1996-03-25 1997-10-03 Toshiba Corp 半導体装置の製造方法
US5888876A (en) * 1996-04-09 1999-03-30 Kabushiki Kaisha Toshiba Deep trench filling method using silicon film deposition and silicon migration
US6091129A (en) * 1996-06-19 2000-07-18 Cypress Semiconductor Corporation Self-aligned trench isolated structure
US5770484A (en) * 1996-12-13 1998-06-23 International Business Machines Corporation Method of making silicon on insulator buried plate trench capacitor
US5889293A (en) * 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
DE69942486D1 (de) 1998-01-15 2010-07-22 Cornell Res Foundation Inc Grabenisolation für mikromechanische bauelemente
US6107206A (en) * 1998-09-14 2000-08-22 Taiwan Semiconductor Manufacturing Company Method for etching shallow trenches in a semiconductor body
KR100312943B1 (ko) * 1999-03-18 2001-11-03 김영환 반도체장치 및 그의 제조방법
US6420757B1 (en) 1999-09-14 2002-07-16 Vram Technologies, Llc Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability
US6232229B1 (en) 1999-11-19 2001-05-15 Micron Technology, Inc. Microelectronic device fabricating method, integrated circuit, and intermediate construction
US20020071169A1 (en) 2000-02-01 2002-06-13 Bowers John Edward Micro-electro-mechanical-system (MEMS) mirror device
US6753638B2 (en) 2000-02-03 2004-06-22 Calient Networks, Inc. Electrostatic actuator for micromechanical systems
US6433370B1 (en) 2000-02-10 2002-08-13 Vram Technologies, Llc Method and apparatus for cylindrical semiconductor diodes
JP2001332614A (ja) 2000-03-17 2001-11-30 Mitsubishi Electric Corp トレンチ型素子分離構造の製造方法
US6628041B2 (en) 2000-05-16 2003-09-30 Calient Networks, Inc. Micro-electro-mechanical-system (MEMS) mirror device having large angle out of plane motion using shaped combed finger actuators and method for fabricating the same
US6825967B1 (en) 2000-09-29 2004-11-30 Calient Networks, Inc. Shaped electrodes for micro-electro-mechanical-system (MEMS) devices to improve actuator performance and methods for fabricating the same
US6580150B1 (en) 2000-11-13 2003-06-17 Vram Technologies, Llc Vertical junction field effect semiconductor diodes
SG112804A1 (en) * 2001-05-10 2005-07-28 Inst Of Microelectronics Sloped trench etching process
US6537921B2 (en) 2001-05-23 2003-03-25 Vram Technologies, Llc Vertical metal oxide silicon field effect semiconductor diodes
US6891209B2 (en) * 2001-08-13 2005-05-10 Amberwave Systems Corporation Dynamic random access memory trench capacitors
US6544863B1 (en) 2001-08-21 2003-04-08 Calient Networks, Inc. Method of fabricating semiconductor wafers having multiple height subsurface layers
JP2003158178A (ja) 2001-11-22 2003-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7728339B1 (en) 2002-05-03 2010-06-01 Calient Networks, Inc. Boundary isolation for microelectromechanical devices
US6958275B2 (en) * 2003-03-11 2005-10-25 Integrated Discrete Devices, Llc MOSFET power transistors and methods
US7396732B2 (en) * 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US20080299780A1 (en) * 2007-06-01 2008-12-04 Uv Tech Systems, Inc. Method and apparatus for laser oxidation and reduction
US7772097B2 (en) * 2007-11-05 2010-08-10 Asm America, Inc. Methods of selectively depositing silicon-containing films
JP2010021532A (ja) * 2008-06-12 2010-01-28 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
US10607880B2 (en) 2018-08-30 2020-03-31 Nxp Usa, Inc. Die with buried doped isolation region
US11887945B2 (en) * 2020-09-30 2024-01-30 Wolfspeed, Inc. Semiconductor device with isolation and/or protection structures
US11545577B2 (en) 2020-12-08 2023-01-03 Globalfoundries U.S. Inc. Semiconductor structure with in-device high resistivity polycrystalline semiconductor element and method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3577044A (en) * 1966-03-08 1971-05-04 Ibm Integrated semiconductor devices and fabrication methods therefor
GB1224801A (en) * 1967-03-01 1971-03-10 Sony Corp Methods of manufacturing semiconductor devices
FR1527898A (fr) * 1967-03-16 1968-06-07 Radiotechnique Coprim Rtc Agencement de dispositifs semi-conducteurs portés par un support commun et son procédé de fabrication
US3508980A (en) * 1967-07-26 1970-04-28 Motorola Inc Method of fabricating an integrated circuit structure with dielectric isolation
US3796612A (en) * 1971-08-05 1974-03-12 Scient Micro Syst Inc Semiconductor isolation method utilizing anisotropic etching and differential thermal oxidation
US3979237A (en) * 1972-04-24 1976-09-07 Harris Corporation Device isolation in integrated circuits
FR2240528A1 (en) * 1973-08-07 1975-03-07 Radiotechnique Compelec Formation of insulation barriers in silicon wafers - by gas etching hollows through a mask, then filling with insulation
US3966577A (en) * 1973-08-27 1976-06-29 Trw Inc. Dielectrically isolated semiconductor devices
US3901737A (en) * 1974-02-15 1975-08-26 Signetics Corp Method for forming a semiconductor structure having islands isolated by moats
GB1485015A (en) * 1974-10-29 1977-09-08 Mullard Ltd Semi-conductor device manufacture
FR2312114A1 (fr) * 1975-05-22 1976-12-17 Ibm Attaque de materiaux par ions reactifs
JPS5255877A (en) * 1975-11-01 1977-05-07 Fujitsu Ltd Semiconductor device

Also Published As

Publication number Publication date
IT1112298B (it) 1986-01-13
US4104086A (en) 1978-08-01
JPS5432277A (en) 1979-03-09
DE2861453D1 (en) 1982-02-11
CA1097826A (en) 1981-03-17
JPS6220696B2 (de) 1987-05-08
IT7826393A0 (it) 1978-08-02
EP0000897A1 (de) 1979-03-07

Similar Documents

Publication Publication Date Title
EP0000897B1 (de) Verfahren zum Herstellen von lateral isolierten Siliciumbereichen
EP0010624B1 (de) Verfahren zur Ausbildung sehr kleiner Maskenöffnungen für die Herstellung von Halbleiterschaltungsanordnungen
EP0010596B1 (de) Verfahren zur Ausbildung von Maskenöffnungen bei der Herstellung von Halbleiteranordnungen
DE3841588C2 (de)
EP0010633B1 (de) Verfahren zur Herstellung sehr schmaler Dosierungsgebiete in einem Halbleiterkörper sowie Verwendung dieses Verfahrens bei der Erzeugung von voneinander isolierten Halbleiterkörperbereichen, Bipolar-Halbleiteranordnungen, integrieten Injektionslogikschaltungen und doppelt diffundierten FET-Halbleiteranordnungen
EP0001100B1 (de) Verfahren zum Herstellen von in Silicium eingelegten dielektrischen Isolationsbereichen mittels geladener und beschleunigter Teilchen
DE10127231B4 (de) Herstellungsverfahren eines Halbleitersubstrats
DE10016340C1 (de) Verfahren zur Herstellung von flaschenförmigen Tiefgräben zur Verwendung in Halbleitervorrichtungen
EP0010623B1 (de) Verfahren zur Herstellung einer Schichtstruktur für hochintegrierte Halbleiteranordnungen mit einer zwischen zwei leitenden Schichten angeordneten Isolierschicht
DE3219441C2 (de)
DE3902701C2 (de)
DE4041276C1 (de)
EP0600276B1 (de) Verfahren zur Herstellung eines seitlich begrenzten, einkristallinen Gebietes mittels selektiver Epitaxie und dessen Anwendung zur Herstellung eines Bipolartransistors sowie eines MOS-transistors
EP1774572B1 (de) Verfahren zum ätzen einer schicht auf einem substrat
DE19909993B4 (de) Verfahren zum Bilden von Bipolartransistoren mit selbstausrichtender epitaktischer Basis
DE3334624C2 (de)
DE19837395C2 (de) Verfahren zur Herstellung eines eine strukturierte Isolationsschicht enthaltenden Halbleiterbauelements
DE3242113A1 (de) Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
EP0094528A2 (de) Verfahren zum Herstellen von Strukturen von aus Metallsilizid und Polysilizium bestehenden Doppelschichten auf integrierte Halbleiterschaltungen enthaltenden Substraten durch reaktives Ionenätzen
DE19806838A1 (de) Vertikaler Siliciumcarbid-MOSFET und Verfahren zur Herstellung desselben
DE3225398A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE2445879C2 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE2744059A1 (de) Verfahren zur gemeinsamen integrierten herstellung von feldeffekt- und bipolar-transistoren
DE3129558C2 (de)
DE2615754C2 (de)

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Designated state(s): DE FR GB

17P Request for examination filed
GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Designated state(s): DE FR GB

REF Corresponds to:

Ref document number: 2861453

Country of ref document: DE

Date of ref document: 19820211

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 19920822

Year of fee payment: 15

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 19930723

Year of fee payment: 16

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Effective date: 19940503

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Effective date: 19950428

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 19970721

Year of fee payment: 20

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Free format text: LAPSE BECAUSE OF EXPIRATION OF PROTECTION

Effective date: 19980806

REG Reference to a national code

Ref country code: GB

Ref legal event code: PE20

Effective date: 19980806

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT