EP1636836A1 - Verfahren zum herstellen von halbleiterchips - Google Patents

Verfahren zum herstellen von halbleiterchips

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EP1636836A1
EP1636836A1 EP04738778A EP04738778A EP1636836A1 EP 1636836 A1 EP1636836 A1 EP 1636836A1 EP 04738778 A EP04738778 A EP 04738778A EP 04738778 A EP04738778 A EP 04738778A EP 1636836 A1 EP1636836 A1 EP 1636836A1
Authority
EP
European Patent Office
Prior art keywords
wafer
semiconductor layer
substrate wafer
layer sequence
auxiliary carrier
Prior art date
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Ceased
Application number
EP04738778A
Other languages
English (en)
French (fr)
Inventor
Georg Bruederl
Berthold Hahn
Volker Haerle
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Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of EP1636836A1 publication Critical patent/EP1636836A1/de
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    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Definitions

  • the invention relates to a method for producing a plurality of semiconductor chips, in particular radiation-emitting semiconductor chips, each with at least one epitaxially produced functional semiconductor layer stack.
  • Radiation-emitting semiconductor structures based on compound semiconductor material fall in the present context in particular any semiconductor structure which is suitable for a radiation-emitting semiconductor component and which has a Has layer sequence of different individual layers and which contains at least one individual layer that contains a nitride III / V compound semiconductor material, preferably from the nitride III / V compound semiconductor material system In x Al y Ga ⁇ _ x .. y N with O ⁇ x ⁇ l , O ⁇ y ⁇ l and x + y ⁇ 1.
  • this does not rule out the fact that, besides In, Al and / or Ga and N, the composition may also contain further elements.
  • Such a semiconductor structure can have, for example, a conventional pn junction, a double heterostructure, a single quantum well structure (SQW structure) or a multiple quantum well structure (MQW structure).
  • SQW structure single quantum well structure
  • MQW structure multiple quantum well structure
  • the present invention is based on the object
  • a growth substrate wafer is connected to an auxiliary carrier wafer.
  • the growth substrate wafer essentially comprises semiconductor material from a semiconductor material system that is the same or similar in particular with respect to lattice parameters as that on which the semiconductor layer sequence for the functional semiconductor layer stack is based.
  • the auxiliary carrier wafer is permeable to high-energy electromagnetic radiation, in particular to aer radiation.
  • a separation zone is formed parallel to the connection plane between the growth substrate wafer and the auxiliary carrier wafer, along which a part of the growth substrate wafer is separated after being applied to the auxiliary carrier wafer, so that only a part of the growth substrate wafer remains on the auxiliary carrier wafer.
  • the separated part of the growth substrate wafer can advantageously be used for the production of further auxiliary carrier wafers / growth substrate wafer composites.
  • the separation surface of the part of the growth substrate wafer remaining on the auxiliary carrier wafer is formed into a growth surface for a subsequent epitaxial growth of a semiconductor layer sequence of the semiconductor layer stack.
  • the semiconductor layer sequence for the semiconductor layer stacks is in turn epitaxially grown on this growth surface.
  • a chip substrate wafer is applied to the semiconductor layer sequence and the auxiliary carrier wafer is separated.
  • a metallic contact layer and / or, as required for the production of thin-film light-emitting diode chips, a reflective layer or layer sequence can be applied before the application of the chip substrate wafer to the semiconductor layer sequence.
  • electrical contact layers for example in the form of contact metallizations, can be applied to the semiconductor layer sequence on its side facing away from the chip substrate wafer before the combination of semiconductor layer sequence and chip substrate wafer is then separated into separate semiconductor chips.
  • the semiconductor layer sequence is structured into a plurality of epitaxial semiconductor layer stacks arranged next to one another on the auxiliary carrier wafer even before the application of the chip substrate wafer. Thereafter, at least flanks of the epitaxial semiconductor layer stacks can be at least partially provided with passivation material. Furthermore, if necessary, the epitaxial semiconductor layer sequence can be provided with an electrical contact layer before the application of the chip substrate wafer.
  • the separation zone is preferably generated by means of ion implantation, for example of hydrogen.
  • the composite of subcarrier substrate and growth substrate along the separation zone is preferably separated by means of thermal blasting.
  • thermal blasting Such a method is known, for example, from US 5,374,564 and from US 6,103,597, the disclosure content of which is hereby incorporated for reference.
  • the auxiliary carrier wafer is separated. This is preferably carried out by means of a laser lifting process.
  • the auxiliary carrier wafer is essentially completely separated from the semiconductor layer sequence or from the semiconductor layer stacks.
  • auxiliary carrier wafer is separated to the extent that only those residues of the auxiliary carrier wafer remain on the semiconductor layer sequence or on the semiconductor layer stacks which can cause no or only a negligible impairment of the semiconductor layer sequence or the semiconductor layer stack Preferably the Subcarrier wafer completely separated.
  • the auxiliary carrier wafer is, for example, transparent to electromagnetic radiation with wavelengths below 360 nm.
  • the auxiliary carrier wafer is preferably adapted to the growth substrate wafer with regard to its coefficient of thermal expansion.
  • the auxiliary carrier wafer advantageously does not have to be as single-crystalline as possible in a method according to the invention and is preferably polycrystalline.
  • connection between the growth substrate wafer and the auxiliary carrier wafer can advantageously be produced by means of silicon oxide.
  • the material of the growth substrate wafer is preferably likewise based on GaN.
  • the auxiliary carrier wafer can preferably consist of sapphire and / or A1N.
  • the growth area for the semiconductor layer sequence is advantageously prepared for the epitaxial growth by means of etching and / or grinding.
  • a method according to the invention is particularly suitable for the production of defect-reduced semiconductor structures, in particular defect-reduced semiconductor structures based on nitride-IIl / V compound semiconductor material.
  • Radiation-emitting semiconductor structures based on compound semiconductor material fall in the present context in particular any semiconductor structure which is suitable for a radiation-emitting semiconductor component and which has a Has layer sequence of different individual layers and contains at least one individual layer which contains a nitride III / V compound semiconductor material, preferably from the nitride III / V compound semiconductor material system In x Al y Ga 1-xy N with O ⁇ x ⁇ l, O ⁇ y ⁇ l and x + y ⁇ 1.
  • a semiconductor structure based on GaN has, for example, at least one semiconductor layer which contains In x Al y Ga ⁇ -x - y N with O x x l l, 0 y y 1 1 and x + y 1 1.
  • Such a semiconductor structure can have, for example, a conventional pn junction, a double heterostructure, a single quantum well structure (SQW structure) or a multiple quantum well structure (MQW structure).
  • SQW structure single quantum well structure
  • MQW structure multiple quantum well structure
  • the part of the growth substrate wafer that is separated off during the method is preferably used for the production of further semiconductor chips and for this purpose with another
  • the semiconductor layer sequence can be produced for example by means of organometallic vapor phase epitaxy (MOVPE), molecular beam epitaxy (MBE) and / or liquid phase epitaxy (LPE) or by means of another conventional method.
  • MOVPE organometallic vapor phase epitaxy
  • MBE molecular beam epitaxy
  • LPE liquid phase epitaxy
  • Removing the remaining part of the growth substrate wafer can, in particular, inexpensive high-performance light-emitting diodes high quality GaN quasi substrates.
  • the GaN-based thin-film technology for the production of light-emitting diodes can be optimized by using defect-reduced and 'lattice-matched GaN quasi-substrates.
  • Figure 2a to 2h is a schematic representation of the method according to a second embodiment.
  • a plurality of light-emitting diode chips are produced on the basis of nitride III / V compound semiconductor material.
  • a separation zone 4 which is essentially parallel to a main surface 100 of the growth substrate wafer, is formed in the growth substrate wafer 1 (cf. FIG. 1 a). This is preferably done by means of ion implantation (for example of hydrogen) through the main surface 100 of the growth substrate wafer 1 (indicated by the arrows 3).
  • the separation zone 4 is located in the region of the growth substrate wafer 1 which is implanted with ions.
  • a method of this type is known in principle, for example, from US Pat. No. 5,374,564 and from US Pat. No. 6,103,597.
  • the growth substrate wafer 1 is connected to an auxiliary carrier wafer 2, preferably with the main surface 100 directed towards the auxiliary carrier wafer 2 (cf. FIG. 1b).
  • the auxiliary carrier wafer 2 is transparent to high-energy electromagnetic radiation, in particular to laser radiation, which is used for a later laser lift-off process (as explained below).
  • The is preferred
  • the auxiliary carrier wafer 2 is preferably adapted to the growth substrate wafer 1 with regard to its coefficient of thermal expansion.
  • the auxiliary carrier wafer 2 essentially consists, for example, of sapphire and / or A1N.
  • the auxiliary carrier wafer 2 can advantageously be polycrystalline.
  • the connection between the growth substrate wafer 1 and the auxiliary carrier wafer 2 can be established, for example, using silicon oxide.
  • part 11 of the growth substrate wafer 1 facing away from the auxiliary carrier wafer 2 is separated off, preferably thermally blown off, along the separation zone 4 (cf. FIG. 1c).
  • a method is known in principle, for example, from US 5,374,564 and from US 6,103,597.
  • the separation surface of the part 12 of the growth substrate wafer 1 remaining on the auxiliary carrier wafer 2, which is exposed by the separation process explained in the previous paragraph, is subsequently prepared, for example by means of etching and / or grinding, in such a way that it becomes a growth surface 121 for an epitaxial growth of a semiconductor layer sequence 5 for the intended semiconductor structures suitable.
  • the semiconductor layer sequence 5 is subsequently grown onto the growth area 121, for example by means of organometallic vapor phase epitaxy (MOVPE) (cf. FIG. 1d).
  • MOVPE organometallic vapor phase epitaxy
  • a for example metallic electrical contact layer 6 is applied to the side of the semiconductor layer sequence 5 facing away from the auxiliary carrier substrate 2.
  • This contact layer 6 can consist, for example, of a conventional contact layer material suitable for the present semiconductor material system. Such contact layer materials are known to the person skilled in the art and are therefore not explained in more detail here.
  • a reflective layer (not shown) can be applied between semiconductor layer sequence 5 and contact layer 6 or on contact layer 6.
  • the semiconductor layer sequence 5 is then structured, for example by means of masking and etching, to form a plurality of semiconductor layer stacks 51 (measurement) (cf. FIG. 1e).
  • a passivation layer 9 is subsequently applied to the flanks of the semiconductor layer stack 51.
  • This can also consist of a conventional passivation material suitable for the present semiconductor material system.
  • Such passivation materials are in turn familiar to the person skilled in the art and are therefore not explained in more detail here.
  • the semiconductor layer stacks 51 are connected on their side facing away from the auxiliary carrier substrate 2, for example by bonding, to a mechanically comparatively stable chip substrate wafer 7 (FIG. 1f).
  • This consists, for example, of Ge, but can also be made of another suitable electrically conductive chip carrier material exist.
  • An example of this is GaAs.
  • metals such as Mo or Au are also suitable.
  • the auxiliary carrier wafer 2 is lifted from the semiconductor layer stacks 51 by means of laser radiation (indicated by the arrows 10 in FIG. 1g).
  • Either the connection layer between the auxiliary carrier wafer and the remaining part of the growth substrate wafer, for example a silicon oxide bonding layer, or a semiconductor layer located at the interface to or in the vicinity of the connection layer is selectively thermally decomposed.
  • a sacrificial layer can be applied to the auxiliary carrier wafer 2 before the auxiliary carrier wafer 2 is connected to the on-axis substrate wafer 1, which layer is then decomposed by means of the laser radiation in this lifting step.
  • Thermal stresses in the structure during the irradiation by means of laser radiation facilitate the propagation of cracks in the bond plane.
  • Suitable laser lift-off processes are known, for example, from WO 98/14986, the disclosure content of which is hereby incorporated by reference.
  • the side of the semiconductor layer stack 51 which is thereby exposed is finished.
  • electrical contact structures 8 can be applied, a roughening can be generated and / or a pass layer can be applied (cf. FIG. 1h).
  • the combination of semiconductor layer stacks 51 and chip carrier wafer 7 is separated, for example by sawing and / or breaking the chip carrier substrate wafer 7, between the semiconductor layer stacks 51 to form individual light-emitting diode chips 20 (cf. FIG. 1 i).
  • the method steps up to the application of the epitaxial semiconductor layer sequence 5 correspond to the corresponding method steps in the first exemplary embodiment (cf. FIGS. 1a to 1d).
  • the semiconductor layer sequence 5 is, if necessary, including the contact view 6 and not structured into the semiconductor layer stack 51 prior to the application of the chip carrier substrate wafer 7, but only after the application of the chip carrier substrate wafer 7 (cf. FIG. 2e) and separation of the auxiliary carrier wafer 2 (see Figure 2f).
  • the contact layer 6 is only indicated by dashed lines in FIG. 2d and is omitted in FIGS. 2e to 2h, since it is not necessary in the specific example.
  • the epitaxial semiconductor layer sequence 5 is structured to form individual semiconductor layer stacks 51 and electrical contact layers 81, 82 are applied to the semiconductor layer stack 51 (see FIG. 2g). This can be done using conventional mask and etching technology or metallization technology.
  • the combination of semiconductor layer stacks 51 and chip carrier wafer 7 is separated, for example by sawing and / or breaking the chip carrier substrate wafer 7, between the semiconductor layer stacks 51 to form individual light-emitting diode chips 20 (cf. FIG. 2h).
  • the invention is of course not limited to the exemplary embodiment by means of the exemplary embodiment. Rather, the invention encompasses every new feature and every combination of features, which in particular includes every combination of individual features of the different claims or of the different exemplary embodiments, even if the relevant feature or the relevant combination. itself is not explicitly specified in the patent claims or exemplary embodiments.

Abstract

Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips, insbesondere von strahlungsemittierenden Halbleiterchips, mit jeweils mindestens einem epitaktisch hergestellten funktionellen Halbleiterschichtstapel, das folgende Verfahrensschritte umfaßt: - Bereitstellen eines Aufwachssubstratwafers (1), der im Wesentlichen Halbleitermaterial aus einem hinsichtlich Gitterparameter gleichen oder ähnlichen Halbleitermaterialsystem umfaßt wie dasjenige, auf dem eine Halbleiterschichtenfolge für die funktionellen Halbleiterschichtstapel basiert, - Ausbilden einer parallel zu einer Hauptfläche (100) des Aufwachssubstratwafers (1) liegende Trennzone (4) im Aufwachssubstratwafer (1), - Verbinden des Aufwachssubstratwafers (1) mit einem Hilfsträgerwafer (2), - Abtrennen eines aus Sicht der Trennzone (4) vom Hilfsträgerwafer (2) abgewandten Teiles (11) des Aufwachssubstratwafers (1) entlang der Trennzone (4), - Ausbilden einer Aufwachsfläche auf dem auf dem Hilfsträgerwafer (2) verbliebenen Teil (12) des Aufwachssubstratwafers für ein nachfolgendes epitaktisches Aufwachsen einer Halbleiterschichtenfolge, - Epitaktisches Aufwachsen der Halbleiterschichtenfolge (5) auf die Aufwachsfläche, - Aufbringen eines Chipsubstratwafers auf die Halbleiter-schichtenfolge, - Abtrennen des Hilfsträgerwafers (2), und - Vereinzeln des Verbundes von Halbleiterschichtenfolge und Chipsubstratwafer (7) zu voneinander getrennten Halbleiterchips.

Description

Beschreibung
Verfahren zum Herstellen von Halbleiterchips
Die Erfindung betrifft ein Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips, insbesondere von Strahlungsemittierenden Halbleiterchips, mit jeweils mindestens einem epitaktisch hergestellten funktionellen Halbleiterschichtstapel .
Die vorliegende Patentanmeldung nimmt die Priorität der Deutschen Patentanmeldung mit dem Aktenzeichen 103 28 543.1 (Prioritätsdatum: 24.06.2003) in Anspruch, deren Offenbarungsgehalt hiermit durch Rückbezug in diese Anmeldung aufgenommen wird.
Für die Erhöhung des internen Wirkungsgrades von auf Nitrid- III/V-Verbindungshalbleitermaterial basierenden Strahlungsemittierenden Halbleiterstrukturen, insbesondere von auf GaN- Halbleitermaterial basierenden Strahlungsemittierenden Halbleiterstrukturen, ist eine der Hauptvoraussetzungen die Reduzierung der Defektdichte im Nitrid-Halbleitermaterial. Dafür ist die vielversprechendste Methode die Bereitstellung von Aufwachsoberflächen aus dem gleichen Materialsystem wie die jeweilig epitaktisch aufzuwachsende strahlungsemittierende
Halbleiterstruktur. In vielen Fällen sind entsprechende Substrate nur schwer verfügbar und überdies nur mit hohem technischen Aufwand herstellbar und daher deutlich teurer als die üblicherweise verwendeten alternativen Substrate, wie bei- spielsweise aus SiC-Substrate und Saphir-Substrate für auf GaN basierende strahlungsemittierende Halbleiterstrukturen.
Unter die Gruppe von auf Nitrid-IIl/V-
Verbindungshalbleitermaterial basierenden strahlungsemittie- renden Halbleiterstrukturen fällt im vorliegenden Zusammenhang insbesondere jede für ein Strahlungsemittierendes Halbleiterbauelement geeignete Halbleiterstruktur, die eine Schichtenfolge aus unterschiedlichen Einzelschichten aufweist und die mindestens eine Einzelschicht enthält, die ein Nit- rid-III/V-Verbindungshalbleitermaterial , vorzugsweise aus dem Nitrid-Ill/V-Verbindungshalbleitermaterialsystem InxAlyGaι_x..yN mit O ≤ x ≤ l, O ≤ y ≤ l und x+y ≤ 1, aufweist. Dies schließt natürlich nicht aus, dass neben In, AI und/oder Ga und N in der Zusammensetzung auch weitere Elemente enthalten sein können. Eine solche Halbleiterstruktur kann beispielsweise einen herkömmlichen pn-Übergang, eine Doppelheterostruktur, eine Einfach-QuantentopfStruktur (SQW-Struktur) oder eine Mehr- fach-QuantentopfStruktur (MQW-Strukur) aufweisen. Solche Strukturen sind dem Fachmann bekannt und werden von daher an dieser Stelle nicht näher erläutert.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein
Verfahren zum Herstellen von Halbleiterchips bereitzustellen, das mit möglichst geringem Substrataufwand ein Aufwachsen der gewünschten Halbleiterschichtfolge auf einer Aufwachsoberfläche aus dem gleichen oder einem ähnlichen Materialsystem wie dasjenige, aus dem die jeweils epitaktisch aufzuwachsende Halbleiterschichtenfolge stammt, ermöglicht.
Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruches 1 gelöst .
Vorteilhafte Ausgestaltungen des Verfahrens sind in den Unteransprüchen 2 bis 16 angegeben.
Bei einem Verfahren gemäß der Erfindung wird ein Aufwachs- substratwafer mit einem Hilfsträgerwafer verbunden. Der Auf- wachssubstratwafer umfaßt dabei im Wesentlichen Halbleitermaterial aus einem insbesonderer hinsichtlich Gitterparameter gleichen oder ähnlichen Halbleitermaterialsystem wie dasjenige, auf dem die Halbleiterschichtfolge für die funktionellen Halbleiterschichtstapel basiert. Der Hilfsträgerwafer ist für energiereiche elektromagnetische Strahlung, insbesondere für aserstrahlung durchlässig. Im Aufwachssubstratwafer wird eine parallel zur Verbindungsebene zwischen dem Aufwachssubstratwafer und dem Hilfsträgerwafer liegende Trennzone ausgebildet, entlang der nach dem Aufbringen auf den Hilfsträgerwafer ein Teil des Aufwachssubstratwafers abgetrennt wird, so dass auf dem Hilfsträgerwafer nur noch ein Teil des Aufwachssubstratwafers verbleibt . Der abgetrennte Teil des Aufwachssubstratwafers kann vorteilhafterweise für die Herstellung von weiteren Hilfsträgerwa- fer/Aufwachssubstratwafer-Verbunden verwendet werden.
Nach dem teilweisen Abtrennen des Aufwachssubstratwafers wird die Trennfläche des auf dem Hilfsträgerwafer verbliebenen Teiles des Aufwachssubstratwafers zu einer Aufwachsfläche für ein nachfolgendes epitaktisches Aufwachsen einer Halbleiterschichtenfolge der Halbleiterschichtstapel ausgebildet.
Auf diese Aufwachsoberfläche wird wiederum nachfolgend die Halbleiterschichtfolge für die Halbleiterschichtstapel epi- taktisch aufgewachsen.
Nach diesen Verfahrensschritten wird auf die Halbleiterschichtenfolge ein Chipsubstratwafer aufgebracht und der Hilfsträgerwafer abgetrennt.
Vor dem Aufbringen des Chipsubstratwafers auf die Halbleiterschichtenfolge kann, falls vorgesehen, eine metallische Kontaktschicht und/oder, wie für die Herstellung von Dünnschicht-Leuchtdiodenchips erforderlich, eine reflektierende Schicht oder Schichtenfolge aufgebracht.
Schließlich können auf die Halbleiterschichtenfolge auf ihrer vom Chipsubstratwafer abgewandten Seite elektrische Kontaktschichten, beispielsweise in Form von Kontakt- Metallisierungen aufgebracht werden, bevor dann der Verbund von Halbleiterschichtenfolge und Chipsubstratwafer zu voneinander getrennten Halbleiterchips vereinzelt wird. Bei einer zweckmäßigen Ausführungsform wird bereits vor dem Aufbringen des Chipsubstratwafers die Halbleiterschichtenfolge zu einer Mehrzahl von nebeneinander auf dem Hilfsträgerwa- fer angeordneten epitaktischen Halbleiterschichtstapeln strukturiert. Danach können zumindest Flanken der epitaktischen Halbleiterschichtstapel zumindest teilweise mit Passi- vierungsmaterial versehen werden. Weiterhin kann bei Bedarf vor dem Aufbringen des Chipsubstratwafers die epitaktische Halbleiterschichtenfolge mit einer elektrischen Kontaktschicht versehen werden.
Die Trennzone wird bevorzugt mittels Ionen-Implantation, beispielsweise von Wasserstoff, erzeugt.
Das Trennen des Verbundes aus Hilfsträgersubstrat und Aufwachssubstrat entlang der Trennzone erfolgt vorzugsweise mittels thermischem Absprengen. Ein solches Verfahren ist beispielsweise aus der US 5,374,564 und aus der US 6,103,597 be- kannt, deren Offenbarungsgehalt insofern hiermit zur Rückbezug aufgenommen wird.
Nach dem Aufbringen der Halbleiterschichtfolge, ggf. deren weiterer Prozessierung und dem Aufbringen des Chipsubstratwa- fers erfolgt ein Abtrennen des Hilfsträgerwafers . Dies wird bevorzugt mittels eines Laser-Abhebeverfahrens durchgeführt. Der Hilfsträgerwafer wird dabei im Wesentlichen vollständig von der Halbleiterschichtenfolge bzw. von den Halbleiterschichtstapeln abgetrennt .
Unter „im Wesentlichen vollständig" ist zu verstehen, dass der Hilfsträgerwafer insoweit abgetrennt wird, dass auf der Halbleiterschichtenfolge bzw. auf den Halbleiterschichtstapeln nur noch solche Reste des Hilfsträgerwafers verbleiben, die keine oder nur eine vernachlässigbar geringe Beeinträchtigung der Halbleiterschichtenfolge bzw. der Halbleiterschichtstapel hervorrufen können. Vorzugsweise wird der Hilfsträgerwafer vollständig abgetrennt.
Der Hilfsträgerwafer ist beispielsweise für elektromagnetische Strahlung mit Wellenlängen unterhalb von 360 nm durch- lässig ist.
Der Hilfsträgerwafer ist hinsichtlich seines thermischen Ausdehnungskoeffizienten vorzugsweise an den Aufwachssubstratwa- fer angepasst .
Der Hilfsträgerwafer muss vorteilhaf erweise bei einem Verfahren gemäß der Erfindung nicht möglichst einkristallin sein und ist vorzugsweise polykristallin.
Die Verbindung zwischen dem Aufwachssubstratwafer und dem Hilfsträgerwafer kann mit Vorteil vermittels Siliziumoxid hergestellt werden.
Bei einer Halbleiterschichtenfolge auf der Basis von GaN ba- siert das Material des Aufwachssubstratwafers vorzugsweise ebenfalls auf GaN. Der Hilfsträgerwafer kann dabei vorzugsweise aus Saphir und/oder A1N bestehen.
Die Aufwachsfläche für die Halbleiterschichtfolge wird mit Vorteil mittels Ätzen und/oder Schleifen für das epitaktische Aufwachsen präpariert.
Ein Verfahren gemäß der Erfindung eignet sich insbesondere für die Herstellung von defektreduzierten Halbleiterstruktu- ren, insbesondere von defektreduzierten Halbleiterstrukturen auf Basis von Nitrid-IIl/V-Verbindungshalbleitermaterial .
Unter die Gruppe von auf Nitrid-III/V-
Verbindungshalbleitermaterial basierenden strahlungsemittie- renden Halbleiterstrukturen fällt im vorliegenden Zusammenhang insbesondere jede für ein Strahlungsemittierendes Halbleiterbauelement geeignete Halbleiterstruktur, die eine Schichtenfolge aus unterschiedlichen Einzelschichten aufweist und die mindestens eine Einzelschicht enthält, die ein Nit- rid-III/V-Verbindungshalbleitermaterial, vorzugsweise aus dem Nitrid-III/V-Verbindungshalbleitermaterialsystem InxAlyGa1-x-yN mit O ≤ x ≤ l, O ≤ y ≤ l und x+y ≤ 1, aufweist. Eine Halbleiterstruktur auf Basis von GaN weist beispielsweise mindestens eine Halbleiterschicht auf, die InxAlyGaι-x-yN mit O ≤ x ≤ l, 0 ≤ y ≤ 1 und x+y ≤ 1 enthält. Dies schließt natürlich nicht aus, dass neben In, AI und/oder Ga und N in der Zusammensetzung auch weitere Elemente enthalten sein können. Eine solche Halbleiterstruktur kann beispielsweise einen herkömmlichen pn-Übergang, eine Doppelheterostruktur, eine Einfach-QuantentopfStruktur (SQW-Struktur) oder eine Mehrfach-QuantentopfStruktur (MQW-Strukur) aufwei- sen. Solche Strukturen sind dem Fachmann bekannt und werden von daher an dieser Stelle nicht näher erläutert.
Der während des Verfahrens abgetrennte Teil des Aufwachssubstratwafers wird vorzugsweise zur Herstellung weiterer Halbleiterchips verwendet und dazu mit einem weiteren
Hilfsträgerwafer verbunden, von dem dann entsprechend der o- ben geschilderten Vorgehensweise wiederum ein Teil abgetrennt wird. Dies kann vorteilhafterweise mehrfach wiederholt werden, so lange bis der Aufwachssubstratwafer aufgebraucht ist.
Die Halbleiterschichtenfolge kann beispielsweise mittels metallorganischer Dampfphasenepitaxie (MOVPE) , Molekularstrahlepitaxie (MBE) und/oder Flüssigphasenepitaxie (LPE) oder mittels einer anderen herkömmlichen Methode hergestellt wer- den.
Durch die oben erläuterte Kombination des thermischen Abtrennens von Teilen eines Aufwachssubstratwafers beispielsweise aus GaN mittels implantierter Trennzone mit einem Laser- Liftoff eines Hilfsträgerwafers für einen beim thermischen
Abtrennen verbleibenden Teil des Aufwachssubstratwafers können insbesondere Hochleistungs-Leuchtdioden preisgünstig auf hochwertigen GaN-Quasisubstraten hergestellt werden. Außerdem kann die GaN-basierte Dünnfilm-Technologie zur Herstellung von Leuchtdioden durch Verwendung von defektreduzierten und 'gitterangepassten GaN-Quasisubstraten optimiert werden.
Weitere Vorteile, Ausführungsformen und Weiterbildungen des Verfahrens ergeben sich aus den im Folgenden in Verbindung mit den Figuren la bis 2h erläuterten Ausführungsbeispielen. Es zeigen:
Figur la bis li eine schematische Darstellung des Verfahrens gemäß einem ersten Ausführungsbeispiel und
Figur 2a bis 2h eine schematische Darstellung des Verfahrens gemäß einem zweiten Ausführungsbeispiel .
In den Figuren sind gleiche oder gleichwirkende Bestandteile jeweils mit dem gleichen Bezugszeichen versehen. Die schematischen Darstellungen sind nicht als maßstabsgerecht zu be- trachten.
Bei dem Verfahren gemäß dem ersten Ausführungsbeispiel wird - eine Mehrzahl von Leuchtdiodenchips auf Basis von Nitrid- Ill/V-Verbindungshalbleitermaterial hergestellt .
Es wird zunächst in einem Aufwachssubstratwafer 1 aus Nitridbasiertem Material, beispielsweise aus GaN, bereitgestellt. In dem Aufwachssubstratwafer 1 wird eine im Wesentlichen parallel zu einer Hauptfläche 100 des Aufwachssubstratwafers liegende Trennzone 4 ausgebildet (vgl. Figur la) . Dies erfolgt vorzugsweise mittels Ionen-Implantation (beispielsweise von Wasserstoff) durch die Hauptfläche 100 des Aufwachssubstratwafers 1 (angedeutet durch die Pfeile 3) hindurch. Die Trennzone 4 befindet sich hierbei im mit Ionen implan- tierten Bereich des Aufwachssubstratwafers 1. Ein derartiges Verfahren ist prinzipiell beispielsweise aus der US 5,374,564 und aus der US 6,103,597 bekannt. Nachfolgend wird der Aufwachssubstratwafer 1 mit einem Hilfsträgerwafer 2 verbunden, und zwar vorzugsweise mit der Hauptfläche 100 zum Hilfsträgerwafer 2 hin gerichtet (vgl. Figur lb) .
Der Hilfsträgerwafer 2 ist für eine energiereiche elektromagnetische Strahlung, insbesondere für Laserstrahlung, die für ein späteres Laser-Abhebeverfahren (wie weiter unten erläu- tert) verwendet wird, durchlässig. Bevorzugt ist der
Hilfsträgerwafer 2 für einen Wel-lenlängenbereich unterhalb von 360 nm durchlässig. Vorzugsweise ist der Hilfsträgerwafer 2 hinsichtlich seines thermischen Ausdehnungskoeffizienten an den Aufwachssubstratwafer 1 angepasst .
Der Hilfsträgerwafer 2 besteht beispielsweise im Wesentlichen aus Saphir und/oder A1N. Der Hilfsträgerwafer 2 kann vorteilhafterweise polykristallin sind. Die Verbindung zwischen dem Aufwachssubstratwafer 1 und dem Hilfsträgerwafer 2 kann bei- spielsweise vermittels Siliziumoxid hergestellt werden.
Danach wird ein aus Sicht der Trennzone 4 vom Hilfsträgerwafer 2 abgewandter Teil 11 des Aufwachssubstratwafers 1 entlang der Trennzone 4 abgetrennt, vorzugsweise thermisch abge- sprengt (vgl. Figur lc) . Ein derartiges Verfahren ist prinzipiell beispielsweise wiederum aus der US 5,374,564 und aus der US 6,103,597 bekannt.
Die durch den im vorigen Absatz erläuterten Trennprozess freigelegte Trennfläche des auf dem Hilfsträgerwafer 2 verbliebenen Teiles 12 des Aufwachssubstratwafers 1 wird nachfolgend beispielsweise mittels Ätzen und/oder Schleifen derart präpariert, dass sie sich als Aufwachsfläche 121 für ein epitaktisches Aufwachsen einer Halbleiterschichtenfolge 5 für die vorgesehenen Halbleiterstrukturen eignet. Die Halbleiterschichtenfolge 5 wird nachfolgend beispielsweise mittels metallorganischer Dampfphasenepitaxie (MOVPE) auf die Aufwachsfläche 121 aufgewachsen (vgl. Figur ld) .
Auf die vom Hilfsträgersubstrat 2 abgewandte Seite der Halbleiterschichtenfolge 5 wird eine beispielsweise metallische elektrische Kontaktschicht 6 aufgebracht. Diese Kontakt - Schicht 6 kann zum Beispiel aus einem herkömmlichen für das vorliegende Halbleitermaterialsystem geeigneten Kontakt - Schichtmaterial bestehen. Solche KontaktSchichtmaterialien sind dem zuständigen Fachmann bekannt und werden von daher an dieser Stelle nicht näher erläutert. Zusätzlich kann, wie es beispielsweise für die Herstellung von so genannten Dünnschicht-Leuchtdiodenchips erforderlich ist, zwischen Halblei- terschichtenfolge 5 und Kontaktschicht 6 oder auf die Kontaktschicht 6 eine reflektierende Schicht (nicht gezeigt) aufgebracht werden.
Danach wird die Halbleiterschichtenfolge 5 beispielsweise mittels Maskieren und Ätzen zu einer Mehrzahl von Halbleiterschichtstapel 51 (Mesen) strukturiert (vgl. Figur le) .
Auf die Flanken der Halbleiterschichtstapel 51 wird nachfolgend eine Passivierungsschicht 9 aufgebracht. Auch diese kann aus einem herkömmlichen für das vorliegende Halbleitermaterialsystem geeigneten Passivierungsmaterial bestehen. Solche Passivierungsmaterialien sind dem zuständigen Fachmann wiederum geläufig und werden von daher an dieser Stelle nicht näher erläutert .
Nach diesen Prozess-Schritten werden die Halbleiterschichtstapel 51 auf ihrer vom Hilfsträgersubstrat 2 abgewandten Seite beispielsweise durch Bonden mit einem mechanisch vergleichsweise stabilen Chipsubstratwafer 7 verbunden (Figur lf) . Dieser besteht beispielsweise aus Ge, kann aber auch aus einem anderen geeigneten elektrisch leitfähigen Chipträgerma- terial bestehen. Ein Beispiel hierfür ist GaAs . Ebenso eignen sich prinzipiell auch Metalle wie Mo oder Au.
Danach erfolgt durch den Hilfsträgerwafer 2 hindurch mittels Laserstrahlung (in Figur lg angedeutet durch die Pfeile 10) ein Abheben des Hilfsträgerwafers 2 von den Halbleiterschichtstapeln 51. Dazu kann entweder die Verbindungsschicht zwischen Hilfsträgerwafer und dem verbliebenen Teil des Aufwachssubstratwafers, beispielsweise eine Siliziumoxid- Bondschicht, oder eine an der Grenzfläche zur oder in der Nähe der Verbindungsschicht befindl-iche Halbleiterschicht selektiv thermisch zersetzt werden. Optional kann vor dem Verbinden des Hilfsträgerwafers 2 mit dem Auf achssubstratwafer 1 auf den Hilfsträgerwafer 2 eine Opferschicht aufgebracht werden, die dann bei diesem Abhebeschritt vermittels der Laserstrahlung zersetzt wird.
Thermische Spannungen in der Struktur während der Bestrahlung mittels Laserstrahlung erleichtern dabei die Rissausbreitung in der Bondebene.
Geeignete Laser-Abhebe-Verfahren (auch Laser-Liftoff- Verfahren genannt) sind beispielsweise aus der WO 98/14986 bekannt, deren Offenbarungsgehalt insofern hiermit durch Rückbezug aufgenommen wird.
Nach dem Abheben des Hilfsträgerwafers 2 wird die dadurch freigelegte Seite der Halbleiterschichtstapel 51 fertigprozessiert. Hierbei können beispielsweise elektrische Kontakt- Strukturen 8 aufgebracht, eine Aufrauhung erzeugt und/oder eine Passierungsschicht aufgebracht werden (vgl . Figur lh) .
Schließlich wird der Verbund aus Halbleiterschichtstapeln 51 und Chipträgerwafer 7 beispielsweise mittels Sägen und/oder Brechen des Chipträgersubstratwafers 7 zwischen den Halblei- terschichtstapeln 51 zu einzelnen Leuchtdiodenchips 20 vereinzelt (vgl. Figur 1 i) . Bei dem zweiten Ausführungsbeispiel entsprechen die Verfahrensschritte bis zum Aufbringen der epitaktischen Halbleiterschichtenfolge 5 (vgl . Figuren 2a bis 2d) den entsprechenden Verfahrensschritten des ersten Ausführungsbeispieles (vgl. Figuren la bis ld) .
Im Unterschied zum ersten Ausführungsbeispiel wird die Halbleiterschichtenfolge 5 gegebenenfalls falls erforderlich in- klusive Kontaktsicht 6 und in den nicht vor dem Aufbringen des Chipträgersubstratwafers 7 zu Halbleiterschichtstapel 51 strukturiert, sondern erst nach Aufbringen des Chipträgersubstratwafers 7 (vgl. Figur 2e) und Abtrennen des Hilfsträgerwafers 2 (vgl. Figur 2f ) . Die Kontaktschicht 6 ist in Fi- gur 2d nur gestrichelt angedeutet und in den Figuren 2e bis 2h weggelassen, da sie beim konkreten Beispiel nicht erforderlich ist.
Das Aufbringen des Chipträgersubstratwafers 7 und das Abtren- nen des Hilfsträgerwafers 2 erfolgt analog zu den entsprechenden Verfahrensschritten des oben beschriebenen ersten Ausführungsbeispieles .
Nach dem Abtrennen des Hilfsträgersubstrats 2 wird die epi- taktische Halbleiterschichtenfolge 5 zu einzelnen Halbleiterschichtstapeln 51 strukturiert und werden auf die Halbleiterschichtstapel 51 elektrische Kontaktschichten 81,82 aufgebracht (vgl. Figur 2g). Dies kann mittels herkömmlicher Masken- und Ätztechnik bzw. Metallisierungstechnik erfolgen.
Schließlich wird der Verbund aus Halbleiterschichtstapeln 51 und Chipträgerwafer 7 beispielsweise mittels Sägen und/oder Brechen des Chipträgersubstratwafers 7 zwischen den Halbleiterschichtstapeln 51 zu einzelnen Leuchtdiodenchips 20 ver- einzelt (vgl. Figur 2h) . Die Erfindung ist selbstverständlich nicht durch die beispielhafte Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von einzelnen Merkmalen der verschiedenen Patentansprüche oder der verschiedenen Ausführungsbeispiele untereinander beinhaltet, auch wenn das betreffende Merkmal oder die betreffende Kombination . selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Patentansprüche
1. Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips (20) , insbesondere von Strahlungsemittierenden Halb- .leiterchips, mit jeweils mindestens einem epitaktisch hergestellten funktionellen Halbleiterschichtstapel (51) , das folgende Verfahrensschritte umfaßt: - Bereitstellen eines Aufwachssubstratwafers (1) , der im Wesentlichen Halbleitermaterial aus einem hinsichtlich Gitterparameter gleichen oder ähnlichen Halbleitermaterialsystem umfaßt wie dasjenige, auf dem eine Halbleiterschichtenfolge (5) für die funktionellen Halbleiterschichtstapel (51) basiert, - Ausbilden einer parallel zu einer Hauptfläche (100) des Aufwachssubstratwafers (1) liegende Trennzone (4) im Aufwachssubstratwafer (1) , - Verbinden des Aufwachssubstratwafers (1) mit einem Hilfsträgerwafer (2), - Abtrennen eines aus Sicht der Trennzone (4) vom Hilfsträgerwafer (2) abgewandten Teiles (11) des Aufwachssubstratwafers (1) entlang der Trennzone (4), - Ausbilden einer Aufwachsfläche (121) auf dem auf dem Hilfsträgerwafer (2) verbliebenen Teil (12) des Aufwachssubstratwafers für ein nachfolgendes epitaktisches Auf- wachsen einer Halbleiterschichtenfolge (5) , - Epitaktisches Aufwachsen der Halbleiterschichtenfolge (5) auf die Aufwachsfläche (121) , - Aufbringen eines Chipsubstratwafers (7) auf die Halbleiterschichtenfolge (5) , - Abtrennen des Hilfsträgerwafers (2) , und - Vereinzeln des Verbundes von Halbleiterschichtenfolge (5) und Chipsubstratwafer (7) zu voneinander getrennten Halbleiterchips (20) .
2. Verfahren nach Anspruch 1, bei dem vor dem Aufbringen des Chipsubstratwafers (7) die Halbleiterschichtenfolge (5) zu einer Mehrzahl von nebeneinander auf dem Hilfsträgerwafer (2) angeordneten epitaktischen Halbleiterschichtstapeln (51) strukturiert wird.
3. Verfahren nach Anspruch 2 , bei dem zumindest Flanken der epitaktischen Halbleiterschichtstapel (51) zumindest teilweise mit Passivierungsmaterial (9) versehen werden.
4. Verfahren nach mindestens einem der Ansprüche 1 bis 3, bei dem vor dem Aufbringen des Chipsubstratwafers (7) die epi- taktische Halbleiterschichtenfolge (5) mit einer elektrischen Kontaktschicht (6) versehen wird.
5. Verfahren nach mindestens einem der Ansprüche 1 bis 4, bei dem die Trennzone (4) mittels Ionen- Implantation erzeugt wird.
6. Verfahren nach Anspruch 5, bei dem Wasserstoff implantiert wird.
7. Verfahren nach mindestens einem der Ansprüche 1 bis 6, bei dem der aus Sicht der Trennzone (4) vom Hilfsträgerwafer (2) abgewandte Teil (11) des Aufwachssubstratwafers (1) entlang der Trennzone (4) thermisch abgesprengt wird.
8. Verfahren nach mindestens einem der Ansprüche 1 bis 7, bei dem der Hilfsträgerwafer (2) für elektromagnetische Strahlung mit Wellenlängen unterhalb von 360 nm durchlässig ist .
9. Verfahren nach mindestens einem der Ansprüche 1 bis 8, bei dem der Hilfsträgerwafer für energiereiche elektromagnetische Strahlung, insbesondere für Laserstrahlung durchlässig ist.
10. Verfahren nach Anspruch 9, bei dem der Hilfsträgerwafer (2) mittels eines Laser-Abhebeverfahrens von der Halbleiterschichtenfolge (5) bzw. von den Halbleiterschichtsta- peln (51) abgetrennt wird.
11. Verfahren nach mindestens einem der Ansprüche 1 bis 10, bei dem der Hilfsträgerwafer (2) hinsichtlich seines ther- mischen Ausdehnungskoeffizienten an den Aufwachssubstratwafer (1) angepasst ist.
12. Verfahren nach mindestens einem der Ansprüche 1 bis 11, bei dem der Hilfsträgerwafer (2) polykristallin ist.
13. Verfahren nach mindestens einem der Ansprüche 1 bis 12, bei dem die Verbindung zwischen dem Aufwachssubstratwafer (1) und dem Hilfsträgerwafer (2) vermittels Siliziumoxid hergestellt wird.
14. Verfahren nach mindestens einem der Ansprüche 1 bis 13, bei dem die Halbleiterschichtenfolge (5) mindestens eine Halbleiterschicht auf der Basis von GaN umfasst und das Material des Aufwachssubstratwafers (1) ebenfalls auf GaN basiert.
15. Verfahren nach Anspruch 14, bei dem der Hilfsträgerwafer (2) aus Saphir und/oder A1N besteht.
16. Verfahren nach mindestens einem der Ansprüche 1 bis 15, bei dem die Aufwachsfläche (121) mittels Ätzen und/oder Schleifen für das epitaktische Aufwachsen der Halbleiterschichtenfolge (5) präpariert wird.
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166871B2 (en) 2003-04-15 2007-01-23 Luminus Devices, Inc. Light emitting systems
US7211831B2 (en) 2003-04-15 2007-05-01 Luminus Devices, Inc. Light emitting device with patterned surfaces
US7098589B2 (en) 2003-04-15 2006-08-29 Luminus Devices, Inc. Light emitting devices with high light collimation
US7083993B2 (en) 2003-04-15 2006-08-01 Luminus Devices, Inc. Methods of making multi-layer light emitting devices
US7667238B2 (en) 2003-04-15 2010-02-23 Luminus Devices, Inc. Light emitting devices for liquid crystal displays
US7417266B1 (en) 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
DE102004062290A1 (de) 2004-12-23 2006-07-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterchips
EP1681712A1 (de) 2005-01-13 2006-07-19 S.O.I. Tec Silicon on Insulator Technologies S.A. Verfahren zur Herstellung von Substraten für Optoelektronischen Anwendungen
US20070045640A1 (en) 2005-08-23 2007-03-01 Erchak Alexei A Light emitting devices for liquid crystal displays
KR101166922B1 (ko) * 2005-05-27 2012-07-19 엘지이노텍 주식회사 발광 다이오드의 제조 방법
US7608471B2 (en) * 2005-08-09 2009-10-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and apparatus for integrating III-V semiconductor devices into silicon processes
DE102005061346A1 (de) * 2005-09-30 2007-04-05 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
US7772604B2 (en) * 2006-01-05 2010-08-10 Illumitex Separate optical device for directing light from an LED
DE102006007293B4 (de) * 2006-01-31 2023-04-06 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Quasi-Substratwafers und ein unter Verwendung eines solchen Quasi-Substratwafers hergestellter Halbleiterkörper
KR101259991B1 (ko) 2006-03-24 2013-05-06 서울옵토디바이스주식회사 화합물 반도체 소자 제조 방법
DE102006061167A1 (de) 2006-04-25 2007-12-20 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement
JP5003033B2 (ja) * 2006-06-30 2012-08-15 住友電気工業株式会社 ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
US7885306B2 (en) 2006-06-30 2011-02-08 Osram Opto Semiconductors Gmbh Edge-emitting semiconductor laser chip
DE102006060410A1 (de) * 2006-06-30 2008-01-03 Osram Opto Semiconductors Gmbh Kantenemittierender Halbleiterlaserchip
DE102006032488B4 (de) * 2006-07-13 2008-09-25 Infineon Technologies Ag Verfahren zur Bearbeitung von Wafern
US8087960B2 (en) * 2006-10-02 2012-01-03 Illumitex, Inc. LED system and method
US20090275266A1 (en) * 2006-10-02 2009-11-05 Illumitex, Inc. Optical device polishing
DE102007030129A1 (de) * 2007-06-29 2009-01-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente und optoelektronisches Bauelement
JP2011512037A (ja) * 2008-02-08 2011-04-14 イルミテックス， インコーポレイテッド エミッタ層成形のためのシステムおよび方法
DE102008009108A1 (de) * 2008-02-14 2009-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterlasers sowie Halbleiterlaser
EP2262012B1 (de) * 2008-04-02 2017-12-27 LG Innotek Co., Ltd. Leuchtdiode und herstellungsverfahren dafür
KR101458901B1 (ko) 2008-04-29 2014-11-10 삼성디스플레이 주식회사 가요성 표시 장치의 제조 방법
US8182633B2 (en) 2008-04-29 2012-05-22 Samsung Electronics Co., Ltd. Method of fabricating a flexible display device
KR100969159B1 (ko) * 2008-07-09 2010-07-08 주식회사 실트론 질화물 반도체 기판의 제조 방법
TW201034256A (en) * 2008-12-11 2010-09-16 Illumitex Inc Systems and methods for packaging light-emitting diode devices
JP2010165927A (ja) * 2009-01-16 2010-07-29 Sumitomo Electric Ind Ltd 発光素子用基板
TWI396307B (zh) * 2009-02-05 2013-05-11 Huga Optotech Inc 發光二極體
US8198172B2 (en) * 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates
US8585253B2 (en) 2009-08-20 2013-11-19 Illumitex, Inc. System and method for color mixing lens array
US8449128B2 (en) * 2009-08-20 2013-05-28 Illumitex, Inc. System and method for a lens and phosphor layer
WO2011069242A1 (en) * 2009-12-09 2011-06-16 Cooledge Lighting Inc. Semiconductor dice transfer-enabling apparatus and method for manufacturing transfer-enabling apparatus
US20110151588A1 (en) * 2009-12-17 2011-06-23 Cooledge Lighting, Inc. Method and magnetic transfer stamp for transferring semiconductor dice using magnetic transfer printing techniques
US8334152B2 (en) * 2009-12-18 2012-12-18 Cooledge Lighting, Inc. Method of manufacturing transferable elements incorporating radiation enabled lift off for allowing transfer from host substrate
FR2967813B1 (fr) 2010-11-18 2013-10-04 Soitec Silicon On Insulator Procédé de réalisation d'une structure a couche métallique enterrée
DE102012003747B4 (de) * 2011-03-01 2016-08-18 Infineon Technologies Austria Ag Ein Verfahren zur Herstellung eines Halbleiterbauelements
DE102011015725B4 (de) 2011-03-31 2022-10-06 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Vereinzeln eines Bauelementverbunds
JP2012230969A (ja) * 2011-04-25 2012-11-22 Sumitomo Electric Ind Ltd ＧａＮ系半導体デバイスの製造方法
DE102011113775B9 (de) 2011-09-19 2021-10-21 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines optoelektronischen Bauelements
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
US8940620B2 (en) * 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
KR101847941B1 (ko) 2012-02-08 2018-04-11 삼성전자주식회사 반도체 발광소자 및 그 제조방법
JP6024239B2 (ja) * 2012-06-29 2016-11-09 株式会社豊田自動織機 半導体装置の製造方法
DE102012111358A1 (de) * 2012-11-23 2014-05-28 Osram Opto Semiconductors Gmbh Verfahren zum Vereinzeln eines Verbundes in Halbleiterchips und Halbleiterchip
DE102013100711B4 (de) * 2013-01-24 2021-07-01 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Vielzahl optoelektronischer Bauelemente
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
DE102014116276A1 (de) * 2014-11-07 2016-05-12 Osram Opto Semiconductors Gmbh Epitaxie-Wafer, Bauelement und Verfahren zur Herstellung eines Epitaxie-Wafers und eines Bauelements
DE102015100686A1 (de) * 2015-01-19 2016-07-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips und Halbleiterchip
DE102015107590A1 (de) * 2015-05-13 2016-11-17 Osram Opto Semiconductors Gmbh Verfahren zur Verspiegelung von Mantelflächen von optischen Bauelementen für die Verwendung in optoelektronischen Halbleiterkörpern und oberflächenmontierbarer optoelektronischer Halbleiterkörper
US10014271B2 (en) * 2015-11-20 2018-07-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
DE102015121056A1 (de) 2015-12-03 2017-06-08 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von Bauelementen und Bauelement
DE102017205635A1 (de) 2017-04-03 2018-10-04 3D-Micromac Ag Verfahren und Fertigungssystem zur Herstellung mikroelektronischer Komponenten mit Schichtaufbau
DE102018104785A1 (de) * 2018-03-02 2019-09-05 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von transferierbaren Bauteilen und Bauteilverbund aus Bauteilen
US11342479B2 (en) 2018-09-11 2022-05-24 Facebook Technologies, Llc Reducing bowing of materials before wafer-to-wafer bonding for LED manufacturing
US11145786B2 (en) 2018-09-11 2021-10-12 Facebook Technologies, Llc Methods for wafer-to-wafer bonding
US11056611B2 (en) * 2018-09-11 2021-07-06 Facebook Technologies, Llc Mesa formation for wafer-to-wafer bonding
KR102601702B1 (ko) * 2022-10-31 2023-11-13 웨이브로드 주식회사 반도체 성장용 템플릿을 이용한 반도체 발광 소자 제조 방법
KR102649711B1 (ko) * 2022-12-02 2024-03-20 웨이브로드 주식회사 초박형 반도체 다이의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3409958B2 (ja) 1995-12-15 2003-05-26 株式会社東芝 半導体発光素子
FR2747506B1 (fr) 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
DE19640594B4 (de) 1996-10-01 2016-08-04 Osram Gmbh Bauelement
US6033974A (en) * 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
DE19959182A1 (de) 1999-12-08 2001-06-28 Max Planck Gesellschaft Verfahren zum Herstellen eines optoelektronischen Bauelements
DE10051465A1 (de) 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
JP3910010B2 (ja) 2000-09-12 2007-04-25 エス ケー シー 株式會社 有機電界発光素子
FR2816445B1 (fr) 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2817394B1 (fr) 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6589857B2 (en) 2001-03-23 2003-07-08 Matsushita Electric Industrial Co., Ltd. Manufacturing method of semiconductor film
US7932111B2 (en) * 2005-02-23 2011-04-26 Cree, Inc. Substrate removal process for high light extraction LEDs
US7341878B2 (en) * 2005-03-14 2008-03-11 Philips Lumileds Lighting Company, Llc Wavelength-converted semiconductor light emitting device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2005004231A1 *

Also Published As

Publication number Publication date
TW200501462A (en) 2005-01-01
CN100492610C (zh) 2009-05-27
DE102004030603A1 (de) 2005-02-10
WO2005004231A1 (de) 2005-01-13
CN1813347A (zh) 2006-08-02
US20060211159A1 (en) 2006-09-21
DE112004001619D2 (de) 2006-08-10
US7329587B2 (en) 2008-02-12
KR20060061305A (ko) 2006-06-07
JP2007524224A (ja) 2007-08-23
JP5021302B2 (ja) 2012-09-05
KR101178361B1 (ko) 2012-08-29
TWI240434B (en) 2005-09-21

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