WO1987006081A1 - Method of controlling path memory in viterbi decoder - Google Patents

Method of controlling path memory in viterbi decoder Download PDF

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WO1987006081A1
WO1987006081A1 PCT/JP1987/000207 JP8700207W WO8706081A1 WO 1987006081 A1 WO1987006081 A1 WO 1987006081A1 JP 8700207 W JP8700207 W JP 8700207W WO 8706081 A1 WO8706081 A1 WO 8706081A1
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WO
WIPO (PCT)
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trace
transition information
state transition
time
pack
Prior art date
Application number
PCT/JP1987/000207
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English (en)
French (fr)
Inventor
Hideo Suzuki
Masato Tajima
Original Assignee
Kabushiki Kaisha Toshiba
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kabushiki Kaisha Toshiba filed Critical Kabushiki Kaisha Toshiba
Publication of WO1987006081A1 publication Critical patent/WO1987006081A1/ja

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors

Definitions

  • the present invention relates to a memory control method in a Guitabi decoder using a new memory O access used for trace packing.
  • the surviving bits that are considered to be effectively converged to one are about 4 to 5 times the constraint length of the code, which is common to surviving bits in the past.3 ⁇ 4 Bits are output as decoded data. Is
  • the corresponding storage circuit is focused on the top cell structure of the 53 ⁇ 4 trellis diagram as shown in FIG.
  • the state edge transition information between the times that is, the state of the time (k + 1 :)
  • the 1-bit state transition information It is also called connection data, and each state is recorded for each decoding step.
  • the possible state at time k (the surviving state that is useful for this state) (The surviving degree that the most probable degree of su is stored for any other state is greater than the most probable degree of su)) and the previous state transition information In the opposite direction, the state finally reached is determined by Sic-v (where V is the surviving length). Determining the decoded data is a so-called 5 operation.
  • the trace back from time k to time k is basically completed within one decoding step. Otherwise, decrypted data cannot be output.
  • the survivor path storage circuit is realized by random access memory as shown in Fig. 3, and the vertical axis indicates the trellis. The state and horizontal direction are considered as the time axis.
  • the decoding operation up to time k has been completed, and the decoding operation at time (k + 1) has newly started.
  • the status transition information determined by the U operation unit is written in the memory vertically one after another by the GUITAR algorithm.
  • a trace pack is performed in the horizontal direction during the end of the scenting. For example, in Fig. 3 (a), the trace pack is extended to the left end of the memory. It is required to reach.
  • the trace pack in this case is specifically described as: access of an address ⁇ reading of state transition information—determination of an access address of (one time past). It's a cycle! ) Means return, so normally state transition information is scented into memory and trace packs are alternately performed.
  • the state transition information for a plurality of rice bran can be obtained at once.
  • the execution of the traceback is a fixed length even if the number of states processed at a time is several. I can only go back for a minute. In other words, the trace pack can only be performed halfway through the surviving race. Therefore, in the past, there was a difficulty that the memory could not be controlled conveniently because there was no appropriate matching between the number of states of the trace and the surviving path length.
  • the present invention has been made in view of the above-described problems and requirements, and is therefore flexible with respect to fluctuations in the length of the surviving D-path to be stored or fluctuations in the number of state transition information that can be obtained completely. It is an object of the present invention to provide a memory control method in a Ditabi decoder having a trace pack structure that can cope with the problem.
  • the decoding steps expended by the traceback are used.
  • the feature is to output the same number of decoded data as the number of loops at a time.
  • the traceback operation on the surviving path storage circuit is Basically, the principle is that the survivor arrives at the end of the surviving step for each decoding step, but from the viewpoint of how to obtain the decoded data, the ratio is Recognizing that it is sufficient to obtain one piece of decoded data per decoding step, and assuming that multiple decoding steps are required for the traceback to the last stage of the surviving track, Instead of outputting only one piece of decoded data by this traceback, the same number of decoded steps as the number of used decoding steps is output. .
  • the state transition information (generally, a plurality of pieces at a time) obtained by the operation unit of the decoder survives, and a single-stage traceback is executed every time the path is stored in the path storage circuit. If, at the point in time when the instillation of the state transition information for all the states at the time of interest has been completed, the trace pack up to the last stage of the surviving track is not completed, The fragrance of the state transition information for the next time and the trace pack are continued, and when the trace pack to the last stage of the surviving track is completed, this trace is completed. -This is to decode the decoding data corresponding to the number of decoding steps given in the flash in a batch.
  • the pass selection signal (state transition report of one time) is synthesized over a plurality of times, so Synthesizes state transition information and uses this
  • U is very small compared to the past, and by the access to the memory circuit, the survivor traces to the last stage of the surviving circuit.
  • the path selection signal expresses the state transition report between adjacent times, and therefore, between times, and in a memory circuit that is useful for this, the path selection signal is used for each stage. The only way to survive the race is to stack the race packs.
  • FIG. 1 is a block diagram of a block diagram of a Guitabi decoder for explaining one embodiment of the present invention
  • Fig. 2 and Fig. 2 show the code trellis.
  • Fig. 3 shows the surviving circuit. Thank you for your memory! ?
  • Fig. 4 is a schematic diagram of the memory circuit when it is realized.
  • Fig. 4 shows the corresponding surviving memory circuit when the decoder for the coding rate 1 ⁇ 2 constraint length k-7 is configured as shown in Fig. 1.
  • FIG. 6 is a diagram illustrating the principle of decoding a trace length in a trace back;
  • FIG. 6 is a diagram illustrating the principle of a trace bag in another embodiment of the present invention;
  • FIG. 7 is a diagram showing the unit cell structure in the embodiment of FIG. 6 of the present invention:
  • FIG. 8 is a block diagram of a circuit showing a decoder in the embodiment of FIG. 6 of the present invention.
  • Fig. 9 is a diagram showing ⁇ that realizes a survival memory circuit with two RAMs corresponding to two back tracers;
  • Figure 10 is a diagram showing a block circuit configuration with two ACS circuits provided to apply multiple pieces of transition information to the path memory at once;
  • FIG. 11 is a time chart showing a decoding procedure for explaining another embodiment of the present invention.
  • the 4th S is a schematic representation of the storage memory circuit.
  • the whip direction represents the state on the trellis, and the horizontal direction represents the stage of the trough (that is, time).
  • the writing of the state transition information for the decryption step is performed 32 times. It is completed by the repetition of (64 2), but the traceback amount during this period can be returned only to 32 steps, that is, half of the step length of 64 steps. Therefore, the writing of the state transition information and the traceback for the next time are continued.
  • the trace pack reaches the final stage, but the time corresponding to the two decoding steps has already passed. Therefore, when the trace reaches the final stage, two pieces of decoded data (that is, 2 bits) are decoded.
  • the two-bit decoding method is extremely simple, and the trace-backed time -V is kv, and the state of -V is kv.
  • the state transition information is written and trained over four decoding steps. ⁇ Repeat the sparks alternately! ? Then, at the end of the traceback, the four decoded data should be collected and output.
  • the state transition information for "111111 *" is to be stored at address 63 of the memory circuit.
  • the trace pack in this case is defined by the unit cell structure of the code trace,
  • the state on the code tree and the address of the memory circuit can be considered independently, and the state transition information can be infused under a certain conversion rule.
  • Fig. 6 shows one of these conversion rules ⁇ (), and the time axis is expressed as a repetition of six modes. At this time, the state transition information for the state "000h 00" is stored in address 0 of the storage circuit.
  • the state transition information for "000001” is scented to address 32 of the convenient circuit in the form of "".
  • the trace pack in this case is
  • FIG. 6 shows the trace back when the start is at address 8 in mode 6.
  • the characteristic is that the probability of packing at the same address one hour before is ⁇ .
  • the method that separates the "state" and “useful address *" on the code trace allows independent traceback of multiple systems at the same time. It should be noted that another embodiment of the present invention will be described below.This embodiment is also applicable to a variation of a surviving path length or a circuit configuration of a decoder operation unit, which can flexibly cope with a Gabi reversal. It provides an encoding and a decoder.
  • the length V is set to v-2 Ns for the number of states on the trellis diagram, and the configuration transition information for each state is It is assumed that the circuit can be obtained only for one state.
  • the state transition information is harmed and the one-stage traceback is executed alternately, the entire state is reduced.
  • the trace pack survives! ? You can only return to the middle point of the race.
  • Fig. 6 shows the principle of trace back in this implementation, in which state transition information for each state is harmed to the path memory circuit, while two back
  • the first tracer goes from the first stage of the surviving path to the Ns stage, and the second tracer the information of the final state in which the first bus click tracer has reached to complete the door-les-over spa click one time before takes over, the (N 8 + 1) the first 2N B 0 by stage) stage (
  • the traceback operation is executed toward (final stage), and when the writing of the state transition information for all the states is completed, the
  • the second backtracer reaches the last surviving stage and outputs one decoded data at each decoding time.
  • the concrete method of trace packing is described.It can be inferred from the trace diagram in Fig. 2A.5
  • the unit cell structure state transition structure between adjacent times
  • ⁇ transition information is i of (0. or l) to when the door-les-over Suva Tsu time click Back by the should k state is Keru incense and (i U).
  • the state transition information for the state (iu) is i ′
  • the state at the time (k ⁇ 1 1) to be returned by the trace pack is (i ′ i uk ⁇ k + 3...) u k - ⁇ ).
  • the state to be returned one hour before is determined one after another, and the trace pack is executed.
  • the path memory circuit is realized by RAM (Random Access Memory), and if the "state" on the trellis diagram is identified with the address of the memory, the designation H Access to the specified address ⁇ Reading out the configuration transition information from the RAM—determining the address to be accessed next ⁇ Accessing the specified address *
  • the next point which is the point of the present invention, is the inheritance * of two pack tracers, which means that the first pack tracer traces one hour earlier.
  • FIG. 8 shows an example of the configuration of the decoder according to this embodiment.
  • Fig. 9 shows the realization of a surviving]? Path storage circuit using two RAMs corresponding to two pack tracers. Like Fig. 3, the vertical axis shows " The "state” and the horizontal line correspond to "time *.” However, since the time axis is used cyclically, the right end is the maximum as shown in Fig. 3. It is not generally possible to interpret the new time and the oldest time on the left end. Now, suppose that the (k + 1) address on the horizontal axis corresponds to the decoding decoding step. The hatched part in FIG. 9 corresponds to the state transition information newly obtained from the decoder operation unit being written to the memory circuit.
  • Fig. 9 also shows how information is exchanged between the two pack tracers. That is, at the time (k + 1), the state where the first pack tracer has finally arrived is, at the time (k + 2), the state of the start of the second pack tracer. In other words, on the other hand, it can be seen that the state that the second path tracer finally arrives is the decoding state at that time.
  • the decoding state is determined, the column is not required for the time axis, and the state transition information at the next time is not required for the column (that is, (k + 2) The time was hatched. Part 2) is newly harmed.
  • state transition information for one state can be obtained at one time.
  • state transition information for a plurality of states may be obtained at one time.
  • the state transition information for two states is obtained at a time by providing two ACS circuits 202a and 202bo. In this case, these pieces of state transition information are written into the memory circuit 206 at a time. In this case, for example, the number of states and the length of the state on the trace diagram are determined. In the same way, 15 is also the method of writing the state transition information to the memory circuit 20S and alternately repeating the trace back of one stage. The traceback is completed only half of the time when the transfer of state transition information for all states is completed. Therefore, also in this case, the trace back method using two back tracers 0:-can be applied.
  • the state of the state axis is different from that of Fig. 8, because state transition information for two states can be obtained at a time.
  • the circuit configuration is also divided into two. However, the ease of total No change.
  • the memory control method for the trace park on the surviving path storage circuit in the dither decoder employs a method of changing or decoding the surviving path length. It is possible to respond flexibly to the circuit configuration of the instrument operation unit, for example, to survive.] If the memory circuit is realized by random access memory, it will be simple. It is possible to respond to the above changes by controlling
  • the ace back control on the surviving house memory circuit is, in principle, independent of the control of the decoder operation unit, but the “state” on the code trace and the state transition for that state By dividing and handling information, it is possible to synchronize with the address control of the metric storage circuit.
  • Fig. 2A for example, by synthesizing the selection symbols, which are the state transition information between adjacent times, over multiple times, the surviving tracks on the storage memory circuit are synthesized.
  • An embodiment in which a high-speed decoding operation can be performed with a small number of accesses by using an access will be described below.
  • the set of numbers in the start may be replaced according to this.
  • the last-mentioned synthesizing means is a method of positively synthesizing according to the internal organs from which the path selection signal is obtained, which is very convenient in data processing procedures.
  • the specific selection signal is synthesized into state transition information over a plurality of times, and the trace pack based on the synthesized data is synthesized. Is essentially the same as the conventional traceback.
  • a selection signal is obtained as follows. State, TV 10v + 2V + 3v + 4
  • V V + 1 Start V ⁇ (V +:
  • Procedure 1 Generate synthesized state transition information over multiple time intervals.
  • Step 2 Trace back based on these synthesized state transition information.
  • the configuration of the lus memory circuit is as follows 3 ⁇ 4
  • (3) is a timing chart for the transfer of the synthesized transition information obtained in (2) to the RAM]), and the four transition information 0 ( ⁇ ) to s O) are converted into two time slots. It shows that it is enough to go into memory over the subject. .
  • FIG. 4 is a timing chart corresponding to a trace pack. Here, data is added to the memory circuit. The method that alternates between reading and reading is adopted. The transition information synthesized for each write in (3) is read from memory and trace packing is executed. Show.
  • the path selection signal can be synthesized in accordance with the way in which the path selection signal is obtained in terms of time, the configuration is convenient. Because it is possible to change, it is possible to change according to the survivor length. Also, since the trace packing method of the present invention can be regarded as a natural extension of the conventional one-step trace packing method, it is also compatible with the conventional technology town.

Description

明 細 眷
ゲ イ タ ビ復号器における ス メ モ リ 制御法
[ 技術分野 ]
こ の発明は ト レ ー スパ ッ ク に用いる ス メ モ リ O ア ク セ スを新 らた も の と したグ イ タ ビ復号器におけ る ス メ モ リ 制御法に関する。
C 背景技術 ]
ゥ,ィ タ ビ¾号器内部での復号動作のために、 ス メ モ リ には対象 とする符号 ト レ リ ス上の各状態に対し て生き残 ]? ス と呼ばれる送信 ス と して最 も確か ら しい ス の侯補と な るべき も のが有限長で各々 i 本ず つ記憶されている。
これ らの生き残 り スが実効的に 1 本に収束する と考え られる符号の拘束長の、 4 〜 5 倍程度過去の生 き残 り ス に共通 ¾ ビ ッ ト が復号データ と して出力さ れる 。
この場合、 生き残 り スの記慷法と して具 ^的に は、 対応する記億回路に、 第 2 A図に示す よ 5 ¾ ト レ リ ス線図の举位セル構造に着目 し、 雜 ]? 合 う 時刻間の 状態邊移情報 ( すなわち、 時刻 ( k + 1 :) の状觼
Xk+ 1がー時刻前の 2つの状態 Xk及び X のいずれか ら 遷移したと見るのが も っ と も ら しいかとい ゥ 1 ビ ッ ト の情報 ) を記憶してい く こ とが行なわれる。
この よ ゥ ¾ 1 ビ ッ ト の状態遷移情報は、 ト レ リ ス コネク シ a ン デー タ tre l l i e connection Data と も呼 ばれ、 各復号ス テ ッ プ毎に各々 の状態に対し記億され てい く 。
従って、 この よ う な形で記憶された生き残 ]? ス を基に復号を実行し ょ う とする と、 時刻 k における も つ と も ら しい状態 ( この状態に対して記慷されている 生き残 ス の ス の も っ と も ら しい度合がその他の いずれの状態に対して記憶されている生き残 !) ス の ス の もっとも らしい度合よ り も大きい) を起点と し、 前 回の状態遷移情報を も と に逆向き にさかのぽ 、 最終 的に到達した状態: Sic-v ( V は生き残 ス長 ) に よ ί? 復号データ を決める と い う、 いわゆる あ と も ど 5 動作
( ト レ ー スパ ッ ク、 trace backと呼ぶ ) を必要とする さ て こ の時刻 k か ら時刻 k 一 マ への ト レ ー ス パ ッ クは基本的に 1 復号ステ ツ ブ中に完了しなければ復号 データ を出力する こ とが出来 ¾い。 説明を明確にする ため、 生き残 パ ス記憶回路を第 3 図に示すよ う な ラ ン ダ 厶 ア ク セ ス メ モ リ に よ って実現する と考え、 縦軸 方向を ト レ リ ス の状態、 横轴方向を時間軸と して考え る こ とにする。 こ こで特に時刻 k ま での復号演算が終 了し、 新たに時刻 ( k + 1 ) の復号演算が開始された と考える。
グイ タ ビ ア ル ゴ リ ズ ムに よ U演算部で決定された 各状觴遷移情報は次々 と メ モ リ に対し縦方向に書き込 ま れてい く が、, 一方復号のためにはこの香き込みが終 了する間に横方向に ト レ ー スパ ッ ク を実行し、 例えば 第 3 図の a¾では メ モ リ の左端ま で到達する こ とが要求 される。
さて、 この場合の ト レ ー スパ ッ ク とは具体的に述 ベる と番地のア ク セ ス→状態遷移情報の読み出 し— ( 一時刻過去 ) のア ク セ ス番地の決定、 と い ウ サイ ク ル の繰 !)返しを意味し、 従って通常は、 状態遷移情報 の メ モ リ への香き込みと ト レ ー スパ ッ クが交互に行な われる。
しかし こ こで明 らかな よ う に、 ト レ リ ス の状態数 と生き残 り ス長が異な る と き ( 冽えば第 3 図の メ モ リ で言えば横方向に長い長方形の と き ) ( k + 1 ) 時 刻における全ての状態に対する状態遷移情報の香き込 みを終了した時点で ト レ ー スバ ッ クは左端ま で到達し ていない こ と に ¾ る。
又、 たとえ、 ト レ リ ス の状態数と生き残 り ス長 とが同 じである と して も、 冽えば、 複数の状糠に対す る状態遷移情報が一度に得られる よ ゥ な復号器の回路 構成では全ての状態に対する状態運移情報の香き 込み が終了した時点での、 ト レ ー スバ ッ クの実行は一度に 処理される複数の状態数であ って も、 一定長の ス分 だけしか遡れない。 即ち生き残 ス の途中 ¾までし か ト レ ー スパ ッ クができ ないこ とにな る。 従って従来は、 ト レ リ ス の状態数と生き 残 ί? ス 長との間に適当な整合がと られていない こ都合 よ く メ モ リ を制御出来ないと い う 困難があ った。
と ころが復号 IIへの入力デー タ の S/ に よ っては 生き残 り ス長を大き く と たいこ とがしばしば発生 する し、 演算部の回路構成に も 自 由度が要求される。 その他の イ タ ビ復号法に よ る ス メ モ リ のマネ ジ メ ン ト がある こ とは I EEE 「 TRANSACT I ON ON COMMUNI CAT I ONS 」 VOL , COM 2 9 , 9 , S EPTEMBER 1 9 8 1 に 記載されている こ とか ら知れるが確たる技術の改良の 記述はない。
[ 発明の開示 ]
本発明は、 以上の問題点及び要求に鏟みるされた も ので、 記憶すべき生き残 D パ ス の ス長の変動、 あ るいは、 一変に得られる状態遷移情報の数の変動に対 し柔軟に対応出来る ト レースパ ッ ク構造を具備したダ ィ タ ビ復号器における ス メ モ リ 制御法を提供する こ と を目的とする。
この発明は、 ダ イ タ ビ復号法において生き残 D ス の最終段ま での ト レースバ ッ クに複数の復号ステ ツ ブを要する と き、 上記 ト レ ー スパ ッ クに よ 費やした 復号ステ ッ プ数と同 じ数の復号データ を一度に出力す る ことを特徵とする。
生き残 り パ ス記憶回路上の ト レ ー スバ グ ク動作は 基本的にはー復号ス テ ツ プ毎に生き残 り ス の最終 ¾ ま で到達する こ と が原則であるが、 復号データ の得 ら れ方と い う 観点か ら考える と、 割合と して一復号ステ ッ プあた り 一個の復号データが得られれば良いとい う 認識に立ち、 生き残 り ス の最終段ま での ト レ ー スパ ッ ク に複数復号ス テ ッ プ要したとすれば、 こ の ト レ ー スバ ッ ク に よ り ただ一個の復号デー タ を出力するので な く 、 費やした復号ス テ ッ プ数と 同 じ数の復号データ を出力する よ う に した ものである 。
すなわち、 復号器の演箅部て得られる状態遷移情 報 ( 一般には一度に複数個 :) 'を生き残 り パ ス記憶回路 へ眷き込む毎に 1 段の ト レ ー ス バ ッ ク を実行し、 着目 している時刻における全状態に対する状態遷移情報の 香き込みを終了した時点で、 生き残 り ス の最終段ま での ト レ ー スパ ッ クが完了しないと き は、 更に続けて、 次の時刻に対する状態遷移情報の香き 込みと ト レ ー ス パ ッ クを継続し、 最終的に生き残 り ス の最終段ま で の ト レ ー スパ ッ クが完了した時点で、 この ト レ ー スパ ッ ク に费やされた復号ステ ツ プ数に相当する復号デ一 タをま と めて復号する よ う にした も のであ iる。
更に この発明のダ イ タ ビ復号器における パ ス メ モ リ 制御法は、 ス選択信号 ( 1 時刻聞の状態遷移愔報 ) を複数時刻間にわたって合成する こ と に よ 、 複数時 刻間にわたる状態遷移情報を合成し、 これを ス メ モ リ 回路へ記憶する こ と に よ U、 従来に比べて非常に少 ¾ い、 ス メ モ リ 回路へのア ク セ ス に よ り 生き残 り ス の最終段ま で ト レ ー ス パ ク し、 これに よ U 高速復 号動作を実現し ょ う とする も のである。 その着眼点を 要約すればパ ス選択信号は、 隣接時刻間、 従って一時 刻間の状態遷移愔報を表現してお り、 これを記慷した ス メ モ リ 回路では、 1 段毎の ト レ ー ス パ ッ ク の積み 重ねに よ jp 生き残 り スをさかのぼる しかない。
と ころが複数時刻間のわたる状態遷移情報を扱 う よ う にすれば、 1 回の メ モ リ アク セスに よ り 複数段ヅ ヤ ン プしてバ ッ クする こ とができ、 従って少ない ス メ モ リ 回路へのアク セ ス に よ り 生き残 ス の最終段 ま でさかのぼる こ とがで き る。
[ 図面の簡単 ¾説明 ]
第 1 図は、 この発明の一実施冽を説明するために 係わる グ イ タ ビ復号器のブ ロ ツ ク回路構成図 ;
第 2 Α図及び第 2 Β 図は、 符号 ト レ リ ス.線図の具 刿を示す図及びその単位セルの搆造列を示す図 ; 第 3 図は、 生き残 り ス記慷回路を ラ ン ダ ムァク セス メ モ リ に よ !? 実現する と き の メ モ リ 回路の模式図 第 4 図は、 符号化率 ½拘束長 k - 7 に対する復号 器を第 1 図の よ ゥ に構成したと き の対応する生き残 り ス記億回路の模式図 ;
第 5 A図及び第 5 B 図は、 この発明の一実施 ^の ト レ ー スバ ッ ク における異 ¾ る ス長の復号原理図 ; 第 6 図は、 この発明の他の実施 における ト レ ー ス パ グ ク の原理を説明する図 ;
第 7 図はこの発明の第 6 図の実施 ^における単位 セ ル構造を示す図 :
第 8 図は、 この発明の第 6 図の実施 ^における復 号器を示すプ ロ ジ ク回路構成図 ;
第 9 図は、 2 個のバ ッ ク ト レ ーサに対応して生き 残 り ス記憶回路を 2 個の RAMに よ 実現した ^を示 す図 ;
第 1 0 図は、 複数の遷移情報を一度にパ ス メ モ リ に眷き込むために 2 個の ACS 回路を設けたブロ ッ ク回 路構成冽を示す図 ;
第 1 1 図は、 こ の発明の他の実施冽を説明するた めの復号手順を示すタ イ ム チ ャ ー ト を示す。
C 実施の最炱の^態 ]
^下本発明の一実施洌を図面を参照して詳細に説 明する。
—股性を失 う こ と な く 符号化率 ½拘束長 k - 7 の 符号を対象とする。 この場合、 ト レ リ ス上の状態数は 2k"1 - 2ά - 6 4 である。 必要とされる生き残 り ス の ス長は 4 〜 5 - 2 8 〜 3 5 でぁるか ら、 4 0 ¾も あれば十分である。 ただし、 こ こでは、 仮 1? に多 少余裕を見て ス長 4 ¾と したとする。 対応す る ス記憶回路を模式的に表現したのが第 4 Sである < 鞭方向が ト レ リ ス上の状態を、 横方向が ス の段階 ( す ¾わち時間 ) を表現している 。
第 1 図の回路構成に従って、 一 Sに、 2 つの状態 分の状態遷移情報が得 られ、 生き残 り ス記憶回路に 香き込ま れる もの とする。
さて、 状態遷移情報の書き 込みと メ モ リ 上の ト レ ー スパ ッ ク を交互に行な う も の とすれば、 ー復号 ス テ ツ プあた の状態遷移情報の書き込みは 3 2 回 (64 2 ) の反復で完了するが、 この間に ト レ ー スバ ッ ク出来る 量は、 3 2 段、 すなわち ス長 6 4 段の半分ま でしか も どる こ とが出来 い。 ゆえに、 更に次の時刻に対す る状態遷移情報の書き込みと ト レ ー スバ ッ クを継続す る 。 この新しい時刻に対する状態遷移情報の書き込み が終了した時点で ト レ ー スパ ッ クは最終段に到達する こ と にな るが、 既にニ復号ス テ ッ プ分に相当する時間 が絰過しているので、 この ト レ ー スバ ッ ク に よ 最終 段に到達した時点で、 2 個の復号デー タ ( すなわち 2 ビ グ ト ) を復号する よ う にしている。
こ の 2 ビ ッ ト の 復号法は極 め て簡翠で あ 、 ト レ ー ス バ ッ ク に よ 最 終 的 に た ど り つ い た 時 刻 - V の 状 態 を k-vと し 、 そ の 2 進表現を
?k~v ) ( こ こ で、 左側ほ ど古 く 、 右側ほ ど新しい。 以下同 じ、 :) と したと き 復号デ一タは c-v-5と ς- 4 と な る 。 これ らの復号原理を示した も のが第 5 Α図及 び第 5 B 図である。
こ こ て、 復号器演箅部の回路構成が同 じで、 ス 長が ^えば 1 2 8 段に延びたとすれば、 4 復号ステ ツ プにわた り、 状態還移情報の書き込みと ト レ ー スパ ッ クを交互に繰 !?返し、 ト レ ー スバ ッ クが終了した時点 で 4 個の復号データ をま と めて、 出力すればよ い。
次に ト レ ー ス バ グ クの具体的方法を更に詳し く 説 明する。 既に述べた よ う に状態遷移情報を記慷回路へ 香き込む方法には自 由度がある 。 最 も単純な方法は ト レ リ ス上の状態と記憶回路の番地を同一視する もので 列えば前述の ^で言えば、 状態 "000000 "に対する状態 遷移情報は記憶回路の 0 番地へ、 状態 "000001"に対す る状態遷移情報は記億回路の 1 番地へ……、 状態
"111111*に対する状態遷移情報は記憶回路の 6 3 番地へ 記億する ものである 。
この場合の ト レ ー スパ ッ ク と は、 符号 ト レ リ ス の 単位セ ル構造に従い、
番地 ( ^3 5 ^β ) ( こ こ では左側が古 く 、 右倜が新しい ) のアク セ ス—情報遷移情報 g C 1 ビ ツ ト ) の銃み出 し→次のア ク セ ス番地
( g ^i βι β β ) の決定
とい ウ サイ ク ルをま わすこ とに対応する。 これに対し、 符号 ト レ リ ス上の状態と記憶回路の 番地を独立に考え、 一定の変換則の下に状態遷移情報 を香き込むこ と も 出来る。
第 6 図はこの よ う な変換則の一 ^(を示す も ので、 時間軸が 6 種のモー ドの繰 !?返し と して表現され、 冽 えば着目 時刻がモー ト, 2 にある と き は、 状態 "000ひ 00" に対する状態遷移情報を記憶回路の 0 番地へ、 状態
"000001"に対する状賴遷移情報を記慷回路の 3 2 番地 へ、 · "…、 とい う具合に香き 込む ものである。
この場合の ト レ ー スパ ッ ク と は、
モ ー ド i の番地 ( ?i ^s )のア ク セ ス → 状態遷移惰報 g(ibit) の统み出し→次のア ク セ ス番 ½ ί βι β βϊ-χ S ?i+i ?6 ) の決定
とい う サイ クルをまわすこ とに対応する。
具 刿と して第 6 図にはス タ ー ト がモ ー ド 6 の 8 番地にある と きの ト レ ー スバ ッ クの様子が表現されて いる。
尚、 この判では 1 時刻過去の同 じ番地へパ ッ クす る確率が ½と な っている こ とが特徴である。
また ト レ ー スパ ッ ク に よ 最終的に到着した " 番 地 * に対し、 その時刻のモー ドを考慮する こ とに よ ト レ リ ス上の " 状態 " へ変換する こ とが容易に出来る 従って、 こ の よ ! 5 方法で も ト レ ースパ ッ クを突現す る ことが出来る。 ま た更に復号器演算部の構成の仕方に よ り一度に 複数の状態に対する状態遷移情報が得 られる場'合には. 復号演算の高速化のため、 ト ー タ ル容易は同 じである が、 複数個の ( 分割された ) 記億回路を用意する こと が原則的であ 、 この場合に も、 記憶回路の区別 も含 めて前回の もの と類似の仕方で ト レ ー ス パ ジ クする こ とが可能である。
特に符号 ト レ リ ス上の " 状態 " と "記慷番地 * を 切 雜す手法では、 独立に複数系統の ト レ ー スバ ッ ク を同時に行な う こ とが可能と な る こ とに注意してお く 次に、 この発明の他の実施 ¾について説明する。 この実施 ^ も 生き残 パ ス長の変動、 あるいは復号器 演算部の回路構成にして柔軟に対応でき る ゲ イ タ ビ復 号法、 復号器を提供する も のである 。
ま ず、 この実施 ^の ポイ ン ト を ス記憶回略上の ト レ ー スパ ッ ク ( trace back ) に着目 して説明する。
一般性を失 う こ と な く 、 ト レ リ ス線図上の状態数 に対し、 ス長 V を v - 2 Nsと し、 各状態に対する 状艤遷移情報は、 復号器演算部よ 一度に一状態分の みが得られる回路禅成とする。 ス メ モ リ 回路にラ ン ダ ム アク セ ス メ モ リ を使用し、 状態遷移情報の害き込 みと、 一段の ト レ ー スバッ クを交互に実行する従来の 方法では、 全状鳆分に対する状態遷移情報の書き込み を終了した時点て、 ト レ ー スパ ッ クの方は生き残 !? ス の中間点ま でしか も どる こ とが出来るい 。
ゆえに、 こ の実施判では、 ス長 ¾ 2 分割し、 2 偶のバ ッ ク ト レーサー ( back tracer) ( ト レ ー ス ツ クを実現する手段 ) を用意し、 1 個のパ ッ ク ト レ ーサ 一が生き残 り ス の第 1 段よ 第 Na段ま で ト レ ー スパ ッ クにいる間に、 一方で同時に も う一方のパ ッ ク ト レ ーサ一が第 ( Ns + 1 ) 段よ 第 2 Ns ( = v :) 段まで ト レ ー スバ ッ クする よ う に し、 ( k + 1 ) 時刻の全状態 に対する状態間遷移情報の誊き込みが終了した時点で 第 2 のバ ッ ク ト レ ー サーが生き残 り ス の最終段 V ま で到達出来る よ う にした も のである。
第 6 図はこの実施列における ト レ ー スパ ッ クの原 理を示した も の で、 各状態に対する状態間遷移情報を パ ス メ モ リ 回路へ害込む一方で、 2 個のバ ッ ク ト レ ー サ一が同時に、 す ¾わち、 第 1 のパ ッ ク ト レ ーサは生 き残 パ ス の第 1 段よ り 第 Ns段へ、 また第 2 のバ ッ ク ト レーサーは第 1 のバ ッ ク ト レーサーが 1 時刻前に ト レ ー スパ ッ クを完了して到達した最終状態の情報を引 き継ぎ、 第 ( N8 + 1 ) 段よ 第 2NB0)段 ( 最終段 ) に 向けて、 ト レ ー スバ ッ ク動作を実行し、 全ての状態に 対する状態遷移情報の書き込みが終了した時点で、 第
2 のバッ ク ト レーサーは生き残 ス の最終段へ到達 し各復号時刻毎に 1 個の割合で復号データを出力する よ う にしている。 次に ト レー スパ ッ クの具 的方法について述べる 第 2 A 図の ト レ リ ス線図か ら も 類推される よ 5 に 一般の符号化率 ½、 拘束長 k のたたみ込み符号に対す る単位セ ル構造 ( 隣接時刻間の状態遷移構造 ) は第 7 図の よ う に表現出来る こ と に注意してお く 、 ゆえに時 刻 k + 1 の状態 Xn + 1 - C u 0 )に対する状觴間遷移情報 が i ( 0. or l )とする と ト レ ー スバ ッ クに よ 戻るべき 時刻 kの状態は ( i U ) と香ける。 同様にして状態 ( i u ) に対する状態間遷移情報が i'とする と、 ト レ ー スパ ッ ク に よ り も どるべき 時刻 ( k 一 1 ) の状態は ( i' i uk-k+3 … uk- ί )と な る。 以下同様の手順に よ り 次々 と 1 時刻前の も どるべき状態が決定し ト レ ー スパ ッ クが実行される。
従ってパ ス メ モ リ 回路を RAM(Random Access Memory) に よ 実現する と し、 更に ト レ リ ス線図上の " 状態 " と メ モ リ の番地と を同一視したとすれば、 H 指定された番地のアク セ ス→ RAMか らの状艤遷移情 報の読み出 し—次にア ク セ スすべ き番地の決定→指 定された番地のァク セ ス *
と う サ イ ク ルを繰 返すこ と に よ り ト レ ー スパ ッ ク が行なわれる。 次に この発明の ボイ ン ト と なる、 2 個のパ ッ ク ト レーサー " 情報の引 き継き * であるが、 これは、 第 1 のパ ッ ク ト レーサーが一時刻前に ト レ ー ス バ グ ク に よ り 到達 した最終状態を第 2 のパ ッ ク ト レーサーの初期 状態 と して使用する こ とに よ ]? 矛盾 く 実現される。
尚、 第 2 のパ ッ ク ト レーサーに よ ]? 、 た ど!? つ た生き残 ス の最終段の状態
… ) に よ り復号データ を決定する こ とは極めて容 募であ 、 この状態を表現 している k 一 1 ) ビ プ ト の う ち最古の ビ ッ ト U Y(_ )+ 2 を復号データ と して出力す ればよい。
次に、 この実施例につ て具体的に説明する。 第
8 図は、 この実施例での復号器の構成例であ り 、 ブラ ン チ メ ト リ ッ ク発生回路 2 0 2 、 ACS 回路 2 0 2 , ス メ ト リ ッ ク記憶回路 2 0 3 、 ノ ス記憶回路 2 0 6 、 制御回路 2 0 4 a , 2 0 4 b 及び 2 個のパ ッ ク ト レ ー サ一 0 5 a , 2 0 5 b よ ]? 構成されている。
以下特に ス記憶回路及び 2 個のバ ッ ク ト レ ーサ —の動作に注 目 して説明する。
第 9 図は、 2 個のパ ッ ク ト レーサーに対応 して、 生き残 ]? パ ス記憶回路を 2個の RAMによ ]? 実現 したも の で、 第 3 図 と 同様、 縦軸は " 状態 " に、 ま た横轴 は " 時間 * に対応している。 ただし、 時間軸はサイ ク リ ッ クに使用 しているため、 第 3 図の よ う に右端が最 新時刻、 左端が最古時刻 とい う 解釈は一般に出来 い 今、 横軸の ( k + 1 ) 番地が着 目復号ス テ ッ プに対 応 している とする 。 第 9 図中ハ グ チを施 した部分は、 新たに復号器演算部 よ り 得 られた状態遷移情報を メモ リ 回路へ書き込んでいる こ と に対応してる。
—方、 このハ ッ チを施 した部分への書き込みが終 了する間に、 2 個のパ ッ ク ト レーサーが各々 の相当領 域を ト レ ー スバ ッ クする様子が表現されている 。 2 個 のパ ッ ク ト レーサーが同時に ト レ ー ス パ ジ ク動作を実 行出来るためには、 これ らのパ ッ ク ト レーサーが常に 異 る RAMをア ク セ ス出来る こ とが必要であるが、 第 9 図の構成では図から明 らかな よ う に、 2 個のパ ッ ク ト レーサーは常に異なる RAMをア ク セ ス しなが ら ト レ — スパ ッ ク を実行して る こ とがわかる 。
更に第 9 図には 2 つのパ ッ ク ト レーサー間の情報 の引 き继ぎの様子が表現されている 。 すなわち、 時刻 ( k + 1 ) において第 1 のパ ッ ク ト レーサーが最終的に 到達 した状態が、 時刻 ( k + 2 ) に いては、 第 2 のパ ッ ク ト レーサーのス タ ー ト 状截と な り 、 一方、 第 2 の パ サ ク ト レーサーが最終的に到達 した状態がその時刻 の復号状態と る ことがわかる 。 ま た復号状態が決定 される と、 時間軸に関 してそのコ ラ ム が不要と な るの で、 次の時刻における状態遷移情報がその不要と つ た コ ラ ム ( すなわち、 ( k + 2 ) 時刻のハ ッ チを施 した 2 部分 ) へ新たに害き込まれる 。 この よ う に して ス メ モ リ 回路を制御する こ とに よ り 長 ス長に対 しても 矛盾 く 復号デー タ を出力する こ とが出来る 。
今ま での説明は第 8 図の構成から も わかる よ う に
5 復号器演算部において、 一度に、 一状態分の状態遷移 情報が得られる もの と したが、 回路構成においては、 一度に複数状態分の状態遷移情報が得 られる場合も あ り う る。
第 1 0 図は、 2 個の ACS 回路 2 0 2 a , 2 0 2 b o を設ける こ と に よ り、—度に 2つの状態分の状態遷移情報 を得る よ う に したも のである 。 この場合には、 これら 複数個の状態遷移情報を一度に ス メ モ リ 回路 2 0 6 へ書き込むよ う にするが、 この と き 、 例えば、 ト レ リ ス線図上の状態数と ス長がた とえ同 じである と して 1 5 も 、 状態遷移情報の ス メ モ リ 回路 2 0 S への書き込 みと 、 一段の ト レ ー スバ ッ クを交互に操 り返す方法で は、 全ての状態に対する状態遷移情報の甞き込みを終 了 した時点で ト レ ー スバ ッ クは半分 しか完了 し こ と となる。 ゆえに この場合に も 2 個のバ ッ ク ト レ ーサ 0 : —に よ る ト レ ー スバ ッ クの方法が適用出来る。
尚、 復号器演算部 よ ]? 1 度に 2 つの状態分の状態 遷移情報が得 られ、 これらを同時に眷き込むため、 第 8 図 と異 ]? 、 ス記憶回路は状態軸に関 して も 2分 割 した回路構成と して る。 ただし ト ー タ ルの容易は 変ィヒ しない。
次に以上の よ う ダ イ タ ビ復号器を LSI と して構 成する場合、 例えば第 8 図の構成か らも わかる よ う に . ブ ラ ン チメ ト リ ッ ク発生回路 2 0 2 、 ACS 回路 2 0 2 . pathメ ト リ ッ ク記憶回路 2 0 3 、 及び制御回路 J 、
2 0 4 a から る回路群と、 制御回路 2 , 2 0 4 b 、 ノ、 * ヅ ク ト レーサー 2 0 5 a , 2 0 5 b 及び記慷回路 2 0 S か ら る回路群と は機械的に分雜 して考える こ とが出来るので、 これ らの機能を外部 よ り切 り離 して 使用出来るモー ドを持たせる こ とが可能である 。 こ う した機能の分餱は例えば ス長を長 く と り た と き に path記憶回路のみの機能を持たせて他の回路へ付加さ せる こ とが出来るので有効と なる 。
一方 よ く 知 られている よ う に、 グ イ タ ビ復号器に おける ス記憶回路の占めるハ ー ド ウ - ァ上の割合が 非常に大き いので、 該回路を LSI の外部に Sき 、 他の 回路と と も に LSI 化された制御回路に よ この ス記 憶回路を制御する よ う な回路構成 も と う る 。
上述 した実施 に示す よ う に生き残 り パ ス記憶回 路上の ト レ ー スパ - クに関する本発明のダ イ タ ビ復号 器における ス メ モ リ 制御法は、 生き残 り ス長の変 化あるいは復号器演箅部の回路構成に対し柔軟に対応 する こ とが出来、 例えば生き残 ]? ス記镓回路を ラ ン ダ ム ア ク セ ス メ モ リ で実現する場合には簡単 ¾番地制 御の変更に よ り 上記の変化に対応する こ とが可能であ る a
ま た、 生き残 り ハ° ス記憶回路上の ace back制御 は、 原則的に復号器演算部の制御と独立 しているが、 符号 ト レ リ ス上の " 状態 " とその状態に対する状態遷 移情報を分雜 して扱う こ と に よ り 、 ス メ ト リ ッ ク記 億回路の番地制御に同期させる こ と も 可能である 。
次に例えば Fig. 2 A に示 した よ う 隣接する時刻 間の状態遷移情報である ス選択記号を複数時刻間に 亘つて合成する こ と に よ って、 生き残 り ス記憶回路 上の ト レ ー スパ ッ ク を少ないア ク セ スによ って高速復 号動作とする こ と のでき る実施例について以下に説明 する。
以下に述べる実施例にお て基本と ¾ るパ ス選択 信号の合成法について、 一般性を失 う こ と な く 、 r = - , Κ = 3 の符号を使っ て説明する。
Κ - 3 よ ]? 、 符号 ト レ リ スは、 2S- 1 =23_ 1 =22 = 4 状態に よ って表現される 。
今、 時刻 V における各拔態に対する ス選択信号 を、 j0O)〜; j30)と甞く こ と にする。 これは、 各状態 に対する生き残 Dパ ス が次の形で終了 している こ とを 示 している o
… jQ (v) 00
··· ; O) 01 … j 2(v) 10
… j 5 ) 1 1
従って これは、 次の状態遷移と等価である 。
( j 0(v) 0 ) → ( 0 0 )
( j! (v) 0 ) → ( 0 1 )
( j 2(v) 1 ) → ( 1 0 )
( j 5 ) 1 ) → ( 1 1 )
この原理を使って、 2 つの時刻における ス選択 信号を合成する こ とが出来る 。 具体例 と して
j 0 (v) = 1 j Q ( v +1 ) = 1
j ^v) = 0 j 1 ( v +1 ) = 0
2(v) = 0 j 2 ( v + 1 ) = 1
j5(v) = 1 j 5 ( T + 1 ) = 0
を考える。
t = V の条件よ り
( 1 0 ) → ( 0 0 )
( 0 0 ) → ( 0 1 )
( 0 1 ) → ( 1 0 )
( 1 1 ) → ( 1 1 )
又、 t =v + l の条件よ
( 1 0 ) → ( 0 0 )
( 0 0 ) → ( 0 1 )
( 1 1 ) → ( 1 0 )
( 0 1 ) → ( 1 1 ) 故に、 2つを合成する と、
V 4- ( V + 1 )
( 0 1 ) → ( 0 0 )
( 1 0 )→ ( 0 1 )
( 1 1 )→ ( 1 0 )
( 0 0 )→ ( 1 1 )
( )
これは、 時刻 y + i における ト レ リ ス上の状態 " 0 0 "へは、 2時刻前の状態 " 0 1 " よ り遷移する こ と、 同 じ く 、 時刻 ( v + 1 ) における ト レ リ ス上の 状態 w 0 1 * へは .2時刻前の状態 " 1 0 " よ ]? 遷移す る こ と等を表わしている 。
実は、 この よ う な合成は、 次の よ う な手厲で容易 に達成する こ とができ る。
0 0
0
0
(v) す わち、 セ ル構造 と組み合わせる こ と に よ 、 】·0(ν) = 1 は、 還移 2 → 0 を表わ し ^( = 0 は、 遷移 0 → 1 を表わし j 2(v) = 0 は、 運移 1 → 2 を表わし ; j 5(v) = l は、 遷移 3 → 3 を表わすこ と に る。
よ って、 これに従ってス タ ー ト の数字の組を入れ 換えればよい。
t - v + 1 にお て も全 く 同様である 。
この よ う に して得られた並び ( 0 1 ) は
( 1 0 )
( 1 1 )
( 0 0 )
先に合成した (: ※ ) に一致 している 。
なお、 最後に述べた合成の手段は、 パ ス選択信号 の得られる臟序に従って、 前向き に合成する方法るの で、 データ処理の手続上非常に都合がよい。
次に、 今述べた合成の手铙を利用 し、 具体的に得 られる ス選択信号を複数時刻間にわたる状態遍移情 報へ合成 し、 これらの合成データ に基づいた ト レ ー ス パ ッ クが従来の ト レ ー スバ ッ ク と本質的に同一である こ とを確認しておく 。
具体例 と して、 次の よ う に、 ス運択信号が得ら れる こ とを佤定する。 状態 、 T V十 1 v + 2 V + 3 v + 4
00 C
丄 1 0 1 0
Λ 0 i - ( 1 ) 0 0 1 0 1 w 10 " ( 2 ) 0 1 1 0 1 w 11 " ( 3 ) 1 0 1 0 0
V + 5 V + 6 v + 7
0 0 0
0 1 1
1 0 1
1 0 0
—股性を失 う こ と な く 、 今 、 仮 D に 2 ステ ッ プ つ合成する場合を考える 。
V V + 1 ス タ ー ト V → ( V +:
1 1 ( 00 ) ( 10 ) ( 01 )
0 0 ( 01 ) ( 00 ) ( 10 )
0 1 ( 10 ) ( 01 ) ( 1 1 )
1 0 ( 1 1 ) ( 11 ) ( 00 )
(a) to
ΐ 2
+寸 A
o rH o o o o o
Csl
これを ト レ ー スパ ッ クする と
( 0 0 )→( 00 )→( 1 1 )→( 0 0 )
( 0 1 )→( 0 0 )→( 1 1 )→( 0 0 )
( 1 0 )→( 0 0 )→( 1 1 )→( 0 0 )
( 1 1 )→( 0 1 )→( 0 0 )→( 0 1 )
—方、 も と も との ス選択信号に基づ て従来法 に よ ]? ト レ ー スパ ッ クする。
V V + 1 V + 2 v + 3
L+ 3 v + 4 τ + 5 v+ 6 v + 7
0 0 0 0
0 0
0 0 1
0 0 0 0
ゆえに
v + 7 τ - 1
( 00 ) ( 0 0 )
( 0 1 ) →· ( 0 0 )
( 1 0 ) ( 00 )
( 1 1 ) →■ ( 0 1 ) これは、 先の合成法の結果と一致する 。 ゆえに、 ス選択信号を複数時間にわたって合成 したデータ に よ っても矛盾な く ト レ ー スバ ッ ク実現する こ とができ
O o 以上よ 次の方法を採用する こ とができ る。
手順 1 複数時間区間にわたる合成された状態遷 移情報を生成する 。
手順 2 これらの合成された状態遷移情報に基づ いて ト レ ー ス バ グ クする。
先の例題で示すと V v + 1 v + 2 v + 3
0 1 1 0
0 0 0
2 0 0
3 0 0
合成遷移 合成遷移 v + 4 v + 5 v + 6 v + 7
0 0 0 0
1 0
1 1 0
0 1 0 0
I — 1
合成遷移 合成遷移 ( 0 1 ) → ( 0 0 ) ( 1 1 ) → ( 00 )
( 1 0 ) → ( 0 1 ) ( 0 0 ) → ( 0 1 )
( 1 1 ) → d o ) ( 1 0 ) → ( 1 0 ) ( 00 ) → ( 1 1 ) ( 1 0 ) → ( 1 1 )
( 00 ) → ( 00 ) ( 00 ) → ( 0 0 )
( 0 0 ) → ( 0 1 ) ( 01 ) → ( 0 1 )
( 01 ) → ( 1 0 ) ( 0 1 ) → ( 1 0 ) ( 0 1 ) → ( 1 1 ) ( 1 0 ) → ( 1 1 ) ゆえに、 ル ス メ モ リ 回路の構成は次の よ う に ¾ る
時 刻 一
V , v +1 v + 2, v + 3 v + 4, v + 5 v-f 6, v-j-7
00
0 1 状 1 0 以下の説明のために、 例えば状態 " 0 0 ' と、 時 刻 y 、 の交点にあるデー タ 0 1 を 0(L) 、 状態
" 0 0 , を時刻 ν + 2 , + 3 との交点のデータ 1 1 を Q( v + 2 ) 等と眷 く こ とにする。
次に、 ス メ モ リ 回路にラ ン ダ ム ア ク セ ス メ モ リ を使ったよ J?詳細 実施例について説明する。 復号手順を具体的にするためには、 復号器演算部 よ り 得 られるパ ス選択信号を も とに、 これらの合成、 合成された遷移情報の ス メ モ リ 回路への害き 込み、 ト レ ー ス パ ッ ク のための ス メ モ リ 回路か らの読み出 し、 そ して、 最終的 ¾復号法等についてタ イ ム チ ヤ一 ト を表現すれば十分である 。
第 1 1 図は、 r = 、 K = 3 の符号に対する一実 施例での ゲ イ タ ビ復号回路の う ち ス メ モ リ 回路の動 作を示すタ イ ム チ ヤ 一 ト の具体例を示す。
①は、 ス選択信号の得 られ方を示 したタ イ ムチ ヤ ー ト であ り 、 Κ = 3 よ 各時刻で 4 つの状態に対す る ス選択信号が順次合成される こ と を示している。
②は、 ①で得られる ス選択信号に対し、 2時刻 間にわたる合成を表現したタ イ ム チ ャ ー ト であ !? 、 時 刻 ( v + 1 ) で j i( v + i ) ( 0 ≤ i ≤ 3 ) が得 られる と同 じ状態 i に対する一時刻前のパ ス選択信号 O) と合成する こ と に よ ]? 、 合成された状態遷移信号 JLX (y) が得 られる こ と を示 している。
③は、 ②で得 られた合成遷移情報の RAMへの眷き 込みに対する タ イ ム チ ャ ー ト であ ]) 、 4 つの遷移情報 0(ν) 〜 sO) を 2 タ イ ム ス ロ タ ト にわたつ て メ モ リ へ甞き込めば十分である ことを示す。.
④は、 ト レ ー スパ ッ クに相当する タ イ ム チ ャー ト であ 、 こ こでは、 ス メ モ リ 回路へのデータ香き込 みと読み出 しを交互に行 う方法を採用する も の と し ③での書き込み毎に合成された遷移情報を メ モ リ よ り 読み出 し、 ト レ ー スパッ クを実行する こ と を示す。
上述 した よ う に、 パ ス選択信号の合成につ ては ス選択信号の時間的得 られ方に沿って合成でき るた め、 構成上都合がよ く . 又合成する時間長も任意に変 える こ とができ るので、 生き残 り ス長の变勳に応 じ て変更する こ とが可能 と なる 。 又、 この発明の ト レ ー スパ ッ ク法は従来の 1 段毎の ト レ ー スパ ッ ク法の自然 拡張とみる こ とができ るので、 従来技街との整合性 も よい。

Claims

請 求 の 範 囲
1. 符号 ト レ リ ス線図の単位セ ル構造に従い、 所定 の時刻 と時刻との間の状態遷移情報を生き残 ス と して、 ス ¾镓回路に記憶させ、 次 で、 この記億さ れた前記状態遷移情報に基づいて ト レ ー スパ ッ クに よ つ て復号デー タ を決定する ゲ イ タ ビ復号器のパ ス メ モ リ 制御法において、 生き残 ス の最終段ま での ト レ ー スパッ クに複数の復号ス テ ッ プを要する と き 、 前記 複数の復号ステ プ数と同 じ数の復号デ一 タを一度に 前記 ス記憶回路から出力する こ とに よ っ て復号デ一 タ を決定する こ とを特徵とする ゲ ィ タ ビ復号器におけ るパ ス メ モ リ 制御法 ·
2. 前記複数の復号ス テ ッ プ数 と同 じ数の復号デ一 タ を一度に前記 ス記慷回路から 出力する こ と に よ つ て復号デー タを決定するス テ ッ プは、 復号器演算部で 一度に算出された符号 ト レ リ ス上の複数の状態に対す る状態遷移情報を前記 ス記憶回路に同時に害き込む 動作と、 前記 ト レ ー スパ ッ クの 1 段分の ト レ ー ス パ ク ク動作と を交互に実行するステ づ プを有する こ とを特 徵とする請求の範囲第 1 項記載のダ イ タ ビ復号器にお ける ス メ モ リ 制御法 β
3. 符号 ト レ リ ス線図の単位セ ル構造に従い、 所定 の時刻と時刻との間の状態遷移情報を生き残!) パス と して、 ス記慷回路に ¾慷させ、 次 で、 この記慷さ れた前記状態遷移情報に基づいて、 ト レ ー スバ ッ ク に よ って復号デー タ を決定する グ イ タ ビ復号器に ける ス メ モ リ 制御法におい て 、 生き残 ]) ス の最終段ま での ト レー スパッ ク に複数の復号ス テ ッ プを要する と き 、 複数個の ト レ ー スバ ッ クを行 う手段を設け、 夫々 の ト レ ー スパ ッ ク を行 う手段に よ つ て独立 して ト レ ー スパ ッ クを行 う こ と を特钹とするゲ イ タ ビ復号器に ける ス メ モ リ 制御法 ·
4. 前記 ト レ ー スパッ クを行 う手段は、 生き残 ]) ノ ス の夫々異 る領域を ト レ ー スパッ ク し、 ある一つの ト レ ー ス パ ッ ク領域の最終段の情報を次の ト レ ー ス パ ッ ク領域の初段の情報 と して設定する こ とを特徵とす る請求の範囲第 3 項記載のダ イ タ ビ復号器に けるパ ス メ モ リ制御法 ·
5. 符号 ト レ リ ス線図における複数時刻間に亘つて の状態遷移情報を生き残 ]? パス と して、 パス記憶回路 に記憶させ、 次いで、 こ の記憶された前記状態遷移情 報に基づいて ト レ ー スパ ッ ク によ って復号デー タを决 定する ゲ イ タ ビ復号器における ス メ モ リ制御法。
6. 符号 ト レ リ ス線図における複数時刻間に亘つ て の状態遷移情報は、 復号演算部よ ]? 得られる各時刻毎 の ス選択信号を、 時間の経緯に従って合成 して得ら れ、 生き残 パ ス の最終段までの ト レ ー スパ ッ クは前 記合成された遷移情報に基づ て複数段ま とめてジ ャ ン プ パ ジ クする こ とに よ って行る う こ と を特徵とする 請求の範囲第 5 項記載の ゲ ィ.タ ビ復号器における ス メ モ リ 制御法。
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書き みデ タ
Η *欠スティ卜^き
X ΐεϋΘϋ^リ
J 書き ^
Κ し香
U ^ ¾し =一夕
H0
108 ク 1·レー - スメ¾ジ罔 ί^Μ Ι
20 後号デ夕 N スメモリ阁 ί¾ Μ2
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