WO1990013085A1 - Memory cartridge - Google Patents

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WO1990013085A1
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ram
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external
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Satoru Okada
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Nintendo Co., Ltd.
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Definitions

  • the invention of this one is related to the main force. -To be more specific, the invention of-relates to a memory cartridge which is detachably attached to a data processing device including a microprocessor and has an external RAM which is backed up by a backup power supply.
  • a data processing device including a microprocessor and has an external RAM which is backed up by a backup power supply.
  • Japanese Patent Application Laid-Open No. 6-2245535 filed on October 12, 1938, describes a data processing device such as a home video game machine.
  • a removable memory cartridge is disclosed.
  • a RAM is provided in the memory cartridge and its RAM is backed up by a battery.
  • the power supply voltage of the data processing device is closely monitored, and the power-on (power-off) reset is performed only when the power supply voltage is stable enough to operate normally. There is also a way to cancel the operation.
  • a main object of the present invention is to provide a memory cartridge capable of preventing undesired writing or erasing of data in external RAM in a simple manner.
  • the present invention is a memory capacity that can be detachably attached to a data processing device, and is pre-programmed to generate an external RAM and a first key data indicating that the external RAM is accessible.
  • Program R 0 M holding means for holding the first key data read from the program ROM, and a response signal to the selection signal from the data processing device when the first key data is held by the holding means.
  • it is a memory power storage that has control means for activating the external RAM.
  • the data processing device can access the external RAM only when the key data is read from the program ROM, it is possible to prevent the undesired writing and erasing of the data of the external RAM. .
  • the probability of passing through the step of reading the key data of the program R ⁇ M when the power supply voltage is unstable is extremely small, and as a result, the external RAM can be selected and accessed only during the stable power supply voltage. To be done.
  • FIG. 1 is a circuit diagram showing a bank switching circuit according to an embodiment of the present invention.
  • FIG. 2 is a perspective view showing an example of a game device to which the present invention can be applied.
  • Fig. 3 is a block diagram showing the overall construction of the embodiment shown in Fig. 2. 1... 11 1 There is a memory map showing the address space of the C P U core shown in Fig. 4 and Fig. 3.
  • Figure 5 is an illustration showing a part of the program ROM.
  • FIG. 6 is a flow chart showing the operation of this embodiment.
  • FIG. 7 is an illustrative view showing the state of the power supply voltage of the data processing device main body.
  • FIG. 2 is a perspective view showing an example of a portable liquid crystal game device to which the present invention can be applied.
  • the present invention is applicable not only to such a portable liquid crystal game device but also to any memory cartridge which is detachably attached to the main body and which has a built-in RAM backed up by a back-up battery. It is pointed out in advance that it can be applied to memory cartridges.
  • This portable LCD game device (hereinafter, simply referred to as “game device”) 10 has a main body 12 which is covered with a display segment force according to a dot-to-rex system, and is'dot arrayed '. LCD panel 1 Four are provided.
  • a ladle inlet (not shown), to which a memory cart carriage 16 is detachably attached, as indicated by the double-dotted line in FIG. To be done.
  • a program ROM is built in this memory cartridge 16 and game program data is stored in advance in this program ROM.
  • the four-way controller has four direction indicators, which you can press to move the game character up or down, or left or right.
  • the above-mentioned memory cartridge 16 is connected to the CPU 22 contained in the main body 12 by the 32 bin connector 20.
  • the CPU 22 covers the CPU core 24, which is connected to the 32-bin connector 20 by the control bus 26a, address bus 26b and data bus 26c. Therefore, when the memory cartridge 16 is installed, the CPU core 24 and the memory cartridge 16 are connected.
  • a key matrix such as the cross-shaped key switch 18 shown in FIG. 2 is connected to the CPU core 24 via the port 27.
  • An internal RAM (working RAM) 28 and an internal ROM 30 are provided in association with the CPU core 24.
  • the internal ROM 30 is accessed by the CPU core 24 only when it is selected by the memory switching interface 32.
  • the CPU core 24 Under control of the DMA controller 34, the CPU core 24 outputs a single L-CDa output 3-8J through the line 3 / H-3H.
  • the LCD controller 38 is connected to the display RAM 42 via the LCD display RAM interface 40.
  • the display RAM 42 includes character RAM and VRAM. Therefore, the L CD controller 38 converts the display data output from the CPU core 24 into the L CD drive signal from the display RAM 42. That is, the display data from the CPU core 24 specifies the address of the character RAM and VRAM, and the character RAM and VRAM output the character (or object) signal and the background (background) signal, respectively. It is synthesized by the L CD controller 38 and becomes the L CD drive signal.
  • the L CD drive signal is given to the L CD common driver 46 and the L CD segment driver 48 via the LCD drive signal buffer 44. Therefore, the L CD common driver 46 and the L CD segment driver 48 display an image on the L CD panel 14 according to the display data from the CPU core 24.
  • a brightness volume 50 is provided and is connected to the brightness volume 50 0 CD buffer pump 52, and therefore the brightness on the stripe 0 panel 1 4 can be adjusted by operating the brightness volume 50. it can.
  • the memory cartridge 16 provides a program ROM 5 4 which stores program data for operating the CPU core 2 4 of the CPU 22.
  • the program ROM 54 has a memory area of 2 Mbits, for example.
  • the memory cartridge 16 further has a bank switching circuit 56 for switching the bank of the program ROM 54, and the bank switching circuit 5 6 is provided with an external RAM 58.
  • this external RAM 58 may be provided separately from the bank switching circuit 56.
  • a backup power supply from a battery 60 such as a lithium battery is applied to the bank switching surface 56, that is, the external RAM 58. That is, the voltage from the battery 60 is applied to the external RAM 58 through the forward diode 62a. However, a voltage Vcc from the main body side is further applied to the external RAM 58 through the forward diode 62b. Therefore, the voltage from the battery 60 is applied to the external RAM 58 only when the power supply voltage Vcc on the main body side is equal to or lower than the reverse bias voltage of the diode 62a.
  • Control bus connected to CPU core 24 2 6 a, address Bus 26 b and data bus 26 c are connected through connector 20 to program ROM 54 and bank switching path 56 of memory cartridge 16.
  • the main body 1 2 is provided with a power switch 6 4 in relation to the CPU 2 2, and the power supply is switched through this power switch 6 4 ⁇
  • Y-c is connected to U—the upper surface. Path 6—, and when the power supply V cc through this reset path 66 is below a predetermined level, the CPU core 24 outputs a reset signal and outputs all reset signals. Deactivate the image path.
  • the CPU core 24 releases the reset state and activates the whole.
  • the address space of CPU core 24 is from 7 dress "0 ⁇ 00 H” to address "DF F F ⁇ ". However, " ⁇ " indicates that it is a hexadecimal number.
  • the address "0 00 H ⁇ 7 F F F ⁇ ” is assigned to the program R ⁇ 54 of Memory Cart Vedge 16.
  • the address "8 000 H to 9 FF FH” is allocated to the display RAM 42
  • the address "AO 0 H to BFF FH” is allocated to the external RAM 58
  • the address "C 00 H to DFF FH”. Are allocated to internal RAM 30.
  • the address "0 0 0 0 H to 3 F FF H" for the program ROM 54 is a so-called home bank used as a resident area.
  • the bank switching path 56 is connected to the external RAM 58 as described above.
  • the address inputs AO to A8 of the external RAM 58 are connected to the address bits A0 to A8 of the address bus 26b of the CPU core 24 via the connector 20.
  • the reset signal RES "/" is an inversion symbol. The same applies below
  • address data is given to the external RAM 58 via the NAND gate only.
  • the reset signal RES is "0" until the voltage from the reset circuit 66, that is, the power supply voltage Vcc reaches the predetermined level, and during the voltage stabilization period (T3 in Fig. 6). It becomes "1".
  • the reset signal / RES described above is further provided as a clear input of the first register (R eg 0) 68, a clear input of the second register (R eg 1) 70 and one input of each of the AND gates 72 to 82. Be done.
  • the lower 4 bits D0 to D3 of the data bus 26c of the CPU core 24 described above are connected to the data input D0 of the first register 68, the second register 70 and the external RAM 58 via the connector 20.
  • the first register 68 is a register for storing "key data" from the program ROM 54
  • the second register 70 is a register for storing bank selection data of the program ROM 54.
  • the outputs Q0-Q3 of the first register 68 are provided as respective inputs of a 4-input band gate 84. At this time, only ffij3 ⁇ 4Q 0 and Q 2 are inverted and given to the AND gate 8 4.
  • the output of the AND gate 84 is then provided as one input of the 3-input AND gate 86, with the respective inversions of the outputs of the AND gates 7 4 and 7 6.
  • the output of AND gate 86 is fed to the other input of AND gate 72 described above.
  • the chip select signal / CS from the CPU core 24 is supplied to the other input of the AND gate ⁇ 4 via the connector 20.
  • the chip select signal ZCS is output from the CPU core 24 when the CPU core 24 accesses the external RAM 58.
  • the high-order 2 bits A 1 4 and A 15 of the address bus 26 b of the CPU core 24 are supplied to the other inputs of the AND gates 76 and 78, respectively, through the connector 20.
  • the respective outputs of AND gates 76 and 78 are inverted and provided as the respective inputs of 4-input NAND gates 8 8 and 90, respectively.
  • the output of the AND gate 76 is further supplied to one input of each of the AND gates 92 to 100.
  • the output of AND gate 7 8 is then inverted to obtain the output of NAND gate 10 2.
  • a write signal / WR from the CPU core 24 is given to the other input of the AND gate 8 0 via the connector 20, and a read signal / RD from the CPU core 24 is given to the AND gate 8 2 via the connector 20. Be released. Then, the output of the NAND gate 80 is inverted, and the NAND gate 8. 1 _ _ 8, O _ 1 -by-90 --- -"* It is given as input, and is also given as write signal ZWR of external RAM58. Further, the output of the AND gate 8 2 is inverted and given to the other input of the NAND gate 10 2 described above, and the output of the NAND gate 10 2 becomes a selection signal R OMZC S for selecting the program R OM54.
  • the output of the NAND gate 88 is given as the clock input of the first register 68, and the output of the NAND gate 90 is given as the clock input of the second register 70.
  • the inverted outputs Q0 to Q3 of the second register 70 are given to the respective inputs of the 4-input target gate 104.
  • the output of the AND gate 104 is given to the other input of the AND gate 94, and the output Q0 from the second register 70 is given to the other input of the AND gate 92.
  • the outputs of these AND gates 92 and 9 pass through the OR gate 106 and become the addressless ROM MA 1 4 for the program ROM 5 4.
  • the outputs Q 1, Q 2 and Q 3 of the second register 70 are supplied to the other inputs of the AND gates 9, 4, 9 8 and .100, respectively, and their outputs are the addresses of the program ROM 54.
  • the program step PS 2 which stores the program for the —, is stored in the program step PS 1.
  • the program step PS 1 is, for example, LD AO 1 0 1 (load data "0 1 0 1" in the accumulator).
  • a program called LDR eg OA load accumulator data to R e 0, ie, the first register 6 8) is executed, and program step PS 2 is, for example, LDA 0 0 00 (data "0 0 0 0" to accumulator).
  • LDR eg 0 A load accumulator data into R eg 0, ie register 1 68).
  • the reset input / RES that becomes “0" when the power supply voltage V cc is unstable and becomes “1" when the power supply voltage V cc is stable is applied to the other input of this target 72.
  • the AND gate 72 supplies the chip select signal R AMC S of the external RAM 58 to the external RAM 20 when the power supply voltage is stable.
  • the external RAM 58 is selected only when the data for unlocking the first register 68 from the program ROM 54, for example "0 1 0 1” is loaded and the power supply voltage is stable.
  • the "first key data any data other than "0 1 0 1” can be used.
  • step S3 the program step PS1 described above is executed to unlock the external RAM 58.
  • the CPU core 2 ⁇ ⁇ ⁇ ' ⁇ in the outer, external-R-AM 5.8 data .. is written, and when the writing end is detected in step S 5, the next step At S6, the CPU core 24 executes the program step PS2 described above. This will lock the external RAM58.
  • step S7 other program processing is executed as appropriate, and the process ends by turning off the power switch 64.
  • the CPU core 2 4 executes program step PS 1 or step S 3 of program ROM 5 4 and program step PS 2 or step S 6 to open and close the key in external RAM 58, Only during the period, the external RAM 58 can be accessed to write or read data.
  • the present invention can be applied not only to the game device as in the above-described embodiment but also to any data processing device of a type in which an external memory having a backed up external RAM is mounted.

Description

明 細 書 メモリカートリ ッジ 技術分野
一こ-の発明は.メ— 力 トー U -ッ 4こ関する—。—より特定购.には、- の 発明は、 マイクロプロセサを舍むデータ処理装置に着脱自在に装着 されかつバックアップ電源によってバックアップされる外部 RAM を舍む、 メモリカートリツジに関する。 従来技術
たとえば、 昭和 6 3年 （ 1 9 8 8 ) 1 0月 1 2日付で出願公告さ れた特開昭 6 3 - 24553 5号には、 家庭用ビデオゲーム機のよ うなデータ処理装置に対して着脱自在なメモリカートリ ツジが開示 されている。 この従来技術においては、 メモリカートリ .ンジに R A Mを設け、 その RAMを電池によってバックアップするようにして いる。
このよ^な外部 RAMを有する外部メモリカートリ ッジに いて 第 7図に示す電圧不安定期間 T 1または T 2において RAMにデー タが書き込まれると、 そのデータが破壌されてしまうことがある。 通常、 この期間 T 1または T 2では、 データ処理装置においてパヮ 一オン （またはパワーオフ） リセッ トが働いているため、 外部 RA Mへのアクセスはできないが、 パワーオン （またはパワーオフ） リ セッ トが働く期間と第 7図に示す電圧不安定期間 T 1 (または Τ 2 ) とがずれた場合、 電圧不安定期間 Τ 1または Τ 2で外部 R A Mが アクセスされることがある。 何故なら、 データ処理装置の電源が或 る程度以上になればリセッ ト找態は解除されて外部 R A Mへのァク セスも可能になるが、 そのリセッ ト状態の解除は必ずしも電源電圧 が正常動作に必要 ¾鬣圧になつてい _るとは限らないか-らである —こ のときの動作がたまたま外部 R A Mへの書込動作であったとき、 デ 一タが破壌されてしまうのである。
このような問題を解決する方法として、 データ処理装置の電源電 圧を厳密に監視して、 その電源電圧が正常動作可能な大きさに安定 しているときにのみにパワーオン （パワーオフ） リセッ トを解除す る方法もある。
しかしながら、 このような電源電圧監視回路を設けるためには、 余分な部品が必要であり、 したがってシステムとして高価になって しまう。 発明の概要
それゆえに、 この発明の主たる目的は、 簡単な方法で外部 R A M のデータの不所望な書込または消去を防止できる、 メモリカートリ ッジを提供することである。
この発明は、 データ処理装置に着脱自在に装着され得るメモリ力 一トリ ッジであって、 外部 R A M、 外部 R A Mへアクセス可能なこ とを示す第 1の鍵データを発生するように予めプログラムされてい るプログラム R 0 M、 プログラム R O Mから読み出された第 1の鍵 データを保持するための保持手段、 および保持手段によって第 1の 鍵データが保持されているときデータ処理装置からの選択信号に応 答して外部 R A Mを能動化する制御手段を備える、 メモリ力一トリ ッジである。
— 1 Lクニラ ILQ— Mか b読み さ—れお-テ タが腿ま段 4^持.され- る。 そのデータが第 1の鍵データ以外のデータであるとき、 制御手 段はデータ処理装置からの外部 R AMのアクセスないし選択を許容 しない。 そして、 保持手段に保持されたデータが第 1の鍵データで あるとき、 データ処理装置からの選択信号に応答して、 制御手段に よって選択信号が外部 R A Mに与えられ、 それによつて外部 R A M がアクセス可能になる。
この発明によれば、 プ Gグラム R O Mから鍵データが読み出され たときにのみデータ処理装置が外部 R A Mにアクセス可能にされる ので、 外部 R AMのデータの不所望な書込みや消去が防止できる。 すなわち、 電源電圧が不安定な状態でプログラム R◦ Mの鍵データ を読み出すステップを通過する確率は非常に小さく、 結果的に、 電 源電圧が安定した期間にのみ外部 R A Mが選択されアクセス可能に される。
この発明の上述の目的およびその他の目的， 特徴， 局面および利 点は、 添付図面に関連して行われる以下の実施例の詳細な説明か ら一層明らかとなろう。 図面の簡単な説明
第 1図はこの発明の一実施例のバンク切換回路を示す回路図であ る。
第 2図はこの発明が適用され得るゲーム装置の一例を示す斜視図 である。
一一第 3図は第 2図実施例の全体構成を示す _ブ ック—図で-あ一る。一…一一 第 4図ば第 3図に示す C P Uコアのァドレス空間を示すメモリマ ッフ ある ό
第 5図はプログラム R O Mの一部を示す図解図である。
第 6図はこの実施例の動作を示すフロー図である。
第 7図ばデータ処理装置本体の電源電圧の状態を示す図解図であ る。 発明を実施するための最良の形態
第 2図はこの発明が適用され得る携帯用液晶ゲーム装置の一例を 示す斜視図である。 ただし、 この発明はこのような携帯用液晶ゲー ム装置にだけでなく、 本体に着脱自在に装着されるメモリカートリ ッジであつてバックァ 'ンブ電池によつてバックアップされる R A M を内蔵する全てのメモリカートリッジに適用可能であることを予め 指摘しておく。
この携帯用液晶ゲーム装置 （以下、 単に 「ゲーム装置」 という） 1 0は本体 1 2を舍み、 その本体 1 2の上面には、 ドッ トマトリク ス方式に従って表示セグメント力、'ドッ ト配列された L C Dパネル 1 4が設けられる。
この本体 1 2の裏面上部には、 図示レない揷入口が設けられ、 そ の揷入口には、 第 2図において 2点鎮線で示すようにメモリカート リ ッジ 1 6が着脱自在に装着される。 そして、 このメモリカートリ ッジ 1 6にはプログラム R OMが内蔵され、 このプログラム R OM にはゲームプログラムデータが予め記億さ _れ 。—. -した _が - て、 リカートリ ッジ 1 6がゲーム装置 1 0の本体 1 2に装着されると、 ゲームプログラムが実行され、 L CDバネル 1 4上にゲームのため の画像が表示される。
そして、 本体 1 2の上面にはそのようにして L CDパネル 1 4に 表示されたゲームキャラクタを移動させたりするとき操作する十字 キ一スィッチ 1 8が設けられる。 この十字キーは 4つの方向指示部 を有し、 そのいずれかを押して、 ゲームキャラクタを上または下も しくは左または右に動かすことができる。
第 3図を参照して、 上述のメモリカートリ ッジ 1 6は、 3 2ビン コネクタ 20によって、 本体 1 2内に内蔵された C P U 22に接続 される。 C P U 22は、 CP Uコア 2 4を舍み、 この CP Uコア 2 4がコント α—ルバス 26 a , ァドレスバス 26 bおよびデータバ ス 26 cによって 32ビンコネクタ 2 0に接続される。 そのため、 メモリカートリ ッジ 1 6が装着されたとき、 C P Uコア 24とメモ リカートリ ッジ 1 6とが接続される。
C P Uコア 2 4にはさらに、 ポート 2 7を介して第 2図に示す十 字キースィ ッチ 1 8などのキーマトリクスが接続される。 そして、 C P Uコア 24に関連して、 内部 RAM (ワーキング RAM) 28 および内部 ROM 30が設けられる。 内部 ROM 30はメモリ切換 面路 32によって選択されているときのみ、 CPUコア 2 4によつ てアクセスされる。
CP Uコア 24は、 DMAコントローラ 3 4の制御の下で、 ライ y/ ッ—フ - 3H介 て、一 L— CD a 卜口 ラー 3 - 8 Jこ表示-デー を 出力する。 そして、 L C Dコントローラ 38は、 L CD表示 RAM ィンタフヱース 40を介して、 表示 RAM 42に接続される。 表示 RAM 42は、 図示しないが、 キャラクタ RAMおよび VRAMを 舍む。 したがって、 L CDコントローラ 38は、 CP Uコア 2 4か ら出力された表示データを表示 RAM 42からの L CDドライブ信 号に変換する。 すなわち、 C P Uコア 24からの表示データがキヤ ラクタ RAMおよび VRAMのァドレスを指定し、 キャラクタ R A Mおよび VRAMからは、 キャラクタ （またはォブジヱク ト） 信号 およびバックグラウンド （背景） 信号が出力され、 それぞれの信号 が L CDコントローラ 38によって合成されて L CDドライブ信号 となる。
そして、 この L CDドライブ信号は、 L C Dドライブ信号バッフ ァ 44を介して、 L CDコモンドライバ 46および L CDセグメン トドライバ 48に与えられる。 したがって、 L CDコモンドライバ 46および L CDセグメントドライバ 48によって、 CP Uコア 2 4からの表示データに従った画像が L CDパネル 1 4上に表示され る。 なお、 輝度ボリユーム 50が設けられ、 この輝度ボリユーム 5 0 はし C Dバッファァンプ 5 2に接続され、 したがって輝度ボリユー ム 5 0を操作することによって、 しじ0バネル1 4上の輝度を調整 することができる。
先に説明したように、 この発明に従ったメモリカートリ ッジ 1 6 丄ま ニタ処理装置すなわち C P U 22に対.し—て着脱自在 .装着さ— れる。 メモリカートリ ッジ 1 6は、 CP U22の C P Uコア 2 4を 作動させるためのプログラムデータを記憶するプログラム R OM 5 4を舍む。 このプログラム ROM 54は、 たとえば 2 Mビッ トのメ モリ領域を有する。 メモリカートリ ッジ 1 6はさらにプログラム R OM54のバンクを切り換えるためのバンク切換回路 5 6を有し、 そのバンク切換回路 5 6には外部 RAM 58が舍まれる。 ただし、 この外部 RAM 58は、'バンク切換回路 56と別に設けられてもよ い。
そして、 バンク切換面路 5 6すなわち外部 RAM5 8には、 たと えばリチウム電池のような電池 6 0からのバックァップ電源が印加 される。 すなわち、 電池 60からの電圧は順方向のダイオード 62 aを通して外部 RAM58に印加される。 しかしながら、 外部 RA M 5 8へは、 さらに本体側からの電圧 V c cが順方向のダイォード 62 bを通して印加される。 したがって、 電池 6 0からの電圧は、 本体側の電源電圧 V c cがダイオード 62 aの逆バイアス電圧以下 のときにのみ外部 RAM58に印加される。
C P Uコア 24に接続されたコン トロールバス 2 6 a, ア ドレス バス 26 bおよびデータバス 2 6 cがコネクタ 20を通して、 メモ リカートリ ッジ 1 6のプログラム ROM 54およびバンク切換画路 56に接続される。
なお、 CPU 2 2に関連して、 第 2図に示すように本体 1 2には 電源スィ ツチ 6 4が設けられ、 この電源スィ ツチ 6 4を介して電源 印如さ^^ その霄蘊 -Y cには U—セ― 上面.路— 6— が接続 され、 このリセッ ト画路 66を経た電源 V c cが所定レベル以下の とき、 CP Uコア 24はリセッ ト信号を出力してすべての画路を不 能動化する。 そして、 このリセッ ト回路 66からの電圧すなわち電 源電圧 V c cが所定レベルになったとき、 C P Uコア 24はそのリ セツ ト状態を解除して全体を能動化する。
CP Uコア 2 4のァドレス空間は第 4図に示すように、 7ドレス " 0 ϋ 00 H " からア ドレス " D F F F Η " までである。 ただし " Η" は 1 6進数であることを示す。 ア ドレス " 0 00 H〜7 F F F Η" がメモリカート V ッジ 1 6のプログラム R ΟΜ 54に割り付け られている。 そして、 ア ドレス "8 000 H〜9 F F FH" が表示 RAM 42に割り付けられ、 ァ ドレス "AO 0 0 H〜B F F F H" が外部 RAM 58に割り付けられ、 ア ドレス "C 0 00 H〜D F F FH" が内部 RAM 30に割り付けられる。 この実施例では、 外部 R AM 5 8は 2048ビッ ト （ = 5 1 2 X 4ビッ ト） であるため、 実際には、 CP Uコア 24のァ ドレス空間 "A 0 00 H〜A 1 F F H" が外部 RAM5 &のために使用される。
なお、 プログラム ROM5 4は前述のように 2 Mビッ ト （= 1 6 kバイ ト X 1 6 ) であるため、 バンク切換画路 5 6によって、 ノ ン ク 1からバンク 1 5までの合計 1 5バンクが適宜選択して使用され る。
なお、 プログラム ROM54のためのアドレス " 0 0 0 0 H〜3 F F F H" は、 常駐エリアとして使用されるいわゆるホームバンク である。
第 1図を参照して、 バンク切換画路 56は、 前述のように外部 R AM 5 8を舍 。 この外部 RAM 5 8のァドレス入力 AO〜A 8に は、 C P Uコア 24のァドレスバス 2 6 bのァドレスビッ ト A0〜 A8がコネクタ 20を介して接続される。 ただし、 リセッ ト信号ノ RE S ( "/" は反転記号である。 以下同様） が " 1 " のときにの みァンドゲートを介してァドレスデータが外部 RAM 5 8に与えら れる。 リセッ ト信号ノ R E Sは、 前述のように、 リセッ ト回路 66 からの電圧すなわち電源電圧 V c cが所定レベルに達するまでは " 0 " であり、 電圧安定期間 （第 6図の T 3 ) のとき " 1 " となる。 上述のリセッ ト信号/ RE Sはさらに、 第 1 レジスタ （R e g 0 ) 68のクリァ入力， 第 2レジスタ （R e g 1 ) 70のクリァ入力 およびァンドゲート 7 2〜82のそれぞれの一方入 として与えら れる。
上述の C P Uコア 24のデータバス 2 6 cの下位 4ビッ ト D 0〜 D 3は、 コネクタ 2 0を介して、 第 1 レジスタ 68 , 第 2レジスタ 70および外部 RAM 58のそれぞれのデータ入力 D 0〜D 3に与 られる。 第 1レジスタ 68はプログラム ROM 5 4からの "鍵データ" を ストアするためのレジスタであり、 そして第 2レジスタ 70はプロ グラム ROM 54のバンク選択データをストァするためのレジスタ である。
第 1レジスタ 68の出力 Q 0〜Q 3は 4入力ァンドゲート 8 4の それぞれの入力として与えられる。 この き、 ffij¾Q 0および Q 2 のみが反転されてアンドゲート 8 4に与えられる。 そして、 アンド ゲート 84の出力は、 ァンドゲート 7 4および 7 6の出力のそれぞ れの反転とともに、 3入力アンドゲート 86の一入力として与えら れる。 アンドゲート 8 6の出力が前述のアンドゲート 72の他方入 力に与えられる。
なお、 アンドゲート Ί 4の他方入力には、 CP Uコア 2 4からの チップセレク ト信号/ CSが、 コネクタ 20を介して与えられる。 このチップセレク ト信号 ZCSは、 CPUコア 2 4が外部 RAM 5 8をアクセスするときに CP Uコア 24から出力される。
また、 前述のアンドゲート 7 6および 78のそれぞれの他方入力 には、 CPUコア 24のァドレスバス 26 bの上位 2ビッ ト A 1 4 および A 1 5が、 コネクタ 2 0を介してそれぞれ与えられる。 これ らアンドゲート 76および 78のそれぞれの出力は、 反転されて、 それぞれが 4入力のナンドゲート 8 8および 90のそれぞれの入力 として与えられる。 アンドゲート 7 6の出力はさらに、 アンドゲー ト 92〜1 00のそれぞれの一方入力に与えられる。 そして、 アン ドゲート 7 8の出力はさらに、 反転されてナンドゲート 1 0 2の一 方入力に与えられる。
アンドゲート 8 0の他方入力には C P Uコア 24からの書込信号 /WRがコネクタ 20を介して与えられ、 アンドゲート 8 2には C P Uコア 24からの読出信号/ RDがコネクタ 20を介して与えら れる。 そして、 ァンドゲート 80の出力は反転されて、 ナンドゲー ト 8.一 _ _ 8 ,お _よ一—び― 90 - -—の—そ "—れ—ぞ― ~れ—― -―の --一 - " *入力として与 られ とともに.、 外部 RAM58の書込信号 ZWRとして与えられる。 さらに、 アン ドゲート 8 2の出力は、 反転されて前述のナンドゲート 1 0 2の他 方入力に与えられ、 このナンドゲート 1 02の出力はプログラム R OM54を選択するための選択信号 R OMZC Sとなる。
そして、 前述のナンドゲート 88の出力は第 1 レジスタ 68のク ロック入力として与えられ、 ナンドゲート 90の出力は第 2レジス タ 70のクロック入力として与えられる。
第 2レジスタ 70の反転出カノ Q 0〜ノ Q 3が 4入力ァンドゲ一 ト 1 04のそれぞれの入力に与えられる。 そして、 ァンドゲート 1 0 4の出力は前述のアンドゲート 9 4の他方入力に与えられ、 アン ドゲート 92の他方入力には第 2レジスタ 70からの出力 Q0が与 えられる。 これらアンドゲ一ト 92および 9 の出力はオアゲート 1 06を経て、 プログラム ROM5 4のためのァドレスビッ RO MA 1 4となる。 そして、 アンドゲート 9 4, 9 8および.1 0 0の それぞれの他方入力には第 2レジスタ 7 0の出力 Q 1， Q 2および Q3が与えられ、 それぞれの出力はプログラム R OM 5 4のァドレ スビッ ト ROMA 1 5 , ROMA 1 6および R OMA 1 7となる。 したがって、 これらアンドゲート 96〜 1 0 0は、 プログラム RO M5 の常駐エリアのァドレス "4 0 0 0 H" 以上のァドレスデー タすなわちバンク 1〜バンク 1 5の指定データを発生する。
第 5図に示すように、 プログラム R OM 5 4には、 任意のプログ ラムァドレスに、 外部 RAM58の鍵を開くためのプログラムをス .上21"る—プロ— ラムスぇ2ー -1および一えの— を iめ-る めのプ. ログラムをストアするプログラムステップ P S 2を舍む。 プロダラ ムステップ P S 1は、 たとえば LD AO 1 0 1 (アキュムレータに データ " 0 1 0 1 " をロードせよ） と LDR e g O A (アキュムレ ータのデータを R e 0すなわち第 1 レジスタ 6 8にロードせよ） というプログラムを舍む。 プログラムステップ P S 2は、 たとえば L D A 0 0 00 (アキュムレータにデータ " 0 0 0 0 " をロードせ よ） および L D R e g 0 A (アキュムレータのデータを R e g 0す なわち第 1 レジスタ 68にロードせよ） を含む。
したがって、 プログラム ROM54のプログラムステップ P S 1 が実行されたとき、 データ入力 D O〜D 3には "0 1 0 1 " がロー ドされる。 したがって、 第 1レジスタ 6 8がナンドゲート 88から のラッチ信号を受けたとき、 第 1レジスタ 68にはそのデータ "0 1 0 1 " がロードされ、 7ンドゲート 84の出力が " 1 " となる。 一方、 C P Uコア 24は、 このとき、 外部 RAM 5 8のチップセレ ク ト信 ノ C Sを出力しているため、 ァドレスビッ ト A 1 4力く "0 " になったときすなわち内部 RAM 28から外部 RAM 5 8に切り 換えられたとき、 後続のァンドゲート 8 6から " 1 " が出力され、 その出力がァンドゲート 72に与えられる。 このァンドゲ一ト 72 の他方入力には前述のように電.源電圧 V c cが不安定な期間に "0 " となりかつ電源電圧 V c cが安定したとき " 1 " となるリセッ ト 信号/ RESが与えられる。 したがって、 アンドゲート 7 2は、 電 源電圧が安定したときとき外部 RAM 5 8のチップセレク ト信号 R AMC Sを外部 R AM 20に与える。 このようにして、 プログラム ROM 5 4から第 1 レジスタ 6 8に鍵を開けるためのデータたとえ ば "0 1 0 1 " がロードされかつ電源電圧が安定したときにのみ外 部 RAM 5 8が選択される。 なお、 "第 1の鍵データ" としては、 "0 1 0 1 " 以外に任意のデータが利用可能である。
また、 プログラム ROM5 4のプログラムステップ P S 2が実行 されたとき、 第 1 レジスタ 68にはデータ " 0 0 0 0 " がストアさ れる。 したがって、 7ンドゲート 8 4の出力は " 0 " であり、 その ためにアンドゲート 86の出力も " 0 " となり、 アンドゲート 7 2 の出力すなわち外部 RAM選択信号 RAMC Sは "0 " に保持され る。 したがつて、 プログラム ROM5 4のプログラムステップ P S 2を実行した後には、 外部 RAM5 8はもはやアクセスできない。 このようにして、 プログラムステップ P S 2は外部 RAM 58の鍵 を閉める。 なお、 " 0000 " 以外の任意のデータが鍵を閉めるた めの第 2の鍵データとして利用されてもよい。
第 6図を参照して、 電源スィ ツチ 6 4 (第 2図および第 3図） が 投入されると、 C P Uコア 24は、 リセッ ト回路 66からの出力電 圧が所定レベルに達するまで、 ステップ S 1においてパワーオンリ セッ ト状態とする。 そして、 続くステップ S 2において、 プロダラ ム ROM 5 のプログラムを実行して、 そのプログラムに基づいて 適宜データ処理を行う。
そして、 ステップ S 3では、 先に説明したプログラムステップ P S 1を実行して、 外部 RAM 5 8の鍵を開ける。 そして、 C P Uコ ァ 2 ^^ φ ^^' Αに い Τ、 外—部- R— AM 5.8 のデーター.. の書込みを行い、 ステップ S 5においてその書込終了が検出される と、 続くステクプ S 6において、 C P Uコア 24は先に説明したプ ログラムステップ P S 2を実行する。 それによつて、 外部 R AM5 8の鍵が閉められる。 その後、 ステップ S 7において適宜他のプロ グラム処理を実行し、 電源スィツチ 64のオフによって終了する。 このようにして、 CP Uコア 2 4はプログラム ROM5 4のプロ グラムステップ P S 1すなわちステップ S 3、 およびプログラムス テツプ P S 2すなわちステップ S 6を実行し、 外部 RAM 5 8の鍵 を開閉し、 その期間だけ、 外部 RAM 58をアクセスしてデータの 書込または読出を行うことができる。
なお、 この発明は、 上述の実施例のようなゲーム装置としてだけ ではなく、 バックアップされた外部 RAMを有する外部メモリを装 着する形式の任意のデータ処理装置に適用可能である。
この発明が詳細に説明され図示されたが、 それは単なる図解およ び一例として用いたものであり、 限定であると解されるべきではな いことは明らかであり、 この発明の精神および範囲は添付されたク レームの文言によってのみ限定される。

Claims

請求の範囲
1 データ処理装置に着脱自在に装着されるメモリ力一トリ ッジ であって、 次のものを備える ：
外部 R A M；
前記外部 R A Mへアクセス可能なことを示す,第 1の鍵データを発
—ま^:るよう され-て—い—る 2 5ク:—ラム 101;
前記プログラム R 0 Μから読み出された前記第 1の鍵データを保 持するための保持手段；および
前記保持手段によつて前記第 1の鍵データが保持されているとき 前記データ処理装置からの選択信号に応答して前記外部 R A Mを能 動化する制御手段。
2 請求の範囲第 1項に従属するメモリカートリ ッジであって、 前記プログラム R 0 Mはさらに前記外部 R A Mへのアクセスを禁止 する第 2の鍵データを発生するように予めプログラムされていて、 前記第 2の鍵データが前記保持手段に保持されたとき前記外部 R A Mを不能動化するための第 2の制御手段をさらに備える。
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