WO1993008029A1 - Apparatus and method for processing information, and additional control device used therein - Google Patents

Description

明細嘗 情報処理装置およびこれに用いる付加制御装置ならびに情報処理方法 【技術分野】

本発明は、 各種電子装置とこれに装着された付加制御装置とからなる情報処理 装置、 この情報処理装置に用いる付加制御装置およびその情報処理方法に関し、 詳しくは電子装置から付加制御装置にデータを転送する場合の転送完了の通知を 行なう構成、 およびその場合の情報処理方法に関する。

【背景技術】

近年、 パーソナルコンビユータ， ワードプロセッサ， ワークステージ Bンなど のディジタル演算に基礎を置く電子装置、 あるいはマイクロプロセッサを組み込 んだプリンタ， ファクシミ リ， 電子手帳， 電子楽器， 電子瘸理器， 電子カメラな どが、 社会の広範な傾域で用いられている。 また、 自動車， 口ポッ ト， 工作機械， あるいは各種電化製品においても、 マイクロプロセッサを利用したものが、 広く 実用に供されている。

こうしたディジタルな 3ft理演算に基礎を匱く機器は、 ハードウ アのみで実現 された単純なフィードバック制御等と比べて柔軟な制御やデータの処理が可能で あることの他、 ソフ トウ *ァの変更により実質的な機能を変更することができる という利点を有する。 従って、 同一のハードウ アであっても、 処理手頫を記僮 した R O Mの中身を変更するだけで、 あるいは主紀僮 フレキシブルディスク等 の外部機器から新たなプログラムをロードするだけで、 全く異なった制御を実現 することも可能である。 更に、 機能のパージ βンァッブについても、 ソフ トゥェ ァの変更のみで可能であるという利点も有するのである。

しかしながら、 実際に処理を行なうプロセッサの能力は、 最終的には、 ハード ゥ ア、 例えば時間当たりの処理回数， 一度に取り扱えるビマ ト数， データの転 送を行なうバス幅などにより決まるから、 ソフトゥ-ァの.バージ aンアツブによ つて改善されるのは、 たかだか使い勝手の向上など限定されたものに通ぎず、 既 存の電子装置の能力を大幅に向上させることはできなかった。 また、 ソフ トゥ- ァの変更によるバージ βンアツブも、 ソフトゥ アが R O Mに焼き付けられてい れば R O Mの交換作業が必要となって、 現実にほ困難な場合が多い。 このため、 ソフトゥ アのパージ _Bンァ'ノブは、 設計当初から R O M交換を予定している機 種ゃソフトウ ァをフレキシブルディスクなど交換可能な媒体で供耠するもの以 外では困難であった。

もとより、 パーソナルコンピュータなどにおいて、 マイクロプロセッサなどを そつくり入れ替えて、 コンピュータ全体の機能を向上しょうとするいわゆるァク セラレータなども存在するが、 マザ一ボード上の C P Uの交換が必要になるなど、 誰にでも簡単に行なえるというものではなかゥた。 パーソナルコンビユータを初 めとする電子装置において、 R O Mカードゃフオントカートリッジなどの装着を 前提としたコネクタが設けられている場合がある。 かかるコネクタに付加制御装 置を装着できれば、 電子装置の機能の向上， 追加あるいほ変更を実現することが できるが、 こうしたコネクタのデータ転送用のバスの構成を検时すると、 内部の プロセッサから見て読出専用の信号線となって ることが多く、 この場合、 馕子 装置側のブロセツサからデータを受け取ることができな から、 このコネクタに ァクセラレー夕を装着することはできなかった。

一方、 マイクロブロセ -サ *組み込んだブリンタ， ファクシミ リ， 電子手暢， 電子楽器， 電子調理器， 電子カメラなどの民生用電子装置、 あるいは自動車の電 装品， σボッ ト， 工作機械などの産業用電子装置， 更にほ各種電化製品でほ、 こ うした機能の向上、 変更につ ては、 何等考慮されておらず、拡張用のコネクタ を傭えるとしても、 データを読み出すだけの機能に限定されたコネクタを用意し ているのが一般的である。 かかる問題を、 ページプリンタを例にとって詳細に説 明する。

近年、 レーザブリンタ等のページブリンタの普及にはめざまレぃものがあり、 コンビ-一夕からのデータの萵速な出力機器の主流になろうとしている。 レーザ プリンタの場合、 2 4ひから 8 0 O D P I程度の解像度を持ち、 1分当たり数ぺ ージの印字能力を持つものが開発されて る。 こうしたプリンタは、 印刷用のェ ンジンとして感光ドラムを用いたゼログラフィュ- トを使用しており、 帯電、 露光、 トナー塗布、 転写の各工程を感光ドラムの回転に同期して連緩的に行なう ことから、 1ページ分の画像をメモリに蓄えた後、 印刷処理を起動する。

従って、 ページプリンタに傰えられた画像展開用のメモリは、 少なくとも 1ぺ ージ分の画像をメモリに蓄える容 Sが必要となり、 画像データの圧縮を行なって いないならば、 その容童は解像度と処理可能な用紙の大きさとから決まる。 例え ば、 解像度 3 0 O D P I、 用紙の大きさを横 8インチ、 縱 1 0インチの場合を考 えてみると、 全部で 8 X 1 0 X 3 0 0 X 3 0 0 = 7， 2 0 0 , 0 0 0ドッ トの画 素を取り扱うことになり、 少なくとも 0 . 9メガバイ トのメモリを用意すること になる。

印字データとして文字のコードと行および桁ビッチなどの情報を受け取りこれ を画像として展開する機能を備えたプリンタでは、 あるいはページ記述言語で記 述されたプログラムを受け取つてこれを解釈して展開するプリン夕では、 印字デ ータに基づいてビッ トイメージを演算 ·生成する処理が必要となり、 単純なビッ トイメージの転送と較べて全体の処理速度が大きく低下するという問題があった。 即ち、 プリンタの処理速度が、 主に処理を行なうプロセッサの能力およびメモリ のアクセスタイム等により決まることになり、 ゼログラフィュ-ッ ト自体の印刷 能力を大幅に下回ってしまうのである。

例えば、 1分間に 1 0枚印 «ί可能なページプリンタを考えてみると、 1枚の印 刷物用の画像データを準備するのに許された時間はわずか 6秒しかなく、 この時 間に 0 . 9メガバイ トのデータを総て展開しょうとすれば、 1バイ ト当たりに許 容される処理時間は、 わずか 6 . 6 7マイクロセカンドに遇ぎない （6秒 0. 9メガバイ ト） 。 この処理速度は、 現在市場に供耠されている高速の R I S C夕 ィブのプロセッサで実現可能かどうかという程度である。 これに対 てゼロダラ フ ィ ユエ " トは、 1 0枚/分程度の印刷能力を既に備えて ることが多い。 従つ て、 現状では、 印字データを処理する制御都の処理能力が、 全体の印字速度を向 上する上でのネックとなっている。

このため、 従来のレーザプリンタ等では、 画像の展開能力がゼログラフィュ- V トの能力以下でレかない場合があり、 マイクロプロセッサ技術の向上に伴い、 画像展開能力の高いプロセッサが入手可能となっても、 後から機能を向上させる ことほできなかった。 ページプリンタの中には、 予め拡張スロッ トを用意し、 こ こにフォ ン トゃブログラムを内蔵したカートリ -ノジなどを装着することにより機 能を拡張レようとするものがあるが、 スロ プ トのコネクタのデータパスの構造は . カートリッジ倒からの読出専用となっており、 カートリッジ側にデータを転送し て処理を行なわせることはできなかった。

本発明の付加制御装置、 情報処理装置および情報処理方法は、 こうした問題を 解決し、 電子装置の全体的な能力を向上、 変更、 追加可能とすることを目的とし ている。

[発明の開示】

本発明は、 電子装置から付加制御装置にデータを転送した場合、 データの転送 の終了を付加制御装 Sに通知する搆成に関するものであり、 霍子装置に付加制御 装置を装着してなる情報処理装置において信頼性のあるデータ転送を実現し、 付 加制御装置側でデータを処理し得るという作用 ·効果を生じる。 装置全体として みれば、 データに対する種々の処理の少なくとも一部を付加制御装 S俾で行なわ せることもでき、 この場合、 電子装置が する機能を向上， 追加もしくは変更す ることができる。

( 1 ) 情報処理装置とし tの発明

情報処理装置としてなされたこの発明は、

論理演算可能な第 1のプロセッサ、 該プロセッサが実行する処理を記僮した第 1の記憧手段、 および該第 1のプロセ サからの信号線が直接もしくは間接的に 接続されたコネクタを備えた電子装置と、

詨電子装置のコネクタに接较される付加制御装 Bと

からなる情報処理装置であって、

前記電子装 Bは、

前記第 1のプロせプサの処理に基づき、 前記付加制御装置側に転送するデー タを前記コネクタを介して出力するデータ出力手段と、

該データ出力手段によりデータが 力されたことを、 前記付加制御装置に通 知するデータ出力通知手段と を備え、

前記付加制御装厘には、 前記データ出力の通知を受けて、 該出力されたデータ を読み取るデータ読取手段を俄えたことを要旨とする。

この情報処理装直は、 データ出力手段がデータをコネクタを介して出力すると- これを付加制御装置にデータ出力通知手段により通知する。 この通知を受け、 付 加制御装置は、 電子装置から出力されたデータをデータ読取手段により読み取る, ここで、 付加制御装瓤は、 プロセッサを有しない単なる電子 ©路であっても良 いし、 電子装置の第 1のプロセッサとは別個の処理を実行する第 2のプロセッサ を俯え、 更にこの第 2のプロセッサが実行する処理手頫を 32憶した第 2の記懂手 段を備えるものであっても良い。

第 2のプロセツサは、 転送されるデータとは無鬨係な処理を行なっても良いが、 電子装置から転送されたデータを処理するものとしても良い。

付加制御装置は、 電子装置のデータ出力通知手段からの通知を第 2のプロセッ サに対する割込要求信号として受け付ける割込要求受付手段を備えるものとする ことができる。 割込により通知を行なうものとすれば、 効率よく通知を行なうこ とができる。

更に、 電子装匱のデータ出力手段が出力したデータを第 2のプロセッサが読み 取ったとき、 データ出力通知手段からの通知を解除する通知解除手段を備え構成 も可能である。 この場合には、 データの転送を通知 Lた後、 転送されたデータが 付加制御装 Sにより読み取られたことを電子装置側が知ることができるので、 次 のデータ転送を効率よく行なうことができる。

電子装置のデータ出力通知手段には、 これ以外にも種々の構成が有り得、 例え ばデータ転送の通知も該第 2のプロセ ヅサが読取可能なレジスタへのデータの香 き込みにより行なう手段として構成することもできる。 この場合、 付加制御装置 のデータ読取手段は、 レジスタに所定のデータが害き込まれたか否かを判断する 判断手段と、 レジスタに所定のデータが香き込まれたとき、 電子装置のデータ出 力手段が出力するデータを読み取る手段とを備えれば良い。

電子装直のデータ出力手段が出力したデータを第 2のプロセッサが読み取った とき、 データ出力通知手段が書き込んだレジスタのデータを消去する通知解除手 段を備え、 データ転送が完了したことを電子装置側に通知することも好適である 更に、 霪子装置のデータ出力通知手段は、 データ転送の通知を該第 2のブロセ ッサの入力ボートへの信号を出力することにより行なう手段として構成すること もできる。 この場合、 付加制御装置のデータ読取手段は、 入力ポートに所定の信 号が入力されたか否かを判断する判断手段と、 入力ポートに所定の信号が入力さ れたとき、 電子装置のデータ出力手段が出力するデータを読み取る手段とを傭え れば良い。

付加制御装置のデータ読取手段は、 電子装 Sのデータ出力手段が出力したデー タを第 2のプロセッサが読み取ったとき、電子装置の第 1のプロセッサにデータ の転送完了を通知するデータ転送完了通知手段を備えることも、 データ転送の完 了を電子装置側に通知する上で好通である。

付加制御装置が装着される電子装 eのコネクタには、 データ信号線が接鎵され ていれば、 これを介してデータを転送することができるが、 場合によっては、 こ のデータ信号線は鬈子装置 ffl!からみて読出専用信号線という場合も有り得る。 こ の場合には、 データ出力手段を、 転送するデータをアドレス信号に反映させて出 力する手段として構成し、 付加制御装 Sのデータ読取手段を、 出力されたァドレ ス信号からアドレス信号に反映されたデータを読み取る手段として構成すること ができる。 かかる構成でほ、 来データ転送ができない付加制御装置への信号転 送が可能となる。

アドレス信号以外に制御信号線も用いることができる。 即ち、 電子装置のコネ クタには、第 1のプロセッサの少なくとも制御信号線が接较されて る場合にほ、 データ出力手段を、 転送するデータを制御信号に反映させて出力する手段として 構成し、 付加制御装 Bのデータ読取手段を、 出力された制御信号から弒御信号に 反映されたデータを読み取る手段として構成すれば良 。

付加制御装置には、 電子装置の第 1のプロセプサが実行する処理手頫であつて、 電子装 ]1からデータ転送に行なう処理手艇を記馕レた第 3の記使手段を備えるこ とができる。 この場合には、 付加制御装置を装着していない状態で単体で特定の 処理を行なう電子装 Eに、 情報処理装置としての新たな処理を付加する容易とな る ₀ 付加制御装置は、 少なくとも第 2のプロセッサが実装されたプリント基板を備 え、 このプリント基板を収納する筐体を有し、 単体で取扱い可能なカートリッジ として構成することも、 取扱いを容易とする上で好適である。

また、 第 2のプロセッサは、 付加制御装置が電子装置に装着された状態で放熱 に有利な位置に設けることが好ましい。 こうした場所としては、 付加制御装筐が、 電子装置に装着されたとき、 電子装置の筐体から半分以上露出した状態となるの であれば、 付加制御装 Θ内のプリント基板の露出側が考えられ、 付加制御装 Sが 電子装置に大部分収納されてしまう場合には、 電子装置内の空気等の流れにより 冷却され易い位置が考えられる。

付加制御装置は、 データ読取手段が読み取ったデータを処理し、 処理された後 のデータを電子装置に出力する処理データ出力手段を備えることもできる。 この 場合には、 全体としての情報処理能力が向上する。

なお、 情報処理装置を構成する電子装 Sは、 文字， 図形， 色彩の少なくとも一 つの表示 （例えば C R T上での描画やプリンタでの印刷等） を行なう表示手段を 備え、 他方、 付加制御装置は、 電子装置から転送されたデータに基づいて前記装 置に表示する画像データ生成する画像データ生成手段を備えるものとすることが できる。 画像処理は、 処理するデータが大規模になり、 処理に時間を要すること が多いが、 付加制御装 ®側で画像データの生成を行なうことで、 全体での処理能 力を高めることが可能となる。 この場合、 電子装置が、 印字データを受け取って これを印刷するプリンタであるものも、 好適である。

以上の構成では、 データは電子装置から付加制御装置側に転送されるが、 付加 制御装置に第 2のプロセッサが備えられ、 これによりデータの処理がなされて電 子装置に処理後のデータが転送される構成を取り、 付加制御装置から電子装置へ のデータの転送に同様の考え方を適用することも可能である。 この場合、 付加制 御装置に、 データの出力に伴って、 これを鼋子装置に通知する処理データ出力通 知手段を備え、 電子装置に、 データ出力の通知を受けて、 出力されたデータを読 み取る処理データ読取手段を備える。 付加制御装置から電子装置へのデータ転送 を効率良く行なうことができる。 ( 2 ) 付加制御装置としての発明

付加制御装 Sとしてなされたこの発明は、 ¾理演算可能な第 1のプロセッサ、 該プロセッサが実行する処理を記憶した第 1の記僮手段を俄えた鸳子装 fiに、 孩 電子装ほに設けられたコネクタを介して接接される付加制御装 Bであって、 前 子装 Bが、 前記第 1のプロセッサの処理に基づき、 前 32付加制御装置餌 に転送するデータを前記コネクタを介して出力すると共に、 該データの出力を前 記付加制御装置に通知したとき、 該出力さ たデータを読み取るデータ読取手段 を備えたことを要旨とする。

この付加制御装置は、電子装置が第 1のプロセッサの処理に基づきデータをコ ネクタを介して出力すると共に通知してくると、 付加制御装 Sは、 電子装置から 出力されたデータをデータ読取手段により読み取る。 ここで、 付加制御装置は、 プロセッサを耷しな 単なる電子回路であっても良いし、 ¾子装置の第 1のプロ セッサとほ別個の処理を実行する第 2のプロセッサを備え、 更にこの第 2のプロ セ サが実行する処理手顚を記僮した第 2の記僮手段を備えるものであっても良 、o

2のプロセッサは、 転送されるデータとは無関係な処理を行なっても良 が、 電子装置から転送されたデータを処理するものとしても良い。 このほか、 付加制 御装置は、 Γ ( 1 ) 情報処理装置としての発明 J の項で説明した種々の構成が可 能である。

同様に、 電子装置の第 1のプロセッサと^別個の処理を実行する第 2のブロセ ッサと、 第 2のプロセッサが実行する処理手頓を記僮した第 2の記憧手段と、 第 2の記逭手段に HH僮された処理手顕により、 第 2のプロセッサが処理したデータ を電子装置に出力する処理データ出力手段と、 このデータの出力に伴って、 これ を電子装置に通知する処理データ出力通知手段とを俄え、 付加制御装置から罨子 装置へのデータ転送を、 効率よく行なう構成することも可能である。

( 3 ) 情報処理方法としての究明

情報処理方法としてなされた の発钥は、 鎗理演算可能な第 1のプロセッサ、 該プロセッサが実行する処理を記懞した第 1の 3E億手段を備えた電子装置と、 該 電子装慝にコネクタを介して接接され、 前記第 1のプロセッサとは別個の処理を 行なう第 2のプロセッサを備えた付加制御装 Eとが共働して行なう情報処理方法 であって、

前記電子装置側では、 前記付加制御装 S側に転送するデータを、 前記コネクタ を介して出力すると共に、 該データの出力を付加制御装置に通知し、

前記付加制御装 S側では、 該通知を受けて、 前記コネクタを介して前記データ を受け取ることを要旨とする。

電子装 Sから付加制御装置へのデータ転送は、 通知を介して行なわれる。 更に、 付加制御装 H側がデータを受け取つたことを電子装置に通知するものとしても良 い。

ここで、 データ転送の通知を割込要求により行なうものとすることが可能であ る。 あるいは、 第 2のプロセッサから読取可能なレジスタへのデータの香き込み により行なうこともできる。 更に、 第 2のプロセッサの入力ポートへの信号出力 により行なうことも考えられる。

更に、 蹌理演算可能な第 1のプロセッサ、 プロセッサが実行する処理を記億し た第 1の記憶手段を備えた電子装置と、 電子装置にコネクタを介して接続され、 第 1のプロセッサとは別個の処理を行なう第 2のプロセッサを備えた付加制御装 置とが共働して行なう情報処理方法であって、

付加制御装慝側では、 ¾子装置に転送するデータを、 コネクタを介して出力す ると共に、 このデータの出力を電子装置に通知し、 電子装 S側では、 コネクタを 介してデータを受け取る情報処理方法とすることも可能である。 この場合には、 付加制御装置から電子装置へのデータ転送を効率よく行なうことができる。

【図面の簡単な説明】

図 1は、 本発明の一実施例であるプリンタ装置の概略構成図である。

図 2は、 実施例のプリンタ本体 1に内蔵された霉子制御装笸 1 0の構成を示 すブ口 ·ノク EIである。

図 3は、 カートリツジ 3の外観形状とプリンタ本体 1への取付の状態を示す 斜視図である。 図 4ほ、 カートリツジ 3の内部構成の概略を示すプロ Vク図である 図 5は、 プリンタ本体 1の電子制御装置 1 0が実行する印剁処理ルーチンを 示すフローチヤ一トである。

図 6は、 同じくデータ転送処理ルーチンを示すフローチヤ一トである。

図 7は、 カートリ ツジ 3側で実行きれるデータ展開処理ルーチンを示すプロ 一チヤ一トである。

図 8は、 データをインデックスとして行なわれる R O M 9 1からのデータの- 読み出し処理について鋭明する鋭 K図である。

図 9は、 電子制御装置 1 0側からデータを耘送する他の構成例を示すブロッ ク図である。

図 1 0は、 同じく ま一つの構成例を示すブロック図である。

図 1 1は、 第 2実旌伢の全体構 J¾を示すブロック図である。

図 1 2は、 第 2実施例におげるカートリッジ 5 0 3の構成を示す分解斜視図 である。

図 1 3ほ、 プリント基扳 5 5 0上の素子の配筐を示す平面図および背面図で ある _β

図 1 4は、 コネクダ C N 1 1における信号線の構成を示す説明図である。 図 1 5は、 ¾子制御^置 5 0 1側からみたカートリッジ 5 0 3のアドレスマ ッブを示す説明図である。

図 i 6ほ、 マイクロプロセッサ 6 0 1側からみたカートリッジ 5 0 3のアド レスマツブを示す説明図である。

図 1 7ほ、 カート ッジ 5 0 3の內部構成を示すプロ Vク図である。

図 1 8は、 割込要求レジスタ 6 4 0の構成例を示す回路図である。

図 1 9は、 ボーリング · コマンドレジスタ 6 4 3の構成例を示す回路図であ る。

図 2 0は、 ステータスレジスタ 6 4 5の内容を示す説明図である。

図 2 1は、 読出制御回路 6 2 0の構成例を示す回路図である。

図 2 2は、 読出制御回路 6 2 0を用いたデータ転送を実現する電子制御装置 5 0 1側の処理を示すフローチャートである。 図 2 3は、 R O M 6 7 1内のデータの構造を示す説明囡である

図 2 4は、 読出制御回路 6 2 0を用いたデータ転送を実現するカートリ ッジ 5 0 3側の処理を示すフローチヤ一トである。

図 2 5は、 F I F O制御回路 6 2 3を用いたデータ転送を実現する S子制御 装置 5 0 1側の処理を示すフローチヤ一トである。

図 2 6は、 F I F O制御回路 6 2 3を用いたデータ転送を実現するカートリ ッジ 5 0 3側の処理を示すフローチヤ一トである。

図 2 7は、 ダブルバンク制御回路 6 2 4の構成例を示す回路図である。 図 2 8は、 ダブルパンク制御回路 6 2 4を用いたデータ転送の開始のための 処理を示すフローチャートである。

図 2 9は、 同じく電子制御装 S 5 0 1側におけるその応答処理を示すフロー チヤ "トである

図 3 0は、 ダプルバンク制御回路 6 2 4を用いたデータ転送を実現する電子 制御装置 5 0 1側の処理を示すフローチャートである。

図 3 1は、 ダブルバンク制御回路 6 2 4を用いたデータ転送を実現するカー トリ ッジ 5 0 3側の処理を示すフローチャー トである。

図 3 2は、 レーザエンジン 5 0 5を制御して行なわれる画像データの印翊の タイ ミングを示すタイミングチャートである。

図 3 3は、 ァドレス信号にシリアルデータをのせてデータを転送する回路の 構成例を示す回路図である。

図 3 4は、 転送するデータと読出処理を行なうァドレスとの関係を示す説明 図である。

図 3 5は、 シリアルデータをァドレス信号にのせて転送する他の構成例を示 す回路図である。

図 3 6は、 転送するデータの各ビッ トに対応するレジスタを設け、 レジスタ をセッ トすることでデータを転送する回路の構成例を示す回路図である。

図 3 7は、 データの各ビッ トとレジスタのァドレスとの鬨係を示す説明図で ある。

図 3 8は、 カウンタを用いてデータの転送を行なう回路の構成例を示す回路 図である。

図 39は、 同じくもう一つの構成例を示す回路図である。

図 40は、 外部機器とのィンタフ-一スをそのままカートリッジとの接鎵部 に再現する回路の構成伢を示す回路図である。

図 41は、 プロセッサの入力ポートに直接データ転送の通知信号を入力する 構成を示すブロックである。

[符号の説明】

1 プリンタ本体

8 カートリッジ

5 コンビュータ

10 電子制御装置

11 コネクタ

12 半導体レーザ装置

15 ゼログラフィユニッ ト

31 CPU

32 アドレスバス

34 データパス

S 6 制御信号バス

1 アドレスデコーダ

43 ROM

45 DRAM

47 MCU

57 タイマ

71 CPU

73 ROM

75 RAM

77 ロジックアレイ

θ 5 RAM 00 レーザプリンタ

o 1 電子制御装 e

03 カー ト リ ッジ

05 レーザェンジン

07 ワークステーシ βン

10 CPU

14 データ入力ポー ト

17 レジスタ

18 コンソールバネル

19 コンソールパネル I F

0 ダブルバッファ回路

0 ブリ ン ト基板

1 マイ クロプロセササ

2 メモリ部

3 データ転送制御部

0 読出制御回路

1 F I FOメモリ

3 F I FO制御回路

ダブルバッファ制御回路 5 パス制御部

0 割込要求レジスタ

3 コマンドレジスタ

5 ステータスレジス夕

7 転送フラグレジスタ

9 PROMコン ト σ—ルレジスタ 0 コン トロールレジスタ

3 F I FO香込レジスタ

5 F I FO読出レジス夕

0 EEPROM [発明を実施するための最良の形態】

以下、 実施例について説明するが、 説明が多吱に亘るため、 次の各項に分けて 説明する。

[ i ]第 1の実施例

A. ハードウ ァの全体の構成

B. 電子制御装置 10の構成と傲き

C. カートリ ジ 3の構成

D. 電子制御装置 10からのデータの転送

E. 電子制御装 E10とカートリッジ 3の共働

F. 第 1実施例の効果

G. 第 1実施例の変形例一その 1

H. 第 1実施倒の変形例一その 2

[i ί ]第 2の実施伢

Α. 全体構成の鋭明

Β. カートリッジの構造

C. カートひッジのアドレズ空間

D. カート ッジの内部構成

Ε. データ転送制御部 603の説明

F. 各レジスタの 3¾明

G. 読出制御酉路 620の構成と働き

H. F IFO制御回路 623の構成と働き

I . ダブルパンク制御回路 624の構成と働き

J. 画像データの印 «

Κ. 第 2実施伢の効果

L. その他の実施例

(1 ) ァドレスバスを通信回線として利用する構成一その 1

(2) アドレスバスを通信回線として利用する構成一その 2 ( 3 )転送するデータの各ビッ トをデータの読出信号によりセッ トすること でデータを転送する構成

( 4 ) カウンタを用いてデータを転送する構成

( 5 ) 制御信号を用いてデータ転送を行なう構成

( 6 ) 外部から受け取る信号をそのまま再現することでデータを転送する構 成

M. その他

[ i ]第 1の実施例

A . ハードウ -ァの全体の構成

以上説明した本発明の構成 ·作用を一 明らかにするために、 以下本発明の好 適な実施例について鋭明する。 最初に、 本発明をプリンタに適用した実施例を鋭 明する。 図 1は、 本実施伢のプリンタ本体 1とこれに装着されたカートリッジ 3 の概略構成を示すブロック図である。

図示するように、 プリン夕本体 1は、 ゼログラフィ法のいわゆるページプリン タであって、 外部のコンピュータ 5から送られる印字データに基づいて、 ゼログ ラフィの手法により、 用紙 Pに画像を形成する。 プリンタ本体 1の内部には、 印 字データを入力して画像を展開する電子制御装置 1 0、 電子制御装置 1 0のァド レスバス， データパスなどが接耪されたコネクタ 1 1、 電子制御装置 1 0により 駆動される半導体レーザ装置 1 2、 感光ドラム 1 4を中心に構成されたゼログラ フィュ ノ ト 1 5、 用紙 Pを収納する用紙カセッ ト 1 7、 用紙 Pを膝光ドラム 1 4の周面に接するように搬送する搬送機構 1 9、 トナーが転写された用紙 Pを加 熱してトナーを定着する熱定着ローラ 2 1、 印 ¾された用紙 Pが排羝される トレ ィ 2 3を備える。

ゼログラフィユニッ ト 1 5は、 感光ドラム 1 4の表面を帯電させる帯電ュ-ッ ト 2 5、 半導体レーザ装置 1 2からのレーザ光により電荷が逃がされた部位にそ れ自身帯鬣されたトナーを塗布するトナーュニッ ト 2 7、 用紙 Pへの転写後に感 光ドラム 1 4上に残ったトナーを除去するトナー除去ュ-ッ ト 2 9から構成され ている。 電子制御装置 1 0は、 感光ドラム 1 4の回転に同期して、 半導体レーザ 装置 12を 動し、 印刷しょうとする画像に対広した部位にレーザ光を照射して， 潜像を形成する。 レーザ光の照射を受けた部位の電荷は失われるから、 感光ドラ ム 14と同じ符号に帯電されたトナーは、 電荷の失われた部位にのみ転写される c 感光ドラム 14の回転に同期して、 用紙カセッ ト 17からは、 用紙 Pが 1枚引 き出され、 癍送機構 19により、 感光ドラム 14へと送られる。 用紙 Pは、 感光 ドラム 14と転写ローラ 30との間に挟持されて癍送されるので、 感光ドラム 1 4上のトナーの大部分は、 用紙 P上に転写される。 用紙 Pは、 トナーを表面に担 持したまま、 熟定着ローラ 21に送られ、 ここで加熱されてトナーが溶け、 用紙 Pに定着される。 以上、 簡単にプリンタ本体 1内での印刷の工程について説明し たが、 本発明は、 レーザブリンタに限定されるものではなく、 伢えば感光ドラム 14の露光に LEDを用 たもの、 印刷にィンクジ- ト方式を採用したものな ど、 種々のプリンタに 用することができる。

B. 電子制御装置 10の構成と癱き

次に、 プリンタ本体 1に内蔵された電子制御装置 10の構成について锐明する。 図 2に示すように、 電子制御装置 10は、 処理全体を司るプロセッサである周知 の CPU 31を中心とする算術饞理演算回路として構成されており、 以下の各素 子をアドレスバス 32、 デー バス 34、 弒御信号バス 36などで祖互に接綜し た構成となって る。 これらのバスに接耪されているのは、 アドレスデコーダ 4 1、 ROM43> ダイナミック RAM (以下、 DRAMと呼ぶ） 45、 メモリコ ントロールュュ ト （以下、 MCUと^ぶ） 47、 I/Oボート 48、 レーザ I /F51、 コネクタ 11などである。 各素子は、 各パスに対して読み害き可能に 接耪されて るが、 コネクタ 11だけは、 データバス 34との間にバスドライバ 52が設けられており、 CPひ 31から見た場合、 コネクタ 11に接耪された力 一トリプ ジ 3ほ、読み出し専用のデバイスとなっている。

ァドレスデコーダ 41は、 CPU31が生成するアドレス信号をデコードする ものであり、 あるアドレスが措定されると、 メモリ空間への割当に従って、 RO M43, DRAM45, I/Oボート 49， レーザ I/F 51にセレク ト信号も 出力する。 R0M43は、 処理プログラムを内蔵するものであり、 通常 CPU3 1ほ、 R0M43に 32僮されたプログラムに従って動作する。 DRAM45は、 画像データを展開するためのものであり、 少なくとも 1ページ分の画像データを 記僮する必要があることから、 本実旌例では、 2メガバイ トの容量を有する。

MCU47は、 C PU31の出力する制御信号を解析して R0M43, DRA M45などの制御信号を出力するものであり、 メモリや I 0ポートのリード · ラ ィ ト信号を出力したり、 DRAM45のリフレッシュタイ ミングなどを決定する なお、 M C U 47には、 リ フレッシュタイマ 53が接耪されており、 リフレ シ ユタイマ 53からの信号を受けて、 リフレツシュ可能なタイ ミングであると判断 すると、 MCU47は、 リフレッシュア ドレスを出力し、 マルチブレツクサ 55 を介して、 DRAM45にリ フレッシュア ドレスを出力する。 I/Oポート 49 は、 外部のコンピュータ 5から印字データを受け取ったりゼログラフィュ-ッ ト 15の図示しないモータ等とのイ ンタフ tースを司るものでる。 また、 レーザ I /F 51は、 半導体レーザ装置 12を駆動するカート リ ジ 3に接核され、 半導 体レーザ装置 12とのインタフ ースを司るものである。 電子制御装置 10にほ、 このほか、 タイマ 57が設けられており、 コネクタ 11と CPU31とに接鎵さ れている。

この電子制御装置 10を備えたプリンタ本体 1の基本的な機能は、 I/Oボ一 ト 49を介して外部のコンビュータ 5から受け取った印字データ （ビヅ トイメ一 ジに予め展開されたデータ） を、 内部の DRAM45に展開し、 1ページ分のデ ータが用意できたところでゼログラフィユニッ ト 15を制御すると共に半導体レ 一ザ装 gl 2を駆動し、 画像データをそのまま印痢するものである。 この基本機 能に加えて、 本実施例のプリンタ本体 1は、 拡張機能として、 コネクタ 11に接 続したカート リ ッジを利用して、 より高度の印刷を行なうことができる。 このブ リンタ本体 1の場合、 フォン トが記億されたフォン トカートリ ッジゃページ ¾述 言語を解釈するプログラムを記僮したもの等の既存のカートリ ッジに加えて、 後 述するプロセッサ内蔵のカート リ ッジ 3が接絞可能である。

C. カート リ ツジ 3の構成

本実施例のカート リ ッジ 3の外観形状を、 図 3に示す。 このカート リ ツジ 3ほ、 図示するように、 プリンダ本体 1に設けられたコネクタ取付部 61に装着される ものであり、 その外観は、 コネクタ取付部 61に挿入される側が直方体形状をし て るのに対し、 プリンタ本体 1の筐体外側に飛び出す部分が «Ε断面台形形状と なっている。 カートリッジ 3をコ术クタ取付部 61に差し込んで押し入れると、 カートリッジ 3後端のコネクタがコネクタ 11に嵌まって、 両者ほ電気的に接耪 される。 この状態では、 カートリッジ 3の段差部がブリンタ本体 1の筐体にほぽ 接する位置となる。 ブリンタ本体 1の筐体外側に飛び出したカートリ ジ 3の前 方部分は、 その上面が傾斜しており、 不注意に、 他の物品をその上に載せたりす ることがな 、_e

次に、 カートリッジ 3の内部構成について説明する。 図 4に、 カートリッジ 3 の内部構成をブロック図とレて示す。 図示の Μ係上、 パスラインも単線で描いて あるが、 パスラインは、 折れ曲がり点および分皎点を斜線で桔合し、 単なる信号 線（直角に折れ曲がつて る線） とは、 区別レて る。

カートリッジ 3ほ、 その内部に、 ブリンタ本体 1の電子制御装 @10の CPU 31とは異なるプロセッサである CPU 71を備える。 この CPU71は、 ぺー ジ記述言語の処理等に適した R Γ SCタイプのものである。 この CPU71のァ ドレスパス CADは、 ページ言語処理プログラムを内蔵した ROM73、 データ 等を記僮する RAM75、 CPU71のァドレスパス等の切換を行なうロジック アレイ 77、 およびセレクタ 79にも接较されて る。 また、 そのデータパス C Dは、 ROM73, RAM75, 第 1のラッチ 81のデータ入力側 D , 第 2のラ ツチ 82のデータ出力倒 0， 双方向性の第 1のバッファ 84の出力側に接嫁され て る _β

一方、 カートリ ジ 3のコネクタ 90には、 カートリッジ 3がプリンタ本体 1 のコネクタ 11に装着されると、 電子制御装置 10のアドレスバス PAD, 読み 出し専用のデータバス p D , 割 ^信号線 IAおよびタイマ 57の信号線 T Bが接 鎵される。 このアト *レスバス PADほ、 セレクタ 79と ROM91とロジックァ レイ 77とに接耪されており、 データパス PDは、 一方向性の第 2のバッファ 9 2に接耪されている。 このカートリッジ 3は、 読み出し専用のデータバス PDを 介してデータの双方向のやり取り （読み害き） を実現しているため、 内部構成ほ やや複雑なものになっている。 この点を、 更に説明する。

第 2のバッファ 92の入力側のパスを出力バス 0Dと呼ぶ。 この出力バス 0D には、 R0M91のデータ， 第 1のラッチ 81の出力 0， 第 2のラッチ 82の入 力 D, —方向性の第 3のバッファ 93の出力が各々接铰されている。 更に、 第 3 のパッファ 93の入力側は、 第 1のバッファ 84と RAM 95のデータ端子に接 続されるバスとなっている。 このバスをブリントデータパス PC Dと呼ぶものと する。 これらのラッチ 81， 82は、 トライステート出力のものであり、 ロジッ クアレイ 77の制御により、 入力 Dの内容をラツチして出力 0に保持することが でき、 更に口ジックアレイ 77の制御によって、 その出力をハイインビーダンス 状態とすることもできる。 ロジックアレイ 77は、 このほか、 セレクタ 79およ び RAM95も制御しており、 これらの素子は、 ロジックアレイ 77による制御 に従って、 次のように動作する。 なお、 ロジックアレイ 77は、 ア ドレスバス C ADを介した CPU71によるア ドレス指定、 もしくはァ ドレスバス PADを介 Lた電子制御装置 10側の CPU 31のァドレス指定に従って、 これらを制御す る _c

D. 電子制御装置 10からのデータの転送

電子制御装 S10側の CPU31からカートリ ッジ 3の RAM 95の所定のァ ドレスの内容の読み出しが措定されると、 このァドレスを解析してロジックァレ ィ 77がセレクタ 79を切り換えてァドレスバス PADを有効とし、 更に RAM 95を読み出し状態とする。 RAM95から読み出されたデータは、 プリントデ ータバス P CD, 第 3のバッファ 93, 出力パス 0D, 第 2のバッファ 92, デ ータバス PDを介して鼋子制御装置 10の CPU31に引き渡される。 従って、 カート リ ッジ 3の C P U 71が、 データバス C D , 第 1のバッファ 84 , プリン トデータパス P CDを介して RAM 95の所定の領域に所望のデータを予め書き 込んでおけば、 カート リ ッジ 3側から電子制御装置 10側に所望のデータを渡す ことができる。

カート リ ジ 3側から電子制御装 S10側に所望のデータを引き渡すには、 も うひとつの方法がある。 CPU 71のデータバス CDには、 第 1のラッチ 81が 接続されて るから、 CPU71は所望のデータを第 1のラッチ 81に保持させ ることができる。 この状態で、 電子制御装置 10側が、 第 1のラ チ 81に割り 当てられたァドレスを措定すれば、 ジックアレイ 77が第 1のラッチ 81の出 力を有効とするので、 そのデータを電子制御装置 10側に渡すことができる。 電子制御装置 10とカートリツジ 3とを接接するデータバスは、 電子制御装置 10側からみて読み出し専用となって るので、 上述したように力一トリッジ 3 側からデータを渡すことは容易であるが、 カートリ Vジ 3側がデータを受け取る ことほ通常のアクセスではできな 。 そこで、 本実施例では、 上記構成を利用し、 以下の手法によりカートリ ジ 3側へのデータの引き渡レを実現している。

電子制御装直 10側の CPU31から ROM91の所定のァドレスの内容の読 出が指定されると、 このァドレスを解析して口ジサクアレイ 77は第 2のラ チ 82を所定のタイ ミ ングで駆動する。 この桔果、 ROM81から読み出されたデ ーダは、 第 2のラッチ 82にラッチされ、 カートリッジ 3の CPU71からも銃 み取り可能となる。 なお、 この時、 第 2のバッファ 92は閉じられるので、 電子 制御装置 10倒の CPU31から、 このデータを読み取ることはできない。 なお、 第 2バッファ 92を閉じずに、 CPU31から読み取り可能とすることも差し支 えない。

C PU71ほ、 ァドレスバス CADを介して所定のアドレスをロジ クアレイ 77に出力し、 第 2のラッチ 82の出力を有効とし、 その内容を読み取り、 RA M75に記僮する。 従って、 予め ROM91の所定の親域にそのアドレスと関連 づけられたデータが記僮されており、 電子制御装匿 10棚から渡そうとするデー タを ROM91のァドレスに変換してアクセスを行なえば、 電子制御装 S10側 からカートリッジ 3へのデータの引き渡しが可能となる。

E . 電子制御装置 10とカートリッジ 3の共繳

次に、 電子制御装置 10およびカートリッジ 3の行なう処理について説明する。 本実施例でほ、 カートリッジ 3は、 ページ ©述言語の処理を行なうことができる ものであり、 プリンタ本体 1は、 外部のコンピュータ 5から送られたページ記述 言語をカートリッジ 3に渡し、 処理桔杲を受け取ってゼログラフィユニット 15 を駆動して印刷を行なう。 図 5は、 電子制御装 10が実行する印刷処理ル一チ ンを示すフローチヤ一トである。

印刷処理が起動されると、 電子制御装置 10の CPU 31は、 まず所定のァド レスの内容を読み込む処理を行なう （ステップ S 100)。 このァドレスは、 力 ート リ ツジ 3が装着されている場合に特定のデータを返すので、 特定のデータで なければ （ステップ S 110) 、 カート リ ツジ 3は装着されて ないとして、 外 部のコンビュータ 5から印字データを受け取り、 これに従って電子制御装置 10 内で 1ページ分の画像データを生成する （ステップ S 120)。

一方、 所定のァドレスの内容が特定のデータであってカートリ ッジ 3が装着さ れていると判断された場合には （ステップ S 110)、 外部のコンピュータ 5か ら印字データを受信し、 これをカートリ ッジ 3側に転送し、 カートリ ッジ 3にて 印字データから展開した画像データを受信する一連の処理を行なう （ステップ S 140) 。 データの転送処理については、 後述する。 なお、 このデータ転送処理 は、 カート リ ッジ 3内のプログラムをプリンタ本体 1側の CPU 31が直接実行 することにより実現される。

以上の処理により、 カートリ ッジ 3が装着されていない場合に電子制御装置 1 0で生成した画像データ、 もしくはカート リ ッジ 3が装着されている場合にカー トリ ッジ 3で展開された画像データが、 DRAM45に保存されてる。 そこで、 次にこの画像データに従って、 ゼログラフィュ-ッ ト 15を IB動し、 用紙 Pに画 像を印刷する処理を行なう （ステップ S 150)。 以上が、 プリンタ本体 1にお ける印刷処理の概要である。

電子制御装直 10側からカート リ ジ 3へのデータの転送は、 図 6に示したブ リンタ本体 1側のデータ転送処理ル一チンと、 図 7に示したカートリ ジ 3側の データ展開処理ルーチンとにより実現される。 プリンタ本体 1の ¾子制御装置 1 0は、 カートリ ッジ 3側に転送したいデータが存在すると、 図 6に示した処理ル 一チンを起動する。 この処理が起動されると、 電子制御 ¾置 10は、 転送したい 16進データ DDh (hは 16進数であることを示す符号） をイ ンデックスとし て、 カート リ ッジ 3側の ROM 91の番地 YYYYh +DDhを読み取る動作を 行なう （ステップ S 200) o この動作を受けて、 カートリッジ 3側では、 ロジ yクアレイ 77が第 2のラッ チ 82を制御し、 R0M91から £み出されたデータをラッチする。 図 8に示す ように、 R0M91のァドレス YYYY番地からの 256バイ トには、 データ 0 Ohから FFh までのデータが害き込まれて る。 従って、 転送したいデータ D Dh をインデックスとして YYYY番地以降を読み取ると、 インデックスに対 JS したデータが出力バス 0Dに出力され、 これが第 2のラツチ 82にラツチされる ことになる。 図 8では、 転送したいデータが 41 h である場合を例として示した。

この時、 カートリッジ 3側の CPU71は、 データ展開処理ルーチンを実行し ており、 まず第 2のラッチ 82がデータをラプチしたか否かの判断を行ない （ス テツブ S 210)、 データをラプチするまで待機する。 ラッチ 82によるデータ のラッチほ、 口ジ クアレイ 77により行なわれるから、 ラッチ 82がデ一夕を ラッチしたか否かは、 ロジックアレイ 77の内都状態を判別することにより、 判 断することができる。

データが第 2のラツチ 82にラッチされると、耪いてデータを第 2のラツチ 8 2から RAM75に転送する処理を行な （ス ップ S 220) 、 1ページ分の 字データを铉て霍子制御装置 10側から読み込んだか否かの判断を行なう （ス テタブ S230) 。 1ページ分の印 Φデータを読み込むまで、 上述したステツブ S 210な し S 230の処理を操り返す。 ここで、 電子制御装置 10側から送 られ、 RAM75に転送されるデータは、 ページ 32述言語プログラムである。

1ページ分の印字データが読み込まれると （ステ プ S 230) 、 次に CPU 71は、 データを展開する処理を行なう （ステップ S 240) 。 ここで、 CPU 71が行なうデータ展開処理は、 ページ紀述言語ブ グラムから 30 ODP Iの 解像度で面像イメージを展開するグラブィック演算等の処理を言い、 画像データ を生成するものである。 最終的な処理結果は、 RAM95に頭次展開され（ステ -ノブ S 250)、 データの展開と処理結果の保存が完了するまで、 上述した処理 (ステップ S240な し 250) を躲り返す。 ここで行なわれるデータ展開処 理（ステ プ S240) は、 電子制御装置 10側の CPUS 1とほ異なるブロセ ッサである CP U71により行なわれる。 データの展開が完了すると （ステップ S 260)、 処理は「ENDJに抜けて終了するが、 展開された画像データは、 頫次電子制御装置 1 0側に転送される （図 5、 ステップ S 1 4 0 ) 。 F . 第 1実施例の効果

以上説明したように、 本実施例のプリ ンタ本体 1およびカート リ ッジ 3によれ ば、 電子制御装置 1 0に設けられたコネクタ 1 1に、 画像処理に適したブ σセッ サを備えたカートリ ツジ 3を装着して、 プリンタ本体 1からカートリ ッジ 3にデ ータを転送している。 この時、 電子制御装置 1 0は、 データの転送をラ チ 8 2 へのデータのラ ッチ動作によりカート リ ッ ジ 3の C P U 7 1に通知するから、 力 ート リ ツジ 3は直ちに転送されたデータを読み取る。 この結果、 鼋子制御装 B 1 0は、 引き耪き次のデータの転送が可能となり、 電子制御装置 1 0からカー トリ ジ 3へのデータ転送は継较される。

カート リ ッジ 3は、 転送されたデータを受け取って画像の展開を行なう。 従つ て、 単にページ記述言語の処理プログラムをカート リ ジ 3で供耠する場合と較 ベて、 ページ記述言語の処理能力は格段に向上する。 また、 より高次のページ処 理言語をカート リ ッジ 3にて供給することも可能である。

更に、 本実施例では、 フ ォン トゃページ記述言語の処理プログラムをプリンタ 本体 1に供給する目的で設けられ、 電子制御装置 1 0側からみて読み込み専用の データバスしか備えていないコネクタ 1 1を用 ながら、 カート リ ッジ 3側にデ ータを移すことができる。 従って、 プロセッサを備えたカートリ ッジを装着する ことを予定していない既存のブリンタに使用することができ、 設備の有効利用を 図ることができる。 通常、 コンピュータ本体の機能が向上するにつれて、 ブリン タがシステムのボトルネツクとなって まうので、 コンピュータ本体の機能の向 上に合わせてプリンタ本体全体を交換することが多いが、 本実施例によれば、 こ うした場合に機能の高いプロセッサを有するカート リッジをプリンタ本体 1に装 着するだけでよく、 コス ト的にも極めて有利である。

また、 本実施倒では、 転送するデータをァドレスの一部に含ませ、 このァドレ スと一対一の相関を有するデータを Κ億した R OM 9 1を用いてデータを取り出 しているので、 アドレスとデータとの相 Hが分かりやすいと う利点がある。 逆 に、 アドレスとデータとの相 Mを崩しておけば、 転送するデータをいわば暗号化 することも可能である。 また、 ROM91に代えて RAMを用いることも可能で あり、 その場合には、 データの転送に先だって、 1えば初期化の処理にお て、 データを取り出すためのテーブルを所定のァドレスの範囲に配 fiするものとすれ ばよい。

G. 第 1実施例の変形伢ーその 1

以上説明した本実施倒では、 読み出し専用の信号線を用いてデータの喾込を行 なうのに、 アドレスとデータが対応した ROM91を用いた。 即ち、 アドレス信 号はァドレスとして扱い、 そのァドレスと相 Wを持たせたデータを記僮した RO M91を用いてデータの 送を実現して る。 しかし、 読み出し専用の信号線を 用 てデータの香込を行なうには、 この構成に限るものではなく、 例えば読み出 し時におけるアドレス指定の一部を直接データとしてラッチする構成とすること も可能である。 この構成ほ、 図 9に示すように、 上述した実施例においてァドレ スーデータ変换を行なっていた ROM91に替えてトライステートバッファ 19 1を設けたものである。

かかる構成にお て、 電子制御装置 10側からデータを転送する場合には、 罨 子制御装置 10の CPU31は、'予め定められた番地 YY0ひ hをィンデプクス アドレスとし、 送しょうとするデータ Dをディスプレースメント （ここでは、 下位の 8ビッ ト） とし、 両者から定まる実効アドレス （YYOOh +Dh ) のデ ータを読み取る処理を行なう。 この時、 ロジックアレイ 77は、 トライステート バ'ノフ r 191を開 てァドレスの下位 8ビッ トを出力させると共に、 ラッチ 8 2にラッチ信号 DLを送って、 トライステートバ ファ 191が出力するァドレ スの下位 8ビタ トをラッチ 82に保持させる。

この結果、 上述した実施伢と同様に、 転送しょうとしたデータ Dがラッチ 82 に保持され、 かかるデータの転送の通知を受けて、 カートリッジ 3側の CP U7 1はこのデータを籤み取る'ことが可能となる。 CPU71が、 このデータを RA M等に転送することほ、 上記実施倂と同様である。 かかる構成によれば、 ROM に替えてトライステートバッファを用 るだけで済むので、 構成が簡略となり、 コストも低弒できる。 更に、 ROMを用いている場合には、 ROMのデータ読出 時間を確保してやる必要があるが、 図 9に示した構成では、 この読出時間が必要 ないので、 データ転送の高速化を図ることができる。

H. 第 1実施例の変形例一その 2

更に、 ドライステートバッファ 191の出力をラツチ 82にラツチする構成に 替えて、 図 10に示すように、 転送するデータであるァドレスの下位 8ビジ ト (ADO-AD 7) を直接カートリッジ 3内の RAMに記億する構成としてもよ い。 この構成は、 3俚のトライステートバッファ 291， 292， 293および RAM295を用いて実現可能である。 各素子の接耪は、 次の通りである。

電子制御装置 10からの 24ビットのア ドレス信号 （AD23— ADO)のう ち、 最上位の 4ビッ ト （AD 24— AD 20)は、 図示しないア ドレスデコーダ に接続され、 特定の領域をデータの省込領域、 他を読出領域とするよう働く。 こ の例では、 アドレス [AD23, AD22, AD21 , AD 20]が [1000]、 即ち最上位が 8hの範囲を書込傾域とし、 ア ドレス [AD23, AD 22, AD 21 , AD 20]が [ 1001 ] 、 即ち最上位が 9hの範囲を読出領域としてい る。

これに対してアドレス信号 AD 19ないし ADOの 20ビッ トは、 次のように 接続されている。 ァドレス信号 AD 19ない LAD 0のうち、 最下位の 8ビッ ト

(AD7— ADO) を第 1のトライステートバッファ 291の入力側に、 次の 1 2ビッ ト （AD19—AD8)を第 2のトライステートバッファ 292の入力側 に、 下位の 12ビッ ト （AD11— ADO)を第 3のトライステートバッファ 2 93の入力側に、 各々接続している。 第 1, 第 2のトライステートバッファ 29 1, 292は、 RAM295への書込動作に対広したアドレスがアクセスされる 場合に出力が有効となり、 それ以外のタイミングではハイィンビーダンス状態と なるものである。 第 1のトライステートバッファ 291の出力ほ、 RAM 295 のデータ入力に接耪されている。 また、 第 2のト ステートバッファ 292の 出力は、 RAM295のアドレス RA 1 1— RAOに接続されている。

—方、 第 3のトライステートバッファ 293は、 読出動作に対応したァドレス にアクセスする場合には出力が有効となり、 それ以外のタイミングではハイィン ビーダンス状態となるものであり、 その出力は、 第 2のトライステートバッファ 292の出力とワイヤードオア接较されて、 RAM295のアドレス RA 11— RA0に入力されて る。 RAM295は、 4キロバイ トの容量を有し、 その有 効アドレスは 12ビグ ト、 即ち 000hから FFFhである。

電子制御装置 10が、 データ DDhをカートリッジ 3側の RAM295の所定 のァドレス （倂えば、 C 5 Ah ) に書き込む場合には、 ァドレス 8 C 5 ADDh の内容を読み出せばよい。 電子制攤装置 10側からのアドレス 8XXXXXhへ のアクセスは書 ^動作と判断されるから、 第 1， 第 2のトライステートバッファ 291, 292の出力が有効となる。 即ち、 RAM295は害込モードにされ、 そのァ Kレス RA11 -RA0には電子制御装 S10からのアドレス AD 19— AD 8が出力され、 このアドレスにデータ DDhが香き込まれる。 データの転送 が行なわれた場合、 1バイトずつ、 あるいは複数バイ ト毎に電子制御装置 10か らカートリッジ 3にデータの転送が行なわれたことを通知する。 この通知は、 例 えば RAM 295の所定のアドレスに特定のデータを書き込むことによって行な うことができる。

—方、 電子制御裝匱 10が、 カートリ 'ノジ 3側の RAM295の所定のァドレ ス （例えば、 C5Ah ) の内容を読み出す場合には、 アドレス 9XXC5Ahの 内容を読み出せばよい。 電子制御装置 10側からのアドレス 9XXXXXhへの アクセスは読出動作と判断されるから、 第 3のトライステートバ yファ 293の 出力が有効となる。 即ち、 RAM295は^出モードにされ、 そのアドレス RA 11一 R AOには電子制御装 0からのァドレス AD 11一 ADOが出力され、 このアドレスの内容が読み出されるのである。 この構成をとることにより、 電子 制御装置 10が、 カートリッジ 3倒の RAM295の任意ァドレスへの香き込み および読み込みが可能となる。

[i i]第 2の実旃倒

A. 全体構成の説明

次に、 本発明の第 2実施钥について锐明する。 この実施例は、 電子装置として のレーザプリンタ 5ひ 0に、付加制御装置としてのカートリッジ 503を組み合 わせたものである。 レーザプリンタ 500は、 第 1実旌例のプリンタ本体と同様 に、 ゼログラフィュユ トを用いたものであり、 感光ドラムを用 て印 J¾を行な う部分はレーザエンジン 505として独立している。 レーザプリ ンタ 500全体 の制御を司る電子制御装置 501は、 コネクタ CN 10を介してレーザエンジン 505にコマン ドを送り、 所定のバッファに画像データを転送するだけで、 印刷 を行なうことができる。

電子制御装置 501の内部には、 図 1 1に示すように、 周知の CPU (本実施 例ではモトローラ社製 MC 68000) 510、 CPU510が実行するブログ ラムを記憶した ROM51 1、 印字データや展開後の画像データを蓄える RAM 512、 ホス トであるワークステーシ βン 505からの印字データを受け取るデ ータ入力ポート 514、 カートリッジ 503とのデータのやり取りを行なうパス ライ ン 516に介装されたライ ンバッファ 515、 レーザエンジン 505とのコ マンドゃステータス情報のやり取りを行なうためのレジスタ 517、 レーザプリ ンタ 500のコンソールパネル 518とのイ ンタフユースを司るコンソールパネ ル. I /F 519、 レーザエンジン 505に転送する画像データを保存するダブル バッファ回路 520、 を備える。 なお、 バスラインの構成や制御線の構成は、 第 1実施例と同様なので簡略に図示した。

ダブルバッファ回路 520ほ、 レーザエンジン 505による印刷の 8ライン分、 即ち 4Κパイ トの記憧容量を有する 2つの RAM52 OA, 520Bを備え、 C PU510側からは、 メモリ書込コン トローラ 520 Cを介して交互に画像デー タを書き込む。 一方、 レーザエンジン 505は、 メモリ読出コン トローラ 520 Dを介して、 この 2つの RAM520 A, 520 Bを交互に読み出すことで、 感 光ドラムの回転に同期して画像データをビデオ信号に変換し、 印刷を実行するこ とができる。 2つの RAM520A, 520 Bを設けて交互にデータを謇き込ん だり読み出したりするのは、 CPU510からのアクセスとレーザエンジン 50 5側からのアクセスを独立して行なわねばならないためである。

CPU 510は一方の RAMにデータを書き込んだ後、 レジスタ 517の所定 ビッ トにフラグを立てる。 これを対してレーザエンジン 505はこのフラグをチ エック て、 データが書き込まれた側の RAMに記憧された画像データを読み出 す。 読み出し中ほ、 レジスタ 517の別のビ yトを立てて CPU 510に ずれ の RAMが読み出し中であるかを知らせる。 この時、 他方の RAMはレーザェン ジン 505からアクセスされないから、 この間に、 CPU510は、 他方の RA Mに次の 8ライン分の画像データを香き込んでおく。 レーザエンジン 505は、 一方の RAMからの読出が完了すると、 フラグをリセッ トし、他方の RAMから の読み出しに切り換える。 CPU 510からのデータの書き込むの速度は、 レー ザエンジン 505からのデータの読み出し速度、 即ち印刷の実行速度より速いの で、 雨者によるメモリへのアクセスの衝突を回避しつつ、 1ページ分の画像デー タの転送を確実かつ簡易に実現して る。

電子制御装置 501のコネクタ CN 11には、 カートリ ジ 503が実装され る。 レーザプリンタ 500と、 これに装着されるカートリッジ 503の関係は、 第 1の実施例と同様であり、 電子弒瑯装置 501は電源投入時にカートリッジ 5 03がコネクタ CN11に装着されているか否かを判断し、 装着されていると判 新した場合には、 電子制御装 S501內部のリセッ ト等を行なった後、 カートリ Vジ 503内に用意された ROM (後述） の所定番地にジヤ ンブして、 それ以降 はカートリッジ 503内に用意された処理を顚に実行する。 カートリッジ 503 は、 ワークステージ sン 507からレーザプリンタ 500に出力されたページ S 述言語によるプログラムを解釈し、 画像データに展開してレーザエンジン 505 により印刷を行なわせる点では、 第 1の実施例と同様である。

B. カートリツジの構造

プリンタ 500のカートリ ジ用コネクタ CN11に装着される本実施例の力 一トリ *ノジ503ほ、 図 12に示すように、 内都が凹状の上部ケース 521 Uと、 板状の下部ケース 521 Lとの間に多眉プリント基板 550 (以下、 単に 「プリ ント基扳 J と呼ぶ） が挿入された構造を有しており、 ブリン ト基板 550のコネ クタ側にはキヤ yブ 540がはめ込まれる。 ブリント基板 550には、 後述する マイクロプロセッサ 601などの回路素子が取り付けられて る。上部ケース 5 21 ϋと下部ケース 521 Lとはどちらもアルミ-ゥム製である。 アルミ-ゥム は熟伝導率が高 ので、 內部の素子からの発熱を効率的に外部に伝達し、 放出す ることができる。

下部ケース 5 2 1 Lには、 プリンタ本体とのアース接较を確保するための 2枚 のアース用パネ部材 5 2 2がリベッ ト 5 2 4でそれぞれ固定されており、 また、 プリント基板 5 5 0に下方から当接する円柱状の押圧用シリコーンゴム 5 2 6が 下部ケース内面のゴム保持部 5 2 8にはめ込まれている。 押圧用シリコーンゴム 5 2 6ほ、 マイクロプロセッサ 6 0 1の直下の位置に設けられている。 マイクロ プロセッサ 6 0 1の上面と上部ケース 5 2 1 Uの内面との間には、 密着性と熱伝 導性を改善するためのシート状の放熟用シリコーンゴム 5 5 2が介装される。 力 ートリッジ 5 0 3が組み立てられた状態では、 押圧用シリ コーンゴム 5 2 6がプ リント基板 5 5 0を押圧し、 マイクロプロセッサ 6 0 1 —放熱用シリコーンゴム 5 5 2—上部ケース 5 2 1 Uの密着性を高められる。 この結果、 マイクロブロセ ッサ 6 0 1から上部ケース 5 2 1 Uへの熟の伝導は良好なものとなり、 上方への 放熱が効率よく行なわれる。

組立の際には、 まず上部ケース 5 2 1 Uを裏返し、 放熱用シリコーンゴム 5 5 2を上部ケース 5 2 1 Uの所定の位置に置いた後、 プリント基板 5 5 0を 1本の ネジ 5 6 0によって上部ケース 5 2 1 U内に固定する。 さらに、 下部ケース 5 2 1 Lを上部ケース 5 2 1 Uにはめてその四隅をネジ 5 6 2でそれぞれ固定する。 その後、 上部ケース 5 2 1 Uと下部ケース 5 2 1 Lとの間に形成されたキヤップ 口にキヤッブ 5 4 0を挿入することによって、 カートリッジ 5 0 3が完成する。 図 1 3 (A) はプリント基板 5 5 0の上面側を示す平面図であり、 （B ) はブ リント基板 5 5 0の下面側を示す平面図である。

図 1 3 (A) に示すように、 ブリント基板 5 5 0の上面側の一端にはマイクロ プロセッサ 6 0 1が取り付けられており、 他端にはプリンタ本体のコネクタと接 続するための複数の電極が並行に配列された差し込みプラグ部 5 5 1が形成され ている。

マイクロプロセッサ 6 0 1に近いプリント基板 5 5 0の両側部には、 マイクロ プロセッサ 6 0 1用の制御プログラムなどを記億する 2つの R O M 6 0 6ないレ 6 0 9がそれぞれ配置されている。 また、 プリント基板 5 5 0の中央部には、 マ イクロブ口セヅサ 6 0 1 と隣接して 4つの ト ライステートのアドレスバッファ 6 17が正方状に配列されている。 ROM806ないし 809とプラグ都 551と の間、 および、 アドレスバッファ 617とプラグ都 551との間には、 4つのダ ィナミック RAM611ないし 614が並行に配列されている。 なお、 図示の便 宜上、 ブリント基板 550の表面上に形成された配線パターンは省略されている < マイクロブ口セヅサ 601はビングリッドアレイ （PGA) タイプの素子であ り、 他は SO Jタイプ、 SOPタイプまたは QFPタイプの素子である。 マイク 口プロセッサ 601としては、 例えば、 R I SCプロセッサである AMD社製の Am29030 (クロック周波数 25MH z ) が使用される。

図 13 (B)に示すように、 ブリン ト基板 550の下面側のー嫱にもプラグ部 551が形成されている。 また、 その他鳙部には、 マイクロブ oセササ 601の ピン 601 ρがそのまま突出 1てきて る。 マイクロプロセッサ 601の雨側に は、 トライステートのデータバ ファ 619が 2つずつそれぞれ配匱されている。 プリント基板 550の中央部でややプラグ部 551寄りの位 Sには、 マイクロプ 口セッサ 60 ί用の制御回路やレジスタなどを含む AS I C (特定用途向け LS I) 603が E置されて る。 この AS ICは、 後述するデータ転送制御部とし て褂く。

AS I C603に近いブリント基板 550の側部には、 プリンタ本体のコンフ ィグレーシ _sン （印 J¾枚数、 紙サイズ、 マージン、 フォン ト、 通信パラメータ などのプリンタの動作に BI连するパラメータ） を記憧する EEPR0M670が 配置されて 、る。 また、 EEPROM670に隣接して、 プリンタ本体のマイク プロセッサを動作させるためのプ グラムを記僮した ROM618が配置され ている ₀

EEPR0M670と反対側の鏞部には、 2つの水晶発振子 661， 665が 設匱されて る。 笫 1の発振子 661はマイクロプロセッサ 601用のクロック 信号の基となる信号を発振する第 1の発振回路（図 17、 符号 663)を構成し、 例えば 50MHzのクロック信号を発振する。 第 2の発振子 665は後述するィ ンターパルタイマ処理部に利用されるクロプク信号を発振する第 2の発振回路 (図 17、 符号 667)を構成し、 例えば 5 MHzのクロツク信号を発振する。 このように、 マイクロプロセッサ 601専用の発振子 661を設けておけば、 こ の発振子 661を交換するだけでマイクロプロセッサ 601のクロック周波数を 容易に変更できるという利点がある。

発振子 665の雜には、 リセプ ト素子を用いたリセ ト信号出力回路 637と， F I FOメモリ 621と、 NANDゲー ト 680とがブリント基板 550の側鱅 に沿って配列されている。 さらに、 プラグ部 551に並行に、 5つのトライステ ートなォクタルバッファ 684ないし 688が配列されている。

図 13に示すように、 プリント基板 550の上面側も下面側も共に、 長方形の 素子の長手方向が、 カート リ ッジ 3の挿入方向に揃えられている。 このような配 列は、 矢印で示すように、 プラグ部 551からマイクロプロセッサ 601の方向 に向かう空気の流れを容易にしており、 マイクロプロセッサ 601の冷却に寄与 している。

前述したように、 このカート リ ッジ 3はプリンタ本体のフォン ト用カート リ ッ ジ挿入口に挿入される。 通常のフオント用カートリ ッジは、 フォン トデータを記 億した ROMを収納したものに »ぎない。 これに対して、 この実施例のカートリ ッジ 3は、 マイクロプロセッサ 601と、 マイクロプロセッサ 601の処理プ口 グラムを記憧した ROM 606ないし 609と、 ブリンタ本体内のプロセッサの 処理プログラムを記僮した ROM 618と、 AS I C 603を含む制御回路とを 備えている点が特徴的である。

図 14は、 プリン ト基板 550の一端に形成されたプラグ部 551とコネクタ CN 11の桔線 ¾係を示す図である。 プラグ部 551は、 両面プリン ト基板の 2 つの面 （ 面と8面） にそれぞれ形成された 25個の繃子を有している。 図 14 において、 プラグ部 551の各端子に対応して信号名が記載されている。 なお、 信号名の前に付けられた符号 Γ/jは、 信号がロウアクティブであることを示し ている。 各信号の意味は、 次の通りである。

信号/ AS B： C PU510 (モトローラ社製 MC 68000)が出力するァ ドレスス トローブ信号。

信号/ UD S： CPU 510が出力する上位データス トローブ信号。

信号/ LDS： CPU510が出力する下位データス トローブ信号。

信号/ AD S：鼋子制御装置 501内においてァドレスス トロープ信号/ AS Bに基づ て生成されるアドレススト σ—ブ補助信号。 このアドレスストローブ 捕助信号/ ADSほ、 プリンタの起動時（ィュシャライズ時） において、 異なる タイプのプリンタでは異なる挙動を示す。 この実施例では、 後述するように、 こ のァ ドレスス トロープ捕助信号/ ADSのィュシャライズ時の挙動に基づいて、 プリンタのタイプを判別している。

信号/ ODT ACK： カートリッジ 503から電子制御装 S501側にデータ を転送する際のアウトプ トデータァクナリツジ信号。

信号 ZCTRGS E L： CPU 51ひがカートリッジ 503を遷択して、 その 内部のア ドレス空間に割り付けられた R 0M 56やレジスタ等にアクセスする際 のカート リ ッジセレク ト信号。

信号 A1〜A20 ： C P ϋ 510が出力するアドレス信号。

信号 D 15： カートリ ジ 503倒からの出力信号。

信号 R/W： CPU510が出力するリード/ライト信号。

信号 SCLK： レーザプリンタ 500に内蔵された発振器（図示せず） から出 力されるクロック信号。

なお、 レーザプリンタ 5ひ 0側に与えられる信号/ CTRGSは、 カートリツ ジ 5 OSが挿入されると Lレベルに引き下げられ、 CPU510は、 これによつ てカート Vッジ 503がコネクタ CN1 1に揷入されて 、ることを検出する。

CPU510は、 23ビットのアドレス信号 A 1ないし A 23を用いてヮード アドレスを指定し、 また、 信号 ZUDS, ZLDSを用いて各ワードの上位バイ トと下位バイトを指定する。 2：の桔果、 CPU510は 00ひ 00 Ohから FF FFFFh までの 16Mパイ トのァドレス空簡を扱うことができる。 こ で、 ァ ドレスの後に付した記号 I"h Jは 16進数表示であることを示 Lて る。

C. カートリ 'ノジのアドレス空間

このカートリプジ 503は、 電子制御装置 501の CPU510の扱うアドレ ス空間の一部に割り付けられる。 CPU510は、 00000 Oh から FFFF FFh までの 16Mバイ トのァドレス^間を扱うが、 その一部を ROMカートリ -ジ用に割り当てている。 カートリッジ 503に割り当てられる空間は、 レーザ プリンタの機種により異なるが、 ヒユーレツ トバサカード社製のレーザプリンタ の場合、 図 15左槽に示すように、 20000 Oh ないし SFFFFFh あるい は 40000 Ohないし 5FFFFFh といった 2Mバイ トの空間が通常である, —方、 本実施例のカート リ ッジ 503の内部に設けられたマイクロプロセッサ 601は、 AMD社製 AMD 29030— 25 MHzであり、 その扱えるァ ドレ ス空間は 0000000 Ohから FFFFFFFFh までの 4Gバイ トである。 このア ドレス空間には、 ROMや RAMのみならず、 プリンタ側の ¾子制御装置 501側とのデータのやり取りに用いる各種レジスタ等が割り当てられる。 これ を、 図 16に示した。 以下、 カートリ ッジ 503内部の電気的な構成を、 両マイ クロプロセササにとつてのァドレス空間の割付と共に説明する。

D. カート リ ツジの内部構成

カート リ ッジ 503の内部構成を、 図 17に示す。 図示するように、 カー ト リ 'ノジ 503は、 全体の制御を司るマイクロプロセッサ 601を中心に構成されて おり、 大きくは、 ROM, RAMとその周辺回路からなるメモリ部 602と、 罨 子制御装置 501とのデータのやり取りの一切を司るデータ転送制御部 603と、 その他の回路とから構成されている。

メモリ部 602は、 このマイクロプロセッサ 601が実行するプログラムを記 憶する計 2 Mバイ トの ROM606ないし 609、 この ROM606ないし 60 9をバンク切換で使用するためのセレクタ 610、 電子制御装置 501から受け 取った印字データを保存したり展開した後の画像データを保存する計 2Mパイ ト の RAM611ないし 614、 から構成されている。 2Mバイ トの ROM 606 ないし 609は、 各々 16ビッ ト X256キロ = 4Mビッ トのマスク ROMであ り、 図 16に示したように、 ァドレス空間の 0000000 Oh から 001 FF FFFh に割り当てられている。 R0M606および 607、 ROM608およ び 609は、 各々バンクを構成し、 2個一組の 1バンクで、 各々 32ビッ トのデ 一夕パスを構成している。 ROM606ないし 609とマイクロプロセッサ 60 1とは、 アドレスパス AABおよび制御信号パスにより接嫁されて る。 また、 ROM 606ないし β 09のデータパス I DBは、 データセレクタ 610を介し てデータバス DB 29に接接されており、 これを介してマイクロプロセッサ 60 1は ROM606ないし 609からのデータを読み取ることができる。

R0M606および 607、 R 0M608および 609にほ、 マイクロブ oセ ッサ 601からのアドレスバス AABの最下位の 3ビッ ト （AO, A 1 , Α2) を除く全アドレス信号が入力されている。 最下位の 2ビッ ト （AO, A1)が入 力されて ないのは、 マイクロプロセッサ 601からのデータの読み取りが、 1 ヮード -32ビ ト単位（4バイ ト単位） で行なわれることよる。 また、 ァドレ スの A2が付与されて ないから、 所定の傾域のデータを読み取る場合、 4俚の ROM606ないし 809ほ同時にデータを出力することになる。 同時に出力さ れたデータを翻整しているのが、 データセレクタ 610である。 即ち、 マイクロ プロセッサ 601からの ROMへのアクセスほ、 連烷した番地に対して行なわれ ることが多いから、 32ビットを 1ヮードとして連耪する 2ヮードを一度に RO M608ないし 609から読み出しておき、 実際に连続したヮードの読み取りで ある場合には、 データセレクタ 610により ROMの厲するバンクを顚次切り換 えて、 连耪してデータを読み取るのである。 この結果、 連棟する 2ワードに対す るデータの読出は、 極めて高速になる。

一方、 RAM611ないし 6 ί 4ほ、 18ビッ ト Χ256キロ- 4Μビッ ト D RAMであり、 図 16に示！/たように、 ァドレス空間の 2 OOOOOOOhから 201 FFFFFhの 2Mバイ トに割り当てられて る。 カートリ ッジ 503内 には、 更に 2Mバイ トのメモリが增設可能であり、 このために拡張 RAMインタ フ —ス 615が設けられて る。 この拡張 RAMインタフ-一ス 615ほ、 ァ ドレス空間の 20200000hから 203 FFF FFFhに割り当てられて る。 拡張 RAMインタフ-—ス 615には、 S IMMタイブの RAMが最大 2M バイ ト分装着可能である。 RAM 611な し 614および拡張 RAMィンタフ ユース 615のデータラインは、 マイクロプロセプサ 601のデータバス D B 2 9と直接接接されており、 そのァドレスラインはデータ転送制御部 603を介し てマイクロプロセッサ 601のァドレスパス A ABに接耪されて ¾、る。 なお、 後 述する各種レジスタ等の I Z0は、 ァドレス空間の 800000ひ Ohからに割 り当てられて る。 一方、 このカートリッジ 503をプリンタ 500の電子制御装 E 501側から 見た場合、 図 15の右檷に示したように、 先頭の 128Kパイ トには、 ROMが 割り当てられている。 即ち、 この力一トリッジ 503は、 電子制御装置 501の CPU 510が実行するブ σグラムも内蔵しており、 瑢子制御装置 501の CP U510は、 カートリッジ 503が装着されている場合には、 初期化の処理の完 了後、 この ROMの所定の番地へのジャンプ命令を実行する。 それ以後、 CPU 510は、 この ROMに記憧された処理手順に従って動作する。

C PU510がカートリッジ 503に割り当てられたこの 2Μパイ トの空間の 先頭から 128Κバイ トの空間をアクセスすると、 カートリッジ 503のコネク タ側ア ドレスバス CABに設けられたア ドレスバッファ 617を介して出力され るア ドレス信号により ROM618がアクセスされ、 この ROM 618に妃憧さ れた命令やデータが、 コネクタ側のデータバス CDBに設けられたデータバッフ ァ 619を介して電子制御装置 501側の CPU510に送られる。 なお、 図 1 5において、 ΓΧ」 は、 割り当てられた空間の先頭アドレスの ¾上位の 4ビッ ト の値を示している。

E. データ転送制御部 603の锐明

図 15， 図 16に示レたアドレスマツブにおいて ROMや RAMが割り当てら れたァドレス以外のァ ドレスには、 種々のコン トロールレジス夕， ステータスレ ジスタが置かれている。 これらのレジスタは、 データ転送制御部 603により実 現されているので、 次にこのデータ転送制御部 603について説明する。 回路の 説明が中心となるが、 ァ ドレスマップ （図 15, 図 16) を適宜参照する。

図 17に示すデータ転送制御部 603は、 ユーザブルゲート 7800の AS I Cにより実現されて る。 この AS I Cは、 セィコーエプソン社製、 型番 S SC 3630のスタンダードセルであり、 CMOSプロセスにより作られた電力消費 の小さな素子である。 データ転送制御部 603は、 CADシステムであるセィコ 一ェプソン社製 AS I Cデザィンシステム 「LADSNETJ を用いて設計され た。 この CADシステムは、 2 &理回路設計に使用するラッチ、 フリッブフロッブ、 カウンタ、 プログラマブルロジックアレイ等の要 ¾をライブラリの形で用意して おり、 これらを用いて必要な! &理回路の設計を行なった後、 AS ICとしてのパ ターンを自動生成することができる。

AS I Cとして実現されたデータ転送制御部 603は、 カートリッジ 503が ブリンタ 500のコネクタ CN11に装着された状態で、 プリンタ 500の ¾5子 制御装置 501の CPU 510と、 カートリ ッジ 503のマイクロプロセッサ 6 01との間のデータのやり取りを制御するものである。 両者間のデータのやり取 りは、 竈子制御装 E501側からカートリヅジ 503側に読み出し専用のデータ バスを介してデータを送るための読出制御回路 620と、 同じく読出制御回路 β 20の一部の構成を利用し F I FOメモリ 621を介してデータを受け渡す F I FO制御回路 623、 カートリッジ 503側が用意したデータを電子制御装置 5 01の側から読み取り可能とするダブルバンク制御回路 624により実現される。 なお、 F I F 0メモリ 821は、 ファース トインファース トアゥトの手順でデー タを S僮し読み出す RAMであり、 本実施例では、三菱霪機社製 M66252F Pを使用した。

また、 データ転送制御部 803には、 ¾子新御装 S501側との信号線として、 そのァドレスバス CABがァドレスパクファ 617を介して、 —方、 データパス CD Bがデータバッファ 619を介して、 各々接接されている。 データ転送制御 部 603内にほ、 このァドレ バス CABの信号をおよびカートリッジセレクト の信号 C SELを受けて、 データ耘送制御部 603内の各部に選択信号を出力す る第 1のデコーダ 631が構成されている。 同様に、 マイクロプロセッサ 601 からのアドレスバス AABおよびコントロール信号 C C Cもデータ転送翻御部 6 03に接较されており、 データ転送制御部 603内には、 このアドレスバス AA Bを受けて、 内部の各回路に選択信号を出力する第 2のデ 3—ダ 632が構成さ れている。 更に、 このァドレスバス AABおよびコントロール信号 C C Cを受け て、 ROM606な し 609， RAM 611ないし 614および拡張 RAMィ ンタフ ース 615にァドレス信号および制御信号を出力するバス制御部 635 も、 構成されている。

これらの他、 データ転送制御部 603内部には種々のレジスタが構成されて るが、 レジスタへの読み書きは、 通常のリード ·ライ ト動作によるものの他、 特 定の処理を行なったとき、 自動的に誉き込まれるものも少なくない。 れらの特 殊なレジスタの構成については、 後述する。 また、 カート リッジ 503が電子制 御装置 501側から見て銃出専用のデバイスとして扱われている関係で、 電子制 御装置 501側から香込可能なレジスタは、 所定の番地からの読み取り動作を行 なうことで香き込まれる構成となっている。 即ち、 所定の番地を指定することで 第 1のデコーダ 631から選択信号が出力され、 この信号によりレジス夕にデー タが書き込まれるのである。 レジスタからの読出は、 通常のリードサイクルによ り行なわれる。 また、 マイ クロブ oセッサ 601側からは、 通常の読出 ·書込動 作によりデータのリード · ライ トが行なわれる。 図 17では、 レジスタほ読み取 り可能なバスに接较した状態で描き、 書込動作は単なる矢印で示した。 こうした レジス夕としては、 割込要求レジスタ 640、 ポーリ ング · コマン ドレジスタ 6 43、 ステータスレジスタ （015レジスタ STATUS) 645、 転送フラグ レジスタ （図 16レジスタ BPOLL) 647、 PROMコン トロールレジスタ 649、 コン トロールレジスタ 650がある。

これらのレジスタのうち、 ステータスレジスタ 645と転送フラグレジスタ 8 47を除くレジスタは、 電子制御装置 501の CPU510もしくはカートリ ツ ジ 503のマイクロプロセッサ 601にメモリマツブド I /0として割り当てら れた複数のレジスタの総称である。 複数のレジスタは、 必ずしも連蜣したアドレ スに割り当てられている訳ではない。 割込要求レジスタ 640には、 図 15， 図 16に示したレジス夕 AMD I NT0 , 1, 2およびレジスタ AMD C L R 0 , 1, 2が属する。 また、 ポーリング · コマンドレジスタ 643には、 レジスタ P OLLぉょびレジスタMCONTCSが属する。 PROMコントロールレジスタ 649にほ、 レジスタ EEPCS, EEPSK, EEPD Iが属する。

コン ト ロールレジスタ 650には、 読出制御回路 620, F I FO制御回路 6 23, ダブルパンク制御回路 624に属さないレジスタで、 以上の鋭明に挙がら なかった総てのレジスタが属する。 これらは、 図 15, 図 16に示したレジス夕 ADDMUXA, ADDMUXB, CLKD I V, RTCVAL, RTCON, RTCSEL, RTCCLR, SYSKEEPである。

また、 図 15， 図 16のメモリマップに示したうち、 各々 512バイ トの傾域 EWWRL, EWWRHは、 Sg子制御装 B501餌から読出制御回路 620の第 1， 第 2のラッチ 651, 652への香 ^に用いる領域であり、 レジスタ EWR Dはこのラッチ 651, 652を 1ワードと Lてマイクロブ口セプサ 601側か らみたものに相当する。 レジスタ FIFOREQ, F I FORST, F I FOW Rは F I ^0制御回路623の I FOレジスタ 653に相当し、 レジスタ F I RC LK, RDCLK, F I FORD, RD R S Tは F I F 0制御回路 623の F I FO読出レジスタ 655に相当する。 なお、 F I F 0制御回路 623には、 F I FOメモリ S21に誊き込むデータを、読出制御回路 620の機能の一都を 用 て保持するヲツチ 657も傲えられている。

図 15に符号 DPRAMA, D PRAMBで示した領域は、 32バイトの容量 を宵するバッファであり、 ダブルバンク制御回路 624の第 1 , 第 2のバッファ 658, 859を每子制御装置 501側から見たものに相当する。 このバッファ 658, 659をマイクロプロセジサ 601側から見たのが、 図 16に示すパン ク DPWROA, DPWROBである。 なお、 ダブルパンク萌御回路 624を介 したデータのやり取りには、 ステータスレジスタ 645の所定ビッ ト d 1， d 2 も用 られるが、 その詳細は後述する。

F . 各レジスタの説明

割込要求レジスタ 640は、 電子制御装置 501側からマイクロプロセッサ β 01への割込の要求を発生させ、 これを保持するレジスタである。 電子制御装置 501からマイクロプロセッサ 601への割込は 3レベル用意されており、 図 1 5に示すように、 3つのレジスタ （AMD I NT0, 1, 2)が設けられて る。 霪子制御装置 501側からこの割込要求レジスタ 640の ずれかを読み取るこ とで、 マイクロプロセ サ 601に対する割込要求が発生する。 このレジスタの セッ トは、 電子制御装置 501からの読み取り動作により行なわれるが、 読み取 られるデータには意味がなく、 割込要求に発生には無関係である。

この割込要求レジスタ 640の具体的な構成例を図 18に示す。 このレジスタ は、 3俚の D型フリ ブフロップから構成されている。 各フリップフロップを以 下割込要求レジスタ 640 a, b, cと呼ぶが、 電子弒御装 B501からの上記 レジスタの読み取り動作により第 1のデコーダ 631が出力する信号 ZAMD I NT0, 1, 2により、 この割込要求レジスタ 640 a， b， cの出力端子 Qは アクティブロウにセッ トされ、 割込信号/ INTO, 1， 2が出力される。 なお、 信号明の前に付けられた符号 「ZJは、 信号がロウアクティブであることを示す (以下、 同じ） 。 これらの割込要求レジスタ 640a， b , cの出力をクリアす るレジスタは、 図 16に示すように、 銃み取り専用の 3のレジスタ （AMDCL R0, 1， 2) として所定のアドレスに割り当てられている。 従って、 マイクロ プロセッサ 601からこのレジスタが割り当てられた各ァドレスに対する読み取 り動作を行なうと、 第 2のデコーダ 632は信号/ INTCLRO, 1, 2を各 々出力し、 対応するフリッブフ口ップはプリセッ トされる。

電子制御装置 501側から割込要求をかける場合には、 割込要求レジスタ 64 0のいずれかをアクセスすれば良く、 マイクロプロセッサ 601は優先賵位を判 定して、 割込要求に応える処理を行なう。 この場合に、 マイクロプロセッサ 60 1は、 対応する割込要求レジスタ 640 a， b, cをクリアする。 なお、 信号 P UP 2等のように符号 rpUPJ で始まる信号は、 リセッ ト信号出力回路 637 から出力される信号であり、 リセッ ト時等にロウになる信号である。 図 18に示 した信号 PUP 2は、 3つの割込要求を一度にクリァするための信号である。 ポーリング ·コマンドレジスタ 643は、 マイクロプロセッサ 601側から電 子制御装置 501側へコマンドを引き渡すレジスタであり、 マイクロプロセッサ 601側から害込可能でかつ電子制御装置 501側から読み取り可能なレジスタ である。 このレジスタのハードウ-ァ上の構成例を、 図 19に示す。 図示するよ うに、 ポーリング ·コマンドレジスタ 643は、 16ビッ ト幅のデータラッチを 構成する 2個のォクタル D型フリッププロップ 643 a, b、 および 1個の D型 フリップフロ Vブ 64S cから構成することができる。

ォクタル D型フリップフロップ 643 a， bのデータ入力端子 1 Dないし 8 D には、 マイクロプロセッサ 601からのデータバス DB 29 (バス輻 16ビッ ト） が接耪されており、 その出力端子 1 Qないし 8Qには、 電子制御装 S501側か らのデータバス DB 68 (パス幅 16ビッ ト） に接鎵されて る。 オタタル D型 フリ ップフロップ 643a, bのクロック端子 CKには、 マイクロブ oセッサ 6 01側からのポーリング ·コマンドレジスタ 643のアクセス （図 16、 レジス タ MCONTCS)に際して第 2のデコーダ 632から出力される信号/ M CO NTCSが接耪されており、 この信号がアクティブロウとなったとき、 マイクロ プロセッサ 601側のデータバス DB 29の内容がォクタル D型フリ *ノブフ口 v ブ 643a， bにラッチされる。 また、 ォクタル D型フリップフロップ 643 a， bの出力を有効にするアウトプッ トイネーブル端子 OEには、 電子制御装置 50 1側からのポーリング ·コマンドレジスタ 64： 3のアクセス （図 15、 レジスタ POLL)に際レて第 1のデコーダ 631から出力きれる信号/ POLLが接耪 されており、 の信号がロウアクティブとなったとき、 ォクタル D型フリップフ ロッブ 643 a, bに保持されたデータが電子制御装 IS 5ひ 1側のデータバス D B68に出力される。

なお、 信号/ MCONTCSおよび信号/ POLLは、 D型フリ yプフロタブ 643 cのクロック端子 Cおよびブリセット娥子 PRに接嫁されており、 その出 力端子 Qからの信号 CMDRDは、 ォクタル D型フリップフロップ 643 a, b によるデータのラッチが行なわれると （信号/ MCONTCSがロウ）、 ハイレ ペルにセットされ、 このデータを電子制御装置 501側から読み出すと （信号/ POLLがロウ） 、 口ウレペルにリセッ トされる。 D型ブリッププロップ 643 cの出力信号である CMDRDは、 電子制御装 S501側から読出可能なステー タスレジスタ 645の所定ビッ ト d3 (以下、 フラグ CMDRDとも呼ぶ） とな つている。 従って、 電子舗御装置 501側からこのステータスレジスタ 845を 読み取る とで、 S子制御装置 501は、 マイクロプロセ サ 601からポーリ ング ·コマン ドレジスタ 643にコマン ドがセットされたことを知ることができ る。

電子制御装置 501は、 ステータスレジスタ 645のビット d3であるフラグ CMDRDを見て、 コマンドがセプ トされたことを知ると、 通常のリードサイク ルによりポーリング ·コマンドレジスタ 643の内容、 即ちマイクロプロセッサ 601から送られるコマンドを読み取る。 コマンドの内容としてほ、 印宇データ のデータ転送制御部 603(¾への転送開始の指示， 印刷の開始の指示あるいはコ ンソールパネル 518へのメ セージの表示等がある。 電子制御装匱 501がボ 一リング · コマンドレジス夕 643の内容を銃み取ると、 図 19に示したように， D型フリ ップフロップ 643 cの出力信号 CMDRDは、 信号/ POLLにより ハイレベルに反転する。 従って、 マイクロプロセッサ 601は、 この転送フラグ レジスタ 647の所定ビッ ト d 2を監視することで、 自己の出力したコマンドが 電子制御装置 501側に読み取られた否かを知ることができる。

ステータスレジスタ 645は、 マイクロプロセッサ 601からコマンドがセッ トされたか否かを示す上述した情報以外に、 図 20に示す情報を保持するレジス タである。 各ビッ 卜の内容について説明する。 ビ ト d 0は、 後述する読出制御 回路 620に電子制御装置 501側からデータが書き込まれたとき、 読出制御回 路 620内で生成される信号 EWRDYによりロウレベルにセッ トされ、 そのデ 一夕がマイクロプロセッサ 601側によって読み取られたとき、 第 2のデコーダ 632からの信号によりハイレベルにリセッ トされる。 このビッ トをフラグ EW RD Yと呼ぶ。

ビッ ト d 1 , d 2は、 ダブルパンク制御回路 624が電子制御装置 501側と マイクロプロセッサ 601側のいずれからアクセス可能な状態であるかを示すも のであり、 それぞれフラグ ADDMUXA, ADDMUXBと呼ぶ。 2つのビッ トほ、 ダブルバンク制御回路 624に内蔵された 2つの転送用バンクの各々に対 応している。 このビッ ト d l, d2は、 マイクロプロセササ 601が、 図 18に 示したように、 コン トロールレジスタ 650に含まれるレジスタ ADDMUXA, ADDMUXABのビッ ト d 0にデータを *き込むことでセッ ト · リセッ トされ る。 従って、 マイクロプロセッサ 601側からは、 ダブルバンク制御回路 624 の一方のバンクへのデータの誉込に先だって、 このフラグを口ウレペルにセッ ト し、 書込完了後にハイレベルにリセッ トし、 電子制御装置 501側からは、 この フラグがハイレベルである側のパンクからデータを読み出すものとすれば、 2つ のバンクに交互にデータを書き込み、 読み出すことで、 マイクロプロセ サ 60 1側から電子制御装置 501側に連较してデータを受け渡すことができる。

ビッ ト d3 (フラグ CMDRD)については、 既に説明し Λ。 ビッ ト d5は、 マイクロプロセッサ 601の動作クロックに基づいてセ *ノ トされるフラグ CLK D I Vである《 マイクロブ σセプサ 601の動作ク口ックは、 外付けの水晶発振 子 CRC 1を用いた第 1の発振器 661から出力されるクロック CLKが使用さ れるが、 マイクロブ口セッサ 601倒からコントロールレジスタ 650のレジス タ CLKD IVの所定ビッ ト d 0に値 0を書き込むと、 マイクロプロセッサ 60 1の動作クロック CLKは 25MHzとなり、 ビ'ノ ト d 0に値 1を香き込むと、 動作ク ックは 12. 5MHzとなる。 霪子制御装置 501倒からみたステータ スレジスタ 645のフラグ CLKD IVは、 このクロック CLKが 25MHzの 場合に口ウレペルにセットされ、 12. 5Mの場合にハイレベルにセットされる。 電子制御装置 501側は、 データ転送のタイ ミング等を合わせるためにマイクロ プロセッサ 601の動作クロックの周波数、 つまり動作速度を知る必要がある場 合、 ステータスレジスタ 645のこのビ トをチ ックする。

ビッ ト d6は、 マイクロプロセッサ 601が動作して る場合にハイレベルに セッ トされ、 スリーブモードに入った場台にロウレベルにセプトされるフラグ A DM ONである。 本実施^ (では、 マイクロプロセッサ 601ほ、 ページ記述言語 を電子制御装度 501側から受け取り、 これを展開して画像データにする処理を 行なうから、 罨子制御装置 501倒から処理すぺきページ記述言語が送られて来 ないまま所定時間が柽通した場合には、 マイクロプロセッサ 601は、 省電力を 図るため、 ¾初動作周波数を 1Z2、 即ち 12. 5MHzとし、 更に時間が経過 すると自らの動作を止めて わゆるスリーブモードに入る。 この時マイクロプロ セッサ 601は、 コントロールレジスタ 650のレジスタ ADMONに値 0を書 き込む。 この結果、 電子制御装置 501側からみて、 ステータスレジスタ 645 のこのビケ ト d 6がロウレベルとなり、 ¾子制御装 ©501側からこのビッ トを チ ツクすることにより、 マイクロプロセッサ 601の動作モードを知ることが できるのである。

なお、 こうした時間の ff測等には、 データ転送制御部 603に組み込まれた！； アルタイムクロジクが用いられる。 このリアルタイムク Pック用のクロック RC LKは、 外付けの水晶発振子 865を用いて構成された第 2の発振回路 667か らのクロプクが用いられている。 リアルタイムクロ クは、 パス制御部 635内 に構成されており、 マイク口プロセ サ 601からの措示を受けて、 所定時間の 柽過を計測する。 水晶発振子および発振器を 2組設けているのほ、 マイクロブ口 セッサ 601の動作クロツク CLKを、 リアルタイムクロックの勳作クロツク R C LKとは独立に変更可能とするためである。

リアルタイムクロックは、 コン トロールレジスタ 650に JRするレジス夕 RT CVAL, RTCSELの d 1ビッ トをロウまたはハイにすることで、 4種類の ィンターパルタイマを指定することができ、 レジスタ RT CONの所定ビツ ト d 0に値 1も害き込むことでそのタイマをスタートさせることができる。 スタート されたタイマは、 レジスタ RTCONのビッ ト d 0に値 0が書き込まれて停止さ れるまで、 所定のィンターバルでマイクロプロセッサ 601に対して割込要求信 号を出力する。 マイクロプロセッサ 601は、 この割込要求信号を受け付けると、 レジスタ RTC C LRを読み取って割込要求をクリァする。 これらのインターバ ルタイマの出力は、 ページ記述言語処理におけるユーザタイム等のカウン トに利 用している。

次に PROMコン トロールレジスタ 649の構成につ て説明する。 PROM コン トロールレジスタ 849には、 図 16に示す 3のレジスタ EEPCS, EE P S K, E EPD Iが含まれるが、 これらのレジスタは、 カート リ ッジ 503に 内蔵されたメモリであって電気的にデータを消去《¾换可能な E E PROM 67 0とのデータのやり取りに用いられる。

本実施伢のカート リ ツジ 503は、 レーザプリンタ 500の動作に必要な猪変 数 （コンフィグレーシ ₈ン） を、 EEPROM670に記憶する。 この EE PR OM670は、 シリアル転送によりデータの読出， 消去， 香込を行なうタイプの ものであり、 本実施例では、 ナシ ₈ナルセミ コンダクター社製 NMC 93 C 86 X 3を使用している。 この EEPROM670は、 記億容 Sとして 16ビッ ト X 256パイ ト （レジスタ数） の容量を持ち、 指定された任意のレジスタの内容を 読出， 消去， 耆込可能である。 EEPROM670は、 チップセレク ト信号 CS により選択状態にされると、 シリアルデータ入力端子 Dinに送り込まれる 「0」 Γ 1 j のデータをシリアルデータクロック S Lに同期して取り込むが、 データの 転送の最初の 3ビッ トは E EPR0Mへの命令として解釈され、 次の 8ビッ トが データの銃出， 消去もしくは書込が行なわれるレジスタ番号と解釈される。 デー タの書込の場合には、 これらの命令およびレジスタの指定に耪いて、 シリアルデ 一タクロック SLに同期して E僮すべきデータがデータ入力端子 Dinに与えられ ることになる。

レジスタ EEPCSは、 チップセレク ト信号を切り換えるものであり、 マイク ロブ口セ サ 601がこのレジスタのビッ ト dOに値 1を香き込むと、 E E PR 0M670は透択状態となる。 レジスタ EEPSKは、 シリアルデータクロ ク SKを生成するレジスタであり、 マイクロプロセ yサ 601はこのレジスタに値 0と値 1とを交互に香き込むことで、 EEPROM670用のシリアルデータク 口サクを生成する。 レジスタ EEPD Iは、 EEPR0M67ひに睿き込まれる べき 1ビットのデータを保持するレジスタであり、 マイクロプロセッサ 601は、 レジスタ EEP SKを害き換えてシリアルデータクロ ク SKを生成するのに同 期して、 このレジスタ EEPD Iの所定ビッ ト d 0を、 害き込むぺきデータに従 つて書き換える。 EEPROM670のデータ出力端子 D outは、 先に |¾明した 転送フラグレジスタ 647の所定ビッ ト dOになっており、 マイクロプロセッサ 601は、 EEPR0M670にデータ読出命令と読み出すレジスタの番号を出 カレた後、 シリアルデータクロツク SKに同期して転送フラグレジスタ 647の ビット d 0を読み取れば、 指定したレジスタの内容を読み込むことができる。 E E PROM 670に記憶されたデータは、 電源をオフとしても保存されるから、 レーザプリンタ 500 電源 投入した直後に、 EEPRO 670の内容を読 み出して、 コンフィグレーシ sンを電源断の直前の状態に戻すことができる。

G. 読出制御回路 620の構成と働き

次に、 銃出制御回路 620の構成例と読出制御回路 620によるデータ転送の 手照につ て説明する。 読出制御回路 620は、 8ビッ ト X2個の第 1， 第 2の ラッチ 651, 652と共に、 図 21に示すように、 転送に必要なデータを出力 する R0M671、 3人力アンドゲート 672、 ステータスレジスタ 645のフ ラグ EWRD Y (ビプ ト d 0) を生成する D型フリ ツプフ口ップ 874を餹える。 読出制御回路 620を電子制御装置 501側から見ると、 このラッチ 651， 6 52が、 図 15に示したように、 8ビッ ト単位でデータを転送する 2つのレジス タ EWWRL， EWWRHに相当する。 これらのレジスタは、 各々1ワード 16 ビッ トのデータの下位パイ ト， 上位バイ トの転送に用いられる。 なお、 第 1, 第 2のラッチ 651， 652は、 マイクロプロセッサ 601側から見ると、 図 16 に示すレジスタ EWRDに相当する。 即ち、 マイクロプロセッサ 601側からは、 データパス DB290介して、 両ラッチ 651, 652を 1ヮードとして読み取 ることができる。

読出制御回路 620の ROM 671は、 256バイ トのデータを E憧する RO Mであり、 伢えばヒューズ ROM,小容量の PROM等により実現することがで きる。 もとより、 記 ¾容置の大きな ROMの一部として実現してもよく、 RAM を用いる場合には予めデータを転送しておくことで同等の機能を実現するができ る。 この ROM671のア ドレス端子 AOない LA7には、 コネクタ側ア ドレス バス CABからのァドレスラインのうち下位の 8ビッ ト （AC 1ないし AC8) が接蜣されており、 データ端子 00ないし 07は、 第 1のラッチ 851および第 2のラッチ 652の人力側 1 Dなし 8 Dに接耪されて る。 なお、 ROM671 の出力は、 F I FO制御回路 623にとつてのデータバス Z0ないし Z 7として、 F I F 0制御回路 623にも出力されている。

第 1のラ ッチ 651， 第 2のラッチ 652の出力側は、 データバス DB 29に 接铳されており、 マイク σプロセッサ 601から、 レジスタ EWRDとして読み 取り可能である。 ROM671のチップセレク ト CEおよびァゥ トブプ トイネー プル OEには、 3入力アンドゲート 672の出力信号/ EWROMが入力されて おり、 3入力アンドゲート 672の各入力に入る信号/ EWWRH, /F I FO WR, ZEWWRLのいずれかがアクティブロウとなったとき、 アクティブとな り、 この時 ROM671は、 コネクタ側アドレスバス CABの下位 8ビッ トによ り指定されたア ドレスのデータを出力する。

信号/ EWWRHは、 読出制御回路 620による上位パイ トの転送が指定され た時にロウレベルになる信号であり、 信号 ZEWWRLは、 同じくその下位はバ ィ トの転送が指定された時にロウレベルになる信号であり、 信号/ F I FOWR は、 F I FO制御回路 623によるデータ転送が指定された.時に口ウレペルにな る信号である。 信号/ EWWRLおよび信号/ EWWRHほ、 各々第 1のラッチ 651および第 2のラッチ 652のクロック端子 C Kに入力されているから、 こ れらの信号がアクティブとなって ROM 671からデータが出力されたとき、 そ のデータほ、 第 1のラッチ 651， 第 2のラサチ 652に保持される。 しかも、 信号/ EWWRLは、 D型プリ ブフ口ッブ 674のクロック端子 Cにも入力し ているから、 下位バイ トの転送時にほ、 D型フリ ブフ口 Vブ 674の出力 Qほ 口ウレペルに反転する。 この出力 EWRDYは、 既述したステータスレジスタ 6 45のビッ ト d 0および転送フラグレジスタ 647のビッ ト d 1、 即ちフラグ E WRDYとして扱われて る。

第 1のラッチ 651, 第 2のラッチ 652ほ、 マイクロブ πセッサ 601側か らほレジスタ EWRDとして扱われるから、 第 1のラプチ 651および第 2のラ ツチ 652に保持されたデータを読み取ろうとする場合、 マイクロプロセッサ 6 01はレジスタ EWRDに対する読み取り動作を行なう。 この時、 信号/ EWR Dがロウアクティブとなり、 この信号がァゥトブッ トイネーブル餾子に接鎵され た第 1のラッチ 851 , 第 2のラッチ 652の出力側、 即ちデータバス DB 29 には、 先に保持されたデータが出力される。 この信号/ EWRDは、 D型フ リ プ ブフ口 "ノブ 674のブリセット端子 PRに接铳されているから、 マイク口ブ口セ ッサ 601側から第 1のラ チ 651 , 第 2のラッチ 652のデータが読み取ら れると同時に、 D型フリ "プフ口 Vブ 674の Q出力である信号 EWRD Yはハ ィレベルに反転する。 即ち、 ステータスレジスタ 645のビッ ト d 0および転送 フラグレジスタ 647のビッ ト d 1であるフラグ EWRD Yは、 値 1にセッ トさ れる。

かかるハードウ-ァを前提として、 電子制御装置 501およびマイクロプロセ ッサ 601は、 以下の手順で、 ¾子制御装置 501側からマイクロプロセッサ 6 01側へのデータの転送を行なう。 電子制御装置 501側からマイクロブロセッ サ 601側に転送されるデータは、 電子制御装鼸 501がワークステージ βン 5 07から受け取った印字データであり、 力—トリ "ジ 503側のマイクロブロセ ツサ 601で、 処理しょうとするページ記述言語のプログラムである。 読出制御 回路 620によるデータ転送は、 電子制御装置 501側の CPU 510が実行す るカートリッジへのデータ紜送処理ルーチン （図 22)、 およびカートリッジ 5 03倒のマイクロプロセッサ 601が実行するのデータ読み込み割込処理ルーチ ン （図 24)により行なわれる。

カート リ ッジ 503側に転送すべき印字データが整うと、 CPU510は、 図 22のフローチヤ一トに示す処理を起動し、 まずステータスレジスタ 645のフ ラグ EWRDY (ビツ ト d O)を読み取る処理を行なう （ステッ プ S700)。 このフラグ EWRDYは、 読出制御回路 620の第 1のラ ツチ 651 , 第 2のラ ツチ 652にデータがセッ トされると値 0となり、 そのデータがマイクロブロセ ッサ 601により読み取られると値 1にセッ 卜されるから、 次にこのフラグ EW RDYが値 1であるか否かの判断を行なう （ステップ S705)。

フラグ EWRDYが値 1となるまで待機し、 値 1となると、 次に （領域 EWW RHの先頭ァドレス +転送したいデータ DX 2)のアドレスを読み取る処理を行 なう （ステップ S710)。 領域 EWWRHに対する読取処理を行なうと、 RO M671からデータが読出される。 ROM871には、 図 23に示すように、 そ の先頭番地 EWWRHからの偶数番地に 0 Ohから FFh までの 258のデータ が、 頫に書き込まれている。 奇数番地にデータを fiかないのは、 CPU510の データアクセスは 1ワード （16ビッ ト） で行なうのが基本であり、 奇数番地か ら始まるワード単位のアクセスはできない （アドレスパスエラー要因となる） か らである。 領域 EWWRHの先頭から DX 2だけ痛たつたアドレスに対して読出 処理を行なうと、 ROM671からはデータ Dが読出され、 これが図 21に示し たように、 第 2のラッチ 652にラッチされる。

こうして転送したいデータの上位バイ トの転送 （第 2のラツチ 652がデータ を保持） が行なわれると、 CPU510は、 同様に下位パイ トの転送 （第 1ラッ チ 651がデータを保持） を行なう （ステップ S 715)。 以上の処理により、 1ワード分のデータが第 1 , 第 2のラッチ 851, 652に保持されたとして、 CPU510は、 割込要求レジスタのひとつ （本実施例では AMD I NT0)を セッ トする処理を行なう （ステップ S720) 。

CPU510は、 引き技き図 22に示した転送処理ルーチンを躱り返し実行す るが、 第 1のラッチ 651によるデータの保持が行なわれると、 図 21に示レた ように、 フラグ EWRDYは口ウレペルにセッ トされるから、 このフラグ EWR D Yがハイレベル （値 1 ) となるまで、 次のデータの転送処理は行なわれない (ステップ S 700， 705) _β

CPUS 10が割込要求レジスタ （AMD I NT0)をセットすると、 マイク 口プロセッサ 601ほ、 この割込要求を受け付けて、 図 24に示すデータ読み込 み割込処理ルーチンを起勖する。 即ち、 この割込要求は、 カートリッジ 3へのデ 一夕転送の通知として扱おれる。 この処理が起動されるのは、 読出制御回路 62 0の第 1, 第 2のラッチ 651, 652にデータが保持された直後であり、 マイ クロプロセッサ 601は、 レジスタ EWRDを読み込むことにより、 電子制御装 置 501側が用意した 1ワードのデータを読み取る （ステップ S 730)。 その 後、 マイクロプロセッサ 601は、 読み取つたこのデータを RAM611ないし 614の所定の餒域に転送する （ステップ S735) ,

以上説明した処理により、 電子制御装置 501倒は、 読出専用線であるデータ パス CD Bで接耪されて るに通ぎないカートリッジ 503側にデータを転送す ることができる。 しかも、 データの転送を行なった直後に割込要求によりカート リッジ 3にデータを転送したことを通知するので、 カートリッジ 3は効率よく電 子制御装置 501からデータを受け取ることができる。 従って、 カートリッジ 3 のマイクロプロセッサ 601は、 電子制御装置 501によるデータの転送を監視 レ耪ける必要がなく、 電子制御装置 501による次のデータの書き込みを待たせ ることもない。 更に、 本実施倒では、 ¾子制御装置 501からデータの転送があ つたことは、 転送フラグレジスタ 647のビジ ト d 1、 即ちフラグ EWRD Yに よっても、 知ることができる。 従って、割込要求レジスタ AMD I NT0に複数 の条件を割り付けた場合でも、 この割込要求を受け付けたとき、 マイクロプ セ ッサ 601がフラグ EWRD Yを確認することで、 データ転送の要求を他の要求 から確実に弁别することができる。

また、 本実施例でほ、 C P U 510からセッ トされたデ一タをマイクロブ口セ ッサ 601が読み取ってデータの転送が完了すると、 ハードウ アによりフラグ EWRD Υが反転するから、 電子翻御装置 501は、 データ転送の完了を直ちに 知ることができる。 従って、 本実施例では、 複数のデータの穎次転送を高速に行 なう ^とができる。 加えて、 本実施伢では、 データの嘗込はバイ ト単位で行な 、 読出はワード単位で行なうので、 マイクロプロセッサ 601は効率良くデータを 取り込むことができる。 なお、 ここでは 1ワードのデータを転送する場合を倒に 取って説明したが、 データの転送はワード単位である必要はなく、 バイ ト単位で 転送するものとしてもよい。 そのばあいには、 領域 EWWRL側を用いた 送の みを行ない、 マイクロプロセッサ 601側で上位の 8ビッ トのデータを捨てれば 良い。

H. F I FO制御回路 623の構成と働き

F I FO制御回路 623は、 F IFOメモリ 621に書き込むデータをラツチ するラッチ 657、 この F I FOメモリ 621へのデータの害込を制御する F I FO書込レジスタ 653、 同じく続出を制御する F I FO読出レジスタ 655を 備える。 この F I FOメモリ 621は、 2048バイ トのデータを蓄えることが でき、 内部に省き込み用ア ドレスカウン夕と読み出し用カウンタとを備える。 F I F0メモリ 621には、 これらのカウンタをそれぞれリセッ トする書込側リセ V ト端子， 読出側リセッ ト端子、 書込側の 8ビッ トのデータパスと読出側の 8ピ

V トのデータバス、 騫込用のクロ Vク端子、 読出用のクロ Vク端子が設けられて いる。

この F I FOメモリ 621を用いてデータを電子制御装 501側からマイク ロブ口セッサ 601側に転送するには、 電子制御装置 501の CPU510は図 25に示す転送処理ルーチンを、 カートリッジ 503のマイクロプロセッサ 60 1は図 26に示す処理ルーチンを、 各々実行する。 まず、 図 25のフローチヤ一 トに示した処理ルーチンを鋭明する。

電子制御装 S501側の CPU510は、 F I F 0制御回路 623を用いて、 複数パイ トのデータ転送を行なう。

電子制御装置 501の CPU 510が図 25に示したデータ転送処理ルーチン を起動すると、 まず F I ?0制御回路623の I FO書込回路 654に属する レジスタ F I F OR S Tを読み出す処理を行ない、 睿込側のアドレスカウンタを リセッ トする処理を行なう （ステップ S 750)。 接いて、 送り出すデータの数 をカウントするために変数 Nを敏0に ύセツ トする （ステップ S755)。 その 後、 （レジスタ F I FOWRの先頭ァ ドレス +転送した データ DX 2)番地を 読み出す笾理を行なう （ステ プ S 780)。 このアドレスを読み出すと、 読出 制御回路 620と同棱に、 ROM& 71の所定の番地がアクセスされて （図 23 参照） 、 CPU510が転送しようとレたデータ Dが出力され、 これが図 21に 示すバス ZOないし Z7を介してラッチ 657にラッチされる- 耪 て、 F I FO制御回路 823のレジスタ F I F 0 R E Qを読み出してラッ チ 657に保持されたデータ Dを F I FOメモリ 621に転送する処理を行なう (ステップ S765) 。 レジスタ F I FORE Qを読み出すと、 F I FOメモリ

621の害込側のクロック親子に書込クロックが出力され、 ラッチ 657に保持 されたデータ Dが、 F IFO ¾! 621の香込側アドレスカウンタが示す番地 に香き ¾まれる。 と同時に F I F0メもリ 82 ί内の書込側アドレスカウンタの 内容は、 値 1だけィンクリメントされる。 こうして ίバイ トのデータを畲き込む と、 転送したデータ数を示す変数 Νを値 1だけインクリメン トし （ステップ S 7

70)、 変数 Νが転送しょうとするデータの総パイ ト数 Xと等しくなつたか否か の判断を行なう （ステップ S 775)。 従って、 転送したデータのバイ ト数 Νが データの総数 Xに—致するまで、 上述レたステップ S 760ない LS 775の処 理を緣り返す。

全データの転送が完了すると、 CPU510は、 割込要求レジス夕の一つ （Α MD I NT 1)をセットし、 ^ータの転送が完了したことをマイクロプロセッサ 601倒に通知し （ステップ S 780) V ΓΝΕΧΤ」 に抜けて本処理ルーチン を終了する。

—方、 マイクロブ口セプサ 601は、 この割込要求 AMD I NT 1を受けて囡 26にフローチャートを示すデータ受信割込ルーチンを起動する。 このルーチン を起動すると、 マイクロプロセッサ 601は、 まず F I F0制御回路 823の F I F0読出レジスタ 655に属するレジスタ RDRSTを読み出して、 FIFO メモリ 621の読出撖のァドレスカウンタをリセッ トする処理を行なう （ステツ ブ S 800)。 耪 て、 受信したデーダ数をカウントするための変数 Mに値 0を セッ トする処理を行なう （ステップ S805)。

その後、 F I F0読出レジスタ 655に属するレジスタ F IRCLKを読み込 む処理を行ない （ステップ S 810)、 銃み取ったデータを RAM611な し 614の所定の傾域に転送する処理を行なう （ステップ S 815) 。 レジスタ F I RC LKを読み出すと、 F I FOメモリ 621の読出側のクロック鳙子に読出 クロックが出力され、 その時の読出側ァ ドレスカウンタの示す番地のデータ Dが- 読み出される。 と同時に F I F0メモリ 621内の読出側ァドレスカウン夕の内 容は、 値 1だけインクリメントされる。

1パイ トのデータを受信すると、 変数 Mを値 1だけィンクリメントし （ステツ ブ S 820)、 この変数 Mが転送するデータの総バイ ト数 Xに等しくなつか否か の判断を行なう （ステップ S825)。 従って、 受信したデータのパイ ト数 Mが データの総数 Xに一致するまで、 上述したステップ S 810ないし S 825の処 理を親り返す。

全データの受信が完了したと判断されると、 マイクロプロセッサ 601は、 デ ータの読み込みの完了を示すコマンドをポーリング · コマンドレジスタ 643に 害き込む処理を行なう （ステップ S 630)。 電子制御装置 501側の CPU5 10は、 このポーリング · コマンドレジスタ 643の内容を読み取ることで、 F I FO制御回路 623によるデータ受信の完了を知ることができる。 その後、 マ イク口プロセッサ 601は、 「RNT」 に抜けて本処理ルーチンを終了する。 以上説明した処理により、 電子制御装 S 501側からマイクロプロセッサ 60 1側に、 大量のデータを効率よく転送することができる。 しかも、 複数バイ トの データの転送を行なった直後に割込要求信号 AMD I NT 1によりカートリッジ 3にデータを転送したことを通知するので、 カートリ ジ 3は電子制御装置 50 1がデータ転送を行なっている間、 カートリ 'ノジ 3のマイクロプロセッサ 601 は、 電子制御装置 501によるデータの転送を監視し嫁ける必要がなく、 他の処 理を実行することができ、 全体の処理効率を高めることができる。 もとより、 電 子制御装置 501による次のデータの害き込みを待たせることもない。

こうして転送されたデータは、 データ転送制御部 603の RAM611な し 614の所定の領域に保存され、 マイクロプロセッサ 601による処理を待つ。 マイクロプロセッサ 601は、 鼋子制御装置 501側から展開すべき印字データ を総て受け取ると、 ROM606ないし 609に記憶したプログラム起動し、 R AM 61 1ないし 614の所定の領域に保存されたこの印宇データを処理する。 かかる処理により画^の展開がなされ、 展開された桔杲は、 RAM811な し 614の所定の頜垴に画像データとして 僮される。

I. ダブルバンク翻御回路 824の構成と働き

画像の展開が完了して得られた画像データは、 次に電子翻御装置 501側に転 送され、 その RAM 512に記億され、 所定のタイミングでレーザエンジン 50 5により印刷されることになる。 かかる画像データの転送を行なうのが、 ダブル パンク制御回路 624である。 ダブルバンク制御回路 624は、 マイクロブロセ ッサ 601側から電子制御装置 501側に転送するものであり、 32バイ ト （1 6ワード） のデータを蓄えるバンクを 2セサ ト備える。 これを Aパンク， Bパン クと呼ぶが、 両者はハードウ ァとしては全く同一なので、 Aパンク倒の構成伢 のみを図 27に示す。

この各バンクは、 そのアドレスおよびデータバスを、 マイクロプロセッサ 60 1側からと電子制御装 S501側からとに切り換えられる構成になっており、 図 示するように、 アドレスラインを遘択するデータセレクタ 681， 682、 2偁 一組で用 られデータバス （ 16ビット幅） を選択する 2組计4個のォクタルラ インバ ファ 684な し 687、 32パイ ト分の記僮容 fiを有する RAM β 9 1， 892、 その他の構成ゲートであるオアゲート 694, 695およびインパ ータ 896から構成されて る。 図 27では、 32バイト分の記憶容量を有する メモリチップを 2櫪用 た構成と Lているが、 単一のメモリチッブの上位ァドレ スを切り換えることで実現しても差し支えない。

データセレクタ 68は、 電子制御装置 501側のアドレスパス CABの最下位 4ビット （AC 1ないし AC4) と、 マイクロブ oセ サ 601側のアドレスバ ス AABの下位の 4ビット （A2な し A5) とを選択して出力する構成となつ ており、 アドレスバスの逮択は、 セレク ト端子 Sに接耪された信号 ADDMUX A (レジスタ ADD MUX Aのビプト d 0)により行なわれる。 データセレクタ 682は、 アドレスパスの遛択に合わせて、 RAM691, 692のリート * · ラ ィトの信号を切り換えるものであり、 同じくセレクト鑼子 Sに接耪された信号 A DDMUXAにより、 ずれかの信号が RAM691 , 692のチップセレク ト 端子 CE 1, 2、 アウ トブッ トイネープル端子 OEに接铰されるかを切り換えて いる。

ォクタルラインパ'ノファ 684, 685をデータバス DB 29に介装されたト ライステートタイプのラインバッファであり、 ゲート端子 1G, 2Gがロウレぺ ルとなったとき、 マイクロプロセッサ 601側のデータパス DB29と RAM6 91, 692のデータバスを接嫁し、 マイクロプロセッサ 601側から RAM6 91, 692へのデータの香 ϋが可能な状態とする。 ォクタルラインバッファ 6 84, 885のゲート端子 1G, 2Gには、 信号/ D P WR 0 Αと信号 AD DM UX Aとを入力とするオアゲート 694の出力が接耪されている。 信号 ZDPW R0Aは、 マイクロプロセッサ 601側が Aバンクにデータを害き込もうとする とき口ウレペルになる信号である。 従って、 Aパンクへのデータの耆込を行なう として、 予めレジスタ ADD MUX Aのビッ ト d 0を口ウレペルにしておけば、 マイクロプロセッサ 601側から Aバンクへのデータの書込処理を行なうと、 ォ クタルラインバッファ 684, 685のゲートが開き、 データバス DB 29に出 力されたデータは、 RAM891, 692のデータバスに出力され、 これに省き 込まれる。

—方、 オタタルラインバッファ 686, 687は、 そのゲート端子 1 G, 2 G がロウレベルとなったとき、 電子制御装置 501側のデータバス DB 68と RA M691 , 692のデータバスを接耪し、 RAM691, 892から電子制御装 置 501へのデータの読出が可能な状態とする。 ォクタルラインバッファ 686， 687のゲート端子 1 G, 2Gには、 信号/ DPOE 1 Aと信号 ADDMUXA をィンパーク 896で反転した信号とを入力とするオアゲ一ト 695の出力が接 続されている。 信号/ DPOE 1 Aは、 電子制御装置 501側が Aバンクのデー タを読み取ろうとするとき口ウレペルになる信号である。 従って、 Aパンクのデ 一タの読出を行なうとして、 予めレジスタ ADDMUXAのビ ト d 0をハイレ ベルにしておけば、 電子制御装置 501側から Aパンクに対する読出処理を行な うと、 オタタルラインバッファ 686, 687のゲートが開き、 RAM691, 692のデータバスに出力されたデータは、 データパス D B 68に出力される。

かかるハードウ -ァを前提として、 マイクロプロセッサ 601が行なう囫像デ ータの転送処理と電子制御装置 501の CP U510が行なうその受け取り処理 とを説明する。 図 28は、 マイクロブロセ Vサ 601が行なう画像データの転送 開始処理ルーチンを示すフローチャートである。 図示するように、 マイクロブ口 セッサ 601は、 画像データの転送に先立って、 ポーリング ·コマンドレジスタ 643に転送開始のコマンドをセッ トする （ステツブ S 850) 。

¾子制御装置 50 ί側の C P U 510は、 このポーリング · コマン ドレジスタ 643のコマンドを読み取 て、 図 29に示す応答処理ルーチンを実行する。 即 ち、 電子制御装置 501は、 レーザプリ ン夕 50ひが印 ¾可能な状態にあるか否 かの判断を行な （ステップ S 860) 、 印痢できる状態にあると判断した場合 には、 割込要求レジスタの—つ （AMD I T 2 ) をセッ トし （ステッブ S 86 5) 、 ΓΝΕΧΤ に抜けて本ルーチンを一旦終了する。 印刷できる状態にない 場合には、 これをカートリッジ 503のマイクロプロセッサ 601に通知する処 理を行なう （ステップ S870) 。 印刷できない状態とは、 例えばレーザェンジ ン 505がまだウォーミングアツブされて な 状態、 紙づまりなどが生じた状 態など、 画像データの転送を受けても印 ¾できな V、場合を言う。

鬣子制御装置 501側からの割込要求信号 AMD I NT 2を受け付けると、 マ イク口プロセッサ 601は、 図 30に示す画像データ転送割込処理ルーチンを起 動する。 この処理を起動すると、 マイクロプロセッサ 601は、 まずレジスタ A DDMUXAのビツ ト d 0に値 1を香き込む処理を行なう （ステ プ S 900) 。 このレジスタ ADDMUXAのビ ト d 0.が値 1の塌合には、 図 27を用いて锐 明したように、 Aバンクを構成する RAM691 , 692のデータパスはマイク 口プロセッサ 601側のデータパス DB 29側に接筷され、 鬣子制御装 S501 倒からのアクセスはできない状態となる。

耪 V»て、 マイクロプロセッサ 601は Aバンク DPWR0Aに 16ワード (3 2バイ ト）分のデータを転送する処理を行なう （ステップ S 902) 。 Aバンク DPWR OAへのデータの香込処理を行なうと、 図 27に示した信号/ DPWR OAがロウレベルとなり、 ォクタルラインパップァ 684, 685を介してデー タが RAM691, 692に香き込まれる。 16ワート'のデータ転送が完了する と、 マイクロプロセッサ 601はレジスタ ADD MUX Aのビジ ト d 0に値1を 書き込み （ステップ S904)、 Aバンクを構成する RAM 691, 892のデ ータバスを： S子制御装置 501のデータバス DB 68に接接する。

その後、 マイクロプロセッサ 601はボーリング · コマンドレジスタ 643に Aバンクへの転送の完了を知らせるコマン ドデータを害き込む処理を行なう （ス テツブ S 906)。 以上で、 Aパンクへのデータの転送処理を完了し、 マイクロ プロセッサ 601は、 引き練き Bパンクについて上述した処理と同一の処理を実 行する （ステサブ S 910)。 Bバンクへのデータ転送が完了した場合には、 マ イク口プロセッサ 601はボーリング · コマンドレジスタ 643に、 同様に転送 が完了したことを知らせるコマン ドデータを害き込む。 こうしてカートリ ッジ 5 03側から A, Bバンク、 計 32ワード （64バイ ト） のデータの転送が完了す る《

以上説明したマイクロプロセッサ 601の処理に対して、 電子制御装 S 501 の C PU510は、 図 31に示す画像データ受け取り処理ルーチンを実行する。 即ち、 CPU510は、 まずステータスレジスタ 645のビッ ト d3、 即ちフラ グ CMDRDを読み取り （ステップ S920) 、 これが値 0であるか否かの判断 を行なう （ステップ S925)。 マイクロプロセッサ 601側からポーリング · コマンドレジスタ 643にコマン ドデータが書き込まれた場合、 このフラグ CM DRDは、 値 0にセッ トされるので、 この時、 CPU510はポーリング · コマ ン ドレジスタ 643のコマンドデータを読み取る （ステップ S930)。

読み取ったコマンドデータをチ Vクし、 Aバンクのデータ転送が完了したこ とを示すコマンドデータであるか否かの判断を行ない （ステップ S935)、 違 う場合には、 その他の処理を実行する （ステップ S940)。 ポーリング， コマ ンドレジスタ 643のコマンドデータが Aバンクのデータ転送の完了を示すもの であった場合には、 電子制御装置 501は Aバンク DPRAMA (図 15参照） の 16ヮードを読み込む処理を行な （ステップ S 945)、 読み取ったデータ を RAM 512に転送する （ステップ S950)。

以上の処理により Aバンクの 16ヮードのデータの読み取りが完了するので、 マイクロブロセッサ 601から次の 16ヮードの転送を許可すぺく、 電子制御装 S501は、 割込要求レジスタの一つ （AMD I NT 2)をセッ トする。 続いて、 Bバンクにつ て上述したステサプ S 920ないし S 955の処理を実行する。 即ち、 Bパンクに対するマイクロプロセプサ 601からのデータの転送が完了し たことをポーリング ·コマンドレジスタ 643のコマンドデータにより判断する と、 Bバンク DPRAMBの 16ワードのデータを読み取り、 これを RAM51 2に転送した後、 割込要求レジスタの一つをセットして、 マイクロプロセッサ 6 01に対して割込要求を立てるのである。

かかる割込要求を受けて、 マイクロプロセッサ 601は図 30に示した割込処 理ルーチンを再度実行することになるから、 マイクロブ口セッサ 601および C PU510が雨ルーチン （図 30, 図 31 ) を実行することで、 全画像データの 転送が完了する。 全画像データの転送後、 新たな印字データを電子制御装置 50 1側から受け取らなければ、 マイクロプロセッサ 601は、 所定時間が経過する と、 コン トロールレジスタ 650のレジスタ CLKD IVに艟 1を畨き込んで、 自らの動作周波数を半分の 12. 5MHzに切り換え、消費電力ひいては発熱量 を低弒する。

以上の構成により、 カートリツジ 503は、 割込とレジスタのフラグ CMDR Dとを用 て、 展開済みの ®像データを電子制御装置 501に、 効率よく受け渡 すことができる。 画像データは、 次に説明するように、 同時にレーザエンジン 5 05に送られて印剁に供されるから、 カートリッジ 503からの画像データの転 送が効率よく行なわれることは、 極めて重要である。

J . 画像データの印刷

—方、 全画像データの転送を受けた電子制御装置 501は、 班述したダブルパ フファ回铬 520およびレジスタ 517を用 てレーザエンジン 505と信号を やり取り つつ、 画像データによる印 J¾を行なう。 電子制餾装置 501とレーザ エンジン 505との信号のやり取りを図 32に簡略に示した。 この図を参照しつ つ、 印劂の概要について説明する。

カートリ ジ 503から展開された後の画像データを受け取ると、 電子制御装 置 501は、 レーザエンジン 505が印刷可能な状態か否かを問い合わせ、 ゥォ ーミングアツプなどが完了して印刷可能な状旗にあると判断すると、 図 32に示 すブリント信号をレジスタ 517を介してレーザエンジン 505に出力する。 レ 一ザエンジン 505は、 この信号を受けて、 直ちに用紙搬送用のモータを起動す る。 これに同期して、 IS光ドラムの回転、 帯 S処理等が開始される。

印刷される用紙が感光ドラムに対して所定鉅離だけ離間した位直に至ったとき， レーザエンジン 505は用紙の先端を検出し、 信号 1 £0をレジスタ517を 介して電子制御装置 501に出力する。 電子钿御装置 501はこの信号 VREQ を受け取ると、 所定時間、 即ち感光ドラムがレーザビームによる潜像形成の開始 される位置まで回転するのに必要とされる時間だけ待機してから、 信号 VS YN Cをレジスタ 517を介して出力する。 レーザエンジン 505はこの信号 VSY NCを受けて、 レーザビームの水平同期信号 HSYNCをレジスタ 517を介し て出力する。 この信号 HSYNCほ、 1ライン分の画像データの読み取り開始を 指示する信号に相当するので、 レーザエンジン 505は、 この信号に同期して画 像データをダブルバッファ回路 520の一方の RAM520Aもしくは 520B から読み取る。 なお、 トツプマージンを形成する場合には、 トツプマージンに対 応するライン数だけ、 信号 VSYNCを無視する制御が行なわれる。 この制御ほ ボトムマージンを形成する場台も同様である。

と同時に、 C PU510はこの信号をカウン卜しつつ、 必要な画像データをダ ブルバッファ回路 520の RAM520 Aもしくは RAM520 Bに転送する。 レーザエンジン 505が用紙後端を検出してから所定時間が経通するか、 水平同 期信号のカンゥト値が予め用紙サイズに合わせて設定された値に等しくなるかす ると、 CPU510は、 画像データのダブルバッファ回路 520への転送を終了 する。 以上の処理により、 1ページ分の豳像データはレーザエンジン 505に転 送され、 用紙にその画像が印刷される。

K. 第 2実施例の効果

以上説明した第 2実施例によれば、 第 1実施例と同様に、 読出専用のデータバ スを利用して、 锺子制御装置 501側からカートリッジ 503側に、 および通常 その逆方向に、 データを効率よく転送することができるという効果を奏する。 し かも、 本実施例では、 フラグによる転送の通知のみならず、 割込を利用 Lたデー タ転送の通知を採用レ、 割込要求によりカートリ ジ 503側の処理を起動して るので、 カートリッジ 503のマイク oプロセッサ 601は常時電子制御装匿 501側の動作を監視する必要がなく、 力一トリ ジ 503のマイクロプロセ *ノ サ 601を効率よく使用することができる。 即ち、 処理のオーバーへッドが小さ くでき、 全体の効率も向上する。 また、 本実施例では、 AS I Cを用いて るの で、 回路を小型化、 簡略化することができる。 更に、 電子制御装置 501側から データ転送制御部 603へのデータの転送を読出制御回路 620と F I F 0制御 回路 823の 2系铳用意しているので、 転送するデータの種別によりこれを使 分けて、 効率よくデータ転送を行なうことができる。 また、 1系統が故障したと き、 他の系統でこれを捕うこともできる。

L. その他の実施例

以上 2つの実施例を挙げて本発明の具体的構成例について鋭明したが、 本発明 はこれらの実施例に何等限定されるものではない。 読出専用のデータパス構造を 持つ機器にお て、 データの転送およびその通知を行なうその他の構成に Kし、 ァドレスパスを通信回線として利用してデータを転送する構成（図 33, 図 34, 図 35)、 転送するデータの各ビサトをデータの読出信号によりセッ トすること でデータを転送する構成（図 36, 図 37) 、 カウンタを用いてデータを転送す る構成（図 38 図 39)、 外部から受け取る信号をそのまま再現することでデ ータを転送する構成（図 40)につ て顚に锐明する。 なお、 説明の簡略化を図 つて、 以下の鋭明では、 第 2実施伢の構成を前提とし、信号名などは同一のもの を用いるが、 これらのデータ転送の構成は、 第 2実施例への通用に限定される ではない。

(1) ァト *レスパスを通信回線として利用する構成一その 1

図 33は、 付加制御装置側のデータを受け取る部分の構成を示すプロック図で ある。 この回路は、 図示するように、 アドレス信号 A3ないし A20, アドレス ストローブ信号/ AB Sおよびカートリッジセレクト信号/ CTRGS ELに基 づ てこの回路が選択されたことを検出するデコーダ 1000、 デコーダの出力 信号とァドレス信号 A 1 , A2との各々の 理稜を取るをアンドゲート 1001 , 1002、 これらのアンドゲート 1001 , 1002をデータ人力としデコーダ 1000の出力をィンパータ 1004により反転した信号をクロ Vク信号 C LK とする 2つのシリアル，パラレル変換器 （SZP変換器） 1005, 1006、 ク口ック信号 C LKをカウントして割込要求信号を生成するカウンタ 1008か ら構成されている。

S/P変換器 1005, 1006は、 クロック信号 CLKが入力する度に、 そ の入力端子 Sinのデータを取り込むと共に、 そのデータを出力 aないし hに 1ビ ッ トずつシフ トしてパラレル出力に変換するものである。 なお、 SZP変換器 1 005, 1006のクリア CLR端子には、 マイクロプロセッサ 601により出 力されるクリア信号/ CLRが接蜣されており、 データ β送に先だって、 S/P 変換器 1005, 1006の出力 aな L hは値 0にクリアされる。

この回路を用いてデータを転送する場合について説明する。 この転送回路が割 り付けてある先頭ァドレスを YYYYYOh とする。 転送データの上位 8ビッ ト はァドレス信号 A 2を介して、 下位 8ビッ トはァドレス信号 A 1を介して転送さ れる。 即ち、 転送する側 （ここでは電子制御装置 501) は、 転送しょうとする データを下位のビッ トから 「0」 「1J の信号に展開する。 データの転送は上位 バイ トと下位バイ 卜について同時に行なうから、 図 34に示すように、 上位バイ トについてはデータは D8 から、 下位パイ トについてはデータ DO から、 頫に取 り出し、 その組合わせにより読出処理を行なうアドレスを決定する。 即ち、 上位 バイ トのビッ ト Dd (d=8,9,'' ）が βθで下位バイ トのビッ ト Dd-8 が値 0の場 合には、 アドレス YYYYYOh からデータを読み出す処理を行なうものとする。 電子制御装置 501側がァドレス YYYYYOh からデータを読み出すと、 ァ ドレス信号 A 2, A 1の ずれも口ウレペルとなることから、 アンドゲート 10 01 , 1002の出力、 即ち S/P変換器 1005, 1006のデータ S inは口 ウレペルとなり、 データ 0が取り込まれる。 同様に、 上位バイ トのビット Ddが 値 0で下位バイ トのビッ ト Dd-8 が値 1の場合には、 アドレス YYYYY2hか ら、 上位パイ トのビッ ト Ddが値 1で下位バイ トのビッ ト Dd-8 が値 0の場合に は、 アドレス YYYYY4h をから、 上位パイ トのビッ ト Dd , 下位バイ トのビ vト Dd-8が共に疽 1の場合にほ、 アドレス YYYYY8hから、 各々データを 読み出す処理を行なう。 この結果、 転送するデータのビッ ト Dd , Dd-δに対応 するデータが、 それぞれ S/P変換器 1005, 1006に取り込まれ、 その出 . 力 aないし hに展開される。

こうして全データ （通常 16ピサト分） の転送が完了すると、 カウンタ 100 8がクロック信号 C LKをカウントしてこれを検出し、 割込要求信号 AMD I N TOをアクティブとする。 なお、 バイ ト単位でデータを転送する場合は、 8铟の クロック信号 CLKによりカウントアツブする信号を割込要求信号 AMD I NT 1として用い、 両者を区別レて通知するものとすればよい。 あるいは、上述した 実施例と同様、 鼋子制御装置 501が、 図示しない割込要求信号をセッ トして、 カートリ フジ 503側のマイクロプロセッサ 601に転送の完了を伝えるものし てもよい。 かかる割込要求を受けて、 マイクロプロセササ 601は、 データバス DB29を介して S/P変換器 1005, 1006の出力を読み取り、 その後、 クリア信号 ZCLRをロウアクティブとして S/P変換器 1005， 1006を リセットする。 以上の処理により電子制御装置 501側からカートリッジ 503 側に 18ビットのデータを転送'することができる。

この実施伢では、 転送しょうとするデータを、 シリアルデータに変換してアド レス信号 A 1， A2に反映させており、 アドレス信号 A 1， A2の信号線を通信 回線のように利用 て る。 この場合、 データの読出サイクルをァドレスストロ ーブ信号/ AB Sが確立すればすぐに終了して良いため、 データ転送に要する時 間を短くすることができる。 なお、 転送に利用するアドレス信号のビット数は、 1でも良 。 この場合には、 転送に用 る回路構成を単純なものにすることがで きる。 また、 3ビッ ト以上として転送完了の時間を更に短くすることも可能であ る。

( 2 ) アドレスパスを通信回線として利用 る構成一その 2

ァドレスバスを通信用の信号線とみなしてデータを転送するもう一つの構成を 図 35に示す。 ：：の回路は、 この回路 透択されたとき選択信号 ZC S 2を出力 するデコーダ 1010、 デコーダ 1010の透択信号/ CS 2とアドレス信号 A 2とから選択信号/ CSOを出力するオアゲート 101 1、 同じく逮択信号/ C S 2とァドレス信号 A 2のィンパータ 1013により反転された信号とアドレス 信号 A 1 とがロウレベルとなったとき選択信号/ C S 1を出力する 3入力のオア ゲート 1 012、 透択信号/ C S Oをクロック CLKとしァドレス信号 A 1をデ ータ S inとして動作する 8ビッ トシフ トレジスタ 1015、 シフ トレジスタ 10 15の出力 aないし hを選択信号 ZCS 1により保持するラッチ 1017、 同じ く選択信号/ C S 1により出力 Qがセッ トされる D型フリ ップフロップ 10 18、 シフ トレジスタ 1015の aないし STとァドレス信号 A 1とを電子制御装置 50 1側のデータパス DB 68に出力する トライステートバッファ 1 019から構成 されている。 なお、 ラッチ 1017の出力 Q0ないし Q 7は、 マイクロプ σセッ サ 601のデータバス DB 29の下位バイ ト D 0ないし D 7に接耪されている。 この回路では、 転送される 1パイ ト （8ビツ ト） のデータはビッ ト DO から類 にシリアルデータに変換された後、 ァドレス信号 A 1にそのまま反映される。 従 つて、 この回路が割り付けられた先頭ア ドレスを YYYYYOh とすると、 電子 制御装置 501は、 ビッ ト Dd が値 0の場合には、 ァドレス YY YYY0を読み 出し、 ビッ ト Dd が値 1の場合には、 ァドレス YYYYY2を読み出すことにな る。 こうして 1バイ ト 8ビプ ト分の各データに対応するいずれかのァドレスの読 出が計 8回行なわれると、 1パイ ト分のデータがシフ トレジスタ 1015の出力 aないし hにセッ トされた状態となる。 そこで、 S子制御装置 501からアドレ ス YYYYY4h を読み出す処理を行なうと、 逮択信号/ CS 1がロウァクティ ブとなり、 シフ トレジスタ 1015の出力がラッチ 1017にセッ トされる。 と 同時に D型フリ ップフ口 -ノブ 1018の出力 Qがハイレペルにセ トされ、 その 出力信号 I NTにより、 マイクロプロセッサ 601に対して割込要求がかかる。 かかる割込要求信号 I NTを受け付けたマイクロプロセッサ 801は、 データ バス DB 29を介してラ チ 1017に保持されたデータを読み取ると共に、 割 込クリア/ I NTCLRをロウレベルとしてフリ ップフロップ 1 01 8をリセッ トする。 以上の処理により、 電子制御装置 501側からデータをマイクロプロセ ッサ 601に転送することができる。 なお、 本実施例では、 データの転送は、 読 み取り処理により行なわれ、 電子制御装 S501のデータバス DB 68には、 ト ライステートバプファ 1019も介して、 シフ トレジスタ 1015の出力および ァドレス信号 A1が出力されるので、 8ビ ト目のデータ D7 を転送する際には、 電子制御装置 501側から送信したデータを銃み取ることができ、 送信データを 確認することができる。

以上鋭明した 2つの回路では、 ァドレス信号の時間的変化とレてデータをシリ アルに転送し、 これを一旦バラレルデ一夕にハードウ: tァにより変換してからマ イクロブロセ _yサ 601により銃み取る構成であり、 かつデータの転送完了を割 込により通知して る。

(3) β送するデータの各ビッ トをデータの読出信号によりセッ トすることで データを転送する構成

図 36に示す回路は、 この回路を選択した場合に還択信号を出力するデコーダ 1020、 ァドレス信号 A 1ないレ A3を入力としデコーダ 1020からの選択 信号を受けてィネーブル状 ¾となるデコーダ 1021、 デコーダ 1021の各出 力 Q0な V、し Q8によりセッ トされる RSフリップフロップ（RS f/f ) 10 30ないし 1038から構成されている。 RS f/f l 030な し 1038の リセット餹子には、 マイクロプロセ サ 601が所定ァドレスをアクセスするこ とで出力されるクリア信号 ZCLRが接筏され、 RS f Zf 1030ないし 10 37の出力は、 マイクロプロセ trサ 601のデータバス DB 29の下位パイ ト D 0な 、し D 7に接接されて る。 RS f /f 1038の出力は、 斛込要求信号 A MD I NT 0となっている。 S子制御装置 501からのデーダの転送に先だって、 マイクロブ oセツサ 6ひ 1は、 タリァ信号 C LRを出カレ、 RS f/f l 03 0ないし 1038を総てリセット （出力 Q-0) しておく。

かか 構成において、 電子制御装 B501倒からデータを転送する際は、 1バ ィ トのデータの各ビ- ト Dd ί=0,1,···7)をチ- yクし、 値 1のピ トについて、 対応するアドレスのデータを耪み取る処理を行なう。 即ち、 この回路の割り付け られた先頭アドレスが YYYYO Ohである場合、 図 37に示すように、 ビッ ト Dd が値 1である場合に、 そのビツ ト Dd に対応するアドレス

CYYYYO 0 + 2X d) h を読み取る処理を行なう。 この桔果、 そのビプ ト Ddは値 1にセツ トされる。 ビ ッ ト Ddが値 0の埸合には、 そのビッ トの対応するァドレスに対しては何も行な わない。

以上の処理を全ビッ トに対して行なうと、 RS f /f 1030ないし 1037 には、 転送しょうとするデータの各ビッ トがセッ トされる。 その後、 電子制御装 置 501は、 ア ドレス （YYYYl O) hをアクセスする。 この結果、 割込要求 信号 AMD I NT 0が出力され、 データの転送の完了がマイクロプロセッサ 60 1側に通知される。 これを受けて、 マイクロプロセッサ 601は、 この RS f/ f 1030ないし 1037の出力が割り当てられたァドレスを銃み取る。 その後、 マイクロプロセッサ 601はクリァ信号 ZC LRを出力して RS f /f 1030 ないし 1038をリセッ トする。 こうしてデータの転送が行なわれる。

かかる構成では、 データの転送に必要とされるァドレスが 1ワードで済むとい う利点がある。 また、 回路構成を比較的単 «にすることができる。

(4) カウンタを用いてデ一夕を転送する構成

図 38に示す回路は、 この回路が透択されたとき選択信号を出力するデコーダ 1040、 デコーダ 1040からの選択信号 C SOによりカウン ト動作を行なう 8ビッ トのカウンタ 1041、 デコーダ 1040からのいま一つの選択信号 C S 1を反転してカウンタ 1041のクリァ端子に入力するィンパータ 1043から 構成されている。 なお、 カウンタ 1041の 8桁の出力 Q0ないし Q 7は、 トラ イステートバッファ 1045を介して、 マイクロブ aセッサ 801のデータバス DB 29の下位バイ ト D 0ない LD 7に接嫁されている。

かかる構成において、 電子制御装置 501側からマイクロプロセササ 601に データを転送する場合には、 電子制御装置 501は、 まず予め定めた所定ァドレ スを読み取る動作を行なって、 デコーダ 1040の選択信号 C S 1をハイレベル とし、 この信号によりカウンタ 1041をゼロクリアする。 その後、 転送しょう とするデータ Dに等しい数だけ、 所定ア ドレスを読み取る処理を行なって、 透択 信号 C S 0を所定回数オン ·オフする。 この桔果、 カウンタ 1041は、 この回 数 Dをカウン トし、 その出力 Q0ないし Q 7は、 転送しょうとするデータ Dと等 しくなる。 電子制御装 S5 0 1が、 図示しない割込要求信号の出力もしくは所定 のフラグをセ トする処理等によりマイクロプロセッサ 6 0 1にデータの転送が 完了したことを通知する。 この信号を受けて、 マイクロプロセッサ 6 0 1が、 ト ライステートバッファ 1 0 4 5の出力をィネーブルとして、 このカウンタ 1 0 4 1の出力を読み取ることで、 データの転送は完了する。

この実施倒では、転送するデータが大きくなると転送に時間がかかることにな るが、 占有するアドレスが極めて小さくて済むという利点がある。 この锊では力 ゥンタ 1 0 4 1のゼロクリァを、 電子制御装置 5 0 1側から行なっているが、 マ イク口プロセッサ 6 0 1側からクリアする構成とすることもでき、 この場合には、 僅か 1番地を割り当てるだけて、 データの転送が可能である。

( 5 ) 制御信号を用 てデータ転送を行なう構成

なお、 図 3 9に示すように、 カウンタ 1 0 4 1のクロック信号に、 カートリ V ジ 5 0 Sが選択されたことを示すカートリ "ジ選択信号/ C T R G S E Lを用い ることも可能である。 この例では、 カウンタ 1 0 4 1のクリァにァドレス信号を 利用しているが、 カウンタのクリアをマイクロプロセッサ 6 0 1側から行なうも のとレ、 データの転送の開始と終了とを割込要求信号により伝逮するものとすれ ば、 ァ fレスの指定なしにデータを転送することも可能である。

上述した 2つの回路では、 8桁のカウンタを用いたが、 更に多桁のカウンタを 用いれぱ、 一度に 8 ビプト以上のデータを転送することも可能である。 もとより 8 ビサト未潢を単位としてデータの転送を行なっても差し支えない。

( 6 )外都から受け取る信号をそのまま再現することでデータを転送する構成 図 4 0に示す回路は、 レーザプリンタ 5 0 0がワークステーシ sン 5 0 7から 受け取る信号が、 セント口-タス社準拠のパラレル信号である場合、 その信号の イメージをそのままカートリッジ 5 0 3に伝えることでデータの転送を行なうも のである。 図 4 0には、 左側に電子制御装置 5 0 1のイン^フ ースであるライ ンバップア 5 1 5の一部を示し、 右側にカートリ ジ 5 0 3側のデータ転送にか かわる部分を示す。 ラインパ ファ 5 1 5としては、 選択信号 C S 0によりアド レス信号 A 1ないし A 9*カート リ ッジ 503側に出力するラインバ ファ 10 51と、 選択信号 C Sによりカート リ ッジ 503側からのデータパスの出力を電 子制御装置 501内部に取り込むトライステートバッファ 1052とを示した。 カート リ ッジ 503側の回路は、 電子制御装置 501からのァドレス信号 A2 ないし A9をデータ DOないし D 7として保持するラツチ 1061、 電子制御装 置 501からのア ドレス信号 A 1をス ト ローブ信号 STBとしてラッチ 1061 のクロック C L Kに出力するィンバータ 1063、 このクロツク信号により出力 Qをセッ トする D型フリ ップフロップ 1065、 マイクロプロセッサ 601のデ ータバス DB 29のデータ D 5ないし D 7を選択信号 C S 2により保持するラ チ 1067から構成されている。

なお、 ラッチ 1061のアウ トプッ トィネーブル端子 0 Eには、 マイクロブ口 セッサ 601が所定のァドレスをアクセスすることで生成される選択信号 C S 1 が接続されており、 ラ ッチ 1061の出力がデータバス DB 29の下位バイ ト D 0ないし D7にそのまま接铳されている。 従って、 マイクロプロセッサ 601は このアドレスをアクセスすることで、 ラッチ 1061に保持されたデータを、 読 み取ることができる。 また、 D型フリ ッププロ ブ 1065の出力 Qは、 マイク 口プロセッサ 601に対する割込要求信号 I NTとなっており、 同時にこれは信 号 BUSYとして、 電子制御装置 501側からは、 カート リ ッジ 503側からの データのビッ ト D 0として読み取り可能である。

以上説明した回路を用いてデータを転送する場合、 電子制御装置 501は、 予 めビッ ト D 0を読み取って信号 BUS Yがァクティブハイでないことを確認レた 後、 ワークステーシ ン 507からセン ト口-タス社準拠のィン夕フェースによ り送られるデータを、 データのみならず、 ス トローブ信号 STBもそのままアド レス信号 A 2ないし A9およぴァドレス信号 A 1に反映させて出力する。

出力されたァ ドレス信号がラツチ 1061に保持されると、 マイクロプロセッ サ 601に対する割込要求信号 I NTがアクティブとなるが、 この信号ほそのま ま電子制御装置 501に対する信号 BUS Yとなるから、 電子制御装置 501ほ、 ワークステーシ ン 507とのインタフ *ース部の信号 B U S Υもそのままハイ レベル （ビジィー状態） に保つ。 割込要求信号 I NTを受けたマイクロプロセッ サ 601は、 ラッチ 1061の出力を読み取り、 クリア信号/ CLRを出力する この桔杲、 D型フリッブブ口，ノブ 1065はリセッ トされ、 信号 BUSYほロウ レベルに反転する。 れを読み取って電子制御装 S501ほワークステージ Bン 507とのインタフ-一ス部における信号 BUSYを口ウレペルに反転する。 こ の信号を監視しているワークステーシ sン 507は、 信号 BUS Yがロウレベル に反転したことから、 レーザブリンタ 50ひが信号を受け取つたと判断して次の データを出力する。 この殺り返しにより、 ワークステーシ Bン 507が出力する 印字データをカートリッジ 503に転送することができる。

なお、 選択信号 CS2をアクティブとする時、 データバス DB29のビッ ト D 5ないし D 7に所定のデータを出力することで、 セント口-タス社準 ¾のィンタ フ -ースにおける信号 ZACK, /ERR, /PEも制御可能である。

以上説明したこの実施例では、 ワークステージ sン 507とのインタフ ース をそのまま再現してカートリッジ 503側に伝えているので、 電子制御装置 50 1のデータ転送に閬する処理が簡略化されるという利点がある。 また、 カートリ ジ 503は印字データを転送してくる外部搽器、 ここではワークステーシ aン 507と直接データもやり取りしている形になるので、 エラーの発生時などの対 処も容易となる。 なお、 ここではセント口-タス社準拠のインタフェースを例に 取ったが、 RS— 232 Cある は RS一 422 Cのインタフ ースゃアップル Ta l k (アツプル社の商揆)等のィンタフ： t—スを用いて同様の構成をとるこ とも可能である。

また、 これらの実施例では、 データ転送の通知は、 総て割込信号として取り扱 つたが、 図 41に示すように、 データ転送の通知を示す信号 SSを、 カートリツ ジ 3のプロセッサの入力ポートに直接入力する構成としても差 L支えな 。 この 場合には、 プロセッサとして IZOポートゃシリアル通信ポートを備えたものを 使用する。 直接プロセッサ 1100にデータ転送の信号を入力することで、 構成 が簡略になるという利点がある。

M. その他

以上、 本発明をプリンタに適用した実施例について娩明したが、 本発明は、 ブ リンタへの適用にに限るものではなく、 例えばワープロやバーソナルコンビユー タ、 ある はワークステーシ《ンなどにも S用することができる。 近年、 こうし たコンピュータ関連機器は、 拡張スロッ トはもとより、 I Cカードといったカー トリッジタイプの拡張装置が取付け可能となっていることが多い。 こうした拡張 スロッ トや I Cカードなどを備えたワープロ、 パーソナルコンピュータ等では、 ここに本発明の付加制御装置を装着し、 本体側のプロセッサの処理を、 モニタコ マンドなどで付加制御装置に内蔵したメモリに記億した処理に移し、 付加制御装 置に備えられたプロセッサと共に情報を処理するものとすれば、 情報処理機能の 向上， 追加あるいは変更を実現することが容易である。 更に、 制御を付加制御装 匱側に移してしまえば、 処理の内容はいかようにも変更することができるから、 既に販売した機器の機能の変更や向上、 ワープロなど各種専用機におけるソフト のパージ _βンアツブなどを実現することができる。

このように、 本発明は、 プロセッサを用いたあらゆる装置、 伢えば車載の電装 品、 ファクシミ リ、 電話、 電子手幅、 電子楽器、 電子カメラ、 翻訳器、 ハンディ コピー、 キャッシュデイスペンザ、 リモコン装置、 電卓など、 コネクタにより付 加制御装置が接较可能なあらゆる情報処理装置に適用可能である。 こうした情報 処理装匱では、 本体側のプロセッサが付加制御装置を認識してその処理を付加制 御装置側に用意したァドレスに移行する機能を備えていれば、 既存の電子装置に おいても、 本発明の付加制御装置および情報処理装置を実現することほ容易であ る。 かかる機能を備えていない場合でも、 本体側プロセッサを付加制御装 ©に 82 憶した処理に移行させる手法は種々考えられる。

6 8 0 0 0系のプ οセッサは、 データを所定のァドレスから読み込む処理を行 なう際、 データバス上のデータが確立しているか否かをデータを出力する機器 (スレーブ） がプロセッサに応答する信号 D T A C Kにより判断している。 そこ で、 本体側のプロセッサが本体側に儺える R OMに記億した処理を実行中に、 絶 対番地へのジャンプ命令を実行しようとしたとき、 絶対番地へのジャンプ命令の 実行であることを付加制御装置側でイ ンストラクシ sンを解析して検出しておき、 本体側の本来の R O Mがデータバスにジャンブ先の絶対番地を出力するタイ ミン グより先に、 付加制御装置側に内蔵した R O Mの実行ァドレスをデータバスに出 力すると共に信号 D TAC Kを本体側ブロセ vサに返し、 強制的に付加制御装置 内の所定アドレス以降に処理を移行させる構成が取り得る。 —旦、 処理が付加制 御装 S側の R O Mに移ってしまえば、 その後の処理はいかようにも構成すること ができる。

この例では、 本体側のプロセッサが始対ァドレスへのジャンプ命令を実行する ことを前提としているが、 ジャンプ命会そのものも本体側の R O Mから読出して ることに着目し、 電源投入後最初に R OMからィンストラクシ sンを読出すと き、 該インストラクションの読出より先に、 付加制御装置側からジャンブ命令に 相当するコードをデータバスに載せると共に信号 D T A C Kを返す構成とするこ とも可能である。 これらの手法では、 信号 D T AC Kの競合という問題を生じる 恐れはあるが、 バスのタイミングを細かく解析すれば、 実現可能である。

また、 以上鋭明した実施伢では、 付加制御装置は筐体内にプリント基扳を収納 レ単体で取り扱 可能なカートリ Vジとして構成したが、 拡張ス口ッ トに装着さ れる基板単体の構成としても差しつかえない。 また、 複数のコネクタを占有して ひとつの付加制御装 Sを実現するものであっても差 つかえない。 更に、 箧体自 体をブリント基板として構成したものも、 本発明の一想様として実現可能である。 本発明は以上の実施例に何等限定されるものではなく、 例えば、 アウトライン フォントを内蔵したカートリ ジにおいてプリンタ本体から文宇のボイント数等 のデータを受け取りその文字の指定ボイント数のビットィメージを生成してプリ ンタ本体に転送する構成、 霪子装置から受け取つたデ一タを付加制御装置で特に 複雑な処理をすることなく単に S憶したり表示したりする構成、 あるいはプリン タ本体がインクジ-ットプリンタである構成など、 本発明の要旨を逸脱しな 範 囲内にお て、 毽々なる想様で実施し得ることほ勿論である。

[産業上の利用可能性】

本発明は、 プロセッサを用いたあらゆる装 e、 例えばプリンタ、 車載の ¾装品、 ファクシミ リ、 電話、 電子手帳、 ¾子楽器、 電子カメラ、 翻訳器、 ハンディコビ 一、キヤ yシュデイスペンサ、 リモコン装! §、 電卓など、 コネクタにより付加制 御装置が接铰可能なあらゆる情報処理装 Sに適用可能である。

Claims

請求の範囲

1 . 論理演算可能な第 1のプロセッサ、 該プロセッサが実行する処理を記 憶した第 1の記慷手段、 および該第 1のプロセッサの少なくともァドレス信号線 が接続されたコネクタを備えた電子装置と、

該¾子装置のコネクタに接烷される付加制御装置と

からなる情報処理装 Sであって、

前記電子装置は、

前記第 1のプロセッサの処理に基づき、 前記付加制御装置側に転送するデー タを前記コネクタを介して出力するデータ出力手段と、

該データ出力手段によりデータが出力されたことを、 前記付加制御装置に通 知するデータ出力通知手段と

を備え、

前記付加制御装置には、 前記データ出力の通知を受けて、 該出力されたデータ を読み取るデータ読取手段を備えた

情報処理装置。

2 . 讅求の範囲第 1項記載の情報処理装置であって、

付加制御装置は、

電子装置の第 1のプロセッサとは別儷の処理を実行する第 2のプロセッサと、 該第 2のプロセッサが実行する処理手順を記憧した第 2の記億手段と を備え、

電子装置は、 前記第 2のプロセッサに処理させるデータをデータ出力手段によ り出力する情報処理装置。

3 . 請求の範囲第 2項記載の情報処理装 ®であって、

付加制御装置は、 前記電子装爨のデ一タ出力通知手段からの通知を該第 2のプ σセツサに対する割込要求信号として受け付ける割込要求受付手段を備えた情報 処理装置。

4. 讒求項第 S項記載の情報処理装置であって、

付加制御装置の割込要求受付手段は、 電子装 eのデータ出力手段が出力したデ 一タを第 2のプロセッサが読み取ったとき、 データ出力通知手段からの通知を解 除する通知解除手段を備えた情報処理装置。

5. 請求の範囲第 2項記載の情報処理装置であって、

電子装置のデータ出力通知手段は、 データ転送の通知を該第 2のブ セッサが 読取可能なレジスタへのデータの書き込みにより行なう手段であり、

付加制御装置のデータ読取手段は、

前記レジスタに所定のデータが書き込まれたか否かを判断する判断手段と、 該レジスタに所定のデータが睿き込まれたとき、 前記電子装置のデータ出力 手段が出力するデータを読み取る手段と

を俯えた情報処理装置。

6. 請求項第 5項 HS載の情報処理装置であって、

付加制御装置のデータ読取手段は、 電子装置のデータ出力手段が出力したデー タを第 2のブ口セッサが読み取つたとき、 データ出力通知手段が香き ¾んだレジ スタのデータを消去する通知解除手段を備えた情報処理装置。

7 . 請求の範囲第 2項記載の情報処理装置であって、

電子装匱のデータ出力通知手段は、 データ転送の通知を該第 2のプロセプサの 入力ポートへの信号を出力することにより行なう手段であり、

付加制御装置のデータ籙取手段は、

前記入力ポートに所定の信号が入力されたか否かを判断する判断手段と、 該入力ポートに所定の信号が入力されたとき、 前記電子装置のデータ出力手 段が出力するデータを読み取る手段と

を備えた情報処理装置。

8. 蹐求項第 7項記載の情報処理装置であって、 付加制御装置のデータ読取手段は、 電子装置のデータ出力手段が出力したデー タを第 2のプロセッサが読み取ったとき、 前記電子装置の第 1のプロセッサにデ 一夕の転送完了を通知するデータ転送完了通知手段を備えた情報処理装置。

9 . 猜求項第 1項もしくは第 2項記載の情報処理装置であって、 電子装置のコネクタには、 第 1のプロセッサの少なくともァドレス信号線が接 続され、 データ出力手段は、 転送するデータをアドレス信号に反映させて出力す る手段であり、

付加制御装置のデータ読取手段は、 該出力されたアドレス信号から該ァドレス 信号に反映されたデータを読み取る手段である情報処理装置。

1 0 . 請求項第 1項もしくは第 2項記載の情報処理装置であって、

電子装置のコネクタには、 第 1のプロセッサの少なくとも制御信号線が接鎵さ れ、 データ出力手段は、 転送するデータを制御信号に反映させて出力する手段で あり、

付加制御装置のデータ銃取手段は、 該出力された制御信号から該制御信号に反 映されたデータを読み取る手段である情報処理装 s。

1 1 . 請求の範囲第 1項もしくは第 2項 HS載の情報処理装 Sであって、 付加制御装置には、 電子裝 Sの第 1のプロセッサが実行する処理手贖であって、 該電子装置からデータ転送を行なう処理手頫を記憶した第 3の記憶手段を備えた 情報処理装置。

1 2 . 請求の範囲第 2項記載の情報処理装置であって、

付加制御装置は、 少なくとも第 2のブ αセッサが実装されたプリント基板を備 え、 該ブリント基板を収納する S [体を有し、 単体で取扱い可能なカートリ ジと して構成された情報処理装 S。

1 3 . 第 2のプロセッサは、 付加制御装置が«子装置に装着された状態で放 熱に有利な位置に設けられた耪求の騮囲第 2項記載の情報処理装 E。

1 . 求の範囲第 1項ない 3に記載の情報処理装置であって、 付加制御装匱は、 データ読取手段が読み取ったデータを処理し、 該処理された 後のデータを電子装置に出力する処理データ出力手段を備えた情報処理装匱。

1 5. 讒理演算可能な第 1のプロセッサ、 該プロセッサが実行する処理を記 僮した第 1の ffi僮手段を備えた電子装 Sに、 該電子装置に設けられたコネクタを 介して接铙される付加制御装匱であって、

前記電子装置が、 前 E第 1のプロセッサの処理に基づき、 前 ¾2付加制御装 B側 に耘 するデータを前記コネクタを介して出力すると共に、 該データの出力を前 Ε付加制御装置に通知したとき、 該出力されたデータを読み取るデータ読取手段 を備えた

付加制御装置。

1 6. 猜^:の範囲第 1 5項記載の付加制御装置であって、

電子装置の第 1のプロセッサとほ別^ Sの処理を実行する第 2のプロセッサと、 該第 2のプロセッサが実行する処理手頫を記億した第 2の記僮手段と を備えた付加制御装置。

1 7 . 請求の範囲第 1 6項記載の付加制御装置であって、

電子装置のデータ出力通知手段からの通知を該第 2のプロセッサに対する割込 要求信号と Lて受け付ける割込要求受付手段を備えた付加制御装置。

1 8 . 請求項第 1 6項記載の付加制御装匿であって、

電子装置が出力したデータを第 2のプロセッザが読み取つたとき、 割込要求信 号を解除する割込解除手段を備えた付加制御装置。

1 9. 請求の範囲第 1 6項記載の付加制御装置であって、 電子装置が、 データ転送の通知を該第 2のプロセッサが読取可能なレジス夕へ のデータの書き込みにより行なったとき、 データ読取手段に賅電子装置が出力す るデータの読み取りを行なわせる手段を備えた付加制御装匱。

2 0 . 請求の範囲第 1 9項記載の付加制御装置であって、

データ読取手段は、 電子装置が出力したデータを第 2のプロセッサが読み取つ たとき、 レジスタに害き込まれたデータを消去する手段を備えた付加制御装置。

2 1 . 請求の範囲第 1 6項記載の付加制御装置であって、

電子装置が、 データ転送の通知を該第 2のプロセッサの入力ポートへの信号を 出力することにより行なったとき、 データ読取手段に、 前記電子装置の出力する データを読み取らせる手段を備えた付加制御装 。

2 2 . 請求項第 2 1項記載の付加制御装置であって、

データ読取手段は、 電子装 Sが出力したデータを第 2のプロセッサが読み取つ たとき、 前記電子装置の第 1のプロセッサにデータの転送完了を通知する手段を 備えた付加制御装置。

2 3 . 請求項第 1 5項もしくは第 1 6項記載の付加制御装 Sであって、 データ読取手段は、 電子装置が、 コネクタに接耪された第 1のプロセッサのァ ドレス信号に反映させて、 転送するデータを出力したとき、 該出力されたァドレ ス信号から該ァドレス信号に反映されたデータを読み取る手段である付加制御装 置。

2 4. 請求項第 1 5項もしくは第 1 8項記載の付加制御装度であって、 データ読取手段は、 電子装置が、 コネクタに接耪された第 1のプロセッサの制 御信号に反映させて、 転送するデータを出力したとき、 該出力された制御信号か ら該制御信号に反映されたデータを読み取る手段である付加制御装置。

2 5. 蹬求の範面第 1· 5項もしくほ第 1 6項 载の付加制御装置であって、 付加制御装置には、 電子装 Sの第 1のブロセッサが実行する処理手頤であつて， 該電子装 ®が付加制御装置へのデータ転送を行なう処理手顚を杞铤した第 3の記 憧手段を備えた付加制御装 B。

2 6. 請求の範囲第 1 6項記載の付加制御装置であって、

第 2のプロセッサが実装されたプリント基板を備え、 該ブリント基扳を収納す る筐体を耷し、単体で取扱 可能なカートリッジとして構成された付加制御装置。

2 7. 第 2のプロセッサほ、 付加制御裝 Sが電子装置に装着された状態で放 熱に穹利な位匱に設けられた藭求の範囲第 1 6項記載の付加制御装置。

2 8. 諺求の範囲第 1 5項な し 2 7に E載の付加制御装置であって、 データ読取手段が読み取ったデータを処理し、 該処理された後のデータを電子 装置に出力する処理データ出力手段を傰えた付加制御装置。

2 9. 請求の範囲第 1項記載の情報処理装置であつて、

電子装置は、 文字， 図形， 色彩の少なくとも一つの表示を行なう表示手段を備 え、

付加制御装置は、 電子装置から転送されたデータに基づいて前 ε装置に表示す る画像データ生成する画像データ生成手段を備えた

情報処理装置。

3 0. 電子装置は、 印宇データを受け取ってこれを印刷するプリンタである 請求の範囲第 2 9項 2載の情報処理装 S

3 1 . 猜求の範囲第 1 5項記載の付加制御装置であつて、

鼋子装置から受け取つたデータに基づ て、 画像データを展開する画像データ 展開手段を備えた付加制御装置。

3 2 . 論理演箅可能な第 1のプロセッサ、 該プロセッサが実行する処理を記 憧した第 1の記僮手段を備えた電子装置と、 該電子装置にコネクタを介して接続 され、 前記第 1のプロセッサとは別個の処理を行なう第 2のプロセッサを備えた 付加制御装置とが共働して行なう情報処理方法であって、

前記電子装置側では、 前記付加制御装 a側に転送するデータを、 前記コネクタ を介して出力すると共に、 該データの出力を前記付加制御装置に通知し、

前 aa付加制御装置側では、 前記コネクタを介して前 Eデータを受け取る 情報処理方法。

3 3 . データ転送の通知が割込要求により行なわれる猜求の範囲第 3 2項記 載の情報処理方法。

3 4. データ転送の通知が、 第 2のプロセッサから読取可能なレジスタへの データの書き込みにより行なわれる請求の範囲第 3 2項記載の情報処理方法。 、

3 5 . データ転送の通知が、 第 2のプロセッサの入力ポートへの信号出力に より行なわれる猜求の範囲第 3 2項記載の情報処理方法。

3 6 . 請求の範囲第 3 2項ないし第 3 5項記載の情報処理方法であって、 付加制御装置は、 電子装置から出力されるデータを読み取った後、 該データの 受け取りを、 該鬣子装置に通知する情報処理方法。

3 7 . 翁理演箅可能な第 1のプロセッサ、 該プロセッサが実行する処理を記 億した第 1の記憧手段、 および該第 1のプロセッサの少なくともァドレス信号線 が接蜣されたコネクタを俯えた電子装匿と、

該霪子装置のコネクタに接嫁される付加制御装置と

からなる情報処理装置であって、

前記付加制御装置には、

電子装 Sの第 1のプロセッサとは別個の処理を実行する第 2のプロセッサと、 詨第 2のプ σセッサが実行する処理手頫を記僮した第 2の記僮手段と、 該第 2の S使手段に記像された処理手顚により、 前 Ε第 2のプロセッサが処 理したデータを電子装置に出力する処理データ出力手段と、

該データの出力に伴って、 これを前 IB電子装置に通知する処理データ出力通 知手段と

を備え、

前記電子装置にほ、 前記データ出力の通知を受けて、 該出力されたデータを読 み取る処理デ一タ読取手段を衛えた

情報処理裝匿。

3 8 . 論理癀算可能な第 1のプロセッサ、 該ブロセササが実行する処理を記 億した第 1の記僮手段を えた電子装置に、 該電子装 eに設けられたコネクタを 介 て接耪される付加制御装匱であって、

霱子装 の第 1のプロセジサとは別個の処理を実行する第 2のプロセッサと、 該第 2のプロセッサが実行する処理手頫を £億した第 2の 32億手段と、 該第 2の記憧手段に aa憧された処理手順により、 前記第 2のブロセッサが処 理したデータを電子装 に出力する処理データ出力手段と、

該データの出力に伴って、 これを前記電子装置に通知する処理データ出力通 知手段と

を備えた付加制御装置。

3 9 . 論理演算可能な第 1のブロセ サ、 該プロセッサが実行する処理を ffi 憶した第 1の S¾手段を備えた電子装匿と、 該電子装置にコネクタを介して接続 され、 前 E第 1のブロセ サとは別個の処理を行なう第 2のプロセッサを備えた 付加制御装置とが共截して行なう情報処理方法であって、

前 3H付加制御装 S側では、 前記電子装置に転送するデータを、 前記コネクタを 介して出力すると共に、 該データの出力を前記電子装 ©に通 し、

前記霪子装度側でほ、 前妃コネクタを介して前記データを受け取る

情報処理方法。