WO1993025006A1 - D/a converter and a/d converter - Google Patents

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WO1993025006A1
WO1993025006A1 PCT/JP1993/000717 JP9300717W WO9325006A1 WO 1993025006 A1 WO1993025006 A1 WO 1993025006A1 JP 9300717 W JP9300717 W JP 9300717W WO 9325006 A1 WO9325006 A1 WO 9325006A1
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bit
converter
signal
dza
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PCT/JP1993/000717
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Yasunori Tani
Tetsuhiko Kaneaki
Akira Sobajima
Hideaki Hatanaka
Yoshihiko Fukumoto
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Matsushita Electric Industrial Co., Ltd.
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    • H03M7/3022—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type

Definitions

  • the present invention relates to a D / A (Digital / Analog) converter for converting a digital signal into an analog signal, and a digital / analog (D / A) converter for converting an analog signal into a digital signal.
  • D / A Digital / Analog
  • D / A digital / analog
  • (Analog Digital) conversion device that converts the signal into a digital signal.
  • the sampling frequency of the digital signal is higher than the sampling frequency of the digital signal.
  • FIG. 24 is a block diagram showing an example of a conventional DZA converter.
  • Numeral 10 is a digital fin- olator (DF), which multiplies the sampling frequency fs of the input digital signal by k times (k ⁇ 2). It is a thing.
  • k 64.
  • 11 is a noise shaper (NS) that limits the word length of the digital signal output from the DF 10 and also sets the frequency characteristics of the noise. Is changed to a predetermined characteristic.
  • the noise shake of the tertiary characteristic, ' The output Y with respect to the input X is represented by the equation (1).
  • the signal is converted to a 1-bit pulse signal and output as an analog signal.
  • the A-converter shown in Fig. 24 uses the DF10 and NS11 to set the digital input signal to a sampling frequency of 64 fs and 11 levels.
  • a so-called over-sampling D / A converter that converts a digital signal to an analog signal at a higher sampling frequency. What is it.
  • Reference numeral 50 denotes a first-order delta-sigma modulator, which quantizes the input X, changes the frequency characteristics of noise, and outputs the result.
  • the error component, one Vql is extracted and output to the next stage, where the output Y1 for the input X is expressed by equation (2).
  • 5 1 is a second-order ⁇ modulator,
  • a quantization error component Vql of the ⁇ modulator 50 is input, and the input Vql is quantized and noise frequency characteristics are changed and output.
  • the output Y 2 with respect to one input V ql is expressed by equation (3).
  • Vq2 quantization error
  • Reference numeral 52 denotes a differentiator, which digitally differentiates the output Y 2 and outputs the result.
  • the output Y 2 ′ of the differentiator 52 with respect to the input Y 2 is represented by Expression (4).
  • V q2 (4)
  • 53 is an adder which adds the outputs Y1 and Y2 'to obtain the output NS of NS11.
  • FIG. 26 shows the results of obtaining the output signal spectrum by computer simulation. For simplicity, the signal is shown from 0 to 2 fs. Although only the 11-level digital signal was converted to an analog signal as described above, the signal was converted according to NS 11 as shown in FIG. 26. In a signal band of 0 to fs / 2, a dynamic range (D.) of 120 dB or more can be obtained.
  • D. dynamic range
  • the PWM 19 requires at least a clock of 704 fs.
  • 704 fs 33.792 MHz.
  • DA conversion When DA conversion is performed by a method other than PWM, it is possible to operate with lower power than in PWM.
  • a DA conversion circuit using a resistor string may be used.
  • this requires an extremely high relative accuracy of the resistor string. The reason is that the digital signal whose word length is limited by NS 11 is not affected by the small word length but is still in the original signal band (0 to fs / 2). This is because high accuracy of 120 dB or more is maintained as described above.
  • the accuracy of the resistor string determines the DZA conversion accuracy.
  • a high-precision resistor string For high-precision D / A conversion, a high-precision resistor string is required. There was a problem that the manufacture of the conversion circuit became difficult.
  • Fig. 27 is a block diagram showing an example of a conventional AZD converter.
  • reference numeral 70 denotes a subtractor, which outputs a difference between two input analog signals.
  • An analog input from the outside is input to the addition terminal of the subtractor 70.
  • 7 1 is an integrator which accumulates and outputs the analog signal output from the subtractor 70.
  • Numeral 72 denotes a quantizer which converts an analog signal output from the integrator 71 into a digital signal and outputs the digital signal.
  • the analog input is a ⁇ 1 signal.
  • Reference numeral 79 denotes a DZA converter, which converts the output of the quantizer 72 into an analog signal.
  • the output of the DZA converter 79 is input to the subtraction terminal of the subtractor 70.
  • the AZD converter shown in Fig. 27 is known as a noise-sewing type AZD converter with primary characteristics, and the output Y with respect to the input X is expressed by the equation (5). It is represented by
  • the sampling frequency (FS) is 64 fs
  • the input signal frequency is about 0.02 fs
  • the input signal level is O dB
  • Figure 28 shows the results obtained by using a computer simulation to obtain the output signal spectrum for this case. For the sake of simplicity, the bandwidth from 0 to 2 fs is shown.
  • a dynamic range (D.) of about 57 dB can be obtained in the signal band of 0 to fs / 2. .
  • the DZA converter 79 is considered to require at least the accuracy of a digital signal to be obtained.
  • the output of the DZA converter 79 has a 3% error as shown in Table 2.
  • the present invention solves the above-mentioned conventional problems, and does not require a high-level power such as a PWM, and also requires a high accuracy in a DZA conversion circuit.
  • the aim is to provide a DZA converter that does not require a high-precision device as well as an A / D converter that does not require a high-precision device for the DA converter 79. Target.
  • the present invention has the following configuration. That is, (1) a digital filter for increasing the sampling frequency of the input digital signal by a factor of k (k ⁇ 2); A noise generator for receiving the output of the noise filter as input, changing the frequency characteristic of the noise to a predetermined characteristic together with the word length limitation, and the noise generator. A decoder for converting the output of the decoder into a 1-bit signal sequence corresponding to the value of the input, and a plurality of converters for converting the output of the decoder to an analog signal.
  • a 1-bit DZA converter train composed of a plurality of 1-bit DZA converters, and an analog adder for integrating outputs of the 1-bit D / A converter trains,
  • the output of the decoder is an output such that the number of 1-bit signals corresponding to the value of the output of the noise signal X-P is circulated.
  • a multi-stage quantization type noise shaper that changes to a predetermined characteristic, and the output of each stage of the aforementioned noise system X — PA are input as inputs and correspond to the values of the inputs.
  • a 1-bit DZA converter train composed of a plurality of 1-bit D / A converters for converting each output of the coder into an analog signal, and the 1-bit DZA converter
  • An analog adder for synthesizing the output of the converter train, wherein the output of the decoder is a 1-bit number corresponding to the value of the output of the noise sweeper.
  • a DA converter with an output that allows the signal to circulate.
  • a subtractor that receives two analog signals and outputs the difference between the two, an integrator that integrates the analog output of the subtractor, and an output of the integrator.
  • a quantizer for converting a digital signal into a digital signal; and a decoder for converting a digital output of the quantizer into a 1-bit signal sequence corresponding to the value of the signal.
  • a 1-bit DZA converter train for converting the output of the decoder into an analog signal and an output of the 1-bit D / A converter train, respectively.
  • An analog adder that outputs to the subtraction terminal of the subtractor, an analog input is input to the addition terminal of the subtractor, and a digital output is output from the quantizer.
  • the number of 1-bit signals corresponding to the value of the output of the quantizer circulates through the output of the decoder.
  • a Z D converter and be that o was the Do output Let 's that
  • a first subtractor that receives two analog signals and outputs a difference between the two, and a first integrator that integrates an analog output of the first subtractor.
  • a second subtractor that uses the analog output of the first integrator as an input to an addition terminal, and a second integration that integrates the analog output of the second subtractor And an output of the second integrator using a digitizer.
  • a quantizer for converting a digital output of the quantizer into a one-bit signal sequence corresponding to the value of the signal; and a quantizer for converting the digital output of the quantizer into a one-bit signal sequence corresponding to the value of the signal.
  • the 1-bit D / A converter train for converting the output of the decoder into an analog signal, respectively, and the output of the 1-bit D / A converter train are combined to obtain the first and second outputs.
  • the analog input is inputted to the addition terminal of the first subtractor, and the digital output is provided.
  • Output from the quantizer, and the output of the decoder is an output such that the number of 1-bit signals corresponding to the output value of the quantizer circulates.
  • AZD converter is an output such that the number of 1-bit signals corresponding to the output value of the quantizer circulates.
  • the present invention converts the output of a noise-synthesizer in a DA converter into a 1-bit signal train with a decoder, and then converts the output to a 1-bit signal sequence.
  • the sampling frequency at the time of D / A conversion can be changed to the noise output digital output. It is possible to operate at much lower power than the PWM, which is the same as the sampling frequency of the above.
  • the decoder is assigned so that the output of the noise sweeper is circulated to a plurality of 1-bit DZA converters. The correlation between the output value and the specific 1-bit DZA converter is eliminated. As a result, even if there is a relative error (variation) in the output between the 1-bit DZA converters, the occurrence of distortion and noise in the signal band is reduced. can do .
  • FIG. 1 is a block diagram illustrating an embodiment of a DZA conversion device according to the present invention
  • FIG. 2 is a circuit diagram illustrating an example of a DZA conversion circuit 15 in FIG.
  • FIG. 3 is a block diagram showing an example of the decoder 12 of FIG. 1
  • FIG. 4 is based on Table 5
  • FIG. 1 is an output signal spectrum of the DZA converter of FIG. 1, and FIG.
  • FIG. 6 is the DZA converter of FIG.
  • FIG. 7 shows an output signal spectrum when the operation of the pointer 30 is such that signals 0 to 9 are repeatedly output in order without depending on the output of NS11. Is the output signal spectrum of the D / A converter of FIG.
  • FIG. 8 is a block diagram showing another embodiment of the DZA converter according to the present invention.
  • FIG. 9 is a block diagram showing an embodiment of the noise looper 41 of FIG. 8
  • FIG. 10 is a circuit diagram showing an example of the D / A conversion circuit 47 of FIG. 1 1 is based on Table 9,
  • the output signal spectrum of the D / A converter in FIG. 8 is based on Table 10
  • the output signal spectrum of the DZA converter in FIG. 8 is based on Table 10
  • FIG. 13 is based on Table 10.
  • Table 11 the output signal spectrum of the DA converter of FIG. 8 is shown
  • FIG. 14 is based on Table 12, the output signal spectrum of the A converter of FIG. 8 is shown.
  • FIG. 14 is based on Table 12
  • FIG. 15 is a block diagram showing an embodiment of the AZD conversion device according to the present invention
  • FIG. 16 is a circuit diagram showing an example of the D / A conversion circuit 73 of FIG. 15
  • FIG. 17 is the output signal spectrum of the AZD converter shown in FIG. 15 based on Table 15
  • FIG. 18 is the A / D converter shown in FIG.
  • the output signal spectrum when the operation is not repeated from the output of NS 11 and the signals 0 to 9 are repeatedly output in order
  • FIG. 9 shows the AZD conversion according to the present invention.
  • a lock diagram showing another embodiment of the device Fig. 20 is the spectrum of the output signal of the AZD converter of Fig. 19, and Fig. 21 is the output signal spectrum of the AZD converter of Fig. 19 based on Table 2.
  • FIG. 19 shows the output signal spectrum of the AZD converter shown in FIG. 19, and FIG. 23 shows the AZD converter shown in FIG. 19, in which the operation of the pointer 30 is converted to the output of NS 11.
  • Fig. 24 shows an example of a conventional 0/8 converter 25 is a block diagram showing an example of the noise shaper 11 shown in FIG. 24, and
  • FIG. 26 is a block diagram showing the output signal of the DZA converter shown in FIG. 24.
  • FIG. 27 is a block diagram showing an example of a conventional A / D converter
  • FIG. 28 is an output signal spectrum of the A / D converter shown in FIG.
  • FIG. 29 is an output signal spectrum of the AZD converter of FIG. 27 based on Table 2.
  • FIG. 1 is a block diagram showing an embodiment of a D / A converter according to the present invention.
  • 10 is a digital filter (DF)
  • 11 is a noise filter, ° (NS), and both are shown in FIG. 24.
  • It has the same configuration and functions as those of Reference numeral 12 denotes a decoder (DEC) that outputs m 1-bit signals corresponding to the digital signals output from the NS 11 1 .
  • Reference numeral 13 denotes a 1-bit DZA converter train (DAC), from the first DA converter (DAC-1) to the m-th D / A converter (DAC-m). It consists of m uniform 1-bit D / A converters.
  • Reference numeral 14 denotes an analog adder that sums m analog signals output from the DAC 13 and outputs the result as an analog signal.
  • Reference numeral 15 denotes a DZA conversion circuit, which comprises a DAC 13 and an analog adder 14.
  • the circuit 15 converts the analog signal to an analog signal, and converts the digital signal to an analog signal at a higher sampling frequency.
  • FIG. 2 shows an example of the DZA conversion circuit 15 of FIG.
  • reference numeral 13 denotes a 1-bit D / A converter array (DAC)
  • 14 denotes an analog adder
  • 15 denotes a DZA conversion circuit, each corresponding to FIG. ing .
  • Reference numeral 20 denotes an impulse evening, which inverts and outputs a 1-bit input signal.
  • 21 and 22 are resistors
  • 23 is an operational amplifier (arithmetic amplifier). Explaining the operation of FIG. 2, first, the non-inverting input terminal of the operational amplifier 23 is grounded, and the inverting input terminal is a virtual ground point.
  • All the 1-bit input signals are connected to the inverting input terminal of the operational amplifier 23 via the inverter 20 and the resistor 21, and the resistor 2 2 Is connected to the output terminal of the operational amplifier 23 via In other words, a current adding circuit composed of the resistors 21 and 22 is configured.
  • the resistance of the resistor 21 of DAC-1 is Rl
  • the resistance of the resistor 21 of DAC-2 is R2
  • the resistance of the resistor 21 of DAC-m is Rm.
  • the analog output voltage E o can be obtained by Expression (6).
  • V is the output voltage of the inverter.
  • the analog output is a voltage that is proportional to the number of signals that are "0" of the 1-bit input signal (in other words, the output of the inverter 20 is "1"). The value is to be output.
  • Fig. 3 shows an example of DEC.12 in Fig. 1.
  • reference numeral 30 denotes a pointer, which outputs the remainder of the accumulated value of the input signal.
  • Reference numeral 31 denotes a ROM (read only memory), which is an m-bit data corresponding to an address in which an input signal is lower and an output of the pointer 30 is higher. It outputs the data.
  • m 10 (p — 1).
  • the pointer 30 accumulates 11-level signals (0 to: L0) output from the NS 11 in FIG. The remainder of 10 is found and output. Therefore, the output becomes 10 from 0 to 9.
  • an address in which the input signal is lower and the output signal of the pointer 30 is higher is input to the ROM 31 to obtain 10-bit data.
  • This 10-bit data represents 10 1-bit signals.
  • Table 3 shows the relationship between the address (expressed in decimal notation for each of the upper and lower digits) and data (10 1-bit signals).
  • Lower 0
  • 1 2
  • Lower 3 Upper data Upper data Upper data Upper data Upper data Upper data Upper data
  • Table 3 Explaining in Table 3, the 10-bit data is "1" only as indicated by the numerical value of the input signal immediately below the address. The sum is now equal to the input signal. In addition, the lower part of the address, that is, the value of the output signal of the pointer 30 is shifted to the left as much as the value indicates, and the overflowing digits are circulated so as to appear from the right. Yes.
  • ROM 31 As shown in Table 3, data is output as shown in Table 4, for example.
  • Table 4 As can be seen from Table 4, only "1" indicated by the numerical value of the input signal is output so as to circulate through the 10-bit data. This indicates that there is no correlation between the input signal value and a specific bit of the 10-bit data. Therefore, even if there is a relative error between the outputs of the 1-bit DZA converter train 13 to which the 10-bit data is connected, the occurrence of distortion and noise in the signal band is reduced. It can be improved.
  • the output of the 1-bit D / A converter array 13 is, for example, 1% relative error as shown in Table 5 (the error is distributed evenly in the range of ⁇ 1%).
  • Figure 4 shows the results of a simulation in which the output signal spectrum was obtained under the same conditions as in Figure 26. For simplicity, the signal is shown from 0 to 2 fs.
  • the output from NS11 provides a dynamic range of more than 120 dB in the signal band of 0 to fs / 2, but in Fig. 4, the dynamic range is approximately It is a dynamic range of 103 dB, and even if there is a relative error (difference from the average value) of as much as 1% at the output of the 1-bit DA converter train 13 Despite this, it can be seen that the performance degradation is slight.
  • the output is such that data does not circulate, for example, the output signal spectrum when the output of the pointer 30 is fixed to 0 regardless of the input.
  • Figure 5 shows the results obtained by simulation. As can be seen in Fig. 5, the noise increased compared to Fig. 4, harmonic distortion occurred, and the dynamic range deteriorated significantly to about 58 dB. You can see that it is.
  • the operation of the pointer 30 is calculated by accumulating the 11-level signals (0 to: L0) output from the NS 11 in FIG. Although it is assumed that the remainder is obtained and output, as another embodiment of the present invention, the operation of the pointer 30 is performed in order of the signals 0 to 9 regardless of the output of the NS 11. It is also acceptable to output repeatedly.
  • Figure 6 shows the simulation results of the spectrum of the output signal in this case. As shown in Fig. 6, although the noise is increased compared to Figs. 26 and 4, the harmonic distortion that occurred in Fig. 5 is seen. It has disappeared, and the dynamic range has been improved as compared with FIG. In particular, in this method, the operation of the pointer 30 only repeats and outputs the signals 0 to 9 in order, and the operation of accumulation and remainder is unnecessary. The circuit size of the pointer 30 can be reduced.
  • Equation (8) The probability that the number of signals that become “1” in the output of DEC 12 in Fig. 1 becomes 1 is P If the probability of becoming 1 and 2 is P 2, and the probability of becoming m is P m, the effective value ⁇ rms of the relative error included in the analog output is Equation (8) is obtained.
  • ⁇ rms 2 ⁇ 1 ⁇ ⁇ ra ⁇ i 2 + ⁇ 2 ⁇ ⁇ ⁇ (- ⁇ i10 ⁇ (i + 1) modlO) 2
  • Equation (8) the first term on the right-hand side is due to the relative error of each DAC. Therefore, to reduce this term, the relative error between each DAC must be reduced. However, the second and subsequent terms on the right side are caused by the relative error between the combined DACs when combining and outputting the number of DACs corresponding to the output of DEC12. This term can be made smaller by the combination of DACs. As is clear from equation (4), reduce the second and subsequent terms on the right side For this purpose, the sum of the relative errors of adjacent DACs should be reduced, and for that purpose, the adjacent bits of the output signal sequence of DEC 12 are contradictory. It is sufficient to arrange the DACs so that the DACs that wait for a relative error (a negative error relative to the positive relative error, or vice versa) can be assigned. .
  • the output of the 1-bit D / A converter array 13 has a relative error of 1% as shown in Table 6, for example, and the sign of the relative error. Are opposite (plus and minus are alternating) in adjacent DACs, the output signal spectrum is changed under the same conditions as in Figure 4.
  • Figure 7 shows the results obtained in the simulation.
  • the 1-bit DZA converters of DAC 13 are output to D 1, D 2, D 3, D 4,..., D m, respectively, in order of output level. -3, D m -2, D m-1, D m, the assignment of a 1-bit DZA converter to each bit of the DEC 12 output signal sequence
  • D1, Dm-1, D3, Dm-3, ..., D4, Dm-2, D2, Dm may be arranged in this order. According to this array, the output of the 1-bit DZA conversion sequence 13 is as shown in Table 6.
  • FIG. 8 is a block diagram showing an embodiment of the D / A converter according to the present invention.
  • reference numeral 10 denotes a digital filter (DF), which has the same configuration and function as those shown in FIG.
  • Numeral 41 denotes a multi-stage quantized noise sharpener (NS) having a configuration similar to that of NS11 in FIG. 25, but having outputs Y1 and Y as described later. 2 'is output as it is without addition.
  • Reference numerals 42 and 43 denote decoders (DEC), and m and DEC 43 correspond to the digital signals output from the NS 41, respectively. Outputs n 1-bit signals.
  • 4 4 and 4 5 are a series of A group of 1-bit D / A converters (DACs) in the 1-bit D / A converter train, and 44 are the first DZA converters (DAC-1) to the m-th DZA converters (DAC-1) Up to DAC — m) and 45 are all uniform (m + n) from the first DA converter (DAC-1) to the nth DZA converter (DAC-n). It consists of one 1-bit DZA converter.
  • Reference numeral 46 denotes an analog adder which integrates the (m + n) analog signals output from the DACs 44 and 45, and outputs an analog signal. Is output.
  • Reference numeral 47 denotes a D / A conversion circuit, which is composed of DACs 44 and 45 and an analog adder 46.
  • Fig. 9 shows the configuration of NS41 in Fig. 8 in more detail.
  • NS 41 in FIG. 8 has a similar configuration and function to NS 11 in FIG. 25, and includes a primary ⁇ modulator 50 and a secondary ⁇ modulator 5.
  • the differentiator 52 is the same, and the description is omitted.
  • NS11 in Fig.25 outputs the output Y1 of the primary ⁇ ⁇ modulator 50 and the output Y2 'of the differentiator 52 by the adder 53.
  • Y1 and Y2 ' are respectively This is the point that the signals are output independently, and the DZA conversion circuit 47 adds Y1 and Y2 ', as described later.
  • the adder 53 can be omitted, and the circuit scale can be reduced.
  • FIG. 10 shows an example of the DZA conversion circuit 47 in FIG.
  • reference numerals 44 and 45 denote 1-bit DZA converter groups (D AC :), and reference numeral 46 denotes an analog adder, which correspond to FIG. 8, respectively.
  • Reference numeral 60 denotes an inverter which inverts and outputs a 1-bit input signal. 6
  • a current adding circuit is constituted by the resistors 61 and 62.
  • the resistance value of the resistor 61 of the DAC 1 of the DAC 4 4 is R ll
  • the resistance value of the resistor 61 of the DAC 2 is R 12,...
  • the resistor 6 1 of the DAC m The resistance value of the DAC 45 of DAC 45, the resistance value of the resistor 61 of R1 is R21, the resistance value of the resistor 61 of the DAC 2 is R2,.
  • the analog output voltage Eo can be obtained by Expression (9).
  • D AC 44 and 45 are all uniform.
  • the output of the operational amplifier 63 or the analog output is "0" of the 1-bit input signal (in other words, the output of the inverter 30 is "1" ) That outputs a voltage value that is proportional to the number of signals that
  • reference numeral 30 denotes a pointer, which outputs the remainder of the accumulated value of the input signal. It is something.
  • Reference numeral 31 denotes a ROM (read-only memory) which has m bits corresponding to an address in which the input signal is at the lower level and the output of the pointer 30 is at the upper level. Outputs n bits of data.
  • the difference between DEC 4 2 and 4 3 is due to the difference between m and n, and the principle of operation is basically the same. I will explain only.
  • the DEC 4 2 receives 7 levels of signal Y1 (—3 to 13), but for simplicity, add 3 to the signal (0 to 6). I will proceed with the explanation.
  • the pointer 30 accumulates the seven-level signal Yl (0 to 6) output from the NS 41 in FIG. Calculate and output the remainder of. Therefore, there are six outputs (0 to 5).
  • an address in which the input signal is lower and the output signal of the pointer 30 is higher is input to the ROM 31 to obtain 6-bit data.
  • This 6-bit data represents six 1-bit signals.
  • Table 7 shows the relationship between the address (10-digit number) and data (6 1-bit signals) at this time.
  • the 6-bit data is "1" only as indicated by the numerical value of the input signal at the lower address, and the sum of each bit is the input signal. Are equal to each other.
  • the lower part of the address that is, the numerical value of the output signal of the pointer 30 is shifted to the left as much as shown, and the overflowing digits are circulated so as to appear from the right.
  • Table 8 As can be seen from Table 8, "1" as indicated by the numerical value of the input signal is output so as to circulate through the 6-bit data. It shows that there is no correlation between the signal value and a specific bit out of the 6-bit data. For this reason, even if there is a relative error between the outputs of each 1-bit D / A converter of DAC 44 to which the 6-bit data is connected respectively, even if there is a relative error in the signal band, The generation of distortion and noise can be reduced.
  • the DEC 42 is also described. Even in the case of the DEC 43, the input Y 2 ′ is 5 levels (12 to 12) and the output is 4 bits. Taking these differences into account, they are basically the same.
  • the sampling frequency (FS) is 64 fs
  • the input signal frequency is about 0.02fs
  • the input signal level is OdB.
  • the output signal spectrum when the output of 15 has a relative error of 1% as shown in Table 9 (the error is evenly distributed in the range of ⁇ 1%)
  • Figure 11 shows the results obtained by simulation.
  • Table 9 As shown in Fig. 26, a dynamic range of more than 120 dB can be obtained in the signal band of 0 to fs / 2 with the output from NS1. However, in Fig. 11, the dynamic range is about 104 dB, which is related to the fact that there is a relative error of 1% at the outputs of DACs 44 and 45. It is clear that the performance degradation is small.
  • the 1-bit D / A converters in the 1-bit D / A converter array consisting of DACs 44, 45 are arranged in order of output level, and for example, as shown in Table 9. If they are assigned as DACs 44 and 45 in this order, the relative error of the 1-bit D / A converter group in each DAC can be reduced equivalently. Noise can be reduced. In other words, for example, in the case of Table 9, the relative error obtained by combining DACs 44 and 45 is 1%, but the relative error of DAC 44 alone is 0.6% and that of DAC 45 is not. 0.4%.
  • NS 41 in FIG. 8 has a two-stage configuration as shown in FIG. 9, the arrangement of DACs 44 and 45 is as shown in Table 10 and each bit D is 1 bit.
  • the phase of the noise due to the relative error of the 1-bit D / A converter group in each DAC is Since the probability that the phases become opposite to each other increases and the cases where the phases cancel each other increase, the generation of the noise can be further reduced.
  • the sampling frequency (FS) is 64 fs
  • the input signal frequency is about 0.02fs
  • the input signal level is OdB.
  • Figure 12 shows the simulation results of the output signal spectrum when the outputs of 4 and 45 are as shown in Table 10. Show. As shown in Fig. 12, the dynamic range is about 105 dB, and the ldB noise is smaller than in Fig. 11. ing .
  • the 1-bit DZA converters of the 1-bit D / A converter array consisting of DACs 44 and 45 are arranged in the order of the output level, for example, as shown in Table 11. With DAC 44 at both ends and DAC 45 at the center If they are assigned, the difference between the average output levels of the DACs can be reduced, and the outputs Y1 and Y2 'of NS41 can be added to obtain the equation (2). Since the cancellation of the term of V ql in the equation (4) and the equation (4) can be realized with high precision, the generation of noise can be reduced.
  • a D A C 1 3 1. 0 0 5 0.5
  • the sampling frequency (FS) is 64 fs
  • the input signal frequency is about 0.02 fs
  • the input signal level is OdB.
  • Figure 13 shows the simulation results of the output signal spectrum when the outputs of 4 and 45 are as shown in Table 11. Show. As shown in Fig. 13, the dynamic range is about 106 dB, and the noise is about 2 dB better than in Fig. 11. Is getting smaller.
  • the sampling frequency (FS) is 64 fs
  • the input signal frequency is about 0.02 fs
  • the input signal level is OdB
  • the DAC 44 Figure 14 shows the simulation results of the output signal spectrum when the output of 45 is as shown in Table 12.
  • the dynamic range is about 106 dB
  • the noise is about 2 dB smaller than in Fig. 11. ing .
  • a D A C 1 3 1. 0 0 5 0.5
  • the DZA converter is configured as described above.
  • NS11 and NS41 used the ones represented by the formula (1), but if they function as noise shielders, they differ. It goes without saying that the degree and characteristics may be different.
  • the configuration of DEC 12 shown in FIG. 3 and the ROM data in Table 1 are only examples for explanation, and are not limited to them.
  • the number m of output bits of DEC 12 that is, the number m of 1-bit DZA converters 13
  • m may be a larger number depending on the circuit configuration and the like. .
  • FIG. 15 is a block diagram showing an embodiment of the A / D conversion device according to the present invention.
  • reference numeral 70 denotes a subtracter
  • 71 denotes an integrator
  • 72 denotes a quantizer, each having the same configuration and function as those shown in FIG.
  • Reference numeral 73 denotes a DZA converter, which converts the output of the quantizer 72 into an analog signal.
  • the output of the D / A converter 73 is input to the subtraction terminal of the subtractor 70.
  • Reference numeral 76 denotes an analog adder, which integrates the three analog signals output from the 1-bit D / A converter train 75 to form an analog signal. Output.
  • the AZD converter in Fig. 15 is known as a noise-sharing AZD converter with primary characteristics, and the output Y for the input X is as shown in Fig. 27. Similarly, it is expressed by equation (5).
  • FIG. 16 shows an example of a specific circuit of the DZA converter 73 in FIG.
  • the D / A converter 73, the decoder 74, the 1-bit D / A converter train 75, and the analog adder 76 are shown in FIG. 15 respectively. Yes, it is.
  • Reference numeral 80 denotes an inverter, which inverts and outputs a 1-bit input signal.
  • Reference numerals 81 and 82 denote resistors, and reference numeral 83 denotes an operational amplifier (operational amplifier). To explain the operation of FIG. 16, first, the non-inverting input terminal of the operational amplifier 83 is grounded, and the inverting input terminal is a virtual ground point.
  • All the 1-bit input signals are connected to the inverting input terminal of the operational amplifier 83 via an inverter 80 and a resistor 81, and further connected to a resistor 82 Is connected to the output terminal of the operational amplifier 23 through the terminal. That is, the current adding circuit is constituted by the resistors 81 and 82.
  • the resistor value of resistor 81 of DAC-1 is R1
  • the resistor value of resistor 81 of DAC-2 is R2
  • the resistor value of resistor 81 of DAC-3 is R3.
  • the analog output voltage Eo can be obtained by equation (10).
  • the output of the analog output 3 is immediately “0" of the 1-bit signal output from the decoder 74 (the output of the inverter 20 is immediately “1"). ) to you output a voltage value proportional to the number of signals that have Tsu name that not even the name of the 0
  • FIG. 3 shows an example of the decoder 74 shown in FIG.
  • reference numeral 30 denotes a pointer, which outputs the remainder of the accumulated value of the input signal.
  • 31 is R0M (read-only memory), which is a 3-bit address corresponding to an address in which the input signal is lower and the output of the pointer 30 is higher. It outputs data.
  • the pointer 30 is an input signal, that is, a two-bit signal output from the quantizer 72 of FIG. 15.
  • Table 13 To explain Table 13, the 3-bit data is lower than the address, that is, the number indicated by the numerical value of the input signal. Only “1" is set, and the sum of each bit is equal to the input signal. In addition, the lower part of the address, that is, the value of the output signal of the pointer 30 is shifted to the left as much as indicated, and the overflowing digits are circulated so as to appear from the right. Yes.
  • ROM 31 As shown in Table 13, for example, data is output as shown in Table 14. Input signal Pointer 30 output signal RO M31 output signal Time
  • Table 14 As can be seen from Table 14, only "1" indicated by the numerical value of the input signal is output so as to go around the 3-bit data. This indicates that there is no correlation between the numerical value of the input signal and a specific bit of the 3-bit data. For this reason, even if there is a relative error in the output of the 1-bit DZA converter 15 to which the 3-bit data is connected respectively, distortion and noise in the signal band can be obtained. Can be reduced.
  • the sampling frequency (FS) is 64 fs
  • the input signal frequency is about 0.02 fs
  • the input signal level is 0 dB.
  • Table 15 shows the output of DZA converter train 15
  • Figure 17 shows the simulation result of the output signal spectrum when the relative error is 3% as shown in the figure. For simplicity, the signal is shown from 0 to 2 fs.
  • the operation of the pointer 30 is described by accumulating the two-bit signals (“00” to “11”) output from the quantizer 72 in FIG. Although it is assumed that the remainder of the arithmetic operation 3 is obtained and output, as another embodiment of the present invention, the operation of the pointer 30 is performed independently of the output of the quantizer 72.
  • the signal of 0 to 2 may be repeated and output in order.
  • Figure 18 shows the results of a simulation of the output signal spectrum obtained in this case under the same conditions as in Figure 17. As shown in Fig. 18, although the noise increased compared to Fig. 17, the harmonic distortion that occurred in Fig. 29 was not seen. The dynamic range has also been improved to about 54 dB.
  • the operation of the pointer 30 merely repeats and outputs the signals of 0 to 2 in order, and the operation of the accumulation and the remainder is unnecessary, so that the void operation is not required.
  • the circuit scale of the data 30 can be reduced.
  • FIG. 19 is a block diagram showing another embodiment of the AZD converter according to the present invention.
  • 70 is a subtractor
  • 71 is an integrator
  • ⁇ 2 is a quantizer
  • 73 is a DZA converter, which are the same as those shown in FIG. 15.
  • Reference numeral 77 denotes a subtractor
  • reference numeral 78 denotes an integrator, which have the same configuration and function as the subtractor 70 and the integrator 71, respectively.
  • Fig. 19 an analog input from the outside is input to the addition terminal of the subtractor 77, and the analog signal output from the subtracter 77 is The output is accumulated by the integrator 78, and is further input to the addition terminal of the subtractor 70. Subsequently, the analog signal output from the subtractor 70 is accumulated by the integrator 71 and output, and the output is output from the analog signal by the quantizer 72. The digital signal is converted into a digital signal and becomes a digital output. The digital output is also input to the DA converter 73, converted into an analog signal, and input to the subtractor 77 and the subtraction terminal of the subtractor 70. It has been done.
  • the AZD converter shown in Fig. 19 is known as a noise-swinging AZD converter with a quadratic characteristic, and the output Y with respect to the input X is expressed by the formula ( It is represented by 1 1).
  • V q is the quantization error of the quantizer 7 2
  • Fig. 20 shows the results obtained by computer simulation of the output signal spectrum in this case. For the sake of simplicity, the bandwidth from 0 to 2 fs is shown. As shown in Fig. 20, a dynamic range (D.R.) of about 83 dB can be obtained in the signal band of 0 to fs / 2.
  • D.R. dynamic range
  • the DZA converter 73 is equivalent to the DZA converter 73 of FIG. 15 and the input / output relationship of the ROM 31 of the decoder 74 is shown.
  • Table 13 if the output of the 1-bit D / A converter train 75 has a relative error of 3% as shown in Table 15, the output signal spectrum is The room should look like Figure 22. For simplicity, signals from 0 to 2 fs are shown here. As shown in Figure 22, the dynamic range is about 83 dB, which is related to the fact that there is a relative error of 3% at the output of the DZA converter train 75. It can be seen that the performance degradation was slight.
  • the DZA converter 73 of FIG. 19 is also similar to the D / A converter 73 of FIG.
  • the operation of the interface 30 may be such that the signals of 0 to 2 are repeatedly output in order without depending on the output of the quantizer 72.
  • Figure 23 shows the simulation results of the output signal spectrum in this case. As shown in Fig. 23, although the noise increased compared to Fig. 22, the harmonic distortion that occurred in Fig. 21 was observed. It has disappeared, and the dynamic range has been improved to about 56 dB.
  • the AZD converter has been described in FIGS. 15 and 19, it may have a different configuration as long as it has the same functions and characteristics.
  • a device that simultaneously performs the operations of the subtractor 70 and the integrator 71 may be used.
  • the configuration of the decoder 74 shown in FIG. 3 and the ROM data in Table 13 are only examples for explanation, and are not limited to this. No.
  • the output of the decoder 74 is connected to the p-th output of the quantizer 72.
  • the number of bits that is, the number of 1-bit DZA converters 15
  • P-1 the number of 1-bit DZA converters 15
  • the circuit The number may be more than this depending on the configuration and the like.
  • the sampling frequency at the time of DZA conversion is the sampling frequency of the digital output of the noise sweeper.
  • the wave number it has an excellent feature that it can operate with much lower power than PWM.
  • the decoder is assigned to circulate the output of the noise generator, 'to a plurality of 1-bit DZA converters. There is no correlation between the output value of the noise shaper and a specific 1-bit DZA converter, and even if there is a relative error in the output between each 1-bit DZA converter, the signal It has an excellent feature that it can reduce the occurrence of distortion and noise in the band.
  • the DZA converter is the DZA converter of the present invention
  • the output of the 1-bit DZA converter in the DZA converter has a relative error. Even in this case, the generation of distortion noise in the signal band can be reduced, and therefore, the DZA conversion circuit does not require a high-precision device and can be easily manufactured. It has the excellent feature that a high-precision AZD converter can be realized.
  • the AZD conversion device of the present invention can further improve the AZD conversion accuracy by using a noise-shaping AD converter having a secondary characteristic.
  • a noise-shaping AD converter having a secondary characteristic In this case, 1-bit DA converter 15 The effect of reducing the occurrence of distortion noise in the signal band with respect to the relative error existing at the output of the multiplexing device becomes even more remarkable.
  • a lower sampling frequency is required in order to obtain AZD conversion accuracy equivalent to that of the first-order noise-single type AZD converter. It is possible to make a new device.

Description

明 細 書
発明 の 名称
D Z A変換装置 お よ び A Z D変換装置
技術分野
本発明 は デ ィ ジ タ ル信号 を ア ナ ロ グ信号 に 変換 す る D / A ( デ ィ ジ タ ル / ア ナ ロ グ ） 変換装置、 お よ び ア ナ ロ グ信号 を デ ィ ジ タ ル信号 に 変換す る Aノ D ( ア ナ ロ グ デ ィ ジ タ ル） 変 換装置 に 関 し 、 特 に デ ィ ジ タ ル信号 の サ ン プ リ ン グ周 波数 よ り も 高 い サ ン プ リ ン グ周 波数で D Z A変換、 A / D変換を行 う 、 オ ー バ ー サ ン プ リ ン グ （oversampling) 型 の D / A変換装置お よ び A / D変換装置 に 関す る も の で あ る 。
背景技術
Dノ A変換装置の一つ と し て、 ノ イ ズ シ ヱ ーパ (Noise Shaper ) と P W Mを用 い た D Z A変換装置が報告 さ れて い る 。 従来報告 さ れて い た こ の方式の D Z A変換装置 に つ い て図 2 4 を 用 い て 説明 す る 。 な お 、 こ の技術 に つ い て は 、 例 え ば 「 ナ ン ョ ナ ノレ ' テ ク ニ カ ル · レ ポ ー ト （第 34巻第 2号、 昭和 63年 4月 ） PP.40-45」 に そ の記載が あ る 。
図 2 4 は従来 の D Z A変換装置の一例を示す プ ロ ッ ク 図で あ る 。 1 0 は デ ィ ジ タ ル フ イ ノレ タ （ D F ) で あ り 、 入力 さ れ た デ ィ ジ タ ル信号の サ ン プ リ ン グ周 波数 fsを k倍 （ k ≥ 2 ) に す る も の で あ る 。 こ こ で は k = 6 4 と す る 。 1 1 は ノ イ ズ シ エ ー パ （ N S ) で あ り 、 D F 1 0 か ら 出力 さ れ る デ ィ ジ タ ル信号の 語長制限 を 行 う と と も に ノ ィ ズ の周 波数特性を所定の特性 に 変 ィ匕 さ せ る も の で あ る 。 こ こ では 3次特性の ノ イ ズ シ ェ ー ク、' と し 、 入力 X に対す る 出力 Y は数式 （ 1 ) で表 さ れ る も の と す る 。
Υ = Χ + ( 1 - ζ -り 3 * V Q ( 1 ) 但 し 、 V q ： 量子化誤差
z "1 = c o s ^ - j * s i n 0
j ： 虚数単位
ま た、 出力 Yは 1 1 ( = p ) レ ベ ルの出力を持つ も の と す る 。 1 9 は パ ル ス 幅変調回路 （ P W M = Pulse Width Modulator ) であ り 、 N S 1 1 か ら 出力 さ れる デ ィ ジ タ ル信号に対応 し た 1 1 通 り の パ ル ス 幅を有す る 1 ビ ッ 卜 の パ ル ス 信号に 変換 し 、 ア ナ ロ グ信号 と し て出力す る。 図 2 4の A変換装置は、 D F 1 0 と N S 1 1 に よ り デ ィ ジ タ ル入力 信号 を サ ン プ リ ン グ周 波数 6 4 fs、 1 1 レ ベ ル と し た の ち に、 P W M 1 9 で さ ら に 少な く と も 7 0 4倍 （ = 6 4 x 1 1 ) の ク ロ ッ ク を用 い て ア ナ ロ グ信 号 に変換す る も の で あ り 、 デ ィ ジ タ ル信号を よ り 高 い サ ン プ リ ン グ周 波数で ア ナ ロ グ信号 に 変換す る い わ ゆ る オ ー バ ー サ ン プ リ ン グ型の Dノ A変換装置 と な っ て い る 。
図 2 4 の N S 1 1 の さ ら に詳 し い構成を図 2 5 に示す。 5 0 は 1 次 Δ Σ 変調器 (1st order delta-si gma modulatorリ で あ り 、 入力 X の量子化 と ノ イ ズ の周波数特性 の変更を行 っ て 出力 す る と と も に 、 量子化誤差成分 一 Vqlを 抽 出 し 次段 へ 出 力 す る 。 こ こ で入力 X に対す る 出力 Y 1 は数式 （ 2 ) で表 さ れ る 。
Y 1 =·Χ + ( 1 - ζ - 1 ) · V ql ( 2 ) 但 し 、 Vql ： 量子化誤差
ま た 、 こ こ で は出力 Y 1 が 7 ( = 1 ) レ ベ ル の 出力 （ 一 3 〜 + 3 ) を持つ も の と す る 。 5 1 は 2 次 Δ Σ変調器 で あ り 、 1 次 Δ Σ 変調器 5 0 の 量子化誤差成分一 V q l を 入力 と し 、 該入力 一 Vqlの量子化 と ノ ィ ズの周波数特性の変更を行 っ て出力す る 。 こ こ で入力一 V qlに 対す る 出力 Y 2 は数式 （ 3 ) で表 さ れ る 。
Y 2 = - V ql + ( 1 - z -】） Vq2 ( 3 ) 但 し 、 V q2 ： 量子化誤差
ま た、 こ こ では 出力 Y 2 が 3 レ ベ ル の出力 （ 一 1 ， 0 , + 1 ) を持つ も の と す る 。 5 2 は微分器で あ り 、 出力 Y 2 を デ ィ ジ タ ル微分 し て 出力 す る も の で あ る 。 微分器 5 2 の入力 Y 2 に対す る 出力 Y 2 ' は数式 （ 4 ) で表 さ れ る 。
Y 2 ' = ( 1 - z - 1 ) · Y 2
- ー ( 1 - z - ] ) · V ql - ( 1 - z - 1 ) 3 . V q2 ( 4 ) こ の と き の 出力 Y 2 ' は 5 ( = ρ 2 ) レ ベ ル の 出力 （ 一 2 〜 + 2 ) を持つ も の と なる。 5 3 は加算器であ り 、 出力 Y 1 と Y 2 ' を加算 し て N S 1 1 の 出力 Υ を得 る も の で あ る 。
図 2 4 の D Ζ Α変換装置に お い て、 サ ン プ リ ン グ周波数 （ FS ) を 6 4 fs、 入力 信号周 波数を 約 0.02fs、 入力信号 レ ベ ル を OdB と し た 場合 の 出 力 信号 ス ぺ ク ト ラ ム を コ ン ピ ュ ー タ · シ ミ ュ レ ー シ ョ ン で求 め た結果を図 2 6 に 示す。 簡単 の た め こ こ で は 0 〜 2 fsま で の信号を示 し て い る 。 前記 し た よ う に 僅か 1 1 レ ベ ル デ ィ ジ タ ル信号を ア ナ 口 グ信号に 変換 し た も の な が ら 、 図 2 6 に示 し た よ う に N S 1 1 に よ っ て 0 〜 f s/2の信号帯域で は 1 2 0 dB以 上 の ダ イ ナ ミ ッ ク レ ン ジ （ D. ） が得 ら れ る も の で め る 。
し か し な が ら 図 2 4 に示す構成で は 、 P W M 1 9 に は 少 な く と も 7 0 4 fsの ク ロ ッ ク を必要 と す る 。 例え ばデ ィ ジ タ ルォ ー デ ィ ォ で広 く 用 い ら れ て い る サ ン プ リ ン グ周 波数 fs = 48kHzの 場合 、 7 0 4 fs = 33. 792MHzと い う 極 め て 高 い ク 口 ッ ク と な り 、 電磁干渉や電磁妨害の対策が必要 に な る ほ ど実用上の課題 が あ る 。
P W M以外 の方式で D A変換を行 う 場合 に は P W Mの場合 よ り も 低い ク 口 ッ ク で動作 さ せ る こ と も 可能で あ る 。 例 え ば抵 抗列 を 用 い た D A変換回路を 用 い ればよ い。 し か し 、 こ の た め に は該抵抗列 に極め て高 い相対精度が必要で あ る 。 そ の理由 は、 N S 1 1 に よ っ て語長制限 さ れ た デ ィ ジ タ ル信号は 、 僅か な語長 に も 係 わ ら ず も と の信号帯域 （ 0 〜 f s/2 ) に お い て は前 記 し た よ う に 1 2 0 dB以上の高 い精度を維持 し て い る か ら で あ る 。 即 ち 、 該抵抗列 の精度が D Z A変換精度を決定す る こ と に な り 、 高精度の D / A 変換 の た め に は高精度の抵抗列が要求 さ れ る た め 、 D / A 変換回路 の 製造 が困難 に な る と い う 課題 が あ っ た 。
さ て 、 同様 な概念 に基づ く オ ー バ ー サ ン プ リ ン グ型 A D 変 換装置が報告 さ れて い る。 従来報告 さ れて いた こ の方式の A Z D 変換装置 に つ い て図 2 7 を用 い て説明 す る 。 な お、 こ の 技術 に つ い て は 「電子情報通信学会技術研究報告 CS83- 198」 に そ の記 載が あ る 。
図 2 7 は 従来の A Z D変換装置の一例を示す プ ロ ッ ク 図 で あ る 。 図 2 7 で、 7 0 は 減算器 で あ り 、 入力 さ れ る 二つ の ア ナ 口 グ信号の差を 出力 す る も の で あ る 。 外部か ら の ア ナ ロ グ入力 は 減算器 7 0 の加算端子 に入力 し て い る 。 7 1 は積分器で あ り 、 減算器 7 0 か ら 出力 さ れ る ア ナ ロ グ信号を累算 し て 出力 す る も の で あ る 。 7 2 は量子化器で あ り 、 積分器 7 1 か ら 出力 さ れ る ア ナ ロ グ信号 を デ ィ ジ タ ル信号 に変換 し て デ ィ ジ タ ル出 力 と す る も の で あ る 。 こ こ で は 2 ビ ッ ト （ p = 4 通 り ） の量子化 を行 う も の と し 、 入出力 の対応を表 1 に示す も の と す る 。 但 し ア ナ ロ グ入力 は ± 1 の信号 と す る 。
量子化器 7 2 の 入力値 量子化器 7 2 の 出力値
+ 1 . 0 〜 十 O + 1 . 5
0 . 0 ~ + 1 . 0 + 0. 5
— 1 . 0 〜 0 . 0 - 0 . 5
—— oo 〜 一 1 . 0 - 1 . 5
7 9 は D Z A 変換器 で あ り 、 量子化器 7 2 の 出力 を ア ナ ロ グ 信号 に 変換す る 。 D Z A 変換器 7 9 の 出力 は減算器 7 0 の 減算 端子 に 入力 し て い る 。
図 2 7 の A Z D 変換装置 は 1 次特性の ノ イ ズ シ - ー ビ ン グ型 A Z D 変換器 と し て知 ら れ る も の で あ り 、 入力 X に対す る 出力 Y は数式 （ 5 ) で表 さ れ る 。
Y = X + ( 1 - Z - 1 ) - V q ( 5 ) 但 し 、 V q : 量子化器 7 2 の量子化誤差
z _ 1 = c o s 6> - j - s i n 0
j ： 虚数単位
図 2 7 の Aノ D変換装置に お い て 、 サ ン プ リ ン グ周 波数 （ FS ) を 6 4 f s、 入力信号周波数を約 0. 02 f s、 入力信号 レ ベ ルを O d B と し た 場合 の 出 力 信号 ス ぺ ク ト ラ ム を コ ン ピ ュ ー タ · シ ミ ュ レ ー シ ョ ン で求 め た結果を図 2 8 に 示す。 簡単の た め こ こ で は 0 〜 2 fsま で の帯域を示 し て い る 。 図 2 8 に示 し た よ う に 0 〜 fs/2の信号帯域に お い て約 5 7 dBの ダ イ ナ ミ ッ ク レ ン ジ （D. ) が得 ら れ る も の で あ る 。
し か し な が ら 図 2 7 に示す構成で は、 D Z A変換器 7 9 は少 な く と も 得 よ う と す る デ ィ ジ タ ル信号程度の精度を必要 と す る と 考え ら れ る 。 例 え ば D Z A変換器 7 9 の 出力 が表 2 に 示す よ う に 、 3 %の誤差を持つ場合 を仮定す る 。
D A変換器 7 9 の入力値 Dノ / A変換器 7 9 の 出力値
+ 1. 5 1 . 5 0
+ 0. 5 0 . 5 0
一 0. 5 一 0 . 4 8
一 1. 5 - 1 . 5 0
2 こ の と き の 出 力 信号 ス ぺ ク ト ラ ム を コ ン ピ ュ ー タ · シ ミ ュ レ ー シ ョ ン で求め た結果 を図 2 9 に示す。 簡単 の た め こ こ で は 0 〜 2 fsま で の帯域を示 し て い る 。 図 2 9 に示 し た よ う に大 き な高調波歪の 発生が見 ら れ、 0 〜 fs/2の信号帯域 に お い て ダ イ ナ ミ ッ ク レ ン ジ は 約 4 5 dBと 大 き く 劣化 し て い る 。
こ の 原因 は D Z A変換器 7 9 の 出力 が非直線性を も つ こ と に あ る 。 従 っ て 、 高 い ダ イ ナ ミ ッ ク レ ン ジ を得 る た め に 、 D Z A 変換器 7 9 に高精度の装置を用 い な け ればな ら な い と い う 課題 があ っ た。
発明 の 開示
本発明 は こ れ ら 前記 し た従来の課題 を解決す る も の で 、 P W M の よ う に高 い ク 口 ッ ク を必要 と せ ず、 ま た D Z A 変換回路 に 高 い 精度 を 必要 と し な い よ う な D Z A 変換装置 を 提供 す る こ と 、 並 び に D A 変換器 7 9 に高精度の装置を必要 と し な い よ う な A / D 変換装置を提供す る こ と を 目 的 と す る 。
こ の 目的を達成す る た め に本発明 は以下の構成 と す る 。 即 ち 、 ( 1 ) 入力 さ れた デ ィ ジ タ ル信号の サ ン プ リ ン グ周 波数 を k 倍 ( k ≥ 2 ) にする デ ィ ジ タ ル フ ィ ノレ夕 と、 前記デ ィ ジ タ ノレ フ イ ノレ タ の 出力を入力と し語長制限と と もにノ イ ズの周波数特性を所定の特性に変 ィ匕させ る ノ イ ズ シ ヱ ー パ と、 前記ノ イ ズ シ ヱ ー パ の出力を入力 と し 該入力 の値 に対応 し た 1 ビ ッ ト 信号列 に変換す る デ コ ー ダ と 、 前記デ コ ー ダの出力を ア ナ ロ グ信号に変換す る複数個の 1 ビ ッ ト D Z A変換器で構成される 1 ビッ ト D Z A変換器列と、 前記 1 ビッ ト D / A 変換器列 の 出力 を総合す る ア ナ ロ グ加算器 と を備 え 、 前記 デ コ ー ダの 出力 を 、 前記 ノ イ ズ シ X — パ の 出力 の値 に 応 じ た数 の 1 ビ ッ ト信号が巡回するよ う な出力と した D Z A変換装置とする。
ま た本発明 は、
( 2 ) 入力 さ れた デ ィ ジ タ ル信号の サ ン プ リ ン グ周 波数 を k 倍
( k ≥ 2 ) に す る デ ィ ジ タ ル フ ィ ル タ と 、 前記 デ ィ ジ タ ノレ フ ィ ル タ の 出力 を 入力 と し 語長制限 と と も に ノ ィ ズ の 周 波数特性を 所定の 特性 に 変化 さ せ る 多段量子化型の ノ イ ズ シ ー パ と 、 前 記 ノ ィ ズ シ X — パ の 各段の 出力 を各 々 入力 と し該入力 の 値 に対 応 し た 1 ビ ッ ト 信号列 に変換す る 複数個 の デ コ ー ダ と 、 前記 デ コ ー ダ の 各 出 力 を ア ナ ロ グ信号 に 変換 す る 複数個 の 1 ビ ッ ト D / A 変換器 で構成 さ れ る 1 ビ ッ ト D Z A 変換器列 と 、 前記 1 ど ッ ト D Z A 変換器列 の 出力 を総合 す る ア ナ ロ グ加算器 と を備 え 、 前記 デ コ ー ダの 出力 を、 前記 ノ イ ズ シ ヱ ー パ の 出力 の値 に 応 じ た数 の 1 ビ ッ ト 信号が巡回 す る よ う な 出力 と し た D A 変 換装置 と す る 。
ま た本発明 は 、
( 3 ) 二つ の ア ナ ロ グ信号を入力 と し両者の差を 出力 す る 減算 器 と 、 前記減算器 の ア ナ ロ グ出力 を積分す る 積分器 と 、 前記積 分器 の 出力 を デ ィ ジ タ ル信号 に変換す る 量子化器 と 、 前記量子 化器 の デ ィ ジ タ ル出力 を該信号の値 に対応 し た 1 ビ ッ 卜 信号列 に変換す る デ コ ー ダ と 、 前記 デ コ ー ダの 出力 を そ れぞれ ア ナ 口 グ信号 に変換す る 1 ビ ッ ト D Z A 変換器列 と 、 前記 1 ビ ッ ト D / A 変換器列 の 出力 を総合 し て前記減算器 の減算端子へ 出力 す る ア ナ ロ グ加算器 と を備え、 ア ナ ロ グ入力 を前記減算器 の加算 端子へ入力 し 、 デ ィ ジ タ ル出力 を前記量子化器 よ り 出力 し 、 前 記 デ コ ー ダの 出力 を、 前記量子化器 の 出力 の値 に応 じ た数 の 1 ビ ッ ト 信号 が巡 回 す る よ う な 出 力 と し た A Z D 変換装置 と す る o
ま た本発明 は 、
( 4 ) 二つ の ア ナ ロ グ信号を入力 と し 両者の差を 出力 す る 第 1 の減算器 と 、 前記第 1 の減算器の ア ナ ロ グ出力 を積分す る 第 1 の積分器 と 、 前記第 1 の積分器の ア ナ ロ グ出力 を加算端子への 入力 と す る 第 2 の減算器 と 、 前記第 2 の減算器 の ア ナ ロ グ出力 を積分す る 第 2 の積分器 と 、 前記第 2 の積分器の 出力 を デ ィ ジ タ ル信号 に 変換す る 量子化器 と 、 -前記量子化器の デ ィ ジ タ ル出 カ を該信号の 値 に対応 し た 1 ビ ッ ト 信号列 に変換す る デ コ ー ダ と 、 前記 デ コ ー ダの 出力 を そ れぞれ ア ナ ロ グ信号 に変換す る 1 ビ ッ ト D A 変換器列 と 、 前記 1 ビ ッ ト D A 変換器列 の 出力 を総合 し て前記第 1 お よ び第 2 の減算器の減算端子へ出力 す る ア ナ ロ グ加算器 と を備 え 、 ア ナ ロ グ入力 を前記第 1 の減算器 の 加算端子 へ入力 し 、 デ ィ ジ タ ル 出 力 を 前記量子化器 よ り 出 力 し 、 前記 デ コ ー ダ の 出力 を 、 前記量子化器 の 出力 の値 に 応 じ た 数の 1 ビ ッ ト 信号が巡回す る よ う な 出力 と し た A Z D 変換装置 と す る 。
前記 し た構成 に よ り 本発明 は 、 D A 変換装置 に お け る ノ ィ ズ シ ヱ ー パ の 出力 を デ コ ー ダで 1 ビ ッ ト 信号列 に 変換 し さ ら に 1 ビ ッ ト D / A 変換器列 で ア ナ ロ グ信号 に 変換 す る こ と に よ り 、 D / A 変換時 の サ ン プ リ ン グ周 波数 が ノ イ ズ シ ヱ ー パ の デ ィ ジ タ ル出力 の サ ン プ リ ン グ周 波数 と 同 じ で よ く 、 P W M に 比較 し て 遥 か に 低 い ク 口 ッ ク で の 動作 が可能 で あ る 。 ま た デ コ ー ダが ノ イ ズ シ ヱ ー パ の 出力 を複数個 の 1 ビ ッ D Z A 変換 器 に巡回 す る よ う に割 り 当 て る こ と に よ り 、 ノ イ ズ シ エ ー パ の 出 力 値 と 特定 の 1 ビ ッ ト D Z A 変換器 と の 相 関 を 無 く し て い る 。 こ の こ と に よ っ て各 1 ビ ッ ト D Z A 変換器間 の 出力 に相対 誤差 （ バ ラ ツ キ ） があ る 場合 で も 、 信号帯域で の歪や ノ イ ズ の 発生を小 さ く す る こ と がで き る 。
図面 の 簡単 な 説明
図 1 は本発明 に よ る D Z A 変換装置の一実施例 を表す プ ロ ッ ク 図、 図 2 は 図 1 の D Z A 変換回路 1 5 の 一例 を 表す回路図、 図 3 は図 1 の デ コ ー ダ 1 2 の一例を表す プ ロ ッ ク 図、 図 4 は表 5に基づく 、 図 1の DZA変換装置の出力信号ス ぺ ク 卜 ム 、 図 5は 図 1 の D Z A変換装置で、 ポ イ ン タ 3 0 の 出力が入力 に よ ら ず 0 に固定 さ れて い る場合の出力信号 ス ぺ ク ト ラ ム 、 図 6 は図 1 の D Z A変換装置で、 ボ イ ン タ 3 0 の動作を N S 1 1 の 出力 に よ ら ず 0 〜 9 の信号を順に繰 り 返 し 出力す る も の と し た場合の 出力信号ス ぺ ク ト ラ ム 、 図 7 は表 6 に基づ く 、 図 1 の D / A変 換装置の 出力信号 ス ぺ ク ト ラ ム 、 図 8 は本発明 に よ る D Z A変 換装置 の 他 の実施例 を表す ブ ロ ッ ク 図、 図 9 は 図 8 の ノ イ ズ シ ユ ー パ 4 1 の実施例を表す ブ ロ ッ ク 図、 図 1 0 は図 8 の D / A変換回路 4 7 の 一例を表す回路図、 図 1 1 は表 9 に基づ く 、 図 8 の D / A変換装置の 出力信号ス ぺ ク ト ラ ム 、 図 1 2 は表 1 0 に基づ く 、 図 8 の D Z A変換装置の出力信号 ス ぺ ク ト ラ ム 、 図 1 3 は表 1 1 に基づ く 、 図 8 の D A変換装置の出力信号 ス ぺ ク ト ラ ム 、 図 1 4 は表 1 2 に基づ く 、 図 8 の A変換装置 の 出力信号 ス ぺ ク ト ラ ム 、 図 1 5 は本発明 に よ る A Z D変換装 置の一実施例を表す プ ロ ッ ク 図、 図 1 6 は図 1 5 の Dノ A変換 回路 7 3 の 一例を表す回路図、 図 1 7 は表 1 5 に基づ く 、 図 1 5 の A Z D変換装置の 出力信号ス ぺ ク ト ラ ム 、 図 1 8 は図 1 5 の A / D変換装置で、 ポ イ ン タ 3 0 の動作を N S 1 1 の 出力 に よ ら ず 0 〜 9 の信号を順に繰 り 返 し 出力す る も の し た場合の 出力信号ス ぺ ク ト ラ ム 、 図 9 は本発明 に よ る A Z D変換装置 の他の実施例を表す ロ ッ ク 図、 図 2 0 は図 1 9 の A Z D変換 装置の 出力信号の ス ぺ ク ト ラ ム 、 図 2 1 は表 2 に基づ く 、 図 1 9 の A Z D変換装置の 出力信号ス ぺ ク ト ラ ム 図 2 2 は表 1 5 に基づ く 、 図 1 9 の A Z D変換装置 の 出力信号 ス ぺ ク ト ラ ム 、 図 2 3 は図 1 9 の A Z D変換装置で、 ボ イ ン タ 3 0 の動作を N S 1 1 の 出力 に よ ら ず 0 〜 9 の信号を順 に繰 り 返 し 出力 す る も の と し た場合 の 出力信号 ス ぺ ク ト ラ ム 、 図 2 4 は従来の 0 /八 変 換装置の一例 を示す ブ ロ ッ ク 図、 図 2 5 は 図 2 4 の ノ イ ズ シ ェ ー パ 1 1 の 一例 を表す プ ロ ッ ク 図、 図 2 6 は図 2 4 の D Z A変 換装置 の 出力信号 ス ぺ ク ト ラ ム 、 図 2 7 は従来の A / D変換装 置の一例 を示す プ ロ ッ ク 図、 図 2 8 は図 2 7 の A / D変換装置 の 出 力 信号 ス ぺ ク ト ラ ム 、 図 2 9 は 表 2 に 基 づ く 、 図 2 7 の A Z D変換装置の 出力信号 ス ぺ ク ト ラ ム で あ る 。
発明 を 実施す る た め の最良の形態
以下本発明 の実施例 につ い て図面を参照 し な が ら 説明 す る 。 図 1 は本発明 に よ る D / A変換装置の一実施例 を表す プ ロ ッ ク 図で あ る 。 図 1 で、 1 0 は デ ィ ジ タ ル フ ィ ル タ （ D F ) 、 1 1 は ノ イ ズ シ ヱ ー ノ、 ° ( N S ) で あ り 、 と も に 図 2 4 で示 し た も の と 同一の構成 · 機能を有す る 。 1 2 は デ コ ー ダ （ D E C ) で あ り 、 N S 1 1 か ら 出力 さ れ る デ ィ ジ タ ル信号 に対応 し て m個 の 1 ビ ッ ト 信号を 出力 す る も の で あ る 。 1 3 は 1 ビ ッ ト D Z A変 換器列 （ D A C ) で あ り 、 第 1 の D _ A変換器 （ D A C — 1 ) か ら 第 mの D / A変換器 （ D A C — m ) ま で の 、 全 て均一 な m 個 の 1 ビ ッ ト Dノ A変換器で構成 さ れ る 。 1 4 は ア ナ ロ グ加算 器で あ り 、 D A C 1 3 か ら 出力 さ れ る m個 の ア ナ ロ グ信号 を総 合 し 、 ア ナ ロ グ信号 と し て 出力 す る 。 1 5 は D Z A変換回路 で あ り 、 D A C 1 3 と ア ナ ロ グ加算器 1 4 と で構成 さ れ る 。 図 1 の D Z A変換装置 は 、 D F 1 0 と N S 1 1 に よ り デ ィ ジ タ ル入 力信号を サ ン プ リ ン グ周波数 6 4 fs、 1 1 ( = p ) レ べ ノレ と し た の ち に、 D E C 1 2 で m個の 1 ビ ッ ト 信号 と し、 さ ら に D Z A 変換回路 1 5 で ア ナ ロ グ信号 に変換す る も の で あ り 、 デ ィ ジ タ ル信号を よ り 高 い サ ン プ リ ン グ周波数で ア ナ ロ グ信号 に 変換す る い わ ゆ る オ ー バ ー サ ン プ リ ン グ型の D Z A変換装置 と な っ て い る
図 1 の D Z A変換回路 1 5 の一例を図 2 に示す。 図 2 で、 1 3 は 1 ビ ッ ト D ノ A変換器列 （ D A C ) 、 1 4 は ア ナ ロ グ加算 器、 1 5 は D Z A変換回路で あ り 、 そ れぞれ図 1 に対応 し て い る 。 2 0 は イ ン パ ー 夕 で あ り 、 1 ビ ッ ト 入力信号を反転 し て 出 力 す る 。 2 1 ， 2 2 は 抵抗器、 2 3 は オ ペ ア ン プ （ 演算増 幅 器） で あ る 。 図 2 の動作を説明 す る と 、 ま ずオ ペ ア ン プ 2 3 の 非反転入力端子 は接地 さ れて お り 、 反転入力端子 は仮想接地点 と な っ て い る 。 ま た 1 ビ ッ ト 入力信号は イ ン バ 一 タ 2 0 、 抵抗 器 2 1 を 介 し て 全 て オ ペ ア ン プ 2 3 の 反転入力 端子 に 接続 さ れ、 さ ら に抵抗器 2 2 を介 し て オ ペ ア ン プ 2 3 の 出力端子 に 接 続 さ れ い る 。 即 ち 、 抵抗器 2 1 ， 2 2 に よ る 電流加算回路を構 成 し て い る 。 い ま 、 D A C — 1 の 抵抗器 2 1 の 抵抗値 を R l、 D A C — 2 の 抵抗器 2 1 の抵抗値を R2、 ···、 D A C — mの抵 抗器 2 1 の抵抗値を Rmと し 、 抵抗器 2 2 の抵抗値を Rf と す る と き 、 ア ナ ロ グ出力電圧 E oは数式 （ 6 ) で求 め ら れ る 。
( 6 )
Figure imgf000014_0001
但 し 、 V ： イ ン パ ー タ 出力電圧
S i : イ ン パ ー タ 出力論理 （ i = 1, 2， …， m ) 1 ： イ ン パ ー タ 出力 が " 1 " の と き
Figure imgf000015_0001
0 ： イ ン バ ー タ 出力 が " 0 " の と き
こ こ で D A C 1 3 は 全 て均一な構成で あ る か ら 抵抗器 2 1 の 抵抗値 も R l = R 2 = 〜 = Rmで あ り 、 オ ペ ア ン プ 2 3 の 出 力即 ち ア ナ ロ グ出力 は、 1 ビ ッ ト 入力信号の う ち " 0 " (即 ち イ ン バ ー タ 2 0 の 出力 が " 1 " ) に な っ て い る 信号の数 に比例 し た 電圧値 を 出力 す る も の と な っ て い る 。
実際 の 回路 で は D A C 1 3 の抵抗器 2 1 を完全 に均一 に製造 す る こ と は不可能で あ り 、 何 ら かの 相対誤差が存在す る 。 こ の 場合 は数式 （ 6 ) か ら も 明 ら かな よ う に 1 ビ ッ ト 入力信号の う ち " 0 " に な っ て い る 信号の数だ け で は な く 位置 に も 依存 し た 電圧値が出力 さ れ る 。
図 1 の D E C.1 2 の一例 を図 3 に示す。 図 3 で、 3 0 は ボ イ ン タ で あ り 、 入力信号の累算値の剰余を 出力 す る も の で あ る 。
3 1 は R O M (読み出 し専用 メ モ リ ） であ り 、 入力信号を下位、 ボ イ ン タ 3 0 の 出力 を上位 と す る ァ ド レ ス に対応 し て m ビ ッ 卜 の デ ー タ を 出力 す る も の で あ る 。 こ こ で は m = 1 0 ( p — 1 ) と す る 。 図 3 の動作を説明 す る と 、 ま ず ポ イ ン タ 3 0 は 図 1 の N S 1 1 か ら 出力 さ れ る 1 1 レ ベ ル の信号 （ 0 〜 ： L 0 ) を累算 し、 1 0 の剰余を求め出力す る 。 従 っ て、 該出力 は 0 〜 9 の 1 0 通 り と な る 。 次 に入力信号を下位、 ポ イ ン タ 3 0 の 出力信号を 上位 と す る ア ド レ ス を R O M 3 1 に入力 し、 1 0 ビ ッ 卜 の デー タ を得 る 。 こ の 1 0 ビ ッ ト の デ ー タ は 、 1 ビ ッ ト 信号 1 0 個 を表 す も のであ る。 こ の時のア ド レ ス （上位， 下位それぞれ 1 0進数で 表記） と デー タ （ 1 0個の 1 ビ ッ ト 信号） の関係を表 3 に示す。 下位 = 0 下位 = 1 下位 = 2 下位 = 3 上位 デ ー タ 上位 デ ー タ 上位 デー タ 上位 デ ー タ
0 0000000000 0 0000000001 0 0000000011 0 0000000111
1 0000000000 1 0000000010 1 0000000110 1 0000001110
2 0000000000 2 0000000100 2 0000001100 2 0000011100
3 0000000000 3 0000001000 3 0000011000 3 0000111000
4 0000000000 4 0000010000 4 0000110000 4 0001110000
5 0000000000 5 0000100000 5 0001100000 5 0011100000
6 0000000000 6 0001000000 6 0011000000 6 0111000000
7 0000000000 7 0010000000 7 0110000000 7 111000000
8 0000000000 8 0100000000 8 1100000000 8 1100000001
9 0000000000 9 1000000000 9 1000000001 9 1000000011 下位 = 4 下位 = 5 下位 = 6 位 = 7 上位 デ ー タ 上位 デ ー タ 上位 デ ー タ 上位 デ ー タ
0 0000001111 0 0000011111 0 0000111111 0 0001111111
1 0000011110 1 0000111110 1 0001111110 1 0011111110
2 0000111100 2 0001111100 2 0011111100 2 0111111100
3 0001111000 3 0011111000 3 0111111000 3 1111111000
4 0011110000 4 0111110000 4 1111110000 4 1111110001
5 0111100000 5 1111100000 5 1111100001 5 1111100011
6 1111000000 6 1111000001 6 1111000011 6 1111000111
7 1110000001 7 1110000011 7 1110000111 7 1110001111
8 1100000011 8 1100000111 8 1100001111 8 110001 11 11
9 1000000111 9 1000001111 9 1000011111 9 1000111111
Figure imgf000016_0001
表 3 表 3 を説明 す る と 、 1 0 ビ ッ ト の デ ー タ は ア ド レ ス 下位即 ち 入 力信号 の数値が示す だ け、 " 1 " と な っ て お り 、 各 ビ ッ 卜 の総 和 が入力信号 に等 し く な る よ う に な っ て い る 。 ま た 、 ア ド レ ス 下位即 ち ボ イ ン タ 3 0 の 出力信号の 数値が示す だ け左 に シ フ ト さ れ、 あ ふ れ た桁 は右か ら 現れ る よ う に巡回 し て い る 。 表 3 の よ う に R O M 3 1 を定義す る こ と に よ り 、 例 え ば表 4 の よ う に デ ー タ が出力 さ れ る 。
Figure imgf000017_0001
表 4 表 4 か ら も判 る よ う に入力信号の数値が示すだ けの " 1 " が 1 0 ビ ッ 卜 の デー タ を巡回す る よ う に出力 さ れてお り 、 こ の こ と は入力 信号の数値と 1 0 ビ ッ ト デー タ の う ちの特定 ビ ッ ト と の相関が無い こ と を示 してい る。 こ のため 1 0 ビ ッ ト デー タ がそれぞれ接続され る 1 ビ ッ ト D Z A変換器列 1 3 の出力間に相対誤差がある場合で も、 信号帯域で の歪や ノ イ ズ の発生を小 さ く す る こ と がで き る 。
図 1 の D Z A変換装置で、 1 ビ ッ ト D / A変換器列 1 3 の出力が 例え ば表 5 に示す よ う な 1 %の相対誤差 （ ± 1 %の範囲に均等に 誤差が分布す る ） を待つ場合 に つ い て、 図 2 6 と 同 じ 条件で 出 力信号 ス ぺ ク ト ラ ム を シ ミ ュ レ ー シ ョ ン で求め た結果を図 4 に 示す。 簡単 の た め こ こ で は 0 〜 2 fsま で の信号を示 し て い る 。
1 ビ ッ ト D Z A 1 ビ ッ ト D ノ A
相対誤差 [ % ] 変 換 器 の 位 置 変換器の 出力値
D A C - 1 1 . 0 0 9 0. 9
D A C - 2 1. 0 0 7 0. 7
D A C 一 3 1 . 0 0 5 0. 5
D A C 一 4 1 . 0 0 3 0. 3
D A C - 5 1. 0 0 1 0. 1
D A C 一 6 0. 9 9 9 - 0. 1
D A C 一 7 0. 9 9 7 一 0. 3
D A C 一 8 0. 9 9 5 一 0. 5
D A C 一 9 0. 9 9 3 一 0. 7
D A C - 1 0 0. 9 9 1 一 0. 9
表 5 図 2 6 に も示 し たよ う に N S 1 1 か ら の出力では 0 〜f s/2の信号 帯域では 1 2 0 dB以上のダイ ナ ミ ッ ク レ ン ジが得られるが、 図 4 では 約 1 0 3 dBの ダイ ナ ミ ッ ク レ ン ジ と な っ て お り 、 1 ビ ッ ト D A 変換器列 1 3 の出力 に 1 % も の相対誤差 （平均値 と の差） が存在 する に も関わ らず性能劣化は僅かと な っ てい る のが判る。 こ れに対 してデー タ が巡回 し ないよ う な出力の場合、 例えばボイ ン タ 3 0 の 出力が入力に よ らず 0 に固定さ れてい る場合の出力信号ス ぺ ク ト ラ ム を シ ミ ユ レ ー シ ョ ン で求めた結果を図 5 に示す。 図 5 に見 られる よ う に図 4 に比較 してノ イ ズが増加 し、 高調波歪が発生 してお り 、 またダイ ナ ミ ッ ク レ ン ジは約 5 8 dBと大き く 劣化している こ とが判る。
ま た 、 こ こ で は ポ イ ン タ 3 0 の動作を 、 図 1 の N S 1 1 か ら 出力 さ れ る 1 1 レ ベ ル の信号 （ 0 〜 ： L 0 ) を累算 し 1 0 の剰余 を求 め 出力 す る も の と し た が、 本発明 の他の実施例 と し て、 ポ ィ ン タ 3 0 の動作を N S 1 1 の 出力 に よ ら ず 0 〜 9 の信号を順 に繰 り 返 し 出力 す る も の と し て よ い。 こ の場合 の 出力信号の ス ぺ ク ト ラ ム を シ ミ ュ レ ー シ ョ ン で求 め た結果を図 6 に示す。 図 6 に見 ら れ る よ う に図 2 6 や図 4 に 比較 し て ノ イ ズ の増加 は あ る も の の、 図 5 の場合 で は発生 し て い た高調波歪が見 ら れ な く な っ て お り 、 ま た図 5 に比較 し て ダイ ナ ミ ッ ク レ ン ジ も 改善 さ れて い る 。 特 に こ の方式で は ポ イ ン タ 3 0 の動作が 0 〜 9 の信 号を順 に繰 り 返 し 出力 す る だ け で よ く 、 累算 と 剰余 の演算が不 要 な た め ボ イ ン タ 3 0 の回路規模を小 さ く で き る 。
次 に本発明 の他の実施例 に つ い て説明 す る 。
図 2 の D A 変換回路 1 5 に お け る ア ナ ロ グ出力 と 1 ビ ッ ト D Z A 変換器列 （ D A C 1 3 ) の 相対誤差 と の 関係 に つ い て 説明 す る 。 い ま D A C — 1 の 出力 を D l、 D A C — 2 の 出力 を D 2、 "' D A C — m の 出力 を D m、 各 D A C の平均 出力 を D と す る と き 、 各 D A C の相対誤差 ε i ( i = 1, 2, - , m) は数式 （ 7 ) の 関係が あ る 。
ε i = D i - D
ε 1 + ε 2 + ··· + ε = 0 ( 7 ) 図 1 の D E C 1 2 の 出力 の う ち " 1 " に な っ て い る 信号の数 が 1 に な る と き の確率 を P 1、 2 に な る と き の確率 を P 2、 … m に な る と き の確率 を P mと し た と き 、 ア ナ ロ グ 出力 に 含 ま れ る 相対誤差 の実効値 ε rmsは数式 （ 8 ) と な る 。 ε rms2 = Ρ 1· ∑ ra ε i2 + Ρ 2 · ∑ ^ (- ε i十 ε ( i + 1) modlO) 2
+ Ρ 3· ∑一 m ( ε i + ε ( i + 1) modlO + e ( i + 2 ) modlO ) 2 + …
+ P πι· ∑ ro ( ε i + ε ( i + 1 ) modlO + - + e ( i + m-l ) modlO) 2 = ( P 1 + P a) . ∑ "· ε ί2 + P 2- ∑ m ( ε i + ε ( i + 1 ) mod 10) 2
+ ( P 2 + P (m-1) ) · ·∑ ( ε i + ε ( i + 1) modi 0) 2
- ( P 3 ÷ P (m-2) ) · ∑ m ( ε i + - ) 2 + - ( 8 ) 数式 （ 8 ) に お い て右辺第 1 項は各 D A C の相対誤差 に よ る も の で あ り 、 こ の項を小さ く す る た め に は各 D A C 間の相対誤差 を小 さ く す る し か な い。 と こ ろ が、 右辺第 2 項以降 は D E C 1 2 の 出力 に応 じ た数の D A C を組み合わせ て 出力 す る と き に組 み合 わ さ れた D A C 間 の相対誤差 に よ っ て生 じ る 誤差で あ り 、 こ の項 は D A C の組み合わせ に よ り 小 さ く す る こ と がで き る 。 数式 （ 4 ) か ら も 明 ら か な よ う に右辺第 2 項以降 を 小 さ く す る た め に は 隣合 う D A C の相対誤差 の和 を小 さ く す れば よ く 、 そ の た め に は D E C 1 2 の 出力信号列 の 隣合 う ビ ッ ト に対 し て相 反す る 相対誤差 （ プ ラ ス の相対誤差 に対 し て マ イ ナ ス の相対誤 差、 ま た は そ の逆） を待つ D A C が割 り 当 て ら れ る よ う に 配列 す れば よ い。
図 1 の D / A 変換装置で、 1 ビ ッ ト D ノ A 変換器列 1 3 の 出 力 が例 え ば表 6 に示す よ う な 1 % の相対誤差を持つ場合 で かつ 相対誤差の符号が隣合 う D A C で相反す る （ プ ラ ス と マ イ ナ ス が 交互 に な る ） よ う な場合 に つ い て、 図 4 と 同 じ 条件で 出 力信号 ス ぺ ク ト ラ ム を シ ミ ュ レ ー シ ョ ン で求め た 結果を図 7 に示す。
1 ビ ッ ト D Z A 1 ビ ッ ト D Z A
相対誤差 [ % ] 変 換 器 の 位 置 変換器 の 出力値
D A C - 1 1 . 0 0 9 0 . 9
D A C - 2 0 . 9 9 3 一 0 . 7
D A c 一 3 1 . 0 0 5 0 . 5
D A c 一 4 0 . 9 9 7 一 0 . 3
D A c - 5 1 . 0 0 1 0 . 1
D A c 一 6 0 . 9 9 9 一 0 . 1
D A c 一 7 1 . 0 0 3 0 . 3
D A c 一 8 0 . 9 9 5 一 0 . 5
D A c 一 9 1 . 0 0 7 0 . 7
D A c 一 1 0 0 . 9 9 1 一 0 . 9
表 6 図 7 に示 し た よ う に 0 〜 fs/2の信号帯域で は 1 0 5 dB以上 の ダイ ナ ミ ッ ク レ ン ジが得 ら れており 、 図 4 の約 1 0 3 dBダイ ナ ミ ッ ク レ ン ジ よ り 2 dB以上改善 さ れて い る こ と が判 る 。
さ て ォ ー ノ、' 一 サ ン プ リ ン グ に お い て 0 〜 fs/2を信号帯域 と し て 用 い る 一般 的 な 信号 の 場合 、 数式 （ 8 ) に お け る 確率 P i
(i = 0, l， ， 9) は、 P 5即ち出力電圧の中点付近が最 も大き く な る 。 即ち P 5の項を最も小さ く する よ う な配列がダイ ナ ミ ッ ク レ ン ジ を最 も 大 き く す る こ と がで き る 。 こ の た め に は 、 い ま 、 D A C 1 3 の 各 1 ビ ッ ト D Z A変換器 を 出力 レ ベ ル の順 に そ れ ぞれ D 1 , D 2 , D 3 , D 4 , …， D m- 3， D m - 2， D m- 1, D m と し た と き 、 D E C 1 2 の 出 力信号列 の 各 ビ ッ ト に 対 し て 1 ビ ッ ト D Z A 変換器 の割 り 当 て を
D 1 , D m - 1, D 3 , D m- 3， …， D 4 , D m-2, D 2 , D m の順 に配列す れば よ い 。 こ の配列 に従え ば 1 ビ ッ ト D Z A変換 列 1 3 の 出力 は表 6 に示す よ う に な る 。
次 に本発明 の さ ら に他の実施例 に つ い て説明 す る 。
図 8 は本発明 に よ る D / A 変換装置の一実施例 を表す プ ロ ッ ク 図で あ る 。 図 8 で、 1 0 は デ ィ ジ タ ル フ ィ ル タ （ D F ) で あ り 、 図 1 で示 し た も の と 同一 の構成 · 機能 を有す る 。 4 1 は多 段量子化型の ノ イ ズ シ ヱ ー パ （ N S ) で あ り 、 図 2 5 の N S 1 1 と 類似 の構成 を も つ が、 後述す る よ う に 出力 Y 1と Y 2' を加 算せ ず に そ の ま ま 出力 す る よ う に な っ て い る 。 4 2 , 4 3 は デ コ ー ダ （ D E C ) で あ り 、 N S 4 1 か ら 出力 さ れ る デ ィ ジ タ ル 信号 に対応 し て そ れぞれ D E C 4 2 は m個、 D E C 4 3 は n 個 の 1 ビ ッ ト 信号 を 出 力 す る も の で あ る 。 4 4 , 4 5 は 一連 の 1 ビ ッ ト D / A変換器列における 1 ビッ ト Dノ A変換器群 （ D A C ) で あ り 、 4 4 は第 1 の D Z A 変換器 （ D A C — 1 ) か ら 第 m の D Z A変換器 （ D A C — m ) ま で の 、 ま た 4 5 は第 1 の D A 変換器 （ D A C - 1 ) か ら 第 n の D Z A変換器 （ D A C — n ) ま で の 、 全 て均一な （ m + n ) 個 の 1 ビ ッ ト D Z A変換器で構 成 さ れ る 。 4 6 は ア ナ ロ グ加算器で あ り 、 D A C 4 4 お よ び D A C 4 5 か ら 出 力 さ れ る （ m + n ) 個 の ア ナ ロ グ信号 を 総合 し 、 ア ナ ロ グ信号 と し て 出力 す る 。 4 7 は D / A変換回路で あ り 、 D A C 4 4 , 4 5 と ア ナ ロ グ加算器 4 6 と で構成 さ れ る 。 図 8 の D / A変換装置 は、 D F 1 0 と N S 4 1 に よ り デ ィ ジ タ ル入力信号を サ ン プ リ ン グ周 波数 6 4 fs、 7 ( = p 1 ) レ ベ ル の 信号 Y 1お よ び 5 ( = p 2 ) レ ベ ル の 信号 Y 2' と し た の ち に 、 D E C 4 2 ， 4 3 で そ れ ぞれ m個 お よ び n 個 の 1 ビ ッ ト 信 号 と し 、 さ ら に D / A変換回路 4 7 で ア ナ ロ グ信号 に変換す る も の で あ り 、 デ ィ ジ タ ル信号を よ り 高 い サ ン プ リ ン グ周 波数で ア ナ ロ グ信号 に変換す る い わ ゆ る オ ー バ ー サ ン プ リ ン グ型の D Z A変換装置 と な っ て い る 。
図 8 の N S 4 1 の さ ら に詳 し い構成を図 9 に 示す。 前記 し た よ う に図 8 の N S 4 1 は図 2 5 の N S 1 1 と 類似の構成 · 機能を 持つ も の で あ り 、 1 次 Δ Σ 変調器 5 0 、 2 次 Δ Σ 変調器 5 1 、 微分器 5 2 は 同一の も の で あ る か ら 説明 を省略す る 。 異 な る 点 ほ 、 図 2 5 の N S 1 1 で は 、 1 次 Δ Σ 変調器 5 0 の 出力 Y 1 と 微分器 5 2 の 出力 Y 2 ' を加算器 5 3 で加算 し て 出力 す る よ う に な っ て い る が、 図 9 の N S 4 1 で は Y 1 と Y 2 ' を そ れ ぞ れ 独立に 出力 し、 後述す る よ う に D Z A変換回路 4 7 で Y1と Y2' を加算す る よ う に な つ て い る 点で あ る 。 従 っ て本方式で は加算 器 5 3 を省略で き 、 回路規模を 削減で き る 。 な お、 こ の と き の 出力 Y 1は 7 ( = ρ 1 ) レ ベ ル の 出 力 （ 一 3 〜 + 3 ) を 、 出 力 Υ 2 ' は 5 ( = ρ 2 ) レ べ ソレ の 出力 （ 一 2 〜 十 2 ) を持つ も の で あ る 。
図 8 の D Z A変換 回路 4 7 の一例 を 図 1 0 に 示 す 。 図 1 0 で、 4 4， 4 5 は 1 ビ ッ ト D Z A変換器群 （ D A C ：) 、 4 6 は ア ナ ロ グ加算器 で あ り 、 そ れ ぞれ図 8 に対応 し て い る 。 6 0 は イ ン バ ー タ で あ り 、 1 ビ ッ ト 入力信号を反転 し て 出力 す る 。 6
1 , 6 2 は抵抗器、 6 3 は オ ペ ア ン プ （演算増幅器） で あ る 。 図 1 0 の動作を説明 す る と 、 ま ずオ ペ ア ン プ 6 3 の非反転入力 端子は 接地 さ れて お り 、 反転入力端子は仮想接地点 と な っ て い る 。 ま た 1 ビ ッ ト 入力信号は イ ン パ ー タ 6 0 、 抵抗器 6 1 を介 し て全 て オ ペ ア ン プ 6 3 の反転入力端子 に接続 さ れ、 さ ら に抵 抗器 6 2 を介 し て オ ペ ア ン プ 6 3 の出力端子に接続 さ れて い る 。 即 ち 、 抵抗器 6 1 , 6 2 に よ る 電流加算回路を構成 し て い る 。 い ま 、 D A C 4 4 の D A C — 1 の抵抗器 6 1 の抵抗値を R ll、 D A C — 2 の抵抗器 6 1 の抵抗値を R 12、 ···、 D A C — mの抵 抗器 6 1 の抵抗値を R imと し 、 D A C 4 5 の D A C — 1 の抵抗 器 6 1 の抵抗値を R21、 D A C — 2 の抵抗器 6 1 の抵抗値を R 2、 ···、 D A C — n の抵抗器 6 1 の抵抗値を R2nと し 、 抵抗器 6 2 の 抵抗値 を R f と す る と き 、 ア ナ ロ グ 出 力 電圧 E oは 数式 ( 9 ) で求 め ら れ る 。 S 11 , S 12
E o R f · V + +
R 11 R 12
V
Figure imgf000025_0001
但 し 、 イ ン バ ー タ 出力電圧
， ]' = 1, 2， …， m ) , j = l, 2, ··· , n)
" 1 " の と き
Figure imgf000025_0002
" 0 " の と き R s
で D A C 4 4 , 4 5 は全 て均一 な構成 11
m mで あ る か ら 、 抵抗器
6 1 の抵抗値
R 11 = R 12 = - = R lm = R21 = R22 = … R 2n
で あ り 、 オ ペ ア ン プ 6 3 の 出力即 ち ア ナ ロ グ出力 は 、 1 ビ ッ ト 入力信号の う ち " 0 " (即 ち イ ン パ ー タ 3 0 の 出力 が " 1 " ) に な つ て い る 信号の数 に比例 し た電圧値を 出力 す る も の と な つ て い る o
実際 の回路で は D A C 4 4 , 4 5 の抵抗器 6 1 を完全 に均一 に 製造 す る こ と は 不可能 で あ り 、 何 ら か の 相 対誤差 が存在 す 0 こ の場合 は数式 （ 9 ) か ら も 明 ら かな よ う に 1 ビ ッ ト 入力 信号の う ち " 0 " に な っ て い る 信号 の数だ け で は な く 位置 に も 依存 し た電圧値が出力 さ れ る 。
図 8 の D E C 4 2 , 4 3 の構造 · 動作 は 、 図 1 の D E C 1 2 に類似 で あ る か ら ブ ロ ッ ク 図 と し て 図 3 を用 い て説明 す る 。 図 3 で 、 3 0 は ボ イ ン タ で あ り 、 入力信号の累算値 の剰余 を 出力 す る も の で あ る 。 3 1 は R O M ( 読 み 出 し 専用 メ モ リ ） で あ り 、 入力信号 を下位、 ポ イ ン タ 3 0 の 出力 を上位 と す る ア ド レ ス に対応 し て m ビ ッ ト ま た は n ビ ッ 卜 の デ ー タ を 出力 す る も の で あ る 。 こ こ で は m = 6 ( = p l — 1 ) 、 n = 4 ( = p 2 - 1 ) と す る 。 D E C 4 2 と 4 3 の相違 は m と n の違 い に よ る も の で あ っ て 、 動作原理 は基本的 に 同 じ で あ る か ら こ こ で は D E C 4 2 に つ い て の み説明 す る 。 な お D E C 4 2 は 7 レ ベ ル の信 号 Y 1 ( — 3 〜 十 3 ) を 入力 と す る が、 簡単 の た め こ こ で は 該 信号 に 3 を加 え て （ 0 〜 6 ) と し て説明 を進 め る 。
図 3 の動作を説明 す る と 、 ま ずポ イ ン タ 3 0 は 図 8 の N S 4 1 か ら 出力 さ れ る 7 レ ベ ル の信号 Y l ( 0 〜 6 ) を累算 し 、 6 の剰余 を求 め 出力 す る 。 従 っ て該出力 は （ 0 ~ 5 ) の 6 通 り と な る 。 次に入力信号を下位、 ポ イ ン タ 3 0 の出力信号を上位 と す る ア ド レ ス を R O M 3 1 に入力 し 、 6 ビ ッ 卜 の デ ー タ を 得 る 。 こ の 6 ビ ッ 卜 の デ ー タ は 、 1 ビ ッ ト 信号 6 個 を 表 す も の で あ る 。 こ の 時の ア ド レ ス （ 1 0進数） と デ ー タ （ 1 ビ ッ ト 信号 6 個） の 関係を表 7 に示す。
表 7 を説明 す る と 、 6 ビ ッ ト デ ー タ は ア ド レ ス 下位即 ち 入力 信号の数値が示すだ け " 1 " と な っ て お り 、 各 ビ ッ ト の総和が 入力信号 に等 し く な る よ う に な っ て い る 。 ま た、 ア ド レ ス 下位 即 ち ボ イ ン タ 3 0 の 出 力 信号 の 数値 が示 す だ け 左 に シ フ 卜 さ れ、 あふれた桁は右か ら現れる よ う に巡回 し て い る。 表 7 の よ う に R O M 3 1 を定義す る こ と に よ り 、 例え ば表 8 の よ う に デ ー 夕 が出力 さ れ る 。 下位 = 0 下位 = 1 下位 = 2 下位 = 3
Figure imgf000027_0004
Figure imgf000027_0001
Figure imgf000027_0002
Figure imgf000027_0003
表 7
Figure imgf000027_0005
表 8 表 8 か ら も 判 る よ う に 入力信号の数値が示す だ け の " 1 " が 6 ビ ッ ト デ ー タ を巡回 す る よ う に 出力 さ れて お り 、 こ の こ と は 入力信号の数値 と 6 ビ ッ ト デ ー タ の う ち の特定 ビ ッ 卜 と の相関 が無 い こ と を示 し て い る 。 こ の た め 6 ビ ッ ト デ ー タ がそ れぞれ 接続される D A C 4 4の各 1 ビ ツ ト D /A変換器の出力間に相対誤差 が あ る 場合で も 、 信号帯域で の歪や ノ イ ズ の発生を小 さ く す る こ と がで き る 。
以上 D E C 4 2 に つ い て説明 し た が、 D E C 4 3 に つ い て も 入力 Y 2 ' が 5 レ ベ ル （ 一 2 〜 十 2 ) で 出力 が 4 ビ ッ ト で あ る こ と に よ る 相違 を考慮す れば基本的 に 同 じ も の で あ る 。
図 8 の D A変換装置 に お い て 、 サ ン プ リ ン グ周 波数 （ FS ) を 6 4 fs、 入力 信号周 波数 を 約 0.02fs、 入力信号 レ ベ ル を OdB と し、 D A C 1 4 , 1 5 の 出力を例えば表 9 に示す よ う な 1 %の 相対誤差 （ ± 1 %の範囲 に均等に誤差が分布す る ） を持つ場合 と し た と き の 出力信号 ス ぺ ク ト ラ ム を 、 シ ミ ユ レ ー シ ョ ン で 求 め た結果を図 1 1 に示す。
1 1 '： ッ ト D // A 1 ビ ッ ト D Z A
2?、 相対誤差 〔 %〕
喚 器 の 位 置 変換器 の 出力値
D A C - 1 1 . 0 0 9 0. 9
D D A C — 2 1 . 0 0 7 0. 7
A D A C - 3 1. 0 0 5 0. 5
C D A C — 4 1. 0 0 3 0. 3
14 D A C — 5 1. 0 0 1 0. 1
D A C - 6 0. 9 9 9 0. 1
D D A C — 1 0. 9 9 7 一 0. 3
A D A C - 2 0. 9 9 5 一 0. 5
C D A C - 3 0. 9 9 3 一 0. 7
15 D A C - 4 0. 9 9 1 一 0. 9
表 9 図 2 6 に も 示 し た よ う に N S 1 か ら の 出力 で は 0 〜fs/2の信 号帯域で は 1 2 0 dB以上の ダ イ ナ ミ ッ ク レ ン ジ が得 ら れ る が、 図 1 1 で は 約 1 0 4 dBの ダイ ナ ミ ッ ク レ ン ジ と な っ て お り 、 D A C 4 4 , 4 5 の 出力 に 1 % も の相対誤差が存在す る に も 関わ ら ず性能劣化 は小 さ い こ と が判 る 。
な お、 D A C 4 4， 4 5 か ら な る 1 ビ ッ ト D A変換器列 の 各 1 ビ ッ ト D / A変換器を 出力 レ ベ ル の順 に並べ、 例え ば表 9 の よ う に 順 に D A C 4 4 , 4 5 と し て 割 り 当 て る よ う に す れ ば、 各 D A C に お け る 1 ビ ッ ト D / A変換器群の相対誤差を等 価的に小 さ く で き 、 ノ イ ズの発生を小 さ く で き る 。 即 ち 、 例え ば 表 9 の場合、 D A C 4 4 , 4 5 を総合 し た 相対誤差 は 1 %で あ る が、 D A C 4 4 の み で は相対誤差が 0 . 6 %、 D A C 4 5 で は 0 . 4 % と な っ て い る 。
さ ら に 図 8 の N S 4 1 が図 9 に 示 し た よ う に 2 段構成 の 場 合、 D A C 4 4 , 4 5 の並 び を表 1 0 に示す よ う に 各 1 ビ ッ ト D / A 変換器 の 出力 レ ベ ル の 順を互 い に逆 に す れ ば、 各 D A C に お け る 1 ビ ッ ト D ノ A 変換器群の相対誤差 に よ る ノ イ ズ の位 相 が逆相 と な る 確率が高 く な り 互 い に打 ち 消 す場合が多 く な る こ と か ら 、 該 ノ イ ズの発生を さ ら に小 さ く で き る 。 1 ビ ッ 卜 D A 1 ビ ッ 卜 D / A
相対誤差 〔 %〕
変 換 器 の 位 変換器 の 出力値
D A C 1 1. 0 0 9 0. 9
D D A C 2 1. 0 0 7 0. 7
A D A C 3 1 . 0 0 5 0. 5
C D A C 4 1 . 0 0 3 0. 3
14 D A C 5 1 . 0 0 1 0. 1
D A C 6 0. 9 9 9 - 0. 1
D D A C 1 0. 9 9 1 - 0. 9
A D A C 2 0. 9 9 3 一 0. 7
C D A C 3 0. 9 9 5 一 0. 5
15 D A C 4 0. 9 9 7 一 0. 3
表 10
図 8 の D / A変換装置 に お い て、 サ ン プ リ ン グ周 波数 （ FS ) を 6 4 fs、 入力信号周 波数 を 約 0.02fs、 入力信号 レ ベ ル を OdB と し 、 D A C 4 4 , 4 5 の 出力 を表 1 0 に示す よ う な場合 と し た と き の 出力 信号 ス ぺ ク ト ラ ム を 、 シ ミ ュ レ ー シ ョ ン で求 め た 結果を 図 1 2 に示す。 図 1 2 に示 し た よ う に 約 1 0 5 dBの ダイ ナ ミ ッ ク レ ン ジ と な っ て お り 、 図 1 1 の場合 よ り 約 l dBノ イ ズ が小 さ く な っ て い る 。
ま た 、 D A C 4 4， 4 5 か ら な る 1 ビ ッ ト D / A変換器列 の 各 1 ビ ッ ト D Z A変換器 を 出力 レ ベ ル の順 に並べ、 例 え ば表 1 1 の よ う に D A C 4 4 を両端部分 に 、 D A C 4 5 を 中心部分 に 割 り 当 て る よ う に す れ ば、 各 D A C の平均 出力 レ ベ ル の 差 を 小 さ く で き 、 N S 4 1 の 出力 Y 1と Y 2' を加算 し て数式 （ 2 ) お よ び数式 （ 4 ) に お け る V qlの項を相殺す る こ と が高精度 に実 現で き る た め 、 ノ イ ズの発生を小 さ く で き る 。
1 ビ ヅ 卜 D / A 1 ビ ッ 卜 D / A 平 均 値 と の 差 変 換 器 の 位 変換器 の 出力値 (誤差） 〔 %〕
S
D A C 一 1 1 . 0 0 9 0. 9
D D A C 一 2 1 . 0 0 7 0. 7
A D A C 一 3 1. 0 0 5 0. 5
C D A C 一 4 0. 9 9 5 一 0. 5
14 D A C 一 5 0. 9 9 3 一 0. 7
D A C 一 6 0. 9 9 1 一 0. 9
D D A C 一 1 0. 9 9 7 0. 3
A D A C 一 2 0. 9 9 9 0. 1
C D A C - 3 1 . 0 0 1 一 0. 1
15 D A C 一 4 1. 0 0 3 一 0. 3
表 11
図 8 の D / A変換装置 に お い て 、 サ ン プ リ ン グ周 波数 （ FS ) を 6 4 f s、 入力 信号周 波数 を 約 0.02f s、 入力 信号 レ ベ ル を OdB と し 、 D A C 4 4 , 4 5 の 出力 を表 1 1 に 示す よ う な場合 と し た と き の 出力信号 ス ぺ ク ト ラ ム を 、 シ ミ ュ レ ー シ ョ ン で求 め た 結果を図 1 3 に 示す。 図 1 3 に示 し た よ う に約 1 0 6 dBの ダイ ナ ミ ッ ク レ ン ジ と な っ て お り 、 図 1 1 の場合 よ り 約 2 dBノ イ ズ が小 さ く な つ て い る 。
さ ら に こ の場合 も N S 1 1 が図 9 に示 し た よ う に 2 段構成の 場合、 D A C 4 4 , 4 5 の並 びを表 1 2 に示す よ う に各 1 ビ ッ ト D / A変換器の 出力 レ ベ ル の順に互 い に逆 に す れば、 ノ イ ズ の 発生 を小 さ く で き る こ と は 同様で あ る
図 8 の D Z A変換装置 に お い て 、 サ ン プ リ ン グ周 波数 （FS) を 6 4 fs、 入力信号周 波数 を 約 0.02fs、 入力信号 レ ベ ル を OdB と し 、 D A C 4 4 , 4 5 の 出力 を表 1 2 に 示す よ う な場合 と し た と き の 出力信号 ス ペ ク ト ラ ム を、 シ ミ ュ レ ー シ ョ ン で求 め た 結果を 図 1 4 に示す。 図 1 4 に示 し た よ う に 約 1 0 6 dBの ダ イ ナ ミ ッ ク レ ン ジ と な っ て お り 、 図 1 1 の場合 よ り 約 2 dBノ イ ズ が小 さ く な っ て い る 。
1 ビ ッ 卜 D / A 1 ビ ッ 卜 D / A 平 均 値 と の 差 変 換 器 の 位 置 変換器の 出力値 〔 %〕
D A C 一 1 1 . 0 0 9 0. 9
D D A C 一 2 1 . 0 0 7 0. 7
A D A C 一 3 1. 0 0 5 0. 5
C D A C 一 4 0. 9 9 5 一 0. 5
14 D A C 一 5 0. 9 9 3 一 0. 7
D A C 一 6 0. 9 9 1 一 0. 9
D D A C 一 1 0. 9 9 7 一 0. 3
A D A C 一 2 0. 9 9 9 一 0. 1
C D A C 一 3 1. 0 0 1 0. 1
15 D A C 一 4 1 . 0 0 3 0. 3
表 12 以上説明 し た よ う に D Z A変換装置 を構成す る も の で あ る 。 こ こ で は N S 1 1 お よ び N S 4 1 に 数式 （ 1 ) で表 さ れ る も の を用 い た が、 ノ イ ズ シ ー パ と し て機能す る も の で あ れ ば異 な る 次数、 特性 で あ っ て も よ い こ と は 勿論 で あ る 。 ま た図 3 に示 し た D E C 1 2 の構成や表 1 の R O Mデ ー タ 等 は説明 の た め の —例 で あ り 、 勿論 こ れ に限 っ た も の で は な い。 さ ら に N S 1 1 の p 通 り の 出力 に対 し て D E C 1 2 の 出力 ビ ッ ト 数 m (即 ち 1 ビ ッ ト D Z A変換器 1 3 の個数 m ) を そ れぞれ （ p — 1 ) 、 と し て説明 し た が、 こ れ ら は い ずれ も 最小の場合 で あ る か ら 回路 構成等 の都合 に よ っ て、 mは こ れ以上 の数で あ っ て も 良 い。 N S 4 1 の p i通 り の 出力 Y 1に 対す る D E C 4 2 の 出力 ビ ッ ト 数 m ( D A C 4 4 の個数 m ) 、 N S 4 2 の p 2通 り の 出力 Y2' に 対す る D E C 4 3 の 出力 ビ ッ ト 数 n ( D A C 4 5 の個数 n ) に つ い て も 同様で あ る 。
次 に 本発明 の さ ら に 他の実施例 に つ い て説明 す る 。
図 1 5 は本発明 に よ る A / D変換装置の一実施例を表す ブ ロ ッ ク 図で あ る 。 図 1 5 で、 7 0 は減算器、 7 1 は積分器、 7 2 は 量子化器で あ り 、 い ずれ も 図 2 7 に示 し た も の と 同一の構成 ' 機能を有す る 。 7 3 は D Z A変換器 で あ り 、 量子化器 7 2 の 出 力 を ア ナ ロ グ信号 に変換す る 。 D / A変換器 7 3 の 出力 は 減算 器 7 0 の減算端子 に入力 し て い る 。
7 4 は デ コ ー ダで あ り 、 量子化器 7 2 か ら 出力 さ れ る デ ィ ジ タ ル信号 に対応 し て 3 ( = p — 1 ) 個 の 1 ビ ッ ト 信号を 出力 す る 。 7 5 は 1 ビ ッ ト A変換器列 で あ り 、 第 1 の D Z A変換 器 （ D A C — 1 ) か ら 第 3 の D Z A変換器 （ D A C — 3 ) ま で の 、 全 て均一 な 3 ( = p - 1 ) 個 の 1 ビ ッ ト D / A変換器 で構 成 さ れ る 。 7 6 は ア ナ ロ グ加算器で あ り 、 1 ビ ッ ト Dノ A変換 器列 7 5 か ら 出力 さ れ る 3 個 の ア ナ ロ グ信号を総合 し 、 ア ナ 口 グ信号 と し て 出力 す る 。
図 1 5 の A Z D変換装置 は 1 次特性の ノ イ ズ シ ェ ー ビ ン グ型 A Z D変換器 と し て知 ら れ る も の であ り 、 入力 Xに対す る 出力 Y は図 2 7 と 同様 に数式 （ 5 ) で表 さ れ る 。
図 1 5 の D Z A変換器 7 3 の具体的 な 回路の一例 を図 1 6 に 示す。 図 1 6 で 、 D / A変換器 7 3 、 デ コ ー ダ 7 4、 1 ビ ッ ト D / A変換器列 7 5 、 ア ナ ロ グ加算器 7 6 は そ れ ぞれ図 1 5 に 対応 し て い る 。 8 0 は イ ン パ ー タ で あ り 、 1 ビ ッ ト 入力信号を 反転 し て 出 力 す る 。 8 1 ， 8 2 は 抵抗器 、 8 3 は オ ペ ア ン プ (演算増幅器） で あ る 。 図 1 6 の動作を説明 す る と 、 ま ずオ ペ ア ン プ 8 3 の 非反転入力端子 に接地 さ れて お り 、 反転入力端子 は仮想接地点 と な っ て い る 。 ま た 1 ビ ッ ト 入力信号 は ィ ン バ一 タ 8 0 、 抵抗器 8 1 を介 し て全て オ ペ ア ン プ 8 3 の反転入力端 子 に 接続 さ れ 、 さ ら に 抵抗器 8 2 を 介 し て オ ペ ア ン プ 2 3 の 出 力 端子 に 接続 さ れ て い る 。 即 ち 、 抵抗器 8 1 , 8 2 に よ り 電流加算回路 を構成 し た も の で あ る 。 い ま 、 D A C — 1 の抵抗 器 8 1 の 抵抗値 を R 1、 D A C — 2 の 抵抗器 8 1 の 抵抗値 を R2、 D A C — 3 の抵抗器 8 1 の抵抗値 を R3と し 、 抵抗器 8 2 の抵抗値を Rf と す る と き 、 ア ナ ロ グ出力電圧 Eoは数式 （ 1 0 ) で求 め ら れ る 。 S I
E ο = R f · V · ( +, S 2 + , S 3
( 1 0 )
R 1 R 2 R 3 但 し 、 V ィ ン ノ ー タ 出力電圧
S ィ ン ノ ー タ 出力論理 （ i = 1， 2, 3)
ィ ン バ 一 夕 出力 が " 1 の と き
Figure imgf000035_0001
0 ィ ン バ ー タ 出力 が " 0 の と き
こ こ で 1 ビ 'ソ ト D Z A変換器 7 5 は全 て均一 な構成で あ る か ら抵抗器 8 1 の抵抗値 も R 1 = R 2 = R 3で あ り 、 オ ペ ア ン プ 8 3 の 出力即 ち ア ナ ロ グ出力 は デ コ ー ダ 7 4 か ら 出力 さ れ る 1 ビ ッ ト 信号の う ち " 0 " (即 ち イ ン バ ー タ 2 0 の 出力 が " 1 " ) に な っ て い る 信号の数 に比例 し た電圧値を 出力 す る も の な て い る 0
実際 の回路 で は 1 ビ ッ ト D Z A変換器 7 5 の抵抗器 8 1 を完 全 に均一 に製造す る こ と は 不可能で あ り 、 何 ら か の相対誤差が 存在 す る 。 こ の 場合 は 数式 （ 1 0 ) か ら も 明 ら か な よ う に デ コ ー ダ 7 4 の 出力信号の う ち " 0 " に な っ て い る 信号の数だ け で は な く 位置 に も 依存 し た電圧値が出力 さ れ る 。
図 1 5 の D E C 7 4 の構造 · 動作 は、 図 1 の D E C 1 2 に類 似で あ る か ら ブ ロ ッ ク 図 と し て図 3 を用 い て説明 す る 。 図 1 5 の デ コ ー ダ 7 4 の一例 を図 3 に示す。 図 3 で 、 3 0 は ポ イ ン タ で あ り 、 入力信号の累算値 の剰余 を 出力 す る も の で あ る 。 3 1 は R 0 M (読み 出 し専用 メ モ リ ） で あ り 、 入力信号を下位、 ポ イ ン タ 3 0 の 出力 を上位 と す る ァ ド レ ス に対応 し て 3 ビ ッ ト の デ ー タ を 出力 す る も の で あ る 。 図 3 の 動 作 を 説明 す る と 、 ま ず ポ イ ン タ 3 0 は 、 入 力 信号 即 ち 図 1 5 の 量 子 化 器 7 2 か ら 出 力 さ れ る 2 ビ ッ 卜 の 信 号 ( " 0 0 " 〜 " 1 1 " ) を累算 し 、 3 の剰余を求 め 出力 す る 。 従 っ て該出力 は 0 〜 2 の 3 通 り と な る 。 次 に入力信号を下位、 ボ イ ン タ 3 0 の 出力信号を上位 と す る ァ ド レ ス を R O M 3 1 に 入力 し 、 3 ビ ッ ト の デ ー タ を得 る 。 こ の 3 ビ ッ ト の デ ー タ は、 1 ビ ッ ト 信号 3 個 を表す も の で あ る 。 こ の 時の ア ド レ ス （ 1 0 進数） と デ ー タ （ 2 進数） の関係 を表 1 3 に示す。 下位 = 0 下位 = 下位 = 2 下位 = 3 上位 デ タ 上位 テ タ 上位 デ タ 上位 デ 夕
0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1
1 0 0 0 1 0 1 0 1 1 1 0 1 1 1 1
2 0 0 0 2 1 0 0 2 1 0 1 2 1 1 1 表 13 表 1 3 を説明 す る と 、 3 ビ ッ ト デ ー タ は ア ド レ ス 下位即 ち 入 力信号の数値が示す数だ け " 1 " と な っ て お り 、 各 ビ ッ ト の総 和 が入力信号 に等 し く な る よ う に な っ て い る 。 ま た 、 ア ド レ ス 下位即 ち ボ イ ン タ 3 0 の 出力信号の数値が示す だ け左 に シ フ ト さ れ、 あ ふ れ た桁は右か ら 現れ る よ う に巡回 し て い る 。 表 1 3 の よ う に R O M 3 1 を定義す る こ と に よ り 、 例 え ば表 1 4 の よ う に デ ー タ が出力 さ れ る 。 入力信号 ポィ ン タ 30出力信号 R O M31出力信号 時刻
( ァ ド レ ス 下位） ( ァ ド レ ス 上位） ( デ ー タ ）
1 0 0 0 0 0
2 1 0 0 0 1
3 1 1 0 1 0
4 1 2 1 0 0
5 3 0 1 1 1
6 2 0 0 1 1
7 1 2 1 0 0
8 2 0 0 1 1
9 2 2 1 0 1 表 14 表 1 4 か ら も 判 る よ う に 入力信号の数値が示す だ け の " 1 " が 3 ビ ッ ト デ ー タ を巡回 す る よ う に 出力 さ れて お り 、 こ の こ と は入力信号の数値 と 3 ビ ッ ト デー タ の う ち の特定 ビ ッ 卜 と の相 関が無 い こ と を示 し て い る 。 こ の た め 3 ビ ッ ト デ ー タ が そ れぞ れ接続 さ れ る 1 ビ ッ ト D Z A変換器 1 5 の 出力 に 相対誤差があ る 場合 で も 、 信号帯域で の歪や ノ イ ズ の発生を小 さ く す る こ と がで き る 。
図 1 5 の， A Z D変換装置に おいて、 サ ン プ リ ン グ周波数 （ FS ) を 6 4 fs、 入力信号周 波数を約 0.02fs、 入力信号 レ ベ ル を 0 dB と し 、 1 ビ ッ ト D Z A変換器列 1 5 の 出 力 が例 え ば表 1 5 に 示す よ う な 3 %の相対誤差を持つ場合 の 出力信号 ス ぺ ク ト ラ ム を シ ミ ュ レ ー シ ョ ン で求め た結果を 図 1 7 に示す。 簡単 の た め こ こ で は 0 〜 2 fsま で の信号を示 し て い る 。
図 2 8 に も 示 し た よ う に 、 D A 変 換 器 1 3 が 理 想 的 な (誤差 の無 い ） 場合 に は、 0 〜 f s /2の信号帯域で約 5 7 dBの ダイ ナ ミ ッ ク レ ン ジ が得 られる が、 図 1 7で も ダイ ナ ミ ッ ク レ ン ジ は ほ ぼ同 じ で あ り 、 1 ビ ッ ト D / A変換器列 1 5 の 出力 に 3 % も の相対誤差が存在す る に も 関わ ら ず同等 の性能が得 ら れて い るのが判る。 こ れに対 してデー タ が巡回 しないよ う な出力の場合、 例え ば ボ イ ン タ 3 0 の 出力 が入力 に よ ら ず 0 に 固定 さ れ て い る よ う な 場合 、 D Z A変換器 1 3 の 出 力 は 表 2 と 等価 に な り 、 こ の と き に は 図 2 9 に 示 し た よ う に 図 1 7 に 比較 し て 大 き な 高調波歪が発生 し、 ま た ダイ ナ ミ ッ ク レ ン ジ も大 き く 劣化す る 。
Figure imgf000038_0001
ま た、 こ こ では ボ イ ン タ 3 0 の動作を、 図 1 5 の量子化器 7 2 か ら 出力 さ れ る 2 ビ ッ 卜 の信号 （ " 0 0 " 〜 " 1 1 " ) を 累算 し 3 の剰余 を求 め 出力 す る も の と し た が、 本発明 の他の実施例 と し て 、 ボ イ ン タ 3 0 の 動作 を 量子化器 7 2 の 出 力 に よ ら ず 0 〜 2 の信号 を順 に繰 り 返 し 出力 す る も の と し て も よ い 。 こ の 場合 の 出力信号 ス ぺ ク ト ラ ム を図 1 7 と 同 じ 条件で シ ミ ュ レ一 シ ョ ン で求め た結果を図 1 8 に示す。 図 1 8 に見 ら れ る よ う に 図 1 7 に比較 し て ノ イ ズ の増加 は あ る も の の 、 図 2 9 の場合で は発生 し て い た高調波歪が見 ら れな く な つ て お り 、 ま た ダ イ ナ ミ ッ ク レ ン ジ も 約 5 4 dBと 改善 さ れ て い る 。 特に こ の方式で は ボ イ ン タ 3 0 の動作が 0 〜 2 の信号 を順 に繰 り 返 し 出力 す る だ け で よ く 、 累算 と 剰余 の演算が不要 な た め ボ イ ン タ 3 0 の 回路 規模を 小 さ く で き る 。
次 に本発明 の さ ら に他の実施例 に つ い て説明 す る 。
図 1 9 は本発明 に よ る A Z D 変換装置の他の実施例 を表す ブ ロ ッ ク 図で あ る 。 図 1 9 で、 7 0 は減算器、 7 1 は積分器、 Ί 2 は量子化器、 7 3 は D Z A 変換器で あ り 、 そ れ ぞれ図 1 5 に 示 し た も の と 同一の構成 · 機能を有す る 。 ま た 7 7 は減算器、 7 8 は積分器 で あ り 、 そ れぞれ減算器 7 0 、 積分器 7 1 と 同一 の構成 · 機能 を有す る 。
図 1 9 の動作を説明 す る と 、 ま ず外部か ら の ア ナ ロ グ入力 は 減算器 7 7 の加算端子 に 入力 し 、 減算器 7 7 か ら 出力 さ れ る ァ ナ ロ グ信号は積分器 7 8 で累算 し て 出力 さ れ、 さ ら に減算器 7 0 の加算端子 に 入力 さ れ る 。 続 い て減算器 7 0 か ら 出力 さ れ る ア ナ ロ グ信号 は積分器 7 1 で累算 し て 出力 さ れ、 該出力 は量子 ィ匕器 7 2 に よ っ て ア ナ ロ グ信号か ら デ ィ ジ タ ル信号 に 変換 さ れ て デ ィ ジ タ ル出力 と な る 。 ま た こ の デ ィ ジ タ ル出力 は D A 変 換器 7 3 に も 入力 さ れ、 ア ナ ロ グ信号に変換 さ れて、 減算器 7 7 お よ び減算器 7 0 の減算端子 に 入力 さ れて い る 。 図 1 9 の A Z D 変換装置 は 2 次特性の ノ イ ズ シ ヱ ー ビ ン グ型 A Z D 変換器 と し て知 ら れ る も の で あ り 、 入力 X に 対 す る 出 力 Y は数式 （ 1 1 ) で表 さ れ る 。
Y = X + ( l - z -]) 2- V q ( 1 1 ) 但 し 、 V q ： 量子化器 7 2 の量子化誤差
z _ 1 = c o s ^ - j ' s i n ^
j ： 虚数単位 図 1 9 の A Z D変換装置にお い て 、 サ ン プ リ ン グ周波数 （ FS ) を 6 4 fs、 入力信号周 波数を 約 0.02fs、 入力信号 レ ベ ル を O dB と し た 場 合 の 出 力 信号 ス ぺ ク ト ラ ム を コ ン ピ ュ ー タ · シ ミ ュ レ ー シ ョ ン で求め た結果を図 2 0 に示す。 簡単の た め こ こ で は 0 〜 2 fsま で の帯域を示 し て い る 。 図 2 0 に示 し た よ う に 0 ~ fs/2の信号帯域 に お い て約 8 3 dBの ダイ ナ ミ ッ ク レ ン ジ （D. R. ) が得 ら れ る も の で あ る 。
い ま 図 1 9 の D / A 変換器 7 3 が図 2 7 の A変換器 7 9 と 同 様 に 表 2 に 示 す よ う な 3 % の 誤差 を 持 つ 場合 を 仮定 し 、 こ の と き の 出力信号 ス ぺ ク ト ラ ム を コ ン ピ ュ ー タ · シ ミ ュ レ一 シ ョ ン で 求 め る と 図 2 1 の よ う に な る 。 簡単 の た め こ こ で は 0 〜 2 fsま で の帯域を示 し て い る 。 図 2 1 に示 し た よ う に大 き な高調波歪の発生が見 ら れ、 0〜 fs/2の信号帯域 に お い て ダイ ナ ミ ッ ク レ ン ジ は約 4 8 dBと 大 き く 劣ィ匕 し て い る 。
こ れ に対 し て D Z A 変換器 7 3 が図 1 5 の D Z A変換器 7 3 と 等価で あ り 、 ま た デ コ ー ダ 7 4 の R O M 3 1 の 入 出力 関係 を 表 1 3 に示す も の と し 、 1 ビ ッ ト D / A変換器列 7 5 の 出力 が 表 1 5 に示す よ う な 3 %の相対誤差 を持つ場合 に は 、 出力信号 ス ぺ ク ト ラ 厶 は 図 2 2 の よ う に な る 。 簡 単 の た め こ こ で は 0 〜 2 fsま で の信号を示 し て い る 。 図 2 2 に示 し た よ う に ダ イ ナ ミ ッ ク レ ン ジ は約 8 3 dBで あ り 、 D Z A変換器列 7 5 の 出力 に 3 % も の相対誤差が存在す る に も 関わ ら ず性能劣化は僅か と な っ て い る の が判 る 。
ま た本発明 の さ ら に他の実施例 と し て、 図 1 9 の D Z A変換 器 7 3 に お い て も 、 図 1 5 の D / A変換器 7 3 と 同様 に 、 図 3 の ボ イ ン タ 3 0 の動作 を量子化器 7 2 の 出力 に よ ら ず 0 〜 2 の 信号を順 に繰 り 返 し 出力 す る も の と し て も よ い。 こ の場合 の 出 力信号 ス ぺ ク ト ラ ム を シ ミ ュ レ ー シ ョ ン で求め た結果を 図 2 3 に示す。 図 2 3 に 見 ら れ る よ う に図 2 2 に比較 し て ノ ィ ズの増 加 は あ る も の の 、 図 2 1 の場合で は発生 し て い た高調波歪が見 ら れ な く な つ て お り 、 ま た ダ イ ナ ミ ッ ク レ ン ジ も 約 5 6 dBと 改 善 さ れて い る 。
こ の よ う に 1 ビ ッ ト D Z A変換器列 7 5 の 出力間 に相対誤差 が あ る 場合で も 、 信号帯域で の歪や ノ イ ズ の発生が小 さ い A Z D変換装置 を実現で き る 。 な お、 こ こ で は A Z D変換装置 を図 1 5 お よ び図 1 9 で説明 し た が、 同等の機能 · 特性を持つ も の で あ れば異な る 構成で あ っ て も よ く 、 例え ば減算器 7 0 と 積分 器 7 1 の動作を 同時に行 う よ う な装置で あ っ て も よ い。 ま た図 3 に示 し た デ コ ー ダ 7 4 の構成や表 1 3 の R O Mデ ー タ 等は説 明 の た め の一例で あ り 、 勿論 こ れ に 限 っ た も の で は な い 。 さ ら に 量子 化器 7 2 の p 通 り の 出力 に 対 し て デ コ ー ダ 7 4 の 出 力 ビ ッ ト 数 （即 ち 1 ビ ッ ト D Z A変換器 1 5 の個数） を （ P — 1 ) と し て説明 し た が、 こ れ ら は何れ も 最少の場合 で あ る か ら 、 回 路構成等の都合 に よ っ て は こ れ以上の数で あ っ て も 良 い 。
産業上 の利用可能性
以上述べた よ う に本発明 の D Z A変換装置は、 D Z A変換時 の サ ン プ リ ン グ周 波数が ノ イ ズ シ ヱ ー パ の デ ィ ジ タ ル 出 力 の サ ン プ リ ン グ周 波数 と 同 じ で よ く 、 P W Mに 比較 し て遥か に 低 い ク 口 ッ ク で の動作が可能で あ る と い う 優れ た特長を有す る も の で あ る 。
ま た デ コ ー ダが ノ イ ズ シ ヱ ー ノ、' の 出 力 を 複数個 の 1 ビ ヅ ト D Z A変換器 に巡回 す る よ う に割 り 当 て る よ う に し た た め、 ノ ィ ズ シ ユ ー パ の 出力値 と 特定の 1 ビ ッ ト D Z A変換器 と の相関 が無 く 、 各 1 ビ ッ ト D Z A変換器間の 出力 に相対誤差が あ る 場 合で も、 信号帯域での歪や ノ イ ズの発生を小さ く する こ と ができ る と い う 優れた 特長を有す る も の で あ る 。
ま た本発明 の A Z D変換装置は、 D Z A変換回路 を本発明 の D Z A変換装置 と し た こ と で 、 該 D Z A変換回路 に お け る 1 ビ ッ ト D Z A変換器の 出力 に相対誤差があ る 場合 で も 信号帯域 で の歪ゃ ノ ィ ズの発生を小 さ く す る こ と で き 、 従 っ て D Z A変 換回路 に高精度の装置を必要 と せ ず、 製造が容易 で し か も 高精 度の A Z D変換装置を実現で き る と い う 優れた特長を有 す る も の で あ る 。
ま た本発明 の A Z D変換装置は 、 2 次特性の ノ イ ズ シ エ ー ピ ン グ型 A D変換器 と し た こ と に よ り 、 A Z D変換精度 を さ ら に高精度化で き 、 ま た こ の場合 に は 1 ビ ッ ト D A変換器 1 5 の 出力 に 存在す る 相対誤差 に対 し て信号帯域で の歪ゃ ノ ィ ズの 発生 を 小 さ く す る 効果 が さ ら に 顕著 に な る 。 ま た 1 次 ノ イ ズ シ 一 ビ ン グ型 A Z D変換器 と 同等 な A Z D変換精度を得 る た め に は よ り 低 い サ ン プ リ ン グ周波数で よ い か ら 、 動作速度の低 い装置 と す る こ と が可能で あ る 。

Claims

請 求 の 範 囲
1 . 入力 さ れ た デ ィ ジ タ ル信号 の サ ン プ リ ン グ周 波数 を k 倍 ( k ≥ 2 ) に す る デ ィ ジ タ ル フ ィ ル タ と 、
前記デ ィ ジ タ ル フ ィ ル タ の出力を入力 と し語調制限と と も に ノ ィ ズ の周 波数特性を所定の特性 に 変化 さ せ る ノ イ ズ シ ユ ー パ と 、 前記 ノ イ ズ シ — パ の 出力 を入力 と し 該入力 の値 に対応 し た 1 ビ ッ ト 信号列 に変換す る デ コ ー ダ と 、
前記デコ ー ダの出力をア ナ ロ グ信号に変換する複数個の 1 ビ ッ 卜
A 変換器 で構成 さ れ る 1 ビ ッ ト D Z A 変換器列 と 、 前記 1 ビ ッ ト D Z A 変換器列の 出力 を総合す る ア ナ ロ グ加算 と を備ん 、
前記 デ コ ー ダの 出力 を、 前記 ノ イ ズ シ ヱ ー パ の 出力 の値 に 応 じ た数の 1 ビ ッ ト 信号が巡回す る よ う な 出力 と し た D Z A 変換
2 . 入力 さ れ た デ ィ ジ タ ル信号 の サ ン プ リ ン グ周 波数 を k 倍 ( k ≥ 2 ) に す る デ ィ ジ タ ル フ ィ ル タ と 、
前記 デ ィ ジ タ ル フ ィ ル タ の 出力 を入力 と し 語長制限 と と も に ノ ィ ズ の周 波数特性を所定の特性 に変化 さ せ る 多段量子化型の ノ イ ズ シ ェ 一 ノ、。 と 、
前記 ノ イ ズ シ ユ ー パ の各段の 出力 を各 々 入力 と し該入力 の値 に対応 し た 1 ビ ッ ト 信号列 に 変換す る 複数個 の デ コ ー ダ と 、 前記 デ コ ー ダの 各出力 を ア ナ ロ グ信号 に変換す る 複数個の 1 ビ ッ ト D A 変換器で構成 さ れ る 1 ビ ッ ト D Z A 変換器列 と 、 前記 1 ビ ッ ト D A 変換器列 の 出力 を総合 す る ア ナ ロ グ加算 器 と を備え 、 • 前記デ コ ー ダの出力を、 前記 ノ ィ ズ シ ヱ ーパの出力の値に応 じ た数の 1 ビ ッ ト 信号が巡回す る よ う な 出力 と し た D / A変換 装置。
3 . 二つ の ア ナ ロ グ信号を入力 と し両者の差を出力す る 減算器 と 、 前記減算器の ア ナ ロ グ出力を積分す る積分器 と 、 前記積分 器の 出力を デ ィ ジ タ ル信号に変換す る量子化器 と 、 前記量子化 器の デ ィ ジ タ ル出力 を該信号の値に対応 し た 1 ビ ッ ト 信号列 に 変換す る デ コ ー ダ と 、 前記デ コ ー ダの出力 を そ れぞれア ナ ロ グ 信号に変換す る 1 ビ ッ ト D A変換器列 と 、 前記 1 ビ ッ ト D Z A変換器列の 出力 を総合 し て前記減算器の減算端子へ出力す る ア ナ ロ グ加算器 と を備え、
ア ナ ロ グ入力を前記減算器の加算端子へ入力 し 、 デ ィ ジ タ ル 出力を前記量子化器よ り 出力 し、
前記デ コ ー ダの出力を、 前記量子化器の 出力の値に応 じ た数 の 1 ビ ッ ト 信号が巡回す る よ う な 出力 と し た Aノ D変換装置。
4 . 二つ の ア ナ ロ グ信号を入力 と し両者の差を 出力す る 第 1 の 減算器 と 、 前記第 1 の減算器の ア ナ ロ グ出力を積分す る 第 1 の 積分器 と 、 前記第 1 の積分器の ア ナ ロ グ出力を加算端子への入 力 と す る第 2 の減算器 と 、 前第 2 の減算器の ア ナ ロ グ出力 を積 分す る 第 2 の積分器 と 、 前記第 2 の積分器の 出力 を デ ィ ジ タ ル 信号に変換す る量子化器 と 、 前記量子化器の デ ィ ジ タ ル出力を 該信号の値に対応 し た 1 ビ ッ ト 信号列に変換す る デ コ ー ダ と 、 前記デ コ ー ダの出力 を そ れぞれア ナ ロ グ信号に変換す る 1 ビ ッ ト D A変換器列 と 、 前記 1 ビ ッ ト D A変換器列の 出力 を総 合 し て前記第 1 およ び第 2 の減算器の減算端子へ出力す る ア ナ • ロ グ加算器 と を備え、
ア ナ ロ グ入力 を前記第 1 の 減算器の加算端子へ入力 し 、 デ ィ ジ タ ル出力 を前記量子化器 よ り 出力 し 、
前記 デ コ ー ダの 出力 を、 前記量子化器 の 出力 の値 に応 じ た数 の 1 ビ ッ ト 信号が巡回す る よ う な 出力 と し た A Z D変換装置。
5 . 前記 デ コ ー ダの 出力 を、 前記 ノ イ ズ シ ヱ 一 パ か ら 出力 さ れ る P 通 り （ p は 整数 ） の 値 を持 つ 信号 に 対応 し て 少 な く と も
( p - 1 ) 個 の 1 ビ ッ ト 信号列を 出力 す る よ う に し 、 該 1 ビ ッ ド信号列 の割 り 当 て開始位置が 1 サ ン プ ル デ ー タ 前 の該 1 ビ ッ ト 信号列 の最終割 り 当 て位置の次の位置 に な る よ う に巡回 し て 割 り 当 て ら れ る よ う に し た請求項 1 ま た は 2 ま た は 3 ま た は 4 の D / A変換装置お よ び A Z D変換装置。
6 . 前記 デ コ ー ダの 出力 を 、 前記 ノ イ ズ シ エ ー パ か ら 出力 さ れ る P 通 り （ p は 整数） の 値 を 持 つ 信号 に 対応 し て 少 な く と も ( p - 1 ) 個 の 1 ビ ッ ト 信号列を 出力 す る よ う に し 、 該 1 ビ ッ ト 信号列 の割 り 当 て開始位置が 1 サ ン プ ル デ ー タ ご と に所定数 だ け巡回す る よ う に し た請求項 1 ま た は 2 ま た は 3 ま た は 4 の D Z A変換装置お よ び A Z D変換装置。
7 . 前記 デ コ ー ダ出力 の 1 ビ ッ ト 信号列 に対応す る 複数個 の 1 ビ ッ ト D Z A変換器が、 該 1 ビ ッ ト D Z A変換器 の平均 出カ レ ベ ル と の誤差の極性が相反 し かつ該誤差の絶対値が接近 し て い る よ う な 1 ビ ッ ト D Z A変換器が隣合 う よ う な並 び に割 り 当 て ら れ る よ う に し た請求項 1 ま た は 2 ま た は 3 ま た は 4 ま た は 5 ま た は 6 の D Z A変換装置お よ び A / D変換装置。
8 . 前記 1 ビ ッ ト D Z A変換器列 に お け る m個 の 各 1 ビ ッ 卜 D • Z A変換器 を 出力 レ ベ ル の順 に 、
DAC-1, DAC-2, DAC-3, DAC-4,…， DAC-(m-3), DAC-(ra-2), DAC-(m-l), DAC-m と し た と き （ m は整数） 、 前記デ コ ー ダか ら 出力 さ れ る 1 ビ ッ ト 信号列 に対 し て 1 ビ ッ ト D Z A変換器を、
DAC - 1， DAC-(m-l), DAC-3, DAC -（m - 3)， ···, DAC-4, DAC-(m-2), DAC-2, DAC-m と い う 並 び に割 り 当 て ら れ る よ う に し た請求項 1 ま た は 2 ま た は 3 ま た は 4 ま た は 5 ま た は 6 の D / A変換装置 お よ び A / D 変換装置。
9 . 前記 デ コ ー ダの各出力 に対応す る 、 前記 1 ビ ッ ト D A変 換器列 に お け る 各 1 ビ ッ ト D Z A変換器群を、 該 1 ビ ッ ト Dノ A変換器列 の 出力 レ ベ ル の順 に割 り 当 て る よ う に し た請求項 2 ま た は 5 ま た は 6 の A変換装置。
1 0 . 第 1 、 第 2 の量子化 ス テ ッ プ に よ る 2 段構成 と し た 前記 ノ ィ ズ シ ユ ー パ の 出 力 を 各 々 入力 と し 、 該入力 を 対応 す る 1 ビ ッ ト 信号列 に変換す る 第 1 、 第 2 の デ コ ー ダを備え、
該 デ コ ー ダの各出力 に対応す る 、 前記 1 ビ ッ ト D / A変換器 列 に お け る 第 1 、 第 2 の 1 ビ ッ ト D Z A 変換器群 を 、 前記 1 ビ ッ ト Dノ A変換器列 に お け る 1 ビ ッ ト D ノ A変換器の 出カ レ ベ ル の順 に割 り 当 て る よ う に し 、
前記第 1 の 1 ビ ッ ト D / A変換器群を出力 レ ベル逆順の並びと し、 前記第 2 の 1 ビ ッ ト D Z A変換器群を 出力 レ ベ ル順の並 び と し た請求項 2 ま た は 5 ま た は 6 ま た は 9 の D Z A 変換装置。
1 1 . 前記 デ コ ー ダの各出力 に対応す る 、 前記 1 ビ ヅ ト D Z A 変換器列 に お け る 各 1 ビ ッ ト D / A 変換器群の割 り 当 て を、 前 記 ノ ィ ズ シ ヱ 一 パ の 各段の 出力順 に対応す る 前記 デ コ ー ダの各 出力 が該 1 ビ ッ ト D Z A変換器の 出力 レ ベ ル の順 に対 し て 中央 に近 い方か ら 順 に割 り 当 て た請求項 2 ま た は 5 ま た は 6 の Dノ A変換装置。
1 2 . 第 1 、 第 2 の量子化 ス テ ッ プ に よ る 2段構成 と し た前記 ノ ィ ズ シ X — パ の 出 力 を 各 々 入力 と し 、 該入力 を 対応 す る 1 ビ ッ ト 信号列 に変換す る 第 1 、 第 2 の デ コ ー ダを備え 、
該 デ コ ー ダの各出力 に対応す る 、 前記 1 ビ ッ ト D Z A変換器 列 に お け る 第 1 、 第 2 の 1 ビ ッ ト D / A変換器群 を 、 前記 1 ビ ッ ト D Z A変換器列 に お け る 1 ビ ッ ト D Z A変換器の 出カ レ ベ ル の順 に対 し て第 1 の 1 ビ ッ ト D Z A変換器群 に は両端部分 を割 り 当 て、 第 2 の 1 ビ ヅ ト D / A変換器群 に は残 る 中央部分 を割 り 当 て る よ う に し 、
前記第 1 の 1 ビ ッ ト D / A変換器群を 出力 レ ベ ル の順 の並び と し 、
前記第 2 の 1 ビ ッ ト D Z A変換器群を 出力 レ ベ ル逆順の並び と し た請求項 2 ま た は 5 ま た は 6 ま た は 1 1 の D Z A変換装置。
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