WO1994022218A1 - Rate converter and imaging apparatus - Google Patents

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WO1994022218A1
WO1994022218A1 PCT/JP1994/000402 JP9400402W WO9422218A1 WO 1994022218 A1 WO1994022218 A1 WO 1994022218A1 JP 9400402 W JP9400402 W JP 9400402W WO 9422218 A1 WO9422218 A1 WO 9422218A1
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rate
data
output
conversion
filter
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Application number
PCT/JP1994/000402
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English (en)
French (fr)
Inventor
Hiromasa Ikeyama
Taku Kihara
Shigetoshi Nohda
Original Assignee
Sony Corporation
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Publication date
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Priority to JP52086794A priority patent/JP3395182B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
    • H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0102—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving the resampling of the incoming video signal

Definitions

  • the present invention relates to a rate converter for converting a data rate in order to transfer data between digital circuits operating at two different clock rates, and a rate converter for converting the data rate.
  • the present invention relates to an imaging device provided with a rate converter. BACKGROUND ART Generally, in order to transfer data between two digital circuits operating on different clock rates, a rate converter for converting a data rate is required.
  • a digital video signal processing circuit of an imaging device that operates at a clock rate of 18 MHz
  • a digital video tape recorder that operates at a clock rate of 13.5 MHz and conforms to the D1 standard
  • the digital video signal output from the above-mentioned imaging device must have a rate of 18 MHz to 1 MHz.
  • Converting to 5 MHz 4: 3 Converting the rate of the digital video signal output from the down converter or the D / VTR from 13.5 MHz to 18 MHz 3: 4
  • a rate converter such as an up-converter is required.
  • an imaging device using a solid-state imaging device has a clock rate determined by the number of pixels of the solid-state imaging device. For example, an imaging device using a 500,000-pixel solid-state imaging device has a digital image.
  • the signal processing circuit operates at a clock rate of '18 MHz.
  • the conventional rate converter then converts the input data to a clock rate that is the least common multiple of the input clock rate and the output clock rate, filters it, and thins it out to obtain the desired output clock.
  • filtering processing at the clock rate of the least common multiple was required.
  • the input data of the 18 MHz clock rate can be converted to the 13.5 MHz clock rate by the filtering process shown in Fig. 1 and Fig. 2. Convert to output data of crate.
  • the 4: 3 down converter first, for the input data ⁇ X ra ⁇ of the clock rate of 18 MHz as shown in A of FIG. 1, as shown in B of FIG. Insert 0 data at the point where a 13.5 MHz sample point can be used, and set the frequency to the lowest common multiple of the above 18 MHz and 13.5 MHz, that is, the clock rate of 54 MHz. Upconvert. As a result, in the frequency domain, the frequency component that was repeated in units of 18 MHz as shown in A of FIG. 2 was changed to 5 units while the frequency characteristic was unchanged as shown in B of FIG. 4 MHz.
  • the data of the above 54 MHz clock rate is subjected to a filter having characteristics as shown in C of FIG. 1 and C of FIG. That is, out Since the clock rate is 13.5 MHz, according to the sampling theorem, it is half of 13.5 MHz and 6.75 MHz or more by half of 54 MHz to 27 MHz. If there is a frequency component of 13.5 MHz, it will wrap around at the clock rate of 13.5 MHz and the original frequency characteristics will not be maintained, so the port that suppresses the frequency component above 6.75 MHz Apply a one-pass filter.
  • the number of taps is 12
  • Y 3 ki X 6 + k 4 • X 4 + k 7 X 3 + k 1 0 x 2
  • ⁇ 4 k 2 X 6 + k B • X 4 + k 8 X s + k H x 2
  • ⁇ 6 k ⁇ X ⁇ + ka • X 5 + k 6 X 4 + k 9 x 3
  • Y 12 ki X 8 + k 4 • X 7 + k 7 X 6 + k 1 0 x 6
  • Y 13 k 2 ⁇ X 8 + k 6 ⁇ ⁇ + k 8 ⁇ X 6 + k 1 1 - X 5
  • Y 1 4 ko ⁇ X 9 + k 3 ⁇ X 8 + k 6 ⁇ X 7 + k 9 ⁇ X 6
  • the input data ⁇ ⁇ ⁇ of the 13.5 MHz clock rate is converted to 18 MHz by the filtering processing as shown in FIGS. 3 and 4. Convert to z clock rate output data ⁇ » ⁇ .
  • the data of the above 54 MHz clock rate is filtered with characteristics as shown in C of FIG. 3 and C of FIG. That is, out Since the clock rate is 18 MHz, the sampling theorem indicates that if there is a frequency component of 9 MHz or more, which is half of 18 MHz, up to 27 MHz, which is half of 54 MHz, When the clock rate is changed to z, the signal is turned back and the original frequency characteristics cannot be maintained. Therefore, a low-pass filter that suppresses frequency components of 9 MHz or more is applied.
  • ⁇ 1 4 k 2 • ⁇ ⁇ + k E ' ⁇ 7 + k 8 ' X 8 + ki IX 9 + k, 4 * X 10
  • Yl B ki • ⁇ 6 + k 4 ' ⁇ 7 + k 7 • X 8 + kj oX 9 + ki 3' X 10 ko '' 6 + k 3 '' 7 + k 6 k 9 X 9 + k , 2 * X 10 becomes data Y, to produce a ⁇ 1 ⁇ .
  • ⁇ ⁇ ( ⁇ ⁇ )
  • ⁇ 6 k 0 ⁇ X 6 + k • X 5 + k 6 'X 4 + k 9' X 3
  • ⁇ 8 koXi + k3 • X6 + k6 'X5 + k9 • X *
  • ⁇ 7 k 2 ⁇ + 6 + ks * X 6 + k 8 * X 4 + k-X 3
  • ⁇ ! 3 k 2 ⁇ X 8 + k ⁇ ⁇ XT + k 8 * X 6 + k 11- X 5
  • the first set of coefficients ⁇ k. , K 3 , k 6 k 9 ⁇ ⁇ Y ⁇ 3 The first set of coefficients ⁇ k. , K 3 , k 6 k 9 ⁇ ⁇ Y ⁇ 3 folk-n ⁇
  • the transfer function F a (z) can be obtained by the transversal filter.
  • the data ⁇ Y ⁇ 3 ⁇ ) ⁇ having the second set of coefficients ⁇ k,, k 4 , k 7 k 10 ⁇ is
  • F c (z) ka + k 5-z _1 + k 8-z " 2 + k 1, ⁇ z" 3
  • the transfer function F c (z) can be obtained by a transversal filter.
  • F d (z) k 3 + k 7 z-1 + k 1 1 z
  • F a (z) Filter of F b (z) F c (z), F d (z) By operating four transversal filters that perform the switching process in parallel at the input clock rate of 13.5 MHz, it is possible to calculate the above output delay ⁇ Y n ⁇ . it can.
  • the clock rate at the least common multiple of the input clock rate and the output clock rate can be increased.
  • Transversal filters that operate at high speeds are not required, but multiple transversal filters are required.
  • a configuration having a Regis evening and a configuration having a Regis evening are conventionally known.
  • Fig. 7 shows a transversal filter with a register prefix.
  • the input data ⁇ X n ⁇ is shifted by a delay circuit (1A) that constitutes a shift register.
  • (IB) and (1C) provide a unit time ⁇ ⁇ 1 ⁇ equivalent to one clock.
  • the multipliers (2 ⁇ ), (2 ⁇ ). (2C), (2D) are multiplied by the filter coefficients ⁇ k,, k 2, k 3, k 4 ⁇ , and the multiplication is performed.
  • the rate converter used a transversal filter with a register prefix.
  • the pre-register transversal filter requires a multi-input adder as the adder (3), and requires a halt time in the shift register, which is not suitable for high-speed operation. .
  • the post-register transversal filter uses multipliers (4 ⁇ ), (4 ⁇ ), (4C), and (4D) to filter the input data ⁇ X n ⁇ . ⁇ k,, k 2, k 3, k 4 ⁇ after multiplying, the multiplication result delay circuit (5A), (5B), (5C) by unit time - adding giving a time difference of ⁇ z 1 ⁇ (6A), (6B), and (6C)
  • the delay circuit that constitutes the shift register also functions as a pipeline register, and it is necessary to secure the halt time because an adder is inserted between each delay circuit. It is unnecessary and has an effective circuit configuration for high-speed operation using a high-speed process.
  • the up-conversion zeros are inserted all at once during the input, so it is necessary to hold the data during filtering.
  • a post-register transversal filter to which is input there is no register before each multiplier, so the above data holding operation cannot be performed.
  • an object of the present invention is to provide a rate converter and an imaging device as described below in view of the conventional problems as described above.
  • the object of the present invention is to provide a single transversal filter without using a transversal filter that operates at a high speed at the least common multiple of the input clock rate and the output clock rate. It is an object of the present invention to provide a rate converter capable of converting a data rate.
  • Another object of the present invention is to provide a bidirectional rate converter having the functions of two rate converters, a down converter and an up converter.
  • Another object of the present invention is to provide a bidirectional rate converter having a reduced circuit scale by sharing the filtering processing means necessary for the down converter and the up converter. is there.
  • the rate converter in principle, upconverts the input data to a clock rate with the least common multiple of the input clock rate and the output clock rate, and filters the data.
  • the output data of the target output clock rate is obtained by thinning out the data.However, it is not necessary to calculate data other than the output data of the output clock rate. If the output data of the output clock rate is obtained by performing filtering processing at the rate, the clock rate of the least common multiple of the input clock rate and the output clock rate can be obtained.
  • the rate can be converted by a single transversal filter that operates at the output clock rate, without the need for a transversal filter that operates at high speed with a circuit. Kill.
  • Y 20 k 0 ⁇ X 1 1 + k 3 ⁇ X. 0 + k 6 ⁇ X 9 + k 9 ⁇ X 8 and Do Ri, first set to a third set coefficient in the above transfer function F a above (z), F b (z), F c (z) Filtering processing can be performed by sequentially selecting the output of three transversal filters, and the input data ⁇ X grasp ⁇ While the input clock rate is 18 MHz. The output clock rate is 13.5 MHz. The output data ⁇ Y n ⁇ can be obtained by operating the reverse filter.
  • the present invention generates data f SH rate by inserting the N M- N number of 0 data to each data by the interpolation processing circuit for the input data f SL rate, M-number
  • a filter translator is provided with M multipliers, each of which is provided with filter coefficients at the i SH rate sequentially from the coefficient generator of the i SH rate.
  • the N M (N ⁇ M) up-conversion is performed, and the output data at the f SH rate is generated from the input data at the f SL rate.
  • N N + 2 up-conversion
  • M ⁇ N 2. Therefore, the rate converter according to the present invention does not require a transversal filter that operates at a high speed at the least common multiple of the input clock rate and the output clock rate, and requires one register.
  • An N: M (N ⁇ M) up-conversion filter can be performed by a post-translation type transversal filter, and an output data of f SH rate can be generated from input data of f SL rate. it can.
  • each of the M coefficient generators has an f SH rate.
  • Fi by Le evening coefficients sequentially given M multipliers register postfix type transformer Versa Luffy Le evening with a can, subjected to filtering-ring process the input data of f SH, single-Bok, the by thinning processing circuit a filter output data of f SH rate by tiger Nsuba Sarufi filter by and the child that is responsible for processing of thinning out the f SL rate, M: N performs a Dow Nre over door conversion of (M> N), of f SH rate output data of f SL rate from the input data Isseki - to generate the evening.
  • a post-registration transversal filter that performs filtering processing on data at the f SH rate based on filter coefficients sequentially given at the f SH rate from the M coefficient generators.
  • an interpolation processing circuit for generating an f SH rate of data from the input data f SL rate Bok insert the M- N number of zero data for every N data, the transformers Versa Luffy Ruta Ficoll Isseki Le evening output data of f SH rate by the this to switch the input switching circuit and an output switching circuit connected between the thinning processing circuit that performs processing of thinning out with f SL rate by, f SIi Leh Generates output data of f SH rate from input data of input data.
  • the rate converter according to the present invention, a single transversal filter that operates at a high speed at the least common multiple of the input clock rate and the output clock rate is not required.
  • the evening transversal Luffy Le register after standing, N from input data f SL rate to generate output data of f SH rate: M (N ⁇ M) and the up rate conversion, the input of f SH rate to generate output data of f SL rate from the data M: N can be performed Daunre preparative conversion of bidirectional rate conversion (M> N). Therefore, according to the present invention, it is possible to provide a bidirectional rate converter with a reduced circuit scale by sharing the necessary filtering processing means for the down converter and the up converter. Can be.
  • FIG. 1 is a diagram showing the operating principle of a conventional 4: 3 down converter on a time axis.
  • Fig. 2 is a diagram showing the operating principle of the 4: 3 down converter on the frequency axis.
  • Fig. 3 is a diagram showing the operating principle of a conventional 3: 4 upgrade converter on a time axis.
  • FIG. 4 is a diagram showing the operating principle of the above-mentioned 3: 4 up-converter on the frequency axis.
  • Fig. 5 is a diagram showing the operating principle of the conventional 5: 3 down converter on the time axis.
  • Fig. 6 is a diagram showing the operating principle of a conventional 3: 5 upgrade converter on a time axis.
  • FIG. 7 is a block diagram showing a configuration of a transversal filter of a register prefix type.
  • FIG. 8 is a block diagram showing the configuration of a transversal fill evening of a resist evening evening type.
  • FIG. 9 is a block diagram showing a configuration of a 3: 4 up-converter to which the present invention is applied.
  • FIG. 10 is a block diagram showing a specific configuration of the interpolation processing circuit in the 3: 4 up-converter.
  • FIG. 11 is a time chart showing the operation of the above-mentioned interpolation processing circuit.
  • FIG. 12 is a diagram showing the contents of calculations in the above-mentioned 3: 4 up-converter during transversal fill.
  • FIG. 13 is a block diagram showing a configuration of a 4: 3 down converter to which the present invention is applied.
  • FIG. 14 is a block diagram showing a configuration of a digital camcorder provided with a bidirectional rate converter to which the present invention is applied.
  • FIG. 15 is a conceptual block diagram showing a configuration of the bidirectional rate converter.
  • FIG. 16 is a block diagram showing a specific configuration of the rate conversion block in the bidirectional rate converter.
  • FIG. 17 is a time chart for explaining the interpolation processing of the rate conversion block.
  • FIG. 18 is a time chart for explaining the thinning-out processing of the rate conversion block.
  • FIG. 19 is a block diagram showing a specific configuration of a digital filter block in the bidirectional rate converter.
  • FIG. 20 is a block diagram showing a configuration of a 5: 3 down converter to which the present invention is applied.
  • FIG. 21 is a block diagram showing a configuration of a 3: 5 up-converter to which the present invention is applied.
  • FIG. 22 is a block diagram showing a configuration of a bidirectional rate converter to which the present invention is applied.
  • FIG. 2 is a block diagram showing a specific configuration of a lock.
  • FIG. 24 is a block diagram showing a specific configuration of a digital filter block in the bidirectional rate converter.
  • BEST MODE FOR CARRYING OUT THE INVENTION an embodiment of a rate comparator according to the present invention will be described in detail with reference to the drawings.
  • the rate converter according to the present invention is configured, for example, as shown in the block diagram of FIG.
  • An interpolation circuit (20) that generates f SH rate data by performing interpolation processing on the input data ⁇ X n ⁇ of the input, and four coefficient generators (30A), 30B), (30C), and (30D) and the filtering processing based on each of the above filter coefficients with respect to the data of the f SH rate generated by the interpolation processing circuit (20).
  • the interpolation circuit comprises a (20) for outputting the output data of f SH rate ⁇ Y m ⁇ from the output terminal (50), said With respect to the input data rate of f SL inputted through the force pin (10) ⁇ X n ⁇ , it generates data f SH rate by inserting one 0 data for every three data To do Thus, for example, it is configured as shown in the block diagram of FIG.
  • the interpolation processing circuit (20) includes a quaternary power input (22) that counts a clock CK (f SH ) of 18 MHz supplied through the clock input terminal (21).
  • An OR gate circuit (23) to which the carry output from the quaternary counter (22) and the clock CK (fSH) are supplied, and 13.5 through the input terminal 10 first a D-type unfavorable flop (24) MH z the clock CK (f SL) input data f SL rate synchronized with ⁇ X n ⁇ is supplied to the data terminal, the first D-type
  • the latch output from the flip-flop (24) is supplied, and the carry C0 output from the quaternary counter (22) is supplied to the AND gate circuit (26) supplied via the inverter (25).
  • the quaternary counter (22) counts the 18 MHz clock CK (f SH ) supplied via the clock input terminal (21), so that once every four clocks Output carry Co. Then, as shown in FIG. 11, the 0R gate circuit (23) includes the carry C0 output from the quaternary counter (22) and the clock CK (fSH). By taking the logical sum of and, a clock d—CK is generated, which is one clock out of four times.
  • the first D-type flip-flop (24) receives the clock d—CK generated by the OR gate circuit (23) and supplies it to the clock input terminal. cage, synchronized with the clock CK (f SL) of 1 3. 5 MH z inputted through the input terminal (10): f SL rate of the input data Xi ⁇ chi [pi ⁇ the clock d- Latch by C ⁇ .
  • the AND gate circuit (26) calculates the latch output data of the first D-type flip-flop (24) and the carry Co output from the quaternary counter (22).
  • the first D-type flip-flop (24) is obtained by taking the logical product of the inverted data (25) and the inverted data (25) as zero data. Latch output data of the night.
  • the second D-type flip-flop (27) latches the gate output data from the AND gate circuit (26) with the 18 MHz clock CK (fSH).
  • the input data of f SL rate synchronized with the above Symbol 1 3. 5 MH z the clock CK (f SL) ⁇ X n ⁇ , every three data Generate f SH rate data with 0 data inserted.
  • the coefficient generators (30A). (30B), (30C). (30D) output the filter coefficients sequentially at the i SH rate, respectively.
  • the first coefficient generator (30A) of (30A), (30B). (30C). (30D) repeatedly generates filter coefficients k H, k! O, k 9 , 0 at f SH rate .
  • the second coefficient generator (30B) is repeatedly generates filter coefficients k 8, k 7, k 6 , 0 at f SH rate
  • the third coefficient generator (30C) is the filter coefficient k 6, k 4 , k 3 , 0 are repeatedly generated at the ⁇ SH rate
  • the fourth coefficient generator (30D) generates filter coefficients k 2 , k,, k. , 0 are repeatedly generated at the ⁇ SH rate.
  • the transversal filter (40) applies the four coefficient generators (30A), (30B), (30C) to the data of the f SH rate generated by the interpolation circuit (20). ) .Based on each filter coefficient sequentially given by (30D), filtering for rate conversion is performed. It is.
  • This transversal filter (40) consists of four multipliers (41A), (41B), (41C), (41D), and four delay circuits (42A), (42B), (42C), (42D) and three adders (43A), (43B), and (43C), which is a post-register (transposed) register transversal filter, wherein the interpolation processing circuit (20 f SH rate data four multipliers generated by) (41A), (41B) , is adapted to be simultaneously inputted to the (41C). (41D).
  • the first multiplier (41A) of the multipliers (41A), (41B), and (41C). (41D) is provided with a filter coefficient k ,,, k, ⁇ , k by the coefficient generator 3OA.
  • the second multiplier (41B) is summer so that the coefficient generator Fi le evening coefficient k 8 by (30B), k 7, k 6, 0 is given repeatedly by f SH rate, the interpolation processing circuit (20) generated f ⁇ les by - preparative data and the filter coefficient k 8, k 7, k 6 , 0 and the multiplying with f SH les over and.
  • the multiplied output data from the second multiplier (41B) is supplied to the first adder (43A). Then, the added output data from the first adder (43A) is supplied to the second adder (43B) via the second delay circuit (42B).
  • the third multiplier (41C), said coefficient generator (30C) by Fi le evening coefficient ks, k 4, k 3, 0 has summer as given repeatedly by f SH rate, the interpolation F SH signal generated by the processing circuit (20) One data and the above filter coefficients k 6 , k 4, k 3, 0 are multiplied by the f SH rate.
  • the multiplied output data from the third multiplier (41C) is supplied to the second adder (43B). Then, the addition output data from the second adder (43B) is supplied to the third adder (43C) via the third delay circuit (42C).
  • the fourth multiplier (41D) filters the filter coefficients k 2 , ki, and k by the coefficient generator (30D). , 0 is repeatedly given at the f SH rate, and the data of the fs ⁇ ⁇ rate generated by the interpolation processing circuit (20) and the filter coefficients k 2 , k !, k., 0 preparative multiplied by f SH rate.
  • the fourth multiplier output data by the multiplier (41D) of is supplied to the third adder (43C). Then, the third adder (43C ) Is output from the output terminal (50) via the fourth delay circuit (42D).
  • ⁇ 7 ki XB + k 6 X 4 + k 9 x 3
  • ⁇ 13 k 3 X 6 + k 7 X 6 + k
  • each of the delay circuits (42A), (42B), (42C), (42D) is configured such that it gives the unit delay amount in the f SH rate data of f SH rate, for example, each of f It consists of a D-type flip-flop that performs a latch operation at the SH rate.
  • the fourth delay circuit (42D) are merely latches the output stage output data ⁇ Y, ⁇ of f SH rate, the essential element in the transversal filter Les Soo evening after standing Absent.
  • the filter coefficient 0 is multiplied by 0 data, so that the filter coefficient to be multiplied in the 0 data is not necessarily required. It does not need to be 0, and the data by which the filter coefficient 0 is multiplied need not always be 0 data.
  • the rate converter according to the present invention uses ⁇ and ⁇ which are disjoint arbitrary numbers. Up-conversion of ⁇ : ⁇ ( ⁇ ⁇ ) can be performed as an integer of.
  • the input data ⁇ X n ⁇ of the f SL rate is inserted into the f SH rate by inserting one 0 data for every ⁇ pieces of data by the interpolation processing circuit.
  • the data of f SH rate generated by this interpolation processing circuit By performing filtering with a transversal filter of the fs rate, the input data ⁇ X n ⁇ of the fs rate is converted to the output data of the f SH rate.
  • the filter coefficients are sequentially switched at the output rate to perform the filtering process.
  • the filter can be realized by using a normal pre-register type transversal filter, as in the rate converter according to the present invention, a post-register type transversal filter is used.
  • a post-register type transversal filter is used.
  • the rate converter according to the present invention is configured as shown in, for example, a block diagram in FIG.
  • coefficient generators (80A), (80B), (80C) and (80D) sequentially output the respective filter coefficients at the f SH rate.
  • coefficient generator (80A), (80B), (80C), (80D) a first coefficient generator of (80A) the filter coefficient k 8, k, ⁇ , generating repeated k H in i SH rate I do.
  • the second coefficient generator (80B) is Ficoll Le evening coefficient k 6, k 7, k 8 repeatedly generated at f SH rate
  • the third coefficient generator (80C) is Fi le evening coefficient k 3 , k 4 , k 6 are repeatedly generated at the f SH rate
  • the fourth coefficient generator (80D) repeatedly generates the filter coefficients k 0 , k 1, k 2 at the f 8H rate .
  • the transversal filter (70) receives the four coefficient generators (80A), (80B) from the input data ⁇ X » ⁇ of the f8H rate supplied via the input terminal (60). ), (80C). Based on each filter coefficient sequentially given by (80D), filtering processing for rate conversion is performed.
  • This transversal filter (70) consists of four multipliers (71A), (71B), (71C), (71D) and four delay circuits (72A), (72B), (72C). , and (72D), 3 adders (73A), (73B), a transversal fill evening register postfix type constituted from a (73C), f SH through the input terminal (60)
  • the rate input data ⁇ X » ⁇ is simultaneously input to the four multipliers (71A), (71B), (71C), and (71D) that are supplied.
  • the second multiplier (71B), said coefficient generator by (80B) off I filter coefficient k 6, k 7, k 8 are adapted to be given repeatedly in I SH rate, the f SH
  • the rate input data ⁇ ⁇ ⁇ is multiplied by the above filter coefficients k 6 , k 7, and k 8 by the f SH rate.
  • the multiplied output data from the third multiplier (71B) is supplied to the first adder (73A).
  • the addition output data from the first adder (73A) is supplied to the second adder (73B) via the second delay circuit (72A).
  • the third multiplier (71C) is filter coefficient k 3 by said coefficient generator (80C), k 4, k s has come to be given repeatedly in f SH rate, the f SH Leh DOO input data ⁇ X » ⁇ and the Fi le evening multiplying the coefficient k 3, k 4, k 5 with f SH rate.
  • Multiplied output data from the third multiplier (71C) is supplied to the second adder (73B).
  • the addition output data from the second adder (73B) is supplied to the third adder (73C) via the third delay circuit (72C).
  • the fourth multiplier (71D) uses the coefficient generator (80D) to calculate the filter coefficient k.
  • K!, K 2 are repeatedly given at the f SH rate, and the input data ⁇ X m ⁇ of the f SH rate and the filter coefficient k described above. , K!, And k 2 is multiplied by f SH rate.
  • Multiplied output data from the fourth multiplier (71D) is supplied to the third adder (73C).
  • the addition output data from the third adder (73C) is output via a fourth delay circuit (72D).
  • the thinning-out processing circuit (90) thins out the filter output data ⁇ Y i ⁇ of the f SH rate output from the transversal filter (70) to the f SL rate,
  • each of the delay circuits (72A) (72B), ( 72C) (72D) is the data of f SH rate:.. Configured such that it gives the unit delay amount in the f SH rates example, each f It consists of a D-type flip-flop that performs a latch operation at the SH rate.
  • the fourth delay circuit (72D) are simply f SH been made to latch in rate of the output data ⁇ Y, ⁇ output stage, Les Soo evening after standing transversal fill evening essential element in the is not.
  • the input data ⁇ X m ⁇ of the f SH rate is subjected to the filtering processing by the post-registration transversal filter, and then the decimation processing circuit is executed. by applying between subtraction process in, f SH rate input data ⁇ X m ⁇ Micromax to generate output data of f SL rate ⁇ Y n ⁇ from: performing da Unre bets transformation ⁇ ( ⁇ > ⁇ ) be able to.
  • the transversal in which the filter coefficients are sequentially switched by the output rate to perform the filtering process can be realized by using a normal resist-type transversal filter.
  • a resist-type transversal filter is used.
  • each of the register prefix type transversal filters (40) and (70) in the first and second embodiments is the same, and furthermore, each of the coefficient generators (30A) to (30D), Since the filter coefficients generated in (80A) to (80D) are the same coefficients, only the output order is changed, a rate converter that performs bidirectional rate conversion using a pre-register type transversal filter is used. Can be easily configured.
  • FIG. 14 is a block diagram showing a configuration of a digital camcorder provided with a bidirectional rate converter to which the present invention is applied.
  • the digital camcorder of the third embodiment shown in FIG. 14 digitizes an image pickup signal obtained by the image pickup section (101) and records it as image data conforming to the D1 standard.
  • three primary color image pickup signals more obtained in the imaging unit (101) R (f si) , G (f si), B (f S 1) Is supplied through an analog signal processing unit (102), and is supplied to an analog digital (AZD) conversion unit (103).
  • the AZD conversion unit (103) digitizes each color image data R, G, B
  • a video signal processing unit (104) to which the digital luminance signal Y (fsi) generated by the video signal processing unit (104) and two digital color difference signals C R (f S1 ) and C ⁇ ( fsi) is supplied with a signal processing unit (105) for analog output, a rate conversion processing unit (106), etc., and a recording / reproducing unit (107) for recording / reproducing image data conforming to the D1 standard is provided. It is connected to the rate conversion processing section (106) via a bidirectional bus.
  • the imaging unit (101) decomposes, for example, imaging light incident from an imaging lens (not shown) via an optical low-pass filter into three primary color light components by a color separation prism, and converts the three primary color images of the subject image into three primary color images. Images are taken with a single CCD image sensor. Each CCD Ime Jisensa, by being driven by f S 1 rate respectively, each color IMAGING signal R (f sl), G ( f S1), B (fsi) is read out by the f sl rate . Then, each of C CD f from the image sensor SI rate each color image signal has been read without R (fsi), G (f S1), via the B (f sl) the upper Symbol analog signal processing unit (102) To the AZD conversion unit (103)
  • the imaging unit (101) adopts a spatial pixel shift method, and a red image is captured by 1/2 of s at a spatial sampling cycle of a pixel with respect to a CCD image sensor for capturing a green image.
  • CCD image sensors for image capture and blue image capture are horizontally offset
  • G (fSl) and B (fSl) are subjected to correlated double sampling processing, and level control such as white balance and black balance is performed.
  • the A ZD conversion unit (103) by de-digitization has been f S 1 rate each color imaging de one evening R (f S1), G ( f S1), B (f S1) is the video signal processing unit (104).
  • the video signal processing unit (104) performs image enhancement processing on each digital color signal R (fsi), G (fsi), and B ( fsl ) supplied from the AZD conversion unit (103). pedestal addition, gamma, non-linear processing, such as knee, Riniama preparative performs re box process, each di digital by Conclusions Li box processing color signals R (f s.), G (f S1), B (fsi ) To generate a digital luminance signal Y (fS l) and two digital chrominance signals C R (f S1 ) and CB (f sl ).
  • the video signal processing unit (104) operates the clock of the f sl rate as a master clock, and uses a well-known high resolution corresponding to the spatial pixel shifting method in the imaging unit (101). performs processing of, each di digital color signals R (f si), G ( fs,), from B (f S1), f SI rate di digital luminance signal Y (f S l) and the di digital of Generate the color difference signals C R (fs,) and CB (fsi).
  • analog output signal processing unit (105) includes the video signal The above f generated by the processing unit (104) or the rate conversion processing unit (106)
  • CB CB
  • 105A digital encoder
  • D / A digital / analog converters
  • 105B digital / analog converters
  • 105C digital combo signal
  • the rate conversion processing unit (106) is bidirectional rate conversion between f sl signal rate related with de Isseki rate and f s2 rate data rate of the signal associated with the It is to do.
  • the rate conversion processing unit (106) at the time of recording mode, the video signal processing unit (104) by that were generated above f S1 rate related data rate Bok signal Y (f S1), C R / C B (f SI / 2 ) the data rate associated with the f S2 rate signal Y (f S2), C R (f S2 / 2), the converted to CB (f S2 Z2) recording Provide to playback unit (107).
  • the rate conversion processing unit (106) at the time of reproduction mode, the recording and reproducing unit (107) signals the data rate associated with the f S2 rate Bok that will be supplied from the Y (f S2), CR
  • the rate conversion processing section (106) includes a rate conversion circuit (106A) for a luminance signal and a rate conversion circuit (106B) for a color difference signal.
  • the rate conversion circuit (106A) for the luminance signal is a bidirectional rate converter provided by the present invention, and as shown in the conceptual block diagram of FIG. 15, the rate conversion block (120) , A digital filter block (130) and a filter coefficient generation block (140).
  • the terminal (111) is connected to the video signal processing section (104) and the analog output signal processing section (105) via a bidirectional bus.
  • the first input / output terminal is connected to the input terminal of the line receiver (112) and the output terminal of the line driver (113).
  • the terminal (114) is a second input / output terminal connected to the recording / reproducing unit (107) via a bidirectional bus, and the second input / output terminal (114) is connected to a line receiver (114).
  • 115) is connected to the output of the line driver (116).
  • the rate conversion block (120) includes first and second input terminals (120A) and (120B) and first and second output terminals (120C) and (120D).
  • the output terminals of the line receivers (112) and (115) are connected to the first input terminal (120A) of the rate conversion block (120) via the switching switch (117). It is connected to the first input terminal (120A) of the conversion block (120).
  • the switching switch (117) selects the output terminal of the line receiver (112) in the recording mode by a control signal supplied through the terminal (118), and selects the output terminal in the reproduction mode. It is controlled so as to select the output terminal of the in-receiver (115).
  • the first input terminal (120A) of the rate conversion block (120) is Recording the time mode the video signal processing unit (104) from f SI rate of de-digital luminance signal Y (f si) is supplied through the switching sweep rate pitch (117), the recording and reproduction unit at the time of reproduction mode (107) from f S2 rate of de I digital luminance signal Y (f S2) is Re subjected mouth through the switching sweep rate Tutsi (117) 3 ⁇ 4) o
  • the first output terminal (120C) of the rate conversion block (120) is connected to the input terminal of the digital filter block (130), and the output terminal of the digital filter block (130) is connected to the input terminal of the digital filter block (130). It is connected to the second input terminal (120B) of the rate conversion block (120).
  • the second output terminal (120D) of the rate conversion block (120) is connected to the first input / output terminal (111) via the line driver (113), and It is connected to the second input / output terminal (114) via a driver (116).
  • the line drivers (113) and (116) are inactive while the line driver (113) is in an inactive state by a control signal supplied through the terminal (118).
  • 115) is controlled to be in an operating state, and in the recording mode, the line driver (115) is controlled to be in an inactive state and the line driver (113) is controlled to be in an operating state.
  • the conversion output from the second output terminal (120D) of the rate conversion block (120) is transmitted from the second input / output terminal (114) to the recording / reproducing unit (107) in the recording mode.
  • the signal is supplied from the first input / output terminal (111) to the signal processing unit (105) for analog output.
  • the rate conversion block (120) is controlled by a control signal supplied via the terminal (118).
  • the rate conversion block (120) includes, for example, an interpolation processing circuit (121), a decimation processing circuit (122), a clock generation circuit (124), a first conversion circuit, as shown in the block diagram of FIG. And second switching switches (125) and (126).
  • the first switch (125) is a switch for selecting a signal output from the first output terminal (120C), and is a control signal supplied through the terminal (118).
  • the interpolation processing circuit (121) is composed of the first and second D-type flip-flops (121A). (121B), AND gate (121C), and Timba (121D). Become.
  • the AND gate (121C) is provided as shown in FIG. 17 supplied from the latch output data by the first D-type flip-flop (121A) and the clock generation circuit (124). Logical AND with the zero insertion data at the timing.
  • the luminance signal Y (fs.) Is output from the second output terminal (120D).
  • the thinning processing circuit (122) includes first and second D-type flip-flops (122A) and (122B), and is supplied to the second input terminal (120B) in a recording mode.
  • the quaternary counter (124A) is reset by the reset signal rst generated at power-on or at the timing of horizontal synchronization.
  • the quaternary counter (124A) supplies the generated coefficient address data ADR to the coefficient generation block (140).
  • the digital filter block (130) and the coefficient generation block (140) are configured as shown in FIG. 19, for example.
  • the digital filter block (130) is a power of four.
  • the first multiplier (131A) of the multipliers (131A), (131B) and (131C). (131D) is the same as the first coefficient generator (140A) of the coefficient generation block (140).
  • the output of the rate conversion block (120) is multiplied by a filter coefficient repeatedly given at the f sl rate . Then, the multiplied output data from the first multiplier (131A) is supplied to the first adder (133A) via the first delay circuit (132A).
  • the second multiplier (131B) converts the filter coefficient repeatedly given at the f S1 rate from the second coefficient generator (141B) of the coefficient generation block (140) into the rate conversion block (120). ) Output.
  • the multiplied output data of the second multiplier (131B) is calculated by the first adder (133B).
  • the addition output data from the first adder (133A) is supplied to a second adder (133B) via a second delay circuit (132B), and the port c3 ⁇ 4I3 ⁇ 40
  • the third multiplier (131C) converts the filter coefficient repeatedly given at the f sl rate from the third coefficient generator (141C) of the coefficient generation block (140) into the rate conversion block (120). ) Output.
  • the multiplied output data of the third multiplier (131C) is calculated by the second adder (133).
  • the addition output data from the second adder (133B) is supplied to a third adder (133C) via a third delay circuit (132B).
  • a fourth multiplier (131D) said coefficient generation block (140) of the fourth coefficient generator (141D) from i sl rate Bok in repeating given Fi le evening coefficient the rate conversion block Multiply the output of step (120).
  • the multiplied output data from the fourth multiplier (131D) is supplied to the third adder (133C).
  • the addition output by the third adder (133C) is supplied to the second input terminal of the digital filter block (130) as a filter output via a fourth delay circuit (132D). (120B).
  • the coefficient generation block (140) includes four coefficient generators (141A), (141B), (141C), and (141D).
  • the first coefficient generator (141A) of the coefficient generation block (140) has a coefficient memory (142A) storing the filter coefficients k, kI0 > k9, 0, and a coefficient memory (142A).
  • 142A) from the Fi le evening coefficient k ⁇ , k, o, k 8, 0 to selectively output to selector evening and a (143A), 4-ary counter of the clock generating circuit (124) (124A) depending on the address data ADR supplied by performs the selector evening (143A) is selected operation, recording the time mode, f S 1 rate in the filter coefficient k H, k 10, k 9 , 0 and the repeatedly output , also, at the time of reproduction mode, f S 1 rate in the filter coefficient k s, k, o, k !, it is adapted to output repeatedly.
  • ADR said selector (143B) is subjected to selective operation in accordance with, at the time of recording mode, in f sl rate Filter coefficients k 8 , k 7, k 6, 0 are repeatedly output, and in playback mode, filter coefficients k 6 , k 7, k 8 are repeatedly output at f S 1 rate. .
  • the third coefficient generator (141C) is * Fi le evening coefficient k 6, k, k 3, 0 a coefficient memory storing (142C), the coefficient of either the coefficient memory (142C) et the filter k 5, k 4, k 3 , 0 selectively a selector (143C) for outputting, depending on the 4-ary counter evening ⁇ address data ADR given by (124A) of the clock generating circuit (124) performs selection operation the selector (123C) is Te, the time of recording mode outputs repeatedly ⁇ S 1 filter coefficient k 6 in rate, k 4, k 3, 0, also at the time of reproduction mode, f sl
  • the filter coefficients k 3 , k 4 , and k 5 are repeatedly output at the rate.
  • the fourth coefficient generator (141D) includes a coefficient memory (142D) storing filter coefficients k 2 , k,, k 0 , 0, and a coefficient memory of 142 F from the coefficient memory 142 D. k 2 , k,, k. And a selector (143D) for selectively outputting 0 and 0, and the selector (143D) is provided in accordance with the address data ADR given by the quaternary counter (124A) of the clock generation circuit (124). A selection operation is performed, and in recording mode, the filter coefficients k 2 ,, k at f sl rate . , 0 are output repeatedly, and in playback mode, the filter coefficient k at the f sl rate . , K 1, and k 2 are repeatedly output.
  • rate conversion circuit for the color difference signal (106B) is de-digital color difference signals of the time recording mode f S 1 rate C R (f S1), C ⁇
  • (Fsi) is 1 Z 2 ⁇ circuit (108A), (108B) by a dot sequential by a multiplexer (108C) from being in f S1 Z 2 rate was f sl rate
  • Di digital point is supplied as a sequential color difference signal C R ZC B (f S1) , di-di evening Le point of f SI rate di digital dot sequential color difference signal C R / CB ( ⁇ S1) to f S2 rate of Down-rate conversion is sequentially performed on the color difference signals C R ZC B (f S2 ).
  • the rate conversion circuit for color difference signals (106B) is also a bidirectional rate converter according to the present invention, and is similar in principle to the rate conversion circuit 106Y for luminance signals described above. Perform the conversion process.
  • f S 1 rate di digital dot sequential color difference signal C R ZC B (f S1) obtained by rate conversion circuit for the color difference signal (106B) is simultaneously by a demultiplexer (108D) f sl Z2 rate of di Sita Le color difference signals C R (fs, / 2) , CB (fsi 2) and 2 from ⁇ circuitry (108E), by 2 ⁇ at (108F), f SI rate
  • a demultiplexer f sl Z2 rate of di Sita Le color difference signals C R (fs, / 2) , CB (fsi 2) and 2 from ⁇ circuitry (108E), by 2 ⁇ at (108F), f SI rate
  • the rate converter according to the present invention is configured, for example, as shown in the block diagram of FIG.
  • this fourth embodiment shown in second 0 FIG converts "the output data of f SH rate ⁇ Y input data ⁇ X ⁇ " of f SL rate in ⁇ 3
  • the present invention is applied to an up-converter that performs an i SH rate conversion by performing an interpolation process on input data ⁇ X n ⁇ of an f SL rate input via an input terminal (210).
  • Interception processing circuit (220) that generates the data of (230A), (230B), (230C). (230D). (230E) and the f SH rate generated by the interpolation processing circuit (220).
  • a transversal filter (240) for performing filtering processing based on each of the filter coefficients and outputting output data ⁇ Yn ⁇ of the f SH rate from an output terminal (250).
  • the interception processing circuit (220) outputs two 0 data every 5 data to the input data ⁇ X n ⁇ of the rate of f SL input through the input terminal (210). Insert to generate data of f SH rate.
  • the above-mentioned coefficient generators (230A), (230B), (230C). (230D), (230E) sequentially output each fill coefficient at the f SH rate.
  • the coefficient generator (230A) has a filter coefficient k. , K 2 , 0, k,, 0 are repeatedly generated at the f SH rate, and the second coefficient generator (230B) generates the filter coefficients k 3 , ka, 0, k 4 , 0 at the f SH rate.
  • the third coefficient generator (230C) is the filter coefficient k 6, k 8, 0, k 7, 0 repeatedly occur at f SH rate
  • the fourth coefficient generator (230D) is The filter coefficients k s , ki 0, k, ⁇ , 0 are repeated at the f SH rate
  • the fifth coefficient generator (230E) calculates the filter coefficients k 12 , k 14 , 0, k 13 , 0 f It occurs repeatedly at the SH rate.
  • the transversal filter (240) converts the data of the f SH rate generated by the interpolation processing circuit 220 into the five coefficient generators (230A), (230B), and (230C). , (230D), and (230E) are subjected to rate conversion filter ring processing based on the respective filter coefficients sequentially given.
  • This transversal filter (240) consists of five multipliers (241A), (241B), (241C). (241D), (241E) and five delay circuits (242A), (242B), (242C). ), (242D). (242E) and adders (243A), (243B), (243C), and (243D), which are post-registration transversal fill filters.
  • the i SH rate data generated by the interpolation processing circuit (220) are supplied.
  • the multipliers (241A), (241B), and (241C) are simultaneously input to (241D) and (241E).
  • the first multiplier (241A) uses the coefficient generator (230A) to set the filter coefficients k 0, k 2, 0, k,, and 0 at the f SH rate. repeatedly and summer as given, Isseki data of f SH rate generated by the interpolation circuit (220) and the filter coefficient k. , K 2 , 0, ki, 0 by the f SH rate.
  • the multiplied output data from the first multiplier (241A) is supplied to the first adder (243A) via the first delay circuit (242A).
  • the second multiplier (241B) is adapted to the coefficient generator (230B) by Fi le evening coefficient k 3, k 5, 0, k 4, 0 is found given repeatedly by f SH rate
  • the data of the fSH rate generated by the interpolation processing circuit (220) is multiplied by the fSH rate k3, k6, 0, k4, 0 by the fSH rate.
  • Multiplier calculation force data from the third multiplier (241B) is supplied to the first adder (243A). Then, the addition output data from the first adder (243A) is supplied to the second adder (243B) via the second delay circuit (242B).
  • the third multiplier (241C) is adapted the coefficient generator filter coefficients by (230C) k 6, k 8 , 0, k 7, 0 is found given repeatedly by f SH rate
  • the data of the f SH rate generated by the interpolation processing circuit (220) is multiplied by the filter coefficients k 6 , k 8, 0, k 7, 0 by the i SH rate.
  • Multiplication calculation by this third multiplier (241C) Overnight is supplied to the second adder (243B).
  • the addition output data from the second adder (243B) is supplied to the third delay circuit (242
  • the fourth multiplier (241 D), said coefficient generator (230D) by Fi le evening coefficient k 9, k, ⁇ , 0 , k 10, 0 is adapted to be found given repeatedly by f SH rate and which, the interpolation circuit (220) f SH rate of data and the filter coefficient k beta produced by, k, iota, 0, kio, multiplies 0 and at f SH Leh Bok.
  • the multiplication calculation force data by the fourth multiplier (241D) is supplied to the third adder (243C).
  • the addition output data from the third adder (243C) is supplied to a fourth delay circuit (242
  • the signal is supplied to the fourth adder (243D) via D).
  • the fifth multiplier (241E) is adapted Fi le evening coefficient k 12 by the coefficient generator (230E), k 14, 0 , k, 3, 0 is found given repeatedly by f SH rate and which multiplies the data with the above f SH rate generated by the interpolation circuit (220) filter coefficients k 12, k 14, 0, k is, 0 and with f SH Leh Bok.
  • the multiplied calculation force data by the fifth multiplier (241E) is supplied to the fourth adder (243D).
  • the addition output data from the fourth adder (243D) is supplied to the fifth delay circuit (242
  • the output terminal (250) of the transversal filter (240) having such a configuration is used as output data ⁇ Y picnic ⁇ obtained by converting the input data ⁇ X n ⁇ of the f SL rate to the f SH rate.
  • I 3 m + l data ⁇ Y i ⁇ , that is,
  • Y 4 k 2 ⁇ ⁇ 2 + 0 ⁇ 0 + k 7 ⁇ ⁇ 3 + 0 ⁇ 0 + k 12 - ⁇ 4 ⁇ 2 0 • 0 + k 4 • Xs + 0 • 0 + kgX4 + k1 4Xs
  • ⁇ ' ⁇ k,' 3 + 0 '0 + k 6 • 4 + ⁇ + 0 ⁇ 0
  • ⁇ 3 0 '0 + k 3' X 4 + k 8 • XB + 0 - 0 + k 1 3 ⁇ Xe
  • ⁇ 16 k 0 ' ⁇ 4 +' XB + 0 • 0 + kloXs + 0-0
  • ⁇ 9 k 2 , ⁇ + 0 '0 + k 7 ' 6 + 0 ⁇ 0 + k 12 ⁇ XT are sequentially obtained.
  • each of the delay circuits (242A), (242B), (242C), (242D) (242E) is the data of f SH rate:. Configured such that it gives the unit delay amount in the f SH rate Bok , for example, a D-type unfavorable flop which performs a latch operation at f SH rate respectively.
  • the fifth delay circuit (242E) simply latches the output data ⁇ Y, ⁇ of the f SH rate at the output stage, and is not an essential component of the post-register type transversal filter.
  • the filter coefficient 0 is multiplied by 0 data.
  • the coefficient does not necessarily have to be 0, and the data to be multiplied by the filter coefficient 0 does not necessarily have to be 0 data.
  • the rate conversion according to the present invention can perform the rate conversion of N: M (N ⁇ M) where M ⁇ N is an arbitrary integer.
  • the input data ⁇ X n ⁇ of the f SL rate is inserted by the interpolation processing circuit into each of ⁇ pieces of data, and ⁇ — ⁇ pieces of 0 data are inserted.
  • generates data SH rate by the this performing filtering-rings treated with transversal filter Regis evening after standing on the data of f SH rate generated by the interpolation processing circuit in this, the input of f SL rate It is possible to perform an N: M (N ⁇ M) up-conversion to generate the output data ⁇ y participate ⁇ of the f SH rate from the data ⁇ ⁇ ⁇ .
  • the rate converter according to the present invention is configured, for example, as shown in the block diagram of FIG.
  • the fifth embodiment shown in FIG. 21 is a 5: 3 down-rate conversion that converts input data ⁇ X m ⁇ at f SH rate to output data ⁇ Y n ⁇ at f SL rate.
  • the five filter generators (280A), (280B), (280C), (280D), and (280E), which sequentially provide filter coefficients to the filter (270), respectively, and the above-mentioned transversal filter (270) are used to filter the data.
  • the coefficient generator (280 ⁇ ), (280 ⁇ ). C), (280D). (280E) sequentially outputs each filter coefficient at f SH rate
  • the first coefficient generator (280A) has a filter coefficient k. , 0, k,, 0, the k 2 repeatedly generated at f SH rate
  • second coefficient generator (280B) is a filter coefficient k 6, ka, 0, k 4, 0 in ⁇ S H rates repeatedly generated
  • the third coefficient generator (280C) repeatedly generates the filter coefficient number 0, k 8, k 6, 0, k 7 at f SH rate
  • the fourth coefficient generator (280D) filter coefficient k, o, 0, kn, the k 8, 0 repeated at f SH rate
  • the fifth coefficient generator (280E) is Fi le evening coefficient k 13, 0, k, 4, the k 12 ⁇ It occurs repeatedly at the SH rate.
  • the transversal filter (270) performs rate conversion filtering based on the filter coefficients sequentially given by (280C) and (280D).
  • (273D) and a post-register transversal filter, which is connected via the input terminal (260). So that the input data ⁇ X » ⁇ of the f SH rate is simultaneously input to the five multipliers (271 A), (271B), (271C), (271D), and (271E) that are supplied. It's ok.
  • (271D) and (271E) sets a filter coefficient k by the coefficient generator (280A).
  • 0, k,, 0, k 2 has summer as given repeatedly by f SH rate input data ⁇ X m ⁇ and the fill evening coefficient of the f SH rate k 0 , 0, k,, 0, k 2 are multiplied by the f SH rate.
  • the multiplied output data from the first multiplier (271A) is supplied to the first adder (273A) via the first delay circuit (272A).
  • the second multiplier (271B) is adapted filter coefficients by the coefficient generator (280B) k 6, ka, 0, k 4, 0 is found given repeatedly by f SH rate, you multiply the f SH rate input data ⁇ X ffi ⁇ upper Symbol filter coefficient k 6, k 3, 0, k 4, 0 and with f SH rate.
  • the multiplied output data from the second multiplier (271B) is supplied to the first adder (273A).
  • the addition output data from the first adder (273A) is supplied to the second adder (273B) via the second delay circuit (272B).
  • the multiplied output data from the third multiplier (271C) is supplied to the second adder (273B). Then, the addition output data from the second adder (273B) is supplied to the third adder (273C) via the third delay circuit (272C).
  • a fourth multiplier (271D) said coefficient generator off by (280D) filter coefficients k 10, 0, kk 9, 0 are adapted to be given repeatedly in f SH rate, the f SH
  • the rate input data ⁇ X m ⁇ is multiplied by the filter coefficient k 10 , 0, k, ⁇ , k 9, 0 by the f SH rate.
  • the multiplied output data from the fourth multiplier (271D) is supplied to the third adder (273C).
  • this third adder (273C) The added output data is supplied to the fourth adder (273D) via the fourth delay circuit (272D).
  • a fifth multiplier (271 e) is adapted to the coefficient generator (280E) by full I le evening coefficient 0, k 13, 0, k 14, k 12 is given repeatedly by f SH rate cage multiplies the f SH rate input data ⁇ X m ⁇ with the filter coefficients 0, k 13, 0, k 14, k 12 and at f SH rate.
  • the multiplied output data from the fifth multiplier (271E) is supplied to the fourth adder (273D).
  • the addition output data from the fourth adder (273D) is output via a fifth delay circuit (272E).
  • the thinning-out processing circuit (290) outputs the transversal filter (273). 270), the filter output data of f SH rate output from 270) is thinned out to f SL rate.
  • the output terminal (295), f SH rate input data ⁇ X » ⁇ as output data Isseki converted to i SL rate ⁇ Y ⁇ i 5 n + l data ⁇ Y, ⁇ , Ie
  • it consists of D-type flip-flops each performing a latch operation at the f SH rate.
  • the fifth delay circuit (272E) simply latches the output data ⁇ Yi ⁇ of the f SH rate at the output stage, and is not an essential component in the post-register transversal filter. .
  • Down conversion of M: N (M> N) can be performed as an integer of.
  • the input data ⁇ X n ⁇ of the i SH rate is subjected to the filtering processing by the post-register type transversal filter, and then subjected to the thinning processing circuit.
  • the filtering processing by the post-register type transversal filter, and then subjected to the thinning processing circuit.
  • a transversal filter (240), (2) 70) is the same, and the filter coefficients generated by each of the coefficient generators (230 ⁇ ) to (230 ⁇ ) and (280 ⁇ ) to (280 ⁇ ) are the same except that the output order is changed.
  • a rate converter that performs bidirectional rate conversion by sharing a post-registration transversal filter can be configured.
  • FIG. 22 is a block diagram showing a configuration of a bidirectional rate converter to which the present invention is applied.
  • the sixth embodiment shown in FIG. 22 converts the input data ⁇ X embark ⁇ of the f SL rate into the output data ⁇ » ⁇ of the f SH rate by N: M (N ⁇ M). Up-conversion and conversion of input data ⁇ X till ⁇ of f SH rate to output data ⁇ Y n ⁇ of f SL rate ⁇ : bidirectional conversion of down conversion of ⁇ ( ⁇ > ⁇ )
  • the present invention is applied to a rate converter, and comprises a rate conversion block (320), a digital fill block (330), and a filter coefficient generation block (340) ( this sixth embodiment).
  • the terminal (111) is a first input / output terminal connected to a bidirectional bus for transmitting data at the f SH rate, and the first input / output terminal (311) the output terminal of the input terminal and the line driver (313) Rye Nreshiba (3 12) is connected to.
  • the terminal (314) is f SL
  • the second input / output terminal is connected to a bidirectional bus for transmitting data of an external device.
  • the second input / output terminal (314) has an input terminal of a line receiver (315) and a line driver ( 316) is connected.
  • the rate conversion block (320) includes first and second input terminals (320A) and (320B) and first and second output terminals (320C) and (320D).
  • the output terminals of the line receivers (312) and (315) are connected to the first input terminal (320A) of the rate conversion block (320) via the switching switch (317). Connected to first input terminal (320A) of rate conversion block (320).
  • the switching switch (317) selects the output terminal of the line receiver (312) in the down conversion mode according to a control signal supplied via the terminal (318), and also selects the output terminal. In the default conversion mode, control is performed to select the output terminal of the line receiver (315).
  • the first input terminal (320A) of the rate conversion block (320) is connected to the switching switch (317) from the first input / output terminal (311) in the down conversion mode.
  • Input data ⁇ X m ⁇ of the i SH rate is supplied via the input / output terminal, and in the up conversion mode, the input data ⁇ X n ⁇ of the f SL rate is supplied from the second input / output terminal (314). It is supplied via the above-mentioned changeover switch (317).
  • the first output terminal (320C) of the rate conversion block (320) is connected to the input terminal of the digital filter block (330), and the output terminal of the digital filter block (330) is connected to the first output terminal (320C). It is connected to the second input terminal (320 ⁇ ) of the rate conversion block (320).
  • the second output terminal (320D) of the rate conversion block (320) is connected to the first input / output terminal (311) via the line driver (313), and It is connected to the second input / output terminal (314) via a driver (316).
  • Each of the line drivers (313) and (316) is controlled by the control signal supplied through the terminal (318), and in the down conversion mode, the line driver (313) is inactive and the line driver (313) is inactive.
  • the driver (315) is controlled so as to be in the operating state, and in the down conversion mode, the line driver (315) is controlled to be in the non-operating state and the line driver (313) is controlled to be in the operating state.
  • the Re - DOO conversion block (320) a second output terminal (320D) to the resulting f SL-Re - bets converted output data ⁇ Y n ⁇ is the second output is output from the terminal (314), also at the time of up-rate converter mode f SH rate of transformed data ⁇ Y » ⁇ is output from the first output terminal (311).
  • the rate conversion block (320) is controlled by a control signal supplied via the terminal (318).
  • the first input / output terminal (311) switches the switching switch. Switch (317) to the first input terminal (320A) to convert the input data ⁇ X cockpitat the f SH rate to the output data ⁇ Y n ⁇ at the ⁇ SL rate.
  • the input data ⁇ X of the f SL rate supplied from the first input / output terminal (311) to the first input terminal (320 °) via the switching switch (317) is input.
  • the n ⁇ perform the interpolation process for converting the Isseki output data of f SH rate ⁇ Y m ⁇ .
  • This rate conversion block (320) is, for example, as shown in the block diagram of FIG. 23, a FIF 0 memory (321), and a document which gives a write address w-adr to this FIFO memory (321).
  • the read address generator (323) that supplies the read address r-adr to the FIF 0 memory (321) and the write clock w that is supplied to the FIF 0 memory (321) switch (324) for switching between -ck and read clock r-ck, selecting the first input terminal (320A) and second input terminal (320B) as the data input terminal of the FIF 0 memory (321) Switch (325), which is connected to the first input terminal (320A) and the data output terminal of the FIF memory (321) are selectively connected to the first output terminal (320C).
  • the switch (326), the second input terminal (320B) and the data output terminal of the FIF 0 memory (321) are connected to the second output terminal. And the like switching sweep rate pitch for selectively connecting to 320D) (326
  • the switching sweep rate pitch (324) switches the clock M CK of clock N CK and f SH Les Ichiboku of f SL rate, during Daunre preparative conversion mode, f S H, single bets clock the FIF the M CK as a write clock w-ck 0 Memory (321) and Shokomia dress generator provided to (322), said FIFO memory (321) the clock N CK of f SL rate as the read address r-adr and read address generator (323) to give, also up rate conversion mode - when de is, f SL the FIF 0 memory (321) the rate of clock N CK as the write clock w-ck and Shokomia dress generator (322) to give, and summer to provide the f SH rate of black Tsu the FIF of the click M CK as a read ⁇ address r-adr 0 memory (321) and a read ⁇ address generator (323).
  • Each of the switching switches (325), (326), and (327) performs the following switching operation.
  • the switching switch (325) selects the second input terminal (320B), and the switching switch (326) selects the first input terminal (320A). And the switch (327) selects the data output terminal of the FIF 0 memory (321).
  • the switching switch (325) selects the first input terminal (320A), and the switching switch (326) outputs the data of the FIF 0 memory (321).
  • the changeover switch (327) selects the first input terminal (320B).
  • the rate conversion block (320) configured as described above inputs the input data ⁇ X réelle ⁇ of the f SH rate via the switching switch (326) to the first output terminal. (320C) to the digital filter block (330), and via this digital filter block (330), the data of the f SH rate supplied to the second input terminal (320B) ⁇ Y, ⁇ is supplied to the data input terminal of the FIF 0 memory (321) via the switching sweep rate Tutsi (325). Then, the f SH les — The data ⁇ , ⁇ of the FIF is calculated according to the write address W-adr generated by the write address generator (322) based on the write clock w-ck of the f SH rate.
  • SL rate of the read clock r-ck the FIFO memory according to the read address r-adr generated Ri by the above read ⁇ address generator (323) based on the (321 ) is read as output data f SL rate ⁇ Y n ⁇ from.
  • the skipping process is performed by skipping and reading out the address in which M-N unnecessary data are stored out of the M data included in the data ⁇ Y, ⁇ of the f SH rate, and f
  • the SL- rate output data ⁇ Y n ⁇ is output from the second output terminal (320D).
  • the write address is written to the FIFO memory (321) according to the write address W-adr generated by the write address generator (322), and the read address is read based on the read clock r-ck at the f SH rate. by the the this reading from the top Symbol FIF 0 memory (321) in accordance with the read address r-adr generated by the less generator (323), and converted into data of f SH rate, data of f SH rate Is supplied from the first output terminal (320C) to the digital fill receiver (330).
  • the input data ⁇ X n ⁇ written in the FIFO memory (321) is interpolated instead of inserting 0 by reading M-N data of N times from the same address twice.
  • Performs processing generates data of f SH rate, and supplies it to the digital fill receiver (330).
  • the output data ⁇ Y i ⁇ of the f SH rate supplied to the second input terminal (320B) via the digital filter block (330) is obtained.
  • the data is output from the second output terminal (320D) as the output data ⁇ Y n ⁇ via the switching switch (327).
  • the digital filter block (330) and the coefficient generation block (340) are configured as shown in FIG. 24, for example.
  • the digital filter block (330) is composed of five multipliers (331A), (331B), (331C), (331D). (331E) and five delay circuits (332
  • the first multiplier (331A) of the multipliers (331A), (331B), (331C), (331D), and (331E) is the first coefficient generator of the coefficient generation block (340). From (340 °), the output of the rate conversion block (320) is multiplied by the filter coefficient repeatedly given at f SH rate. Then, the multiplied output data from the first multiplier (331A) is supplied to the first adder (333A) via the first delay circuit (332A).
  • the second multiplier (331B) converts the filter coefficient, which is repeatedly given at the f SH rate from the second coefficient generator (341B) of the coefficient generation block (340), and is given, into the rate conversion block. multiplying the output data c by the second multiplier (331B) for multiplying the output of the click (320) is supplied to the first adder (333A). Then, the addition force data of the first adder (333A) is supplied to the second adder (333A) via the second delay circuit (332B).
  • the third multiplier (331C) is the third multiplier of the coefficient generation block (340). Multiplying the output of the rate conversion block (320) by the filter coefficient repeatedly given at the i SH rate from the coefficient generator (341C) of No. 3 (the multiplication by the third multiplier (331C)) The output data is supplied to the second adder (333B), and the addition force data from the second adder (333B) is supplied to the second adder (333B) via the third delay circuit (332B). Adder of 3 (333
  • the fourth multiplier (331D), said coefficient generation block (340) of the fourth coefficient generator (341D) from f SH rate in repeated given given that the filter coefficients the rate conversion block multiplying the output data c by the fourth multiplier (331D) for multiplying the output of the click (320) is supplied to the third adder (333C). Then, the addition force data obtained by the third adder (333C) is supplied to the fourth adder (333C) via a fourth delay circuit (332D).
  • the fifth multiplier (331E) converts the filter coefficient repeatedly given at the f SH rate from the fifth coefficient generator (341E) of the coefficient generation block (340) into the rate conversion block. Multiply the output of step (320). Multiplied output data from the fifth multiplier (331E) is supplied to the fourth adder (333D). The added output data from the fourth adder (333D) is output as a filter output via a fifth delay circuit (332E) to the second input terminal (330) of the digital filter block (330). 320B).
  • the coefficient generation block (440) includes five coefficient generators (341A), (341B), (341C). (341D). (341E).
  • the first coefficient generator (341A) of this coefficient generation block (340) has a filter coefficient k. , K,, k 2, 0, a coefficient memory (342 (), From the coefficient memory (342A), the coefficient k of the filter is obtained. , K,, k 2 , 0 are selectively output by the selector (343A) according to address data ADR given by an address generator (not shown). In the down conversion mode, the filter coefficient is k at the f SH rate. , 0, k,, 0, k 2 repeatedly output was, also, at the time of up rate conversion mode, f SH rate in Fi Le evening coefficient k. , K 2 , 0, ki, 0 are repeatedly output.
  • the second coefficient generator (341B) includes a coefficient memory (342 ⁇ ) storing filter coefficients k 3 , k 4 , k 6, and 0, and a coefficient k of the filter k from the coefficient memory (342 ⁇ ).
  • 3, k 4, k 5, 0 selectively a selector (343 ⁇ ) for outputting, the selector evening (343 ⁇ ) is selected according to the provided by ⁇ address generator (not shown) Rua dress data AD R free operation rows, when Daunre preparative conversion mode, repeatedly outputs the filter coefficients k 5, k 3, 0, k 4, 0 at f SH rate, also at the time of up-rate conversion mode, f SH rate , Filter coefficients k 3 , k 6 , 0, k *, 0 are repeatedly output.
  • a third coefficient generator (341C) includes a coefficient memory (342C) storing the coefficients k 6 , k 7, k 8 , and 0 of the filter, and a coefficient ks, k 7, k 8, 0 selectively a selector (343C) that outputs, the selector evening (343C) is selected operation in accordance with the luer dress data AD R provided by the address generator (not shown) no rows, during Daunre preparative conversion mode, f SH rate in filter coefficient number 0, k 8, k 6, 0, the k 7 repeatedly output, also at the time of up-rate conversion mode, in I SH rate Filter coefficients k ⁇ , k 8 , 0, k 7 and 0 are repeatedly output.
  • the fourth coefficient generator (341D) calculates the coefficient k 9 , k 10 , k 11 ( 0 in which the coefficient memory (342D) is stored) and the coefficient memory (342D) from the coefficient memory (342D).
  • coefficient k 9, k 10, kii, 0 selectively a selector (343D) for outputting, the selector (343D) is selecting operation in accordance with the luer dress data ADR supplied by address generator (not shown)
  • the filter coefficients k 10 , 0, kn, k 9 , 0 are repeatedly output at the i SH rate, and in the up conversion mode, the filter coefficient at the f SH rate is output.
  • coefficient k 8, ku, 0, k 10, 0 the repeated and outputs.
  • the fifth coefficient generator (341E) includes a coefficient memory storing coefficient k 12, k 13, k 14 , 0 of Fi le evening (342e), the coefficient of the coefficient memory (342e) or al the filter k 12, k 13, k, 4, 0 to selectively output to cell Rectifiers evening and a (343E), the selector in response to the provided by address generator (not shown) Rua dress data ADR evening (343E)
  • f SH rate fill evening coefficient number 0, k 13, 0, k , 4, repeated k 12 output, also at the time of up-rate conversion mode , F SH rate, the filter coefficients k 12 , k 14 , 0, k 13 , 0 are repeatedly output.
  • the digital filter in the down conversion mode, is connected to the input data ⁇ X » ⁇ of the f SH rate supplied to the first input / output terminal (311).
  • full I le evening at block (330) is subjected to-ring process: the thinning processing to convert the output data ⁇ Y n ⁇ of f SL rate by performing the above-described rate conversion block (320), Performs 5: 3 down-conversion and outputs f SL rate conversion Data ⁇ Y n ⁇ can be output via the second input / output terminal (314).
  • the interpolation processing for converting the input data ⁇ X n ⁇ of the f SL rate supplied to the first input / output terminal (311) into data of the f SH rate is performed in the above rate conversion mode. carried out by preparative conversion block (3 20), by Hodokosuru the fill evening-rings treated with the di Jitarufiru evening block (330), s 3 rows up rate conversion ... 5, f SL rate
  • the converted output data ⁇ Y » ⁇ can be output via the second input / output terminal (314).

Description

明 細 書 レー トコンバータ及び撮像装置 技 術 分 野 本発明は、 2つの異なるクロッ ク レー トで動作するディ ジタル回 路間でデータを受け渡しするためデータのレー トを変換するレー ト コンバータ及びこのレー トコンバータを設けた撮像装置に関するも のである。 背 景 技 術 一般に、 2つ異なるクロッ クレー トで動作するディ ジタル回路間 でデータの授受を行うには、 データのレー トを変換するレー トコン バータを必要とする。
例えば、 1 8 MH zのクロッ ク レー トで動作する撮像装置のディ ジタル映像信号処理回路と、 1 3. 5 MH zのクロック レー トで動 作する D 1規格に準拠したディ ジタルビデオテープレコーダ （D · VTR) のディ ジタル映像信号処理回路との間でディ ジタル映像信 号の授受を行う場合には、 上記撮像装置から出力されるディ ジタル 映像信号のレー トを 1 8 MH zから 1 3. 5 MH zに変換する 4 ： 3ダウンレー トコンバータや上記 D · VTRから出力されるディ ジ 夕ル映像信号のレー トを 1 3. 5 MH zから 1 8 MH zに変換する 3 ： 4アップレー トコンバータなどのレー トコンバータが必要とな る。
通常、 固体撮像素子を用いた撮像装置は、 上記固体撮像素子の画 素数により決定されるクロッ ク レー トを有し、 例えば 5 0万画素の 固体撮像素子を用いた撮像装置では、 ディ ジタル映像信号処理回路 力、' 1 8 MH zのクロッ ク レー トで動作するようになつている。
そして、 従来のレー トコンバータは、 入力データを入力クロ ッ ク レー トと出力クロッ ク レー トの最小公倍数のクロック レー トにアツ プコンバー ト して、 フィルタをかけて間引く ことにより、 目的の出 カクロッ ク レー トの出力データを得るものであって、 上記最小公倍 数のクロック レー トでのフィルタ リ ング処理を必要としていた。 例えば、 4 ： 3ダウンレー トコンバータでは、 第 1図及び第 2図 に示すようなフィルタ リ ング処理によつて、 1 8 MH zのクロッ ク レー トの入力データを 1 3. 5 MH zのクロッ ク レー トの出力デー 夕に変換する。
すなわち、 4 ： 3ダウンレー トコンバータでは、 先ず、 第 1図の Aに示すような 1 8 MH zのクロッ ク レー トの入力データ {Xra } に対して、 第 1図の Bに示すように 1 3. 5 MH zのサンプルボイ ン トとなりうる箇所に 0データを挿入して、 上記 1 8 MH zと 1 3. 5 MH zの最小公倍数の周波数すなわち 5 4 MH zのクロッ ク レー トにアップコンバー トする。 これにより、 周波数領域では、 第 2図 の Aに示すように 1 8 MH zを単位として繰り返していた周波数成 分が、 第 2図の Bに示すように周波数特性はそのままで繰り返しの 単位が 5 4 MH zになる。
次に、 上記 5 4 MH zのクロッ ク レー トのデータに第 1図の C及 ぴ第 2図の Cに示すような特性のフィルタをかける。 すなわち、 出 カクロッ ク レー トは 1 3. 5 MH zなので、 サンプリ ング定理によ り 5 4 MH zの半分の 2 7 MH zまでの間に 1 3. 5 MH zの半分 の 6. 7 5 MH z以上の周波数成分があると 1 3. 5 MH zのクロ ッ ク レー トにしたときに折り返してしまい、 元の周波数特性の維持 出来なくなるため、 6. 7 5 MH z以上の周波数成分を抑圧する口 一パスフィルタをかける。
ここで、 6. 7 5 MH z以上の周波数成分を抑圧した 5 4 MH z のクロッ ク レー トのデータ {Y, } は、 入力データ Xm = z m · X , に対して、 5 4 MH ζで動作する トランスバーサルフィル夕で例え ばタップ数を 1 2とする次の第 1式で示される
1 1
F ( ζ) = ∑ k • z 第
1 - 0 1式 なる伝達関数 F i ( z ) のフィルタリ ング処理を施す とにより
Y 1 = k 2 X4 + k B • X 3 + k 8 X 2 + k ,! X »
Y2 = k o X 5 + k 3 • X4 + k 6 X 3 + k 9 x2
Y3 = k i X 6 + k 4 • X4 + k7 X 3 + k 1 0 x2
Υ4 = k 2 X 6 + k B • X4 + k 8 X s + k H x2
Υ6 = k ο X β + k a • X 5 + k 6 X4 + k 9 x3
Ye = k . X e + k 4 • X 6 + k 7 X4 + k ,o x3
Y7 = k 2 X e + k 6 • X 6 + k 8 X4 + k X3
Y8 = k o X T + k 3 • X e + k 6 X 6 + k 9 X4
Y9 = k , X T + k 4 • X 6 + k 7 X 6 + k 1 0 X4
Y io= k 2 X T + k 5 • X 6 + k 8 X 5 + k 1 1 X4
Y n= k 0 x8 + k 3 • Xv + k 6 X 6 + k 9 X 5
Y12= k i X 8 + k 4 • X7 + k 7 X 6 + k 1 0 x6 Y 13= k 2 · X 8 + k 6 · Χτ + k 8 · X 6 + k 1 1 - X 5
Y 1 4 = k o · X 9 + k 3 · X 8 + k 6 · X 7 + k 9 · X 6
なるデータ Y, 〜Y 14として得ることができる。
そして、 このようにして得られた第 1図の D及び第 2図の Dに示 すような上記 5 4 MH zのクロッ ク レー トのデータ {Yi } から、 第 1図の Eに示すように 1 3. 5 MH zのクロッ ク レー トで i = 3 n, i = 3 n + l又は i = 3 n + 2の 3個置きのデータを取り出す ことにより、 第 2図の Eに示すように入力データ {X» } の周波数 特性を最大限維持した 1 3. 5 MH zのクロッ ク レー トの出力デ一 夕 { Y。 } を得ることができる。
また、 3 ： 4アップレー トコンバータでは、 第 3図及び第 4図に 示すようなフィルタ リ ング処理によって、 1 3. 5 MH zのクロッ ク レー トの入力データ {Χπ } を 1 8 MH zのクロッ ク レー トの出 力データ {Υ» } に変換する。
すなわち、 3 ： 4アップレー トコンパ一夕においても、 第 3図の Aに示すよ うな 1 3. 5 MH zのク ロ ッ ク レー トの入力デ一夕 {Xn } に対して、 第 3図の Βに示すように、 1 8 MH zのサンプ ルポイン トとなりうる箇所に 0データを挿入して、 上記 1 3. 5 M H zと 1 8 MH zの最小公倍数の周波数すなわち 5 4 MH zのクロ ッ ク レー トにアップコンバー トする。 これにより、 周波数領域では、 第 4図の Aに示すように 1 3. 5 MH zを単位として繰り返してい た周波数成分が、 第 4図の Bに示すように周波数特性はそのままで 繰り返しの単位が 5 4 MH zになる。
次に、 上記 5 4 MH zのクロッ ク レー トのデータに第 3図の C及 び第 4図の Cに示すような特性のフィルタをかける。 すなわち、 出 カクロッ ク レー トは 1 8 MH zなので、 サンプリ ング定理により 5 4 MH zの半分の 2 7 MH zまでの間に 1 8 MH zの半分の 9 MH z以上の周波数成分があると 1 8 MH zのクロッ ク レー トにしたと きに折り返してしまい、 元の周波数特性の維持出来なくなるため、 9 MH z以上の周波数成分を抑圧するローバスフィルタをかける。 こ こで、 9 MH z以上の周波数成分を抑圧した 5 4 MH zのクロ ッ ク レー トのデータ {Υ, } は、 入力データ Χη = ζ η · X , に対 して、 5 4 MH ζで動作する トランスバーサルフィル夕で例えば夕 ップ数を 1 2とする次の第 2式で示される
F 2 ( ζ ) = ∑ k 1 · z -1 · · · 第 2式
i - 0 なる伝達関数 F 2 ( z ) のフィルタ リ ング処理を施すことにより
Y l k 3 • X3 + k 7 • X2 + k 11 ' X 1
Y2 k 0 • X* + k 4 • X3 + k 8 ' x2
Υ3 k 1 ' x4 + k 5 • X3 + k 9 1 x2
Υ4 k 2 ' x4 + k 6 ' x3 + k 10 ' •x2
Υ5 k 3 ' x4 + k 7 ' X3 + k 11 · x2
Υ6 k 0 + k 4 • X4 + k 8 ·
Υ τ k 1 ' x6 + k 6 ' X4 十 k 9 · x3
Υ8 k 2 ' X E 十 k 6 ' x4 + k 10 · x3
Υ9 k 3 ' ' XB + k 7 ' ' X* + k 11 ·
Υ ι ο k 0 ' x6 + k 4 ' + k 8 · x4
k 1 ' x6 + k 6 ' ' X s + k 9 ·
Υ ΐ 2 k 2 ' X 6 + k 6 ' x5 + k I 0 · X 4
Υ ΐ 3 k 3 ' X s + k 7 ' x6 + k 1 1 · x4 Y i 4 = k o · X 7 + k4 · X e + k 8 · X B
として得ることができる。
そして、 このようにして得られた第 3図の D及び第 4図の Dに示 すような上記 5 4 MH zのクロッ ク レー トのデータ {Y i } から、 第 3図の Eに示すように 1 8 MH zのクロッ ク レー トで i = 4 m— 2, i = 4 m - 1 , i = 4 m又は i = 4 m— 3の 4個置きのデータ を取り出すことにより、 第 4図の Eに示すように入力データ { X N } の周波数特性を最大限維持した 1 8 ΜΗ ζのクロッ ク レー トの出力 データ {Υ» } を得ることができる。
また、 Μ : Ν (Μ>Ν) 例えば 5 ： 3のレー ト変換を行い、 f SH レー トの入力データ {X- } を f S Lレー トの出力データ {Yn } に 変換する 5 ： 3ダウンレー トコンバータでは、 f SHレー トの入力デ 一夕 {Xm } のデータ間に 2個ずつ 0挿入して 3 i SHレー トのデ一 夕 {Y i } を生成し、 3 ί SHレー トで動作する トラ ンスバーサルフ ィル夕によりフィルタ リ ング処理を施し、 この 3 f SHレー トのデー 夕 {Y i } から 5個置きにデータを抜き取ることにより f SI< ( f ^ = 3/ 5 f SH) レー トのデータ {Yn } を生成する。
すなわち、 例えば、 第 5図の Αに示すような f SHレー トの入力デ 一夕 {X» } に対して、 第 5図の Bに示すように、 各データ間に 2 個の 0データを挿入して、 3 f SHレー トにアップコンバー ト してか ら、 3 f SHレー トで動作する トランスバーサルフィルタにより第 5 図の Cに示すような係数で畳み込むフィルタ リ ング処理を施すこ と により、
= k。 · X, + k3 · X2+ k6 · Χ3+ k9 · X 4 + k1 2' X5 Y2 = k2 · X2+ ks · X3 + k8 · X4+ k, i - X 6 + k, 4- X6
Figure imgf000009_0001
6 v V . V v V
1 一 ko • Λ2 + • Λ3十 Ke • Λ 十 Kg A 6 十 k l 2 * Λ 6
V ― . V ■ Υ 丄 b Y 十 Y I 5 一 Κ2 • Λ3十 Ke • Λ4十 Ks • Λ5 1 K l i · Λ 6 K l 4 ' Λ7
V ― V v„ Y
I • Λ34卞- υ
Λ4 • Λ Υ4 Λ A 1- Λ 1 4- h
6 ― Κ 1 • Λ 5丁 o · Λ 6 丁 ft， 1 3 * Λ7
V
I 7 一一 • Λ Y 3 - 4- ft 3 Λ 4 1 k IV fi 6 Λ 6 ~ IV 9 Λ Y 6 4- Λ 1 2 Λ7
V 一 If 0
I 8 ― Κ 2 • Y Λ 4.4 T- Λ 5 Λ 5丁 si 8 • Λ L 6屮 Y
f Λ 1 1 * Λ 7 一 kれ， 1 4 • Λ 8
V 一 レ • Y 4- b h m Y -L b . γή I 9 ― • Λ 卞 Λ4 • Λ δ卞 Λ7 Λ 6 T I 1 0 * Λ 7 1 Λ I 3 # Λ8
V — • V 丄 • Y 4- Y Y
110— ko • Λ4十 K z • λ5十 • As 1 Kg Λ 7 丁 Ki 2 * Λ8
V 1 ν v v V
Yl】 = k2 ' Λ5 + " Λ6十 • A 7十 ki l · Λ 8 十 Ki 4 * Λ9
Yl 2 = kj • χ6 + k4 ' Χβ + k7 • Χτ + ki o · X 8 + k, 3 *
Yl 3 = ko • Xs + k8 ' Xe + k6 • X7 + k9 X 8 + ki 2 * Xa
Υ1 4 = k2 • χβ + kE ' Χ7 + k8 ' X8 + ki I · X 9 + k, 4 * X 10
Yl B = ki • χ6 + k4 ' χ7 + k7 • X8 + kj o · X 9 + ki 3 ' X 10 ko ' χ6 + k3 ' χ7 + k6 k9 X 9 + k, 2 * X 10 なるデータ Y, 〜Υ1βを生成する。
そして、 このようにして得られた第 5図の Dに示すような 3 f S H レー トのデータ {Y, } から i = 5 n— 4 , i = 5 n— 3, i = 5 n— 2, i = 5 n— 1又は i = 5 nの 5個置きのデータを取り出す こ とによ り、 第 5図の Eに示すよう に f SL レー トの出力データ { Y„ } を得ることができる。
また、 Ν : Μ (Ν <Μ) 例えば 3 ： 5のレー ト変換を行い、 f S L レー トの入力データ {Xn } を ί S Hレー トの出力データ {Υ» } に 変換する 3 ： 5アップレー トコンバータでは、 f SLレー トの入力デ 一夕 {Xn } のデータ間に 4個ずつ 0挿入して 5 f SLレー トのデー 夕 {Υ5π} を生成し、 5 f SLレー トで動作する トランスバーサルフ ィルタによりフィルタ リ ング処理を施し、 この 5 i SLレー トのデー 夕 {Y5n} から 3個置きにデータを抜き取ることにより i SH ( i SH = 5/ 3 f S L) レー トのデータ {Yra } を生成する。
すなわち、 例えば、 第 6図の Aに示すような ί SLレー トの入力デ —夕 {Χη } に対して、 第 6図の Βに示すように、 各データ間に 4 個の 0データを挿入して、 5 f SLレー トにアップコンバー ト してか ら、 5 f SLレー トで動作する トランスバーサルフィルタにより第 6 図の Cに示すような係数で畳み込むフィルタ リ ング処理を施すこと により、
V Λ V 丄 Y
I 1 Κο • λι 十 Κε • λ2十 κ】 0 '
V • Υ 丄 Y
I 2 Κ4 • Λ2十 Kg • 入3十 Κ 1 4 * Λ4
Figure imgf000010_0001
Υτ k4 • χ3 + k9 • χ4 + k! 4 * Xs
Υ8 k3 • χ3 + k8 • χ4 + k, 3 * Xs
Figure imgf000010_0002
Υι ο kj • χ3 + k6 • Χ4 + kj 1 ' Χε
Figure imgf000010_0003
Υΐ 2 k4 ' χ4 + k9 • χΒ + ki 4 ' Xe
Υΐ 3 k3 ' χ4 + k8 • χ5 + k, 3 * x6
Υ> 4 k2 • χ4 + k7 ' χΒ + kj 2 * Xe
Υ1 5 ki • χ4 + k6 ' Χε + k, 1 * Xs
Υΐ 6 k0 ' 4 + kB ' χ5 + k, 0 * x6 Y 1 == k 4 · Χδ + k g · Xe + k 1 4 * X7
Yi 8 = k 3 · Xs + k 8 · X 6 "H k 1 3 · X7
Y 1 9 = k 2 · Xs + k? · e "I" k 1 2 · X7
なるデータ 〜Υ1 βを生成する。
そして、 このようにして得られた第 6図の Dに示すような 5 f S 1 レー トのデータ {Υ, } から i = 3 n— 2, i = 3 n— 1又は i = 3 nの 3個置きのデータを取り出すことにより、 第 6図の Eに示す ように f SHレー トの出力データ {Υ» } を得ることができる。
ところで、 例えば 1 8 MH zのクロッ ク レー トで動作する撮像装 置と 1 3. 5 MH zのクロ ッ ク レー トで動作する D 1規格に準拠し た D · VTRとを一体化した力メラ一体型の D · VTR所謂デジ夕 ルカムコーダでは、 上述の如きダウンレー トコンバータとアップレ 一トコンバータの 2つのレー トコンバ一夕を備える必要があり、 従 来、 これらレー トコンバ一夕のために大きな回路規模にならざるを 得ないという問題点があつた。
また、 上述のように従来のレー トコンバータでは、 入力データを 入力クロックレー トと出力クロッ ク レー トの最小公倍数のクロ ッ ク レー トでのフィルタ リ ング処理を行うための高速で動作する演算処 理部を必要とした。
ここで、 1 8 MH zのクロッ ク レー トの入力データ {X„ } を 1 3. 5 MH zのクロッ ク レー トの出力データ {Yn } に変換する 4 ： 3ダウンレー トコンバータにおいて、 上述の第 1式に示した伝達 関数 ( z) のフィルタ リ ング処理により得られえる 1 3. 5 M zの入力クロッ ク レー トと 1 8 MH zの出力クロッ ク レ一 トの最小 公倍数である 5 4 MH zのクロッ ク レー トのデータ {Υ, } は、 係 数別に次の 3組に分類することができる
先ず、 第 1組は、
Y 2 = k o · Χ ε + k 3 • X4 + k 6 • X 3 + k 9 , X 2
Υ 6 = k 0 · X 6 + k • X 5 + k 6 ' X4 + k 9 ' X 3
Υ8 = k o · X i + k 3 • X 6 + k 6 ' X 5 + k 9 • X*
Y l.= k 0 · X 8 + k 3 ' X T + k 6 ' X 6 + k 9 • X B
Υ .4 = k 0 · X 9 + k 3 ' x8 + k e X T + k 9 ' X e なる係数 { k。 ， k 3 ， k 6 ， k a } を有する i = 3 n— l のデ 夕 {Y ( 3„-η } により構成される。
次の第 2組は、
Υ 3 k i X 6 + k 4 X 4 + k 7 X 3 + k , 0 x2
Υ 6 k , X β + k * X 6 + k 7 X 4 + k ,0 X 3 Υ 9 k , X7 + k 4 X 6 + k 7 X 5 + k , 0 X 4
Υ 1 2 k , X 8 + k 4 X T + k 7 X 6 + k 10
なる係数 { k , , k 4 , k 7 , k 10} を有する i = 3 nのデ 夕 {Y (3„ ) } により構成される。
さらに、 第 3組は、
Y l = k 2 · X4 + k 5 · X3 + k 8 ' X 2 + k 11 - X ,
Y* = k A 5 "I" k 5 * X 4 + k 8 * X 3 + k 11 - X 2
Υ7 = k 2 · Λ 6 + k s * X 6 + k 8 * X 4 + k - X 3
Υ ιο= k 2 · X7 + k 6 · X e + k 8 * X 5 + k u- X4
Υ !3= k 2 · X 8 + k ε · X T + k 8 * X 6 + k 11- X 5
なる係数 { k 2 ， k 6 8 k ,l} を有する i = 3 n— 2のデー 夕 {Y ( 3„ - 2) } により構成される o
上記第 1 組の係数 {k。 ， k 3 , k 6 k 9 } を有するデ一夕 { Y <3„- n } は、
F a ( z ) = k o + k 3 z -1 + k 6 z一 2 + k z
なる伝達関数 F a ( z ) の動作する トランスバーサルフィル夕によ り得ることができる。 また、 上記第 2組の係数 { k , , k 4 , k 7 k 10} を有するデータ {Y <3„) } は、
F b ( z ) = k！ + k * - z "!+ k 7 - z "2+ k ] 0 · z "3 なる伝達関数 F b ( z ) の トランスバーサルフィル夕により得るこ とができる。 さらに、 上記第 3組の係数 { k 2 , k B , k 8 , k を有するデータ {Υ (3„-2) } は、
F c ( z ) = k a + k 5 - z _1+ k 8 - z "2+ k 1 , · z "3 なる伝達関数 F c ( z ) の トランスバーサルフィルタにより得るこ とができる。
従って、 4 ： 3ダウンレー トコンバータでは、 1 8 MH zのクロ ッ ク レー トの入力データ {X„ } に対して、 0データを挿入して最 小公倍数である 5 4 MH zのクロッ ク レー トにアップコンバー トす る代わりに、 上記各伝達関数 F a ( z ) ， F b ( z ) , F c ( z ) のフィルタ リ ング処理を行う 3個の トランスバーサルフィルタを入 カクロッ ク レー トの 1 8 MH zで並列動作させることにより、 上記 出力データ {Yn } を算出することができる。
同様に、 1 3. 5 ΜΗ ζのクロッ ク レー トの入力データ {Χη } を 1 8 MH z のク ロ ッ ク レー トの出力データ { Υ» } に変換す るア ップレー ト コ ンバータにおいては、 上述の第 2式に示した 伝達関数 F 2 ( z ) のフィルタ リ ング処理により得られる 1 3. 5 H z の入力ク ロ ッ ク レー ト と 1 8 MH z の出力 ク ロ ッ ク レー ト の最小公倍数である 5 4 MH zのクロック レー トのデータ {Y i } を第 1組の係数 {k。 , k4 , k 8 } を有する i = 4 m— 2のデ一 夕 { Y (4.- 2 ) } 、 第 2組の係数 {k , , k 6 , k 9 } を有する i = 4 m— 1のデータ {Υ "»-,)} 、 第 3組の係数 {k2 ， k 6 , k 10} を有する i = 4 mのデータ {Υ (4π)} 、 第 4組の係数 {k3 , k 7 , k , ,} を有する i = 4 m— 3のデータ {Y (4ra-3)} の 4組に分類す る こ とができ、 1 3. 5 MH zのク ロ ッ ク レー トの入力データ {X„ } に対して、 0データを挿入して最小公倍数である 5 4 MH zのクロ ッ ク レー 卜にアップコ ンバー トする代わりに、
F a ( z ) = k + k 2
o 4 z "J+ k 8 Z一
F b ( z ) = k i + k 6 z + k 9 z
F c ( z ) = k β z _1+ k 2
2 + k i o z -
F d ( z ) = k 3 + k 7 z - 1 + k 1 1 z一 2 なる各伝達関数 F a ( z ) F b ( z ) F c ( z ) , F d ( z ) のフィ ルタ リ ング処理を行う 4個の トラ ンスバーサルフィ ル夕を入 カクロ ッ ク レー トの 1 3. 5 MH zで並列動作させるこ とにより、 上記出力デ一夕 {Yn } を算出するこ とができる。
しかし、 このように複数の トラ ンスバーサルフィ ルタを入力クロ ッ ク レー トで並列動作させるこ とにより、 入力クロ ッ ク レー ト と出 カクロ ッ ク レー トの最小公倍数のクロ ッ ク レー トで高速動作する ト ラ ンスバーサルフィ ル夕は必要なく なるのであるが、 複数の トラ ン スバーサルフィ ル夕が必要となる。
こ こで、 従来より、 トラ ンスバーサルフィ ルタ と しては、 レジス 夕前置型の構成のものと、 レジス夕後置型の構成のものが知られて いる。
上記レ ジスタ前置型の ト ラ ンスバーサルフ ィ ルタは、 第 7図 に示すように、 入力データ {Xn } に対して、 シフ ト レジスタを構 成する遅延回路（1A). (IB), (1C)により 1 クロッ クに相当する単位時 間 { ζ ·1} の時間差を与えてから、 乗算器（2Α), (2Β). (2C), (2D) に よりフィ ルタ係数 { k , , k 2 , k 3 , k 4 } を乗算して、 その乗 算結果を加算器（3) により加算合成することによって、
Y = k！ · X4 + k2 ( z · X3 )
+ k s ( z "2 · X2 ) + k 4 ( z "3 · X ! )
なる出力データ Yを生成するようになつている。
そして、 レー トコンバータには、 レジスタ前置型の トランスバー サルフィル夕が使用されていた。 しかし、 レジスタ前置型の トラン スバーサルフィルタでは、 上記加算器（3) として多入力の加算器を 必要とし、 また、 シフ トレジスタにホールト時間を確保する必要が あり、 高速動作に不向きでああった。
また、 上記レジスタ後置型の トランスバーサルフィルタは、 第 8 図に示すように、 入力データ {Xn } に対して、 乗算器（4Α), (4Β)， (4C), (4D) によりフィルタ係数 {k , , k 2 , k 3 ， k4 } を乗算 してから、 その乗算結果を遅延回路（5A), (5B), (5C)により単位時間 { z -1} の時間差を与えて加算器（6A), (6B), (6C)により加算合成す ることによって、
Y= k , · X4 + (k2 · X3 ) z -】
+ (k3 · X2 ) z "2+ (k4 · Xi ) z "3 なる出力データ Yを生成するようになつている。
このレジスタ後置型の トランスバーサルフィルタは、 シフ ト レジ ス夕を構成する遅延回路がパイプライ ンレジスタを兼ねており、 し かも、 各遅延回路間に加算器が入るためホールト時間を確保する必 要がなく、 高速プロセスを用いて高速動作をさせるのに有効な回路 構成である。 しかし、 上述のようにアップレー ト変換においては入 カデ一夕に 0挿入がされるので、 フィルタ リ ングの際にデータの保 持操作が必要になるが、 各乗算器に同位相の入力データが入力され るレジスタ後置型の トランスバーサルフィルタでは、 各乗算器の前 にレジスタがないので、 上記データの保持操作を行う ことができな い。
そこで、 本発明は、 上述の如き従来の問題点に鑑み、 次のような レー トコンバ一夕及び撮像装置を提供することを目的とするもので ある。
すなわち本発明の目的は、 入力クロッ ク レー トと出力クロッ ク レ 一トの最小公倍数のクロッ ク レー トで高速動作する トランスバーサ ルフィルタを必要することなく、 1 個の トランスバーサルフィ ル夕 により レー トを変換することができるようにしたレー トコンバータ を提供することにある。
また、 本発明の他の目的は、 ダウンレー トコンバータとアップレ 一トコンバータの 2つのレー トコンバータの機能を備える双方向レ 一トコンバ一夕を提供することにある。
また、 本発明の他の目的は、 ダウンレー トコンバータとアップレ 一トコンバ一夕にそれぞれ必要なフィルタ リ ング処理手段を共用す ることにより、 回路規模を削減した双方向レー トコンバータを提供 することにある。
さらに、 小型化を可能にした撮像装置を提供することにある。 発 明 の 開 示 上述のようにレー ト コ ンバータは、 原理的に、 入力データを入力 クロ ッ ク レー ト と出力クロ ッ ク レー トの最小公倍数のクロ ッ ク レ一 卜にアップコンバー ト して、 フィ ルタをかけて間引く こ とにより、 目的の出力クロ ッ ク レー トの出力データを得るものであるが、 上記 出力クロ ッ ク レー トの出力データ以外のデータを算出する必要はな いので、 出力クロ ッ ク レー トでフィ ルタ リ ング処理を行って出カク ロ ッ ク レー トの出力データを得るようにすれば、 入力クロ ッ ク レー ト と出力クロ ッ ク レー トの最小公倍数のクロ ッ ク レー 卜で高速動作 する トラ ンスバーサルフィ ルタを必要するこ となく、 出力クロ ッ ク レー トで動作する 1 個の トラ ンスバーサルフィ ルタにより レー トを 変換するこ とができる。
例えば、 1 8 MH zのクロ ッ ク レー トの入力データ {Χπ } を 1 3. 5 ΜΗ ζのクロ ッ ク レー トの出力データ {Υη } に変換する 4 ： 3 ダウンレー トコンバータでは、 原理的に、 1 8 MH zのクロ ッ ク レー トの入力データ {X„ } をアップコンバー ト した入力クロ ッ ク レー ト と出力クロ ッ ク レー トの最小公倍数の 5 4 MH zのクロ ッ ク レー トのデータ {Y , } から 1 3. 5 MH zのクロ ッ ク レー トで 取り出されるデータ {Y (4n) } . {Υ (4 η + 1) } . {Υ (4 η + 2) } 又は {Υ (4„ + 3) } を出力データとするのであるから、 例えば {Υ (4η) } を出力データ とする場合に ま、
Yo = k 1 · X4 + k 4 X 3 + k 7 X 2 H~ k 1 0 · Λ. 1
Y4 = k2 · Xs + k 5 X4 + k 8 λ 3 "H k 1 1 * Λ 2
Y 8 = k 0 · X 7 + k 3 X e + k 6 XB + k 9 · X4
Y 1 2 = k ! · X 8 + k 4 X7 + k7 X 6 "t" k 1 0 * X 6 Y 16= k 2 · X 9 + k E · X 8 + k 8 · X 7 + k , , - X 6
Y 20 = k 0 · X 1 1 + k 3 · X . 0 + k 6 · X 9 + k 9 · X 8 とな り、 上述の第 1組乃至第 3組の係数で上記各伝達関数 F a ( z ) , F b (z) , F c (z) のフィ ルタ リ ング処理を行う 3個 の トラ ンスバーサルフィ ル夕の出力を順次選択すればよ く、 入力デ 一夕 {X„ } を入力クロ ッ ク レー トの 1 8 MH zでラ ッチしながら. 出力クロ ッ ク レー トの 1 3. 5 MH zで第 1組乃至第 3組の係数を 順次切り換えて 1個の トラ ンスバーサルフィ ルタを動作させるこ と により、 出力データ {Yn } を得るこ とができる。
同様に、 1 3. 5 MH zのクロ ッ ク レー トの入力データ {Χη } を 1 8 MH zのクロ ッ ク レー トの出力データ {Υ» } に変換する 3 ： 4アツブレー トコンバータでは、 1 8 MH zのクロ ッ ク レー トで 取り出されるデータ {Υ (3η)} . { Υ (3 η + 1) } 又は {Υ (3η + 2) } を 出力デ一夕 とするのであるから、 例えば {Υ3η + を出力データ と する場合には、
k 3 X s + k 7 X 2 + k X 1
k 2 X4 + k 6 X 3 + k 1 0 X2
Υ ν k i X s + k 6 X4 + k 9 X s
Υ 1 0 k o X 6 + k 4 XB + k 8
Υ ΐ 3 k 3 X e + k 7 X s + k X4
Υ 1 6 k 2 X7 + k 6 x6 + k , o X 5
Υ 1 9 k： X 8 + k 5 + k 9 X e
Υ 22 k o x9 + k 4 x8 + k 8 X T
Υ25 k 3 X 9 + k 7 X s + k X 7
Υ 28 : k 2 X , o + k x9 + k , o x8 となり、 上述の第 1組乃至第 4組の係数で上記各伝達関数 F a ( z) , F b (z ) , F c ( z) , F b (z) のフィ ルタ リ ング処 理を行う 4個の トランスバーサルフィルタの出力を順次選択すれば よく、 入力データ {Xn } を入力クロッ ク レー トの 1 3. 5 MH z でラ ッチしながら、 出力クロッ ク レー トの 1 8 MH zで第 1組乃至 第 3組の係数を順次切り換えて 1個の トランスバーサルフィルタを 動作させることにより、 出力データ {Υ» } を得ることができる。
そこで、 本発明では、 f SLレー トの入力データに対して補間処 理回路により N個のデータ毎に M— N個の 0データを挿入して f SH レー トのデータを生成し、 M個の係数発生器からそれぞれ i SHレ一 トでフィルタ係数が順次与えられる M個の乗算器を備えるレジス夕 後置型の トランスバーサルフィル夕により、 上記 i SHレー トのデー 夕にフィルタ リ ング処理を施すことによって、 N : M (Nく M) の アップレー ト変換を行い、 f SLレー トの入力データから f SHレー ト の出力データを生成する。 本発明に係る係るレー トコンバータでは, 例えば、 M— N= l として、 N : N+ 1のアップレー ト変換を行う ことができる。 また、 本発明に係る係るレー トコンバータでは、 M 一 N= 2として、 N : N+ 2のアップレー ト変換を行う ことができ る。 従って、 本発明に係るレー トコンバータでは、 入力クロッ ク レ ー トと出力クロッ ク レー トの最小公倍数のクロッ ク レー トで高速動 作する トランスバーサルフィル夕を必要することなく、 1個のレジ ス夕後置型の トランスバーサルフィルタにより N : M (N < M) の アップレー ト変換を行う ことができ、 f SLレー トの入力データから f SHレー トの出力デ一夕を生成することができる。
また、 本発明では、 M個の係数発生器からそれぞれ f SHレー トで フィ ル夕係数が順次与えられる M個の乗算器を備える レジスタ後置 型の トラ ンスバーサルフィ ル夕により、 f SHレ一 卜の入力データに フィ ルタ リ ング処理を施し、 間引き処理回路により上記 トラ ンスバ ーサルフィ ルタによる f SHレー トのフィ ルタ出力データを f SLレー トに間引く処理を行う こ とによって、 M : N (M> N) のダウ ンレ ー ト変換を行い、 f SHレー トの入力デ一夕から f SLレー トの出力デ —夕を生成する。 本発明に係る係る レー トコ ンバータでは、 例えば M = N+ 1 として、 N+ 1 ： Nのダウンレー ト変換を行う こ とがで きる。 また、 本発明に係る係る レー トコンバータでは、 M = N+ 2 と して、 N+ 2 ： Nのダウンレー ト変換を行う こ とができる。 従つ て、 本発明に係る係る レー トコンバータでは、 入力クロ ッ ク レー ト と出力クロ ッ ク レー トの最小公倍数のクロ ッ ク レー トで高速動作す る トラ ンスバーサルフィ ルタを必要するこ とな く、 1個のレジスタ 後置型の トラ ンスバーサルフィ ル夕 トラ ンスバーサルフィ ル夕によ り M : N (M>N) のダウンレー ト変換を行う こ とができ、 f SHレ ー トの入力デ一夕から f SLレー トの出力データを生成するこ とがで きる。
また、 本発明では、 M個の係数発生器からそれぞれ f SHレー トで 順次与えられるフィルタ係数に基づいて f SHレー トのデータにフィ ルタ リ ング処理を施すレジス夕後置型の トラ ンスバーサルフィ ル夕 に対し、 N個のデータ毎に M— N個の 0データを挿入して f SLレー 卜の入力データから f SHレー トのデータを生成する補間処理回路と、 上記 トラ ンスバーサルフィ ルタによる f SHレー トのフィ ル夕出力デ 一夕を f SLレー トで間引く処理を行う間引き処理回路との接続を入 力切換回路及び出力切換回路で切り換えるこ とによって、 f SIiレー 卜の入力デ一夕から f SHレー トの出力デ一夕を生成する N : M (N く M) のアップレー ト変換と、 ί SHレー トの入力デ一夕から ί レ — 卜の出力データを生成する M： N (M>N) のダウンレー ト変換 の双方向のレー ト変換を行う。 本発明に係るレー トコンバータでは、 例えば M = N+ 1 として、 N : N+ 1のアップレー ト変換と N+ 1 ： Nのダウンレー ト変換を行う ことができる。 また、 本発明に係る レー トコンバータでは、 M = N+ 2として、 N+ 2 ： Nのダウンレ
— ト変換を行う ことができる。 このように、 本発明に係るレー トコ ンバ一夕では、 入力クロッ ク レー トと出力クロッ ク レー トの最小公 倍数のクロック レー トで高速動作する トランスバーサルフィルタを 必要することなく、 1個のレジスタ後置型の トランスバーサルフィ ル夕により、 f SLレー トの入力データから f SHレー トの出力データ を生成する N ： M (N <M) のアップレー ト変換と、 f SHレー トの 入力データから f SLレー トの出力データを生成する M： N (M > N) のダウンレー ト変換の双方向のレー ト変換を行う ことができる。 従 つて、 本発明によれば、 ダウンレー トコンバータとアップレー トコ ンバ一夕にそれぞれ必要なフィルタ リ ング処理手段を共用すること により、 回路規模を削減した双方向レー トコンバ一夕を提供するこ とができる。
また、 本発明に係る撮像装置では、 本発明に係る双方向レー トコ ンバ一夕によって、 記録モー ド時には、 撮像手段によ り得られ た f SHレー トの第 1のデジタル映像信号から f SLレー トの第 2のデ ジタル映像信号を生成し、 再生モー ド時には、 M： N (M>N) の アップレー ト変換を行い、 記録再生手段により得られた f SLレー ト の第 2のデジタル映像信号から f SHレー トの第 1のデジタル映像信 号を生成する。 これにより、 小型化した撮像装置を提供することが できる。 図面の簡単な説明 第 1 図は、 従来の 4 ： 3 ダウンレー トコンバータの動作原理を時 間軸上で示す図である。
第 2図は、 上記 4 ： 3 ダウンレー トコンバータの動作原理を周波 数軸上で示す図である。
第 3図は、 従来の 3 ： 4アップレー トコンバータの動作原理を時 間軸上で示す図である。
第 4図は、 上記の 3 ： 4アップレー トコンバータの動作原理を周 波数軸上で示す図である。
第 5図は、 従来の 5 ： 3 ダウンレー トコンバータの動作原理を時 間軸上で示す図である。
第 6図は、 従来の 3 ： 5アップレー トコンバータの動作原理を時 間軸上で示す図である。
第 7図は、 レジスタ前置型の トランスバーサルフィル夕の構成を 示すブロッ ク図である。
第 8図は、 レジス夕後置型の トランスバーサルフィル夕の構成を 示すプロッ ク図である。
第 9図は、 本発明を適用した 3 ： 4アップレー トコンバータの構 成を示すブロッ ク図である。
第 1 0図は、 上記 3 ： 4アップレー トコンバータにおける補間処 理回路の具体的な構成を示すブロッ ク図である。 第 1 1 図は、 上記補間処理回路の動作を示すタイムチャー トであ 第 1 2図は、 上記 3 ： 4アップレー トコンバータにおける トラン スバーサルフィル夕での演算内容を示す図である。
第 1 3図は、 本発明を適用した 4 ： 3 ダウンレー トコンバータの 構成を示すプロッ ク図である。
第 1 4図は、 本発明を適用した双方向レー トコンバータを設けた ディ ジタルカムコーダの構成を示すプロッ ク図である。
第 1 5図は、 上記双方向レー トコンバータの構成を示す概念プロ ッ ク図である。
第 1 6図は、 上記双方向レー トコンバータにおけるレー ト変換ブ oッ クの具体的な構成を示すプロッ ク図である。
第 1 7図は、 上記レー ト変換ブロッ クの補間処理を説明するため のタイムチヤ一トである。
第 1 8図は、 上記レー ト変換ブロッ クの間引き処理を説明するた めのタイムチヤ一 トである。
第 1 9図は、 上記双方向レー トコンバータにおけるディ ジ夕ルフ ィルタブロッ クの具体的な構成を示すプロッ ク図である。
第 2 0図は、 本発明を適用した 5 ： 3 ダウンレー トコンバータの 構成を示すプロッ ク図である。
第 2 1 図は、 本発明を適用した 3 ： 5アップレー トコンバータの 構成を示すブロッ ク図である。
第 2 2図は、 本発明を適用した双方向レー トコンバータの構成を 示すプロ ッ ク図である。
第 2 3図は、 上記双方向レー トコンバータにおけるレー ト変換ブ ロ ッ クの具体的な構成を示すブロッ ク図である。
第 2 4図は、 上記双方向レー トコンバータにおけるディ ジタルフ ィル夕ブロッ クの具体的な構成を示すブロッ ク図である。 発明を実施するための最良の形態 以下、 本発明に係るレー トコンパ一夕の一実施例について、 図面 を参照しながら詳細に説明する。
本発明に係るレー トコンバータは、 例えば第 9図のブロッ ク図に 示すように構成される。
この第 9図に示す第 1の実施例は、 f S L ( i S L= 1 3. 5 MH z ) レー トの入力データ {Xn } を f SH ( f SH= l 8 MH z ) レー トの 出力データ { Yn } に変換する 3 ： 4のアップレー ト変換を行うァ ップレー トコンバータに本発明を適用したものであって、 入力端子 (10)を介して入力される f SLレー トの入力データ {Xn } に補間 処理を施すことにより f SHレー トのデータを生成する補間処理 回 路（20)と、 それぞれフィルタ係数を順次出力する 4個の係数発生器 (30A), (30B)，（30C), (30D) と、 上記補間処理回路（20)により生成さ れた f SHレー トのデ一夕に対して上記各フィルタ係数に基づいてフ ィル夕 リ ング処理を施して f SHレー トの出力データ {Ym } を出力 端子（50)から出力する トランスバーサルフィルタ（40)とを備えてな 上記補間処理回路（20)は、 上記入力端子（10)を介して入力される f SLのレー トの入力データ {Xn } に対して、 3個のデータ毎に 1 個の 0データを挿入して f SHレー トのデータを生成するものであつ て、 例えば第 1 0図のブロッ ク図に示すように構成される。
この補間処理回路（20)は、 上記クロッ ク入力端子（21)を介して供 給される 1 8 MH zのクロッ ク CK ( f SH) をカウン トする 4進力 ゥン夕（22)と、 この 4進カウンタ（22)からのキヤ リー出力と上記ク ロッ ク C K ( f S H) とが供給される ORゲー ト回路（23)と、 上記入 力端子 1 0を介して 1 3. 5 MH zのクロッ ク CK ( f SL) に同期 した f SLレー トの入力データ {Xn } がデータ端子に供給される第 1 の D型フ リ ップフロップ（24)と、 上記第 1の D型フ リ ップフロッ プ（24)によるラツチ出力が供給されるとともに、 上記 4進カウンタ (22)から出力されるキヤ リー C 0がィンバータ（25)を介して供給さ れる ANDゲー ト回路（26)と、 この ANDゲ一 ト回路（26)によるゲ 一ト出力データがデータ入力端子に供給される上記第 2の D型フ リ ップフ口ップ（27)とを備えてなる。
上記 4進カウンタ（22)は、 上記クロッ ク入力端子（21)を介して供 給される 1 8 MH zのクロッ ク CK ( f SH) をカウン トすることに より、 4 クロッ クで 1回キャ リー C oを出力する。 そして、 上記 0 Rゲー ト回路（23)は、 第 1 1 図に示すよ う に、 上記 4進カ ウ ン 夕（22)から出力されるキャ リー C 0 と上記クロッ ク C K ( f SH) と の論理和をとることにより、 クロッ クを 4回に 1回抜いたクロッ ク d— C Kを生成する。
また、 上記第 1の D型フ リ ップフロップ（24)は、 上記 ORゲ一 ト 回路（23)によ り生成されたク ロ ッ ク d — C Kがク ロ ッ ク入力端 子に供給されており、 上記入力端子（10)を介して入力される 1 3. 5 MH zのクロッ ク C K ( f S L) に同期した： f SLレー トの入力デー 夕 {Χπ } を上記クロッ ク d— C Κによりラッチする。 さらに、 上記 ANDゲ一 ト回路（26)は、 上記第 1 の D型フ リ ップ フロップ（24)のラ ツチ出力データと上記 4進カウン夕（22)から出力 されるキャ リー C oをィ ンバ一夕（25)により反転したデ一夕との論 理積をとるこ とにより、 上記ィンバ一夕（25)による反転データを 0 データとして上記第 1の D型フ リ ップフロップ（24)のラツチ出力デ 一夕に揷入する。
そして、 上記第 2の D型フ リ ップフロップ（27)は、 上記 ANDゲ 一 ト回路（26)によるゲ一 ト出力データを上記 1 8 MH zのクロッ ク C K ( f S H) でラッチすることにより、 第 1 1図に示すように、 上 記 1 3. 5 MH zのクロッ ク C K ( f SL) に同期した f SLレー トの 入力データ {Xn } に対して、 3個のデータ毎に 0データを挿入し た f SHレー トのデータを生成する。
また、 上記係数発生器（30A). (30B), (30C). (30D) は、 それぞ れ i SH レー トで各フ ィ ルタ係数を順次出力する ものであって、 上記係数発生器（30A), (30B). (30C). (30D) のうちの第 1の係数発生 器（30A) はフィルタ係数 k H , k ! o, k 9 , 0を f SHレー トで繰り 返し発生する。 また、 第 2の係数発生器（30B) はフィルタ係数 k 8 , k7 , k 6 , 0を f SHレー トで繰り返し発生し、 第 3の係数発生器 (30C) はフィルタ係数 k6 , k4 , k3 , 0を ί SHレー トで繰り返 し発生し、 さらに、 第 4の係数発生器（30D) はフィルタ係数 k2 ， k , , k。 ， 0を ί SHレー トで繰り返し発生する。
さらに、 上記トランスバーサルフィルタ（40)は、 上記補間処理回 路（20)により生成された f SHレー トのデータに対して、 上記 4個の 係数発生器（30A), (30B), (30C). (30D) により順次与えられる各フィ ルタ係数に基づいて、 レー ト変換用のフィルタ リ ング処理を施すも のである。
この ト ラ ンスバーサルフ ィ ルタ （40)は、 4 個の乗算器（41 A), (41B), (41C), (41D) 、 4個の遅延回路（42A), (42B), (42C), (42D) と 3個の加算器（43A), (43B), (43C) とから構成したレ ジスタ後置 型 （所謂転置型） の トラ ンスバーサルフィ ルタであって、 上記補間 処理回路（20)により生成された f SHレー トのデータが 4個の乗算器 (41A), (41B), (41C). (41D) に同時入力されるようになっている。 上記乗算器（41 A), (41B), (41C). (41D) のう ちの第 1 の乗算器 (41A) は、 上記係数発生器 3 O Aによりフィルタ係数 k ,,, k ,ο, k 9 , 0が f SHレー トで繰り返し与えられるようになつており、 上 記補間処理回路 2 0により生成された f SHレー トのデータと上記フ ィルタ係数 k u, k ,o, k 9 , 0 とを f SHレー トで乗算する。 そし て、 この第 1 の乗算器（41A) による乗算出力データは、 第 1 の遅延 回路（42A) を介して第 1 の加算器（43A) に供給される。
また、 第 2の乗算器（41B) は、 上記係数発生器（30B) によりフィ ル夕係数 k 8 , k 7 , k 6 , 0が f SHレー トで繰り返し与えられる ようになつており、 上記補間処理回路（20)により生成された f ^レ — トのデータと上記フィルタ係数 k 8 ， k 7 , k 6 , 0 とを f SHレ ー トで乗算する。 この第 2の乗算器（41B) による乗算出力データは、 上記第 1 の加算器（43A) に供給される。 そして、 この第 1 の加算器 (43A) による加算出力データは、 第 2の遅延回路（42B) を介して第 2の加算器（43B) に供給される。
また、 第 3の乗算器（41C) は、 上記係数発生器（30C) によりフィ ル夕係数 k s , k 4 , k 3 , 0が f SHレー トで繰り返し与えられる ようになつており、 上記補間処理回路（20)により生成された f SHレ 一卜のデータと上記フィルタ係数 k 6 , k 4 , k 3 , 0 とを f S Hレ 一卜で乗算する。 この第 3の乗算器（41C) による乗算出力データは 上記第 2の加算器（43B) に供給される。 そして、 この第 2の加算器 (43B) による加算出力データは、 第 3の遅延回路（42C) を介して第 3の加算器（43C) に供給される。
さらに、 第 4の乗算器（41D) は、 上記係数発生器（30D) によりフ ィルタ係数 k 2 , k i , k。 ， 0が f SHレー トで繰り返し与えられ るようになっており、 上記補間処理回路（20)により生成された f s„ レー トのデータと上記フィ ルタ係数 k 2 , k ！ , k。 ， 0 とを f S H レー トで乗算する。 この第 4の乗算器（41D) による乗算出力データ は、 上記第 3の加算器（43C) に供給される。 そして、 この第 3の加 算器（43C) による加算出力データは、 第 4の遅延回路（42D) を介し て出力端子（50)から出力される。
このような構成の トランスバーサルフィル夕（40)では、 第 1 2図 に示すような演算処理が行われ出力端子（50)には、 ί SLレー トの入 力データ { X n } を f S Hレー トに変換した i = 3 m+ l に当たるデ 一夕 { Y , } すなわち、
Y！ = k 3 X 3 + k 7 X 2 + k , 1 X .
Y 4 = k 2 X 4 + k 6 X 3 + k 1 0 x 2
Υ 7 = k i X B + k 6 X 4 + k 9 x 3
Υ ι ο = k 0 X 6 + k 4 X 5 + k 8 X 4
Υ 13= k 3 X 6 + k 7 X 6 + k
Y i e = k 2 X 7 + k 6 X 6 + k 10 X B
Y l9= k , X 8 + k 6 X 7 + k 9 X e
Y 22 = k 0 X 9 + k 4 X 8 + k 8 X T Y2S= k 3 · X 9 + k 7 · X 8 + k I , ' X 7
Y 28 = k 2 * X 1 0 H" k 6 * X 9 "I" k 1 0 * X 8
が出力データ {Yra } として順次に得られる。
ここで、 上記各遅延回路（42A), (42B), (42C), (42D) は、 f SHレー トのデータに f SHレー トにおける単位遅延量を与えるものであって、 例えば、 それぞれ f SHレー トでラッチ動作を行う D型フ リ ップフロ ップからなる。 なお、 第 4の遅延回路（42D) は、 単に f SHレー トの 出力データ {Y, } を出力段においてラッチするものであって、 レ ジス夕後置型の トランスバーサルフィルタにおける必須の構成要件 ではない。
また、 上記各乗算器（41A), (41B). (41C), (41D) においてそれぞれ フィルタ係数 0を 0データに乗算しているのであるから、 上記 0デ 一夕に乗算するフィルタ係数は必ずしも 0である必要はなく、 また、 フィルタ係数 0に乗算するデータは必ずしも 0データである必要は ない。
この第 1の実施例では、 M— N= l として N : M= 3 ： 4のアツ プレー ト変換を行う ことにより i SL ( f SL= 1 3. 5 MHz) レー トの入力データ {Xn } を f SH ( f SH= l 8 MH z ) のレー トの出 力データ { Υ» } に変換するようにしたが、 本発明に係るレー トコ ンバー夕は、 Μ, Νを互いに素な任意の整数として Ν : Μ (Νく Μ) のアップレー ト変換を行う ことができる。
このように、 本発明に係るレー トコンバータでは、 f SLレー トの 入力データ {Xn } に対して、 補間処理回路により Ν個のデータ毎 に 1個の 0データを挿入して f SHレー トのデータを生成し、 この補 間処理回路により生成された f SHレー トのデータにレジス夕後置型 の トランスバーサルフィルタでフィルタ リ ング処理を施すこ とによ り、 f s レー トの入力データ { X n } から f SHレー トの出力データ
{ Υπ, } を生成する Ν : Μ (Ν <Μ) のアップレー ト変換を行う こ とができる。
なお、 アップレー ト変換を行うのに、 特開平 4 一 1 8 5 7 7 4号 において提案しているように、 フィルタ係数を出力レー トで順次切 り換えてフィルタ リ ング処理を行う トランスバーサルフィル夕は、 通常のレジスタ前置型の トランスバーサルフィルタを用いても実現 することができるのであるが、 本発明に係るレー トコンバータのよ うに、 レジス夕後置型の トランスバーサルフィルタとすることによ り、 高速プロセスを用いて高速動作をさせることができる。
また、 本発明に係るレー トコンバータは、 例えば第 1 3図のプロ ッ ク図に示すように構成される。
この第 1 3図に示す第 2の実施例は、 f SH ( f s„= 1 8 MH z ) レー トの入力データ {Xn } を i SL ( f SL= 1 3. 5 MH z ) レー 卜の出力データ {Yn } に変換する 4 ： 3のダウンレー ト変換を行 うダウンレー トコンバータに本発明を適用したものである。 このレ ー トコンバータは、 入力端子（60)を介して f SHレー トの入力データ {X„ } が供給される トランスバーサルフィル夕（70)と、 上記トラ ンスバーサルフィル夕（70)にそれぞれフィル夕係数を順次与える 4 個の係数発生器（80Α), (80Β), (80C), (80D) と、 上記トランスバーサ ルフィル夕（70)によりフィル夕 リ ング処理が施された f SHレー トの デ一夕 {Y , } に対して f SLレー トに間引く処理を施して f SLレ一 トの出力データ {Yn } を出力端子（95)から出力する間引き処理回 路（90)とを備えてなる。 この第 2の実施例において、 上記係数発生器（80A), (80B), (80C). (80D) は、 それぞれ f SHレー トで各フィ ル夕係数を順次出力するも のであって、 上記係数発生器（80A), (80B), (80C), (80D) のうちの第 1 の係数発生器（80A) はフィルタ係数 k 8 , k , ο, k Hを i SHレー トで繰り返し発生する。 また、 第 2の係数発生器（80B) はフィ ル夕 係数 k 6 , k 7 , k 8 を f SHレー トで繰り返し発生し、 第 3の係数 発生器（80C) はフィ ル夕係数 k 3 , k 4 , k 6 を f SHレー トで繰り 返し発生し、 さらに、 第 4の係数発生器（80D) はフィルタ係数 k 0 ， k 1 , k 2 を f 8Hレー トで繰り返し発生する。
さらに、 上記トランスバーサルフィルタ（70)は、 入力端子（60)を 介して供給される f 8Hレー トの入力データ {X» } に対して、 上記 4個の係数発生器（80A), (80B), (80C). (80D) により順次与えられる 各フィルタ係数に基づいて、 レー ト変換用のフィルタ リ ング処理を 施すものである。
この ト ラ ンスバーサルフ ィ ルタ （70)は、 4 個の乗算器（71 A), (71B)，（71C), (71D) と、 4個の遅延回路（72A), (72B), (72C), (72D) と、 3個の加算器（73A), (73B), (73C) とから構成したレジスタ後置 型の トランスバーサルフィル夕であって、 上記入力端子（60)を介し て f SHレー トの入力データ {X» } がそれぞれ供給される 4個の乗 算器（71A), (71B), (71C), (71D) に同時入力されるようになっている。 上記乗算器（71A), (71B), (71C), (71D) のうちの第 1 の乗算器（71A) は、 上記係数発生器（80A) によりフィルタ係数 k 9 ， k 10> k , ,が f SHレー トで繰り返し与えられるようになつており、 上記 i SHレー トの入力データ {X» } と上記フィルタ係数 k 9 , k i o, とを f SHレー トで乗算する。 そして、 この第 1 の乗算器（71A) による乗 算出力データは、 第 1 の遅延回路（72A) を介して第 1 の加算器（73A) に供給される。
また、 第 2の乗算器（71B) は、 上記係数発生器（80B) によりフ ィ ルタ係数 k 6 , k 7 , k 8 が ί SHレー トで繰り返し与えられるよう になっており、 上記 f SHレー トの入力データ {Χπ } と上記フ ィ ル 夕係数 k 6 , k 7 , k 8 とを f SHレー トで乗算する。 この第 3の乗 算器（71B) による乗算出力データは、 上記第 1 の加算器（73A) に供 給される。 そして、 この第 1 の加算器（73A) による加算出力デ一夕 は、 第 2の遅延回路（72A) を介して第 2の加算器（73B) に供給され 0
また、 第 3の乗算器（71C) は、 上記係数発生器（80C) によりフィ ルタ係数 k 3 , k 4 , k s が f SHレー トで繰り返し与えられるよう になっており、 上記 f SHレー トの入力データ {X» } と上記フィ ル 夕係数 k 3 , k 4 , k 5 とを f SHレー トで乗算する。 この第 3の乗 算器（71C) による乗算出力データは、 上記第 2の加算器（73B) に供 給される。 そして、 この第 2の加算器（73B) による加算出力データ は、 第 3の遅延回路（72C) を介して第 3の加算器（73C) に供給され 0
さらに、 第 4の乗算器（71D) は、 上記係数発生器（80D) によりフ ィル夕係数 k。 ， k ! , k 2 が f SHレー トで繰り返し与えられるよ うになつており、 上記 f SHレー トの入力データ {Xm } と上記フィ ル夕係数 k。 ， k ! , k 2 とを f SHレー トで乗算する。 この第 4の 乗算器（71D) による乗算出力データは、 上記第 3の加算器（73C) に 供給される。 そして、 この第 3の加算器（73C) による加算出力デ一 夕は、 第 4の遅延回路（72D) を介して出力される。 そして、 上記間引き処理回路（90)は、 上記トランスバーサルフィ ルタ（70)から出力される f SHレー トのフィ ルタ出力データ {Y i } を上記 f SLレー トに間引く処理を施すことにより、 f SHレー トの入 力データ {Xn } を f SLレー トに変換した出力データ {Yn } とし て、 i = 4 nのデータ {Y (4n>} 、 すなわち、
Υο k , X4 + k4 X3 + k7 · X2 + k 10 X！
k 2 X 5 + k 6 X4 + k 8 · X3 + k , i x 2
Υ8 ko X7 + k 3 X 6 + k 6 * X 5 + k 9 X4
k ί X8 + k4 X7 + k7 · X6 + k ,o Χε
Υ16 k 2 X 9 + k 5 X 8 + k 8 * X 7 + k X 6
Υ 20 k o X , 1 + k 3 X lO+ k e · X 9 + k 9 X s
を出力端子（95)から順次出力する。
ここで、 上記各遅延回路（72A). (72B), (72C). (72D) は、 f SHレー トのデータに： f SHレー トにおける単位遅延量を与えるものであって 例えば、 それぞれ f SHレー トでラッチ動作を行う D型フ リ ップフロ ップからなる。 なお、 第 4の遅延回路（72D) は、 単に f SHレー トの 出力データ {Y, } を出力段においてラッチするものであって、 レ ジス夕後置型の トランスバーサルフィル夕における必須の構成要件 ではない。
なお、 この第 2の実施例では、 M— N= l として M : N= 4 : 3 のダウンレー ト変換を行う ことにより f SH ( i SH= l 8 MH z) レ ー トの入力データ {X» ) を f SL ( f SL= 1 3. 5 MH z ) レー ト の出力データ {Yn } に変換するようにしたが、 本発明に係るレ一 トコンバータは、 Μ, Νを互いに素な任意の整数として Μ： Ν (Μ > Ν) のダウンレー ト変換を行う ことができる。 このように、 本発明に係るレー トコンバータでは、 f SHレー トの 入力データ {Xm } に対して、 レジス夕後置型の トランスバーサル フィ ルタでフィルタ リ ング処理を施してから、 間引き処理回路で間 引き処理を施すことにより、 f SHレー トの入力データ {Xm } から f SLレー トの出力データ {Yn } を生成する Μ : Ν (Μ> Ν) のダ ゥンレー ト変換を行う ことができる。
なお、 ダウンレー ト変換を行う場合にも、 特開平 4 一 1 8 5 7 7 4号において提案しているように、 フィ ルタ係数を出力レー トで順 次切り換えてフィルタ リ ング処理を行う トランスバーサルフィル夕 は、 通常のレジス夕前置型の トランスバーサルフィルタを用いても 実現することができるのであるが、 本発明に係るレー トコンバータ のように、 レジス夕前置型のトランスバーサルフィルタとすること により、 高速プロセスを用いて高速動作をさせることができる。 上述の第 1 及び第 2の実施例における各レジスタ前置型の トラン スバーサルフィルタ（40), (70) の構成は同じであり、 しかも、 各係 数発生器 （30A)〜（30D), (80A)〜（80D) で発生する各フィルタ係数 も出力順序が変わるだけで、 同じ係数であるので、 レジスタ前置型 の トランスバーサルフィルタを共用して双方向のレー ト変換を行う レー トコンバータを簡単に構成することができる。
第 1 4図は、 本発明を適用した双方向レー トコンバータを設けた ディ ジタルカムコーダの構成を示すプロッ ク図である。
この第 1 4図に示す第 3の実施例のディ ジタルカムコーダは、 撮 像部（101) により得られる撮像信号をディ ジタル化して D 1規格に 準拠した画像データとして記録するものであって、 撮像部（101) に より得られる三原色撮像信号 R ( f si) , G ( f si) , B ( f S 1) がアナログ信号処理部（102) を介して供給されるアナログディ ジ夕 ル （AZD) 変換部（103) 、 この AZD変換部（103) によりディ ジ タル化された各色撮像データ R, G, Bが供給される映像信号 処理部（104) 、 この映像信号処理部（104) により生成されたディ ジ タル輝度信号 Y ( f s i) と 2つのディ ジタル色差信号 CR ( f S1) , C Β ( f s i) が供給されるアナログ出力用の信号処理部（105) ゃレ ー ト変換処理部（106) などを備え、 D 1規格に準拠した画像データ の記録再生を行う記録再生部（107) が双方向バスを介して上記レー ト変換処理部（106) に接続されている。
上記撮像部（101) は、 例えば、 図示しない撮像レンズから光学的 ローパスフィルタを介して入射される撮像光を色分解プリズ厶によ り三原色光成分に分解して、 被写体像の三原色画像を三枚の C C D イメージセンサで撮像するようになっている。 上記各 C C Dィメー ジセンサは、 それぞれ f S 1レー トで駆動されることにより、 各色撮 像信号 R ( f sl) , G ( f S1) ， B ( f s i) が f s lレー トで読み出 される。 そして、 上記各 C CDイメージセンサから f S Iレー トで読 み出された各色撮像信号 R ( f s i) , G ( f S1) , B ( f sl) が上 記アナログ信号処理部（102) を介して上記 AZD変換部（103) に供
¾4さ I O 0
なお、 上記撮像部（101) は、 空間画素ずらし法を採用しており、 緑色画像撮像用の C C Dイメージセンサに対して、 画素の空間サン プリ ング周期て s の 1 / 2だけ、 赤色画像撮像用および青色画像撮 像用の各 C C Dイメージセンサが水平方向にずらして配置されてい る
そして、 上記アナログ信号処理部（102) は、 上記撮像部（101) の 各 C C Dイメージセンサから読み出された各色撮像信号 R ( f si) ,
G ( f S l ) , B ( f S l ) に対して、 相関二重サンプリ ング処理を施 し、 さらに、 白バランスや黒バランスなどのレベル制御を行う。
また、 上記 AZD変換部（103) は、 上記各色撮像信号 R ( f si) , G ( f si) ， B ( f si) のサンプリ ングレー トに等しい： f slレー ト で所定の位相を有する驟動クロッ クに同期した AZD変換処理を行 う もので、 上記 f slレー トの各色撮像信号 R ( f si) , G ( f S1) ， B ( f S1) を i slレー トでディ ジタル化する。 そして、 上記 A ZD 変換部（103) によりディ ジタル化された f S 1レー トの各色撮像デ一 夕 R ( f S1) , G ( f S1) , B ( f S1) が上記映像信号処理部（104) に供給される。
この映像信号処理部（104) では、 上記 AZD変換部（103) から供 給される各ディ ジタル色信号 R ( f si) , G ( f si) , B ( f sl) について、 画像強調処理、 ペデスタル付加、 ガンマ， ニーなどの非 線形処理、 リニアマ ト リ クス処理を行う とともに、 マ ト リ クス演算 処理によって上記各ディ ジタル色信号 R ( f s.) , G ( f S1) , B ( f s i ) からディ ジタル輝度信号 Y ( f S l ) と 2つのディ ジタル色 差信号 CR ( f S1) , C B ( f sl) を生成する。
ここで、 上記映像信号処理部（104) は、 f slレー トのクロッ クを マス夕クロッ クとして動作して、 上記撮像部（101) における空間画 素ずら し法に対応する周知の高解像度化の処理を行い、 上記各 ディ ジタル色信号 R ( f si) , G ( f s,) , B ( f S1) から、 f SI レー トのディ ジタル輝度信号 Y ( f S l ) と各ディ ジタル色差信 号 CR ( f s , ) , C B ( f s i ) を生成する。
また、 上記アナログ出力用の信号処理部（105) は、 上記映像信号 処理部（104) 又はレー ト変換処理部（106) により生成される上記 f
S】レー トに関連したデ一夕 レー トの信号 Y ( ί S1) , C R ( f S l )
C B ( f S l ) に対するアナログイ ン夕一フェースとして機能するも ので、 ディ ジタルェンコーダ（105A)と各ディ ジタルアナログ （D/ A) 変換部（105B)，（105C) からなる。 このアナログ出力用の信号処 理部（105) は、 通常の N T S C又は P A Lに準拠した上記ディ ジタルェンコーダ（105A)によりディ ジタルコンボジッ ト信号 C S ou.
( 2 f S l ) やディ ジタルモニタ信号 YVF ( f S1) を生成する。 そし て、 上記 DZA変換部（105C)により上記ディ ジタルモニタ信号 YVF
( f si) をアナログ化してビューファインダ（109) に供給するモニ 夕ビデオ信号 YVFを出力するとともに、 上記 DZA変換部（105C)に より上記ディ ジタルコンボジッ ト信号 C S O U T ( 2 f S1) をアナ口 グ化してコンポジッ ト ビデオ信号 C Sを出力する。
また、 上記レー ト変換処理部（106) は、 f slレー トに関連したデ 一夕レー トの信号と f s2レー トに関連したデータレー トの信号との 間で双方向にレー ト変換を行う ものである。 このレー ト変換処理部 (106) は、 記録モー ド時には、 上記映像信号処理部（104) により生 成された上記 f S1レー トに関連したデータレー 卜の信号 Y ( f S1) , CR /CB ( f S I/2) を上記 f S2レー トに関連したデータレー ト の信号 Y ( f S2) ， CR ( f S2/ 2 ) , C B ( f S2Z2) に変換し て上記記録再生部（107) に供耠する。 また、 このレー ト変換処理部 (106) は、 再生モー ド時には、 上記記録再生部（107) から供給され る上記 f S2レー 卜に関連したデータレー トの信号 Y ( f S2) , C R
( f S2Z2) , C B ( f S2Z2) を上記 ί S1レー トに関連したデー 夕レー トの信号 （ 2 f S1) , C R ( f S l ) , C B ( f sl) に変換し て上記アナログ出力用の信号処理部（105) に供給する。
このレー ト変換処理部（106) は、 輝度信号用のレー ト変換回路（1 06A)と色差信号用のレー ト変換回路（106B)とからなる。
上記輝度信号用のレー ト変換回路（106A)は、 本発明を提供した双 方向レー トコンバータであって、 第 1 5図の概念プロッ ク図に示す ように、 レー ト変換ブロッ ク（120) , ディ ジタルフィルタブロッ ク (130) 及びフィルタ係数発生ブロッ ク（140) を備えてなる。
この第 1 5図の概念ブロッ ク図において、 端子（111) は双方向バ スを介して上記映像信号処理部（104) 及び上記アナログ出力用の信 号処理部（105) に接続された第 1 の入出力端子であって、 この第 1 の入出力端子（111) にはライ ンレシーバ（112) の入力端とライ ン ド ライバ（113) の出力端が接続されている。 また、 端子（114) は双方 向バスを介して上記記録再生部（107) に接続された第 2の入出力端 子であって、 この第 2の入出力端子（114) にはラインレシーバ（115) の入力端とライ ン ドライバ（116) の出力端が接続されている。
上記レー ト変換ブロッ ク（120) は、 第 1 及び第 2の入力端子（120 A). (120B) と第 1及び第 2の出力端子（120C), (120D) を備える。
そして、 上記レー ト変換ブロック（120) の第 1 の入力端子（120A) には、 上記各ラインレシーバ（112), (115) の各出力端が切換スイ ツ チ（117) を介して上記レー ト変換ブロッ ク（120) の第 1 の入力端子 (120A)に接続されている。 上記切換スィ ッチ（117) は、 端子（118) を介して供給される制御信号により、 記録モー ド時には上記ライ ン レシーバ（112) の出力端を選択し、 また、 再生モー ド時には上記ラ イ ンレシーバ（115) の出力端を選択するように制御される。 これに より、 上記レー ト変換ブロック（120) の第 1 の入力端子（120A)には、 記録モー ド時には上記映像信号処理部（104) から f S Iレー トのディ ジタル輝度信号 Y ( f si) が上記切換スィ ッチ（117) を介して供給 され、 再生モー ド時には上記記録再生部（107) から f S2レー トのデ ィ ジタル輝度信号 Y ( f S2) が上記切換スィ ツチ（117) を介して供 口 れ ¾) o
また、 上記レー ト変換ブロッ ク（120) の第 1 の出力端子（120C)は 上記ディ ジタルフィルタブロッ ク（130) の入力端子に接続され、 こ のディ ジタルフィ ルタブロッ ク（130) の出力端子が上記レー ト変換 ブロッ ク（120) の第 2の入力端子（120B)に接続されている。
さらに、 上記レー ト変換ブロッ ク（120) の第 2の出力端子（120D) は、 上記ライン ドライバ（113) を介して上記第 1 の入出力端子（111) に接続されているとともに、 上記ライン ドライバ（116) を介して上 記第 2の入出力端子（114) に接続されている。 上記各ライン ドライ バ（113), (116) は、 上記端子（118) を介して供給される制御信号に より、 記録モー ド時には上記ライン ドライバ（113) が非動作状態で 上記ライ ン ドライバ（115) が動作状態となるように制御され、 記録 モー ド時には上記ライン ドライバ（115) が非動作状態で上記ライ ン ドライバ（113) が動作状態となるように制御される。 これにより、 上記レー ト変換ブロック（120) の第 2の出力端子（120D)からの変換 出力が、 記録モー ド時には上記第 2の入出力端子（114) から上記記 録再生部（107) に供給され、 また、 再生モー ド時には上記第 1 の入 出力端子（111) から上記アナログ出力用の信号処理部（105) に供給 される。
上記レー ト変換ブロッ ク（120) は、 上記端子（118) を介して供給 される制御信号により制御されて、 記録モー ド時には上記映像信号 処理部（104) から上記切換スィ ッチ（117) を介して第 1 の入力端子 (120A)に供給される f sl (例えば f sl= l 8 MH z ) レー トのディ ジタル輝度信号 Y ( f S1) を D 1規格に準拠した ί S2 ( f S2= 1 3. 5 MH z ) レー トのディ ジタル輝度信号 Y ( f S2) に変換する間引 き処理を行い、 また、 再生モー ド時には上記記録再生部（107) から 上記切換スィ ッチ（117) を介して第 1の入力端子（120A)に供給され る D 1規格に準拠した f s2 ( f s2= 1 3. 5 MH z) レー トのディ ジ夕ル輝度信号 Y ( f S2) を f SI ( f sl= 1 8 MH z ) レー トのデ イ ジタル輝度信号 Y ( f s i) に変換する補間処理を行う。
このレー ト変換プロッ ク（120) は、 例えば第 1 6図のブロッ ク図 に示すように、 補間処理回路（121) , 間引き処理回路（122) , クロ ッ ク生成回路（124) , 第 1及び第 2の切換スィ ッチ（125), (126) な どから構成される。
上記第 1の切換スィ ッチ（125) は、 上記第 1の出力端子（120C)か ら出力する信号選択する切換スィ ッチであって、 上記端子（118) を 介して供給される制御信号によ り制御されて、 記録モー ド時に は第 1 の入力端子（120A)に供給される f sl ( f S1= 1 8 MH z ) レ ー トのディ ジタル輝度信号 Y ( f S l) をそのまま上記第 1の出力端 子（120C)から出力し、 再生モー ド時には第 1の入力端子（120A)に供 給される i S2 ( f S2= 1 3. 5 MH z ) レー トのディ ジタル輝度信 号 Y ( f S2) に上記補間処理回路（121) で補間処理を施すことによ り得られる f sl ( f SI= 1 8 MH z ) レー トのディ ジタル輝度信号 Y ( f s i) を上記第 1の出力端子（120C)から出力する。
上記補間処理回路（121) は、 第 1及び第 2の D型フ リ ップフロッ プ（121A). (121 B) と AN Dゲー ト（121 C)及びィンバ一夕（121D)から なる。
上記第 1の D型フ リ ップフロップ（121 A)は、 再生モー ド時に上記 第 1の入力端子（120A)に供給される f s2 ( f s2= 1 3. 5 MH z ) レ ー 卜 のディ ジタ ル輝度信号 Y ( f S2) を上記クロッ ク生成回 路（124) から供給される第 1 7図に示すようなタイ ミ ングのデータ ラ ッチクロッ ク d— c kによりラッチする。 また、 上記 ANDゲ一 ト（121C)は、 上記第 1の D型フ リ ップフロップ（121A)によるラ ツチ 出力データと上記クロッ ク生成回路（124) から供給される第 1 7図 に示すよ うなタイ ミ ングのゼロ挿入データ との論理積をとる。 そして、 上記第 2の D型フ リ ップフロップ（121B)は、 上記 ANDゲ 一ト（121C)による論理積出力データを f sl ( f S1= 1 8 MH z ) レ 一卜のラッチクロッ クにより第 1 7図に示すようなタイ ミ ングでラ ツチする。 この第 2の D型フリ ップフロップ（121B)によるラッチ出 力データは、 上記 f s2 ( f S2= 1 3. 5 MH z ) レー トのディ ジ夕 ル輝度信号 Y ( f S2) をゼロ挿入により捕間した f S1 ( f s: = 1 8 MH z ) レー トのディ ジタル輝度信号 Y ( f si) となっている。
また、 上記第 2の切換スィ ッチ（126) は、 上記第 2の出力端子（1 20D)から出力する信号を選択する切換スィ ツチであって、 上記端子 (118) を介して供給される制御信号により制御されて、 記録モー ド 時には上記第 2の入力端子（120B)に供給される f S1 ( f si= 1 8 M H z ) レー トのディ ジタル輝度信号 Y ( f si) に上記間引き処理回 路（122) で間引き処理を施すことにより得られる f S2 ( f S 2 = 1 3. 5 MH z ) レー トのディ ジタル輝度信号 Y ( f S2) を上記第 2の出 力端子（120D)から出力し、 また、 再生モー ド時には上記第 2の入力 端子（120B)に供給される f sl ( f S1= 1 8 MH z ) レー トのデイ ジ タル輝度信号 Y ( f s .) を上記第 2の出力端子（120D)から出力する。 上記間引き処理回路（122) は、 第 1 及び第 2の D型フ リ ップフロ ップ（122A), (122B) からなり、 記録モー ド時に上記第 2の入力端子 (120B)に供給される f s l ( f s i = 1 8 MH z ) レー トのディ ジタル 輝度信号 Y ( f s l) を上記クロ ッ ク生成回路（124) から供給される 第 1 8 図に示すよ う な夕イ ミ ン グのデー タ ラ ッ チ ク ロ ッ ク d — c kに よ り 上記第 1 の D型フ リ ッ プフ ロ ッ プ（122A)でラ ッチし、 そのラ ッチ出力データを上記第 2の D型フ リ ップフロ ップ（122B)で f s2 ( f s2= 1 3. 5 MH z ) レー トのラ ッチクロ ッ クにより第 1 8 図に示すよ う なタイ ミ ン グで再ラ ッ チする こ とによ り、 f s2 ( f s2= 1 3. 5 MH z ) レー トのディ ジタル輝度信号 Y ( f S2) を生成する。
なお、 上記ク口 ッ ク生成回路（124) は、 f S 1 ( f s l= 1 8 MH z ) レー トのクロ ッ ク c k一 cを係数するこ とにより上記ゼロ挿入デー 夕 C。 や係数ァ ドレスデ一夕 A D Rを生成する 4進カウン夕（124A) と、 このカウン夕（124A)による計数出力と上記 f S 1 ( f S 1= 1 8 M H z ) レー トのクロ ッ ク との論理和出力データ と して上記データラ ツチクロ ッ ク d— c kを出力する O Rゲー ト（124B)とからなる。 上 記 4進カウンタ（124A)は、 電源投入時又は水平同期のタイ ミ ングで 作られる リセッ ト信号 r s t によってリセッ 卜される。 そして、 こ の 4進カウンタ（124A)は、 生成した係数ァ ドレスデータ AD Rを上 記係数発生ブロ ッ ク（140) に与えるようになつている。
こ こで、 上記ディ ジタルフィ ル夕ブロ ッ ク（130) 及び係数発生ブ ロ ッ ク（140) は、 例えば第 1 9図のように構成される。
すなわち、 上記ディ ジタルフィ ル夕ブロ ッ ク（130) は、 4個の乗 算器（131A), (131B), (131C), (131D) と、 4個の遅延回路（132A), (13 2B), (132C), (132D) と、 3個の加算器（133A), (133B) , (133C)とから 構成したレジスタ後置型の トランスバーサルフィルタであって、 上 記レー ト変換プロッ ク（120) の出力が上記 4個の乗算器（131A), (13 IB), (131C), (131D) に同時入力されるようになっている。
上記乗算器（131A), (131B), (131C). (131D) のうち第 1 の乗算器（1 31A)は、 上記係数発生ブロッ ク（140) の第 1 の係数発生器（140A)よ り f s lレー トで繰り返し与えられるフィルタ係数を上記レー ト変換 ブロッ ク（120) の出力に乗算する。 そして、 この第 1 の乗算器（131 A)による乗算出力データは、 第 1 の遅延回路（132A)を介して第 1 の 加算器（133A)に供給される。
また、 第 2の乗算器（131B)は、 上記係数発生ブロック（140) の第 2の係数発生器（141B)より f S1レー トで繰り返し与えられるフィル 夕係数を上記レー ト変換ブロッ ク（120) の出力に乗算する。 この第 2の乗算器（131B)による乗算出力データは、 上記第 1 の加算器（133
A)に供給される。 そして、 この第 1 の加算器（133A)による加算出力 データは、 第 2の遅延回路（132B)を介して第 2の加算器（133B)に供 、口 c ¾ I ¾ 0
また、 第 3の乗算器（131C)は、 上記係数発生ブロック（140) の第 3の係数発生器（141C)より f s lレー トで繰り返し与えられるフィル 夕係数を上記レー ト変換ブロッ ク（120) の出力に乗算する。 この第 3の乗算器（131C)による乗算出力データは、 上記第 2の加算器（133
B)に供給される。 そして、 この第 2の加算器（133B)による加算出力 データは、 第 3の遅延回路（132B)を介して第 3の加算器（133C)に供 さらに、 第 4の乗算器（131D)は、 上記係数発生ブロ ッ ク（140) の 第 4の係数発生器（141D)より i s lレー 卜で繰り返し与えられるフィ ル夕係数を上記レー ト変換ブロッ ク（120) の出力に乗算する。 この 第 4の乗算器（131D)による乗算出力データは、 上記第 3の加算器（1 33C)に供給される。 そして、 この第 3の加算器（133C)による加算出 カデ一夕が、 第 4の遅延回路（132D)を介してフィル夕出力として、 上記ディ ジタルフィルタブロッ ク（130) の第 2の入力端子（120B)に 供給されるようになつている。
また、 上記係数発生ブロック（140) は、 4個の係数発生器（141A), (141B), (141C), (141D)からなる。
この係数発生ブロ ッ ク（140) の第 1 の係数発生器（141A)は、 フィ ル夕の係数 k , k I 0> k 9 , 0を記憶した係数メモリ （142A)と、 この係数メモリ （142A)から上記フィ ル夕の係数 k Η , k ,o, k 8 ， 0を選択的に出力するセレク夕（143A)とを備え、 上記クロッ ク生成 回路（124) の 4進カウンタ（124A)により与えられるア ドレスデータ A D Rに応じて上記セレク夕（143A)が選択動作を行ない、 記録モー ド時には、 f S 1レー トでフィルタ係数 k H , k 10, k 9 , 0を繰り 返し出力し、 また、 再生モー ド時には、 f S 1レー トでフィルタ係数 k s , k ,o, k !,を繰り返し出力するようになっている。
また、 第 2の係数発生器（141B)は、 フィ ルタの係数 k 8 , k τ , k 6 , 0を記億した係数メモリ （142B)と、 この係数メモリ （142B)か ら上記フィ ル夕の係数 k 8 , k 7 , k 6 , 0を選択的に出力するセ レク夕（143B)とを備え、 上記クロッ ク生成回路（124) の 4進カウン 夕（124A)により与えられるァ ドレスデータ A D Rに応じて上記セレ クタ（143B)が選択動作を行ない、 記録モー ド時には、 f s lレー トで フィルタ係数 k 8 , k 7 , k 6 , 0を繰り返し出力し、 また、 再生 モー ド時には、 f S 1レー トでフィルタ係数 k 6 , k 7 , k 8 を繰り 返し出力するようになっている。
また、 第 3の係数発生器（141C)は、 フィ ル夕の係数 k 6 , k * ， k 3 , 0を記憶した係数メモリ （142C)と、 この係数メモリ （142C)か ら上記フィルタの係数 k 5 ， k 4 , k 3 , 0を選択的に出力するセ レクタ（143C)とを備え、 上記クロッ ク生成回路（124) の 4進カウン 夕（124A)により与えられるァ ドレスデータ ADRに応じて上記セレ クタ（123C)が選択動作を行ない、 記録モー ド時には、 ί S 1レー トで フィルタ係数 k 6 , k4 ， k3 , 0を繰り返し出力し、 また、 再生 モー ド時には、 f slレー トでフィルタ係数 k3 , k4 , k5 を繰り 返し出力するようになっている。
さらに、 第 4の係数発生器（141D)は、 フィ ルタの係数 k2 , k , , k0 , 0を記憶した係数メモリ （142D)と、 この係数メモリ 1 4 2 D から上記フィル夕の係数 k2 , k , , k。 ， 0を選択的に出力する セレクタ（143D)とを備え、 上記クロッ ク生成回路（124) の 4進カウ ン夕（124A)により与えられるア ドレスデータ ADRに応じて上記セ レクタ（143D)が選択動作を行ない、 記録モー ド時には、 f slレー ト でフィルタ係数 k2 , , k。 ， 0を繰り返し出力し、 また、 再 生モー ド時には、 f s lレー トでフィルタ係数 k。 ， k 1 , k2 を繰 り返し出力するようになっている。
また、 上記色差信号用のレー ト変換回路（106B)は、 記録モー ド時 にはそれぞれ f S 1レー トのディ ジタル色差信号 C R ( f S1) , C Β
( f s i ) が 1 Z 2遲降回路（108A)， （108B)により f S1Z 2 レー トに されてからマルチプレクサ（108C)により点順次化された f s lレー ト のディ ジタル点順次色差信号 C R ZC B ( f S1) として供給され、 この f SIレー トのディ ジタル点順次色差信号 CR /C B ( ί S1) を f S2レー トのディ ジ夕ル点順次色差信号 CR ZCB ( f S2) にダウ ンレー ト変換を行う。
また、 再生モー ド時には f S 2レー トのディ ジタル点順次色差信号
C R ZC B ( f S2) を f s lレー トのディ ジタル点順次色差信号 C R
/C B ( f S i ) にアップレー ト変換を行う。 すなわち、 この色差信 号用のレー ト変換回路（106B)も本発明に係る双方向レー トコンバー 夕であって、 原理的に上述の輝度信号用のレー ト変換回路 1 0 6 Y と同様なレー ト変換処理を行う。
そして、 上記色差信号用のレー ト変換回路（106B)により得られる f S 1レー トのディ ジタル点順次色差信号 CR ZCB ( f S1) は、 デ マルチプレクサ（108D)により同時化して f slZ2 レー トのディ ジタ ル色差信号 CR ( f s ,/ 2 ) , C B ( f s i 2 ) してから 2遲倍回 路（108E), (108F) で 2遲倍することにより、 f SIレー トのディ ジタ ル色差信号 CR ( f SI) , C Β ( f S1) とされて、 上記信号処理部
(105) のディ ジタルェンコーダ（105A)に供給される。
また、 本発明に係るレー トコンバータは、 例えば第 2 0図のプロ ッ ク図に示すように構成される。
この第 2 0図に示した第 4の実施例は、 f SLレー トの入力データ {X„ } を f SHレー トの出力データ {Y„ } に変換する 3 ： 5のァ ップレー ト変換を行うアップレー トコンバータに本発明を適用した ものであって、 入力端子（210) を介して入力される f SLレー トの入 力データ {Xn } に補間処理を施すことにより i SHレー トのデータ を生成する捕間処理回路（220) と、 それぞれフィ ル夕係数を順次出 力する 5個の係数発生器（230A), (230B), (230C). (230D). (230E)と、 上記補間処理回路（220) により生成された f SHレー トのデ一夕に対 して上記各フィルタ係数に基づいてフィルタ リ ング処理を施して f SHレー トの出力データ {Yn } を出力端子（250) から出力する トラ ンスバーサルフィルタ（240) とを備えてなる。
上記捕間処理回路（220) は、 上記入力端子（210) を介して入力さ れる f SLのレー トの入力データ {Xn } に対して、 5個のデータ毎 に 2個の 0データを挿入して f SHレー トのデ一夕を生成する。
また、 上記係数発生器（230A), (230B), (230C). (230D), (230E)は、 それぞれ f SHレー トで各フィル夕係数を順次出力するものであって, その第 1 の係数発生器（230A)はフィルタ係数 k。 ， k 2 , 0 , k , , 0を f SHレー トで繰り返し発生し、 第 2の係数発生器（230B)はフィ ル夕係数 k3 , k a , 0 , k4 , 0を f SHレー トで繰り返し発生し、 第 3の係数発生器（230C)はフィ ルタ係数 k 6 ， k 8 , 0 , k 7 , 0 を f SHレー トで繰り返し発生し、 第 4の係数発生器（230D)はフィ ル 夕係数 k s , k i 0 , k , ο, 0を f SHレー トで繰り返し、 さらに、 第 5の係数発生器（230E)はフィルタ係数 k 12, k 14, 0 , k 13, 0 を f SHレー トで繰り返し発生する。
さらに、 上記トランスバーサルフィルタ（240) は、 上記補間処理 回路 2 2 0により生成された f SHレー トのデータに対して、 上記 5 個の係数発生器（230A), (230B), (230C), (230D), (230E)により順次与 えられる各フィルタ係数に基づいて、 レー ト変換用のフィルタ リ ン グ処理を施すものである。 この トランスバーサルフィルタ（240) は、 5個の乗算器（241A), (241B), (241C). (241D), (241E)と、 5個の遅延 回路（242A), (242B), (242C), (242D). (242E)と、 個の加算器（243A), (243B), (243C), (243D)とから構成したレジス後置型の トランスバー サルフィル夕であって、 上記補間処理回路（220) により生成された i SHレー トのデ一夕がそれぞれ供給される 5 個の乗算器（241 A) (241 B), (241C). (241D), (241E) に同時入力されるようになっている, 上記乗算器（241A), (241B), (241C), (241D), (241E)のうちの第 1 の 乗算器（241A)は、 上記係数発生器（230A)によりフィルタ係数 k 0 , k 2 , 0 , k , , 0が f SHレー トで繰り返し与えられるようになつ ており、 上記補間処理回路（220) により生成された f SHレー トのデ 一夕と上記フィルタ係数 k。 ， k 2 , 0 , k i , 0 とを f SHレー ト で乗算する。 そして、 この第 1 の乗算器（241A)による乗算出力デー 夕は、 第 1 の遅延回路（242A)を介して第 1 の加算器（243A)に供給さ れる。
また、 第 2の乗算器（241B)は、 上記係数発生器（230B)によりフィ ル夕係数 k 3 , k 5 , 0， k 4 , 0が f SHレー トで繰り返し与えら れるようになっており、 上記補間処理回路（220) により生成された f S Hレー トのデータと上記フィル夕係数 k 3 , k 6 , 0 , k 4 , 0 とを f SHレー トで乗算する。 この第 3の乗算器（241B)による乗算出 力データは、 上記第 1 の加算器（243A)に供給される。 そして、 この 第 1 の加算器（243A)による加算出力データは、 第 2の遅延回路（242 B)を介して第 2の加算器（243B)に供給される。
また、 第 3の乗算器（241C)は、 上記係数発生器（230C)によりフィ ルタ係数 k 6 , k 8 , 0 , k 7 , 0が f SHレー トで繰り返し与えら れるようになっており、 上記補間処理回路（220) により生成された f SHレー トのデータと上記フィルタ係数 k 6 , k 8 , 0 , k 7 , 0 とを i SHレー トで乗算する。 この第 3の乗算器（241C)による乗算出 カデ一夕は、 上記第 2の加算器（243B)に供給される。 そして、 この 第 2の加算器（243B)による加算出力データは、 第 3の遅延回路（242
C)を介して第 3の加算器（243C)に供給される。
また、 第 4の乗算器（241D)は、 上記係数発生器（230D)によりフィ ル夕係数 k 9 , k , ι, 0 , k 10, 0が f SHレー トで繰り返し与えら れるようになっており、 上記補間処理回路（220) により生成された f SHレー トのデータと上記フィ ルタ係数 k β , k , ι, 0 , k i o, 0 とを f SHレー 卜で乗算する。 この第 4の乗算器（241D)による乗算出 力データは、 上記第 3の加算器（243C)に供給される。 そして、 この 第 3の加算器（243C)による加算出力データは、 第 4の遅延回路（242
D)を介して第 4の加算器（243D)に供給される。
また、 第 5の乗算器（241E)は、 上記係数発生器（230E)によりフィ ル夕係数 k 12, k 14, 0 , k ,3, 0が f SHレー トで繰り返し与えら れるようになっており、 上記補間処理回路（220) により生成された f SHレー トのデータと上記フィ ルタ係数 k 12, k 14, 0， k is, 0 とを f SHレー 卜で乗算する。 この第 5の乗算器（241E)による乗算出 力データは、 上記第 4の加算器（243D)に供給される。 そして、 この 第 4の加算器（243D)による加算出力データは、 第 5の遅延回路（242
E)を介して出力端子（250) から出力される。
このような構成の トランスバーサルフィ ル夕（240) の出力端子（2 50) には、 f SLレー トの入力データ {X n } を f SHレー トに変換し た出力データ {Y„ } として、 i = 3 m + l のデータ {Y i } 、 す なわち、
= k。 · X,+ ks - X2+ 0 · 0 + k10- X3+ 0 · 0
Y4 = k2 · Χ2+ 0 · 0 + k7 · Χ3+ 0 · 0 + k12- Χ4 Υτ 二 0 • 0 + k4 • Xs + 0 • 0 + kg · X4 + k 1 4 · Xs
Υ' ο = k, ' 3 + 0 ' 0 + k6 • 4 + Χε + 0 · 0
Υ. 3 = 0 ' 0 + k3 ' X4 + k8 • XB + 0 - 0 + k 1 3 · Xe
Υ1 6 = k0 ' χ4 + ' XB + 0 • 0 + k l o · Xs + 0 - 0
Υΐ 9 = k2 , ΧΒ + 0 ' 0 + k7 ' 6 + 0 · 0 + k 1 2 · XT が順次に得られる。
上記出力端子（250) に得られる { Y B } は、 f S Lレー トの入力デ —夕 { X n } のデータ間に 4個づっ 0挿入して生成した 5 f S Lレー 卜のデータに、 5 f S Lレー 卜で動作する トランスバーサルフィ ルタ によりフィルタ リ ング処理を施し、 3個置きに抜き取ることにによ り生成される f S H ( f 8 H= 5 3 f S L) レー トのデータと等化なも のとなつている。
ここで、 上記各遅延回路（242A), (242B), (242C), (242D). (242E)は、 f S Hレー トのデータに： f S Hレー 卜における単位遅延量を与えるもの であって、 例えば、 それぞれ f SHレー トでラッチ動作を行う D型フ リ ップフロップからなる。 なお、 第 5の遅延回路（242E)は、 単に f SHレー トの出力データ { Y , } を出力段においてラッチするもので あって、 レジスタ後置型の トランスバーサルフィルタにおける必須 の構成要件ではない。
また、 上記各乗算器（241A). (241B), (241C), (241D), (241E)におい てそれぞれフィルタ係数 0が 0データに乗算しているのであるから、 上記 0データに乗算するフィルタ係数は必ずしも 0である必要はな く、 またフィルタ係数 0に乗算するデータは必ずしも 0データであ る必要はない。
なお、 この第 4の実施例では、 M — N = 2 として N : M = 3 ： 5 のアップレー ト変換を行うようにしたが、 本発明に係るレー トコン バー夕は、 M— Nを任意の整数として N : M (N < M) のアップレ ― ト変換を行う ことができる。
このように、 本発明に係るレー トコンバータでは、 f SLレー トの 入力データ {Xn } に対して、 補間処理回路により Ν個のデータ毎 に Μ— Ν個の 0データを挿入して i SHレー トのデータを生成し、 こ の補間処理回路により生成された f SHレー トのデータにレジス夕後 置型の トランスバーサルフィルタでフィルタ リ ング処理を施すこ と により、 f SLレー トの入力データ {Χη } から f SHレー トの出力デ 一夕 {y„ } を生成する N : M (N <M) のアップレー ト変換を行 う ことができる。
また、 本発明に係るレー トコンバータは、 例えば第 2 1図のプロ ッ ク図に示すように構成される。
この第 2 1図に示した第 5の実施例は、 f SHレー トの入力データ {Xm } を f SLレー トの出力データ {Yn } に変換する 5 ： 3のダ ゥンレー ト変換を行うダウンレー トコンバータに本発明を適用した ものであって、 入力端子（260) を介して f SHレー トの入力データ { Xm } が供給される トランスバーサルフィルタ（270) と、 上記トラ ンスバーサルフィルタ（270) にそれぞれフィルタ係数を順次与える 5個の係数発生器（280A), (280B), (280C), (280D), (280E)と、 上記ト ランスバーサルフィル夕（270) によりフィルタ リ ング処理が施され た f SHレー トのデ一夕に対して f SLレー トに間引く処理を施して、 i SLレー トの出力データ {Υ» } を出力端子（295) から出力する間 引き処理回路（290) とを備えてなる。
この第 5の実施例において、 上記係数発生器（280Α), (280Β). (280 C), (280D). (280E)は、 それぞれ f SHレー トで各フィル夕係数を順次 出力するものであって、 その第 1 の係数発生器（280A)はフィ ルタ係 数 k。 ， 0 , k , ， 0， k 2 を f SHレー トで繰り返し発生し、 第 2 の係数発生器（280B)はフィルタ係数 k 6 , k a , 0 , k 4 , 0を ί SHレー トで繰り返し発生し、 第 3の係数発生器（280C)はフィルタ係 数 0 , k 8 , k 6 , 0 , k 7 を f SHレー トで繰り返し発生し、 第 4 の係数発生器（280D)はフィルタ係数 k ,ο, 0， k n, k 8 , 0を f SHレー トで繰り返し、 さらに、 第 5の係数発生器（280E)はフィ ル夕 係数 k 13， 0 , k , 4 , k 12を ί SHレー トで繰り返し発生する。
さらに、 上記トランスバーサルフィルタ（270) は、 入力端子（260) を介して供給される f 8Hレー トの入力データ {X„ } に対して、 上 記 5個の係数発生器（280Α), (280Β). (280C), (280D). (280Ε)により順 次与えられる各フィルタ係数に基づいて、 レー ト変換用のフィルタ リ ング処理を施すものである。 この トランスバーサルフィルタ（270) は、 5個の乗算器（271A), (271B), (271C), (271D), (271E)と、 5個の 遅延回路（272Α). (272Β), (272C). (272D), (272Ε)と、 4個の加算器（2 73Α), (273Β), (273C). (273D))とから構成したレジスタ後置型の トラ ンスバーサルフィ ル夕であって、 上記入力端子（260) を介して f SH レー トの入力データ {X» } がそれぞれ供給される 5個の乗算器（2 71 A), (271B), (271C), (271D), (271E)に同時入力されるようになつて いる。
上記乗算器（271A), (271B), (271C). (271D), (271E)のうちの第 1 の 乗算器（271A)は、 上記係数発生器（280A)によりフィルタ係数 k。 ， 0， k , , 0， k 2 が f SHレー トで繰り返し与えられるようになつ ており、 上記 f SHレー トの入力データ {Xm } と上記フィル夕係数 k 0 ， 0 , k , , 0 , k 2 とを f SHレー トで乗算する。 そして、 こ の第 1 の乗算器（271A)による乗算出力データは、 第 1 の遅延回路（2 72A)を介して第 1 の加算器（273A)に供給される。
また、 第 2の乗算器（271B)は、 上記係数発生器（280B)によりフィ ルタ係数 k 6 , k a , 0 , k 4 , 0が f SHレー トで繰り返し与えら れるようになっており、 上記 f SHレー トの入力データ {Xffi } と上 記フィ ルタ係数 k 6 , k 3 , 0 , k 4 , 0 とを f SHレー トで乗算す る。 この第 2の乗算器（271B)による乗算出力データは、 上記第 1 の 加算器（273A)に供給される。 そして、 この第 1 の加算器（273A)によ る加算出力データは、 第 2の遅延回路（272B)を介して第 2の加算器 (273B)に供耠される。
また、 第 3の乗算器（271C)は、 上記係数発生器（280C)によりフィ ル夕係数 0 , k 8 , k β , 0， k 7 が f SHレー トで繰り返し与えら れるようになっており、 上記 ί SHレー トの入力データ {Xm } と上 記フィ ルタ係数 0 , k 8 , k 6 , 0 , k 7 とを f SHレー トで乗算す る。 この第 3の乗算器（271C)による乗算出力データは、 上記第 2の 加算器（273B)に供給される。 そして、 この第 2の加算器（273B)によ る加算出力データは、 第 3の遅延回路（272C)を介して第 3の加算器 (273C)に供給される。
さらに、 第 4の乗算器（271D)は、 上記係数発生器（280D)によりフ ィルタ係数 k 10, 0 , k k 9 , 0が f SHレー トで繰り返し与え られるようになっており、 上記 f SHレー トの入力データ {Xm } と 上記フィ ルタ係数 k 10, 0 , k , ι, k 9 , 0 とを f SHレー トで乗算 する。 この第 4の乗算器（271D)による乗算出力データは、 上記第 3 の加算器（273C)に供給される。 そして、 この第 3の加算器（273C)に よる加算出力データは、 第 4の遅延回路（272D)を介して第 4の加算 器（273D)に供給される。
さらに、 第 5の乗算器（271E)は、 上記係数発生器（280E)によりフ ィル夕係数 0 , k 13, 0， k 14, k 12が f SHレー トで繰り返し与え られるようになっており、 上記 f SHレー トの入力データ {Xm } と 上記フィ ルタ係数 0 , k 13, 0 , k 14, k 12とを f SHレー トで乗算 する。 この第 5の乗算器（271E)による乗算出力データは、 上記第 4 の加算器（273D)に供給される。 そして、 この第 4の加算器（273D)に よる加算出力データは、 第 5の遅延回路（272E)を介して出力される < そして、 上記間引き処理回路（290) は、 上記トランスバーサルフ ィルタ（270) から出力される f SHレー トのフィルタ出力データを上 記 f SLレー トに間引く処理を施す。 これにより、 出力端子（295) に は、 f SHレー トの入力データ {X» } を i SLレー トに変換した出力 デ一夕 {Y } として i = 5 n + l のデータ {Y, } 、 すなわち
Y, = k0 X, + k3 Χ2 + k · X3 + k 8 · X4 + k 12 · X 5
Y6 = k, X3 + k4 X4 + k7 · X 6 + k 10 " Λ6 + k 13 * X7
/ 1 1 = k 2 X 5 + k 6 Χβ + k 8 · Xe + k 1 1 · X7 + k 1 · X 8
" = ko X 6 "t" ks X7 + k 6 · X e H~ k 9 · X9 + k 1 2 · X 1 0
が順次に得られる。
上記出力端子（295) に得られる出力データ {Yn } は、 i SHレー 卜の入力データ {Xm } のデータ間に 2個ずつ 0挿入して生成した 3 ί SHレー トのデータに、 3 f SHレー 卜で動作する トランスバーサ ルフィルタによりフィルタ リ ング処理を施し、 5個置きに抜き取る ことにより生成される f SL ( i SL= 3 5 i SH) レー トのデータと 等化なものとなっている。 こ こで、 上記各遅延回路（272A), (272B). (272C). (272D), (272E)は. f SHレー トのデータに： f SHレ ー ト における単位遅延量を与える ものであって、 例えば、 それぞれ f SHレー トでラッチ動作を行う D 型フ リ ップフロップからなる。 なお、 第 5の遅延回路（272E)は、 単 に f SHレー トの出力データ {Yi } を出力段においてラッチするも のであって、 レジスタ後置型の トランスバーサルフィル夕における 必須の構成要件ではない。
なお、 この第 5の実施例では、 M— N= 2として M : N= 5 ： 3 のダウンレー ト変換を行うようにしたが、 本発明に係るレー トコン バ一タは、 M— Nを任意の整数として M : N (M〉N) のダウンレ ― ト変換を行うことができる。
このように、 本発明に係るレー トコンバータでは、 i SHレー トの 入力データ {Xn } に対して、 レジスタ後置型の トランスバーサル フィルタでフィルタ リ ング処理を施してから、 間引き処理回路で間 引き処理を施すことにより、 f SHレー トの入力データ {X» } から f SLレー トの出力データ {Yn } を生成する Μ : Ν (Μ > Ν) のダ ゥンレー ト変換を行う ことができる。
なお、 上述のアップレー ト変換を行う第 4の実施例のレー トコン バータ及びダウンレー ト変換を行う第 5の実施例のレー トコンバー 夕における各レジス夕後置型の トランスバーサルフィルタ（240), (2 70) の構成は同じであり、 しかも、 各係数発生器（230Α)〜（230Ε), (280Α)〜（280Ε)で発生する各フィルタ係数も出力順序が変わるだけ で、 同じ係数であるので、 レジス夕後置型の トランスバーサルフィ ル夕を共用して双方向のレー ト変換を行う レー トコンバータを構成 することができる。 第 2 2図は、 本発明を適用した双方向レー トコ ンバータの構成を 示すプロッ ク図である。
この第 2 2図に示した第 6の実施例は、 f SLレー トの入力データ {X„ } を f SHレー トの出力データ {Υ» } に変換する N : M (N <M) のアップレー ト変換と、 f SHレー トの入力データ {X„ } を f SLレー トの出力データ {Yn } に変換する Μ : Ν (Μ > Ν) のダ ゥンレー ト変換を行う双方向のレー トコンバータに本発明を適用し たものであって、 レー ト変換ブロッ ク（320) , ディ ジタルフィル夕 ブロ ッ ク（330) 及びフィルタ係数発生ブロッ ク（340) を備えてなる ( この第 6の実施例のレー トコンバータにおいて、 端子（111) は f SHレー トのデータを伝送する双方向バスに接続された第 1 の入出力 端子であって、 この第 1 の入出力端子（311) にはライ ンレシーバ（3 12) の入力端とライン ドライバ（313) の出力端が接続されている。 また、 端子（314) は f SLレー トのデータを伝送する双方向バスに接 続された第 2の入出力端子であって、 この第 2の入出力端子（314) にはライ ンレシーバ（315) の入力端とライ ン ドライバ（316) の出力 端が接続されている。
上記レー ト変換ブロッ ク（320) は、 第 1及び第 2の入力端子（320 A). (320B) と第 1 及び第 2の出力端子（320C), (320D) を備える。
そして、 上記レー ト変換ブロッ ク（320) の第 1 の入力端子（320A) には、 上記各ラインレシーバ（312), (315) の各出力端が切換スイ ツ チ（317) を介して上記レー ト変換ブロッ ク（320) の第 1 の入力端子 (320A)に接続されている。 上記切換スィ ッチ（317) は、 端子（318) を介して供給される制御信号により、 ダウンレー ト変換モー ド時に は上記ライ ンレシーバ（312) の出力端を選択し、 また、 アップレー ト変換モー ド時には上記ラインレシーバ（315) の出力端を選択する ように制御される。 これにより、 上記レー ト変換ブロッ ク（320) の 第 1 の入力端子（320A)には、 ダウンレー ト変換モー ド時には上記第 1 の入出力端子（311) から上記切換スィ ッチ（317) を介して i SHレ — 卜の入力データ {Xm } が供給され、 アップレー ト変換モー ド時 には f SLレー トの入力データ {Xn } が上記第 2の入出力端子（314) から上記切換スィ ッチ（317) を介して供給される。
また、 上記レー ト変換ブロック（320) の第 1 の出力端子（320C)は 上記ディ ジタルフィルタブロッ ク（330) の入力端子に接続され、 こ のディ ジタルフィルタブロッ ク（330) の出力端子が上記レー ト変換 プロッ ク（320) の第 2の入力端子（320Β)に接続されている。
さらに、 上記レー ト変換ブロッ ク（320) の第 2の出力端子（320D) は、 上記ライン ドライバ（313) を介して上記第 1 の入出力端子（311) に接続されているとともに、 上記ライン ドライバ（316) を介して上 記第 2の入出力端子（314) に接続されている。 上記各ライン ドライ バ（313), (316) は、 上記端子（318) を介して供給される制御信号に より、 ダウンレー ト変換モー ド時には上記ライ ン ドライバ（313) 力 非動作状態で上記ライン ドライバ（315) が動作状態となるように制 御され、 ダウンレー ト変換モー ド時には上記ライン ドライバ（315) が非動作状態で上記ライ ン ドライバ（313) が動作状態となるように 制御される。 これにより、 ダウンレー ト変換モー ド時には、 上記レ — ト変換ブロッ ク（320) の第 2の出力端子（320D)に得られる f SLレ — トの変換出力データ {Yn } が上記第 2の入出力端子（314) から 出力され、 また、 アップレー ト変換モー ド時には f SHレー トの変換 出力データ {Y» } が上記第 1 の入出力端子（311) から出力される。 上記レー ト変換ブロッ ク（320) は、 上記端子（318) を介して供給 される制御信号により制御されて、 ダウンレー ト変換モー ド時には 上記第 1 の入出力端子（311) から上記切換スィ ッチ（317) を介して 第 1 の入力端子（320A)に供給される f SHレー トの入力データ {X„ を ί SLレー トの出力データ {Yn } に変換する間引き処理を行い、 また、 アップレー ト変換モー ド時には上記第 1の入出力端子（311) から上記切換スィ ツチ（317) を介して第 1の入力端子（320Α)に供給 される f SLレー トの入力データ {Xn } を f SHレー トの出力デ一夕 {Ym } に変換する補間処理を行う。
このレー ト変換プロッ ク（320) は、 例えば第 2 3図のブロ ッ ク図 に示すように、 F I F 0メモリ （321) 、 この F I F Oメモリ （321) に書込ァ ドレス w-adr を与える書込ァ ドレス発生器（322) 、 上記 F I F 0メモ リ （321) に読出ア ドレス r-adr を与える読出ア ドレス発 生器（323) 、 上記 F I F 0メモリ （321) に与える書込クロッ ク w-ck 及び読出クロッ ク r-ckを切り換えるスィ ツチ（324) 、 上記第 1 の入 力端子（320A)と第 2の入力端子（320B)を上記 F I F 0メモリ （321) のデータ入力端に選択的に接続する切換スィ ッチ（325) 、 上記第 1 の入力端子（320A)と上記 F I F◦メモリ（321) のデータ出力端を上 記第 1の出力端子（320C)に選択的に接続する切換スィ ツチ（326) 、 上記第 2の入力端子（320B)と上記 F I F 0メモリ （321) のデータ出 力端を上記第 2の出力端子（320D)に選択的に接続する切換スィ ッチ (326) などからなる。
上記切換スィ ッチ（324) は、 f SLレー トのクロッ ク NCKと f SHレ 一卜のクロッ ク MCKを切り換えて、 ダウンレー ト変換モー ド時には、 f S Hレ一 トのクロッ ク MCKを書込クロッ ク w-ckとして上記 F I F 0 メモ リ （321) 及び書込ァ ドレス発生器（322) に与え、 f S Lレー トの クロッ ク NCKを読出ア ドレス r-adr として上記 F I F Oメモリ（321) 及び読出ア ドレス発生器（323) に与え、 また、 アップレー ト変換モ — ド時には、 f SLレー トのクロ ッ ク NCKを書込クロッ ク w-ckとして 上記 F I F 0メモリ （321) 及び書込ァ ドレス発生器（322) に与え、 f SHレー トのクロ ッ ク MCKを読出ァ ドレス r-adr として上記 F I F 0メモリ（321) 及び読出ァ ドレス発生器（323) に与えるようになつ ている。
また、 上記各切換スィ ッチ（325), (326), (327) は、 次のような切 り換え動作を行うようになっている。
すなわち、 ダウンレー ト変換モー ド時には、 上記切換スィ ッチ（3 25) は上記第 2の入力端子（320B)を選択し、 上記切換スィ ッチ（326) は上記第 1の入力端子（320A)を選択し、 上記切換スィ ッチ（327) は 上記 F I F 0メモリ （321) のデータ出力端を選択する。 また、 アツ プレー ト変換モー ド時には、 上記切換スィ ツチ（325) は上記第 1 の 入力端子（320A)を選択し、 上記切換スィ ツチ（326) は上記 F I F 0 メモ リ （321) のデータ出力端を選択し、 上記切換スィ ッチ（327) は 上記第 1 の入力端子（320B)を選択する。
このような構成のレー ト変換ブロック（320) は、 ダウンレー ト変 換モー ド時には、 f SHレー トの入力データ {X„ } を上記切換スィ ツチ（326) を介して上記第 1の出力端子（320C)から上記ディ ジタル フィルタブロッ ク（330) に供給し、 このディ ジタルフィルタブロッ ク（330) を介して上記第 2の入力端子（320B)に供耠される f SHレー 卜のデータ { Y , } が上記切換スィ ツチ（325) を介して上記 F I F 0メモリ（321) のデータ入力端に供給される。 そして、 上記 f SHレ — トのデータ {Υ , } は、 f SHレー トの書込クロ ッ ク w-ckに基づい て上記書込ァ ドレス発生器（322) により発生される書込ア ドレス W- adr に従って上記 F I F 0メモリ（321) に書き込まれ、 i SLレー ト の読出クロッ ク r-ckに基づいて上記読出ァ ドレス発生器（323) によ り発生される読出ア ドレス r-adr に従って上記 F I F Oメモリ （321) から f SLレー トの出力データ {Yn } として読み出される。 すなわ ち、 上記 f SHレー トのデータ {Y , } に含まれる M個のうちの M— N個の不要データが格納されているァ ドレスを飛ばして読み出すこ とによって間引き処理を行い、 f SLレー トの出力データ {Yn } を 上記第 2の出力端子（320D)から出力する。
また、 アップレー ト変換モー ド時には、 上記第 1 の入力端子（320 Α)に供給される f SLレー トの入力データ {Xn } を f SLレー トの書 込クロッ ク w-ckに基づいて上記書込ァ ドレス発生器（322) により発 生される書込ァ ドレス W- adr に従って上記 F I F Oメモリ （321) に 書き込み、 f SHレー トの読出クロック r-ckに基づいて上記読出ァ ド レス発生器（323) により発生される読出ア ドレス r-adr に従って上 記 F I F 0メモ リ （321) から読み出すこ とににより、 f SHレー トの データに変換し、 この f SHレー トのデータを上記第 1 の出力端子（3 20C)から上記ディ ジタルフィル夕ブ口ック（330) に供給する。 すな わち、 上記 F I F Oメモリ （321) に書き込まれた入力データ {X n } を N個のうちの M— N個のデータを同じァ ドレスから 2回読み出す ことににより 0挿入の代わりに補間処理を行い、 f SHレー トのデー 夕を生成して上記ディ ジタルフィル夕ブ口ッ ク（330) に供給する。 そして、 上記ディ ジタルフィルタブロッ ク（330) を介して上記第 2 の入力端子（320B)に供給される f SHレー トの出力デ一夕 {Y i } を 出力データ {Yn } として上記切換スィ ッチ（327) を介して上記第 2の出力端子（320D)から出力する。
ここで、 上記ディ ジタルフィルタブロッ ク（330) 及び係数発生ブ ロッ ク（340) は、 例えば第 2 4図のように構成される。
すなわち、 上記ディ ジタルフィルタブロッ ク（330) は、 5個の乗 算器（331A), (331B), (331C), (331D). (331E)と、 5個の遅延回路（332
A) , (332Β), (332C), (332D), (332Ε)と、 4個の加算器（333Α), (333Β). (333C), (333D) とから構成したレジスタ後置型の トランスバーサル フィルタであって、 上記レー ト変換ブロッ ク（120) の出力が上記 5 個の乗算器（331A), (331B), (331C), (331D), (331E)に同時入力される ようになつている。
上記乗算器（331A), (331B), (331C), (331D), (331E)のうち第 1 の乗 算器（331A)は、 上記係数発生ブロッ ク（340) の第 1 の係数発生器（3 40Α)より f SHレー トで繰り返し与えられ与えられるフィルタ係数を 上記レー ト変換ブロッ ク（320) の出力に乗算する。 そして、 この第 1 の乗算器（331A)による乗算出力データは、 第 1 の遅延回路（332A) を介して第 1 の加算器（333A)に供給される。
また、 第 2の乗算器（331B)は、 上記係数発生ブロック（340) の第 2の係数発生器（341B)より f SHレー トで繰り返し与えられ与えられ るフィル夕係数を上記レー ト変換ブロッ ク（320) の出力に乗算する c この第 2の乗算器（331B)による乗算出力データは、 上記第 1 の加算 器（333A)に供給される。 そして、 この第 1 の加算器（333A)による加 算出力データは、 第 2の遅延回路（332B)を介して第 2の加算器（333
B)に供給される。
また、 第 3の乗算器（331C)は、 上記係数発生ブロッ ク（340) の第 3の係数発生器（341C)より i SHレー トで繰り返し与えられ与えられ るフィ ルタ係数を上記レー ト変換ブロッ ク（320) の出力に乗算する ( この第 3の乗算器（331C)による乗算出力デ一夕は、 上記第 2の加算 器（333B)に供給される。 そして、 この第 2の加算器（333B)による加 算出力データは、 第 3の遅延回路（332B)を介して第 3の加算器（333
C)に供給される。
また、 第 4の乗算器（331D)は、 上記係数発生ブロッ ク（340) の第 4の係数発生器（341D)より f SHレー トで繰り返し与えられ与えられ るフィルタ係数を上記レー ト変換ブロッ ク（320) の出力に乗算する c この第 4の乗算器（331D)による乗算出力データは、 上記第 3の加算 器（333C)に供給される。 そして、 この第 3の加算器（333C)による加 算出力データは、 第 4の遅延回路（332D)を介して第 4の加算器（333
D)に供給される。
さらに、 第 5の乗算器（331E)は、 上記係数発生ブロッ ク（340) の 第 5の係数発生器（341E)より f SHレー トで繰り返し与えられ与えら れるフィルタ係数を上記レー ト変換ブロッ ク（320) の出力に乗算す る。 この第 5の乗算器（331E)による乗算出力データは、 上記第 4の 加算器（333D)に供給される。 そして、 この第 4の加算器（333D)によ る加算出力データが、 第 5の遅延回路（332E)を介してフィルタ出力 として、 上記ディ ジタルフィルタブロッ ク（330) の第 2の入力端子 (320B)に供給されるようになつている。
また、 上記係数発生ブロッ ク（440) は、 5個の係数発生器（341A), (341B), (341C). (341D). (341E) からなる。
この係数発生ブロッ ク（340) の第 1 の係数発生器（341A)は、 フィ ル夕の係数 k。 ， k , ， k 2 , 0を記憶した係数メモリ（342Α)と、 この係数メモリ（342A)から上記フィル夕の係数 k。 ， k , ， k 2 , 0を選択的に出力するセレクタ（343A)とを備え、 図示しないア ドレ ス発生器により与えられるア ドレスデータ AD Rに応じて上記セレ ク夕（343A)が選択動作を行ない、 ダウンレー ト変換モー ド時には、 f SHレー トでフィルタ係数 k。 ， 0， k , ， 0 , k 2 を繰り返し出 力し、 また、 アップレー ト変換モー ド時には、 f SHレー トでフィ ル 夕係数 k。 ， k 2 , 0 , k i , 0を繰り返し出力するようになって いる。
また、 第 2の係数発生器（341B)は、 フィルタの係数 k 3 , k 4 , k 6 , 0を記憶した係数メモリ （342Β)と、 この係数メモリ （342Β)か ら上記フィル夕の係数 k 3 , k 4 ， k 5 , 0を選択的に出力するセ レクタ（343Β)とを備え、 図示しないァ ドレス発生器により与えられ るァ ドレスデータ AD Rに応じて上記セレク夕（343Β)が選択動作を 行ない、 ダウンレー ト変換モー ド時には、 f SHレー トでフィルタ係 数 k 5 , k 3 , 0 , k 4 , 0を繰り返し出力し、 また、 アップレー ト変換モー ド時には、 f SHレー トでフィルタ係数 k 3 , k 6 , 0 , k * , 0を繰り返し出力するようになっている。
また、 第 3の係数発生器（341C)は、 フィルタの係数 k 6 , k 7 , k 8 , 0を記憶した係数メモリ（342C)と、 この係数メモリ（342C)か ら上記フィルタの係数 k s , k 7 , k 8 , 0を選択的に出力するセ レクタ（343C)とを備え、 図示しないア ドレス発生器により与えられ るア ドレスデータ AD Rに応じて上記セレク夕（343C)が選択動作を 行ない、 ダウンレー ト変換モー ド時には、 f SHレー トでフィ ルタ係 数 0 , k 8 , k 6 , 0 , k 7 を繰り返し出力し、 また、 アップレー ト変換モー ド時には、 ί SHレー トでフィ ルタ係数 k β ， k 8 , 0 , k 7 , 0を繰り返し出力するようになっている。
また、 第 4の係数発生器（341D)は、 フィル夕の係数 k 9 , k 10, k 11( 0を記憶した係数メモリ （342D)と、 この係数メモリ （342D)か ら上記フィ ル夕の係数 k 9 ， k 10, k i i, 0を選択的に出力するセ レクタ（343D)とを備え、 図示しないア ドレス発生器により与えられ るア ドレスデータ A D Rに応じて上記セレクタ（343D)が選択動作を 行ない、 ダウンレー ト変換モー ド時には、 i SHレー トでフィルタ係 数 k 10, 0， k n, k 9 , 0を繰り返し出力し、 また、 アップレー ト変換モー ド時には、 f SHレー トでフィルタ係数 k 8 ， k u, 0， k 10, 0を繰り返し出力するようになっている。
さらに、 第 5の係数発生器（341E)は、 フィ ル夕の係数 k 12, k 13， k 14, 0を記憶した係数メモリ（342E)と、 この係数メモリ （342E)か ら上記フィルタの係数 k 12, k 13, k , 4, 0を選択的に出力するセ レク夕（343E)とを備え、 図示しないア ドレス発生器により与えられ るァ ドレスデータ A D Rに応じて上記セレク夕（343E)が選択動作を 行ない、 ダウンレー ト変換モー ド時には、 ： f SHレー トでフィル夕係 数 0 , k 13, 0 , k , 4, k 12を繰り返し出力し、 また、 アップレー ト変換モー ド時には、 f S Hレー トでフィルタ係数 k 12, k 14, 0 , k 13， 0を繰り返し出力するようになっている。
このような構成のレー トコンバータでは、 ダウンレー ト変換モー ド時には、 上記第 1 の入出力端子（311) に供給される f SHレー トの 入力デ一夕 {X» } に上記ディ ジタルフィ ル夕ブロッ ク（330) でフ ィル夕 リ ング処理を施して、 ： f SLレー トの出力データ {Yn } に変 換する間引き処理を上記レー ト変換ブロッ ク（320) により行う こと により、 5 ： 3のダウンレー ト変換を行い、 f SLレー トの変換出力 データ {Yn } を上記第 2の入出力端子（314) を介して出力するこ とができる。 また、 アップレー ト変換モー ド時には、 上記第 1 の入 出力端子（311) に供給される f SLレー トの入力データ {X n } を f SHレー 卜のデータに変換する補間処理を上記レー ト変換ブロッ ク（3 20) により行い、 上記ディ ジタルフィル夕ブロッ ク（330) でフィル 夕 リ ング処理を施することにより、 3 ·· 5のアップレー ト変換を行 い、 f SLレー トの変換出力データ {Y» } を上記第 2の入出力端子 (314) を介して出力することができる。

Claims

請 求 の 範 囲
1. f SLレー トの入力データに対して、 N個のデータ毎に M— N個の 0データを挿入して f SHレー トのデータを生成する補間処理回路と それぞれフィルタ係数を f SHレー 卜で順次発生する M個の係数発 生器と、
上記補間処理回路により生成された f S Hレー トのデータと上記各 係数発生器により順次与えられる各フィルタ係数とを乗算する M個 の乗算器と、 上記乗算器による乗算出力を単位時間遅延させて加算 合成するそれぞれ M— 1個の遅延回路及び加算器とからなるレ ジス 夕後置型の トランスバーサルフィル夕とを備え、
f SLレー トの入力デ一夕から f SHレー 卜の出力データを生成する
N ： M (N<M) のアップレー ト変換を行う ことを特徴とするレー トコンバータ。
2. M— N= l として、 N : N+ 1のアップレー ト変換を行う こ とを 特徴とする請求項 1記載のレー トコンバータ。
3. M— N= 2として、 N : N+ 2のアップレー ト変換を行う ことを 特徵とする請求項 1記載のレー トコンバータ。
4. それぞれ f SHレー トでフィルタ係数を順次発生する M個の係数発 生器と、
f SHレー トの入力データと上記各係数発生器により順次与えられ る各フィルタ係数とを乗算する M個の乗算器と、 上記乗算器による 乗算出力データを単位時間遅延させて加算合成するそれぞれ M— 1 個の遅延回路及び加算器とからなるレジス夕後置型の ト ラ ンスバー サルフィ ル夕と、
上記 トラ ンスバーサルフ ィ ルタによる f SHレー トのフィ ルタ出力 データを f SLレー トに間引く処理を行う間引き処理回路とを備え、 f SHレー トの入力データから f SLレー トの出力データを生成する
M： N (M > N) のダウンレー ト変換を行う ことを特徴とするレー トコ ンバータ。
5. M = N+ 1 として、 N+ 1 ： Nのダウンレー ト変換を行う ことを 特徴とする請求項 4記載のレー トコンバータ。
6. M = N+ 2として、 N+ 2 ： Nのダウンレー ト変換を行う こ とを 特徴とする請求項 1記載のレー トコンバータ。
7. それぞれフィルタ係数を f SHレー 卜で順次発生する M個の係数発 生器と、
入力データと上記各係数発生器により順次与えられる各フィ ル夕 係数とを乗算する M個の乗算器と、
上記乗算器による乗算出力を単位時間遅延させて加算合成するそ れぞれ M— 1個の遅延回路及び加算器とからなるレジス夕後置型の トラ ンスバーサルフィ ノレ夕と、
f SLレー トの入力データに対して、 N個のデータ毎に M— N個の 0データを挿入して f SHレー トのデータを生成する補間処理回路と. i SHレー トの入力データと上記補間処理回路により生成された f SHレー トのデータとを切り換えて上記トランスバーサルフィルタに 入力する入力切換回路と、
上記トランスバーサルフィルタによる f SHレー トのフィルタ出力 データを f S Lレー トで間引く処理を行う間引き処理回路と、
上記トランスバーサルフィル夕による f SHレ一 トのフィル夕出力 データと上記間引き処理回路による f si_レー 卜の間引き処理出力デ 一夕と切り換えて出力する出力切換回路とを備え、
f SLレ一 卜の入力デ一夕から f SHレー 卜の出力データを生成する
N ： M (N < M) のアップレー ト変換と、 i SHレー トの入力データ から f SLレー トの出力データを生成する M : N (M > N) のダウン レー ト変換の双方向のレー ト変換を行う ことを特徴とするレー トコ ンバ一夕。
8. M = N+ 1 として、 N : N+ 1のアップレー ト変換と N+ 1 ： N のダウンレー ト変換を行う ことを特徵とする請求項 7記載のレー ト コンバータ。
9. M = N+ 2として、 N : N+ 2のアップレー ト変換と N+ 2 ： N のダウンレー ト変換を行う ことを特徵とする請求項 7記載のレー ト コンバ一夕。
10. ί SHレー トの第 1のデジタル映像信号を供給する撮像手段と、 f レー トの第 2のデジタル映像信号を記録媒体に対して記録再 生する記録再生手段と、
記録モー ド時には、 上記撮像手段から i SHレー トの第 1のデジ夕 ル映像信号を受信して f SLレー トの第 2のデジタル映像信号を出力 し、 再生モー ド時には、 上記記録再生手段から f SLレー トの第 2の デジタル映像信号を受信して f SHレー トの第 1のデジタル映像信号 を出力する双方向レー ト変換手段と、
記録モー ド時には上記撮像手段から f SHレー トの第 1のデジタル 映像信号を受信し、 再生モー ド時には上記レー ト変換手段から f S H レー トの第 1のデジタル映像信号を受信して、 この受信した i SHレ
— 卜の第 1のデジタル映像信号から出力映像信号を出力する出力手 段とを有し、
上記双方向レー ト変換手段は、 それぞれフィルタ係数を f sHレー トで順次発生する M個の係数発生器と、 入力データと上記各係数発 生器により順次与えられる各フィル夕係数とを乗算する M個の乗算 器と、 上記乗算器による乗算出力を単位時間遅延させて加算合成す るそれぞれ M— 1個の遅延回路及び加算器とからなるレジスタ後置 型の トランスバーサルフィルタと、 f SLレー トの入力データに対し て、 N個のデータ毎に M— N個の 0データを挿入して f SHレー トの データを生成する補間処理回路と、 f SHレー トの入力デ一夕と上記 補間処理回路により生成された i SHレー トのデータとを切り換えて 上記トランスバーサルフィルタに入力する入力切換回路と、 上記ト ランスバーサルフィルタによる f SHレー トのフィルタ出力データを ί SLレー トで間引く処理を行う間引き処理回路と、 上記トラ ンスバ ーサルフィル夕による f SHレー トのフィルタ出力デ一夕と上記間引 き処理回路による f SLレー トの間引き処理出力データと切り換えて 出力する出力切換回路とを備えてなり、 記録モー ド時には、 N ： M (N <M) のアップレー ト変換を行い、 上記撮像手段により得られ た f SHレー トの第 1のデジタル映像信号から i SLレー トの第 2のデ ジ夕ル映像信号を生成し、 再生モー ド時には、 M： N (M>N) の アップレー ト変換を行い、 記録再生手段により得られた ί レー ト の第 2のデジタル映像信号から f SHレー トの第 1のデジタル映像信 号を生成することを特徵とする撮像装置。
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