WO1995010806A1

WO1995010806A1 - Dispositif et procede pour le controle d'interruptions

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Publication number: WO1995010806A1
Application number: PCT/JP1994/001690
Authority: WO
Inventors: Toshiyuki Tanaka
Original assignee: Sony Corporation
Priority date: 1993-10-12
Filing date: 1994-10-11
Publication date: 1995-04-20
Also published as: US5568643A

Description

明糸田書割込制御装置および割込制御方法技術分野

本発明は、割込制御方法と装置に関するものであり、特に、 R I S C (Redu ced Instruction Set Computer) に代表される簡易な小型コンピュータのように、そのコンピュータ自体に専用の高度な割込処理回路を持たず、コンピュータの外部に設けた簡易な回路と、コンピュータで動作する割込処理プログラムとを用いて複数の割込入力信号を共通に割込処理する割込制御方法と装置に関する。背京技俯

最近、簡易な小型コンピュータ、たとえば、 R I S Cを使用したワークステーシヨン、あるいは、画像処理装置が頻繁に用いられてきている。

R I S Cは、コンピュータの機械語レベルで最も使用頻度の高い基本的な命令、例えばメモリおよびレジスタに対するストァ命令やロード命令等を高速に実行するように設計されたコンピュータである。 R I S Cは通常パイプライン構造の演算処理回路を有し、各命令を同一動作サイクルで実行してパイプライン構造の演算処理回路の性能を最大限に向上するように設計されている。

上述の特徴により、 R I S Cは、同程度の規模の装置に使用される普通のマイク口プロセッサ、あるいは C I S C (Complicated Instruction Set Computer ) と比較して、通常、非常に少ない数の回路素子で構成されており、必ずしも通常のマイクロプロセッサ自体が提供する必要のない機能を実現する部分はできる限り省略されている。そのような省略した回路例として、割込処理回路が該当す例えば、 M I P S社の R I S C . R 3 0 0 0は、 8本の割込入力端子を有するが、それぞれの割込入力端子に入力された割込入力信号に対して 1つの割込処理プログラムで割込処理が共通に行われる。すなわち、いずれの割込入力端子に割込入力信号が印加されても、それぞれの割込入力信号に対して共通の割込処理プログラムが実行される。このような R I S Cには、 8ビットマイク口プロセッサ、例えば、 Z i 1 0 g社の Z 8 0においてさえ提供されていた割込入力端子個別の割込処理機能を提供しないものがある。

従って、このような R I S Cを使用した場合、複数の割込入力端子に割込入力信号が印加された場合、割込入力端子個別の割込処理プログラムを自動的に起動することができないという問題がある。

さらに、このような R I S Cの同一割込入力端子に複数の割込入力信号、例えば DMAコントローラ、シリアル通信用素子等の R I S Cの周辺回路からの割込入力信号が多重化されている場合には、割込処理プログラムを起動するための割込制御はさらに困難であるという問題がある。発明の開示

本発明は上述した問題点を克服するため、複数の割込入力端子に入力される割込入力信号に対して同一の処理を行うように構成された複雑な割込処理回路を有しない R I S Cなどの小型コンピュータなどにおいて、複数の割込入力信号に対する割込処理制御を効率よく行うことが可能な割込制御方法と装置を提供することを目的とする。

また、本発明は、システムの変更および拡張等に柔軟に対応可能な割込制御方法と装置を提供することを目的とする。

本発明によれば、（a ) オペレーティングシステム、共通割込制御プログラム、割込信号に対応した割込処理プログラムおよび割込テーブルが記憶されている記憶手段と、（b ) アドレスバスと、（c ) データバスと、前記アドレスバスと前記デ一夕バスとを介して前記記憶手段に接続され、複数の割込入力端子を有し、割込信号がどの割込入力端子に印加されているかその状態を保持するステータスレジスタを有する演算処理手段と、（d ) 前記アドレスバスと前記データバスとを介して前記演算処理手段に接続されており、入力された割込要求信号を保持して割込信号として前記演算処理手段の割込入力端子に出力し、前記演算処理手段からの解除信号に応じて該保持した割込要求信号の保持を解除し、アドレスデータと、割込信号を保持している際に示される識別データとをそれぞれ異なる値として出力する、複数の割込信号保持手段と、（e ) 前記複数の割込信号保持手段を複数のグループに分割し、分割したそれぞれのグループの割込信号保持手段からの割込信号を、前記演算処理手段のそれぞれ異なる割込入力端子に供給する割込信号分割手段とを具備する割込制御装置が提供される。

前記記憶手段に記憶されている前記割込テーブルは、上記各グループ毎に対応する複数のサブテーブルを有し、これらのサブテーブル内には、前記複数の割込信号保持手段に対応するァドレスデータと、そのァドレスデータと対応する割込信号保持手段に対する割込信号が入力されていることを示す識別データと、対応する割込信号保持手段に対する割込処理プログラムの名称が互いに関連付けられて記憶されている。そして、前記演算処理手段は、（i ) 前記割込入力端子に前記割込信号が印加された際に、共通の割込制御プログラムを動作させ、（ii ) 該共通の割込制御プログラムに基づいて、前記ステータスレジスタに保持された状態に基づいて、分割された前記割込信号保持手段の各グループの内の割込入力信号が印加されているグループを識別し、（iii ) 前記共通の割込制御プログラムに基づいて、前記割込テーブルより前記識別されたグループに該当するサブテーブルを参照して、上記割込信号保持手段が保持するァドレスデータと上記識別デ —タとが、上記サブテーブルの内容と一致する割込信号保持手段を特定し、（iv ) 該特定したァドレスデータおよび識別データに対応する前記記憶手段に記憶されている割込処理プログラムを起動する。つまり、記憶手段は、オペレーティングシステム、割込制御プログラムを含むアプリケーションプログラム、および、割込テーブルを記憶する。演算処理手段は、複数の割込入力端子のいずれかに割込入力信号が印加されたとき、記憶手段に記憶された割込制御プログラムを実行する。割込信号保持手段は、例えば D M Aコント口ーラ等の割込信号発生回路から入力された割込入力信号を保持し、割込入力信号を保持していることを示す識別データをァドレスバスおよびデータバスを介して演算処理手段に渡す。また、割込信号保持手段は、保持している割込入力信号の保持を、割込処理を行つた演算処理手段からの解除信号に応じて解除する。割込信号分割手段は、複数の割込信号保持手段が保持している割込入力信号をまとめて演算処理手段の割込入力端子に対して印加することにより、割込入力端子ごとに割込信号保持手段を複数のグループに分割して取り扱うことを可能にする。割込テーブルは、割込信号保持手段のグループ対応にサブテーブルを有しており、これらのサブテーブルは、対応するグループに含まれる割込信号保持手段それぞれの識別データを示すアドレスデータ、および、割込入力信号を保持している際に示される識別データの内容を対応付けて記憶する。共通の割込制御プログラムは、演算処理手段が割込入力端子を介してステータスレジス夕に受け入れた割込入力信号に基づいて、その割込入力信号が属するグループを特定する。さらに、共通の割込制御プログラムは、記憶手段に格納されている割込テーブルを参照して、特定されたグループに対応するサブテーブルの割込処理用デ一タを順次、読み出して、読み出したデータとサブテーブルの対応する識別データとが一致する割込信号保持手段を特定する。さらに、共通の割込制御プログラムは、特定した割込信号保持手段に対応する記憶手段に記憶された所望の割込処理プログラムを演算処理手段で実行させ、あるいは、 2次記憶装置上から記憶手段に割込処理プログラムを一旦ロードして演算処理装置で実行させる。

好適には、前記演算処理手段により前記ァドレスバスを介してァドレス指定された割込信号保持手段は、前記デ一夕バスを介して前記演算処理手段が出力した解除信号に基づいて保持した前記割込入力信号を解除する。

また好適には、前記ァドレスバスと前記データバスとを介して前記演算処理手段に接続されており、前記ァドレスバスおよび前記データバスを介した前記演算処理手段の制御に従って、前記割込信号保持手段のそれぞれに対する解除信号を出力する割込解除信号生成手段をさらに有する。

さらに好適には、前記割込要求信号のそれぞれは、前記アドレスバスと前記データバスとを介して前記演算処理手段に接続されている前記演算処理手段の外部の割込信号発生回路によって発生される。前記割込信号発生回路のそれぞれは、前記割込要求信号を出力する場合にそれぞれ所定のァドレスと所定のデータを出力する。前記演算処理手段は、前記アドレスに示された前記所定のデータを読み出す。

好適には、前記割込テーブルにはさらに前記複数のグループに対する優先順位データが記憶されており、前記演算処理手段は、優先順位の高いグループより順に前記割込制御プログラムに基づいて前記対応する割込処理プログラムを起動する。

また好適には、前記記憶手段に記憶されている共通の割込制御処理プログラムおよび割込信号に対応した割込処理プログラムは、通常のアプリケーションプ αグラムの 1つとして動作する。

また本発明によれば、

記憶手段に、アプリケーションプログラムの 1つとして動作する共通の割込制御プログラムと、割込信号に対応してアプリケ一シヨンプログラムの 1つとして動作する割込処理プログラムを記憶する段階、

前記記憶手段に格納される割込テ一ブルに種々の割込処理条件を登録する段階、

割込信号が発生したとき、割込信号の発生を検出する段階、

該検出に応答して、前記共通の割込制御プログラムを起動させて、前記割込テーブルの内容を参照して該当する割込信号を特定する段階、特定された割込信号に対応する割込処理プログラムを起動する段階を有する割込制御方法が提供される。図面の簡単な説明

本発明の上述した目的および特徵、および、その他の目的および特徵は、添付図面に関連づけて述べる下記の記述から一層明瞭になるのであって、

図 1は、本発明の割込制御装置の第 1実施例の構成図であり、

図 2は、図 1に示したメモリ回路に記憶されている割込テーブルの構成を示す図であり、

図 3は、図 1に示した割込制御装置において実行される、テーブル 2に示した割込処理プログラムの処理を示すフローチャートであり、

図 4は、テーブル 3に示した R I S Cプロセッサにおいて実行される割込処理プログラムを起動する処理を示すフローチヤ一トであり、

図 5は、図 4に示したステップ 1 0 0の詳細処理を示すフローチャートであり、

図 6は、本発明の割込制御装置の第 2実施例の構成図であり、

図 7は、本発明の割込制御装置の第 3実施例の構成図である。

発明を実施する最良の形態

第 1実施例

図 1〜図 5を参照して本発明の割込制御装置の第 1の実施例を説明する。本発明の第 1実施例の割込制御装置は、複数の割込入力信号を受け入れる割込入力端子を有している。しかしながら、これら複数の割込入力端子に印加される割込入力信号に対して共通に割込処理を行う。つまり、割込入力端子ごとに個別アドレスへの実行権を移さないマイクロプロセッサ、たとえば、 M I P S社の R I SC. R 300を用いた割込制御装置である。そのような R I S Cは、画像信号処理などを行う。この画像信号処理において、 R I SCに対する種々の割込処理が発生する。

なお、以下の実施例において、簡易小型コンピュータとして、 R I SCを例示するが、本発明の割込制御装置は R I SCを用いる場合に限らず、 R I SCと同等のコンピュータを用いた割込制御装置についても本発明が適用されることはいうまでもない。

図 1に示した割込制御装置 1は、 R I SCプロセッサ 10、外部ラッチ 20 a、第 1の論理和（OR)回路 22 a、第 2の OR回路 24 a、割込信号保持回路 26 a! 〜26 a_n 、制御回路 28 a、データバス 3 0、ァドレスバス 32およびメモリ回路 34から構成されている。なお、割込制御装置 1の外部には、たとえば、 DMAコントローラ等の割込信号発生回路 42が設けられている。

R I SCプロセッサ 10は、ステータスレジスタ 120を有する演算処理装置 12と、割込信号入力バッファ 14とを有している。

なお、図解の簡略化のために、図 1においては、第 1の割込入力端子 i n t 0に対応する外部ラッチ 20 a、第 1の OR回路 22 a、第 2の OR回路 24 a 、割込信号保持回路 26 a, 〜26 a_n 、制御回路 28 aのみを図解しているが、第 2〜第 8の割込入力端子 i n t l〜i n t 7に対応して、 7個の外部ラッチ 20 b〜20 g (図示せず）、 7個の第 1の OR回路 22 b〜24 g (図示せず )、 7個の第 2の OR回路 2 b〜24 g (図示せず）、割込信号保持回路 26 b₁ 〜26 b_m , 〜， S S gi z e g! (図示せず）、 7個の制御回路 28 b 〜28 g (図示せず）が設けられる。それぞれの割込入力端子 i n t 0〜i n t 7に対応する割込信号保持回路の数は、同じでもよいし（n=m=l)、異なつていてもよい（n≠m≠ 1)。なお、 R I SCプロセッサ 10、データバス 30 、アドレスバス 32、メモリ回路 34はそれぞれ 1個である。割込信号発生回路

2は割込入力信号の数だけ設けられる。以下、 R I S Cプロセッサ 1 0の割込信号入力バッファ 1 4に接続された第 1の割込入力端子 i II t 0に対する構成および動作を中心に述べる。

デ一夕バス 3 0は、 R I S Cプロセッサ 1 0、メモリ回路 3 4、割込信号保持回路 2 6 a ! 〜2 6 a _n 、および、制御回路 2 8 aとの間で授受されるデータを伝送する。

ァドレスバス 3 2は、 R I S Cプロセッサ 1 0とメモリ回路 3 4とのァドレスの伝送を行う他、 R I S Cプロセッサ 1 0からのアドレスを割込信号保持回路 2 6 a i 〜2 6 a _n および制御回路 2 8 aに対して伝送する。

メモリ回路 3 4は、 R I S Cプロセッサ 1 0内の演算処理装置 1 2による演算処理に係るデータおよび制御プログラム、つまり、オペレーティングシステム、割込制御プログラムを含むアプリケーションプログラム等のプログラム、および、後述する割込テーブルを記憶している。

演算処理装置 1 2は、メモリ回路 3 4に記憶されたオペレーティングシステムおよび割込制御プログラムを含むアプリケーションプログラム等のプログラムに係る演算処理を行う。

演算処理装置 1 2内のステータスレジスタ 1 2 0は割込信号入力バッファ 1 4から入力された割込入力信号を保持する。

割込信号入力バッファ 1 4は割込入力信号を通過させるのみでラッチする機能を有さない。すなわち、割込入力信号はそのまま、演算処理装置 1 2に供給され、ステータスレジスタ 1 2 0において保持される。ステータスレジス夕 1 2 0 は、どの割込入力端子 i n t 0〜i n t 7に割込信号が印加されているかが検出できる。

割込信号保持回路 2 6 a i 〜2 6 a _n に、割込信号発生回路 4 2からのパルス状の割込要求信号 r e qが印加されると、該当する割込信号保持回路 2 6 _{& 1} 〜2 6 a _n はその割込要求信号を保持して、外部ラッチ 2 0 aに対するラッチ信号 1 a t c h、および、割込信号 i n tを生成し、ラッチ信号 1 a t c hを第 2 の OR回路 24 aに、割込信号 i ii tを第 1の OR回路 22 aに出力する。また、割込信号保持回路 26 a：〜26 a _n は、さらに割込要求信号 r e qが印加された時に、それぞれに対してあらかじめ設定されているそのァドレスを示すデ一夕を生成する。このアドレス情報は、 R I SCプロセッサ 1 0が、アドレスバス 32及びデータバス 30を介して検出できる。

制御回路 28 aは、データバス 3 0およびァドレスバス 32を介して接続されている R I SCプロセッサ 1 0によって制御され、割込信号保持回路 26_{3 l} 〜26 a„ に対してチップセレクト信号 CSを印加し、外部ラッチ 20 aに対してリセット信号 RESETを出力する。

第 1の OR回路 22 aは、割込信号保持回路 26 a! 〜26 a_n からの割込信号 i n tの論理和（OR) を算出して外部ラッチ 20 aの信号入力端子 Dに対して出力する。

第 2の OR回路 24 aは、割込信号保持回路 26 a！〜26 a_n からのラッチ信号 1 a t c hの論理和を算出して外部ラッチ 20 aのラッチ信号入力端子に対して出力する。

外部ラッチ 20 aは、第 1の OR回路 22 aで算出した割込信号保持回路 2 6 a i 〜26 a_n からの割込信号 i n tの論理和信号を、第 2の OR回路 24 a で算出した割込信号保持回路 26 ai 〜26 a_n のラッチ信号 1 a t c hの論理和信号に基づいてラッチして、 R I SCプロセッサ 1 0の割込信号入力バッファ 1 4にに出力する。外部ラッチ 20 aでラッチされた割込信号 i n tは制御回路 28 aからのリセット信号 RESETによりリセットされる。

つまり、割込信号発生回路 4 2から割込要求信号 r e qが割込信号保持回路 26 a i 〜26 a_n のいずれかに印加され、その割込信号保持回路 26 a ! ( i = 0〜n) から論理値 1の割込信号 i n t i ( i = 0〜n) が出力されると、第 1の OR回路 22 aを介して外部ラッチ 20 aの信号入力端子に印加される。割込信号保持回路 26 a！〜26 a„ のラッチ信号 1 a t c hは、それぞれの割込信号 i n t i ( i = 0~n) をラッチするために適したタイミングで生成されており、割込信号保持回路 26 a！〜26 a_n のラツチ信号 1 a t c hのいずれかの論理値が 1になると第 2の OR回路 24 aの出力信号の論理値は 1となり、外部ラッチ 20 aのラッチ信号入力端子に印加されて、外部ラッチ 20 aにおいて割込信号 i n tを保持し、外部ラッチ 20 aから割込信号 i n t aを割込入力端子 i n t 0を介して割込信号入力バッファ 14に印加する。

第 1の OR回路 22 aは、割込信号保持回路 26 a! 〜26 a_n の内の 1つ以上が割込信号 i n tを出力したとき、外部ラッチ 20 aに論理値 1の信号を出力するので、外部ラッチ 20 aの Q端子から割込信号 i n t aが印加される割込入力端子 i n t 0には、複数の割込信号保持回路 26 _{a i} 〜26 a_n からの複数の割込入力信号（割込要求信号）を同時に受け付けることができる。

なお、割込信号入力バッファ 14に接続されているその他の割込入力端子 i n t l〜i n t 7に対応して、外部ラッチ 20 b〜20 g (図示せず）、第 1の OR回路 22b〜22 g (図示せず）、第 2の OR回路 24 b〜24 g (図示せず）、割込信号保持回路 Ζ δ Ζ δΙ)» Z S g i Z S gn 制御回路 28 b〜28 gが設けられているので、割込入力端子 i n t l〜i n t 7のそれぞれも、割込入力端子 i n t 0と同様に、複数の割込信号保持回路からの割込入力信号（割込要求信号）を同時に受け付けることができる。

割込入力端子 i n t 0〜i n t 7のいずれかに外部ラッチ 20 a〜20 gのいずれかから割込信号が印加された場合に R I SCプロセッサ 1 0が実行する割込制御プログラムの処理を説明する。なお、割込制御プログラムは、テーブル 1 〜テーブル 3に示す各プログラムから構成されている。

テーブル 1および図 2に示すように、割込制御装置 1において、割込信号および割込信号保持回路 26 a! 〜26 a_n , 〜， 26 〜26 g„ の条件が、メモリ回路 34内の割込テーブルにデータベースの形式で登録される。

テーブル 1は、割込テーブル（データべ一ス）に対する割込信号保持回路 2 s a i z e an , , z e gi z e gn の条件登録を行う c言語によるプログラム（D a t a b a s e) の例を示したものである。テーブル 1における各デ一夕 i n t― pr o c リ , i n t― a d r , i n t― y e, i n t一 v a 1， i n t_p i dはそれぞれ、図 2に示す同名のデータに対応している。そして、表 1に示すプログラム処理により図 2に示す割込テーブル（データベース）の各サブテーブルに上述したデータが登録される。テーブル 1

構成；

Database; struct int_table [LEVEL] [ AXINT]= {0 } ；初期値

構造体； struct int_table {

void OintproclO) ：処理プログラムのアドレス（PS 01) union int_adr { (P S 02) unsigned char *c_adr ；ノィ卜の場合

unsigned short *w_adr ；ワードの場合

unsigned *l_adr ；ロングワードの場合

} ；

int int一 type；データの型（PS 03) int int_val ；値、ビット、 IZO (PS04) int int— pid ；仮想アドレスの識別（PS 05)

} ；但し、〔LEVEL〕は登録される割込信号保持回路の処理の優先順位であり、〔MAX I NT) は割込の多重度、つまり、割込入力端子 i n t 0〜i n t 7に接続される割込信号保持回路の数である。割込入力端子 i η ΐ 0の場合、図 1に示したように、割込信号保持回路の数は η個なので〔ΜΑΧΙΝΤ〕の値は nとなる。

図 2に示すように、データべ一ス i n t_t a b 1 e (割込テーブル）は、割込入力端子 i n t 0〜i n t 7のそれぞれに対応して 8枚のメインテーブル（ LEVEL)から構成されており、テーブル 1に示したプログラム処理により、各メインテーブルごとに、図 2の最左欄に示す割込信号保持回路 26 _{a i} 〜26 a_n , 〜， 26 〜26 g_n 対応にサブテーブルが設定される。

テーブル 1のプログラムステップ 01 (PS 01) において、メモリ回路 3 4に記憶された割込信号保持回路 26 a₁ 〜26 a_n , 〜， Z G gi Z S gn に対^:するアプリケーションプ αグラムの 1つとして取り扱われている割込処理プログラムの開始ァドレスを示すデータ i n t_p r o c 0が登録される。

ここで、割込処理プログラムも、 R I SCプロセッサ 10で動作するアプリケーションプログラムの 1つに過ぎないことに留意されたい。

プログラムステップ 02 (PS 02) において、割込信号を特定するために用いられるアドレスデータ i n t— a d rが設定される。ここで、アドレスがバィト形式の場合（unsigned char *c_adr ) と記述され、ヮ一ド形式の場合（un signed short *w_adr ) と記述され、ロングワードの場合（unsigned *l_ad r ) と記述される。

プログラムステップ 03 (PS 03) において、割込信号発生回路 42が割込信号保持回路 Z S a i S S an , , Z S gi Z S gn のそれぞれ割込を要求する際に、ァドレスデータ i n t_a d rの形式を示すデータ i n t_t p eが登録される。

プログラムステップ 04 (PS 04) において、割込要求時に割込信号保持回路 Z S a ! Z S an , , Z e gi Z S gn の識別データの内容を示すデ一夕 i n t_v a 1が登録される。

プログラムステップ 05 (PS 05) において、仮想アドレス処理の有無を示すデータ i n t_p i dを登録する。割込信号保持回路が R I SCプロセッサ 1 0に対して仮想アドレスを使用した割込処理を要求する場合、 R I SCプロセッサ 1 0は、デ一夕 i n t_p i dを検出して仮想ァドレス処理を実行する。

また、割込制御装置 1における割込処理プログラムのシステムコールとしての登録は、例えば、表 2に示すプログラムにより行われる。

テーブル 2は、割込処理プログラムの登録を行う C言語によるプログラム（ i n t_v e c t_s e t) の例を示す。テーブル 2

int_vect_set (level, int—info)

int level ;

struct int— table *int_info；割込の優先順位

{

extern struct int—table **itbl; 割込情報

struct int—table *itp;

int i； for (itp = &itpl [level] [0] i=0; i く AXINT; itpH, iH ) { if (!itp-> int— type) {

copybuf (tp, int _inf, sizeof (struct int_ta ble ) )

return YES;

{

return NO;

void copybuf (bl_f b2, size)

unsigned char *bl, *b2; int size;

while (size--) return;

ここで、テーブル 2中の（l eve l) はテ一ブル 1に示した（LEVEL ) に対応し、テーブル 2中の（i n t— t a b 1 e) はテーブル 1に示した（i n t_t ab l e) に対応する。

ただし、テーブル 2において、データ i n t— i n f 0は、テーブル 1に示したデータベース i n t_t ab 1 eへのポインタ（ァドレス）を示す。

また、テーブル 2において、データ i n t_v e c t_s e t () は、インタラプトセットシステムコ一ゾレ ( I n t e r r u p t s e t sys t em c a l l) を行わせる。

図 3は、テーブル 2に示した割込処理プログラムの登録を行う C言語によるプログラムの例の処理の一例を示すフローチヤ一トである。

図 3において、処理ステップ 1 1 (S I 1) において、割込入力端子 i n t 0~i n t 7に対応する、メモリ回路 34に格納されている割込テーブル（メインテーブル）のアドレスを得る。

処理ステップ 12 (S 12) において、処理ステップ 1 1で選択したメインテーブルの各行（サブテーブル）を順次チ Xックして、空いた行（空きテーブル

) を探す。

処理ステップ 1 3 (S 1 3) において、処理ステップ 1 1で選択したメインテーブル内のサブテーブルに空きテーブルがあるか否かを判断する。空きテープルがある場合には S 1 4の処理に進み、空きテ一ブルがない場合には S 1 6の処理に進む。処理ステップ 14 (S 1 ) において、割込情報を S 12の処理において探し出した空きテーブルに設定する。

処理ステップ 1 5 (S 1 5) において、正常終了をセッ卜する。

処理ステップ 1 6 (S 1 6) において、異常終了をセットし、登録できなかつたことを利用者に知らせる。。

テーブル 1および図 2を参照して上述したように割込信号保持回路 26 ai 〜26 a„ , 〜， S S g i Z S gn の条件がメモリ回路 3 内の割込テーブルに登録され、テーブル 2および図 3を参照して述べたように、割込信号保持回路 26 a₁ 〜26 a_a , 〜， 26 g₁ 〜26 g_n それぞれに対応する割込処理プログラムがシステムコールとして割込テーブルに登録された割込制御装置 1において、割込信号保持回路 26 〜26 a_n のいずれかから割込信号が発生された場合の処理を説明する。

下記テーブル 3は、メモリ回路 34の指定のアドレスに記億され、割込信号保持回路 26 a! 〜26 a_n , 〜， 26 〜26 g_n のいずれかからの割込信号が発生した場合に起動され、 R I SCプロセッサ 1 0において割込処理を行い、割込信号を出力した割込信号保持回路を特定し、特定した割込信号保持回路に対応する割込処理プログラムを起動する C言語によるプログラム（i n t_c o m) の例を示したものである。テーブル 3

int_com()

{

extern struct int一 table **itbl;

struct int_tabale *cktble;

int count, level;

unsigned data; saveregO ；

for (level = MAXLEVEL; level ; level--) {

cktable = &intbl [level] [0] ;

for (count = 0; count < MAX I NT, cntH, itp+ ; { if (cktable->int_type) {

switch (itp-> int— type) {

case BYTE ：

data = (unsigned)cktable->int_adr. c_adr； break;

case WORD ：

data = (unsigned)cktable->int_adr. w_adr； break;

default:

data = (unsigned)cktable->int_adr. l_adr; break;

}

if (data == cktable - > int_val) {

if (cktable -> int_pid )

mapset (cktable -> int_pid ) ； cktable->int_procl()；

}

recoverregO ; return;

図 4は、テーブル 3に示した特定された割込信号保持回路に対応する割込処理プログラムを起動する C言語によるプログラムの例の処理を示すフローチヤ一トである。このプログラムは、割込信号保持回路 26 a i 〜26 a_n，〜， 26

〜26 g_n のいずれかからの割込が発生した場合に起動される。

図 4において、数値 c k t ab 1 eとは割込処理の対象となっている割込信号保持回路のテーブル 1に示したデータを示す。例えば、処理ステップ 23 (S 23) の処理におけるように" c hk t ab l e= i ii t— t b l 〔 l e v e l 〕 " と記述されている場合、この処理は、数値 1 e V e 1と対応するデータ i n t_t b 1 CI e v e 1 ) がー致するデータを探す処理を行う。また、処理ステップ 29の処理におけるように" d a t a = c k t a b 1 e→v a 1 " と記述されている場合、数値データに割り込み処理の対象となっている割込信号保持回路のテーブル 1に示したデータ i n t_v a 1を設定する処理を行う。

処理ステップ 2 1において、割込信号保持回路 26 〜26_η , 〜， 26 gi 〜26 g_n のいずれかに対し、割込信号発生回路 4 2から割込要求信号 r e qが印加されると、割込要求信号 r e qが印加された割込信号保持回路 26 a！〜26_η , 〜， 26 〜26 g_n は、その割込要求信号を基に生成した割込信号 i n tを第 1の OR回路 22 a〜22 gのいずれかに出力する。さらに、割込要求信号 r e qが印加された割込信号保持回路 26 at 〜26„ , 〜， 26 ~26 g„ は、割达信号 i n tが確実に立ち上がり安定したタイミングでラッチ信号 1 a t c hを外部ラッチ 20 a〜20 gに出力する。なお、割込信号保持回路込信号 26 〜26_n，〜， 26 〜26 g_n は、割込要求信号 r e qが印加された際に特定のアドレスを表すビットが立つようになされており、この値 (ァドレス）は、データパス 3 0を介して R I SCプロセッサ 1 0が検出できるようになされている。

外部ラッチ 20 a〜20 gは印加されたラッチ信号 1 a t c hのタイミングでデータ端子 Dに第 1の OR回路 22 a〜22 gを介して印加された割込信号 i n tをラッチする。外部ラッチ 20 a〜20 gでラッチされた割込信号は、外部ラッチ 20 a〜 20 gの Q端子を介して、 R I SCプロセッサ 10の割込信号入力バッファ 14に接続されている割込入力端子 i n t 0〜i n t 7のいずれかに出力される。 R I SCプロセッサ 10は、割込入力端子 i n t 0〜i n t 7のいずれの端子に入力があつたかを知ることができ、この情報をステータスレジス夕

120に保持しておく。 R I SCプロセッサ 10は、いずれかの割込入力端子 i n t 0〜i n t 7に割込信号が供給されると、 R I SCプロセッサ 10内の種々のレジスタ（図示せず〉に保持されているデータの退避を行い、さらに数値レべル 1 eve 1に初期値として最大値 maxを設定する。その結果、数値レベル 1 eve 1の大きい方から優先順位が高いものとして割込処理が行われる。なお、この実施例では、数値レベル 1 eve 1は 0〜7までの 8レベルあり、最低値は 0であり、最大値 maxは 7である。この数値レベル 1 e v e 1は、各割込入力端子 i n t 0〜； L n t 7に対応する。

次に処理ステップ 22において、数値 1 eve 1が 0であるか否かが判断される。ここで、数値レベル 1 eve 1は、最初に、処理ステップ 21で最大値 m axに設定されるので、処理ステップ 32以降の処理を全ての数値レベル 1 ev e 1に対して実行した後に、この処理ステップ 22で否定結果として判断される

(N)。

処理ステップ 22で否定結果になると（N)、処理ステップ 23に進み、現在設定されている l eve lに対応するメインテーブルを設定する。すなわち、図 2における割込入力端子 i n t 0〜i n t 7の中のいずれかのメインテーブルを設定する。

そして、処理ステップ 2 に進み、ここでカウント値 c 0 u n tに 0を設定する。ここで、カウント値 c o u II tは、図 2に示した各テーブル i n t 0〜i n t 7の中の各行、 26 a 〜26 a_n に対応する。すなわち、カウント値 c o u n tは、各 1 e v e 1内のいずれかの割込信号保持回路 26 a , 〜 26 a _n に対応することになる。

次に処理ステップ 25において、カウント値 c o un tが最大 ma Xであるか否かが判断される。そして、最初はカウント値 c 0 un tが 0であるため処理ステップ 27に進む。

処理ステップ 27では、サブテーブルとして、カウント値 c 0 un tに対応するものが設定される。

そして、処理ステップ 28に進み、テーブルがエントリされているか否かを判断する。これは、現在設定されているサブテーブルにデータが記録済であるか否かを見ることで判断される。

テーブルがェントリされていない時は、処理ステップ 33でカウント値 c 0 un tを 1だけインクリメントし、処理ステップ 25を介して処理ステップ 27 で次のサブテーブルを設定する。これに対し、テーブルがエントリされている時は、図 5に示す処理ステップ 1 00に進み数値 da t aが設定される。

処理ステップ 1 00の詳細を図 5を参照にして説明する。

まず、処理ステップ 101で現在設定されているサブテーブルの中の i n t— typ eを参照し、バイト形式である時には、処理ステップ 102に進む。そして、バイト形式でない時は、処理ステップ 1 03でヮード形式か否かを判断し、ワード方式である時は、処理ステップ 1 04に進む。処理ステップ 1 03で否定結果が得られる際は、残りのロングワード形式であると判断される。そして、処理ステップ 1 02、 1 04及び 1 05でそれぞれのヮード形式に応じて、現在設定されているサブテーブルの i n t— a d rに対応するァドレスをする割込信号保持回路 Ζ δ β ί Ζ δ η , 〜， Z S g i Z G gn のビット値 da t aを読み取る。図 4の処理ステップ 2 9において、このビット値 d a t aが、現在設定されているサブテーブルにおける i n t— V a 1の値と一致するかを判断する。一致した際には、割込信号が印加された割込信号保持回路 2 6 _{a i} 〜2 6 _n ，〜， 2 6 1 〜 2 6 g » が特定されたことになり、処理ステツプ 3 0に進む。

処理ステップ 3 0では、プロセス I Dがあるか否かが判断される。具体的には、現在設定されているサブテーブルの i n t - p i dの値が所定値であるか否かによつて、プロセス I Dがあるか否かが判断される。そして、プロセス I Dがある場合には、いわゆる仮想アドレスマッピングの処理がなされ、プロセス I D がない場合には、そのまま処理ステップ 3 2に進む。

処理ステップ 3 2において、設定されているサブテーブルの i n t— p r 0 c 0 に示すメモリ回路 3 4のアドレスに含まれる割込処理プログラムが起動される。また、この処理ステップ 3 2において、割込信号処理回路 2 6 _{a i} 〜2 6 _n , 〜， 2 6 g ₁ 〜2 6 g _n に対するビットリセットを行う。

この割込処理プログラムが終了すると処理ステップ 3 3に進み、カウント値を 1だけ増加させて次のサブテーブルに対して同様の処理を行う。従って、各レベル 1 e v e 1内では、値の小さいサブテーブルから優先順位が付けられ処理がなされることになる。そして、全ての数値レベル 1 e v e 1の全サブテーブルに対してこの処理がなされると、処理ステップ 2 2で肯定結果が得られ（Y) 、処理ステップ 3 4に進む。

処理ステップ 3 において、処理ステップ 2 1において退避したデータについてのレジスタ復帰がなされ、この処理を終了する。

上述したように、割込制御装置 1においては、割込信号保持回路 2 6 a , 〜 2 6 a _n , 〜， 2 6 〜2 6 g _n にそれぞれ対応したデータが、テーブル 1および図 2に示したデータベースの形式で割込テ一ブルに記憶されており、対応する割込処理プログラムがテーブル 2に示したプログラムによりシステムコールとして登録されている。割込信号保持回路 Z S a i Z S an , , Z S gi Z S gn のいずれかから割込要求が発生した場合には、 R I SCプロセッサ 1 0は割込に共通に設定された割込処理で示されるァドレスに記憶されているテーブル 3に示したプログラムを実行する。

テーブル 3に示したプログラムの実行により、割込信号保持回路 26 〜 26 a_n , 〜， Z S g! Z S gn がそれぞれァドレスデータ i n t— a d r ( 表 1における c— a d r、 w— a d rあるいは 1— a d r )で示されるァドレスから、割込信号保持回路がそのレジスタに記録された識別データを読み出し、読み出したデータを割込要求の際の内容（テーブル 1における i n t— V a 1 ) と比較して一致した場合に対応する割込処理プログラムを起動する（図 4における S 33) o

割込制御装置 1の R I S Cプロセッサ 1 0は、上述の一連の割込制御が終了した場合、制御回路 28 a〜28 gからリセット信号 RESETを出力させて、外部ラッチ 20 a〜20 gをリセットする。

割込制御装置 1を上述のように構成することにより、新たな割込要求の発生を伴うハードウェア的な変更を容易に行うことが可能である。つまり、外部ラッチ 20、第 1の OR回路 22、第 2の OR回路 24、割込信号保持回路 26！〜 26» . 制御回路 28の組として増減させればよい。

また、割込制御を、メモリ回路 34に記憶させたアプリケーションプログラムの 1つとしての割込プログラムを演算処理装置 12にロードして行うから、その内容は容易に変更でき、演算処理装置 12の回路苜体には変更を伴わないから、ローダブルドライバーが実現できている。

また、従来は各割込信号に個別に設ける必要があった、割込信号印加時の R I SCプロセッサ 1 0のレジスタの退避を共通化することが可能である。

さらに、演算処理装置 12において仮想アドレスを使用するか否かの判断をも行い、必要な場合仮想アドレスマッピングを行っているので、仮想アドレス上の記憶領域に割込処理プログラムを置くことが可能になつている。

テーブル 3に示したように、割込制御プログラムを C言語等の高級言語で記述しているので、そのプログラム記述が容易であり、さらにアセンブラ等の C P U固有の記述をなくすことができるので割込制御プログラム等の移植性が向上する。

なお、テーブル 3に示した割込制御プログラムは、必ずしも割込処理で示されるメモリ回路 3 4内の記憶領域に記憶されていなくともよく、メモリ回路 3 4 の任意の領域に記憶しておくことができ、割込要求発生の際に起動されればよい

O

図 2に示した割込テーブルに、割込信号保持回路ごとの優先順位を示すデー夕を付加することにより、優先順位が高い割込信号保持回路の識別デー夕から読み出して割込制御を行うことができる。この際、例えば、優先順位が高い割込信号保持回路の割込処理プログラムが終了してから、次に優先順位が高い割込信号保持回路の識別デ一タを読み出して処理を行うといつたように、割込処理プログラムと割込を要求した割込信号保持回路の特定を、優先順位が高い割込信号保持回路から順に交互に行うように構成することもできる。

テーブル 1および図 2に示したデータ i n t _v a 1は、識別デ一夕をヮ一ド単位で表す必要はなく、例えば、識別データをビットチ Xックする際のビットの位置あるいは値であってもよい。なお、このように、ビットチェックを行うためにデータ i n t— v a 1 としてビットの位置等を設定した場合、テーブル 3に示した割込制御プログラムを、割込を要求した割込信号保持回路を特定するデータ全体の一致を見るのではなく、所定のビットのビットチェックを行うようにするように変更する必要がある。

また、データ i n t— V a 1 として、メモリ回路 3 4に格納ざれる割込テ一ブルに、割込を要求した割込信号保持回路を特定するために用いるプログラムの開始ァドレスを登録してもよい。また、データ i n t _v a 1は、必ずしも割込制御装置 1内部の割込信号保持回路が示す識別データ信号でなくともよく、例えば 1 0装置（図示せず）が R I S Cプロセッサ 1 0に対して所定のァドレスに示す識別データであってもよい。

第 2実施例

以下、上述したテーブル 1〜テーブル 3および図 2〜図 6を参照して本発明の割込制御装置の第 2の実施例を説明する。

図 6を参照して第 2実施例としての割込制御装置 2の構成を説明する。

割込制御装置 2は、図 1に示した R I S Cプロセッサ 1 0と同等の演算処理装置 1 2および割込信号入力バッファ 1 4を有する R I S Cプロセッサ 1 0、 2 次記憶装置 4 6、図 1に示した割込信号保持回路 2 6 _{a i} 〜2 6 a _n に対応する割込信号保持回路 4 0 a i 〜4 0 a _n 、図 1に示した第 1の O R回路 2 2 aと同じ O R回路 2 2 a、図 1に示した割込信号発生回路 4 2に該当する割込要求信号を出力する割込信号発生回路 4 2 〜4 2„ 、ァドレスデコーダ 4 4、データバス 3 0、ァドレスバス 3 2およびメモリ回路 3 4から構成される。

割込制御装置 2は、第 1の実施例に示した割込制御装置 1と異なり、割込信号保持回路 4 0 〜4 0 a _n が割込信号 i n tのみを出力するように構成されている。つまり、図 1に示した第 2の O R回路 2 4 aがなく、さらには、図 1に示した外部ラッチ 2 0 aがない構成となっている。このように外部ラッチがない場合でも、割込信号保持回路 4 0 〜4 0 a _n を有するので、 R I S Cプロセッサ 1 0の演算処理装置 1 2は、一時的に立ち上がる割込信号を保持することができる。従って、割込制御装置 2は、図 1に示す割込制御装置 1同様に割り込み制御処理を行うことができる。

図 6において、 2次記憶装置 4 6は、例えばハードディスク装置であって、オペレーティングシステムおよびアプリケーションプログラム等を記憶し、 R I S Cプロセッサ 1 0の制御に従って、これらのプ πグラム等をメモリ回路 3 4に対して一旦ロードし、また、メモリ回路 3 4に記憶されたデ一夕をセーブする。割込信号保持回路 4 0 _{a i} 〜4 0 a_n に対して割込要求信号を出力する割込信号発生回路 4 2 ! 〜4 2_n は、図 1に示した割込信号発生回路 4 2と同様な回路であり、 R I SCプロセッサ 1 0に対して割込を要求する際に、それぞれ割込要求信号 r e q! 〜r e q„ を活性化して、対応する割込信号保持回路 4 0 a i 〜4 0 a_n に対して出力する。

割込信号保持回路 4 0 a , 〜4 0 a_n は、割込要求信号発生回路 42！〜4 2„ から出力された割込要求信号 r e qi 〜r e q_n を所定の時間だけ遅延してラッチ信号を生成する遅延回路、および、この遅延回路が生成したラッチ信号を用いて割込要求信号 r e 〜r e q_n をラ、ツチするラッチ回路を有し、割込要求信号 r e qj 〜r e q_n を保持して R I SCプロセッサ 1 0の割込入力端子 i n t 0に対して出力する。また、割込信号保持回路 4 0 _{a i} 〜4 0 a_n はデータバス 3 0およびァドレスバス 32を介して R I SCプロセッサ 1 0に接続されており、活性化した割込要求信号 r e q! 〜r e q_n を保持している場合には、そのことを示す内容の識別データをそれぞれ個別のアドレス A 4 〜A4 0_n として示す。

なお、 R I SCプロセッサ 1 0がデータバス 3 0及びァドレスバス 32を介して割込信号保持回路 4 0 ai ~4 0 a_n の所定のレジスタにアクセスすることにより、あるいは、所定のレジスタに所定の数値を書き込むことにより、割込信号保持回路 4 0 ai 〜4 0 a_n が保持した割込要求信号 r e 〜r e q_n を解除することができる。

ァドレスデコーダ 4 4は、 R I SCプロセッサ 1 0からデ一夕バス 3 0に出力されるアドレス信号等に基づいて、割込信号保持回路 4 O a t 〜4 0 a_n に対してチップセレクト信号 CSを発生する。

OR回路 22 aは、割込信号保持回路 4 0 a！〜4 0 a_n から出力された割込信号 i n tの論 S和を算出して割込入力端子 i n t 0に対して出力する。

つまり、割込信号保持回路 4 0 _{a i} 〜4 0 a» の割込信号 i n tのいずれかが活性化して論理値 1になった場合、 O R回路 2 2 aの出力信号の論理値は 1となるので、割込入力端子 i n t 0は、複数の割込要求信号発生回路 4 2：〜4 2 _n からの割込信号を受け付けることができる。

まず、テーブル 1および図 2を参照して上述したように、割込制御装置 2において、割込信号保持回路 4 0 a t 〜4 0 a _n がデータベースの形式で割込テ一ブルに登録される。

割込制御装置 2においても、割込処理プログラムのシステムコールとしての登録は、例えばテーブル 2に示したプログラムにより、図 3を参照して上述したように行われる。ただし、インタラプトシステムコールにおいては、割込を要求した割込信号保持回路を特定可能なデータベースに必要なァドレス、データを書き込むことにより、システム管理プログラムが割込管理テ一ブルに登録することになる。

割込制御装置 2を上述のように構成することにより、第 1の実施例の割込制御装置 1と同様の効果を得ることができる。また、割込制御装置 2も割込制御装置 1と同様の変形が可能である。

第 3実施例

以下、図 7を参照して本発明の割込制御装置の第 3の実施例を説明する。図 7に示すように、本発明の割込制御装置 3は、第 2の実施例として示した割込制御装置 2の変形例であって、割込信号保持回路 4 0 a , ( i = l〜： n ) と割込要求信号発生回路 4 2 i とがいずれもデータバス 3 0およびアドレスバス 3 2 を介して R I S Cプロセッサ 1 0に接続されるように構成されている。

割込制御装置 3も、第 1の実施例および第 2の実施例に示した割込制御装置 1、 2と同様の動作を行う。

このように割込制御装置 3を構成することにより、割込信号保持回路 4 0 _; のレジス夕の他、割込要求信号発生回路 4 2 i のレジスタも参照することができるので、より複雑な割込処理を行うことが可能になる。以上述べた各実施例に示した他、本発明の割込制御装置は、例えば、テープル 3に示したプログラムをアセンブラ、あるいは、 P A S C A L等の他のプ αグラミング言語で記述する等、種々の構成をとることができる。

以上述べたように本発明によれば、複数の割込入力端子で同一の割込処理を行う R I S C用マイク口プロセッサなどの簡易小型コンピュータを使用した割込制御装置において、複数の割込原因に対応する割込制御を効率よく行うことがでさ Φ θ

また、上述のようなシステムの変更および拡張等の柔軟性を向上させることができる。産業上の利用可能性

本発明の割込制御装置および割込制御方法は、簡易小型コンピュー夕を適用した画像処理装置、その他の種々の信号処理装置において、その割込制御に効果的に用いることができる。

Claims

請求の範囲

1 . オペレーティングシステム、共通割込制御プログラム、割込信号に対応した割込処理プログラムおよび割込テ一ブルが記憶されている記憶手段と、

ァドレスノスと、

データバスと、

前記ァドレスバスと前記データバスとを介して前記記憶手段に接続され、複数の割込入力端子を有し、割込信号がどの割込入力端子に印加されているかその状態を保持するステータスレジスタを有する演算処理手段と、

前記ァドレスバスと前記データバスとを介して前記演算処理手段に接続されており、入力された割込要求信号を保持して割込信号として前記演算処理手段の割込入力端子に出力し、前記演算処理手段からの解除信号に応じて該保持した割込要求信号の保持を解除し、アドレスデータと、割込信号を保持している際に示される識別データとをそれぞれ異なる値として出力する、複数の割込信号保持手段と、

前記複数の割込信号保持手段を複数のグループに分割し、分割したそれぞれのグループの割込信号保持手段からの割込信号を、前記演算処理手段のそれぞれ異なる割込入力端子に供給する割込信号分割手段と

を具備し、

前記記憶手段に記憶されている前記割込テ一ブルは、上記各グル一プ毎に対応する複数のサブテーブルを有し、これらのサブテーブル内には、前記複数の割込信号保持手段に対応するァドレスデータと、そのァドレスデータと対応する割込信号保持手段に対する割込信号が入力されていることを示す識別デー夕と、対応する割込信号保持手段に対する割込処理プ口グラムの名称が互いに関連付けられて記憶されており、

前記演算処理手段は、前記割込入力端子に前記割込信号が印加された際に、共通の割込制御プログラムを動作させ、

該共通の割込制御プログラムに基づいて、前記ステータスレジスタに保持された状態に基づいて、分割された前記割込信号保持手段の各グループの内の割込入力信号が印加されているグループを識別し、

前記共通の割込制御プログラムに基づいて、前記割込テーブルより前記識別されたグループに該当するサブテーブルを参照して、上記割込信号保持手段が保持するァドレスデータと上記識別データとが、上記サブテーブルの内容と一致する割込信号保持手段を特定し、

該特定したァドレスデータおよび識別データに対応する前記記憶手段に記憶されている割込処理プログラムを起動する

割込制御装置。

2 . 前記演算処理手段により前記ァドレスバスを介してァドレス指定された割込信号保持手段は、前記データバスを介して前記演算処理手段が出力した解除信号に基づいて保持した前記割込入力信号を解除する

請求項 1に記載の割込制御装置。

3 . 前記ァドレスバスと前記データバスとを介して前記演算処理手段に接続されており、前記ァドレスバスおよび前記データバスを介した前記演算処理手段の制御に従って、前記割込信号保持手段のそれぞれに対する解除信号を出力する割込解除信号生成手段をさらに有する

請求項 1に記載の割込制御装置。

4 . 前記割込要求信号のそれぞれは、前記アドレスパスと前記デ一夕バスとを介して前記演算処理手段に接続されている、前記演算処理手段の外部の割込信号発生回路によって発生され、

前記割込信号発生回路のそれぞれは、前記割込要求信号を出力する場合にそれぞれ所定のァドレスと所定のデータを出力し、前記演算処理手段は、前記ァドレスに示された前記所定のデータを読み出す

請求項 1に記載の割込制御装置。

5 . 前記割込テーブルにはさらに前記複数のグループに対する優先順位データが記憶されており、

前記演算処理手段は、優先順位の高いグループより順に前記割込制御プログラムに基づいて前記対応する割込処理プログラムを起動する、請求項 1記載の割込制御装置。

6 . 前記記憶手段に記憶されている共通の割込制御処理プログラムおよび割込信号に対応した割込処理プログラムは、通常のアブリケーシヨンプログラムの 1 つとして動作する、請求項 1記載の割込制御装置。

7 . 記憶手段に、アプリケーシヨンプログラムの 1つとして動作する共通の割込制御プログラムと、割込信号に対応してアプリケーションプログラムの 1つとして動作する割込処理プログラムを記憶する段階、

前記記憶手段に格納される割込テーブルに種々の割込処理条件を登録する段階、

該検出に応答して、前記共通の割込制御プログラムを起動させて、前記割込テーブルの内容を参照して該当する割込信号を特定する段階、

特定された割込信号に対応する割込処理プログラムを起動する段階を有する割込制御方法。