WO1995034954A1

WO1995034954A1 - Circuit de reception de signaux et systeme de traitement numerique de signaux

Info

Publication number: WO1995034954A1
Application number: PCT/JP1995/001001
Authority: WO
Inventors: Nobuaki Kanazawa; Masao Mizukami; Kunihiro Ito
Original assignee: Hitachi, Ltd.; Hitachi Communication Systems, Inc.
Priority date: 1994-06-13
Filing date: 1995-05-25
Publication date: 1995-12-21
Also published as: US5880601A; KR970703648A; JP3547752B2

Description

明細書信号受信回路とディジタル信号処理システム技術分野

この発明は、信号受信回路とディジタル信号処理システムに関し、動作電圧や内部論理回路の回路形式が異なる半導体集積回路装置の間で信号伝送を行うものに利用して有効な技術に関するものである。背景技術

ディジタル集積回路において、信号伝送線路での伝送速度の高速化や低消費電力化等のために G T L (Gunning Transceiver Logic)や、 + 5 Vのような電源電圧 V C Cを基準にした E C Lレベルのように小振幅信号を伝送させるようにしたものがある。上記の G T Lに関しては、 1992 年 2月 19日付『アイ 'エス 'エス 'シー ·シー』論文頁 5 8〜頁 5 9 ( ISSCC; International Solid State Circuit Conferencel992 2/19 pp.5 8-59) がある。発明の開示

上記のように低振幅インタ一フェイスは種々あり、それぞれが特徴をもっているので 1つの低振幅ィン夕一フェイスに統一されることはあり得ないし、これから新たな振幅ィンタ一フェイスが開発されることも十分に予測される。このように種々の形式の低振幅ィン夕一フェイスが混在するとき、それぞれのィンターフェイスに合わせて半導体集積回路装置の受信回路を設計する必要がある。そこで、本願発明者にあっては、これら種々のインターフェイスを持つ半導体集積回路装置を混在させて最適システムを構築できるよう、種々の形式の低振幅ィンターフェイに適合可能な信号受信回路を考えた。

したがって、この発明は、種々の形式の低振幅インターフェイスに適合可能な信号受信回路を提供すること、及び種々の低振幅ィンターフェイスが混在可能とされる新規なディジタル信号処理システムを提供することを目的としている。

また、この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、一対からなる信号電送線路を通して入力された正相信号がゲ一トに供給された Pチヤンネル型の第 1増幅 MO S F E T及び Nチヤンネル型の第 1増幅 MO S F E Tと、上記一対からなる信号電送線路を通して入力された逆相信号がゲートに供給された Pチャンネル型の第 2増幅 M OSFET及び Nチャンネル型の第 2 増幅 MOSFETを用い、上記 Pチャンネル型の第 1増幅 MOSFET と Nチヤンネル型の第 2増幅 MO SFE Tのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第 1の出力信号を形成し、上記 Pチャンネル型の第 2増幅 MO S F E Tと Nチヤンネル型の第 1増幅 MOSFETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第 2 出力信号を形成することにより、上記 2つの増幅 MO SFETと負荷 M OSFETとによるレベルシフト作用によつて固定的な動作範囲しか持たないセンスアンプを用いても広範囲にわたる種々の低振幅レベル信号を受信することができる。

また、一対からなる第 1と第 2の信号伝送線路に対してそれぞれ異なるレベルとされた相補のディジタル出力信号を送出させ、それぞれの正相信号がゲートに供給された Pチャンネル型の第 1 (第 3)増幅 MOS FET及び Nチャンネル型の第 1 (第 3)増幅 MOSFETと、逆相信号がゲートに供給された Pチャンネル型の第 2 (第 4)増幅 MOSFE T及び Nチャンネル型の第 2 (第 4)増幅 MOSFETを用い、上記 P チャンネル型の第 1 (第 3)増幅 MOSFETと Nチャンネル型の第 2 (第 4 ) 増幅 MO SFE Tのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第 1 (第 3) の出力信号を形成し、上記 Pチャンネル型の第 2 (第 4)増幅 MOSFET と Nチャンネル型の第 1 (第 3)増幅 MOSFETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第 2 (第 4) 出力信号を形成する第 1 (第 2)受信回路で受信することにより、異なる低振幅ィン夕ーフェイスの半導体集積回路装置を組み合わせて新規な最適システムを構築できる。図面の簡単な説明

第 1図は、この発明に係る信号受信回路に用いられる好ましいレベルシフト回路の一実施例を示す回路図であり、第 2図は、この発明に係る信号受信回路に用いられる好ましいレベルシフト回路の他の一実施例を示す回路図であり、第 3図は、この発明に係るレベルシフト回路を説明するための入出力特性図であり、第 4図は、この発明が適用可能な低振幅レベルィンタ一フェイスの一例を説明するためのレベル設定図であり、第 5図は、この発明に係る好ましいディジタル信号処理装置の一実施例を示す部分的なブロック図であり、第 6図は、第 5図に示した実施例回路の動作の一例を説明するための波形図であり、第 7図は、この発明に係る好ましいディジ夕ル情報処理システムの一実施例を示す概略プロック図であり、第 8図は、この発明に係る信号受信回路に用いられる好ましいセンスアンプの他の一実施例を示す回路図である。発明を実施するための最良の形態

この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。

第 1図には、この発明に係る信号受信回路に用いられるレベルシフト回路の一実施例の回路図が示されている。同図の各回路素子は、デイジタル信号処理装置を構成する他の回路とともに、公知の半導体集積回路の製造技術により、隼結晶シリコンのような 1個の半導体基板上において形成される。同図において、 MOSFETは絶縁ゲート電界効果トランジス夕（IGFET)の意味で用いるものであり、 Pチャンネル型 M OSFETはそのゲー卜に〇を付することにより、 Nチャンネル型 MO SFETと区別される。

入力端子 I N 1と I N 2には、低振幅にされた正相信号と逆相信号からなる相補のディジ夕ル信号が入力される。一方の入力端子 I N 1は、 Pチャンネル型増幅 MOSFETQ 1と Nチャンネル型増幅 MOSFE TQ 5のゲートに接続される。他方の入力端子 IN2は、 Pチャンネル型増幅 MO SFETQ2と Nチャンネル型増幅 MO SFETQ6のゲー卜に接続される。上記 Pチャンネル型増幅 MOSFETQ 1と Q2は、そのソースが共通化されて差動形態にされ、ドレインには Nチャンネル型の負荷 MO SFETQ3と Q4が設けられる。

これらの負荷 MOSFETQ3と Q4は、そのゲートに定常的に電源電圧 V D Dが印加されることにより抵抗素子として作用する。 Nチャンネル型増幅 M 0 S F E T Q 5と Q 6のドレインは、上記 Pチャンネル型増幅 MOSFETQ 1， Q2のソースに接続され、ソースに Pチャンネル型の負荷 MO SFETQ7と Q8が設けられる。これらの負荷 MO S FETQ7と Q8は、そのゲートに定常的に回路の接地電位 VSSが与えられることにより抵抗素子として作用する。

上記 Pチャンネル型増幅 MOSFETQ 1, Q2と、 Nチャンネル型負荷 M OSFETQ3, Q4とは差動増幅回路を構成するものであり、入力信号を反転増幅する。これに対して、 Nチャンネル型増幅 MOSF ETQ5, Q6と、 Pチャンネル型負荷 MOSFETQ7, Q8とはソ —スフォロヮ増幅回路を構成する。それ故、正相の入力信号 I N 1に対して同相の出力信号を形成する Nチヤンネル型増幅 MO S F ETQ 5のソースは、逆相の入力信号 I N 2を反転増幅する Pチャンネル型増幅 M OSFETQ2のドレインと共通化されて出力信号 S 2を形成するようにされる。逆に、逆相の入力信号 IN2に対して同相の出力信号を形成する Nチャンネル型増幅 MOSFETQ 6のソースは、正相の入力信号 I N 1を反転増幅する Pチャンネル型増幅 M OSFETQ1のドレインと共通化されて出力信号 S 1を形成するようにされる。

上記 Pチャンネル型増幅 MOSFETQ 1, Q2と、 Nチャンネル型増幅 MOSFETQ6, Q 5の共通化されたソースとドレインの接続点には、そのゲートに定常的に回路の接地電位 VSSが供給されることにより、電流源とし動作する Pチャンネル型 MOSFETQ 9が設けられる。同様に上記 Nチャンネル型負荷 MOSFETQ3, Q4、 Pチャンネル型負荷 MOSFETQ8, Q 7の共通化されたソースとドレインの接続点には、そのゲートに電源電圧 VDDが供給されることにより、電流源として動作する Nチャンネル型 MOSFETQ 10が設けられる。上記 MOSFETQ 1〜Q 10のサイズは、次のように設定される。チャンネル長 Lは、いずれも等しく 0, とされ、チャンネルおが Pチャンネル型増幅 MOSFETQ 1と Q 2は 20 nのように相対的に大きく、それに対応した Nチャンネル型負荷 MO SFETQ3と Q 4は 5 nのように相対的に小さくされる。同様に、 Nチャンネル型増幅 MOSFETQ 5と Q 6は 15 nのように相対的に大きくされ、それに対応した Pチャンネル型負荷 M OSFETQ7と Q8は 10 nのように相対的に小さくされる。

ここで、周知のように同じサイズなら、 Nチャンネル型 MOSFET のコンダク夕ンスが大きくされるので、上記 Nチャンネル型増幅 MO S FETQ5, Q6と Pチャンネル型負荷 MOSFETQ7, Q 8とのサィズ比は小され、 Pチャンネル型増幅 MOSFETQ 1, Q2と Nチヤンネル型負荷 MOSFETQ 3, Q 5のサイズ比は大きくされる力、 ^:、増幅 MOSFETと負荷 MO SFETとのコンダクタンス比でみると両者は、ほぼ同じにされる。

電流源としての Pチャンネル型 MOSFETQ 9は 30 のように形成され、 Nチャンネル型 MOSFETQ 10は 20 /のように形成される。つまり、両 MOSFETQ 9と Q 10は同じ電流を流すように形成されるものであり、 Nチャンネル型 MOSFETを基準にすると、 Pチャンネル型 MO S F E Tは約 1. 5倍の大きさに形成される。

上記正相入力 I N 1に対応された上記 Pチャンネル型増幅 M〇 SFE TQ 1と Nチャンネル型負荷 MOSFETQ3のサイズ比は上記のように 20 ： 5であるが、コンダクタンス比に換算すると約 20 ： 7. 5 = 1 : 0. 375のようにされる。 Nチャンネル型増幅 MOSFETQ6 と Pチャンネル型負荷 M OSFETQ8のサイズ比は、上記のように 1 5 ： 10であるが、コンダクタンス比に換算すると 22. 5 : 10 = 0 . 4444のようにほぼ同じにされる。このことは、逆相入力 IN2に対応された他方の増幅回路においても同様である。

1つの出力信号 S 1と S 2に対して、上記のような 2つの増幅回路がそれぞれ並列形態にされることにより、第 3図の入出力特性図に示すように、入力信号 INIと IN2が回路の接地電位 VSSから約 5 Vのような電源電圧 VD Dまでの広範囲にわたる低振幅の信号としても、出力信号を S 1と S 2を 1 Vないし 2. 5 Vの狭い範囲に集約させてレベルシストさせることができる。

上記のように入力信号 IN 1と IN2に対してそれぞれ 2つの増幅回路を組み合わせたときに、その合成された出力信号 S 1と S 2が上記のように狭い一定の電圧範囲に集約される理由は、次の通りである。入力信号 I N 1と I N 2が回路の接地電位のような低レ、電圧領域にあるときには Nチャンネル型増幅 M 0 S F E T Q 5と Q 6が動作できなレ、か、動作してもゲート電圧，ソース間電圧が極く小さいので増幅 MOSFET の動的なコンダクタンスは小さい。このとき、 Pチャンネル型増幅 MO SFETQ 1と Q 2のゲート，ソース間には最も大きな電圧が供給される状態でありその動的なコンダクタンスが大きい。そのため、回路の接地電位のような低い電圧領域での低振幅信号に対しては、上記 Pチャンネル型増幅 MOSFETQ 1, Q 2からなる反転増幅回路が支配的に作用して、出力信号を約 2. 5 Vのような中間電圧付近にレベルシフトさせる。

他方、入力信号 I N 1と I N 2が電源電圧 V D Dのような高レ、電圧領域にあるときには Pチャンネル型増幅 MOSFETQ 1と Q2が動作できないか、動作してもゲート電圧，ソース間電圧が極く小さいので増幅 MOSFETの動的なコンダクタンスは小さレ、₀ このとき、 Nチャンネル型増幅 MOSFETQ 1のゲート，ソース間には最も大きな電圧が供給される状態でありその動的なコンダクタンスが大きい。そのため、電源電圧 V D Dのような高レ、電圧領域での低振幅信号に対しては、上記 N チャンネル型増幅 MOSFETQ5, Q 6からなるソースフォロワ増幅回路が支配的に作用して、出力信号 S 1と S 2を負荷 MOSFETQ 6 及び Q 8とのコンダクタンス比に対応して約 2. 5 Vのような中間電圧付近にレベルシフトさせる。

そして、入力信号 I N 1と I N 2がほぼ中間電圧付近にあるときには 2つの増幅回路とが互いに補って合成された出力信号 S 1と S 2を形成するので、中点電圧付近でもっとも低い電圧範囲となるような出カレべルになるものである。このように、この実施例のレベルシフト回路は、低振幅の入力信号 I N 1と I N 2が回路の接地電位付近から電源電圧付近に至る広い範囲にあっても、上記のように I Vから 2. 5 V程度の狭レ、範囲に集約させるという新規なレベルシフト機能を持つものである。第 4図に示すように、従来の回路の接地電位 0 Vに代えて + 5 Vのような電源電圧 VDDを基準にしてハイレベルが 4. 2 Vでロウレベルが 3. 4 Vのような擬似 E C L信号信号、ハイレベルが 1 . 2 Vで口ウレベルが 0. 4 Vとなるような GTL信号、あるいは本願発明者等において先に提案されているハイレベルが 4. 2 Vでロウレベルが 3. 9 Vのような AL T S信号に対して、それを前記のような 2 V付近に集約してレベルシフトさせることができる。この他、 LVTT Lのような信号についても同様である。

上記のようにインターフェイスに対応して入力信号 I N 1と I N 2のレベルが区々であっても、その出力信号 S 1と S 2力一定の電圧範囲に集約できるということは、半導体メモリ等に使用されている固定回路からなるセンスアンプを用いて、信号受信を行うことができることを意味する。すなわち、それが搭載されるシステムにおける信号振幅に逐一対応させて信号受信回路を設計する必要がなく、入力信号が相補信号であるという条件だけで種々の入力信号を受信する回路を半導体集積回路装置に設けることができるものとなる。

第 2図には、この発明に係る信号受信回路に用いられるレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、増幅回路の電流源が電流ミラ一回路により形成される。つまり、定電圧 VRを MOSFETQ 1 1のゲート，ソース間に供給して定電流を形成し、それをダイオード形態にされた Pチャンネル型 MOSFETQ 12に流し、この MOSFETQ 12と MOSFETQ 9のゲート及びソースを共通接続して電流ミラ一回路を構成し、 MOSFETQ9に上記定電流を流すようにするものである。

また、上記 MOSFETQ 12には電流ミラ一形態にされた MOSF ETQ 13を設け、これをダイオード形態にされた Nチャンネル型 MO SFETQ 14に流し、この MOSFETQ 14と MOSFETQ 10 のゲート及びソースを共通接続して電流ミラ一回路を構成し、 MOSF ETQ 10に上記定電流を流すようにするものである。他の構成は、前記図 1の実施例と同様であるので、その説明を省略する。

この実施例では、定電圧 VRに基づいて形成された定電流により増幅回路の動作電流を形成するものであるので、増幅回路に流れる電流の安定化が図られて所望のレベルシフト動作を安定的に行うようにすることができる。

第 5図には、この発明に係る好ましいディジタル信号処理装置の一実施例の部分的なプロック図が示されている。この実施例のディジタル信号処理装置は、総合ディジタル通信網、つまり I SDN ( Integrated Services Digital Network System)の ATM(Asynchronous Trasfar Mo de)交換機に含まれる。ディジタル信号処理装置は、特に制限されないが、 1又は複数の架体に搭載される多数の電子回路パッケージを含み、これらの電子回路ノ、'ッケージに実装される複数の半導体集積回路装置（ LS I) は、伝送線路を介して互いに接続される。また、信号受信回路 U B Rを構成する MO S F E Tに付された回路記号が、前記第 1図や第 2図のものと一部重複している力それぞれは別個の回路機能を持つものであると理解されたい。

この実施例において、ディジタル信号処理装置を構成する電子回路パッケージは、特に制限されないが、 CMOS又はバイポーラ · CMOS 回路、あるいは擬似 EC L回路を基本としてそれぞれの要求される機能に応じて構成される。つまり、動作速度が要求されない回路は CMOS 回路を用レ、て高集積化と低消費電力化を実現し、中速回路ではノ <ィポ一ラ · CMOS回路が用いられ、高速動作が要求される回路では擬似 EC L回路が用いられる。このような個々の回路機能に合わせて種々の半導体集積回路装置を組み合わせることにより、ディジタル信号処理装置全体としての実質的な高速化と高集積化及び低消費電力化が図られる。同図においては、ディジタル信号処理装置を構成する電子回路パッケージの中の 2個の大規模集積回路装置 VLS I 11と VLS I 12の中の 1つの送信回路 UBDと 1つの受信回路 I BRが代表として例示的に示されている。つまり、大規模集積回路装置 VLS I 11においては、それに搭載される信号送信回路 BDの中の 1つの単位送信回路 UBDが示され、大規模集積回路装置 VLS I 12においては、それに搭載される信号受信回路 BRの中の 1つの単位受信回路 UBRが示されている。大規模集積回路装置 VLS I 1 1は、複数の単位送信回路 UBDからなる信号送信回路 BDと図示しない信号処理回路及び必要に応じて他の大規模集積回路装置等から供給される信号を受ける次のような信号受信回路を備えるものである。大規模集積回路装置 VLS I 12は、複数の単位受信回路 U B Rからなる信号受信回路 B Rと図示しない信号処理回路及び必要に応じて他の大規模集積回路装置等に対して信号送出を行う上記のような信号送信回路を備えるものである。

大規模集積回路装置 LS I 11に設けられる単位送信回路 UBDは、内部回路で形成された信号 d 00を受ける送信バッファ BUFから構成される。上記内部信号 do 0は、 CMOS又はバイポーラ · CMOS回路あるいは擬似 E C L回路等のような論理回路により形成されるものであり、それぞれの回路に応じた信号レベルにされる。送信バッファ BU Fは、上記内部信号 do 0に対応された出力信号を出力ノード n 1から送出させ、それと逆相にされた信号を出力ノード n 2から送出させる。上記出カノ一ド n 1と n 2からなる一対の信号がそれに対応して一対とされた信号伝送線路を通して大規模集積回路装置 LS I 12の入カノ一ド n 3と n 4に伝えられる。前記のような GTLインターフェイスでは、単位送信回路 U B Dは、それが活性化されたときに上記信号 d 00 に対応して相補的にスイッチングするオープンドレインの出力 MOSF ETから構成される。そして、信号伝送線路の両終端には終端電圧との間に伝送線路のインピーダンスに整合された終端抵抗が設けられる。上記出力インターフェイスが擬似 E C L回路では、擬似 E C Lレベルの信号が送出される。このように、信号伝送線路を通して伝送される信号レベルは、高速化や低消費電力化等のために前記第 4図に例示的に示されているような低振幅の信号とされる。

大規模集積回路装置 LS I 12に設けられる単位受信回路 UBRは、前記第 1図に示したようなレベルシフト回路 LSと、そのレベルシフト出力 n 5と n 6を受ける差動増幅回路を利用したセンスアンプ SAから構成される。レベルシフト回路 LSについては、前記第 1図等により詳細に説明したので重複して説明するのを省略するが、前記のように広範囲にわたる低振幅の入力信号信号を約 1V〜 2. 5 Vのような狭い電圧範囲に自動的に集約させる。

センスアンプ SAは、上記のようにレベルシフト出力 n 5と n 6の電圧範囲力、 '上記のように約 1 V〜 2. 5 Vの範囲に集約されるものであるので、このような電圧範囲で感度が最大になるように Nチヤンネル型差動 MOSFETQ 10， Q 1 1、及び電流ミラ一形態の Pチャンネル型負荷 MOSFETQ 12， Q 13及び Nチャンネル型差動 M〇 S F ET Q 10, Q 1 1の共通ソースに設けられた電流源 MOSFETQ 14のサイズが選ばれる。

センスアンプ S Aは、上記レベルシフトされた入力信号を増幅して、動作電圧にほぼ対応したハイレベルとロウレベルの出力信号を出力ノ一ド n 7から送出させる。差動信号が入力されるので基準電圧が不要となるばかりか、集積回路に形成される差動ペア素子のプロセスバラツキが同様に生じるのでプロセスバラツキの影響を受けにくく、コモンモードのノイズをキャンセルすることができるから十分な動作マ一ジンを確保することができる。センスアンプ SAの出力信号は、出力バッファ B 1 を通して CMOSレベル等からなる受信信号 d i 0として図示しない内部回路に取り込まれる。

この実施例では、信号受信モードでないきに無駄な直流電流が流れないようにするために、レベルシフト回路 LSにパワースィツチ MOSF ETを設け、上記センスアンプ SAの電流源 MOSFETQ 14とともに制御信号 ø p rによりスィツチ制御する。すなわち、上記信号 ø p r をロウレベルにすることにより、上記レベルシフト回路 LSのパワースイッチ MOSFETと上言己センスアンプの電流源 MOSFETQ 14をオフ状態にして、これらの回路に定常的に電流が流れないようにするものである。

センスアンプ S Aにおいては、それが非動作状態に置かれるときに、出力信号か不定レベルになってしまうのを防ぐために、センスァンプ S Aの出力ノード n 7と電源電圧 VDDとの間に Pチャンネル型 MOSF ETQ 15を設けそのゲ一トに上記制御信号 ø p rを供給する。これにより、センスアンプ SAが非動作状態にされるときに、 Pチャンネル型 MOSFETQ 15をオン状態にしてセンスアンプ SAの出力ノード n 7のレベルを強制的にハイレベルに固定するものである。これにより、センスアンプ S Aが非動作状態に置かれるときには、た出力バッファ B 1を通して出力される受信信号 d i 0もハイレベルも固定される。半導体集積回路装置 LS I 12の内部回路が擬似 EC L回路により構成されるときには、出力バッファ B 1は擬似 EC Lレベルに変換させるレベル変換機能が設けられる。あるいは、 CMOSインバー夕回路により CMO Sレベルに変換した後にそれを擬似 E C Lレベルに変換するものであってもよい。このようにセンスアンプ S Aの出力信号は、それが搭載された半導体集積回路装置の内部回路の論理形式に適合されるようレベル変換される。

第 6図には、第 5図の実施例回路の動作の一例を説明するための波形図が示されている。送信側においては、内部信号 do 0のハイレベルとロウレベルに応じて出力ノード n 1と n 2が相補的に変化する低振幅信号とされる。例えば、前記第 4図に示したような擬似 EC Lレベル又は ALTSレベルのように電源電圧 V D D側におレ、て変化する低振幅レべルで伝えられる。

受信側においては、制御信号 0p rがハイレベルにされており、レべルシフト回路 LS及びセンスアンプ S Aが動作状態にされている。レべルシフト回路 LSでは、例えば上記ような電源電圧 VDD側に偏倚した A L T Sのような低振幅レベルが、 VDD/2のような中点電圧付近にレベルシフトされて、かかる VDD/2をほぼ中心にして +0. IVと —0. 1のような低振幅レベルシフトされる。センスアンプ SAは、このレベルシフトされた低振幅信号を増幅し、出力バッファ B 1を通して電源電圧 V D Dのようなハイレベルと回路の接地電位 V S Sのような口ウレベルからなる CMOSレベルの受信信号 d i 0が形成される。受信側において、受信動作が終了すると制御信号 ø p rがロウレベルにされる。これにより、レベルシフト回路 LS及びセンスアンプ SAの動作電流が遮断されるとともに、センスァンプ S Aの出力部に設けられた Pチャンネル型 M 0 S F E Tがオン状態とつて出力信号をノ、ィレベルに固定するので、出力バッファ B 1の出力信号 d i 0もハイレベルにされる。

第 7図には、この発明に係るディジタル情報処理システムの一実施例の概略ブロック図力示されている。この実施例では、 3つの大規模集積回路 LS I 1〜LS I 3が代表として例示的に示されている。

大規模集積回路 LS I 1は、擬似 EC L回路によりディジタル信号処理を行う。それ故、この大規模集積回路 LS I 1により形成される出力信号は、擬似 E C Lレベルの信号が送信信号として大規模集積回路 L S I 3に伝えられる。大規模集積回路 LS I 3は、 CMOS回路によりデイジタル信号処理を行う。それ故、この発明にかかる信号受信回路を用いたバイアスフリ一受信回路により、信号受信と CMOSレベルへの変換を行う。

大規模集積回路 LS I 2は、 CMOS回路によりディジタル信号処理を行う。ただし、大規模集積回路 LS I 1に伝えられる信号出力は GT L回路が用いられる。それ故、かかる大規模集積回路 LS I 1の受信回路は、前記のようなバイアスフリー回路が用いられ、出力部にレベル変換回路が設けられて擬似 EC Lレベルに変換される。また、上記大規模集積回路 LS I 1による GTL信号は、大規模集積回路 LS I 3にも伝えられる。大規模集積回路 LS I 3は、前記のように大規模集積回路 L S I 2と同じ CMOS回路によりディジタル信号処理を行うが、出カイン夕一フェイスが GTLと ALTSのように異なるようにされている。それ故、かかる大規模集積回路 L S I 2と L S I 3との間で相互に信号授受を行うために、前記のようなバイアスフリ一回路を用いて異なる信号レベルでの送信と受信が行われる。

上記のようにディジ夕ル信号処理を同じ C M 0 S回路又はポーラ · CMO S回路により構成される場合、 GT L又は AL T Sのように統一するのが望ましい。し力、し、そのためにはそれぞれのインターフェイスに合わせて大規模集積回路の設計を行う必要がある。本願発明では、受信回路に上記のようなバイアスフリ一回路を搭載しておけば、上記のようにどのような信号レベルを持つ大規模集積回路とも信号の授受ができる。このため、新たに開発設計する集積回路としては、その機能にあわせて任意に設定でき、特定の低振幅ィンターフヱイスを持つ既存の半導体集積回路をそのまま組み合わせてディジタル信号処理システムを構築することができる。これにより、結果として各種の低振幅インターフエイスを持つ半導体集積回路装置の量産性を高くし、合理的なディジタル信号処理システムを形成することができるものとなる。

第 8図には、この発明に係る信号受信回路に用いられるセンスァンプの他の一実施例の回路図が示されている。この実施例では、 AL T Sのような低振幅の入力信号に対する利得を大きくするために、ダブルバランス型の差動センスアンプが用いられる。つまり、前記第 5図に示したようなシングルエンドの差動センスアンプを 2個用い、それぞれの出力信号が互いに逆相になるように入力信号を I N 1と I N 2を供給し、 2 つのシングルェンドの差動センスアンプの相補の出力信号を出力段の差動増幅回路に供給するものである。

前記のように信号受信モ一ドでないときに、センスアンプに直流電流が流れてましうのを防ぐために、各差動回路の動作電流を形成する電流源 MO S F E Tを制御信号 0 p rにオフ状態にさせるようにする。このときに、出力信号が不定レベルになるのを防止するために、出力部には

Pチャンネル型 MOSFETが設けられて、上記制御信号 0p rによりスィッチ制御して出力ノードをハイレベルに固定するものである。上記の実施例から得られる作用効果は、下記の通りである。

一対からなる信号電送線路を通して入力された正相信号がゲートに供給された Pチャンネル型の第 1増幅 M OSFET及び Nチャンネル型の第 1増幅 MO S F E Tと、上記一対からなる信号電送線路を通して入力された逆相信号がゲ一トに供給された Pチャンネル型の第 2増幅 M 0 S F E T及び Nチャンネル型の第 2増幅 M OSFETを用い、上記 Pチヤンネル型の第 1増幅 M 0 S F E Tと Nチャンネル型の第 2増幅 M OSF ETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第 1の出力信号を形成し、上記 Pチャンネル型の第 2増幅 MO S F E Tと Nチヤンネル型の第 1増幅 MO SFE Tのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第 2出力信号を形成することにより、広範囲にわたる種々の低振幅信号を固定的な動作範囲しか持たないセンスァンプを用いて信号受信することができる。

一対からなる第 1と第 2の信号伝送線路に対してそれぞれ異なるレべルとされた相補のディジ夕ル出力信号を送出させ、それぞれの正相信号がゲートに供給された Pチャンネル型の第 1 (第 3)増幅 MOSFET 及び Nチャンネル型の第 1 (第 3)増幅 MOSFETと、逆相信号がゲ —卜に供給された Pチャンネル型の第 2 (第 4)増幅 MOSFET及び Nチャンネル型の第 2 (第 4)増幅 MOSFETを用い、上記 Pチャンネル型の第 1 (第 3)増幅 MOSFETと Nチャンネル型の第 2 (第 4 )増幅 MOS F ETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第 1 (第 3) の出力信号を形成し、上記 Pチャンネル型の第 2 (第 4 ) 増幅 MO S F E Tと Nチヤンネル型の第 1 (第 3 ) 増幅 MO S F E Tのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第 2 (第 4 ) 出力信号を形成する第 1 (第 2 ) 受信回路で受信することにより、異なる低振幅インターフェイスの半導体集積回路装置を組み合わせて新規な最適システムを構築できる。

上記信号受信回路の第 1出力信号と第 2出力信号を差動のセンスァンブに供給してディジ夕ル信号に変換することにより、基準電圧が不要でしかもコモンモードのノイズをキャンセルさせることができるから十分な動作マージンを確保することができる。

上記信号受信回路は、ディジタル集積回路の入力回路に用いることにより、各種の低振幅ィンターフェイスに適合可能な半導体集積回路装置を形成することができ、その量産性の向上を図ることができる。

上記の低振幅ィンタ一フェイスは、種々の実施形態を採ることができるものである。信号受信回路は、 1つの大規模集積回路に搭載されるもの他、それ自体が 1つの半導体集積回路装置により構成されてもよい。例えば、 CMO S集積回路では、約 3 Vのような動作電圧の低電圧化が進められている。これに対して、既存の CMO S回路や擬似 E C L回路では 5 Vのような電源電圧を用いるものである。それ故、受信回路では 5 Vのような比較的大きな電圧を用いることが必要とされる。したがつて、信号受信回路を 5 Vで動作させる半導体集積回路装置に形成し、それをノッファとして出力信号を上記のような 3 Vのような低電圧で動作する半導体集積回路装置に供給するようにしてもよい。

大規模集積回路に受信回路が搭載される場合、内部回路が 3 Vのような低電圧で動作させる必要があるときには、内部に降圧回路を設けて内部の C MO S回路の電圧を 3 V程度の低電圧にし、外部からは 5 Vだけを供給するようにしてもよい。あるいは、外部端子から 5 Vと約 3 Vのような 2つの電源電圧供給する構成としてもよい。バイポーラ · CMO S構成の集積回路では、 G T Lインターフェイスの出力素子をバイポーラ型トランジスタにしてもよい。レベルシフト回路に用いられる負荷 M 0 S F E Tは、抵抗素子に置き換えるものであってもよい。

大規模集積回路内に信号送信回路と信号受信回路を設ける構成としてもよい。すなわち、 1つの大規模集積回路を異なる機能ブロック毎に分けて構成し、各ブロック間の信号転送にこの発明に係る信号受信回路を利用するものであってもよい。産業上の利用可能性

以上のように、この発明に係る信号受信回路とディジタル信号処理システムは、ディジタル交換システムや高速コンピュータ等のような各種信号受信回路やディジタル信号処理システムに広く利用することができる。

Claims

請求の範囲

1. 一対からなる信号電送線路を通して入力された正相信号がゲートに供給された Pチャンネル型の第 1増幅 M〇S F ET及び Nチヤンネル型の第 1増幅 MOSFETと、

上記一対からなる信号電送線路を通して入力された逆相信号がゲートに供給された Pチャンネル型の第 2増幅 M 0 S F E T及び Nチャンネル型の第 2増幅 MO SFETとを含み、

上記 Pチャンネル型の第 1増幅 MO S F ETと Nチャンネル型の第 2増幅 MO SFE Tの出力を共通化するとともにそれぞれ利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第 1の出力信号を形成し、

上記 Pチャンネル型の第 2増幅 M OSFETと Nチャンネル型の第 1増幅 MO SFE Tの出力を共通化するとともにそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第 2出力信号を形成することを特徵とする信号受信回路。

2. 上記信号受信回路の第 1出力信号と第 2出力信号は、

差動のセンスアンプに供給されてディジタル信号に変換されるものであることを特徴とする請求項 1の信号受信回路。

3. 上記信号受信回路は、

ディジ夕ル集積回路の入力回路に用いられるものであることを特徴とする請求の範囲第 1項記載の信号受信回路。

4. 上記信号受信回路は、

ディジタル集積回路の入力回路に用いられるものであることを特徴とする請求の範囲第 2項記載の信号受信回路。

5. —対からなる第 1と第 2の信号伝送線路に対してそれぞれ異なるレベルとされた相補のディジ夕ル出力信号を送出させる信号送信回路を含む第 1と第 2の半導体集積回路装置と、

上記一対からなる第 1の信号電送線路を通して入力された正相信号がゲートに供給された Pチャンネル型の第 1増幅 MO S F E T及び Nチヤンネル型の第 1増幅 M〇 S F E Tと、

上記一対からなる第 1の信号電送線路を通して入力された逆相信号がゲートに供給された Pチャンネル型の第 2増幅 M 0 S F E T及び Nチヤンネル型の第 2増幅 M 0 S F E Tとを含み、

上記 Pチャンネル型の第 1増幅 M 0 S F E Tと Nチャンネル型の第 2増幅 M〇 S F E Tの出力を共通化するとともにそれぞれ利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第 1の出力信号を形成し、

上記 Pチャンネル型の第 2増幅 M 0 S F E Tと Nチャンネル型の第 1増幅 MO S F E Tの出力を共通化するとともにそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第 2出力信号を形成する第 1の信号受信回路と、

かかる信号受信回路の出力信号を受けてディジ夕ル信号に変換する差動の第 1のセンスァンプと、

上記一対からなる第 2の信号電送線路を通して入力された正相信号がゲ一トに供給された Pチャンネル型の第 3増幅 M O S F E T及び Nチャンネル型の第 3増幅 MO S F E Tと、

上記一対からなる第 2の信号電送線路を通して入力された逆相信号がゲートに供給された Pチャンネル型の第 4増幅 MO S F E T及び Nチャンネル型の第 4増幅 MO S F E Tとを含み、

上記 Pチャンネル型の第 3増幅 M 0 S F E Tと Nチャンネル型の第

4増幅 MO S F E Tの出力を共通化するとともにそれぞれ利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第 3の出力信号を形成し、

上記 Pチャンネル型の第 4増幅 M O S F E Tと Nチャンネル型の第 3増幅 MO S F E Tの出力を共通化するとともにそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第 4出力信号を形成する第 2の信号受信回路と、

かかる信号受信回路の出力信号を受けてディジタル信号に変換する差動の第 2のセンスアンプとを具備する第 3の半導体集積回路装置とを含むことを特徴とするディジタル信号処理システム。

6 . 上記第 1と第 2の半導体集積回路装置は、

それぞれの内部論理回路の回路形式が異なるものであることを特徴とする請求の範囲第 5項記載のディジタル信号処理システム。