WO1996013893A1 - Schaltungsanordnung zur ansteuerung eines umrichters - Google Patents

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WO1996013893A1
WO1996013893A1 PCT/DE1995/001480 DE9501480W WO9613893A1 WO 1996013893 A1 WO1996013893 A1 WO 1996013893A1 DE 9501480 W DE9501480 W DE 9501480W WO 9613893 A1 WO9613893 A1 WO 9613893A1
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PCT/DE1995/001480
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Bogdan Brakus
Heinz-Jürgen ROTH
Original Assignee
Siemens Aktiengesellschaft
Sgs-Thomson Microelectronics Gmbh
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33538—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only of the forward type
    • H02M3/33546—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only of the forward type with automatic control of the output voltage or current
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0016—Control circuits providing compensation of output voltage deviations using feedforward of disturbance parameters
    • H02M1/0022—Control circuits providing compensation of output voltage deviations using feedforward of disturbance parameters the disturbance parameters being input voltage fluctuations

Definitions

  • the invention relates to a circuit arrangement specified in the preamble of patent claim 1, in particular to a circuit arrangement for controlling a sequence frequency and duty cycle of a clocked switching converter.
  • the object of the invention is to form a control module such that it is suitable for high control frequencies with a comparatively low own current consumption.
  • a converter according to the preamble of the patent claim is designed to achieve this object in the manner specified in the characterizing part of patent claim 1.
  • the invention has the further advantages that a low current requirement and continuous current limitation can be realized in a large setting range, in particular for high frequencies.
  • the circuit arrangement also has the advantage that there is an exact inverse proportionality between the input voltage and the pulse widths of the output signal.
  • the circuit arrangement has the advantage that the frequency and the pulse / pause ratio of the output signal can be varied independently of one another in very wide ranges. Another advantage of the circuit arrangement is that as the repetition frequency is reduced, the current consumption of the specified circuit arrangement decreases and there is a favorable degree of efficiency with a low power requirement on the secondary side.
  • circuit arrangement Another embodiment of the circuit arrangement is that it can be implemented in an integrated circuit and requires very little external components.
  • a further embodiment of the circuit arrangement is that it is temperature-compensated and works in unsaturated mode, which results in operation at high frequencies with low power loss and good temperature stability.
  • a further embodiment of the circuit arrangement is that there is effective protection of the circuit arrangement during a leading phase via an input sensor, which shortens the switch-on time inversely proportional to the input voltage.
  • FIG. 1 a known converter
  • FIG. 2 associated pulse diagrams
  • FIG. 3 shows a schematic illustration of a circuit arrangement for controlling a converter
  • FIG. 4 shows associated pulse diagrams
  • FIG. 5 shows a further schematic illustration, 6, 7, 8, 9 a detailed representation of the schematic representation of the circuit arrangement depicted in FIG. 3,
  • FIG. 10 a voltage curve at the output of the circuit arrangement without pulse shortening
  • FIG. 11 shows a voltage profile at the output of the circuit arrangement
  • FIG. 12 shows a voltage profile at the output of the circuit arrangement
  • FIG. 13 shows a further voltage profile at the output of the circuit arrangement.
  • Fig. 1 and Fig. 2 explains the operation of a flow converter.
  • the input voltage UE is connected to the capacitor 1 and the output voltage UA is connected to the capacitor 9.
  • the capacitor 1 In parallel with the capacitor 1 there is one from the primary winding 51 of the transformer 5, the drain-source path of the Field effect transistor 4 and the measuring resistor 2 formed series circuit.
  • the arrangement 3 for the RCD circuit is parallel to the series circuit comprising the measuring resistor 2 and the drain-source path of the field effect transistor 4.
  • the rectifier diode 6 is located between the secondary winding 52 of the transformer 5 and the capacitor 9.
  • the freewheeling diode 7 is arranged in a transverse branch following the rectifier diode 6.
  • the choke 8 is located in a longitudinal branch between the freewheeling diode 7 and the capacitor 9.
  • the control electrode of the field effect transistor 4 is connected to a driver 11.
  • the measuring resistor 2 is connected to a current regulator 10, at the output of the converter there is a voltage regulator 15 and an optocoupler 20.
  • the current regulator 10 and the optocoupler 20 are each connected to the input of an oscillator 19 via a diode 16 and 17, respectively.
  • the pulse generator 18 has an input at the input of the converter, ie at the input voltage UE. Another input is connected to the voltage-controlled oscillator 19.
  • the pulse generator 18 receives a clock pulse via this input. Voltage UT with variable frequency.
  • f is the repetition frequency of the switch-on pulse
  • ⁇ the duty cycle
  • t E the duration of the switch-on pulse
  • a frequency of 1 MHz results.
  • the duration of the switch-on pulse depends on the input voltage U E. It is inversely proportional to the input voltage t E - 1 / U E (4)
  • the change in the input voltage U E is the dominant disturbance variable in the flow converter.
  • the pulse diagrams shown in FIG. 2 show the basic behavior of the converter in different operating states.
  • the voltage-controlled oscillator VCO (19) sets the maximum frequency. This corresponds to the minimum period T j - ⁇ n of the clock pulses U ⁇ .
  • the pulse generator 18 supplies the switch-on pulse U p with a maximum duration ts ⁇ .
  • FIG. 3 shows a schematic illustration of an embodiment of the circuit arrangement according to the invention.
  • This circuit arrangement ANSS for controlling a converter essentially consists of the circuits arranged in a function block VCO, a voltage-controlled oscillator, and the circuits arranged in a function block PWM, a pulse width modulator.
  • VCO Frequency Control Input
  • VCOS VCO Switch
  • CSVCO Current Source VCO
  • TCCS Temperature Compensated Current Source
  • VIC Voltage to Current Converter
  • CFFVCO Comparator CO
  • CSPG Current Source Pulse Generator
  • PWMT Pulse Width Modulator Trigger
  • PWMS Pulse Width Modulator Switch
  • HLR High-Low Reference
  • FFPWM ECL flip-flop ECL-FF2, pulse width modulation PWM.
  • the output signal Up has the voltage levels MOSL, MOSH.
  • the frequency of the output signal Up can be influenced on the one hand, and the pulse / pulse ratio of the output signal Up via the control connections CPG and PG.
  • the total current consumption of the circuit arrangement ANSS can be varied via the input I / F.
  • CVCO capacitor connection for determining the maximum clock frequency
  • IREG control input for reducing the frequency with a set internal threshold using the reference voltage labeled VA.
  • OPTO Current control input to reduce the frequency.
  • I / F Setting the maximum frequency in connection with CVCO.
  • PG feedforward control / reduction of the "on time" of the
  • the schematic circuit arrangement shown in FIG. 3 can be controlled at low power consumption with high frequencies, the frequency and the Tas ratio (pulse / pause ratio) being changeable over wide ranges.
  • the frequency and the Tas ratio pulse / pause ratio
  • the power consumption for example in the case of fast transistors with a transit frequency of 6 GHz -_
  • the pulse width modulator PWM is triggered via the circuit CFFVCO in the VCO, i.e. the frequency of the output signal Up at the output of the circuit arrangement ANSS is indicated by the voltage-controlled oscillator VCO.
  • the pulse width modulator PWM effects a variation of the pulse / pause ratio.
  • the output signal Up has a maximum frequency VCOfmax.
  • This maximum frequency VCOfmax can be set via the control input I / F of the circuit VIC and via the control input CVCO on the circuit arrangement VCOS.
  • the frequency of the voltage-controlled oscillator VCO can also be set via the current flow through the resistor R.
  • the pulse / pause ratio of the output signal Up is influenced by changing the voltage Ue applied to the terminal PG.
  • the variation of the pulse / pause ratio of the PWM is initiated when an upper reference voltage VF is reached by the capacitor arranged at the connection CVCO (FIG. 4a, point 1).
  • a first time variable T1 is determined with a capacitor C1 arranged at the connection CVCO.
  • the voltage-controlled oscillator VCO initiates a discharge of the second capacitor C2 (FIG. 4b, point 4) connected to the CPG connection by triggering the circuit FFPWM.
  • a second time variable T2 is determined.
  • This discharge process controlled by the PWMS and PWMT circuits, is dimensioned by the selection of the manipulated variable C2 at the CPG connection on the PWMS circuit so that the maximum desired pulse width is specified.
  • a lower reference voltage VG (FIG. 4b, point 5) is reached, which defines a lower switchover point, the pulse width modulator PWM initiates the pulse pause of the output signal Up of the control circuit ANSS.
  • the discharge of the capacitor influencing the second time variable T2 at the connection CPG is dimensioned in such a way that it runs faster than the discharge time of the capacitor influencing the first time variable T1 through the voltage-controlled oscillator VCO (FIGS. 4a, points 1, 2 and FIG .4b, points 4, 5).
  • the voltage at the connection CPG of the PWM remains at the upper switchover threshold VF (FIG. 4b, point 6, 1) until the VCO, by means of a trigger pulse from the circuit CFFVCO, causes the capacitors Cl, C2, which determine the first and second time variables T1, T2, to be discharged again initiates at the CVCO and CPG inputs.
  • the capacitor C2 can be discharged at an accelerated rate and thus the second time variable T2 can be shortened, ie the "on time" of the output signal Up of the control circuit ANSS is shortened in accordance with the level of the signal applied to the PG
  • the discharge time of the second time variable (PWM) can only be shortened (by connection PG), there is a further reduction in the pulse-pause ratio when there is an actuation request via connections IREG and OPTO.
  • the sequence control with variable frequency setting and variable setting of the pulse duration enables the power requirement (secondary side) to be adjusted at the output of the converter.
  • the control of the switch-on pulse for a switching transistor to be controlled as a function of the input voltage Ue of the converter takes place via the control input PG.
  • the actuating process via the connection PG of the circuit CSPG is dimensioned such that the switching transistor is protected for the smallest input voltage.
  • an inversely proportional shortening of the switch-on pulse in proportion to the input voltage of this protection is provided in a wide range of input voltages greater ⁇ .
  • the input voltage of the converter and the pulse duration of the switching transistor are inversely proportional, whereby an integral profile of the input voltage (Ue) of the converter is taken into account by the capacitor C2 arranged at the connection CPG, which determines the time variable T2 of the PWM (feed). Forward control of the switching transistor).
  • the voltage curves shown in FIGS. 4c and 4e reflect the pulse / pause ratio of the output signal Up at the maximum frequency (VCO fmax, FIG. 4a).
  • the pulse duration is determined by reaching a "lower" reference voltage VG determined.
  • the time variable T2 is smaller ( ⁇ ) than the minimum time variable Tl.
  • the time variable T2 is triggered when an "upper" reference voltage VF is reached (FIG. 4b, 4d, points 7, 14).
  • the voltage profiles shown in FIGS. 4f to 4j reflect the pulse / pause ratio of the output signal Up at a reduced frequency VCOfx of the voltage-controlled oscillator VCO. 4h, 4j shows a lower pulse / pause ratio with the same actuation requirement (compare FIGS. 4b, 4g; 4d, 4i) at the control input PG (PGV ax, PGV in).
  • the frequency VCOfmax (FIG. 4a) can be reduced via one of the control inputs IREG or OPTO on the circuit FCI of the VCO (FIG. 4f).
  • FIG. 5 shows a schematic illustration of the circuit arrangement for controlling a converter.
  • An ECL flip-flop ECL-FF2 arranged in this is set via a dynamic trigger input on the circuit FFPWM.
  • a signal present at the output of the circuit arrangement FFPWM switches the circuit of the transistor Q28 arranged in the differential stage Q28, Q29 of the circuit PWMS; Q25 takes over the current from the current source SQ3.
  • the capacitor C2 is discharged via the current source SQ3, which is arranged on the emitter of the differential stage Q28, Q29 (see FIG. 4, points 4, 7, 14).
  • the capacitor C2 is discharged linearly. The discharge can accordingly
  • Control of the current mirror arranged at the emitter of the differential stage Q28, Q29, formed from the transistors Q32, Q31, can be varied.
  • the linearity of the discharge of the capacitor C2 is maintained.
  • a manipulated variable Ue which influences the discharge of the capacitor C2 is connected to a resistor RUe which is arranged on the anode of the transistor Q32 of the current mirror which is operated as a diode.
  • the time when the capacitor is discharged is inversely proportional to the manipulated variable Ue applied to the resistor Rue (see FIG. 4, time variable T2 between points 4-5, 11-12).
  • the discharge of the capacitor C2 is terminated when a potential VG corresponding to the voltage potential W096 / 13893
  • the charging process is ended because of the larger-sized current source SQ2 at the emitter of Q19.
  • the current which has caused the capacitor C2 to be charged is discharged to ground via the emitter of the transistor Q19, which is operated as a diode.
  • the capacitor C2 is now in the waiting position until a new trigger pulse, which is passed on, for example, by the voltage-controlled oscillator VCO to the function block PWM via E2, initiates a new discharge of the capacitor C2.
  • the CSVCO is recharged via the VCOS, which is formed by the transistors Q1, Q2.
  • a differential voltage is present at the bases of the transistors Q1, Q2.
  • CSVCO is charged via Q200 or discharged via Q3, Q4, since the discharge current generated in Q 204 is mirrored in a ratio of 2: 1 (transistors Q9, Q10, Q3, Q4).
  • the transistors Q8, Q7, Q6, Q5, Q201 serve to adjust the pulse-pause ratio by 56.37%.
  • the curve of the voltage of the CSVCO is triangular and the pulse-pause ratio is completely independent of the size of the current CSVCO, since the current sources are in a fixed relationship to one another.
  • the size of the triangular amplitude that results in the CSVCO is determined by the
  • Reference voltages VF and VG are determined, which are supplied to the PWMT and the CFFVCO (comparator / ECL flip-flop frequency) via the transistors Q124, Q122, Q80 or Q125, Q123, Q81.
  • the reference voltages are connected to the comparator CO, ECL flip-flop / frequency via Q33 and Q35, which compares the voltage at the VCO with these reference voltages via Q42. If VCOS reaches the upper or lower value of the reference voltage, then via Q41 when VF reset is reached or when VG is reached via Q38 set on flip-flop Q43, Q44. On the flip-flop transistors Q43, Q44 results from
  • the input current at the base of Q42 is made dependent on the current in the VCO changeover switch Q1, Q2, and thus with a frequency variation at the connection VCO in a ratio of 1: 100, this base current is the same Ratio changed, whereby the Darlington stage Q42, Q39, Q41 is adjusted in the speed of the VCO frequency and the resulting frequency error is kept low by the base current in Q42.
  • the Darlington input transistors Q33 / Q34, Q35 / Q38, Q42 / Q41, Q42 / Q39 make it possible to adapt the impedance to the VCO current and convert it into constant ECL Levels in the collectors Q43, Q44 possible.
  • the frequency is set using the following circuit configuration: With the mirror ratio of the transistors shown in the circuit example, the maximum frequency of the VCO is determined by the current set at connection I / F, the size of the amplitude, VF - VG and the size of the capacitor at connection VCO determinable.
  • the times tl, t2, the frequency of the VCO and the pulse-pause ratio can be determined as follows:
  • VD 1.26V (band-gap voltage)
  • R j / p resistance at connection I / F fyco : frequency of the voltage-controlled oscillator
  • DR pulse-pause ratio
  • the frequency can be set via the IREG and OPTO connections on the FCI circuit, the frequency of the VCO being reduced.
  • the current mirror Q208, Q209 in the collector of Q208 reflects the current flowing from the IREG or OPTO connections in the current mirror Q200 ... Q204 in such a way that the current from collector Q208 and Q70 are subtractively superimposed. If the value of the current from collector Q208 reaches the value of the current from collector Q70, the current mirror Q200 ... Q204 becomes currentless and the frequency at connection VCO is zero.
  • VCO when positioned on the OPTO or IREG connections t ⁇ opto / ireg Charging time of the CVCO capacitor at the VCO connection when set at the OPTO or IREG connections
  • FIG. 4 and FIGS. 10 to 13 graphically illustrate the relationship.
  • a frequency variation of more than 1: 700 can be realized.
  • the inputs OPTO and IREG are brought together at the collector Q209 (FCI) and act on the frequency position as an OR circuit.
  • FCI collector Q209
  • OPTO can perform a control function on the secondary side of the converter via an optocoupler, and IREG can enable the maximum current of the primary-side power transistor to be checked.
  • a pulse width modulation is carried out in the circuit arrangement shown in FIGS. 6, 7, 8, 9 as explained below:
  • the capacitor arranged at the connection CPG is controlled via the PWMS Q28, Q29.
  • the capacitor at the connection VCO becomes slight (without correction of Q17, Q18, Q19) unload faster and reach the lower threshold, which is specified with VG.
  • a set is executed via Q35, Q38 ... Q43, Q44 on the ECL flip-flop Q43, Q45.
  • the differential signal reaches Q84, Q98 via the level shift arrangement Q45 ... Q50 and executes a set in the ECL flip-flop Q87, Q88 via Q98.
  • PWM pulse width modulator
  • Only positive edges on the emitters of Q50, Q48 are able to carry out a set or reset.
  • a set is made with Q98, which takes the set current from C2.
  • a reset takes place with Q85, which takes the reset current from Cl.
  • the time constants Cl, C2, R (10K ohms) are dimensioned such that a set or reset has safely decayed in half the period with respect to the highest VCO frequency VCOfmax.
  • switches Q28, Q29 in the PWMS are switched via the level shift arrangement Q89 ... Q94.
  • the capacitor C2 at the CPG connection charges via Q206.
  • the current in the collector Q206 is in turn set such that the charging is completed earlier than at the capacitor C2 at the connection CVCO. If the potential at the capacitor C2 reaches the voltage level VF, it remains at this voltage level, FIGS. 7 and 8, because of the differential stage Q17 / Q18, Q19, the equilibrium of the currents Q206 / collector Q19 / collector / base and the execution of Q19 as a diode.
  • Q19 with the area 2: 1 results in a desired correction of the voltage level by +18 mV to which the capacitor C2 is charged compared to VF, because the full current in the collector of Q15 does not immediately occur when discharged , Q16 is taken over by Q17, Q18 (see FIG. 6).
  • the pulse width is set by RUe on the PG connection.
  • a current I is first derived from the current mirror Q32, Q31 to GND via the collector Q79.
  • RUe is dimensioned such that at the lower input voltage Ue there is a current equilibrium between the discharge current from collector Q79 and the current in RUe. If the voltage at RUe increases, the current mirror Q32, Q31 becomes active and contributes to the faster discharge of the capacitor CPG in the discharge phase. Via the differential stage Q20 ...
  • the capacitor CPG to VG is discharged via the collector of Q24 on the flip-flop when the capacitor is discharged Q87, Q88 executed a set, whereby the differential stage Q28, Q29 is switched over via the level shift Q89 ... Q84 and the charging process at the capacitor C2 begins.
  • a set by the flip-flop Q43, Q44 has no effect because Q87, Q88 is already set.
  • the frequency is determined by the time variable Tl, Rj / p and the stroke VF-VG set.
  • the pulse width can be continuously reduced via the voltage Ue. Due to the design of the circuit, the pulse width is inversely proportional to the input voltage Ue; doubling the input voltage leads to halving the pulse width.
  • Rue RlF ' ⁇ t2pg ON time with pulse width setting U e / R ⁇ each : current for on-time shortening
  • the diode flux voltage Q23 is not taken into account here, but can be subtracted from Ue for more detailed considerations.
  • FIGS. 10, 11 and 12 show voltage profiles at the MOSH connection as a function of U e . Since the input voltage Ue acts directly on the capacitor CPG via the current in Rue, the pulse width can be varied without delay. By connecting RUe to the input voltage and effect on the pulse width when the threshold voltage Ue is exceeded, a further condition is ensured, which consists in that if the frequency at the CSVCO is reduced via IREG or OPTO, the period increases, the pulse duration can not change, however, because by presetting the voltage curves on VCO and CPG in such a way that the voltage curve for the maximum frequency when discharging at CPG is less than 1% slower than at CVCO, the.
  • Set impulse for the flip-flop Q87, Q88 is immediately effected by Q24 when the frequency is reduced.
  • the circuit thus enables the pulse width and frequency to be set independently. The greatest pulse pause is achieved only at the set maximum frequency and minimum input voltage Ue.
  • connection 11 shows the voltage curve at the connection MOSH with a pulse shortening of 0.4 Tma MOSH via the connection PG:
  • Fig. 12 shows the voltage curve at MOSH with pulse shortening of O.O ⁇ Tmax Mostj via n connection PG. 13 shows a voltage profile at MOSH by frequency setting with current injection at the connections OPTO or IREG. PG is not active.

Abstract

Eingangsspannungsgesteuerter Pulsgenerator (VCO-PWM) zur Ansteuerung eines getakteten Umrichters oder Schaltnetzteils mit variablem Impuls/Pause Verhältnis sowie festgelegtem Maximaltestgrad und variabler Taktfrequenz.

Description

Beschreibung
Schaltungsanordnung zur Ansteuerung eines Umrichters
Die Erfindung bezieht sich auf eine im Oberbegriff des Patentanspruchs 1 angegebenen Schaltungsanordnung- insbeson¬ dere auf eine Schaltungsanordnung zur Steuerung einer Folge- freguenz und Einschaltdauer eines getakteten Schaltumrich- ters.
Eine Schaltungsanordnung zur Steuerung der Folgefrequenz und
Einschaltdauer wurde bereits in der Offenlegungsschrift
DE 41 05 464 AI vorgeschlagen.
Derartige Schaltungsanordnungen stoßen bei höheren Frequenzen an ihre Anwendbarkeitsgrenzen.
Aufgabe der Erfindung ist es, einen Steuerbaustein so auszu¬ bilden, das er für hohe Steuerfrequenzen bei einer ver¬ gleichsweisen geringen Eigenstromaufnahme geeignet ist.
Gemäß der Erfindung wird ein Umrichter nach dem Oberbegriff des Patentanspruchs zur Lösung dieser Aufgabe in der im kenn¬ zeichnenden Teil des Patentanspruchs 1 angegebenen Weise aus¬ gebildet.
Die Erfindung weist neben dem Vorteil, daß für die Schal¬ tungsanordnung ein geringer Platzbedarf benötigt wird, die weiteren Vorteile auf, daß in einem großen Stellbereich, ins¬ besondere für hohe Frequenzen ein geringer Strombedarf sowie eine kontinuierliche Strombegrenzung realisiert werden kann. Die Schaltungsanordnung bringt desweiteren den Vorteil mit sich, daß eine exakte umgekehrte Proportionalität zwischen der EingangsSpannung und den Impulsbreiten des Ausgangs- Signals gegeben ist. Die Schaltungsanordnung weist den Vorteil auf, daß die Fre¬ quenz und das Impuls/Pause Verhältnis des Ausgangssignals in sehr weiten Bereichen unabhängig voneinander variierbar sind. Ein weiterer Vorteil der Schaltungsanordnung ist, daß mit Verringerung der Folgefrequenz der Stromverbrauch der angege¬ benen Schaltungsanordnung abnimmt und sich ein günstiger Wir- kungsgrad bei geringer Leistungsanforderung der Sekundärseite ergibt.
Eine weitere Ausgestaltung der Schaltungsanordnung ist, daß diese in einem integrierten Schaltkreis ausführbar ist und sehr wenig externe Komponenten benötigt.
Eine weitere Ausgestaltung der Schaltungsanordnung ist, daß diese temperaturkompensiert ist und im ungesättigten Betrieb arbeitet, wodurch sich ein Betrieb bei hohen Frequenzen mit geringer Verlustleistung und guter Temperaturstabilität ergibt.
Eine weitere Ausgestaltung der Schaltungsanordnung besteht darin, daß ein wirkungsvoller Schutz der Schaltungsanordnung während einer Leitphase über einen Eingangssensor vorhanden ist, der die Einschaltzeit umgekehrt proportional zur Ein¬ gangsspannung verkürzt.
Vorteilhafte Ausbildungen der Erfindung sind in den Unteran- Sprüchen angegeben.
Weitere Besonderheiten der Erfindung werden aus der nachfol¬ genden näheren Erläuterung eines Ausführungsbeispiels anhand von Zeichnungen ersichtlich. Es zeigen :
Fig. 1 einen bekannten Umrichter, Fig. 2 dazugehörige Pulsdiagramme,
Fig. 3 eine schematische Darstellung einer Schaltungsanord¬ nung zur Ansteuerung eines Umrichters, Fig. 4 dazugehörige Pulsdiagramme,
Fig. 5 eine weitere schematische Darstellung, Fig. 6, 7, 8, 9 eine Detaildarstellung der in Fig. 3 abgebil¬ deten schematischen Darstellung der Schaltungsanord¬ nung, Fig. 10 einen Spannungsverlauf am Ausgang der Schaltungsan- Ordnung ohne Impulsverkürzung,
Fig. 11 einen Spannungsverlauf am Ausgang der Schaltungan¬ ordnung, Fig. 12 einen Spannungsverlauf am Ausgang der Schaltungsan¬ ordnung und Fig. 13 einen weiteren Spannungsverlauf am Ausgang der Schal¬ tungsanordnung.
Zum besseren Verständnis der Erfindung wird anhand der
Fig. 1 sowie der Fig. 2 die Funktionsweise eines Durchflußum- richters erläutert. Bei dem in Fig. 1 gezeigten Durchflußum¬ richter liegt die EingangsSpannung UE am Kondensator 1 und die AusgangsSpannung UA am Kondensator 9. Parallel zum Kon¬ densator 1 liegt eine aus der Primärwicklung 51 des Transfor¬ mators 5, der Drain-Source-Strecke des Feldeffekttransistors 4 und dem Meßwiderstand 2 gebildete Serienschaltung. Parallel zur Serienschaltung aus Meßwiderstand 2 und Drain-Source- Strecke des Feldeffekttransistors 4 liegt die Anordnung 3 zur RCD-Beschaltung. Zwischen der Sekundärwicklung 52 des Über¬ tragers 5 und dem Kondensator 9 liegt die Gleichrichterdiode 6. In einem auf die Gleichrichterdiode 6 folgenden Querzweig ist die Freilaufdiode 7 angeordnet. In einem Längszweig zwi¬ schen Freilaufdiode 7 und Kondensator 9 liegt die Drossel 8. Die Steuerelektrode des Feldeffekttransistors 4 ist an einen Treiber 11 angeschlossen. Der Meßwiderstand 2 liegt an einem Stromregler 10, am Ausgang des Umrichters befindet sich ein Spannungsregler 15 sowie ein Optokoppler 20. Der Stromregler 10 und der Optokoppler 20 sind über je eine Diode 16 bzw. 17 an den Eingang eines Oszillators 19 angeschlossen. Der Puls¬ generator 18 liegt mit einem Eingang am Eingang des Umrich- ters, d.h. an der EingangsSpannung UE. Ein weiterer Eingang ist mit dem spannungsgesteuerten Oszillator 19 verbunden. Über diesen Eingang erhält der Pulsgenerator 18 eine Takt- Spannung UT mit variabler Frequenz. Der Pulsgenerator 18 erzeugt eine Folge von Impulsen Up, deren Folgefrequenz durch den spannungsgesteuerten Oszillator 19 vorgegeben ist und deren Einsehaltdauer umgekehrt proportional zur Eingangs- Spannung UE ist. Im allgemeinen liefert der Pulsgenerator 18 Pulse Up bestimmter Einschaltdauer tE. Die Wiederholfrequenz wird von dem spannungsgesteuerten Oszillator 19 entsprechend dem Arbeitspunkt des I-Reglers 10 oder des U-Reglers 15 über den Optokoppler 20 eingestellt. Im Grenzfall kann die der minimalen Periodendauer Tmin entsprechende maximale Frequenz durch die minimal realisierbare Einschaltdauer und den gewünschten Tastgrad bestimmt werden: f= γ/tE (3)
Dabei ist f die Wiederholfrequenz des Einschal i pulses, γ der Tastgrad und tE die Dauer der Einschaltpulse.
Bei einem Einschaltpuls mit einer Dauer tE = 0,5 μs und dem Tastgrad γ=0,5 ergibt sich eine Frequenz von 1 MHz. Die Dauer des Einschaltpulses hängt von der Eingangsspannung UE ab. Sie ist umgekehrt proportional der EingangsSpannung tE - 1/UE (4)
Die Änderung der Eingangsspannung UE ist bei dem Durchflußum¬ richter die dominante Störgröße. Beim idealisierten verlust¬ losen Umrichter gilt die Beziehung:
UA = UE-γ (5) Bleibt nach Einführung der Bezeichnung (4) das Produkt UE.tE konstant, so braucht bei einer Eingangsspannungsänderung die Frequenz nicht geändert zu werden, um die AusgangsSpannung UA konstant zu halten.
Die in Fig. 2 dargestellten Impulsdiagramme zeigen das prin¬ zipielle Verhalten des Umrichters bei verschiedenen Betriebs- zuständen.
a) In der Anlaufphase bzw. bei zu geringer AusgangsSpannung stellt der spannungsgesteuerte Oszillator VCO (19) die maxi¬ male Frequenz ein. Dies entspricht der minimalen Perioden¬ dauer Tj-^n der Taktpulse Uφ. b) Bei der minimalen EingangsSpannung liefert der Pulsgenera¬ tor 18 den Einschaltimpuls Up mit maximaler Dauer ts^^.
c) Eine Erhöhung der EingangsSpannung hat eine Verkürzung der Einschaltzeit auf einen neuen Wert tgx zur Folge, ohne das sich dabei die Frequenz verändert.
d/e) Die beiden Diagramme zeigen die Frequenzreduzierung bei starker Entlastung oder bei Überlast und unveränderter Ein¬ gangsspannung UE. Es stellt sich die längere Periodendauer Tv bei gleichbleibender Einschaltzeit t£χ ein.
Fig. 3 zeigt eine schematische Darstellung einer Ausgestal¬ tung der erfindungsgemäßen Schaltungsanordnung. Diese Schaltungsanordnung ANSS zur Ansteuerung eines Umrich¬ ters setzt sich im wesentlichen aus den in einem Funktions¬ block VCO, einen spannungsgesteuerten Oszillator, und den in einem Funktionsblock PWM, einen Pulsweitenmodulator, angeord¬ neten Schaltkreisen zusammen.
Im einzelnen sind im Funktionsblock VCO folgende Schalt¬ kreise: FCI: Frequency Control Input, VCOS: VCO-Switch, CSVCO: Current Source VCO,
TCCS: Temperature Compensated Current Source, VIC: Voltage to Current Converter sowie CFFVCO: Komparator CO, ECL-Flip-Flop ECL-FF1.
Im Funktionsblock PWM sind es die Schaltkreise: CSPG: Current Source Pulsgenerator, PWMT: Pulsweitenmodulator Trigger, PWMS: Pulsweitenmodulator Switch, HLR: High-Low Referenz und einen Schaltkreis für FFPWM: ECL-Flip-Flop ECL-FF2, Pulsweitenmodulation PWM.
Einzelne Schaltkreise sind mit Steueranschlüssen versehen. Über diese Steueranschlüsse ist die Frequenz sowie das Impuls/Pause Verhältnis des Ausgangssignals
(Durchschaltesignals) Up beeinflußbar. Das Ausgangssignal Up weist die Spannungspegel MOSL, MOSH auf. Über den Steueran¬ schluß CVCO, IREG, OPTO, I/F kann einerseits auf die Frequenz des Ausgangssignals Up und andererseits über die Steueran- Schlüsse CPG und PG auf das Impuls/Päüse Verhältnis des Aus¬ gangssignals Up Einfluß genommen werden. Über den Eingang I/F kann der Gesamtstromverbrauch der Schaltungsanordnung ANSS variiert werden.
Über die an den einzelnen Schaltkreisen VCOS, FCI, VIC sowie PWMS, CSPG angedeuteten Anschlüsse kann auf das Ausgangs- signal Up der Schaltungsanordnung ANSS wie nachfolgend zusam¬ mengefaßt Einfluß genommen werden:
CVCO: Kondensatoranschluß zur Bestimmung der maximalen Taktfrequenz, IREG: Stelleingang zur Reduzierung der Frequenz mit eingestellter interner Schwelle durch die mit VA bezeichnete Referenzspannung. OPTO: Stromstelleingang zur Reduzierung der Frequenz.
I/F: Einstellung der Maximalfrequenz in Verbindung von CVCO. PG: Vorsteuerung/Reduzierung der "On-Zeit" des
Ausgangssignals Up, CPG: Kondensatoranschluß zur Bestimmung des maximalen Impuls/Pause Verhältnisses.
Die in Fig. 3 gezeigte schematische Schaltungsanordnung ANSS ist bei einem geringen Leistungsverbrauch mit hohen Frequen¬ zen steuerbar, wobei über weite Bereiche die Frequenz und das Tas Verhältnis (Impuls/Pause Verhältnis) veränderbar sind. Um den Leistungsverbrauch beispielsweise bei schnellen Tran¬ sistoren mit einer Transitfrequenz von 6 GHz gering zu -_
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7 halten, arbeiten die Transistoren in der Schaltungsanordnung im ungesättigtem Betrieb. Um die Frequenz und das Impuls/Pause Verhältnis des Ausgangssignals Up, gebildet durch die differenziellen Spannungspegel MOSL und MOSH, in einem weiten Bereich zu ändern und temperaturunabhängig zu machen, wird mit über mehrere Dekaden veränderbaren, tempera¬ turkompensierten Strömen gearbeitet. Zur Ausführung von Speicher- und Steuerfunktionen werden Kontrollschaltungsteile CFFVCO, FFPWM benutzt die Komparator und Flip-Flop Eigen- Schäften besitzen und konstante differenzielle ECL-Ausgangs- pegel liefern.
Um bei Verringerung der Frequenz eine Anpassung der Eingangs- ströme des Kontrollschaltungsteiles zu erreichen, wird dessen Eingangsimpedanz ständig angepaßt.
Das Prinzip der in Fig. 3 dargestellten Schaltungsanordnung ist nachfolgend beschrieben. Verweise auf die in Fig.4 sche¬ matisch dargestellten Spannungsverlaufe verdeutlichen zusätz¬ lich das Zusammenwirken der einzelnen Schaltkreise. Eine Triggerung des Pulsweitenmodulators PWM erfolgt über den Schaltkreis CFFVCO im VCO, d.h. die Frequenz des Ausgangs¬ signals Up am Ausgang der Schaltungsanordnung ANSS wird vom spannungsgesteuerten Oszillator VCO angegeben. Eine Variation des Impuls/Pause Verhältnisses wird vom Pulsweitenmodulator PWM bewirkt.
Liegt beispielsweise keine Stellanforderung über die Anschlüsse OPTO, IREG am Schaltkreis FCI des spannungsgesteu¬ erten Oszillators VCO und keine Stellanforderung am Anschluß PG des Schaltkreises CSPG im Pulsweitenmodulator PWM vor, so weist das Ausgangssignal Up, der Schaltungsanordnung ANSS eine maximale Frequenz VCOfmax auf. Diese maximale Frequenz VCOfmax ist über den Stelleingang I/F des Schaltkreises VIC sowie über den Stelleingang CVCO an der Schaltungsanordnung VCOS einstellbar. Mit einem Widerstand R, der am Anschluß I/F angeordnet ist, ist über den Stromfluß durch den Widerstand R die Frequenz des spannungsgesteuerten Oszillators VCO eben¬ falls einstellbar. Im Pulsweitenmodulator PWM wird durch Änderung der über einen Widerstand am Anschluß PG angelegten Spannung Ue das Impuls/Pause Verhältnis des Ausgangssignals Up beeinflußt. Eingeleitet wird die Variation des Impuls/Pause Verhältnisses des PWM bei Erreichen einer oberen Referenzspannung VF durch den am Anschluß CVCO angeordneten Kondensator (Fig. 4a, Punkt 1) . Mit einem am Anschluß CVCO angeordneten Kondensator Cl wird eine erste Zeitvariable Tl bestimmt. Der spannungsge¬ steuerte Oszillator VCO leitet über eine Triggerung des Schaltkreises FFPWM eine Entladung des am CPG Anschluß ange¬ schlossenen zweiten Kondensators C2 (Fig.4b, Punkt 4) ein. Mit der Entladung des Kondensators C2 wird eine zweite Zeit¬ variable T2 bestimmt. Dieser Entladevorgang, gesteuert durch die Schaltkreise PWMS und PWMT ist durch die Wahl der Stellgröße C2 am Anschluß CPG am Schaltkreis PWMS so bemessen, daß die maximal gewünschte Impulsweite vorgegeben ist. Bei Erreichen einer unteren Refe¬ renzspannung VG (Fig.4b, Punkt 5), die einen unteren Umschaltpunkt festlegt, leitet der Pulsweitenmodulator PWM die Impuls-Pause des Ausgangssignals Up der Ansteuerschaltung ANSS ein. Die Entladung des die zweite Zeitvariable T2 beein¬ flußenden Kondensators am Anschluß CPG ist so bemessen, daß diese schneller abläuft als die Entladezeit des die erste Zeitvariable Tl beeinflussenden Kondensators durch den span- nungsgesteuerten Oszillator VCO (Fig.4a, Punkte 1, 2 und Fig.4b, Punkte 4, 5). Die Spannung am Anschluß CPG des PWM verweilt an der oberen Umschalteschwelle VF (FIG.4b, Punkt 6, 1 ) bis der VCO durch einen Triggerimpuls ausgehend vom Schaltkreis CFFVCO eine erneute Entladung der die erste sowie zweite Zeitvariable Tl, T2 bestimmenden Kondensatoren Cl, C2 an den Eingängen CVCO und CPG einleitet. Der Kondensator C2 kann beschleunigt entladen werden und damit die zweite Zeitvariable T2 verkürzt werden, d.h. die "On-Zeit" des Ausgangssignals Up der Ansteuerschaltung ANSS verkürzt sich entsprechend der Höhe des an PG anliegenden
Potentials (Fig.4b, Punkt 4, 5; 8, 9; 15, 16) . Da das Signal der PWM-Schaltung an der oberen Schwelle der Referenzspannung VF verharrt (Fig.4b, Punkt 6, 7; 13, 14), ist eine unabhän¬ gige Stellung der Pulsweite von der Frequenz des spannungsge¬ steuerten Oszillators VCO realisiert und eine Verkürzung jeweils über den Anschluß PG möglich. Die Anschlüsse IREG/OPTO ermöglichen eine Frequenzvariation des Ausgangssignales des spannungsgesteuerten Oszillators VCO (Fig. 4f) . Eine Stellanforderungen über beide Eingänge führt, beispielsweise zu einer linearen Reduzierung der Frequenz des Ausgangssignales Up, wobei die Pulseinschaltzeit dieser Fre- quenz erhalten bleibt (Fig. 4g) .
Da die Entladezeit der zweiten Zeitvariablen (PWM) nur ver¬ kürzt werden kann (durch Anschluß PG) , ergibt sich bei einer Stellanforderung über die Anschlüsse IREG und OPTO für das Puls-Pause Verhältnis eine weitere Reduzierung. Die Ablaufsteuerung mit variabler Frequenzeinstellung sowie variabler Einstellung der Pulsdauer ermöglicht eine Anpassung der Leistungsanforderung (Sekundärseite) am Ausgang des Umrichters. Die Kontrolle des Einschaltimpulses für einen zu steuernden Schalttransistor in Abhängigkeit von der EingangsSpannung Ue des Umrichters erfolgt über den Stelleingang PG. Der Stell- Vorgang über den Anschluß PG des Schaltkreises CSPG ist so bemessen, daß für die kleinste Eingangsspannung ein Schutz des Schalttransistors gewährleistet ist. Durch beispielsweise eine umgekehrt proportionale Verkürzung des Einschaltimpulses im Verhältnis zur EingangsSpannung ist dieser Schutz in einem weiten Bereich für größere EingangsSpannungen^ gegeben. Die EingangsSpannung des Umrichters und die Pulsdauer des Schalttransistors verhalten sich umgekehrt Proportional, wobei durch den sich am Anschluß CPG angeordneten Kondensator C2, der die Zeitvariable T2 des PWM bestimmt, ein integraler Verlauf der EingangsSpannung (Ue) des Umrichters berücksich¬ tigt wird (Feed-Forward-Regelung des Schalttransistors) . Die in Fig.4c und 4e gezeigten Spannungsverläufe geben das Impuls/Pause Verhältnis des AusgangsSignals Up bei maximaler Frequenz (VCO fmax, Fig.4a) wieder. Die Impulsdauer wird jeweils durch das Erreichen einer "unteren" Referenzspannung VG bestimmt. Die Zeitvariable T2 ist kleiner (<)der minimalen Zeitvariablen Tl. Ausgelöst wird die Zeitvariable T2 jeweils bei Erreichen einer "oberen" Referenzspannung VF (FIG 4b, 4d, Punkt 7, 14) . Die in den Figuren 4f bis 4j wiedergegebenen Spannungsverläufe geben das Impuls/Pause Verhältnis des Aus¬ gangssignals Up bei einer verringerten Frequenz VCOfx des spannungsgesteuerten Oszillators VCO wieder. Fig 4h, 4j zeigt ein geringeres Impuls/Pause Verhältnis bei gleicher Stellan¬ forderung (vergleiche Fig 4b, 4g; 4d, 4i) am Stelleingang PG (PGV ax, PGV in) . Die Frequenz VCOfmax (Fig. 4a) kann über einen der Stelleingänge IREG oder OPTO am Schaltkreis FCI des VCO reduziert werden (Fig. 4f) .
In Fig. 5 ist eine schematische Darstellung der Schaltungsan- Ordnung zur Ansteuerung eines Umrichters abgebildet. Über einen dynamischen Triggereingang am Schaltkreis FFPWM wird ein in diesem angeordnetes ECL Flip-Flop ECL-FF2 gesetzt. Ein am Ausgang der Schaltungsanordnung FFPWM anliegendes Signal, schaltet die E ittter-Kollektor Strecke des in der Differenz- stufe Q28, Q29 des Schaltkreises PWMS angeordneten Tran¬ sistors Q28; Q25 übernimmt den Strom der Stromquelle SQ3. Der Kondensator C2 wird über die Stromquelle SQ3 , die am Emitter der Differenzstufe Q28, Q29 angeordnet ist entladen (siehe Fig.4 Punkt 4, 7, 14) . Die Entladung des Kondensators C2 erfolgt linear. Die Entladung kann entsprechend einer
Ansteuerung des sich am Emitter der Differenzstufe Q28, Q29 angeordneten Stromspiegels, gebildet aus den Transistoren Q32, Q31, variiert werden. Die Linearität der Entladung des Kondensators C2 bleibt dabei erhalten. Eine, die Entladung des Kondensators C2 beeinflußende Stellgröße Ue liegt dabei an einem Widerstand RUe, der an der Anode des als Diode betriebenen Transistors Q32 des Stromspiegels angeordnet ist. Die Zeit der Entladung des Kondensators ist dabei umgekehrt proportional der an dem Widerstand Rue anliegenden Stellgröße Ue (siehe Fig 4, Zeitvariable T2 zwischen den Punkten 4-5, 11-12). Die Entladung des Kondensators C2 wird beendet, wenn ein dem Spannungspotential entsprechendes Potential VG W096/13893
11 erreicht ist (PWMT; Q21, Q24) . Über die in der Schaltungsein¬ heit PWMT angeordnete Differenzstufe Q21, Q24 erfolgt über den Kollektor des Transistors Q24 ein Resetsignal, das an die Schaltungseinheit FFPWM weitergeleitet wird. Das in der Schaltungsanordnung FFPWM angeordnetes Flip-Flop ECL-FF2 bewirkt ein Potentialwechsel des Ausgangssignals. Ein Pegel- Wechsel des ECL-Ausgangssignals bewirkt bei der in der Schal¬ tungseinheit PWMS angeordneten Differenzstufe Q28, Q29 ein Sperren des Transistors Q28. Eine weitere Entladung des Kon- densators C2 wird dadurch verhindert. Der Kondensator C2 wird jetzt auf eine "obere" Referenzspannung VF aufgeladen. Wäh¬ rend der Aufladephase des Kondensators C2 ist nur die an Basis/Kollektor des als Diode geschalteten Transistors Q19 angeschlossene Stromquelle SQ1 aktiv. Erreicht das Potential am Kondensator C2, das Potential der Referenzspannung VF, so wird wegen der größer dimensionierten Stromquelle SQ2 am Emitter von Q19 der Aufladevorgang beendet. Über den Emitter des als Diode betriebenen Transistors Q19 wird der Strom, der die Aufladung des Kondensators C2 bewirkt hat, nach Masse abgeleitet. Der Kondensator C2 befindet sich nunmehr in War¬ testellung, bis ein erneuter Triggerimpuls, der beispielswei¬ se von dem spannungsgesteuerten Oszillator VCO an den Funktionsblock PWM über E2 weitergereicht wird, eine erneute Entladung des Kondensators C2 einleitet.
In Fig. 6, 7, 8, 9 ist eine detaillierte Schaltungsanordnung der in Fig. 3 gezeigten schematischen Darstellung wiedergege¬ ben. Die Funktionsweise der Schaltungsanordnung ist nachfol¬ gend beschrieben: Am Anschluß I/F der Schaltkomponente VIC wird über die Tran¬ sistoren Q70, Q71 eine Spannungs-Stromwandlung vorgenommen. Durch eine Bufferschaltung gebildet durch die Transistoren Q65 ... Q71, Q215 ... Q217 und die Spannungsquelle VD, die als Band-Gap ausgebildet ist, wird erreicht, daß der durch die Transistoren Q70, Q71 extrahierte Strom, temperaturunab¬ hängig ist und sich dadurch die Frequenz über den Temperatur¬ bereich nicht ändert. Der Strom, der im Kollektor von Q71 des Schaltkreises VIC fließt, wird dem Schaltkreis CSPG zugeführt. Der Strom, der im Kollektor von Q70 fließt wird dem Stromspiegel CSVCO Q200 ... Q204 zugeführt. Q200 ... Q204 bilden mit Q3 ... Qll den Stromgenerator für den frequenzvariablen Betrieb.
Über den VCOS, der durch die Transistoren Ql, Q2 gebildet ist, erfolgt die Umladung von CSVCO. An den Basen der Tran- sistoren Ql, Q2 liegt eine differenzielle Spannung an. Je nach Aussteuerung der Basen wird CSVCO über Q200 aufgeladen oder über Q3, Q4 entladen, da der Entladestrom, der in Q 204 generiert wird, im Verhältnis 2 : 1 gespiegelt wird (Transistoren Q9, Q10, Q3, Q4) . Die Transistoren Q8, Q7, Q6, Q5, Q201 dienen einer gewünschten Anpassung des Puls-Pause- Verhältnis von 56,37%. Der Verlauf der Spannung des CSVCO ist dreieckförmig und das Impuls-Pause-Verhältnis vollkommen unabhängig von der Größe des Stromes CSVCO, da die Strom¬ quellen im festen Verhältnis zueinander stehen. Die Größe der Dreiecksamplitude, die sich im CSVCO ergibt, wird durch die
Referenzspannungen VF und VG festgelegt, welche über die Transistoren Q124, Q122, Q80 bzw. Q125, Q123, Q81 dem PWMT und dem CFFVCO (Komparator/ECL-Flip-Flop-Frequenz) zugeführt werden. Über Q33 und Q35 liegen die Referenzspannungen an dem Komparator CO, ECL-Flip-Flop/Frequenz, welcher über Q42 die Spannung am VCO mit diesen Referenzspannungen vergleicht. Erreicht VCOS den oberen oder unteren Wert der Referenzspan¬ nung, erfolgt über Q41 bei Erreichen von VF-Reset oder bei Erreichen von VG über Q38-Set an dem Flip-Flop Q43, Q44. An den Flip-Flop Transistoren Q43, Q44 ergibt sich durch die
Wahl des Stromes in den Stromquellen Q51, Q52, Q53, Q54 und den Kollektorwiderständen von 3,3 K ein differentielles Signal von 320mV, welches über Q45 ... Q50 den Schalter Ql, Q2 umschaltet. Die Besonderheit der bisher beschriebenen Schaltkreise ergibt sich aus dem Aufbau der Eingangsschaltung, die über Q36, Q37, Q40 den Strom aus Spannungsquelle Q9, Q10 in die Eingangs- stufen des Komparators spiegelt. Hier ergibt sich erfindungs¬ gemäß der Vorteil, daß der Eingangsstrom an der Basis von Q42 vom Strom im VCO-Umschalter Ql, Q2 abhängig gemacht wird und somit bei einer Frequenzvariation am Anschluß VCO im Verhält¬ nis 1:100 sich dieser Basisstrom um das gleiche Verhältnis verändert, wodurch die Darlingtonstufe Q42, Q39, Q41 in der Geschwindigkeit der VCO-Frequenz angepaßt wird und der sich ergebende Frequenzfehler durch den Basisstrom in Q42 gering gehalten wird.
Da die Stromquellen Q51 ... Q56 mit dem fest eingestellten Strom arbeiten, ist durch die Darlington-Eingangstransistoren Q33/Q34, Q35/Q38, Q42/Q41, Q42/Q39 die Impedanzanpassung an den VCO-Strom und die Umsetzung in konstante ECL-Pegel in den Kollektoren Q43, Q44 möglich.
Die Frequenzeinstellung erfolgt dabei durch folgende Schal- tungsausprägung: Bei den im Schaltungsbeispiel ausgeführten Spiegelverhältnis der Transistoren, ist die Maximalfrequenz des VCO durch den eingestellten Strom am Anschluß I/F, der Größe der Amplitude, VF - VG und die Größe des Kondensators am Anschluß VCO bestimmbar. Die Zeiten tl, t2, die Frequenz des VCO und das Puls-Pause-Verhältnis können wie folgt bestimmt werden:
Figure imgf000015_0001
0. 458 die Frequenz des VCO: • VCO [Hz] (8 ) tl + t2 Cv VcCoO ' R * : F t2 das Impuls-Pause-Verhältnis: F = = 56.37% (9)
^ tl + t2
VF - VG = 0,6V Dreiecksspannungshub
VD = 1,26V (Band-Gap Spannung) Rj/p: Widerstand am Anschluß I/F fyco: Frequenz des spannungsgesteuerten Oszillators DR :Impuls- Pause Verhältnis
Eine Einstellung der Frequenz ist über die Anschlüsse IREG und OPTO am Schaltkreis FCI durchführbar, wobei die Frequenz des VCO verringert wird. Der Stromspiegel Q208, Q209 spiegelt im Kollektor von Q208 den aus den Anschlüssen IREG oder OPTO fließenden Strom so in den Stromspiegel Q200 ... Q204, daß sich der Strom von Kollektor Q208 und Q70 subtraktiv überlagern. Erreicht der Wert des Stromes von Kollektor Q208 im Betrag den Wert des Stromes von Kollektor Q70, wird der Stromspiegel Q200 ... Q204 stromlos und die Frequenz am Anschluß VCO ist Null. Folgender Zusammenhang ist dabei gegeben:
t -opto/ireg = 1. 26 ^ S^ ( 10 )
R T) J-opto J-opto IF ' ~
Figure imgf000016_0001
-vcoopco/irβg [Hz] (12)
C -1-opto/ireg -£-opto/ireg
tl0pto/ireg: Entladezeit des Kondensators CVCO am Anschluß
VCO bei Stellung an den Anschlüssen OPTO oder IREG t^opto/ireg: Aufladezeit des Kondensators CVCO am Anschluß VCO bei Stellung an den Anschlüssen OPTO oder IREG
fVCO opto/ireg: Frequenz des VCO bei aktiven Anschlüssen
OPTO ODER IREG
Durch diese Art der Frequenzeinstellung ist ein großer Bereich der Frequenzvariation gegeben. In Figur 4 sowie Figur 10 bis 13 ist diesbezüglich der Zusammenhang grafisch darge¬ stellt. An einem integrierten Ausführungsbeispiel ist eine Frequenzvariation von mehr als 1 : 700 realisierbar.
Die Eingänge OPTO und IREG werden am Kollektor Q209 (FCI) zusammengeführt und wirken auf die FrequenzStellung als ODER- Schaltung. Somit kann beispielsweise OPTO eine Kontrollfunk¬ tion der Sekundärseite des Wandlers über einen Optokoppler vornehmen und IREG eine Kontrolle des MaximalStromes des pri- märseitigen Leistungstransistors ermöglichen.
Eine Pulsweitenmodulation erfolgt bei der in Fig. 6, 7, 8, 9 dargestellten Schaltungsanordnung wie nachfolgend erläutert: Über den PWMS Q28, Q29 wird der am Anschluß CPG angeordnete Kondensator gesteuert. Bei gleicher Größe der Kondensatoren CVCO und CPG wird, falls keine Einstellung an den Anschlüssen OPTO und IREG erfolgt durch die Einstellung der Stromquelle Q206, Q15/Q16, Q30, Q75 gegenüber den Stromquellen Q200, Q3/Q4, sich der Kondensator am Anschluß VCO geringfügig (ohne Korrektur von Q17, Q18, Q19) schneller entladen und die untere Schwelle, die mit VG vorgegeben ist, erreichen.
Dadurch wird über Q35, Q38 ... Q43, Q44 am ECL-Flip-Flop Q43, Q45 ein Set ausgeführt. Über die Level-shift-Anordnung Q45 ... Q50 gelangt das differenzielle Signal an Q84, Q98 und führt hier über Q98 ein Set im ECL-Flip-Flop Q87, Q88 aus. Durch die Schaltungsausgestaltung der Ansteuerschaltung des ECL-Flip-Flop/PWM (PWM) wird eine stromsparende Triggerung mit einem geringen Komponentenaufwand und geringen Laufzeiten erreicht. Nur positive Flanken an den Emittern von Q50, Q48 sind in der Lage ein Set oder Reset auszuüben. Ein Set erfolgt mit Q98, der den Set-Strom aus C2 entnimmt. Ein Reset erfolgt mit Q85, der den Reset-Strom aus Cl entnimmt. Die Zeitkonstanten Cl, C2, R (10K Ohm), sind so bemessen, daß bezüglich der höchsten VCO-Frequenz VCOfmax ein Set oder Reset sicher in der halben Periodendauer abgeklungen ist.
Über die Level-Shift-Anordnung Q89 ... Q94 wird nach erfolg- te Set der Schalter Q28, Q29 im PWMS umgeschaltet. Der Kon¬ densator C2 am Anschluß CPG lädt sich über Q206 auf. Der Strom im Kollektor Q206 ist wiederum so eingestellt, daß die Aufladung früher als am Kondensator C2 am Anschluß CVCO abge¬ schlossen ist. Erreicht das Potential am Kondensator C2 die Spannungspegel VF, verharrt er an diesem Spannungspegel, Fig. 7 und Fig. 8, wegen der Differenzstufe Q17/Q18, Q19, dem Gleichgewicht der Ströme Q206/Kollektor Q19/Kollektor/Basis und der Ausführung von Q19 als Diode. Die unsymmetrische Aus¬ bildung der Differenzstufe Q17 ... Q19 mit der Fläche 2 :1 ergibt eine gewünschte Korrektur des Spannungspegels um +18 mV auf den sich der Kondensator C2 gegenüber VF auflädt, weil bei Entladung nicht sofort der volle Strom im Kollektor von Q15, Q16 von Q17, Q18 übernommen wird (siehe Fig. 6) .
Ausgehend von diesen Voreinstellungen erfolgt die Stellung der Pulsbreite durch RUe am Anschluß PG. Über den Kollektor Q79 wird zunächst ein Strom I vom Stromspiegel Q32, Q31 nach GND abgeleitet. RUe ist so bemessen, daß bei der unteren Ein¬ gangsspannung Ue ein Stromgleichgewicht zwischen dem Entlade- ström von Kollektor Q79 und dem Strom in RUe vorhanden ist. Vergrößert sich die Spannung an RUe so wird der Stromspiegel Q32, Q31 aktiv und trägt in der Entladephase des Kondensators CPG zu dessen schnelleren Entladung bei. Über die Differenz¬ stufe Q20 ... Q27, die durch die Basis von Q25 und dem Buffer Q125, Q81 mit der unteren Referenzspannung VG verbunden ist, wird bei Entladung des Kondensators CPG auf VG über den Kol¬ lektor von Q24 am Flip-Flop Q87, Q88 ein Set ausgeführt, wodurch über den Level-shift Q89 ... Q84 die Differenzstufe Q28, Q29 umgeschaltet wird und der Aufladevorgang am Konden¬ sator C2 beginnt.
Betrachtet man diesen Vorgang unter der Annahme, daß die Ent¬ ladung des Kondensators C2 schneller stattgefunden hat als die Entladung des Kondensators CVCO, so ist festzustellen, daß am ECL-Flip-Flop/PWM ein Set ausgeübt wurde, ohne daß eine Beeinflußung vom Komparator, ECL-Flip-Flop/Frequenz VCO vorhanden war.
Ein Set, durch das Flip-Flop Q43, Q44 bleibt wirkungslos, weil Q87, Q88 bereits gesetzt ist. Da jedoch der Kondensator C2 bei Erreichen der Spannung VF verharrt und nur ein Reset an Q87, Q88 durch Q43, Q44 ausgeführt werden kann, ist nun folgender Zusammenhang für die ECL-Signale an MOSL/MOSH her¬ gestellt: Die Frequenz ist durch die Zeitvariable Tl, Rj/p und den Hub VF-VG festgelegt. Die Pulsbreite kann über die Spannung Ue kontinuierlich verringert werden. Die Pulsbreite verhält sich durch die Ausführung der Schaltung umgekehrt proportional zur EingangsSpannung Ue; eine Verdopplung der Eingangsspannung führt zur Halbierung der Pulsbreite.
Folgender Zusammenhang ist mit den vorhandenen Spiegelver- hältnissen der Transistoren des Ausführungsbeispiels gegeben:
Figure imgf000019_0001
Einsatzschwelle für On-Zeit-Verkürzung
Ue 1.26
0.75 (15)
Rue RlF ' ^ t2pg: ON-Zeit bei Pulsweitenstellung Ue/Rτje:Strom für On-Zei -Verkürzung
Die Diodenflußspannung Q23 ist hier nicht berücksichtigt, kann aber für genauere Betrachtungen von Ue subtrahiert wer¬ den.
Die Figuren 10, 11 und 12 zeigen Spannungsverläufe am Anschluß MOSH in Abhängigkeit von Ue. Da die EingangsSpannung Ue über den Strom in Rue direkt auf den Kondensator CPG wirkt, kann die Pulsbreite ohne Verzöge¬ rung variiert werden. Durch den Anschluß von RUe an die Ein¬ gangsspannung und Wirkung auf die Pulsbreite bei Überschrei¬ tung der Schwellenspannung Ue ist eine weitere Bedingungen abgesichert, die darin besteht, daß falls über IREG oder OPTO die Frequenz am CSVCO verringert wird, sich die Periodendauer erhöht, die Pulsdauer sich aber nicht verändern kann, da durch die Voreinstellung der Spannungsverläufe an VCO und CPG in der Art, daß der Spannungsverlauf für die Maximalfrequenz bei Entladung an CPG um weniger als 1% langsamer verläuft als an CVCO, der. Set Impuls für das Flip-Flop Q87, Q88 bei Fre¬ quenzverringerung sofort durch Q24 erfolgt. Die Schaltung ermöglicht somit eine unabhängige Stellung von Pulsbreite und Frequenz. Nur bei der eingestellten Maximalfrequenz und mini¬ maler Eingangsspannung Ue wird das größte Puls-Pause erreicht.
Fig. 10 zeigt den Spannungsverlauf am Anschluß MOSH ohne PulsVerkürzung über den Anschluß PG.
Fig. 11 zeigt den Spannungsverlauf am Anschluß MOSH mit Puls¬ verkürzung von 0.4 Tma MOSH über den Anschluß PG:
Fig. 12 zeigt den Spannungsverlauf an MOSH mit PulsVerkürzung von O.OδTmax Mostjüber n Anschluß PG. Fig. 13 zeigt einen Spannungsverlauf an MOSH durch Frequenz¬ stellung mit Stromeinprägung an den Anschlüssen OPTO oder IREG. PG ist nicht aktiv.

Claims

Patentansprüche
1. Schaltungsanordnung (ANSS) zur Ansteuerung eines Schalt- Umrichters (5) oder Schaltnetzteils mit einem an einen Puls¬ weitenmodulator (PWM) angeschlossenen Oszillator (VCO) und einen im Hauptstromkreis des Umrichters (5) angeordneten elektronischen Schalter (4), wobei der elektronische Schalter (4) von einem Durchsehaltesignal (Up) gesteuert wird, dessen Frequenz (VCOfx) über mindestens einen Steuereingang (IREG, OPTO) des Oszillators (VCO) und dessen Impuls/Pause Verhält¬ nis (DR) über mindestens einen Steuereingang (PG) des Puls¬ weitenmodulators (PWM) veränderbar ist, wobei der Pulsweiten¬ modulator (PWM) eine kapazitive Speichereinheit (C2) auf- weist, die mit einer Entladeeinheit (PWMS) und einer Ladeein¬ heit (ICSPG) sowie mit einem ersten Eingang (Kl) eines Kompa¬ rators (PWMT) verbunden ist, dessen zweiter Eingang (K2) mit einer ersten Referenzspannung (VG) verbunden ist, d a d u r c h g e k e n n z e i c h n e t , daß die Ladeeinheit (ICSPG) mit einer weiteren Vergleichsein¬ heit (CSPG) verbunden ist, daß eine Steuereinheit (FFPWM) vorgesehen ist, deren erster Eingang (El) mit dem Ausgang des Komparators (PWMT) und deren zweiter Eingang (E2) mit dem Ausgang des Oszillators (VCO) verbunden ist, daß mindestens ein Ausgang der Steuereinheit (FFPWM) mit der Entladeeinheit (PWMS) verbunden ist, daß, von dem Oszillator (VCO) gesteuert, durch die Steuerein¬ heit (FFPWM) eine von einem definierten Potential ausgehende Entladung des Speicherelementes (2) eingeleitet wird während von der Steuereinheit (FFPWM) das Durchschaltesignal (Up) abgegeben wird, daß bei Erreichen der am Komparator (PWMT) anliegenden ersten Referenzspannung (VG) durch ein zur Steuereinheit (FFPWM) geführtes Ausgangssignal des Komparators (PWMT) die Entladung und mit ihr das Durchschaltesignal (Up) beendet wird und daß anschließend das Speicherelement (C2) erneut auf das definierte Potential aufgeladen wird.
2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß als Ladeeinheit (ICSPG) eine mit einem Anschluß an dem Betriebspotential angeschaltete erste Konstantstromquelle (SQ1) vorgesehen ist, daß die Vergleichseinheit (CSPG) aus einer zweiten Konstant- Stromquelle (SQ2) und aus einem an deren Ausgang angeschalte¬ ten Emitter eines mit dem Kollektor an das Betriebspotential angeschalteten ersten Transistors (Q18) , dessen Basis an einer zweiten Referenzspannung (VF) liegt, und einer eben¬ falls an den Ausgang der zweiten KonstantStromquelle (SQ2) angeschalteten ersten Diode (Q19), die in Reihe mit der ersten Konstantstromquelle (SQ1) geschaltet ist, besteht.
3. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die Entladeeinheit (PWMS) aus einer Differenzstufe (PWMS) mit zwei emittergekoppelten Transistoren (Q28, Q29) und einer dritten Konstantstromquelle (SQ3) gebildet ist, zu der ein Transistor (Q31) einer Stromspiegelschaltung (SS) parallel geschaltet ist und an der Basis des Transistors (Q31) der Stromspiegelschaltung (SS) sowohl die Anode einer zweiten
Diode (Q32) als auch ein Widerstand (RUe) angeordnet ist, daß an dem Widerstand (RUe) eine den Transistor (Q31) der Strom¬ spiegelschaltung (SS) steuernde Stellgröße (Ue) anliegt.
4. Schaltungsanordnung nach einem der vorhergehenden Ansprü¬ che, d a d u r c h g e k e n n z e i c h n e t , daß die Stellgröße (Ue) die Eingangsspannung ist.
5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Entladung des Speicherelementes (C2) und eines weite¬ ren die Folgefrequenz (VCOfx) des Oszillators (VCO) beein¬ flußenden weiteren Speichereinheit (Cl) durch zwei sich seriell triggernde Kippstufen (FF1, FF2) eingeleitet wird, wobei die erste Kippstufe (FF2) in der Steuereinheit (FFPWM) des Pulsweitenmodulators (PWM) und eine weitere Kippstufe (FF1) im Oszillator (VCO) angeordnet ist.
6. Schaltungsanordnung nach einem der vorhergehenden Ansprü¬ che, d a d u r c h g e k e n n z e i c h n e t , daß das Impuls/Pause Verhältnis (DR) des Durchschaltesignals (Up) unabhängig von der maximalen Folgefrequenz (VCOfmax) des Oszillators (VCO) einstellbar ist.
7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Speichereinheiten (Cl, C2) Kondensatoren sind.
8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß bei Verringerung der Folgefrequenz (VCOfx) des spannungs- gesteuerten Oszillators (VCO) die Eingangsimpedanz der Nach¬ folgeschaltungen angepaßt ist.
9. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß der Oszillator (VCO) ein spannungsgesteuerter Oszillator ist.
10. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Transistoren im ungesättigtem Betrieb arbeiten.
11. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß mit temperaturkompensierten Strömen gearbeitet wird.
12. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß diese in ECL- und Stromquellenschaltungstechnik auf einen Baustein integrierbar ist.
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