WO1997007594A1 - Circuit de verrouillage de phase et dispositif de reproduction d'image - Google Patents

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Fumihiro Takahashi
Shikiko Nachi
Norihisa Yamamoto
Makoto Furihata
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Hitachi, Ltd.
Hitachi Microcomputer System, Ltd.
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Definitions

  • the present invention relates to a technique particularly effective when applied to an integrated circuit device and a PLL circuit.5
  • AZD analog Z-digital
  • the reference signal fs input from the reference signal input terminal 11 and the oscillation output signal fv of the voltage controlled oscillator (VCO) 14 are divided by the frequency divider 15 as a (phase locked loop) circuit.
  • Signal (hereinafter referred to as the compared signal) Compares the phase with fd and generates a phase error signal corresponding to the phase difference between the two signals fs and fd.
  • the phase comparator 12 reduces the high-frequency component of the phase error signal to reduce the error signal voltage.
  • a low-pass filter 13 that obtains Vd, and a voltage-controlled oscillator that variably controls the frequency of the oscillation output signal fV and outputs it so that the frequency difference between the low-pass filter 13 and the reference signal fs is reduced by inputting the error signal voltage Vd. 14 and a frequency divider 15, and it is known that the signal divided by the frequency divider 15 is fed back to the phase comparator 12.
  • reference numeral 16 denotes an output terminal of the voltage controlled oscillator 14.
  • the phase comparator 12 includes a phase frequency comparator in which the polarity of the phase error signal when the frequency is shifted and the polarity of the phase error signal after the frequency is matched continuously operate.
  • (Frequency phase detector) may be used.
  • a PLL circuit using two phase comparators it can be used during synchronization acquisition for communication and the like.
  • the digital phase comparator is a method of detecting a phase difference between corresponding pulse edges of two signals. For this reason, a synchronizing signal that causes a pulse to be originally input to be lost and not to be input (hereinafter referred to as a signal dropout) as in a special reproduction of a VTR (video tape recorder) is generated by the phase comparator 12.
  • a signal dropout a synchronizing signal that causes a pulse to be originally input to be lost and not to be input
  • VTR video tape recorder
  • Noise may be superimposed on the synchronizing signal during special playback of a VTR, but when the synchronizing signal with such noise superimposed is used as the reference signal fs of the phase comparator 12, as shown in FIG. However, an erroneous phase error signal (output current lout in FIG. 29) continues to be output until the phase of the compared signal fd and the reference signal fs match.
  • the operation of the voltage control oscillator 14 that generates the clock signal for controlling the character display position is disturbed by the signal omission and noise, and the displayed characters fluctuate.
  • the present invention has been made in view of such circumstances, and it is a main object of the present invention to provide a PLL circuit capable of oscillating a stable output signal without being affected by jitter due to a dead area of a phase comparator.
  • Another object of the present invention is to provide a P circuit that operates stably without being affected by signal omission or noise.
  • a digital first phase comparator for detecting a time lag between pulse edges of corresponding phases of the reference signal and the signal to be compared, and a predetermined phase of the reference signal.
  • a second phase comparator which performs sampling during a predetermined period from the positive pulse edge to the negative pulse edge, is provided in parallel, and the phase error signal from the second phase comparator is supplied to the voltage-controlled oscillator near the mouth phase. Is input, and in the other phases, the two phase error signals are selectively selected by the switching switch so that the phase error signal is input from the first phase comparator.
  • the switching operation of the switching switch may be performed by a control signal output in synchronization with the compared signal from the frequency divider in the PLL circuit.
  • a supplementary circuit supplements a pulse at a timing near a predetermined time only to the reference signal input to the first phase comparator and inputs the pulse to the first phase comparator.
  • a circuit for detecting and removing noise of the reference signal is provided to remove the noise of the reference signal, and only the reference signal having a period within a predetermined range is input to the first phase comparator and the second phase comparator. did. Then, after detecting the noise, the operations of the first phase comparator and the second phase comparator are stopped for a predetermined period, for example, three cycles of the cycle of the reference signal from which the noise has been removed.
  • the PLL circuit synchronizes with a horizontal synchronization signal of the video signal in the video playback device and generates a clock signal for controlling a display position of character information added to the video signal,
  • a logic integrated circuit that controls the process of adding character information to a device is formed on the same semiconductor chip. is there.
  • the phase error signal is input from the sampling type second phase comparator to the voltage-controlled oscillator in the vicinity of the lock phase, which is a dead area in the digital phase comparator, so that the entire PLL circuit is As a result, the dead region is eliminated, and the stability of the oscillation output signal of the voltage controlled oscillator is improved.
  • the missing signal is supplemented by the complementing circuit, thereby preventing the first phase comparator from malfunctioning and increasing the stability and reliability of the PLL circuit.
  • FIG. 1 is a block diagram showing a configuration of a first embodiment of a PLL circuit according to the present invention.
  • FIG. 2 is a logic circuit diagram showing an example of a first phase comparator of the PLL circuit.
  • FIG. 3 is a timing chart illustrating the operation principle of the first phase comparator.
  • FIG. 4 is a timing chart showing an example of the operation timing of the first phase comparator.
  • FIG. 5 is a logic circuit diagram showing an example of a second phase comparator of the PLL circuit.
  • FIG. 6 is a timing chart illustrating the operation principle of the second phase comparator.
  • FIG. 7 is a timing chart showing an example of the operation timing of the PLL circuit of the first embodiment.
  • FIG. 8 is a block diagram showing the configuration of the second embodiment of the PLL circuit according to the present invention.
  • FIG. 9 is a block diagram showing the configuration of the third embodiment of the PLL circuit according to the present invention.
  • FIG. 10 is a block diagram showing an example of a complementary circuit of the PLL circuit.
  • Fig. 11 is a timing chart showing an example of the operation timing of the complementary circuit. is there.
  • FIG. 12 is a timing chart showing an example of the operation timing of the PLL circuit according to the third embodiment.
  • FIG. 13 is a block diagram showing a configuration of a fourth embodiment of the PLL circuit according to the present invention.
  • FIG. 14 is a block diagram showing an example of a noise detection and elimination circuit of the PLL circuit.
  • FIG. 15 is a timing chart showing an example of the operation timing of the noise detection and elimination circuit.
  • FIG. 16 is a timing chart illustrating an example of the operation timing of the PLL circuit according to the fourth embodiment.
  • FIG. 17 is a block diagram showing the configuration of the fifth embodiment of the PLL circuit according to the present invention.
  • FIG. 18 is a timing chart showing an example of the timing of the oscillation output signal fV of the VCO of the PLL circuit, the compared signal fd, and the time-division control signal TS.
  • FIG. 19 is a block diagram showing an embodiment of the 18 frequency divider of the PLL circuit.
  • FIG. 20 is a logic circuit diagram showing an embodiment of the 1/8 frequency divider decoder.
  • FIG. 21 is a timing chart showing an example of the input / output signal timing of the decoder.
  • FIG. 22 is a timing chart showing an example of the operation timing of the PLL circuit of the fifth embodiment.
  • FIG. 23 is a block diagram showing a configuration of a VTR which is one application example of the PLL circuit according to the present invention.
  • FIG. 24 is a block diagram showing the functions of the MPU of the VTR.
  • FIG. 25 is a block diagram showing an embodiment of the OSD of the MPU.
  • FIG. 26 is a block diagram showing a configuration of a conventional PLL circuit.
  • FIG. 27 is a phase comparison static characteristic diagram showing output characteristics of a phase error signal of a conventional PLL circuit.
  • Figure 28 shows the timing when signal loss occurs in the conventional PLL circuit. It is a chart.
  • FIG. 29 is a timing chart when noise is superimposed in a conventional PLL circuit.
  • FIGS. 1 to 7 A first embodiment of a PLL circuit according to the present invention is shown in FIGS. 1 to 7 and will be described below.
  • this PLL circuit has output currents Ioutl and Iout2 based on phase error signals obtained by a digital first phase comparator 22 and a sampling type second phase comparator 32, respectively. Is appropriately switched by the switching switch 40 and input to the low-pass filter 13 as the combined output current I out.
  • the first phase comparator 22 and the second phase comparator 32 operate in a time-sharing manner by the switching switch 40 so that the output currents Ioutl and Iout2 are not output to the low-pass filter 13 at the same time. Is done.
  • the switching switch 40 performs a switching operation in response to a time-division control signal TS input to a time-division control signal input terminal 41 from an external timing controller (not shown) or the like.
  • the low-pass filter 13 reduces the high-frequency component of the input combined output current lout to obtain the error signal voltage Vd.
  • the voltage controlled oscillator (VCO) 14 determines the frequency difference between the reference signal fs input from the reference signal input terminal 11 to the first and second phase comparators 22 and 32.
  • the frequency of its own oscillation output signal fv is adjusted and output to the frequency divider 15 and the output terminal 16 so as to be smaller and synchronized.
  • the frequency divider 15 divides the frequency of the oscillation output signal fv to the same frequency as the reference signal fs to generate a compared signal fd, and outputs the signal to the first and second phase comparators 22 and 32, respectively.
  • the phase comparators 22 and 32 compare the phases of the compared signal fd and the reference signal fs, and output the output currents Ioutl and Iout2, respectively.
  • the oscillation output signal fv output from the voltage controlled oscillator 14 oscillates at N times (N is an integer of 2 or more) times the frequency of the reference signal fs. Therefore, the frequency divider 15 divides the frequency of the oscillation output signal fv by 1 / N (1ZN). If the oscillation frequency of the voltage controlled oscillator 14 is the same as the frequency of the reference signal fs, The frequency divider 15 becomes unnecessary.
  • the PLL circuit uses, for example, a horizontal synchronization signal of a video signal of a TV or the like as a reference signal fs, a click signal for controlling a character display position when adding text information to a video, or the like.
  • the clock signal for the AZD conversion of the video signal is generated by the voltage controlled oscillator 14.
  • FIG. 2 shows an example of the first phase comparator 22.
  • This phase comparator 22 is, for example, a phase frequency comparator formed by a combination of a latch and an inverter using a NAND gate. Then, the corresponding rising pulse edges of the reference signal fs input from the reference signal input terminal 11 and the compared signal fd input from the frequency divider 15 via the input terminal 17 are compared.
  • reference numeral 18 denotes a reset terminal of the phase comparator 22.
  • phase comparison for example, as shown in FIG. 3, when the phase of the compared signal fd is behind the reference signal fs, the up output U1 in the phase comparator 22 and the compared signal fd When the phase is advanced, a signal (phase error signal) corresponding to the phase difference is output to the down output D1 in the in-phase comparator 22.
  • phase error signal is output to the up output U1
  • the switch circuit 221 in the phase comparator 22 is turned on, and the positive (+) current source 220 is connected to one input terminal 401 of the switching switch 40 and input. A positive output current Ioutl flowing to the terminal 401 flows.
  • phase error signal When the phase error signal is output to the down output D1, the switch circuit 226 in the phase comparator 22 is turned on, and the negative (one) current source 225 is connected to the input terminal 401 of the switching switch 40. A negative output current I outl flows from the input terminal 401 to the ground point. As shown in FIG. 4, the phase comparator 22 outputs a very small phase error signal to the outputs U1 and D1 near the lock phase (the fifth pulse from the left in U1 in FIG. 4, and the left pulse in D1 in FIG. 4). (The first pulse) does not output the current Ioutl.
  • FIG. 5 shows an example of the second phase comparator 32.
  • the phase comparator 32 selects the negative current source 321 by the switch circuit 320 in the phase comparator 32 when the compared signal fd input from the frequency divider 15 via the input terminal 17 is at the High level.
  • the switching circuit 320 The positive current source 322 is selected.
  • the switch circuit 325 in the phase comparator 32 that is turned on / off by the reference signal fs input from the reference signal input terminal 11 causes the current selected by the switch circuit 320 during the period when the reference signal fs is at the High level. Sampling is performed. Accordingly, from the phase comparator 32 to the second input terminal 402 of the switching switch 40 (see FIG.
  • the reference signal fs is at the High level and the compared signal fd is When the signal is at the ow level, the positive output current Iout2 flows. When both the reference signal fs and the compared signal fd are at the High level, the negative output current Iout2 flows.
  • FIG. 7 shows an example of output timings of the output current I outl of the first phase comparator 22, the output current I out2 of the second phase comparator 32, and the combined output current I out described above.
  • the time-division control signal TS for controlling the timing of the switching operation of the switching switch 40 has a time width before and after the rising (positive) pulse edge which is the lock phase of the compared signal fd. Is a signal having Therefore, the output current Iout2 is output from the second phase comparator 32 in the vicinity of the lock phase where the first phase comparator 22 does not output the output current Ioutl due to the above-described dead zone. Thereby, the combined output current I out is output even near the lock phase. That is, the first phase comparator 22 performs the phase control in a state where the phase is largely shifted from the frequency control, and the second phase comparator 32 performs only the phase control in the state where the phase shift is small. become.
  • the dead area of the entire PLL circuit is eliminated, the operation of the voltage controlled oscillator 14 is stabilized, and the stability of the oscillation frequency of the oscillation output signal fV is improved.
  • FIG. 8 shows a second embodiment of the PLL circuit according to the present invention.
  • This PLL circuit differs from the first embodiment in that the time-division control signal TS is generated by the frequency divider 15 and input to the switching switch 40 as shown in FIG.
  • Other configurations are the same as those in the first embodiment, and thus the same reference numerals are given and the description is omitted.
  • the oscillation output signal fv is oscillated by the voltage controlled oscillator 14 at a frequency eight times as high as the reference signal fs. Then, the divider 15 divides the oscillation output signal fv into a frequency of 1/8 (1Z8) to obtain a compared signal fd. g The frequency divider 15 of this embodiment forms a signal having a duty ratio of 1/8 and outputs it as a time-division control signal TS.
  • FIGS. 9 to 12 A third embodiment of the PLL circuit according to the present invention is shown in FIGS. 9 to 12 and will be described below.
  • This PLL circuit is different from the PLL circuit of the second embodiment in that the first phase comparator
  • a complementing circuit 50 is provided before 22 to compensate for the missing signal of the reference signal fs, so that the reference signal fs is input to the first phase comparator 22 in a state where there is no missing signal. Since the second embodiment is the same as the second embodiment, the same reference numerals are given and the description is omitted.
  • FIG. 10 and FIG. 11 show an example of the complementary circuit 50 and an example of its operation timing.
  • the complementary circuit 50 includes a counter 501 for measuring the number of pulses of the clock signal CK serving as a reference, and a predetermined value N (preset) in which the count value of the counter 501 corresponds to the original cycle of the reference signal: fs. And a match detection circuit 502 that detects the match and outputs a complementary signal. Therefore, the reference clock signal
  • the frequency of No. 15 CK is assumed to be sufficiently higher than the frequency of the reference signal fs.
  • the complementary signal output from the coincidence detection circuit 502 is input to an OR gate 504 having the reference signal fs as one input.
  • the OR gate 504 outputs the reference signal f s ′ supplemented with the complement signal to the first phase comparator 22.
  • the reset terminal of the counter 501 receives the reference signal fs and the complement signal as inputs.
  • the output signal of the R gate 503 is input. Therefore, when the pulse of the reference signal fs is input to the complementary circuit 50 or the pulse of the complementary signal is input from the coincidence detection circuit 502, the counter 501 is reset and counts up from “0” again.
  • FIG. 12 shows an example of the output timing of the output current I.25 outl of the first phase comparator 22, the output current Iout2 of the second phase comparator 32, and the combined output current lout when the complementary circuit 50 is provided. It is shown.
  • the complementing circuit 50 when a signal dropout occurs in the reference signal fs, the complementing circuit 50 is slower than the original period (1 / fso) of the reference signal and the above-described insensitiveness of the first phase comparator 22 is obtained.
  • a complementary signal is generated at a timing ((1Z f so) + ⁇ ) that can enter the region and output to the first phase comparator 22. in addition Therefore, when the complementary signal is not compensated, the current (shown by a broken line in FIG.
  • FIGS. 13 to 16 A fourth embodiment of the PLL circuit according to the present invention is shown in FIGS. 13 to 16 and will be described below.
  • This PLL circuit is a noise detection and elimination circuit 60 that detects and eliminates noise superimposed on the reference signal fs before the complementary circuit 50 and the second phase comparator 32 in the PLL circuit of the third embodiment. Is provided so that the noise of the reference signal fs is removed and input to the first phase comparator 22 and the second phase comparator 32.
  • Other configurations are the same as those in the third embodiment, and thus the same reference numerals are given and the description is omitted.
  • the noise detection and elimination circuit 60 includes a power counter 601 that measures the number of pulses of the CK signal CK, which is a reference having a frequency sufficiently higher than the reference signal fs, and a count value of the counter 601 that is a reference signal. Detects a match with two predetermined values Nl and N2 (N1 and N2, both of which are preset) that have a temporal width before and after the value corresponding to the original cycle of fs. And a coincidence detection circuit 602 that outputs a coincidence signal NW until the count value reaches N1 from N2 with zero being reset.
  • the match signal NW output from the match detection circuit 602 is input to an AND gate 603 having the reference signal fs as one input. Therefore, the pulse of the reference signal fs input while the count value of the counter 601 is between N2 and N1 (that is, near the timing corresponding to the original period of the reference signal fs) is not a noise but a legitimate signal.
  • the reference signal fs "output from the AND gate 6 and from which the noise has been removed is obtained.
  • the reference signal fs" from which the noise has been removed is output to the second phase comparator 32 At the same time, while being output to the complementing circuit 50 and supplementing the complementary signal, the signal is sent to the first phase comparator 22.
  • the reference signal fs "from which the noise output from the AND gate 603 has been removed is input to the reset terminal of the counter 601.
  • the match signal NW output from the match detection circuit 602 is inverted and becomes one of the input signals of the AND gate 604 as a noise detection removal signal.
  • the other input of this AND gate 604 is a reference signal fs. Therefore, the pulse of the reference signal fs input when the noise detection elimination signal is at the High level is output from the AND gate 604 as a detection noise signal.
  • the output detection noise signal is sent to an off-signal generation circuit (not shown).
  • a control signal (a phase comparator off signal) for stopping the operation of the first and second phase comparators 22 and 32 for a predetermined period is generated by the off signal generation circuit. Operation of 32 is stopped. As described above, the operation of the first and second phase comparators 22, 32 is stopped for a predetermined period after the noise is detected, because once the noise is superimposed on the reference signal fs, the noise is continuously superimposed. This is because there are times.
  • FIG. 16 shows the output current I outl of the first phase comparator 22, the output current I out2 of the second phase comparator 32, and the output timing of the combined output current I out when the noise detection and elimination circuit 60 is provided.
  • An example is shown. As shown in the figure, when the pulse of the reference signal fs is input within a period shorter than the original period (lZfso) of the reference signal fs (time width TN when the noise detection removal signal is at the High level). The noise detection-removal circuit 60 detects the pulse as noise and does not output it to the outside.
  • phase comparator off signal is generated by the off signal generation circuit based on the detected noise, and the operation of the first and second phase comparators 22 and 32 is performed only for a predetermined period by the phase comparator off signal. Stopped.
  • the operation stop period of the phase comparators 22 and 32 is not particularly limited, but in FIG. 16, the period is three periods of the reference signal fs "from which noise has been removed.
  • FIGS. 17 to 22 A fifth embodiment of the PLL circuit according to the present invention is shown in FIGS. 17 to 22 and will be described below.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • this PLL circuit has a digital first phase comparator 2
  • phase error signals obtained from the up output U1 and the down output D1, and the phase error signals obtained from the up output U2 and the down output D2 of the second phase comparator 33 of the sampling method respectively.
  • the phase error signals U1, D1, U2, and D2 are appropriately switched by the switching switch circuit 42, and only one of the phase error signals is made valid and input to the CMOS inverter circuit 43.
  • the current (error current) I out based on the error signal is caused to flow by the one circuit 43.
  • the switching switch circuit 42 performs a switching operation in response to the time division control signal TS sent from the frequency divider 15.
  • the first phase comparator 23 is, for example, a pair of current sources from the phase comparator 22 shown in FIG.
  • the switch circuit switches the phase error signals Ul and Dl by comparing the phases of the input reference signal fs and the input signal fd.
  • the phase error signal U1 is output directly to the reference signal fs when the phase of the compared signal fd is delayed with respect to the reference signal fs, and the phase error signal D1 is output with respect to the reference signal fs. Output when the phase of the comparison signal fd is advanced.
  • the second phase comparator 33 compares the phases of the input reference signal fs and the signal to be compared fd, samples the phase error signals U2 and D2 only while the reference signal fs is at the High level, and When the comparison signal fd is low, the phase error signal U2 is switched. The phase error signal D2 is directly output to the switch circuit 42 when the compared signal fd is at the High level.
  • the switching switch circuit 42 includes, for example, a first inverter circuit INV1 for inverting the time division control signal TS output from the frequency divider 15, a phase error signal U1 output from the first phase comparator 23, and an inverter.
  • the first AND circuit AND1 to which the inverted signal of the time division control signal TS inverted by the input circuit INV1, is input, the phase error signal U2 output from the second phase comparator 33, and the time division control signal TS
  • a third AND circuit AND3 to which the phase error signal D1 output from the first phase comparator 23 and the inverted signal of the time division control signal TS are input.
  • the output signal of the first OR circuit OR1 is inverted by the second inverter circuit INV2 to form the CMOS inverter circuit 43.
  • the PMOSFET p-type insulated gate field effect transistor
  • Qp Is entered.
  • the output signal of the second OR circuit OR2 is input to the gate of an NMOSFET (n-type insulated gate field effect transistor) Qn constituting the CMOS inverter circuit 43.
  • the CMOS inverter circuit 43 functions as a current source through which an error current Iout flows when one of the PMOSFET Qp and the NMOSFET Qn is turned on based on an output signal (error signal) of the switching switch circuit.
  • a positive (+) error current Iout flows from the positive power supply voltage line Vcc to the low-pass filter 13 via the resistor Rl, the PMOSFET Qp and the resistor R3.
  • the NMOSFET Qn is on, a negative (1) error current lout flows from the low-pass filter 13 to the ground via the resistor R3, the NMOS FET Qn, and the resistor R2.
  • the low-pass filter 13 removes the high-frequency component of the error current lout to generate an error signal voltage Vd, and outputs it to the voltage controlled oscillator 14.
  • the voltage-controlled oscillator 14 receives the error signal voltage Vd and adjusts its own oscillation frequency.
  • the signal: fv is output to the frequency divider 15 and the output terminal 16.
  • the frequency divider 15 divides the frequency of the output signal fv of the voltage controlled oscillator 14 to obtain a compared signal fd, generates a time-division control signal TS, and outputs it to the switching circuit 42. That is, since the compared signal fd and the time-division control signal TS are both signals obtained by dividing the output signal fv of the voltage controlled oscillator 14, the output of the voltage controlled oscillator 14 as shown in FIG. When the frequency of the signal fv changes, the frequencies of the compared signal fd and the time-division control signal TS also change correspondingly. Although not particularly limited, in the present embodiment, the frequency divider 15 divides the frequency of the output signal fv of the voltage controlled oscillator 14 to 1/8 (1Z8).
  • FIG. 19 shows an outline of an example of the frequency divider 15.
  • the frequency divider 15 includes, for example, three 1/2 frequency dividers 150, 151, and 152 connected in series for dividing the frequency of an input signal by half (1 2),
  • the output circuits (divided signals) a, b, and c of the detectors 150, 151, and 152 are input, and the decoding circuit 1 53 that generates the compared signal fd and the time-division control signal TS based on the input signals a and bc It is composed of
  • the output signal a of the first 1 ⁇ 2 frequency divider 150 is a divided signal obtained by dividing the output signal fv of the voltage controlled oscillator 14 by 12 and the output signal b of the second 12 frequency divider 151 is the signal fv.
  • the output signal c of the third frequency divider 152 is a frequency-divided signal obtained by
  • the decoding circuit 153 includes two AND signals to which the frequency-divided signals a, b, and c output from the three 12 frequency dividers 150, 151, and 152 or their inverted signals are input.
  • the circuit is composed of circuits AND5 and AND6 and an OR circuit OR3 to which the output signals of the two AND circuits AND5 and AND6 are input.
  • the fifth AND circuit AND5 receives the 1/2 divided signal a, the 14 divided signal b, and the 18 divided signal c from the frequency dividers 150, 151, and 152.
  • the input terminal for the 1Z8 divided signal c of the fifth AND circuit AND5 is enabled when it is at the low level.
  • the sixth AND circuit AND6 receives the 1/2 frequency-divided signal a, the 1/4 frequency-divided signal b, and the 1/8 frequency-divided signal c from the frequency dividers 150, 151, and 152.
  • the input terminals of the 12-divided signal a and the 1Z4-divided signal b of the sixth AND circuit AND6 are enabled when they are at the Low level.
  • Third o The time division control signal TS is output from the transfer circuit OR3. Therefore, as shown in FIG. 21, when the 12 divided signal a, the 1/4 divided signal b and the 1/8 divided signal c are at the High level, the High level and the Low level, respectively, or at the Low level.
  • the time-division control signal TS is at the High level, and at other times, it is at the Low level.
  • the 1Z8 frequency-divided signal c is output as it is as the compared signal fd.
  • FIG. 22 shows an example of the output timings of the above-described phase error signals Ul and D1 of the first phase comparator 23, the phase error signals U2 and D2 of the second phase comparator 33, and the error current lout. I have.
  • the time-division control signal TS when the time-division control signal TS is at the low level, an error current Iout flows based on the phase error signals Ul and D1 output from the first phase comparator 23, and the time-division control signal TS Is high, that is, when the locked phase of the compared signal fd is in the vicinity of the locked phase (which is the dead area of the first phase comparator 23), the phase error signals U2, U2 output from the second phase comparator 33 are output.
  • An error current Iout flows based on D2.
  • the first phase comparator 23 performs the frequency control and the phase control in a state where the phase is largely shifted, and the second phase comparator 33 performs the phase control in a state where the phase shift is small. Since only the phase control is performed, the dead area of the entire PLL circuit is eliminated, the operation of the voltage controlled oscillator 14 is stabilized, and the stability of the oscillation frequency of the oscillation output signal fV is improved.
  • the first phase comparator 23 and the second phase comparator 33 perform the time division operation based on the time division control signal TS.
  • the signals Ula, Ulb, Ulc, Uld, Ule, Ulf, Ulg, Dla, Dlb, U2a, U2b, and D2a in the portion that did not contribute to the output of the error current Iout were shown by broken lines.
  • FIG. 23 shows an example in which the PLL circuit according to the present invention is applied to a VTR.
  • a radio wave received via the antenna 70a is detected and selected by the tuner 71, a video signal reproduced from the video tape 72, or a video signal (video signal) reproduced from the video tape 72, or via the external video signal input terminal 73.
  • a video signal input from an external video camera 73a is converted into a so-called video signal processing circuit 77a.
  • MPU microcomputer
  • the MPU 74 converts the input video signal from analog to digital, performs arithmetic processing on it, reproduces the video on the monitor (TV) 75 a connected to the output terminal 75, and displays the background of a predetermined color (for example, blue). Display, and add textual information to the video or background. Further, the MPU 74 outputs a control signal to a motor that is a driving unit of the tuner 71 and the video tape 72, and controls the operation of the motor. In such control processing, for example, a control command sent from a remote control device (not shown) attached to the VTR 7 is supplied to the MPU 74 via the external control command input terminal 70. It is performed by
  • the PLL circuit according to the present invention is built in the MPU 74 and is used as a clock generation device for controlling a character display position.
  • FIG. 24 is an explanatory diagram of functions of the MPU 74.
  • the MPU 74 controls the playback of VTR7, special playback such as slow motion, recording, fast forward and rewind, and other processing.
  • System control 74a timer recording of VTR7 (recording of programs by reservation)
  • Timer control 74b that controls the clock function when performing the operation, etc.
  • the tuner control 74c that controls the tuner function when performing the channel selection
  • the various motors 75c that insert and remove the video tape 72 and feed the tape.
  • Servo control and servo function 74d and OSD (on-screen display) function 744e to control the character display position when adding text information to the video signal as described above.
  • the MPU 74 outputs video signals to the monitor 75a, the integrated circuit for display (display IC) 75b, and the video signal output terminal.
  • FIG. 25 shows an embodiment of the OSD 74e.
  • the video signal input to the OSD 74e is branched and sent to the sync separation circuit 740 and the mixing circuit 743.
  • the sync separation circuit 740 separates a sync signal from the transmitted video signal and outputs the sync signal to the PLL circuit 741 to which the present invention is applied.
  • the PLL circuit 741 generates a clock signal for character display position control using the synchronization signal as the reference signal fs, and outputs the clock signal to the character generator 742.
  • the character generator 742 outputs character information to the mixing circuit 743 based on the clock signal sent from the PLL circuit 741.
  • the mixing circuit The character information sent from the character generator 742 and the video signal are added and output to a monitor or the like.
  • the time lag between the pulse edges of the corresponding phases of the reference signal fs and the compared signal fd is detected.
  • the output current I out2 based on the phase error signal from the second phase comparator 32 is input to the voltage controlled oscillator 14 near the lock phase by the switching switch 40 in the vicinity of the lock phase.
  • the digital first phase comparator 2 detects a time shift between pulse edges of the corresponding phase of the reference signal fs and the signal fd to be compared.
  • 3 and a second phase comparator 33 for sampling in a predetermined period between a positive pulse edge and a negative pulse edge of a predetermined phase of the reference signal fs are provided in parallel, and the switching switch circuit 42
  • one of the phase error signals U2 and D2 is input from the second phase comparator 33 to the voltage-controlled oscillator 14, and the other phase is input to the voltage-controlled oscillator 14 by the first phase comparator.
  • the second phase is supplied to the voltage-controlled oscillator 14 near the lock phase, which is the dead area of the first phase comparator 23.
  • Comparator 33 receives phase error signals U2 and D2 In the stability of the oscillation output signal f v of the voltage controlled oscillator 1 4 is improved.
  • the reference signal fs when the reference signal fs is lost, only the reference signal fs input to the first phase comparator 22 is output. Since the pulse is complemented by the complementing circuit 50 and input to the first phase comparator 22, malfunction of the first phase comparator 22 is prevented, and stability and reliability of the PLL circuit are improved. . Further, according to the fourth embodiment (FIG. 13), the noise of the reference signal fs is detected and removed by the noise detection / removal circuit 60, and the first phase comparator 22 and the second phase comparator The first and second phase comparators 22 and 32 are stopped for a predetermined period after the noise is detected. This prevents malfunction of the PLL circuit and increases the stability and reliability of the PLL circuit.
  • this PLL circuit as a generator of a clock for controlling the character display position to be added to the video signal, the horizontal synchronizing signal has no noise or missing signal due to special reproduction of the VTR or a weak electric field. Even in some cases, the operation of the PLL circuit is stable and clear characters can be displayed on the screen.
  • the sampling operation of the AZD converter is stabilized by using this PLL circuit as a clock generator when performing A / D conversion of video signals.
  • the first phase comparator 22 is not limited to the configuration described above, and may be configured in any way as long as it is of a digital type.
  • the second phase comparator 32 is not limited to the above-described configuration, and may be configured in any manner as long as it is of a sampling type.
  • the complementing circuit 50 is not limited to the above-described configuration, and may have any configuration as long as it can compensate for the missing signal of the reference signal fs.
  • the noise detection / removal circuit 60 is not limited to the above-described configuration, and may have any configuration as long as it can detect and remove noise superimposed on the reference signal: fs.
  • switch circuit 42 is not limited to the configuration of the fifth embodiment.
  • VTR7, MPU74 and OSD74e can be variously changed.
  • jitter is reduced from the voltage-controlled oscillator of the PLL circuit that generates a clock synchronized with the horizontal synchronization signal of the video signal obtained from the video reproduction device such as a broadcast, communication, or VTR.
  • a stable clock is output and the pull-in response is fast. Therefore, by using this PLL circuit as a generator of a clock for controlling the character display position to be added to the video signal, the horizontal synchronizing signal may have noise or signal omission due to special reproduction of the VTR or a weak electric field. Even in this case, the operation of the PLL circuit is stable, and clear characters can be displayed on the screen.
  • the sampling operation of the AZD converter is stabilized by using this P circuit as a clock generator for A / D conversion of video signals.

Description

明 細 書
PLL回路及び映像再生装置 技術分野
本発明は、 集積回路装置さらには PLL回路に適用して特に有効な技術に関し、 5 例えば TV等の映像に文字情報を加算する際の文字表示位置制御用のクロック信 号を発生するための装置や、 映像信号の AZD (アナログ Zディジタル） 変換に 必要なクロック信号を発生するための装置に利用して有用な技術に関する。 背景技術
10 基準となる入力信号 （基準信号） の位相に追随する位相同期回路である PLL
(phase locked loop ) 回路として、 図 26に示すように、 基準信号入力端子 1 1から入力される基準信号 fsと電圧制御発振器 （VCO) 14の発振出力信号 fv を分周器 15により分周した信号 （以後、 被比較信号と称する。 ） fdとの位相 を比較して、 それら 2つの信号 fs, fdの位相差に応じた位相誤差信号を発生す
15 る位相比較器 12と、 その位相誤差信号の高周波成分を低減させて誤差信号電圧
Vdを得る低域フィルタ 13と、 その誤差信号電圧 Vdが入力されることにより基 準信号 f sとの周波数差が小さくなるように発振出力信号 f Vの周波数を可変制御 して出力する電圧制御発振器 14と、 分周器 15とからなり、 分周器 15で分周 された信号を位相比較器 12へフィ一ド.バックさせるようにしたものが知られて
20 いる。 図 26において、 16は電圧制御発振器 14の出力端子である。
位相比較器 12には、 周波数がずれている場合の位相誤差信号の極性と周波数 がー致してからの位相誤差信号の極性とが連続的に動作する位相周波数比較器
, (周波数位相検波回路） と呼ばれるディジタル形のものが用いられることがある。
また、 位相比較器を 2つ用いた PLL回路として、 通信等の同期捕捉時にはメ
'25 モリ型位相比較器を用い、 ロックイン近傍になったらゼロメモリ型位相比較器に 切り替えるようにされた回路 （特公平 2— 70124号） 、 初期状態からプルイ ンレンジまでディ-ジタル型位相周波数比較器で掃引し、 その後アナ口グ型位相比 較器に切り替えるようにされた回路 （特公平 2— 149018号） 、 及び第 1の 位相比較器の出力と、 反転した入力信号が供給される第 2の位相比較器の出力と を加算するようにされた回路 （特開平 1—165226号） が公知である。
しかしながら、 図 26に示すディジタル形位相比較器を用いた PLL回路には、 次のような問題のあることが本発明者らによって明らかとされた。
すなわち、 従来のディジタル形位相比較器を用いた PLL回路では、 位相誤差 信号の出力回路等の周波数特性により、 図 27に示すように、 位相差が 0° とな るロック位相の近傍に不感領域が存在する。 そのため、 そのロック位相近傍にお いて本来出力されるべき微小な位相誤差信号が実際には出力されない。 それに よって、 電圧制御発振器 14の発振出力信号 fvはジッタを有する不安定なもの となってしまうというものである。
また、 ディジタル形位相比較器は、 2つの信号の対応するパルスエッジ同士の 位相差を検出する方式である。 そのため、 VTR (ビデオテープレコーダ） の特 殊再生時のように本来入力されるべきパルスが欠落して入力されない状態 （以後、 信号抜けと称する。 ） が生じるような同期信号を位相比較器 12の基準信号 fs として入力させると、 図 28に示すように、 被比較信号 fdと基準信号 fsとの位 相が一致するまで誤った位相誤差信号 （図 28の出力電流 lout) が出力され続 けてしまう。 VTRの特殊再生時には同期信号にノィズが重畳されることがある が、 そのようなノイズの重畳された同期信号を位相比較器 12の基準信号 fs に用いた場合にも、 図 29に示すように、 被比較信号 fdと基準信号 fsとの位相 が一致するまで誤った位相誤差信号 （図 29の出力電流 lout) が出力され続け てしまう。 それら信号抜けやノイズによって、 映像に文字情報を加算する際に、 文字表示位置制御用のクロック信号を発生する電圧制御発振器 14の動作が乱れ て表示文字が揺れてしまう。
本発明はかかる事情に鑑みてなされたもので、 位相比較器の不感領域による ジッタの影響がなく、 安定した出力信号を発振可能な PLL回路を提供すること を主たる目的としている。
また、 本発明は、 信号抜けやノイズによる影響を受けずに安定して動作する P 回路を提供することを目的とする。 この発明の前記ならびにそのほかの目的と新規な特徴については、 本明細書の 記述及び添附図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち代表的なものの概要を説明すれば、 下記の 通りである。
すなわち、 本発明の P L L回路においては、 基準信号と被比較信号との対応す る位相のパルスエツジ同士の時間的なずれを検出するディジタル形の第 1の位相 比較器と、 基準信号の所定の位相の正パルスェッジから負パルスエツジまでの間 の所定期間でサンプリングを行う方式の第 2の位相比較器とを並列に設け、 口ッ ク位相近傍では電圧制御発振器に第 2の位相比較器から位相誤差信号が入力され、 それ以外の位相では第 1の位相比較器から位相誤差信号が入力されるように、 切 換スィッチにより 2つの位相誤差信号を択一的に選択するようにした。
尚、 その切換スィッチの切換動作を、 P L L回路内の分周器から被比較信号に 同期して出力される制御信号により行わせるようにしてもよい。
また、 基準信号が信号抜けした場合に、 第 1の位相比較器に入力される基準信 号にのみ補完回路により所定近傍のタイミングにパルスを補って第 1の位相比較 器に入力させるようにした。
さらに、 基準信号のノィズを検出し除去する回路を設けて基準信号のノイズを 除去し、 所定範囲の周期の基準信号のみを第 1の位相比較器及び第 2の位相比較 器に入力させるようにした。 そして、 ノイズの検出後、 所定期間、 例えばノイズ を除去した基準信号の周期の 3周期分だけ、 第 1の位相比較器及び第 2の位相比 較器の動作を停止させるようにした。
さらにまた、 本発明に係る P L L回路は、 映像再生装置における映像信号の水 平同期信号に同期し、 映像信号に加算される文字情報の表示位置を制御するク ロック信号を生成するものであり、 映像再生処理の制御を行う論理集積回路と、 映像再生用駆動手段の制御を行う論理集積回路と、 前記文字表示位置制御用のク 口ック信号を生成してそのクロック信号に基づいて映像信号への文字情報の加算 処理の制御を行う論理集積回路とが同一半導体チップ上に形成されてなるもので ある。
上記した手段によれば、 ディジタル形位相比較器では不感領域となるロック位 相近傍において、 電圧制御発振器にサンプリング方式の第 2の位相比較器から位 相誤差信号が入力されるので、 PLL回路全体として不感領域がなくなり、 電圧 制御発振器の発振出力信号の安定性が向上する。
また、 基準信号に信号抜けが起きても、 補完回路により欠落した信号が補われ るので、 第 1の位相比較器の誤動作が防止され、 PLL回路の安定性及び信頼性 が高まる。
さらに、 基準信号にノイズが重畳していても、 そのノイズがノイズ検出 .除去 回路により除去されるとともに、 2つの位相比較器の動作が共に停止されること により、 それら位相比較器の誤動作が防止され、 PLL回路の安定性及び信頼性 が高まる。 図面の簡単な説明
図 1は、 本発明に係る PLL回路の第 1実施例の構成を示すブロック図である。 図 2は、 その PLL回路の第 1の位相比較器の一例を示す論理回路図である。 図 3は、 その第 1の位相比較器の動作原理を説明するタイミングチャートであ る。
図 4は、 その第 1の位相比較器の動作タイミングの一例を示すタイミング チャートである。
図 5は、 その P L L回路の第 2の位相比較器の一例を示す論理回路図である。 図 6は、 その第 2の位相比較器の動作原理を説明するタイミングチヤ一トであ る。
図 7は、 第 1実施例の PL L回路の動作タイミングの一例を示すタイミング チャートである。
図 8は、 本発明に係る PLL回路の第 2実施例の構成を示すプロック図である。 図 9は、 本発明に係る PLL回路の第 3実施例の構成を示すブロック図である。 図 10は、 その PLL回路の補完回路の一例を示すブロック図である。
図 11は、 その補完回路の動作タイミングの一例を示すタイミングチヤ一トで ある。
図 12は、 第 3実施例の PLL回路の動作タイミングの一例を示すタイミング チヤ一トである。
図 13は、 本発明に係る PLL回路の第 4実施例の構成を示すブロック図であ る。
図 14は、 その PLL回路のノイズ検出 ·除去回路の一例を示すプロック図で ある。
図 15は、 そのノイズ検出 ·除去回路の動作タイミングの一例を示すタイミン グチヤ一トである。
図 16は、 第 4実施例の PLL回路の動作タイミングの一例を示すタイミング チャートである。
図 17は、 本発明に係る PLL回路の第 5実施例の構成を示すブロック図であ る。
図 18は、 その PLL回路の VCOの発振出力信号 f V と被比較信号 fd と時 分割制御信号 TSのタイミングの一例を示すタイミングチャー トである。
図 19は、 その PLL回路の 1 8分周器の実施例を示すプロック図である。 図 20は、 その 1/8分周器のデコーダの実施例を示す論理回路図である。 図 21は、 そのデコーダの入出力信号のタイミングの一例を示すタイミング チャートである。
図 22は、 第 5実施例の PLL回路の動作タイ ミングの一例を示すタイミング チヤ一トである。
図 23は、 本発明に係る PLL回路の一適用例である VTRの構成を示すブ 口ック図である。
図 24は、 その VTRの MPUの機能を示すプロック図である。
図 25は、 その MPUの OSDの実施例を示すブロック図である。
図 26は、 従来の PLL回路の構成を示すブロック図である。
図 27は、 従来の PLL回路の位相誤差信号の出力特性を示す位相比較静特性 図である。
図 28は、 従来の PLL回路において信号抜けが発生した場合のタイミング チャートである。
図 29は、 従来の PLL回路においてノイズが重畳された場合のタイミング チヤ一トである。 発明を実施するための最良の形態
本発明に係る PLL回路の第 1実施例を図 1乃至図 7に示し、 以下に説明する。 この PLL回路は、 図 1に示すように、 ディジタル形の第 1の位相比較器 22 及びサンプリング方式の第 2の位相比較器 32によりそれぞれ得られる位相誤差 信号に基づいた出力電流 I outl， I out2を切換スィツチ 40により適宜切り換え て合成出力電流 I outとして低域フィルタ 13に入力させるようになつている。 つまり、 第 1の位相比較器 22と第 2の位相比較器 32とは、 両出力電流 Ioutl, I out2を同時に低域フィルタ 13に出力することがないように、 切換スィツチ 4 0により時分割動作される。 切換スィッチ 40は、 外部のタイミング制御器 （図 示せず。 ） などから時分割制御信号入力端子 41に入力される時分割制御信号 T Sにより切換動作を行うようになっている。
低域フィルタ 13は、 入力された合成出力電流 loutの高周波成分を低減させ て誤差信号電圧 Vd を得る。 その誤差信号電圧 Vd に基づいて、 電圧制御発振器 (VCO) 14は、 基準信号入力端子 11から前記第 1及び第 2の位相比較器 2 2, 32に入力される基準信号 fs との周波数差が小さくなつて同期するように、 自己の発振出力信号 fvの周波数を調節して分周器 15及び出力端子 16に出力 する。
分周器 15は、 発振出力信号 fvを基準信号 fsと同じ周波数に分周して被比較 信号 fdとし、 前記第 1及び第 2の位相比較器 22， 32にそれぞれ出力する。 それら両位相比較器 22， 32は、 被比較信号 fdと基準信号 fsとの位相の比較 を行い、 それぞれ出力電流 I outl, Iout2を出力する。
本実施例では、 電圧制御発振器 14から出力される発振出力信号 fvは、 基準 信号 fsの周波数の N (Nは 2以上の整数） 倍で発振している。 そのため、 分周 器 15は、 その発振出力信号 fvの周波数を N分の 1 (1ZN) に分周している。 なお、 電圧制御発振器 14の発振周波数が基準信号 f sの周波数と同じであれば、 分周器 15は不要となる。
ここで、 本実施例に係る PLL回路は、 例えば TV等の映像信号の水平同期信 号を基準信号 fsとし、 映像に文字情報を加算する際の文字表示位置制御用のク 口ック信号や映像信号を AZD変換する際のクロック信号を電圧制御発振器 14 により発生させるものである。
図 2には、 第 1の位相比較器 22の一例が示されている。 この位相比較器 22 は、 例えば NANDゲ一トによるラッ,チとインバ一夕との組合わせで構成された 位相周波数比較器である。 そして、 基準信号入力端子 11から入力された基準信 号 fsと分周器 15から入力端子 17を介して入力された被比較信号 fdとの対応 する立上りのパルスエッジ同士の比較を行う。 なお、 図 2において 18は位相比 較器 22のリセッ ト端子である。
位相の比較の結果、 例えば図 3に示すように、 基準信号 fsに対して被比較信 号 fdの位相が遅れている場合には位相比較器 22内のアップ出力 U1に、 また被 比較信号 fdの位相の方が進んでいる場合には同位相比較器 22内のダウン出力 D1 に、 それぞれ位相差に対応した信号 （位相誤差信号） が出力される。 アップ出力 U1 に位相誤差信号が出力されると、 位相比較器 22内のスィツチ回路 221がオン し、 正 （+ ) の電流源 220が前記切換スィッチ 40の一方の入力端子 401に 接続されて入力端子 401に向かう正の出力電流 Ioutlが流れる。 また、 ダウン 出力 D1に位相誤差信号が出力されると、 位相比較器 22内のスィツチ回路 22 6がオンし、 負 （一） の電流源 225が前記切換スィッチ 40の入力端子 401 に接続されて入力端子 401から接地点に向かう負の出力電流 I outlが流れる。 なお、 図 4に示すように、 この位相比較器 22は、 ロック位相近傍で出力 U1 ， D1に出力される微小な位相誤差信号 （図 4の U1では左から 5番目のパルス、 D1 では左から 1番目のパルス） に対して電流 I outlを出力しないという不感領域を 有する。
図 5には、 第 2の位相比較器 32の一例が示されている。 この位相比較器 32 は、 分周器 15から入力端子 17を介して入力された被比較信号 fdが H i gh レベルの時に、 位相比較器 32内のスィッチ回路 320により負の電流源 321 が選択され、 被比較信号 fdが Lowレベルの時に、 スィッチ回路 320により 正の電流源 322が選択されるようになっている。 そして、 基準信号入力端子 1 1から入力された基準信号 fsによってオンノオフする位相比較器 32内のス ィツチ回路 325により、 基準信号 f sが H i ghレベルの期間だけスィッチ回 路 320により選択された電流のサンプリングを行うようになっている。 従って、 この位相比較器 32から前記切換スィッチ 40 (図 1参照） の第 2の入力端子 4 02には、 図 6に示すように、 基準信号 f sが H i ghレベルでかつ被比較信号 f d がし owレベルの時に正の出力電流 I out2が流れ、 また基準信号 fs及び被比較 信号 fdがともに H i ghレベルの時には負の出力電流 Iout2が流れる。
図 7には、 上述した第 1の位相比較器 22の出力電流 I outl、 第 2の位相比較 器 32の出力電流 I out2及び合成出力電流 I outの出力タイミングの一例が示さ れている。 同図に示すように、 切換スィッチ 40の切換動作のタイミングを制御 する時分割制御信号 TSは、 被比較信号 fdのロック位相である立上り （正） の パルスエッジに対して前後に時間的な幅を有する信号である。 従って、 第 1の位 相比較器 22が上述した不感領域により出力電流 I outlを出力しないロック位相 近傍において、 第 2の位相比較器 32から出力電流 Iout2が出力される。 それに よって、 ロック位相近傍においても合成出力電流 I outが出力される。 つまり、 第 1の位相比較器 22は周波数制御と位相が大きくずれた状態での位相制御を行 い、 第 2の位相比較器 32は位相のずれが小さい状態での位相制御のみを行うこ とになる。
従って、 PLL回路全体としての不感領域がなくなり、 電圧制御発振器 14の 動作が安定して発振出力信号 f Vの発振周波数の安定性が向上する。
本発明に係る PL L回路の第 2実施例を図 8に示す。
この PLL回路が上記第 1実施例と異なるのは、 図 8に示すように、 時分割制 御信号 TSを分周器 15で生成して切換スィッチ 40に入力させるようにした点 である。 その他の構成については上記第 1実施例と同じであるので、 同じ符号を 付して説明を省略する。
特に限定しないが、 例えば、 電圧制御発振器 14により発振出力信号 fvは基 準信号 fsの 8倍の周波数で発振される。 そして、 分周器 15により発振出力信 号 fvを 8分の 1 (1Z8) の周波数に分周して被比較信号 fdを得るとともに、 g この実施例の分周器 15はデューティ比が 8分の 1となるような信号を形成して . 時分割制御信号 TSとして出力させる。
本発明に係る PLL回路の第 3実施例を図 9乃至図 12に示し、 以下に説明す * る。
5 この PLL回路は、 上記第 2実施例の PLL回路において、 第 1の位相比較器
22の前に基準信号 f sの信号抜けを補う補完回路 50を設け、 第 1の位相比較 器 22に基準信号 fsを信号抜けのない伏態で入力させるようにしたものである, その他の構成は、 上記第 2実施例と同じであるので、 同じ符号を付して説明を省 略する。
10 図 10及び図 11には、 補完回路 50の一例及びその動作タイミングの一例が 示されている。 この補完回路 50は、 基準となるクロック信号 CKのパルス数を 計測するカウンタ 501と、 カウンタ 501のカウント値が基準信号： fsの本来 の周期に相当する所定値 N (予め設定されている。 ） に一致したことを検出して 補完信号を出力する一致検出回路 502を備えている。 従って、 基準クロック信
15 号 CKの周波数は、 基準信号 fsの周波数に比べて充分に高いものとされる。
一致検出回路 502から出力された補完信号は、 基準信号 fs を一方の入力と する ORゲート 504に入力される。 それによつて、 ORゲート 504からは補 完信号が補われた基準信号 f s'が第 1の位相比較器 22に出力される。
カウンタ 501のリセッ ト端子には、 基準信号 fsと補完信号を入力とする O
20 Rゲート 503の出力信号が入力される。 従って、 補完回路 50に基準信号 fs のパルスが入力されるか、 または一致検出回路 502から補完信号のパルスが入 力されることによりカウンタ 501はリセッ トされ、 再び 「 0」 からカウント アップする。
図 12には、 補完回路 50を設けた場合の第 1の位相比較器 22の出力電流 I .25 outl、 第 2の位相比較器 32の出力電流 Iout2及び合成出力電流 loutの出カタ イミングの一例が示されている。 同図に示すように、 基準信号 fsに信号抜けが ' 発生した場合、 補完回路 50は、 基準信号の本来の周期 （1/fso) より遅く、 かつ第 1の位相比較器 22の上述した不感領域内に入り得るタイミング （ （1Z f so) +α) で補完信号を生成して第 1の位相比較器 22に出力する。 それに よって、 補完信号が補われない場合に第 1の位相比較回路 22から出力されるは ずの電流 （図 12に破線で示した。 ） が出力されなくなる。 この実施例では、 第 2の位相比較器 32には補完信号が補われずに、 基準信号 f sが信号抜けしたま ま入力されるが、 第 2の位相比較器 32のスィッチ回路 325 (図 5参照） がォ フしたままであるので、 第 2の位相比較器 32から出力電流 Iout2は出力されな い。 従って、 信号抜けした周期に対して合成出力電流 I outが出力されないので、 PLL回路の誤動作が防止される。
本発明に係る PLL回路の第 4実施例を図 13乃至図 16に示し、 以下に説明 する。
この PLL回路は、 上記第 3実施例の PLL回路において、 補完回路 50及び 第 2の位相比較器 32の前に基準信号 f sに重畳されたノィズを検出して除去す るノィズ検出 ·除去回路 60を設けて、 第 1の位相比較器 22及び第 2の位相比 較器 32に基準信号 fsのノイズを除去して入力させるようにしたものである。 その他の構成は、 上記第 3実施例と同じであるので、 同じ符号を付して説明を省 略する。
図 14及び図 15には、 ノイズ検出 ·除去回路 60の一例及びその動作タイミ ングの一例が示されている。 このノイズ検出 '除去回路 60は、 基準信号 fs よ りも充分に周波数の高い基準となるク口ック信号 CKのパルス数を計測する力ゥ ンタ 601と、 カウンタ 601のカウント値が、 基準信号 fsの本来の周期に相 当する値に対して前後に時間的な幅を有するような 2つの所定値 Nl , N2 (N1 く N2、 何れも予め設定されている。 ） に一致したことを検出し、 カウント値が N2 からリセットによるゼロを挟んで N1に至るまでの間、 一致信号 NWを出力する 一致検出回路 602とを備えている。
一致検出回路 602から出力された一致信号 NWは、 基準信号 f sを一方の入 力とする ANDゲート 603に入力される。 従って、 カウンタ 601のカウント 値が N2〜N1 (すなわち、 基準信号 fsの本来の周期に相当するタイミングの近 傍） の間に入力された基準信号 fsのパルスはノイズではなく正当な信号である として ANDゲ一ト 6ひ 3から出力され、 ノイズが除去された基準信号 fs"が得 られる。 このソィズが除去された基準信号 fs"は、 第 2の位相比較器 32へ出力 されるとともに、 補完回路 50へ出力されて補完信号が補われてがら第 1の位相 比較器 22へ送られる。
カウンタ 601のリセッ ト端子には、 ANDゲ一ト 603から出力されるノィ ズが除去された基準信号 f s"が入力される。
また、 一致検出回路 602から出力された一致信号 NWは反転されてノイズ検 出除去信号として ANDゲ一ト 604の一方の入力信号となる。 この ANDゲ一 ト 604のもう一方の入力は基準信号 fsである。 従って、 ノイズ検出除去信号 が H i ghレベルの時に入力された基準信号 fsのパルスは検出ノイズの信号と して ANDゲート 604から出力される。 この出力された検出ノイズ信号は、 図 示を省略したオフ信号生成回路へ送られる。 そして、 そのオフ信号生成回路によ り、 第 1及び第 2の位相比較器 22， 32の動作を所定期間だけ停止させる制御 信号 （位相比較器オフ信号） が生成され、 それら位相比較器 22， 32の動作が 停止される。 このように、 ノイズ検出後、 所定期間だけ第 1及び第 2の位相比較 器 22, 32の動作を停止させるのは、 基準信号 fsに一旦ノイズが重畳される と、 続けてノイズが重畳されることがあるからである。
図 16には、 ノィズ検出 ·除去回路 60を設けた場合の第 1の位相比較器 22 の出力電流 I outl、 第 2の位相比較器 32の出力電流 I out2及び合成出力電流 I out の出力タイミングの一例が示されている。 同図に示すように、 基準信号 fsの本 来の周期 （lZfso) よりも短い期間 （ノイズ検出除去信号が H i ghレベルと なる時間幅 TN) 内に基準信号 fsのパルスが入力された場合、 ノイズ検出 -除 去回路 60は、 そのパルスをノイズとして検出し、 外部に出力.しない。 さらに、 検出したノイズに基づいてオフ信号生成回路により位相比較器オフ信号が生成さ れ、 その位相比較器オフ信号により、 第 1及び第 2の位相比較器 22， 32の動 作が所定期間だけ停止される。 この位相比較器 22 , 32の動作停止期間は、 特 に限定しないが、 図 16ではノイズが除去された基準信号 fs"の 3周期分になつ ている。
図 16では、 検出ノイズの左側のパルスにより基準信号 fs"の 3周期のカウン トを開始し、 2周期分カウントした後に新たなノイズ （検出ノイズの右側のパル ス） が入力されたので、 その新たなノイズにより再び基準信号 fs"の 3周期の力 ゥントを開始している。 その基準信号 fs"の合計 5周期の間は、 第 1及び第 2の 位相比較回路 22， 32から出力されるはずの電流 （図 16に破線で示した。 ） が出力されない。 従って、 基準信号 fsにノイズが重畳されていても、 そのノィ ズが除去されるとともに、 ノイズ検出後に位相比較器 22， 32の動作が停止さ れることにより、 誤った合成出力電流 loutが出力されないので、 PLL回路の 誤動作が防止される。
本発明に係る PLL回路の第 5実施例を図 17乃至図 22に示し、 以下に説明 する。 なお、 上記第 1実施例と同じ構成のものについては、 同じ符号を付して説 明を省略する。
この PLL回路は、 図 17に示すように、 ディジタル形の第 1の位相比較器 2
3のアップ出力 U1及びダウン出力 D1よりそれぞれ得られる各位相誤差信号並び にサンプリング方式の第 2の位相比較器 33のアップ出力 U2及びダウン出力 D2 よりそれぞれ得られる位相誤差信号 （以下、 この第 5実施例ではそれぞれ位相誤 差信号 U1 ， D1 ， U2 , D2とする） を切換スィッチ回路 42により適宜切り 換えて何れか一つの位相誤差信号のみを有効として CMOSインバータ回路 43 に入力させ、 その CMOSインバ一タ回路 43により誤差信号に基づく電流 （誤 差電流） I outを流すようになつている。 また、 切換スィッチ回路 42は、 分周 器 15から送られてきた時分割制御信号 T Sにより切換動作を行うようになって いる。
第 1の位相比較器 23は、 例えば図 2に示す位相比較器 22から一対の電流源
220, 225及び一対のスィッチ回路 221， 226を省略した構成のもので あり、 入力された基準信号 fs及び被比較信号 fdの位相を比較して、 位相誤差信 号 Ul， Dlをそれぞれ切換えスィツチ回路 42に直接出力するようになっている, 位相誤差信号 U1は、 基準信号 fsに対して被比較信号 fdの位相が遅れている場 合、 また位相誤差信号 D1は、 基準信号 fsに対して被比較信号 fdの位相の方が 進んでいる場合にそれぞれ出力される。
第 2の位相比較器 33は、 入力された基準信号 f s及び被比較信号 f dの位相を 比較し、 基準信号 fsが H i ghレベルの期間だけ位相誤差信号 U2 , D2をサン プリングして、 被比較信号 fdが Lowレベルの時に位相誤差信号 U2を切換えス イッチ回路 42に直接出力し、 また被比較信号 fdが H i ghレベルの時に位相 誤差信号 D2を切換えスィツチ回路 42に直接出力するようになっている。
切換スィッチ回路 42は、 例えば、 分周器 15から出力された時分割制御信号 TSを反転する第 1のインバ一タ回路 INV1、 第 1の位相比較器 23から出力 された位相誤差信号 U1 とインバ一タ回路 INV1 により反転されてなる時分割 制御信号 TSの反転信号とが入力される第 1のアンド回路 AND1、 第 2の位相 比較器 33から出力された位相誤差信号 U2と時分割制御信号 T Sとが入力され る第 2のアンド回路 AND2、 第 1の位相比較器 23から出力された位相誤差信 号 D 1と時分割制御信号 T Sの反転信号とが入力される第 3のアンド回路 AND3 、 第 2の位相比較器 33から出力された位相誤差信号 D 2 と時分割制御信号 TS とが入力される第 4のアンド回路 AND4、 第 1のアンド回路 AND1と第 2のァ ンド回路 AND2の各出力信号が入力される第 1のオア回路 ORl、 及び第 3のァ ンド回路 AND3と第 4のアンド回路 AND4の各出力信号が入力される第 2のォ ァ回路 OR2から構成されている。
第 1のオア回路 OR1の出力信号は、 第 2のインバ一タ回路 INV2により反転 されて CMOSインバ一タ回路 43を構成する PMOSFET (p形の絶縁ゲ一 ト型電界効果トランジスタ） Qpのゲートに入力される。 第 2のオア回路 OR2 の出力信号は、 CMOSインバ一タ回路 43を構成する NMOSFET (n形の 絶縁ゲ一ト型電界効果トランジスタ） Qnのゲ一トに入力される。
CMOSインバータ回路 43は、 切換スィッチ回路 42の出力信号 （誤差信 号） に基づいて、 PMOSFETQp及び NMOSFETQnのいずれかがオン 状態となって誤差電流 I outを流す電流源として機能する。 PMOSFETQp がオン状態の時には、 抵抗 Rl、 PMOSFETQp及び抵抗 R3を介して正の電 源電圧線 Vccから低域フィルタ 13へ正 （+ ) の誤差電流 I outが流れる。 一方、 NMOSFETQnがオン状態の時には、 抵抗 R3、 NMO SFETQn及び抵抗 R2 を介して低域フィルタ 13から接地点へ負 （一） の誤差電流 loutが流れる。
低域フィルタ 13は、 誤差電流 loutの高周波成分を除去して誤差信号電圧 Vd を生成し、 それを電圧制御発振器 14に出力する。
電圧制御発振器 14は、 誤差信号電圧 Vdを受け取り、 自己の発振周波数を調 節して分周器 15及び出力端子 16に信号: fvを出力する。
分周器 15は、 電圧制御発振器 14の出力信号 fvを分周して被比較信号 fd を得るとともに、 時分割制御信号 T Sを生成して切換スィツチ回路 42に出力す る。 つまり、 被比較信号 fd及び時分割制御信号 TSは、 いずれも電圧制御発振 器 14の出力信号 fvを分周して得られる信号であるため、 図 18に示すように, 電圧制御発振器 14の出力信号 fvの周波数が変化すると、 それに対応して被比 較信号 fd及び時分割制御信号 TSの周波数も変化する。 なお、 特に限定されな いが、 本実施例では分周器 15は、 電圧制御発振器 14の出力信号 fvの周波数 を 8分の 1 (1Z8) に分周するようになっている。
図 19には、 分周器 15の一例の概略が示されている。 分周器 15は、 例えば 入力信号の周波数を 2分の 1 (1 2) に分周する直列に接続されてなる 3つの 1/2分周器 150， 151， 152と、 それら 1 2分周器 150 , 151 , 152の各出力信号 （分周信号） a, b, cが入力されてそれら入力信号 a， b cに基づいて被比較信号 fd及び時分割制御信号 TSを生成するデコード回路 1 53とから構成されている。 1番目の 1ノ2分周器 150の出力信号 aは電圧制 御発振器 14の出力信号 fvを 1 2分周した分周信号、 2番目の 1 2分周器 151の出力信号 bは信号 fvを 1Z4分周した分周信号、 3番目の 1 2分周 器 152の出力信号 cは信号 f Vを 1 Z 8分周した分周信号である。
デコード回路 153は、 例えば図 20に示すように、 上記 3つの 1 2分周器 150， 151， 152から出力される各分周信号 a， b， cもしくはその反転 信号が入力される 2つのアンド回路 AND5, AND6と、 それら 2つのアンド回 路 AND5 ， AND6の出力信号が入力されるオア回路 OR3とから構成されてい る。 第 5のアンド回路 AND5には、 上記分周器 150， 151， 152からの 1ノ 2分周信号 a、 1 4分周信号 b及び 1 8分周信号 cが入力される。 第 5 のアンド回路 AND5の 1Z8分周信号 cの入力端子は Lowレベルの時に有効 となるようにされている。 第 6のアンド回路 AND6には、 上記分周器 150， 151， 152からの 1/2分周信号 a、 1 /4分周信号 b及び 1 / 8分周信号 cが入力される。 第 6のアンド回路 AND6の 1 2分周信号 a及び 1Z4分周 信号 bの入力端子は L owレベルの時に有効となるようにされている。 第 3のォ ァ回路 OR3からは、 時分割制御信号 TSが出力される。 従って、 図 21に示す ように、 1 2分周信号 a、 1/4分周信号 b及び 1ノ8分周信号 cがそれぞれ Hi ghレベル、 H i g hレベル及び L owレベルの時または L owレベル、 L owレベル及び H i ghレベルの時に、 時分割制御信号 TSは H i ghレベルと なり、 それ以外の時には L owレベルとなる。 また、 1Z8分周信号 cは被比較 信号 fdとしてそのまま出力される。
図 22には、 上述した第 1の位相比較器 23の位相誤差信号 Ul , D1、 第 2 の位相比較器 33の位相誤差信号 U2 ， D 2及び誤差電流 loutの出力タイミング の一例が示されている。 同図に示すように、 時分割制御信号 TSが Lowレベル の時に、 第 1の位相比較器 23から出力される位相誤差信号 Ul， D1に基づいて 誤差電流 I outが流れ、 時分割制御信号 TSが H i ghレベルの時すなわち被比 較信号 fdのロック位相近傍 （第 1の位相比較器 23の不感領域である） の時に, 第 2の位相比較器 33から出力される位相誤差信号 U2， D2に基づいて誤差電流 I outが流れる。
従って、 この第 5実施例によれば、 第 1の位相比較器 23は周波数制御と位相 が大きくずれた状態での位相制御を行い、 第 2の位相比較器 33は位相のずれが 小さい状態での位相制御のみを行うので、 PLL回路全体としての不感領域がな くなり、 電圧制御発振器 14の動作が安定して発振出力信号 f Vの発振周波数の 安定性が向上する。
なお、 図 22の各位相誤差信号 Ul， Dl, U2, D2の波形図において、 時分割 制御信号 TSに基づいて第 1の位相比較器 23と第 2の位相比較器 33とが時^ 割動作されることにより、 誤差電流 I outの出力に寄与しないようになった部分 の信号 Ula， Ulb, Ulc， Uld, Ule, Ulf, Ulg, Dla, Dlb, U2a， U2b， D2aを破線で示した。
図 23には、 本発明に係る PLL回路を VTRに適用した例が示されている。 この VTR7では、 アンテナ 70 aを介して受信した無線電波をチューナ一 71 により検波、 選局した映像信号、 あるいはビデオテープ 72から再生したビデオ 信号 （映像信号） 、 または外部ビデオ信号入力端子 73を介して例えば外部のビ デォカメラ 73 aから入力されたビデオ信号がいわゆるビデオ信号処理回路 77 を介してマイクロコンピュータ （MPU) 74に供給される。
MPU74は、 入力された映像信号を AD変換してそれを演算処理し、 出力端 子 75に接続されたモニタ （TV) 75 aに映像を再現させたり所定の色 （例え ば青色） の背景を表示させたりするとともに、 その映像や背景に文字情報を加算 させたりする。 また、 MPU74は、 チューナ一 71及びビデオテープ 72の駆 動手段であるモータに制御信号を出力し、 それらの動作を制御する。 そして、 そ れらの制御処理は、 例えば VTR7に付属されたリモー トコン トロール装置等 (図示省略） から送られてきた制御指令が外部制御指令入力端子 70を介して M PU 74に供給されることにより行われる。
本発明に係る PLL回路は、 上記 MPU74に内蔵されて文字表示位置の制御 用クロックの発生装置として使用されている。
図 24は、 MPU74の機能説明図である。 MPU74は、 図 24に示すよう に、 VTR7の再生、 スロー等の特殊再生、 録画、 早送り及び巻戻しなどの処理 の制御を行うシステムコン トロール 74 a、 VTR7のタイマ録画 （予約による 番組の録画） 等を行う際の時計機能の制御を行うタイマコン トロール 74b、 選 局を行う際のチューナー機能の制御を行うチューナーコントロール 74 c、 ビデ ォテープ 72の出し入れを行ったりテープの送りを行う各種モータ 75 cのサ一 ボ制御を行ぅサ—ボ機能 74 d及び上述したように映像信号に文字情報を加算す る際の文字表示位置の制御を行う OSD (オンスクリーンディスプレイ） 機能 7 4 eの各機能を備えている。 そして、 MPU74からは、 モニタ 75a、 表示用 の集積回路 （ディスプレイ IC) 75b及びビデオ信号出力端子にそれぞれビデ ォ信号が出力される。
図 25には、 上記 OSD74 eの実施例が示されている。 OSD74eに入力 されたビデオ信号は、 分岐されて同期分離回路 740及び混合回路 743に送ら れる。 同期分離回路 740は、 送られてきたビデオ信号から同期信号を分離して 本発明が適用された PLL回路 741に出力する。 PLL回路 741は、 同期信 号を基準信号 fsとして文字表示位置制御用のクロック信号を生成し、 文字発生 器 742に出力する。 文字発生器 742は、 PLL回路 741から送られてきた クロック信号に基づいて文字情報を混合回路 743に出力する。 混合回路は、 文 字発生器 7 4 2から送られてきた文字情報とビデオ信号とを加算してモニタ等に 出力する。
上記第 1〜第 4実施例 （図 1、 図 8、 図 9、 図 1 3 ) によれば、 基準信号 f s と被比較信号 f dとの対応する位相のパルスエッジ同士の時間的なずれを検出す るディジタル形の第 1の位相比較器 2 2と、 基準信号 f sの所定の位相の正パル スエッジから負パルスエッジまでの間の所定期間でサンプリングを行う方式の第 2の位相比較器 3 2とを並列に設け、 切換スィッチ 4 0により、 ロック位相近傍 では電圧制御発振器 1 4に第 2の位相比較器 3 2から位相誤差信号に基づく出力 電流 I out2が入力され、 それ以外の位相では電圧制御発振器 1 4に第 1の位相比 較器 2 2から位相誤差信号に基づく出力電流 I outlが入力されるようにしたため、 第 1の位相比較器 2 2の不感領域となるロック位相近傍において、 電圧制御発振 器 1 4に第 2の位相比較器 3 2から出力電流 I out2が入力されるので、 電圧制御 発振器 1 4の発振出力信号 f Vの安定性が向上する。
上記第 5実施例 （図 1 7 ) によれば、 基準信号: f sと被比較信号 f dとの対応す る位相のパルスエツジ同士の時間的なずれを検出するディジタル形の第 1の位相 比較器 2 3と、 基準信号 f sの所定の位相の正パルスエッジから負パルスエッジ までの間の所定期間でサンプリングを行う方式の第 2の位相比較器 3 3とを並列 に設け、 切換スィッチ回路 4 2により、 ロック位相近傍では電圧制御発振器 1 4 に第 2の位相比較器 3 3から位相誤差信号 U2， D2のいずれかが入力され、 それ 以外の位相では電圧制御発振器 1 4に第 1の位相比較器 2 3から位相誤差信号 U1 , D 1のいずれかが入力されるようにしたため、 第 1の位相比較器 2 3の不感領 域となるロック位相近傍において、 電圧制御発振器 1 4に第 2の位相比較器 3 3 から位相誤差信号 U2， D2が入力されるので、 電圧制御発振器 1 4の発振出力信 号 f vの安定性が向上する。
また、 上記第 3及び第 4実施例 （図 9、 図 1 3 ) によれば、 基準信号 f sが信 号抜けした場合に、 第 1の位相比較器 2 2に入力される基準信号 f sにのみ補完 回路 5 0によりパルスを補って第 1の位相比較器 2 2に入力させるようにしたた め、 第 1の位相比較器 2 2の誤動作が防止され、 P L L回路の安定性及び信頼性 が高まる。 さらに、 上記第 4実施例 （図 13) によれば、 ノイズ検出 ·除去回路 60によ り基準信号 f sのノイズを検出し、 除去して第 1の位相比較器 22及び第 2の位 相比較器 32に入力させるようにするとともに、 ノイズの検出後、 所定期間だけ 第 1の位相比較器 22及び第 2の位相比較器 32の動作を停止させるようにした ため、 それら位相比較器 22， 32の誤動作が防止され、 PLL回路の安定性及 び信頼性が高まる。
従って、 この PLL回路を映像信号に加算される文字表示位置の制御用クロッ クの発生装置として用いることにより、 VTRの特殊再生時や弱電界等の原因に より水平同期信号にノィズゃ信号抜けがある場合でも、 P L L回路の動作が安定 し、 画面にきれいな文字等を表示できる。 また、 この PLL回路を映像信号の A /D変換を行う際のクロック発生装置として用いることにより、 AZD変換器の サンプリング動作が安定する。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、 本 発明は上記実施例に限定されるものではなく、 その要旨を逸脱しない範囲で種々 変更可能であることはいうまでもない。
例えば、 第 1の位相比較器 22は、 上述した構成のものに限らず、 ディジタル 形のものであれば、 いかように構成されていてもよい。
また、 第 2の位相比較器 32は、 上述した構成のものに限らず、 サンプリング 方式のものであれば、 いかように構成されていてもよい。
さらに、 補完回路 50は、 上述した構成のものに限らず、 基準信号 fsの信号 抜けを補うことができれば、 いかように構成されていてもよい。
さらにまた、 ノイズ検出 ·除去回路 60は、 上述した構成のものに限らず、 基 準信号： fsに重畳したノイズを検出して除去できれば、 いかように構成されてい てもよい。
また、 切換スィッチ回路 42は、 上記第 5実施例の構成に限らないのはいうま でもない。
さらに、 VTR7、 MPU74及び OSD74eの構成は種々設計変更可能で ある。
以上の説明では主として本発明者によってなされた発明をその背景となった利 用分野である映像再生装置における映像信号の水平同期信号に同期したクロック 信号を生成する回路に適用した場合について説明したが、 この発明はそれに限定 されるものではなく、 一般の P L L回路に利用することができる。 産業上の利用可能性
以上説明したように、 本発明によれば放送や通信や VTR等の映像再生装置か ら得られた映像信号の水平同期信号に同期したクロックを発生する P L L回路の 電圧制御発振器からジッタの低減された安定なクロックが出力されるとともに、 引込み応答が高速となる。 従って、 この P L L回路を映像信号に加算される文字 表示位置の制御用クロックの発生装置として用いることにより、 VTRの特殊再 生時や弱電界等の原因により水平同期信号にノイズや信号抜けがある場合でも、 P L L回路の動作が安定し、 画面にきれいな文字等を表示できる。 また、 この P 回路を映像信号の A/D変換を行う際のクロック発生装置として用いること により、 AZD変換器のサンプリング動作が安定する。

Claims

請 求 の 範 囲
1 . 電圧制御発振器と、 基準信号及び被比較信号がそれぞれ入力されてそれら被 比較信号と基準信号との位相の比較をそれぞれ行う第 1の位相比較器及び第 2の 位相比較器と、 位相の比較結果に基づいてそれぞれ前記第 1の位相比較器により 生成される第 1の位相誤差信号と前記第 2の位相比較器により生成される第 2の 位相誤差信号とを所定周期で択一的に選択して前記電圧制御発振器に入力させる 切換スィツチとを備え、 該切換スィツチにより切り換えられて前記電圧制御発振 器に入力される位相誤差信号に基づいて同電圧制御発振器の発信周波数を変化さ せるようにしたことを特徴とする P L L回路。
2 · 前記切換スィッチにより、 前記被比較信号の立上りまたは立下りのパルス エッジを挟んで前後にわたる所定時間幅内においては前記第 2の位相誤差信号が 選択され、 該所定時間幅外においては前記第 1の位相誤差信号が選択されるよう になっていることを特徴とする請求の範囲第 1項記載の P L L回路。
3 . 前記第 1の位相比較器は、 前記基準信号と前記被比較信号との対応する位相 のパルスエッジ同士の時間的なずれを検出してそのずれ量に対応した位相誤差信 号を出力するディジタル形の位相比較回路であり、 前記第 2の位相比較器は、 前 記基準信号の所定の位相のパルスエツジから該パルスエツジ 逆位相のパルス エッジまでの間でかつ前記切換スィツチにより選択されている時間幅の間、 前記 被比較信号に同期した位相誤差信号の積分を連続的に行ってその積分量に対応し た信号を出力するサンプリング方式の位相比較回路であることを特徴とする請求 の範囲第 1項または第 2項に記載の P L L回路。
4 . 前記被比較信号は前記電圧制御発振器の出力信号を分周する分周器から出力 され、 前記切換スィッチは、 該分周器から前記被比較信号に同期して出力される 制御信号により切換動作を行うよう構成されていることを特徴とする請求の範囲 第 1項、 第 2項または第 3項に記載の P L L回路。
5 . 前記第 1の位相比較器に前記基準信号が所定の周期で入力されないときに、 入力されるべき基準信号の代わりとなるパルス信号を生成して少なくとも前記第
1の位相比較器に出力する補完回路を備えたことを特徴とする請求の範囲第 1項、 第 2項、 第 3項または第 4項に記載の P L L回路。
6 . 前記基準信号に重畳されたノイズを検出して除去し、 前記第 1の位相比較器 及び前記第 2の位相比較器に出力するノイズ検出 ·除去回路を備えたことを特徴 とする請求の範囲第 1項、 第 2項、 第 3項、 第 4項または第 5項に記載の P L L 回路。
7 . 前記ノイズ検出 ·除去回路は、 ノイズを検出したら前記第 1の位相比較器及 び前記第 2の位相比較器の動作を所定期間だけ停止させるオフ信号を生成して、 前記第 1の位相比較器及び前記第 2の位相比較器に出力するように構成されてお り、 前記第 1の位相比較器及び前記第 2の位相比較器は、 前記ノイズ検出 ·除去 回路から入力されるオフ信号により所定期間だけ動作を停止するようになってい ることを特徴とする請求の範囲第 6項記載の P L L回路。
8 . 前記ノイズ検出 ·除去回路により生成されたオフ信号による前記第 1の位相 比較器及び前記第 2の位相比較器の動作停止期間は、 ノイズを除去した基準信号 の周期の 3周期分であることを特徴とする請求の範囲第 7項記載の P L L回路。
9 . 請求の範囲第 1項、 第 2項、 第 3項、 第 4項、 第 5項、 第 6項、 第 7項また は第 8項に記載の P L L回路を内蔵し、 この P L L回路は、 映像信号の水平同期 信号に同期し、 映像信号に加算される文字情報の表示位置を制御するク口ック信 号を生成することを特徴とする映像再生装置。
1 0 . 映像再生処理の制御を行う論理集積回路と、 映像再生用駆動手段の制御を 行う論理集積回路と、 前記文字表示位置制御用のクロック信号を生成してそのク 口ック信号に基づいて映像信号への文字情報の加算処理の制御を行う論理集積 ιί 路とが同一半導体チップ上に形成されてなることを特徴とする請求の範囲第 9項 記載の映像再生装置。
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