WO1997048135A1 - Transistor mos a puits quantique et procedes de fabrication de celui-ci - Google Patents

Transistor mos a puits quantique et procedes de fabrication de celui-ci Download PDF

Info

Publication number
WO1997048135A1
WO1997048135A1 PCT/FR1997/001075 FR9701075W WO9748135A1 WO 1997048135 A1 WO1997048135 A1 WO 1997048135A1 FR 9701075 W FR9701075 W FR 9701075W WO 9748135 A1 WO9748135 A1 WO 9748135A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
recesses
layers
silica
transistor according
Prior art date
Application number
PCT/FR1997/001075
Other languages
English (en)
Inventor
Simon Deleonibus
Original Assignee
Commissariat A L'energie Atomique
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat A L'energie Atomique filed Critical Commissariat A L'energie Atomique
Priority to JP10501321A priority Critical patent/JPH11510967A/ja
Priority to DE69715802T priority patent/DE69715802T2/de
Priority to US09/011,626 priority patent/US6091076A/en
Priority to EP97929353A priority patent/EP0852814B1/fr
Publication of WO1997048135A1 publication Critical patent/WO1997048135A1/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0895—Tunnel injectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • the present invention relates to a quantum well (Metal-Oxide-Semiconductor) MOS transistor and methods of manufacturing the same.
  • Figure 1 is a schematic cross-sectional view of a conventional MOS transistor, at the end of the integration process of this transistor.
  • the transistor of FIG. 1 comprises a substrate 2 of p-type silicon.
  • zones 4 and 6 are n + type diffused zones forming the source and the drain of the transistor.
  • zones 4 and 6 are respectively extended by zones 8 and 10 which are diffused zones of the n " type (less doped than zones 4 and 6).
  • Zones 8 and 10 are extensions of the source and drain zones under the transistor gate which will be discussed later.
  • the transistor of FIG. 1 also comprises two zones 12 and 14 which extend respectively above zones 4 and 6 and substantially at the same level as zones 8 and 10 (which are opposite one another and only separated from each other by a small p-type silicon gap.
  • These areas 12 and 14 are made of a metal silicide and are self-aligned with respect to the gate of the transistor and with respect to the field isolation areas of this transistor, which will be discussed later.
  • Zones 12 and 14 constitute the metallization-shunts of the source and the drain of the transistor.
  • zone 16 of p-type silicon which separates zones 8 and 10 from one another, there is an electrically insulating layer 18 of silica which also extends above these zones 8 and 10 and which constitutes the gate insulator of the transistor.
  • layer 18 is a layer 20 of polyc ⁇ stallm silicon
  • a layer 22 which is made of a metallic silicide and constitutes a metallization-shunt
  • the gate of the transistor is formed by these layers 20 and 22.
  • the transistor shown in Figure 1 is electrically isolated from other transistors identical (not shown), also formed on the substrate 2, by means of field isolation zones 28 and 30 of the LOCOS type.
  • an insulating layer 32 made of silica glass doped with phosphorus and boron.
  • the transistor of FIG. 1 also includes two metallic interconnection layers 38 and 40 which are located on the surface of the layer 32 and extend the contacts 34 and 36 respectively.
  • Figure 2 is a schematic cross-sectional view of another conventional MOS transistor.
  • MOS transistor on SOI silicon on insulator
  • the transistor in FIG. 2 differs from that in FIG. 1 in that the layers 4 and 6 are much thinner there and that these layers 4, 6 and the zone 42 in silicon, lying between them, rest on a layer. thick 44 of buried silica which itself rests on a silicon substrate 46.
  • a quantum well MOS transistor is also known from the following document to which we will refer: (1) Silicon single hole quantum dot transistor for complementary digital circuits, E. Leobandung, L. Guo and SY Chou, IEDM 95, p.367 to 370.
  • the grid is added after the source and drain zones have been produced.
  • This known transistor is such that its electrical behavior is not completely linked to the behavior of the quantum well that this transistor comprises.
  • this known transistor comprises, between the source and the drain of the transistor, a channel of small dimensions, but the gate attached to the source and the drain has, proportionally, a large size.
  • the subject of the present invention is a quantum well MOS transistor as well as methods of manufacturing this transistor, which make it possible to remedy the preceding drawback. These methods make it possible to align the source and drain zones of the transistor on the gate of the latter by selective etching.
  • the present invention firstly relates to an MOS type transistor comprising:
  • this transistor being characterized in that the areas source and drain are separated from the channel respectively by electrically insulating layers which are sufficiently thin to allow the passage of charge carriers, by tunnel effect, from the source zone to the drain zone through the channel and in that each of the source and drain zones is separated from the substrate by an electrically insulating layer whose thickness is sufficiently great to prevent any passage of charge carriers through this insulating layer.
  • each of the source and drain zones is made of a metallic material, which makes it possible to minimize the electrical resistances of access of the transistor.
  • the channel is electrically isolated from the substrate.
  • the channel is in electrical contact with the substrate via a narrow zone of this substrate.
  • the substrate and the channel are made of silicon.
  • the sufficiently thin insulating layers can be made of silica or silicon nitride.
  • the insulating layer which separates each of the source and drain zones can be a layer of silica, the transistor thus having a structure of a type which can be called pseudo-SOI.
  • the source zone, the drain zone and the channel are separated from the substrate by a very thick electrically insulating layer, which can be made of silica, the transistor thus having a SOI type structure. (silicon on insulator).
  • the present invention also relates to a process for manufacturing the transistor that is the subject of the invention, this process being characterized in that it comprises the following steps:
  • a structure comprising the substrate, the active area and, on either side thereof, two field isolation areas, and the gate area,
  • Two recesses are formed in the substrate, one between one of the field isolation zones and the grid zone and the other between this grid zone and the other field isolation zone, the sides respective of the recesses closest to the grid area being located below it,
  • said sufficiently thin layers are formed on said flanks and said insulating layers of sufficiently large thickness at the bottom of the recesses, and
  • the source and drain zones are formed respectively in the recesses.
  • active area is meant the area where the source, the drain and the region of the channel located under the grid will be formed.
  • said sufficiently thin insulating layers are first formed and said layers of silica are then formed by doping areas of the substrate at the bottom of the recesses, by impurities allowing rapid oxidation of the substrate, then by oxidizing the areas thus doped.
  • the sufficiently thin insulating layers can be made of silica or silicon nitride.
  • silicon nitride is deposited in the the nitrides thus deposited are eliminated, the elimination not taking place on the sides so as to form said sufficiently thin insulating layers, and areas of the substrate are oxidized at the bottom of the recesses so as to form said layers of silica.
  • the substrate is silicon and sufficiently thick layer of silica
  • to form said insulating layers and said thin enough silica layers can be deposited silicon nitride in the recesses, eliminating the nitride deposited a ⁇ n s ⁇ , The elimination not taking place on said flanks, then oxidizing zones of substrate at the bottom of the recesses so as to form said layers of silica, then eliminating the nitride from said flanks and oxidizing these flanks so as to form said insulating layers sufficiently thin.
  • Another subject of the present invention is another method of manufacturing the transistor which is the subject of the invention, comprising said very thick layer, this other method being characterized in that it comprises the following steps:
  • a structure comprising the substrate, the very thick insulating layer (for example made of silica), a semiconductor layer (for example made of silicon) above it, the active area and, on either side of this one, two field isolation zones, and the grid zone,
  • the very thick insulating layer for example made of silica
  • a semiconductor layer for example made of silicon
  • said sufficiently thin layers are formed on said flanks
  • the source and drain zones are formed respectively in the recesses.
  • a silicon substrate and a very thick layer of silica and said sufficiently thin insulating layers can also be made of silica or silicon nitride.
  • the insulator above which the source zone is located and the insulator above which the drain zone is located can be joined. This then delimits a confining volume of silicon which can act as a quantum well.
  • the transistor is then capable of operating in quantum regime.
  • the charge carriers transport takes place in an inversion layer at the interface between the gate insulator and the transistor substrate.
  • a transistor operates in quantum regime when the energy difference between two permitted levels is roughly equal to the thermal agitation energy of the electrons or greater than this thermal agitation energy
  • the active part is very small compared to the mean free path of an electron.
  • Figure 1 already described, is a schematic cross-sectional view of a known MOS transistor, formed on a solid semiconductor substrate
  • Figure 2, already described is a schematic cross-sectional view of another MOS transistor known, having an SOI type structure
  • FIGS. 3 to 9 schematically illustrate various stages of a method according to the invention, making it possible to obtain a transistor with a pseudo-SOI type structure
  • FIGS. 10 to 14 schematically illustrate steps of another method in accordance with the invention, making it possible to obtain a transistor with an SOI type structure
  • FIGS. 15 to 22 schematically illustrate stages of variants of the method illustrated by FIGS. 3 to 9, also making it possible to obtain a transistor according to the invention, with a structure of pseudo-SOI type, and
  • Figure 23 schematically illustrates a step of a variant of the method illustrated in Figures 10 to 14, also allowing to obtain a transistor according to the invention, SOI type structure.
  • the MOS transistors according to the invention have a length which can range from a few nanometers to several micrometers. By reaching lengths of a few nanometers, the functioning of such MOS transistors is altered by the possibility of direct transfer from the source to the drain (ballistic effect) as well as by the doping fluctuations in the channel.
  • the present invention makes it possible: to control the ballistic effects by using structures of the MIS (metal-insulator-semiconductor) type using a tunnel effect, and
  • the transistors obtained are likely to have very small dimensions making it possible to produce a Coulomb blocking for micro-electronic devices containing these transistors.
  • the steps of a method according to the invention which are schematically illustrated in FIGS. 3 to 9, make it possible to obtain a MOS transistor which is to be compared to the transistor of FIG. 1.
  • a method according to the invention which are schematically illustrated in FIGS. 3 to 9, make it possible to obtain a MOS. 3 to be compared to the transistor of FIG. 1.
  • a method according to the invention which are schematically illustrated in FIGS. 3 to 9 make it possible to obtain a MOS transistor which is to be compared to the transistor of FIG. 1.
  • a structure comprising a solid substrate 50 of p-type monocrystalline silicon (FIG. 3).
  • This structure also includes: an insulating layer 52 of silica, or gate oxide layer, which is in contact with the substrate 50,
  • a layer 54 of polycrystalline silicon which rests on the layer 52
  • a metallization-shunt 56 which rests on the layer 54
  • an insulating layer 58 for example made of silicon nitride, which rests on the metallization-shunt 56.
  • the grid consists of layers 54 and 56.
  • the structure also includes two field isolation zones 60 and 62 which are placed on either side of the set of layers 52 to 58 and are produced before the latter, for example by the method called LOCOS.
  • the assembly 71 constituted by the layers 52 to 58 and the spacers 64 and 66 may be called "grid area”.
  • the recess 68 is between the zone 60 and the grid zone and the recess 70 is between the zone 62 and this grid zone.
  • a beam 72 of high-dose boron ions is used, so as to obtain an average final concentration of 10 19 to 10 20 atoms per cm 3 .
  • an implantation is carried out with inclination and rotation of the substrate.
  • Implantation annealing, followed by diffusion makes it possible to adjust the final length of the transistor channel that one wishes to achieve.
  • the residual source and drain oxide are also eliminated; in fact, when the layer 52 is formed, silica is deposited everywhere between the zones 60 and 62 and this silica is partially eliminated during the etching of the grid zone and of the spacers 64 and 66; the implantation is carried out through the residual silica layer, then the annealing takes place and this layer is then eliminated as indicated above. Next, selective etching of the p + silicon (zones 67 and 69) is carried out relative to the p-type silicon of the substrate (where there has been no implantation). To do this, a mixture of the HF, HN0 3 , CH 3 COOH type is used which is described in the following document, to which reference will be made:
  • This mixture attacks p + doped silicon with a selectivity equal to 100 with respect to p-type silicon.
  • a rapid nitriding of the exposed silicon is then carried out, by means of ammonia gas for example, which leads to obtaining very thin layers 74 and 76 (FIG. 5) of silicon nitride on the sides 68a and 70a of the recesses 68 and 70, sides which are located under the layer 52, as well as at the bottom of the recesses.
  • n ′ a high dose implantation, of type n ′ , is carried out on the substrate, at the bottom of the recesses 68 and 70 through the layers 74 and 76 of the bottom of the recesses.
  • the nitride layer is destroyed by the n + implantation because of the high back °, except at places protected by shading due to the presence of the grid.
  • n + doping zones which result from this implantation at the bottom of the recesses have the references 78 and 80 in FIG. 5.
  • a beam 81 of arsenic or phosphorus ions is used, for example.
  • the dose is chosen so that these zones 78 and 80 have a doping of the order of 10 19 to 10 20 atoms per cm 3 .
  • the implantation is carried out with the inclined substrate, which allows selective doping under the layer 52 to the desired depth.
  • a rotation of the substrate during implantation makes it possible to dispense with the shading linked to the height of the active grid area.
  • the implanted areas 78 and 80 are oxidized
  • silica layers which result from this oxidation have the references 84 and 86 respectively in FIG. 6.
  • the thickness of the layers 84 and 86 is chosen to be large enough to prevent any tunneling effect through these layers 84 and 86.
  • the parts of the very thin layers 74 and 76 are then naturally transformed in insulating layers of formula S ⁇ OvN y which have the references 88 and 90 in FIG. 6. This natural transformation is due to the selective oxidation of silicon doped n + .
  • the layers 88 and 90 have a very small thickness, less than 2.5 nm, allowing a tunnel effect.
  • the thickness of the layers 84 and 86 can be adjusted thanks to n + doping and to the oxidation conditions. For example, if the n + doping is from 10E19 to 10E20 / cm3, a minimum thickness of 8 nm will be obtained by oxidation under water vapor at 850 C C while the thickness of layers 88 and 90 is 2.5 nm .
  • the tunnel effect relating to a layer of a material is a function of the barrier height of this material and the thickness of the layer.
  • the height of the barrier is known to a person skilled in the art, who is therefore able to determine a thickness of the layer allowing the tunnel effect through it (case of layers 88 and 90) or on the contrary a thickness preventing any tunnel effect. through it (case of layers 84 and 86).
  • Figures 7 and 8 show two examples of the results obtained on "minimal" structures, by playing on the angle of inclination of the implantation beam n + , the dose, the implantation energy, the oxidation time. and the size of the grid.
  • the source and drain zones 92 and 94 are then formed (FIG. 9) on either side of the. grid area.
  • a metallic material is preferably deposited on the structure obtained in FIG. 6, for example by chemical vapor deposition (CVD), this metallic material having an extraction potential which places the Fermi level of this material metallic towards the middle of the silicon band gap.
  • the metallic material thus deposited exceeds the level of the insulating layer 58 in S ⁇ 3 N 4 .
  • This metallic material is then polished, this layer 58 serving as a polishing stop layer.
  • the metallic materials which represent the best compromise both from the electronic point of view and from the technological point of view for the realization of the source and drain zones are tungsten, titanium nitride and titanium.
  • Schottky diodes are produced using for example platinum, gold or palladium on the n side and titanium or aluminum on the p side.
  • a MOS type transistor is thus obtained including a metal-insulator-semiconductor type structure when going from the source to the channel of the transistor or drain to this channel, the insulation of this structure allowing a tunnel effect.
  • the region of the channel is only accessible by crossing the barrier-tunnel by the charge carriers supplied by the source of the transistor.
  • the channel 95 of the transistor can be a slightly open volume on the substrate (FIG. 7) or a closed volume if this channel has a short length, not exceeding about 10 nm (FIG. 8).
  • the channel of the transistor can be biased via the substrate.
  • the control of the blocking voltage by the substrate is done as in a conventional MOS transistor.
  • the length of the channel is greater than approximately 10 nm.
  • This other manufacturing process is identical to the process according to the invention, making it possible to obtain an MOS transistor on a solid semiconductor substrate (FIGS. 3 to 9) except as regards the achievement of the isolation of the source and the drain. which is not necessary in this case.
  • the thickness of layer 102 is chosen to be large enough to prevent any direct tunneling effect through this layer 102
  • the field isolation zones 60 and 62 on either side of the grid zone 71 for example by the LOCOS method.
  • the recesses can be formed by isotropic etching of the silicon. They can also be formed by first implanting p + in zones 106 and 108 of the silicon layer 104 (these zones being the counterparts of zones 67 and 69 of FIG. 3), by means of a beam 105 of suitable ions, the substrate being inclined and rotated during this implantation, as we have seen above.
  • flanks 110a and 112a recesses 110 and 112, flanks which are located under the layer 52 of gate oxide, very thin layers 116 and 118, with a thickness of 1 'order of 1 nm for example.
  • These layers can be made of silicon nitride and are then formed by rapid thermal nitriding of the silicon zone 14. They can also be made of silica and are then formed by rapid oxidation of the zone ⁇ e silicon 114.
  • FIG. 12 also shows very small layers 120 and 122 which are formed in silicon, respectively on the side of the field isolation zones 60 and 62.
  • FIG. 13 is an enlarged view of the channel zone 114 of the transistor that we are forming
  • This channel zone 114 is separated from the recesses 110 and 112, which are provided for receiving the source and drain zones, by the very thin insulating layers 116 and 118.
  • This channel area 114 constitutes an inaccessible volume (from the electrical point of view) from the substrate 100
  • This channel area 114 to the transistor constitutes a quantum well
  • FIG. 14 schematically illustrates another step allowing the formation of the transistor.
  • this other step consists in depositing a metallic material, for example by chemical vapor deposition, on the structure of FIG. 12, until this material exceeds the level of the insulating layer 58
  • this insulating layer 58 serving as a polishing stop layer.
  • FIGS. 15 to 19 schematically illustrate steps of a process according to the invention, making it possible to obtain a MOS transistor with a pseudo-SOI type structure
  • a thin deposit of silicon nitride is formed, for example by low pressure chemical vapor deposition in the recesses 68 and 70 of this structure, in particular on the sides of these recesses, sides which are located under the layer 52.
  • the thickness of this deposit on these sides is such that the passage of electrons in the active part of the transistor that we want to form is done by tunnel effect.
  • This thickness is for example of the order of a few nanometers to 2.5 nanometers. Then, an anisotropic and selective etching with respect to silicon is carried out in a self-aligned manner on the grid.
  • FIG. 15 also shows layers of very small dimensions made of silicon nitride 128 and 130 which remain after etching the silicon nitride at the ends of the recesses respectively located on the side of the field isolation zones 60 and 62. We then carry out a localized oxidation of the silicon at the bottom of the recesses ⁇ 68 and 70.
  • the localized silica layers thus obtained have the references 132 and 134 in FIG. 16.
  • Figures 17 and 18 (respectively homologous to Figures 7 and 8) show the volume of monocnstallin silicon 138 intended to contain the transistor channel.
  • This volume 138 is delimited by very thin layers 124 and 128 allowing the tunnel effect.
  • this volume communicates with the substrate 50 in monocnstallin silicon by a very narrow zone of this substrate.
  • This very narrow zone is delimited by the ends of the layers 132 and 134, ends which face each other under the layer 52. This communication allows the formation of a MOS transistor controlled via the substrate 50.
  • the volume of silicon 138 intended to contain the channel of the transistor, is electrically isolated from the substrate 50.
  • FIG. 19 schematically illustrates the formation of the source and drain zones 92 and 94 of the transistor.
  • This formation takes place by depositing a metallic material and then polishing it up to the level of the insulating layer 58 (which serves as a stop layer for polishing), as has already been explained.
  • FIGS. 20 and 21 are respectively the counterparts of FIGS. 17 and 18.
  • FIGS. 20 and 21 show the very thin silicon oxide layers 142 and 144 which are obtained by this selective oxidation (and which replace the layers of silicon nitride 124 and 126).
  • FIGS. 20 and 21 also show the volume of silicon 138 in FIGS. 17 and 18, which is delimited by the very thin layers 142 and 144.
  • FIG. 22 schematically illustrates the completion of the transistor resulting from the method corresponding to FIGS. 20 and 21 (deposition of the metallic material allowing the formation of the source and drain zones 92 and 94).
  • Figure 23 is a cross-sectional schematic view of another transistor according to the invention, formed on an SOI type structure. More specifically, this transistor of Figure 23 is obtained as explained by referring to Figures 15 to 19 or using the variant explained in the description of Figures 20 and 21, except that the use of an initial structure SOI does not require localized oxidation which has allowed the formation of layers 132 and 134.
  • the metallic material is therefore deposited by chemical vapor deposition after etching of the silicon nitride, selectively with respect to the silica.
  • FIG. 23 shows the silicon substrate 100, the buried silica layer 102, the channel zone 114 in silicon and the source and drain zones 92 and 94 which are separated from the channel zone 114 by very thin layers made of silicon nitride 124 and 126.
  • a gate contact is subsequently formed to complete the transistor.
  • p-type silicon was used for the substrate in pseudo-SOI structures or, in SOI structures, for the silicon layer where the recesses are formed, but the invention does indeed encompass heard the transistors and corresponding manufacturing methods that use a type n silicon or any other suitable semiconductor (type n or p).
  • This application relates to the transistors partially shown in Figures 8 and 18, the channel of which is a closed volume.
  • the pseudo-SOI type structures shown in FIGS. 8 and 18 can be used as a non-volatile memory point.
  • the V-shaped substrate area 95 or 138 then acts as the storage capacity of the memory point.

Abstract

Transistor Mos à puits quantique et procédés de fabrication de ce transistor. Dans ce transistor, les zones de source et de drain (92, 94) sont séparées du canal par des couches isolantes (88, 90) suffisamment minces pour permettre le passage de porteurs de charges par effet tunnel. Chacune des zones de source et de drain est séparée du substrat par une couche électriquement isolante dont l'épaisseur est suffisamment forte pour empêcher tout passage de porteurs de charges à travers cette couche isolante. Application à la fabrication de dispositifs microélectroniques.

Description

TRANSISTOR MOS A PUITS QUANTIQUE ET PROCEDES DE FABRICATION DE CELUI-CI
DESCRIPTION
DOMAINE TECHNIQUE
La présente invention concerne un transistor MOS (Métal-Oxyde-Semiconducteur) a puits quantique et des procédés de fabrication de celui-ci.
Elle trouve des applications en micro- électronique pour la fabrication de divers dispositifs comme par exemple les inverseurs numériques qui utilisent des transistors MOS complémentaires l'un de
1 ' autre .
ÉTAT DE LA TECHNIQUE ANTÉRIEURE
La figure 1 est une vue en coupe transversale schématique d'un transistor MOS classique, a la fin du procédé d'intégration de ce transistor.
Le transistor de la figure 1 comprend un substrat 2 en silicium de type p.
Sur ce substrat 2 sont formes deux zones 4 et 6 espacées l'une de l'autre.
Ces zones 4 et 6 sont des zones diffusées de type n+ formant la source et le drain du transistor.
Comme on Je voit sur la figure 1, les zones 4 et 6 sont respectivement prolongées par des zones 8 et 10 qui sont des zones diffusées de type n" (moins dopées que les zones 4 et 6) .
Les zones 8 et 10 constituent des extensions des zones de source et de drain sous la grille du transistor dont il sera question par la suite.
Le transistor de la figure 1 comprend aussi deux zones 12 et 14 qui s'étendent respectivement au- dessus des zones 4 et 6 et sensiblement au même niveau que les zones 8 et 10 (qui sont en face l'une de l'autre et seulement séparées l'une de l'autre par un faible intervalle de silicium de type p) .
Ces zones 12 et 14 sont faites d'un siliciure métallique et sont auto-alignées par rapport a la grille du transistor et par rapport aux zones d'isolation de champ de ce transistor, dont il sera question par la suite.
Les zones 12 et 14 constituent les metallisations-shunts de la source et du drain du transistor.
Au-dessus de la zone 16 en silicium de type p qui sépare les zones 8 et 10 l'une de l'autre, se trouve une couche électriquement isolante 18 en silice qui s'étend également au-dessus de ces zones 8 et 10 et qui constitue l'isolant de grille du transistor.
Au-dessus de la couche 18 se trouve une couche 20 de silicium polycπstallm
Au-dessus de cette couche 20 se trouve une couche 22 qui est faite d'un siliciure métallique et constitue une métallisation-shunt
La grille du transistor est formée par ces couches 20 et 22.
De plus, deux espaceurs électriquement isolants 24 et 26, par exemple en silice ou en nitrure de silicium, s'étendent de part et d'autre de l 'empilement constitue par les couches 20 et 22, jusqu'à l'isolant de grille 18.
Le transistor représente sur la figure 1 est électriquement isole d'autres transistors identiques (non représentés) , également formés sur le substrat 2, grâce à des zones d'isolation de champ 28 et 30 de type LOCOS.
L'ensemble de la structure ainsi obtenue est recouvert par une couche 32 isolante, en verre de silice dopé au phosphore et au bore.
Deux ouvertures traversent de part en part cette couche 32 et débouchent respectivement sur les zones 12 et 14. Ces deux ouvertures sont remplies d'un métal par dépôt chimique en phase vapeur et constituent respectivement des contacts de source et de drain 34 et 36.
Le transistor de la figure 1 comprend aussi deux couches métalliques d'interconnexion 38 et 40 qui se trouvent à la surface de la couche 32 et prolongent respectivement les contacts 34 et 36.
Le contact de grille n'est pas représente sur la figure 1. La figure 2 est une vue en coupe transversale schématique d'un autre transistor MOS classique.
Il s'agit d'un transistor MOS sur SOI (silicium sur isolant) qui est représente à la fin de son procédé d'intégration.
Le transistor de la figure 2 diffère de celui de la figure 1 par le fait que les couches 4 et 6 y sont beaucoup plus minces et que ces couches 4, 6 et la zone 42 en silicium, comprise entre ces dernières, reposent sur une couche épaisse 44 de silice enterrée qui repose elle-même sur un substrat de silicium 46.
On connaît également un transistor MOS a puits quantique par le document suivant auquel on se reportera : (1) Silicon single hole quantum dot transistor for complementary digital circuits, E. Leobandung, L. Guo et S. Y. Chou, IEDM 95, p.367 à 370.
Dans ce transistor connu par le document
(1) , la grille est rapportée après la réalisation des zones de source et de drain.
La taille de ce transistor connu est telle que son comportement électrique n'est pas complètement lié au comportement du puits quantique que comprend ce transistor.
En fait, ce transistor connu comporte, entre la source et le drain du transistor, un canal de faibles dimensions, mais la grille rapportée sur la source et le drain a, proportionnellement, une taille importante.
Ceci constitue un inconvénient pour l'augmentation du taux d'intégration de transistors de ce type.
EXPOSÉ DE L'INVENTION
La présente invention a pour objet un transistor MOS à puits quantique ainsi que des procédés de fabrication de ce transistor, qui permettent de remédier à l'inconvénient précèdent. Ces procédés permettent d'aligner les zones de source et de drain du transistor sur la grille de celui-ci par gravure sélective.
De façon précise, la présente invention a tout d'abord pour objet un transistor de type MOS comprenant :
- un substrat semiconducteur,
- une zone de grille, - un canal semiconducteur placé sous la zone de grille et électriquement isolé de celle-ci, et
- une zone de source et une zone de drain qui sont placées de part et d'autre de la zone de grille et du canal et qui sont électriquement isolées du substrat et de la zone de grille, ce transistor étant caractérisé en ce que les zones de source et de drain sont séparées du canal respectivement par des couches électriquement isolantes qui sont suffisamment minces pour permettre le passage de porteurs de charges, par effet tunnel, de la zone de source à la zone de drain à travers le canal et en ce que chacune des zones de source et de drain est séparée du substrat par une couche électriquement isolante dont l'épaisseur est suffisamment forte pour empêcher tout passage de porteurs de charges à travers cette couche isolante .
De préférence, chacune des zones de source et de drain est faite d'un matériau métallique, ce qui permet de minimiser les résistances électriques d'accès du transistor.
Ces résistances d'accès sont également minimisées par le fait qu'une partie de la zone de source et une partie de la zone de drain se trouvent sous la zone de grille du transistor.
Selon un premier mode de réalisation particulier du transistor objet de l'invention, le canal est électriquement isolé du substrat.
Selon un deuxième mode de réalisation particulier, le canal est en contact en électrique avec le substrat par l'intermédiaire d'une étroite zone de ce substrat.
Selon un mode de réalisation préféré du transistor objet de l'invention, le substrat et le canal sont en silicium. Dans ce cas, les couches isolantes suffisamment minces peuvent être en silice ou en nitrure de silicium.
La couche isolante qui sépare chacune des zones de source et de drain peut être une couche de silice, le transistor ayant ainsi une structure d'un type que l'on peut appeler pseudo-SOI.
Dans un mode particulier de réalisation de l'invention, la zone de source, la zone de drain et le canal sont séparés du substrat par une couche électriquement isolante très épaisse, qui peut être en silice, le transistor ayant ainsi une structure de type SOI (silicium sur isolant) .
La présente invention a également pour objet un procédé de fabrication du transistor objet de l'invention, ce procédé étant caractérisé en ce qu'il comprend les étapes suivantes :
- on forme une structure comprenant le substrat, la zone active et, de part et d'autre de celle-ci, deux zones d'isolation de champ, et la zone de grille,
- on forme deux évidements dans le substrat, l'un entre l'une des zones d'isolation de champ et la zone de grille et l'autre entre cette zone de grille et l'autre zone d'isolation de champ, les flancs respectifs des évidements les plus proches de la zone de grille étant situes sous celle-ci,
- on forme lesdites couches suffisamment minces sur lesdits flancs et lesdites couches isolantes d'épaisseur suffisamment forte au fond des évidements, et
- on forme les zones de source et de drain respectivement dans les évidements.
Par "zone active", on entend la zone ou seront formes la source, le drain et la région du canal située sous la grille. Selon un premier mode de mise en oeuvre particulier de ce procède lorsque le substrat est en silicium et les couches d'épaisseur suffisamment forte en silice, lesdites couches isolantes suffisamment minces sont d'abord formées et lesdites couches de silice sont ensuite formées en dopant des zones du substrat au fond des évidements, par des impuretés permettant une oxydation rapide du substrat, puis en oxydant les zones ainsi dopées. Dans ce cas, les couches isolantes suffisamment minces peuvent être en silice ou en nitrure de silicium.
Selon un deuxième mode de mise en oeuvre particulier de ce procède lorsque le substrat est en silicium et les couches d'épaisseur suffisamment forte en silice, pour former lesdites couches isolantes suffisamment minces et lesdites couches de silice, on dépose du nitrure de silicium dans les évidements, on élimine le nitrure ainsi dépose, 1 'élimination n'ayant pas lieu sur les flancs de manière a former lesdites couches isolantes suffisamment minces, et on oxyde des zones du substrat au fond des évidements de manière a former lesdites couches de silice.
En variante lorsque le substrat est en silicium et les couches d'épaisseur suffisamment forte en silice, pour former lesdites couches isolantes suffisamment minces et lesdites couches de silice, on peut déposer du nitrure de silicium dans les évidements, éliminer le nitrure aιnsι dépose, 1 ' élimination n'ayant pas lieu sur lesdits flancs, puis oxyder des zones de substrat au fond des évidement s de manière a former lesdites couches de silice, puis éliminer le nitrure desdits flancs et oxyder ces flancs de manière a former lesdites couches isolantes suffisamment minces. La présente invention a aussi pour objet un autre procédé de fabrication du transistor objet de l'invention, comprenant ladite couche très épaisse, cet autre procédé étant caractérise en ce qu'il comprend les étapes suivantes :
- on forme une structure comprenant le substrat, la couche isolante très épaisse (par exemple en silice), une couche de semiconducteur (par exemple en silicium) au dessus de celle-ci, la zone active et, de part et d'autre de celle-ci, deux zones d'isolation de champ, et la zone de grille,
- on forme deux évidements dans ladite couche de semiconducteur, l'un entre l'une des zones d'isolation de champ et la zone de grille et l'autre entre cette zone de grille et l'autre zone d'isolation de champ, les flancs respectifs des évidements les plus proches de la zone de grille étant situes sous celle-ci,
- on forme lesdites couches suffisamment minces sur lesdits flancs, et
- on forme les zones de source et de drain respectivement dans les évidements.
Dans ce cas, on peut utiliser un substrat en silicium et une couche très épaisse en silice et lesdites couches isolantes suffisamment minces peuvent encore être en silice ou en nitrure de silicium.
Dans ce cas également, on peut utiliser un substrat en silicium et une couche très épaisse en silice et pour former lesdites couches isoiantes suffisamment minces on peut déposer du nitrure de silicium dans les évidements et éliminer le nitrure ainsi dépose, 1 ' élimination n'ayan pas lieu sur lesdits flancs.
Comme on le verra mieux par la suite, dans la présente invention, lorsque le canal du transistor ayant une structure de type pseudo-SOI a une faible longueur, l'isolant au-dessus duquel se trouve la zone de source et l'isolant au-dessus duquel se trouve la zone de drain peuvent se rejoindre. Ceci délimite alors un volume confine de silicium qui peut jouer le rôle de puits quantique.
Le transistor est alors capable de fonctionner en régime quantique.
Dans un transistor fonctionnant en régime classique (non quantique) , le transport des porteurs de charge a lieu dans une couche d'inversion a l'interface entre l'isolant de grille et le substrat du transistor.
Dans cette couche d'inversion, il existe un continuum d'états permis. Dans un transistor conforme a l'invention fonctionnant en régime quantique, on obtient une couche d'inversion présentant des états permis discontinus.
On précise qu'un transistor fonctionne en régime quantique quand la différence d'énergie entre deux niveaux permis est a peu près égale a l'énergie d'agitation thermique des électrons ou supérieure a cette énergie d'agitation thermique
Pour un puits quantique, la partie active est de très faible taille par rapport au libre parcours moyen d'un électron.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise a la lecture de la description d'exemoles de réalisation donnes ci-apres, a titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexes sur lesquels : • la figure 1, déjà décrite, est une vue en coupe transversale schématique d'un transistor MOS connu, formé sur un substrat semiconducteur massif, « la figure 2, déjà décrite, est une vue en coupe transversale schématique d'un autre transistor MOS connu, ayant une structure de type SOI,
• les figures 3 à 9 illustrent schématiquement diverses étapes d'un procédé conforme à l'invention, permettant d'obtenir un transistor à structure de type pseudo-SOI,
• les figures 10 à 14 illustrent schématiquement des étapes d'un autre procédé conforme à l'invention, permettant d'obtenir un transistor à structure de type SOI,
• les figures 15 à 22 illustrent schématiquement des étapes de variantes du procédé illustré par les figures 3 à 9, permettant aussi d'obtenir un transistor conforme à l'invention, à structure de type pseudo-SOI, et
• la figure 23 illustre schématiquement une étape d'une variante du procédé illustré par les figures 10 à 14, permettant aussi d'obtenir un transistor conforme à l'invention, a structure de type SOI.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
Les transistors MOS conformes à l'invention, dont la fabrication est expliquée en faisant référence aux figures 3 à 23, ont une longueur qui peut aller de quelques nanomètres à plusieurs micromètres . En atteignant des longueurs de quelques nanomètres, le fonctionnement de tels transistors MOS est altéré par la possibilité d'un transfert direct de la source jusqu'au drain (effet balistique) ainsi que par les fluctuations de dopage dans le canal.
Ces deux phénomènes sont d'autant plus critiques que le nombre de porteurs de charges impliqués est faible.
La présente invention permet : - de maîtriser les effets balistiques par utilisation de structures de type MIS (métal-isolant- semiconducteur) utilisant un effet tunnel, et
- de réaliser un puits quantique entre la source et le drain d'un transistor MOS, permettant un blocage coulombien des porteurs de charges, assurant ainsi un fonctionnement quasiment mono-porteur ou complètement mono-porteur de très haute performance pour ce transistor.
De plus, dans le cas des figures 3 a 9, l'invention, appliquée à l'obtention de transistors MOS a structure de type pseudo-SOI, permet
- de réduire quasiment a zéro les fuites de jonction, d'assurer une forte isolation et de réduire fortement la distance "n+/p+" comme dans le cas de dispositifs de type SOI, et
- de réduire fortement les capacités des diodes de dram/substrat.
On a ainsi les avantages des dispositifs de type SOI pour des transistors réalises a partir d'un substrat en silicium massif.
De plus, les transistors obtenus sont susceptibles d'avoir de très faibles dimensions permettant de réaliser un blocage coulombien pour des dispositifs micro-électroniques contenant ces transistors. Les étapes d'un procédé conforme a l'invention, qui sont schématiquement illustrées par les figures 3 à 9 permettent d'obtenir un transistor MOS qui est à comparer au transistor de la figure 1. Pour mettre en oeuvre ce procédé, on commence par former, de façon connue, une structure comprenant un substrat massif 50 en silicium monocristallm de type p (figure 3) .
Cette structure comprend aussi : - une couche isolante 52 en silice, ou couche d'oxyde de grille, qui est en contact avec le substrat 50,
- une couche 54 en silicium polycristallin qui repose sur la couche 52, - une métallisation-shunt 56 qui repose sur la couche 54, et
- une couche isolante 58, par exemple en nitrure de silicium, qui repose sur la métallisation- shunt 56. La grille est constituée par les couches 54 et 56.
La structure comprend aussi deux zones d'isolation de champ 60 et 62 qui sont placées de part et d'autre de l'ensemble de couches 52 a 58 et sont réalisées avant cette dernière, par exemple par la méthode appelée LOCOS.
Sur cette structure, on commence par graver des espaceurs 64 et 66 de façon que ces espaceurs reposent sur la couche 52 et encadrent les couches 54 et 56, comme on le voit sur la figure 3.
L'ensemble 71 constitué par les couches 52 a 58 et les espaceurs 64 et 66 peut être appelé "zone de grille" .
On forme ensuite deux évidements 68 et 70 dans le substrat 50 (figure 4) . L'évidement 68 est compris entre la zone 60 et la zone de grille et l' évidement 70 est compris entre la zone 62 et cette zone de grille.
Ces évidements 68 et 70 s'étendent sous la couche 52 comme on le voit sur la figure 4.
Pour obtenir ces évidements 68 et 70, on peut procéder à une gravure du silicium isotrope et sélective par rapport à la grille et à l'isolation de champ, pendant un temps approprié. Cependant, pour mieux maîtriser géométriquement la structure finalement obtenue, représentée sur la figure 4, il est préférable, pour obtenir les évidements 68 et 70, de commencer par réaliser une implantation p+ dans des zones 67 et 69 (figure 3) du substrat, ces zones correspondant aux évidements 68 et 70 que l'on veut obtenir.
Pour ce faire, on utilise un faisceau 72 d'ions bore à forte dose, de manière à obtenir une concentration finale moyenne de 1019 a 1020 atomes par cm3.
Pour s'affranchir des effets d'ombrage dus à la zone de grille, on réalise une implantation avec inclinaison et rotation du substrat.
Un recuit d'implantation, suivi par une diffusion, permet d'ajuster la longueur finale du canal du transistor que l'on veut réaliser.
On élimine également l'oxyde résiduel de source et de drain ; en effet, quand on forme la couche 52, de la silice se dépose partout entre les zones 60 et 62 et cette silice est partiellement éliminée lors de la gravure de la zone de grille et des espaceurs 64 et 66 ; l'implantation est réalisée à travers la couche de silice résiduelle, puis le recuit a lieu et l'on élimine ensuite cette couche comme on l'a indique ci-dessus. On effectue ensuite une gravure sélective du silicium p+ (zones 67 et 69) par rapport au silicium de type p du substrat (où il n'y a pas eu d'implantation) . Pour ce faire, on utilise un mélange du type HF, HN03, CH3COOH qui est décrit dans le document suivant, auquel on se reportera :
(2) Extremely high sélective etching of porous Si for single etch-stop bond-and-etch-back SOI, K. Sakaguchi, N. Sato, K. Yamagata, Y. Fujiyama et T. Yonehara, Lxtended abstracts of the 1994 International conférence on solid state devices and materials, Yokohama, 1994, p. 259 à 261.
Ce mélange attaque le silicium dopé p+ avec une sélectivité égale a 100 par rapport au silicium de type p.
On réalise ensuite une nitruration rapide du silicium exposé, au moyen de gaz ammoniac par exemple, ce qui conduit a l'obtention de couches très minces 74 et 76 (figure 5) en nitrure de silicium sur les flancs 68a et 70a des évidements 68 et 70, flancs qui se trouvent sous la couche 52, ainsi qu'au fond des évidements.
Au lieu d'effectuer cette nitruration rapide, on peut effectuer une oxydation rapide du silicium, ce qui conduit alors a des couches 74 et 76 en silice. On procède ensuite a une implantation a forte dose, de type n', au substrat, au fond des évidements 68 et 70 à travers les couches 74 et 76 du fond des évidements.
La couche do nitrure est détruite par l'implantation n+ à cause de la forte dos°, sauf aux endroits protégés par l'ombrage dû a la présence de la grille.
Les zones à dopage n+ qui résultent de cette implantation au fond des évidements ont les références 78 et 80 sur la figure 5.
On utilise pour ce faire un faisceau 81 d'ions arsenic ou phosphore par exemple.
La dose est choisie pour que ces zones 78 et 80 aient un dopage de l'ordre de 1019 à 1020 atomes par cm3.
De plus, l'implantation est réalisée avec le substrat incliné, ce qui permet un dopage sélectif sous la couche 52 a la profonαeur souhaitée.
De plus, une rotation du substrat pendant l'implantation permet de d'affranchir de l'ombrage lié a la hauteur de la zone active de grille.
Apres 1 ' activation des dopants, on procède a une oxydation des zones implantées 78 et 80
Les couches de silice qui résultent de cette oxydation ont respectivement les références 84 et 86 sur la figure 6.
Il est a noter que cette oxydation conduit a une formation rapide de ces couches 84 et 86.
On précise que l'oxydation a lieu jusqu'à consommation totale des zones implantées n+.
On précise également que l'épaisseur des couches 84 et 86 est choisie suffisamment forte pour empêcher tout effet tunnel a travers ces couches 84 et 86. Sur les flancs déjà mentionnes des évidements, les parties des couches très minces 74 et 76 sont alors naturellement transformées en couches isolantes de formule SιOvNy qui ont les références 88 et 90 sur la figure 6. Cette transformation naturelle est due a l'oxydation sélective du silicium dope n+.
Il est à noter que les couches 88 et 90 ont une très faible épaisseur, inférieure à 2,5 nm, permettant un effet tunnel.
On peut ajuster l'épaisseur des couches 84 et 86 grâce au dopage n+ et aux conditions d'oxydation. Par exemple, si le dopage n+ est de 10E19 a 10E20/cm3, une épaisseur minimale de 8 nm sera obtenue par oxydation sous vapeur d'eau a 850CC alors que l'épaisseur des couches 88 et 90 est de 2,5 nm.
Il s'agit bien entendu la de valeurs numériques correspondant aux exemples de matériaux considères. D'une manière générale l'effet tunnel relatif a une couche d'un matériau est fonction de la hauteur de barrière de ce matériau et de l'épaisseur de la couche. La hauteur de barrière est connue de l'homme du métier qui est donc capable de déterminer une épaisseur de la couche permettant l'effet tunnel a travers celle-ci (cas des couches 88 et 90) ou au contraire une épaisseur empêchant tout effet tunnel a travers celle-ci (cas des couches 84 et 86) .
Les figures 7 et 8 montrent deux exemples des résultats obtenus sur des structures "minimales", en jouant sur l'angle d'inclinaison du faisceau d'implantation n+, la dose, l'énergie d'implantation, le temps d'oxydation et la taille de la grille.
On peut ensuite procéder, a travers l'isolant, a une implantation de dopant de type p sur les flancs de la grille pour compenser le dopage de type n qui est obtenu car diffusion de l'implantation n .
On forme ensuite les zones de source et de drain 92 et 94 (figure 9) de part et d'autre do le. zone de grille. Pour ce faire, on dépose de préférence un matériau métallique sur la structure obtenue a la figure 6, par exemple par dépôt chimique en phase vapeur (CVD) , ce matériau métallique ayant un potentiel d'extraction qui place le niveau de Fermi de ce matériau métallique vers le milieu de la bande interdite du silicium.
Ceci évite d'avoir a utiliser deux matériaux métalliques différents pour la mise en oeuvre de l'invention, a savoir :
- un matériau metalliαue pour l'obtention d'un transistor a canal n, ce qui corresponα au cas décrit en faisant référence aux figures 3 a 9, et
-un autre matériau métallique pour l'obtention d'un transistor a canal p, ce qui nécessite l'utilisation d'un substrat 50 en silicium de type n.
Le matériau métallique ainsi dépose dépasse le niveau de la couche isolante 58 en Sι3N4.
Ce matériau métallique est ensuite poli, cette couchp 58 servant de couche d'arrêt de polissage.
On obtient ainsi des zones de source et de drain 92 et 94 dépourvues de contacts
Les matériaux métalliques qui représentent le meilleur compromis tant du point de vue électronique que du point de vue technologique pour la réalisation des zones de source et de drain sont le tungstène, le nitrure de titane et le titane.
Dans un mode de mise en oeuvre non illustre, on réalise des diodes Schottky en utilisant par exemple du platine, de l'or ou du palladium du côte n et au titane ou de l'aluminium du côte p
On obtient ainsi un transistor de type MOS incluant une structure de type metal-isolant- semiconducteur lorsqu'on va de la source au canal du transistor ou du drain à ce canal, l'isolant de cette structure autorisant un effet tunnel.
La région du canal n'est accessible que par franchissement de la barrière-tunnel par les porteurs de charges fournis par la source du transistor.
En revenant aux figures 7 et 8, le canal 95 du transistor peut être un volume légèrement ouvert sur le substrat (figure 7) ou un volume fermé si ce canal a une faible longueur, ne dépassant pas 10 nm environ (figure 8) .
Dans le cas de la figure 7, il est possible d'évacuer les courants parasites de substrat et d'obtenir une structure de type SOI sous les zones de source et de drain a volume faiblement dépiété. Dans le cas de la figure 8, on peut considérer la structure obtenue comme un transistor de type MOS sur SOI fortement déplete.
Il est à noter que, dans le cas de la figure 7, le canal du transistor peut être polarisé par l'intermédiaire du substrat.
La commande de la tension de blocage par le substrat se fait comme dans un transistor MOS classique.
On précise que, dans le cas de la figure 7, la longueur du canal est supérieure a environ 10 nm.
Dans le cas de la figure 8, on obtient un puits quantique dans la région du canal du transistor.
Ce puits quantique permet un piegeage coulombien des porteurs de charges par confinement. On est ainsi capable de faoriquer, dans des structures de petite taille, des transistors MOS a mono-porteur (mono-electron ou mono-trou) .
On décrit maintenant un autre procédé conforme a l'invention, permettant d'obtenir un transistor MOS dont la structure est de type SOI, en faisant référence aux figures 10 a 14.
La structure de ce transistor conforme a 1 ' invention est à comparer à la structure du transistor schématiquement représenté sur la figure 2 déjà décrite.
Cet autre procède de fabrication est identique au procède conforme a l'invention, permettant d'obtenir un transistor MOS sur un substrat semiconducteur massif (figures 3 à 9) excepte en ce qui concerne la réalisation de l'isolation de la source et du drain qui n'est pas nécessaire dans le cas présent.
En effet, cette isolation est réalisée de manière naturelle par l'oxyde de silicium enterre de la structure de type SOI.
Comme le montre la figure 10, on commence par fabriquer de manière connue une telle structure de type SOI, comprenant un substrat en silicium monocnstallin 100 sur lequel est formée une couche très épaisse de silice 102 enterrée, elle-même surmontée d'une couche de silicium monocnstallin 104, de type p dans l'exemple représente.
L'épaisseur de la couche 102 est choisie suffisamment grande pour empêcher tout effet tunnel direct a travers cette couche 102
Sur cette structure, on forme de façon connue la zone de grille 71 précédemment décrite en faisant référence a la figure 3.
On forme également, comme on l'a vu plus haut, les zones d'isolation de champ 60 et 62 de part et d'autie de la zone de grille 71 par exemple par la méthode LOCOS .
On forme ensuite (figure 11) des évidements 110 et 112 dans la couche 104 ce^ évidements s'etendant jusqu'à la couche 102. L' évidement 110 est compris entre la zone 60 et la zone de grille 71 et l 'évidement 112 est compris entre cette dernière et la zone 62.
Entre ces deux évidements 110 et 112, il subsiste une zone 114 de silicium monocnstallin destiné à contenir le canal du transistor que l'on fabrique.
Comme précédemment, les évidements peuvent être formés par gravure isotrope du silicium . Ils peuvent aussi être formés en faisant d'abord une implantation p+ dans les zones 106 et 108 de Ja couche de silicium 104 ( ces zones étant les homologues des zones 67 et 69 de la figure 3) , au moyen d'un faisceau 105 d'ions appropriés, le substrat étant incliné et mis en rotation pendant cette implantation, comme on ] ' a vu plus haut.
Un recuit d'implantation est ensuite effectué, après quoi on élimine l'oxyde résiduel de source et de drain. Ensuite on réalise une gravure sélective des zones de silicium dopées p+.
Comme le montre la figure 12, on forme ensuite sur les flancs 110a et 112a des évidements 110 et 112, flancs qui sont situes sous la couche 52 d'oxyde de grille, des couches très minces 116 et 118, d'une épaisseur de l'ordre de 1 nm par exemple.
Ces couches peuvent être en nitrure de silicium et sont alors formées par nitruration thermique rapide de la zone de silicium 14. Elles peuvent également être en silice et sont alors formées par oxydation rapide de la zone αe silicium 114.
Ces couches très minces 116 et 118 sont les homologues des parties des couches 74 et 76 de la figure 5 restant sur Jes flancs des évidements. On voit également sur la figure 12 des couches de très faibles dimensions 120 et 122 qui sont formées dans le silicium, respectivement du côte des zones d'isolation de champ 60 et 62. La figure 13 est une vue agrandie de la zone de canal 114 du transistor que l'on est en train de former
Cette zone de canal 114 est séparée des évidements 110 et 112, qui sont prévus pour recevoir les zone de source et de drain, par les couches isolantes très minces 116 et 118.
Cette zone de canaJ 114 constitue un volume inaccessible (du point de vue électrique) depuis le substrat 100 Cette zone de canal 114 au transistor constitue un puits quantique
La figure 14 illustre schématiquement une autre étape permettant la formation du transistor.
Comme précédemment, cette autre étape consiste a déposer un matériau métallique, par exemple par dépôt chimique en phase vapeur, sur la structure de la figure 12, jusαu'a ce que ce matériau dépasse le niveau de la couche isolante 58
Le matériau métallique dépose est ensuite poli, cette couche isolante 58 servant de couche d'arrêt de polissage
On obtient ainsi les zones de source et αe drain 92 et 94
Les figures 15 a 19 illustrent schématiquement des étapes d'un autie procède conforme a l'invention, permettant l'obtention d'un transistor MOS a structure de type pseudo-SOI
Dans cet autre procède, au lieu d'utiliser un effet d'oxydation différentielle d'une coucne implantée n+ par rapport au silicium peu dope, on utilise une oxydation localisée par dépôt et gravure d'une couche de nitrure de silicium.
Plus précisément, on forme d'abord par des étapes non représentées une structure identique à celle de 1 ' on voit sur la figure 4.
Ensuite, comme l'illustrent schématiquement les flèches 123 de la figure 15, un mince dépôt de nitrure de silicium est formé, par exemple par dépôt chimique en phase vapeur à basse pression ("low pressure chemical vapour déposition") dans les évidements 68 et 70 de cette structure, notamment sur les flancs de ces évidements, flancs qui se trouvent sous la couche 52.
L'épaisseur de ce dépôt sur ces flancs est telle que le passage des électrons dans la partie active du transistor que l'on veut former se fasse par effet tunnel.
Cette épaisseur est par exemple de l'ordre de quelques nanomètres à 2,5 nanomètres. Ensuite, une gravure anisotrope et sélective par rapport au silicium est réalisée de façon auto-alignée sur la grille.
On voit sur la figure 15 les couches minces et isolantes 124 et 126 permettant l'effet tunnel, qui subsistent au niveau des flancs des évidements, considérés ci-dessus.
On précise qu'on exploite encore l'ombrage de la zone de grille 71 lors du dépôt du nitrure de silicium et de la gravure de ce dernier. On voit également sur la figure 15 des couches de très petites dimensions en nitrure de silicium 128 et 130 qui subsistent après gravure du nitrure de silicium aux extrémités des évidements respectivement situées du côté des zones d'isolation de champ 60 et 62. On réalise ensuite une oxydation localisée du silicium au niveau du fond des évidements Λ68 et 70.
Les couches de silice localisée ainsi obtenues ont les références 132 et 134 sur la figure 16.
L'épaisseur de ces zones 132 et 134 est telle :
- qu'aucun effet tunnel direct n'est possible à travers ces couches 132 et 134, et - que les couches de nitrure de silicium 124 et 126 ne soient pas consommées complètement.
Les figures 17 et 18 (respectivement homologues des figures 7 et 8) montrent le volume de silicium monocnstallin 138 destiné a contenir le canal du transistor.
Ce volume 138 est délimité par les couches très minces 124 et 128 permettant l'effet tunnel.
Dans le cas de la figure 17, ce volume communique avec le substrat 50 en silicium monocnstallin par une zone très étroite de ce substrat .
Cette zone très étroite est délimitée par les extrémités des couches 132 et 134, extrémités qui se font face sous la couche 52. Cette communication permet la formation d ' ur transistor MOS commandé par l'intermédiaire du substrat 50.
Dans le cas de la figure 18, le volume de silicium 138, destiné à contenir le canal du transistor, est électriquement isolé du substrat 50.
Ce volume 138 également délimité par les couenes très minces 124 et 126 permet d'obtenir un puits quantique. La figure 19 illustre schématiquement la formation des zones de source et de drain 92 et 94 du transistor.
Cette formation a lieu par dépôt d'un matériau métallique puis polissage de celui-ci jusqu'au niveau de la couche isolante 58 (qui sert de couche d'arrêt pour le polissage), comme on l'a déjà expliqué.
En variante, après la formation des couches de silice 132 et 134 (figure 16), il est possible de retirer les parties de nitrure de silicium 124, 126, 128 et 130 qui subsistent, de façon sélective par rapport à la silice et au silicium, en utilisant pour ce faire une solution d'acide de Caro.
A ce sujet, on consultera le document suivant :
(3) S. Deleonibus et al. JECP Décembre 1991, pages 3739 à 3742.
On fait ensuite une oxydation localisée et rapide du siliciuim au niveau des flancs des évidements, considérés plus haut.
Cette variante est schématiquement illustrée par les figures 20 et 21 qui sont respectivement les homologues des figures 17 et 18.
On voit sur ces figures 20 et 21 les couches d'oxyde de silicium très minces 142 et 144 qui sont obtenues par cette oxydation sélective (et qui remplacent les couches de nitrure de silicium 124 et 126) .
Ces couches très minces 142 et 144 permettent encore un effet tunnel.
On voit également sur les figures 20 et 21 le volume de silicium 138 des figures 17 et 18, qui est délimité par les couches très minces 142 et 144. La figure 22 illustre schématiquement l'achèvement du transistor résultant du procédé correspondant aux figures 20 et 21 (dépôt du matériau métallique permettant la formation des zones de source et drain 92 et 94) .
La figure 23 est une vue en coupe transversale et schématique d'un autre transistor conforme a l'invention, formé sur une structure de type SOI. Plus précisément, ce transistor de la figure 23 est obtenu comme on l'a explique en faisant référence aux figures 15 a 19 ou en utilisant la variante expliquée dans la description des figures 20 et 21, excepte que l'utilisation d'une structure initiale SOI ne nécessite pas l'oxydation localisée ayant permis la formation des couches 132 et 134.
On procède donc au dépôt du matériau métallique par dépôt chimique en phase vapeur après gravure du nitrure de silicium, de façon sélective par rapport a la silice.
On voit sur la figure 23 le substrat 100 en silicium, la coucne de silice 102 enterrée, la zone de canal 114 en silicium et les zones de source et drain 92 et 94 qui sont séparées de la zone de canal 114 par des couches très minces en nitrure de silicium 124 et 126.
Bien entendu, dans tous les exemples donnés, un contact de grille est ultérieurement forme pour achever le transistor. De plus, dans ces exemples, on a utilise du silicium de type p pour le substrat dans les structures pseudo-SOI ou, dans les structures SOI, pour Ja couche de silicium ou l'on forme les évidements, mais l'invention englobe bien entendu les transistors et procédés de fabrication correspondants qui utilisent un silicium de type n ou tout autre semiconducteur approprié (de type n ou p) .
On donne ci-après un exemple d'application particulier du transistor MOS objet de l'invention aux mémoires non volatiles.
Cette application est relative aux transistors partiellement représentés sur les figures 8 et 18, dont le canal est un volume fermé.
Les structures de type pseudo-SOI représentées sur les figures 8 et 18 peuvent être utilisées comme un point mémoire non volatile.
On peut, en injectant des électrons par la source du transistor et par application d'une polarisation positive sur le substrat 50, stocker des électrons dans la zone du substrat 95 (figure 8) ou 138 (figure 18) au niveau de la jonction des couches d'oxyde 84, 86 (figure 8) et 132, 134 (figure 18) ayant une forme en V.
Dans ce coin, la contrainte liée à la rencontre des deux fronts d'oxydation latéraux induit des états de charge qui sont susceptibles de piéger les électrons a condition qu'ils quittent le canal de conduction.
Cette dernière condition est remplie si l'on polarise positivement le substrat 50.
La zone du substrat 95 ou 138 en forme de V joue alors le rôle de capacité de stockage du point mémoire .
Son état αe charge influence la tension de seuil du transistor MOS de manière électrostatique comme dans un point mémoire non volatile classique.

Claims

REVENDICATIONS
1. Transistor de type MOS comprenant :
- un substrat semiconducteur (50 ; 100),
- une zone de grille (71), - un canal semiconducteur (95 ; 114 ; 138) placé sous la zone de grille et électriquement isolé de celle-
Figure imgf000029_0001
- une zone de source et une zone de drain (92, 94) qui sont placées de part et d'autre de la zone de grille et du canal et qui sont électriquement isolées du substrat et de la zone de grille, ce transistor étant caractérisé en ce que les zones de source et de drain sont séparées du canal respectivement par des couches électriquement isolantes (88,90; 116, 118; 124, 126 ; 142, 144) qui sont suffisamment minces pour permettre le passage de porteurs de charges, par effet tunnel, de la zone de source à la zone de drain à travers le canal et en ce que cnacune des zones de source et de drain est séparée du substrat par une couche électriquement isolante dont l'épaisseur est suffisamment forte pour empêcher tout passage de porteurs de charges à travers cette couche isolante.
2. Transistor de type MOS selon la revendication 1, caractérisé en ce que chacune des zones de source et de drain (92, 94) est faite d'un matériau métallique.
3. Transistor de type MOS selon l'une quelconque des revendications 1 et 2, caractérisé en ce que le canal est électriquement isolé du substrat (50; 100) .
4. Transistor de type MOS selon l'une quelconque des revendications 1 et 2, caractérisé en ce que le canal est en contact électrique avec le substrat (50; 100)par l'intermédiaire d'une étroite zone de ce substrat .
5. Transistor de type MOS selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le substrat (50; 100) et le canal (95; 114; 138) sont en silicium.
6. Transistor de type MOS selon la revendication 5, caractérise en ce que les couches isolantes suffisamment minces sont en silice.
7. Transistor de type MOS selon la revendication 5, caractérisé en ce que les couches isolantes suffisamment minces sont en nitrure de silicium.
8. Transistor de type MOS selon l'une quelconque des revendications 5 a 7, caractérise en ce que la couche isolante qui sépare chacune des zones de source et de drain (92, 94) du substrat est une couche de silice (84; 86; 132, 134) .
9. Transistor de type MOS selon l'une Quelconque des revendications 1 a 7, caractérise en ce que la zone d^ source, la zone do drain et le canal sont sépares du substrat par une couche électriquement isolante très épaisse (102) .
10. Procède de fabrication du transistor de type MOS selon la revendication 1, ce procédé étant caractérisé en ce qu'il comprend les étapes suivantes :
- on forme une structure comprenant le substrat (50) , la zone active et, de part et d'autre de celle-ci, deux zones d'isolation de champ (60, 62), et la zone de grille (71) ,
- on forme deux évidements (110, 112) dans le substrat, l'un entre l 'une des zones d'isolation de champ e*- la zone de grille et l'autre entre cette zone de grille et l'autre zone d'isolation de champ, les flancs respectifs des évidements les plus proches de la zone de grille étant situés sous celle-ci,
- on forme lesdites couches suffisamment minces (88, 90) sur lesdits flancs et lesdites couches isolantes d'épaisseur suffisamment forte (84, 86) au fond des évidements, et
- on forme les zones de source et de drain (92, 94) respectivement dans les évidements.
11. Procède selon la revendication 10 pour la fabrication du transistor selon la revendication 8, caractérisé en ce que lesdites couches isolantes suffisamment minces sont d'abord formées et lesdites couches de silice (84, 86) sont ensuite formées en dopant des zones du substrat au fond des évidements, par des impuretés permettant une oxydation rapide du substrat, puis en oxydant les zones ainsi dopées.
12. Procédé selon la revendication 11, caractérisé en ce que les couches isolantes suffisamment minces sont en silice ou en nitrure de silicium.
13. Procède selon la reverdication 10 pour la fabrication du transistor selon la revenαication 8, caractérise en ce que, pour former les dites couches isolantes suffisamment minces et lesdites couches de silice (84, 86), on dépose du nitrure de silicium dans les évidements, on élimine le nitrure ainsi dépose, l'élimination n'ayant pas lieu sur les flancs de manière a former lesdites couches isolantes suffisamment minces, et on oxyde des zones du substrat au fond des évidements de manière a former lesdites couches de silice.
14. Procédé selon la revenαication 10 DOUI la fabrication du transistor selon la revendication 8, caractérise en ce que, pour form r lesdites couches isolantes suffisamment minces et lesαites couches de 7/48135 PC17FR97/01075
30
silice (84, 86), on dépose du nitrure de silicium dans les évidements, on élimine le nitrure ainsi déposé, l'élimination n'ayant pas lieu sur lesdits flancs, on oxyde des zones du substrat au fond des évidements de manière à former lesdites couches de silice, on élimine le nitrure desdits flancs et on oxyde ces flancs de manière à former lesdites couches isolantes suffisamment minces.
15. Procédé de fabrication du transistor de type MOS selon la revendication 9, ce procédé étant caractérisé en ce qu'il comprend les étapes suivantes :
- on forme une structure comprenant le substrat (100) , la couche isolante très épaisse (102) , une couche de semiconducteur (104) au dessus de celle-ci, la zone active et, de part et d'autre de celle-ci, deux zones d'isolation de champ (60, 62), et la zone de grille (71) ,
- on forme deux évidements (110, 112) dans ladite couche de semiconducteur, l'un entre l'une des zones d'isolation de champ et la zone de grille et l 'autre entre cette zone de grille et l'autre zone d'isolation de champ, les flancs respectifs des évidements les plus proches de la zone de grille étant situés sous celle-ci, - on forme lesdites couches suffisamment minces (116, 118) sur lesdits flancs, et
- on forme les zones de source et de drain (92, 94) respectivement dans les évidements.
16. Procédé selon la revendication 15 DOUΓ la fabrication du transistor selon la revendication 5, la couche très épaisse étant en silice, caractérise en ce que lesdites couches isolantes suffisamment minces sont en silice ou en nitrure de silicium.
17. Procède selon la revendication 15 pour la fabrication du transistor selon la revendication 5, la couche très épaisse étant en silice, caractérisé en ce que, pour former lesdites couches isolantes suffisamment minces (116, 118) , on dépose du nitrure de silicium dans les évidements et on élimine le nitrure ainsi déposé, l'élimination n'ayant pas lieu sur lesdits flancs.
18. Application du transistor de type MOS selon la revendication 1, le canal de ce transistor étant un volume ferme, aux mémoires non volatiles.
PCT/FR1997/001075 1996-06-14 1997-06-13 Transistor mos a puits quantique et procedes de fabrication de celui-ci WO1997048135A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP10501321A JPH11510967A (ja) 1996-06-14 1997-06-13 量子ドット型ｍｏｓトランジスタおよびその製造方法
DE69715802T DE69715802T2 (de) 1996-06-14 1997-06-13 Quantentopf-mos-transistor und verfahren zur herstellung
US09/011,626 US6091076A (en) 1996-06-14 1997-06-13 Quantum WELL MOS transistor and methods for making same
EP97929353A EP0852814B1 (fr) 1996-06-14 1997-06-13 Transistor mos a puits quantique et procedes de fabrication de celui-ci

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR96/07444 1996-06-14
FR9607444A FR2749977B1 (fr) 1996-06-14 1996-06-14 Transistor mos a puits quantique et procedes de fabrication de celui-ci

Publications (1)

Publication Number Publication Date
WO1997048135A1 true WO1997048135A1 (fr) 1997-12-18

Family

ID=9493075

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR1997/001075 WO1997048135A1 (fr) 1996-06-14 1997-06-13 Transistor mos a puits quantique et procedes de fabrication de celui-ci

Country Status (7)

Country Link
US (1) US6091076A (fr)
EP (1) EP0852814B1 (fr)
JP (1) JPH11510967A (fr)
KR (1) KR19990036252A (fr)
DE (1) DE69715802T2 (fr)
FR (1) FR2749977B1 (fr)
WO (1) WO1997048135A1 (fr)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2797349A1 (fr) * 1999-08-04 2001-02-09 X Ion Composant a elements mono-electron et dispositif quantique, ainsi que procede industriel de realisation et reacteur multichambres de mise en oeuvre
WO2001099197A1 (fr) * 2000-06-22 2001-12-27 Commissariat A L'energie Atomique Transistor mos vertical a grille enterree et procede de fabrication de celui-ci
WO2006050283A2 (fr) * 2004-10-29 2006-05-11 Intel Corporation Dispositif resonant a effet tunnel et procede de fabrication d'un mos

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6887762B1 (en) 1998-11-12 2005-05-03 Intel Corporation Method of fabricating a field effect transistor structure with abrupt source/drain junctions
US6339005B1 (en) * 1999-10-22 2002-01-15 International Business Machines Corporation Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
US6472232B1 (en) * 2000-02-22 2002-10-29 International Business Machines Corporation Semiconductor temperature monitor
FR2806832B1 (fr) * 2000-03-22 2002-10-25 Commissariat Energie Atomique Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
WO2002043109A2 (fr) * 2000-11-21 2002-05-30 Infineon Technologies Ag Procede de fabrication d'un transistor a effet de champ plan et transistor a effet de champ plan
FR2818439B1 (fr) * 2000-12-18 2003-09-26 Commissariat Energie Atomique Procede de fabrication d'un ilot de matiere confine entre des electrodes, et applications aux transistors
US6566680B1 (en) * 2001-01-30 2003-05-20 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) tunneling junction transistor
JP4789362B2 (ja) * 2001-07-25 2011-10-12 富士機械製造株式会社 基板保持装置
DE10137217A1 (de) * 2001-07-30 2003-02-27 Infineon Technologies Ag Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
US20030134486A1 (en) * 2002-01-16 2003-07-17 Zhongze Wang Semiconductor-on-insulator comprising integrated circuitry
US6833556B2 (en) * 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US7902029B2 (en) * 2002-08-12 2011-03-08 Acorn Technologies, Inc. Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
KR100499956B1 (ko) * 2002-10-24 2005-07-05 전자부품연구원 양자채널이 형성된 모스펫을 이용한 포토디텍터 및 그제조방법
US6657223B1 (en) 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
US6964911B2 (en) * 2003-09-23 2005-11-15 Freescale Semiconductor, Inc. Method for forming a semiconductor device having isolation regions
US20050139860A1 (en) * 2003-10-22 2005-06-30 Snyder John P. Dynamic schottky barrier MOSFET device and method of manufacture
FR2868209B1 (fr) * 2004-03-25 2006-06-16 Commissariat Energie Atomique Transistor a effet de champ a canal en carbone diamant
KR100592740B1 (ko) * 2004-12-03 2006-06-26 한국전자통신연구원 쇼트키 장벽 관통 단전자 트랜지스터 및 그 제조방법
FR2879020B1 (fr) * 2004-12-08 2007-05-04 Commissariat Energie Atomique Procede d'isolation de motifs formes dans un film mince en materiau semi-conducteur oxydable
US20060125121A1 (en) * 2004-12-15 2006-06-15 Chih-Hsin Ko Capacitor-less 1T-DRAM cell with Schottky source and drain
FR2883101B1 (fr) * 2005-03-08 2007-06-08 Centre Nat Rech Scient Transistor mos nanometrique a rapport maximise entre courant a l'etat passant et courant a l'etat bloque
US7244659B2 (en) * 2005-03-10 2007-07-17 Micron Technology, Inc. Integrated circuits and methods of forming a field effect transistor
US20070194353A1 (en) * 2005-08-31 2007-08-23 Snyder John P Metal source/drain Schottky barrier silicon-on-nothing MOSFET device and method thereof
US7557002B2 (en) 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
KR100800508B1 (ko) * 2006-12-27 2008-02-04 재단법인 서울대학교산학협력재단 자기 정렬된 트랜치를 갖는 단전자 트랜지스터 및 그제조방법
US7989322B2 (en) * 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US7732285B2 (en) * 2007-03-28 2010-06-08 Intel Corporation Semiconductor device having self-aligned epitaxial source and drain extensions
US20090001430A1 (en) * 2007-06-29 2009-01-01 International Business Machines Corporation Eliminate notching in si post si-recess rie to improve embedded doped and instrinsic si epitazial process
JP4555358B2 (ja) * 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
US8242542B2 (en) * 2009-02-24 2012-08-14 International Business Machines Corporation Semiconductor switching device employing a quantum dot structure
JP5449326B2 (ja) * 2009-03-31 2014-03-19 Ｊｘ日鉱日石金属株式会社 ショットキー接合ｆｅｔの製造方法
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8648426B2 (en) * 2010-12-17 2014-02-11 Seagate Technology Llc Tunneling transistors
FR2970813B1 (fr) * 2011-01-24 2013-09-27 Commissariat Energie Atomique Dispositif a effet de champ muni d'une zone barrière de diffusion de dopants localisée et procédé de réalisation
KR101292952B1 (ko) * 2011-03-16 2013-08-02 삼성에스디아이 주식회사 전극조립체 및 이를 이용한 이차 전지
US8816326B2 (en) * 2011-11-01 2014-08-26 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and manufacturing method thereof
CN103094338B (zh) * 2011-11-01 2015-09-09 中国科学院微电子研究所 半导体器件及其制造方法
JP6570115B2 (ja) * 2015-07-24 2019-09-04 国立研究開発法人産業技術総合研究所 単電子トランジスタ及びその製造方法並びに集積回路
FR3044824B1 (fr) * 2015-12-08 2018-05-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor sbfet ameliore et procede de fabrication correspondant
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
FR3057105A1 (fr) * 2016-10-05 2018-04-06 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif a boite(s) quantique(s) comportant des dopants localises dans une couche semi-conductrice mince
US10170627B2 (en) 2016-11-18 2019-01-01 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5646557A (en) * 1979-09-26 1981-04-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Transistor
JPS5854668A (ja) * 1981-09-29 1983-03-31 Fujitsu Ltd 電気的消去型読出し専用メモリおよびその製造方法
JPS6163057A (ja) * 1984-09-04 1986-04-01 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓｆｅｔとその製造方法
JPS61188969A (ja) * 1985-02-18 1986-08-22 Matsushita Electric Ind Co Ltd 薄膜トランジスタ
JPS62154668A (ja) * 1985-12-27 1987-07-09 Toshiba Corp 半導体装置
JPS62160769A (ja) * 1986-01-10 1987-07-16 Hitachi Ltd 薄膜トランジスタ素子
US5043778A (en) * 1986-08-11 1991-08-27 Texas Instruments Incorporated Oxide-isolated source/drain transistor
US5132755A (en) * 1989-07-11 1992-07-21 Oki Electric Industry Co. Ltd. Field effect transistor
JPH0697435A (ja) * 1992-09-11 1994-04-08 Hitachi Ltd Ｍｏｓ型半導体装置
US5336904A (en) * 1991-05-10 1994-08-09 Mitsubishi Denki Kabushiki Kaisha Field effect element utilizing resonant-tunneling and a method of manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4712122A (en) * 1984-07-26 1987-12-08 Research Development Corp. Heterojunction gate ballistic JFET with channel thinner than Debye length
JP3194941B2 (ja) * 1990-03-19 2001-08-06 富士通株式会社 半導体装置
JP3361135B2 (ja) * 1991-12-20 2003-01-07 テキサス インスツルメンツ インコーポレイテツド 量子効果論理ユニットとその製造方法
US5831294A (en) * 1993-09-30 1998-11-03 Sony Corporation Quantum box structure and carrier conductivity modulating device
JP3635683B2 (ja) * 1993-10-28 2005-04-06 ソニー株式会社 電界効果トランジスタ
US5796119A (en) * 1993-10-29 1998-08-18 Texas Instruments Incorporated Silicon resonant tunneling
US5731598A (en) * 1995-06-23 1998-03-24 Matsushita Electric Industrial Co. Ltd. Single electron tunnel device and method for fabricating the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5646557A (en) * 1979-09-26 1981-04-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Transistor
JPS5854668A (ja) * 1981-09-29 1983-03-31 Fujitsu Ltd 電気的消去型読出し専用メモリおよびその製造方法
JPS6163057A (ja) * 1984-09-04 1986-04-01 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓｆｅｔとその製造方法
JPS61188969A (ja) * 1985-02-18 1986-08-22 Matsushita Electric Ind Co Ltd 薄膜トランジスタ
JPS62154668A (ja) * 1985-12-27 1987-07-09 Toshiba Corp 半導体装置
JPS62160769A (ja) * 1986-01-10 1987-07-16 Hitachi Ltd 薄膜トランジスタ素子
US5043778A (en) * 1986-08-11 1991-08-27 Texas Instruments Incorporated Oxide-isolated source/drain transistor
US5132755A (en) * 1989-07-11 1992-07-21 Oki Electric Industry Co. Ltd. Field effect transistor
US5336904A (en) * 1991-05-10 1994-08-09 Mitsubishi Denki Kabushiki Kaisha Field effect element utilizing resonant-tunneling and a method of manufacturing the same
JPH0697435A (ja) * 1992-09-11 1994-04-08 Hitachi Ltd Ｍｏｓ型半導体装置

Non-Patent Citations (8)

* Cited by examiner, † Cited by third party
Title
ANONYMOUS: "Tunnel Transistor. September 1974.", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 17, no. 4, September 1974 (1974-09-01), NEW YORK, US, pages 1075 - 1076, XP002025078 *
PATENT ABSTRACTS OF JAPAN vol. 005, no. 103 (E - 064) 3 July 1981 (1981-07-03) *
PATENT ABSTRACTS OF JAPAN vol. 007, no. 140 (E - 182) 18 June 1983 (1983-06-18) *
PATENT ABSTRACTS OF JAPAN vol. 010, no. 228 (E - 426) 8 August 1986 (1986-08-08) *
PATENT ABSTRACTS OF JAPAN vol. 011, no. 017 (E - 471) 17 January 1987 (1987-01-17) *
PATENT ABSTRACTS OF JAPAN vol. 011, no. 390 (E - 567) 19 December 1987 (1987-12-19) *
PATENT ABSTRACTS OF JAPAN vol. 011, no. 400 (E - 569) 26 December 1987 (1987-12-26) *
PATENT ABSTRACTS OF JAPAN vol. 018, no. 359 (E - 1574) 6 July 1994 (1994-07-06) *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2797349A1 (fr) * 1999-08-04 2001-02-09 X Ion Composant a elements mono-electron et dispositif quantique, ainsi que procede industriel de realisation et reacteur multichambres de mise en oeuvre
WO2001011689A1 (fr) * 1999-08-04 2001-02-15 X-Ion Composant a elements mono-electron et dispositif quantique, ainsi que procede industriel de realisation et reacteur multichambres de mise en oeuvre
WO2001099197A1 (fr) * 2000-06-22 2001-12-27 Commissariat A L'energie Atomique Transistor mos vertical a grille enterree et procede de fabrication de celui-ci
FR2810792A1 (fr) * 2000-06-22 2001-12-28 Commissariat Energie Atomique Transistor mos vertical a grille enterree et procede de fabrication de celui-ci
US7666733B2 (en) 2000-06-22 2010-02-23 Commissariat A L'energie Atomique Method for making a vertical MOS transistor with embedded gate
WO2006050283A2 (fr) * 2004-10-29 2006-05-11 Intel Corporation Dispositif resonant a effet tunnel et procede de fabrication d'un mos
WO2006050283A3 (fr) * 2004-10-29 2006-10-12 Intel Corp Dispositif resonant a effet tunnel et procede de fabrication d'un mos

Also Published As

Publication number Publication date
FR2749977B1 (fr) 1998-10-09
EP0852814A1 (fr) 1998-07-15
DE69715802T2 (de) 2003-05-15
DE69715802D1 (de) 2002-10-31
US6091076A (en) 2000-07-18
KR19990036252A (ko) 1999-05-25
JPH11510967A (ja) 1999-09-21
EP0852814B1 (fr) 2002-09-25
FR2749977A1 (fr) 1997-12-19

Similar Documents

Publication Publication Date Title
EP0852814B1 (fr) Transistor mos a puits quantique et procedes de fabrication de celui-ci
EP1145300B1 (fr) Procede de fabrication d&#39;un transistor mis sur un substrat semi-conducteur
EP1266409B1 (fr) Transistor mos a source et drain metalliques, et procede de fabrication d&#39;un tel transistor
FR2819341A1 (fr) Procede d&#39;integration d&#39;une cellule dram
EP0426250B1 (fr) Procédé pour fabriquer un dispositif à transistors MIS ayant une grille débordant sur les portions des régions de source et de drain faiblement dopées
FR2652448A1 (fr) Procede de fabrication d&#39;un circuit integre mis haute tension.
JPH11163329A (ja) 半導体装置およびその製造方法
FR3060841A1 (fr) Procede de realisation d&#39;un dispositif semi-conducteur a espaceurs internes auto-alignes
EP1748493A1 (fr) Cellule mémoire à un transistor à corps isolé à sensibilité de lecture améliorée
EP2279520A2 (fr) Procédé de fabrication de transistors mosfet complémentaires de type p et n, et dispositif électronique comprenant de tels transistors, et processeur comprenant au moins un tel dispositif
FR2795554A1 (fr) Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs
EP2680311A1 (fr) Transistor à effet tunnel
US20100027355A1 (en) Planar double gate transistor storage cell
EP2120258B1 (fr) Procédé de réalisation d&#39;un transistor à source et drain métalliques
WO2001099197A1 (fr) Transistor mos vertical a grille enterree et procede de fabrication de celui-ci
EP3079178B1 (fr) Procede de fabrication d&#39;un circuit integre cointegrant un transistor fet et un point memoire oxram
FR2818012A1 (fr) Dispositif semi-conducteur integre de memoire
EP1517377A1 (fr) Transistor bipolaire
FR2791178A1 (fr) NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET soi, ET PROCEDE DE FABRICATION
EP1271657A1 (fr) Dispositif semiconducteur intégréde mémoire de type DRAM et procédé de fabrication correspondant
FR2860919A1 (fr) Structures et procedes de fabrication de regions semiconductrices sur isolant
FR2481005A1 (fr) Procede de fabrication de transistors a effet de champ a canal court
FR3035265A1 (fr) Procede de fabrication de transistors soi pour une densite d&#39;integration accrue
EP0607075B1 (fr) Composant électronique semi-conducteur à résistance dynamique négative, méthodes d&#39;utilisation et procédé de fabrication correspondants
FR2755793A1 (fr) Structure de cellule dram en silicium sur isolant (soi) et procede de fabrication

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 1997929353

Country of ref document: EP

ENP Entry into the national phase

Ref country code: JP

Ref document number: 1998 501321

Kind code of ref document: A

Format of ref document f/p: F

WWE Wipo information: entry into national phase

Ref document number: 1019980700920

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 09011626

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1997929353

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1019980700920

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 1997929353

Country of ref document: EP

WWW Wipo information: withdrawn in national office

Ref document number: 1019980700920

Country of ref document: KR