WO1998022863A1 - Processeur a faible consommation d'energie - Google Patents

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WO1998022863A1
WO1998022863A1 PCT/JP1997/004253 JP9704253W WO9822863A1 WO 1998022863 A1 WO1998022863 A1 WO 1998022863A1 JP 9704253 W JP9704253 W JP 9704253W WO 9822863 A1 WO9822863 A1 WO 9822863A1
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circuit
mode
voltage
substrate bias
substrate
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PCT/JP1997/004253
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Inventor
Yonetaro Totsuka
Koichiro Ishibashi
Hiroyuki Mizuno
Osamu Nishii
Kunio Uchiyama
Takanori Shimura
Asako Sekine
Yoichi Katsuki
Susumu Narita
Original Assignee
Hitachi, Ltd.
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    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Definitions

  • the present invention relates to a semiconductor integrated circuit device such as a processor, and more particularly to a microcontroller that realizes high-speed operation and low power consumption by controlling a substrate noise of a processor circuit including MOS transistors in accordance with an operation mode of the processor. Regarding the processor.
  • CMOS complementary metal-oxide-semiconductor
  • the power consumption of the CMOS circuit includes dynamic power consumption due to charging and discharging during switching and static power consumption due to leakage current.
  • the dynamic power consumption is proportional to the square of the power supply voltage V dd and occupies a large amount of power, so it is effective to lower the power supply voltage to reduce power consumption.
  • the power supply voltage is decreasing.
  • Some current low-power microprocessors have a power management mechanism, have multiple operation modes in the processor, and stop the clock supply to the execution unit during standby in accordance with the operation mode. By stopping the clock supply, dynamic power consumption due to switching in unnecessary execution units can be reduced as much as possible. However, static power consumption due to leakage current cannot be reduced and remains.
  • FIG. 2 is a cross-sectional view of a circuit having a CMOS structure, in which a part of a surface layer of a p-type (p-type substrate) 201 has an n-type layer 205 and a p-type layer 201.
  • An nMOS transistor consisting of an n + source source / drain region 202, a gate oxide film 203, and a gate electrode 204 is formed on the surface of n + type, and a p + type
  • a pMOS transistor composed of a source / drain region 206, a gate oxide film 207, and a date electrode 208 is formed.
  • the sources of the pMOS transistor and nMOS transistor are connected to the power supply voltage (hereinafter referred to as Vdd) and the ground potential (hereinafter referred to as Vss), respectively, and the drains of the nMOS transistor and pMOS transistor are connected to the output signal.
  • Vdd power supply voltage
  • Vss ground potential
  • Vb p 209 is provided at the n-layer 205 of the pMOS transistor
  • Vb n 210 is provided at the p-well 201 of the nMOS transistor.
  • Vb p209 is connected to Vdd and Vbn210 is connected to Vss using a device as shown in Fig. 2.
  • these substrate biases are switched to Vbp2
  • the threshold voltage of the MOS transistor can be increased and the leakage current can be reduced.
  • the above-mentioned variable control of the substrate bias is performed on the processor circuit, and the threshold voltage of the MOS transistor is lowered during the operation of the processor. Therefore, it is necessary to maintain high speed and increase the threshold voltage during standby to reduce leakage current.
  • the base noise of the processor it is necessary to accurately shift the operation mode of the processor when switching the board noise, especially the timing of restarting the processor when shifting from the standby state to the operation state. Control to prevent processor malfunction Must.
  • An object of the present invention is to provide a high-speed and low-power-consumption processor by solving the above problems and realizing the above-described substrate bias control on a processor 'chip and applying it to various operation modes of the processor. .
  • the processor of the present invention is characterized by a processor main circuit for executing a program instruction sequence on a processor, a board bias switching device for switching a board bias voltage applied to the board.
  • the board ⁇ bias switching device In response to the execution of the instruction to shift to the standby mode in the processor main circuit, the board ⁇ bias switching device is controlled so as to switch the bias to the voltage for the standby mode.
  • the board mode switching device is controlled to switch to the voltage for the normal mode, and after the switched bias voltage is stabilized, the operation mode control unit that releases the standby of the processor main circuit and resumes the operation is provided. is there.
  • the semiconductor device of the processor chip has a triple hole structure, and the processor main circuit is formed on a cell area different from the substrate bias switching device and the operation mode control section. Is to be done.
  • the operation mode control unit includes means for waiting for the switched bias voltage to stabilize before restarting the operation of the main processor circuit when the bias is switched, and for stabilizing the bias.
  • An on-chip timer for measuring the elapse of the required time or a sensor for detecting that the bias has stabilized at a predetermined voltage is provided.
  • the semiconductor device of the processor chip has a triple-cell structure, is divided into a plurality of functional modules, and these are formed on different cell areas respectively.
  • a processor main circuit a substrate bias switching device for switching a substrate bias applied to a substrate of each functional module, and an instruction for setting one or more of the functional modules in the processor main circuit to standby.
  • the board bias switching device is controlled so that the substrate bias of the functional module is switched to the voltage for the standby mode in response to the signal. Control the device to switch the interface to the normal mode voltage, and notifies the processor main circuit that the standby of the functional module has been released after the switched bias voltage has stabilized. That is, an operation mode control unit is provided.
  • the processor of the present invention includes a means for dynamically switching the operating speed of the processor main circuit, and a board bias switching device which receives an instruction to change the operating frequency in the processor main circuit, and executes the processor main circuit or the functional module. Control to switch the board substrate of the controller to a voltage suitable for the operating frequency, and after the stabilized bus voltage is stabilized, notifying the processor main circuit of the completion of the switching of the operating speed.
  • a mode controller is provided.
  • a feature of the processor of the present invention is that the substrate bias switching device is constituted by a substrate bias generation circuit for internally generating a substrate bias voltage.
  • the present invention also proposes a control method that contributes to lower power consumption of the device. In other words, although a transistor with a low threshold voltage is fast, the leakage current between the source and drain is large and power consumption increases, so it is important to prevent this.
  • a configuration for this is a control method for controlling power consumption of a semiconductor integrated circuit device having a plurality of element circuit blocks operating on the basis of a clock signal and having a transistor formed on a semiconductor substrate.
  • a first mode in which all the circuit blocks operate based on the clock, a second mode in which the supply of the clock signal to at least one of the element circuit blocks is stopped, and a clock signal in which all of the element circuit blocks are supplied.
  • the main circuit is, for example, a processor including a CPU and the like.
  • the first mode is a mode in which the main circuit performs normal operations (calculation, storage, etc.).
  • the second mode is a state in which the clock to a part of the processor is stopped, and is called, for example, a sleep mode or a deep sleep mode. By selecting the range in which the clock is stopped, low power consumption can be achieved while maintaining only the necessary functions.
  • the third mode is a mode in which the body bias is controlled for the processor circuit, the threshold value of the transistors constituting the circuit is increased, and the power consumption due to the sub-threshold leakage current is reduced.
  • the standby mode is referred to as a hardware standby mode.
  • the standby mode is powerful enough to return to the normal state by interrupt control. In the hardware standby mode, it cannot return without resetting.
  • the third mode the function of the main circuit is stopped.
  • the element circuit block is included in the first circuit block
  • the clock signal is formed by the oscillation circuit included in the second circuit block
  • the second circuit blocker is connected to the first circuit block.
  • a clock signal and an information signal to be processed in the first circuit block are input.
  • the second circuit block further includes an input / output circuit and a control circuit for controlling the substrate bias. Normally, the second circuit block does not need to operate as fast as the first circuit block including the main circuit. Therefore, it is desirable that the transistors forming the second circuit block have a larger threshold value and a higher operating voltage than the transistors forming the first circuit block. Further, the transistor constituting the main circuit of the first circuit block is formed on a well separate from the other circuits, so that the influence of the other circuits can be reduced.
  • a level conversion circuit is required between the two.
  • a first circuit block is provided with a level-down circuit
  • a second circuit block is provided with a level-up circuit to convert a signal level.
  • the operation sequence is important for ensuring reliability.
  • the clock signal input from the second circuit block to the first circuit block or the signal processed by the first circuit block First, the information signal input to the first circuit block is stopped, and then, the substrate bias of at least a part of the transistor formed on the semiconductor substrate is controlled to increase the threshold value of the transistor.
  • input to the first circuit block can be prevented when the operation of the first circuit block is unstable, and malfunction of the first circuit block can be prevented.
  • a configuration such as controlling the substrate bias can be adopted.
  • the timer for waiting is arranged outside the first circuit block, and is arranged, for example, in the second circuit block or outside the device.
  • the threshold of the transistor is reduced by controlling the substrate bias of at least a part of the transistor formed on the semiconductor substrate. Then, the input of the above-described cook signal input from the second circuit block to the first circuit block or the information signal to be processed by the first circuit block is started. That is, in order to prevent malfunction of the first circuit block, signal input is started after the substrate voltage of the first circuit block is stabilized.
  • the threshold value of the transistor is reduced by controlling the substrate bias of the first circuit block, and the timer waits for a predetermined time, and then operates. After is stabilized, input of the clock signal and other signals input to the first circuit block is started.
  • the signal input to the first circuit block is started.
  • the input of the clock signal and other signals input to the first circuit block is started in accordance with the signal output from the substrate bias generation circuit that indicates the release of standby. I do.
  • FIG. 1 is a block diagram of a processor chip according to a first embodiment of the present invention.
  • FIG. 2 is a sectional view showing a general device structure used for substrate bias control.
  • FIG. 3 is a sectional view showing a device structure according to the first example of the present invention.
  • FIG. 4 is a flowchart used to explain the operation in the first embodiment of the present invention.
  • FIG. 5 is a block diagram of a processor 'chip according to the second embodiment of the present invention.
  • FIG. 6 is a block diagram of a processor chip according to the third embodiment of the present invention.
  • FIG. 7 is a block diagram of a processor 'chip according to the fourth embodiment of the present invention.
  • FIG. 8 is a block diagram of a processor 'chip according to a fifth embodiment of the present invention.
  • FIG. 9 is a diagram for explaining the relationship between the operation mode and the substrate bias control according to the present invention.
  • FIG. 10 is a diagram illustrating a configuration of a processor main circuit of the present invention.
  • FIG. 11 is a diagram for explaining a low power consumption mode of the present invention.
  • FIG. 12 is a diagram illustrating sleep and deep sleep according to the present invention.
  • FIG. 13 is a transition diagram of the operation mode of the present invention.
  • FIG. 14 is a first configuration diagram of a configuration of a processor chip and a power supply control circuit of the present invention.
  • FIG. 15 is a diagram for explaining a power supply replacement sequence according to the present invention.
  • FIG. 16 is a configuration diagram of a processor chip and a second configuration diagram of a power supply control circuit according to the present invention.
  • FIG. 17 is a diagram for explaining the sequence of the RTC power supply backup of the present invention.
  • FIG. 18 is a view for explaining the sequence from the low power consumption mode of the present invention to the return from an interrupt.
  • FIG. 19 is a diagram for explaining the sequence from the low power consumption mode of the present invention to the return from reset.
  • FIG. 1 is a block diagram showing a configuration example of a processor chip for realizing the first embodiment of the present invention.
  • a processor chip 101 is an LSI chip having a circuit of a CMOS structure, and includes a processor main circuit 102, an operation mode control unit 103, and a substrate bias switching device 104.
  • the substrate bias switching device 104 receives the substrate 107 of the pMOS transistor constituting the processor main circuit 102 in accordance with the signal 107 output from the operation mode control unit.
  • Vdd or Vddb is selected as the bias and output to signal Vbpill, and either Vss or Vssb is selected as the substrate bias of the nMOS transistor and output to signal Vbn112.
  • the level 302 formed by the processor main circuit 102 is formed separately and independently from the level formed by the substrate bias switching device 104 and the operation mode control unit.
  • FIG. 3 is a sectional view showing the device structure of the processor chip 101.
  • Fig. 3 The difference from Fig. 2 is that the n-type substrate 301 has a p-type layer 302 and a part of its surface phase has an n-type layer 205, that is, a triple-layer device. Is a point.
  • An nMOS transistor is formed on the surface of the p-type transistor 302, and a pM ⁇ S transistor is formed on the surface of the n-type well 205, thereby forming a CMOS circuit.
  • Vbp 209 is provided to the n-well 205 of the pMOS transistor and Vbn 210 is provided to the p-well 302 of the nMOS transistor, as in FIG.
  • the processor main circuit 102 is formed in a p-layer 302 different from the operation mode control section 103 and the substrate bias switching device 104.
  • the influence of the substrate bias control extends only to the processor main circuit 102, and the operation mode control section 103 and the substrate bias switching device 104 can avoid the influence.
  • the operation of the processor 'chip 101 in this embodiment will be described with reference to FIG.
  • the operation modes of the processor main circuit 102 include a normal mode for executing normal instructions and a standby mode for not executing instructions.
  • FIG. 4 shows a case where the operation mode of the processor main circuit 102 transitions from the normal mode to the standby mode, and from the standby mode to the normal mode. This is a flowchart showing the processing.
  • the processor main circuit 102 operates in the normal mode.
  • the substrate bias switching device 104 selects 0 (3 and 3 s) for the substrate biases Vb p 111 and Vb n 112, respectively.
  • the pressure value is Vbp2 1.5 V, which is obtained by 1311310 ⁇ (Step 401).
  • the processor main circuit 102 When executing the sleep instruction, the processor main circuit 102 outputs a “standby request” to the signal 105 and transmits the signal to the operation mode control unit 103, and then stops the instruction execution operation and shifts to the standby mode ( Step 4 0 2).
  • the operation mode control unit 103 When receiving the signal 105 from the processor main circuit, the operation mode control unit 103 outputs a signal 107 to switch the substrate bias of the processor main circuit 102 to the voltage for the standby mode.
  • the substrate bias switching device 104 receives this signal 107 and selects and outputs Vd db and V ssb from the input voltage 1 10 to the substrate biases Vb p 111 and Vbn 112 (step 4). 0 3, 4 4).
  • step 405 When the operation mode control unit 103 detects that the “standby release interrupt” is externally asserted to the signal 108 while the processor main circuit 102 is in the standby state (step 405), A signal 107 is output to switch the substrate bias of the processor main circuit 102 to the voltage for the normal mode, and the substrate bias switching device 104 receives the signal 107 and receives the substrate bias V bp 1 11. Switch 1 1 and Vbn 112 to Vdd (1.5 V) and Vss (0.0 V), respectively (step 406).
  • the operation mode control unit 103 sets the sufficient time necessary for stabilizing the switched substrate bias voltage to the on-chip timer 109 before switching the operation mode of the processor main circuit 102. Start (step 407) and wait until the time starts (step 408). Then, after a time-out, the operation mode control unit 103 outputs “standby release” to the signal 106 and transmits it to the processor main circuit 102. Upon receiving this signal 106, the processor main circuit 102 shifts to the normal mode and resumes the instruction execution operation (step 409).
  • the MOS transistors constituting the processor main circuit are controlled during operation by controlling the substrate biases Vbp 11 and Vbn 112 of the processor main circuit 102.
  • the substrate biases Vbp 11 and Vbn 112 of the processor main circuit 102 By lowering the threshold voltage of the transistor, it is possible to support high-speed operation, and by increasing the threshold voltage during standby, leakage current can be reduced.
  • FIG. 5 is a block diagram showing a configuration of a processor chip according to the second embodiment of the present invention.
  • the operation mode control unit 103 includes a sensor 501 that detects a bias voltage applied to the substrate of the processor main circuit 102.
  • the operation mode control unit 103 controls the substrate bias switching device 104 as in the first embodiment.
  • the operation mode control unit 103 outputs "standby release" to the signal 106 and restarts the operation of the processor main circuit 102. Let it.
  • FIG. 6 is a block diagram showing a configuration of a processor chip according to the third embodiment of the present invention.
  • the triple device structure shown in Fig. 3 is considered as the basic device structure of the processor chip 601.
  • the processor main circuit is composed of a plurality of functional modules such as CPU 604, module A 606, and module B 608. Each functional module is separated on a different area, and is not affected by the board bias control of other functional modules.
  • Functional modules include smaller units, such as CPUs, FPUs, caches, or arithmetic units.
  • Substrate bias switching devices 605, 607, 609 are provided corresponding to the respective functional modules 604, 606, 608, and the substrate module of the corresponding functional module is provided.
  • Instruction execution is performed mainly by the CPU 604, which is one of the functional modules.
  • the standby of the functional module is transmitted to the operation mode control unit 602.
  • the operation of the processor 'chip 601 in this embodiment will be described below. Most First, it is assumed that all functional modules are operating in the normal mode. When the CPU 604 executes the instruction to set the module A to standby, it outputs this standby request to the signal 610 and disables this module until the standby of module A 606 is released. Become.
  • the operation mode control section 602 receives this signal 610 and outputs a signal 612 to the substrate bias switching device 607 to switch the substrate bias of the module A 606 to the voltage for the standby mode. . When the module A 606 is in the standby state, the operation mode control unit 602 receives the module A from the output signal 610 of the CPU 604 or the external signal 613 of the processor chip 601.
  • the standby release signal of 606 When the standby release signal of 606 is received, the signal 612 is output to the substrate bias switching device 607, and the substrate bias of the module A is switched to the voltage for the normal mode. Then, the operation mode control unit 602 waits for the stability of the substrate bias switched by using the on-chip timer 603 in the same manner as the first embodiment of the present invention. Notifies that module A has been released from standby. When the CPU 604 receives this signal 611, it becomes possible to execute an instruction using the module A.
  • the CPU 604 itself is also a target of the standby control. In this case, when the CPU 604 shifts to the standby mode, execution of all instructions is stopped, and when the external signal 613 is asserted with the signal for releasing the standby of the CPU 604, the operation mode control unit is activated. 602 asserts the release of the standby of the CPU 604 to the signal 611 after the switching of the substrate bias of the CPU 604 is completed, except that the instruction execution of the CPU 604 is resumed. The control is performed in the same manner as in the case of the module A606.
  • FIG. 7 is a block diagram showing a configuration of a processor chip according to the fourth embodiment of the present invention.
  • the difference from the first embodiment is that the number of types of the voltage 701 supplied from the outside to the substrate bias switching device 104 is increasing, and the substrate bias switching device 104 That it can be selected as a bias and applied to the processor main circuit 102.
  • the processor main circuit 1 There is provided a means for dynamically changing the operation speed of the processor main circuit 102, that is, the operation frequency of the processor main circuit 102, according to an instruction.
  • Vdd (for pMOS) and Vss (for nMOS) are used as substrate biases corresponding to the high-speed mode
  • Vddb2 (for pMOS) and Vssb2 (nMOS) are used as substrate biases corresponding to the low-speed mode
  • Vd db 1 (for pMOS) and V ssbl (for nMOS) are selected as the substrate bias corresponding to the standby mode.
  • the operation of the processor 'chip 101 in this embodiment will be described.
  • the substrate bias switching device 104 selects Vdd for Vb p 111 and V ss for Vb n 112 as the substrate bias of the processor main circuit. are doing.
  • the processor main circuit 102 executes the instruction for shifting to the low-speed mode, it outputs the request as a signal 105 and interrupts the instruction execution operation.
  • the clock supplied to the processor main circuit 102 is switched to a low frequency by execution of the instruction for shifting to the low-speed mode.
  • the operation mode control unit 103 receives the signal 105 and outputs the signal 107 to switch the substrate bias of the processor main circuit 102 to the voltage for the low-speed mode.
  • the substrate bias switching device 104 receives the signal 107 and switches the substrate biases Vb p 111 and Vb n 112 to Vddb2 and Vssb2, respectively.
  • the operation mode control unit 103 uses the on-chip timer 109 as in the above embodiment, waits for the stabilized substrate bias to stabilize, and the processor main circuit 102 completes the transition to the low-speed mode. Is notified via signal 106. Upon receiving this signal 106, the processor main circuit 102 resumes the interrupted instruction execution operation in the low-speed mode.
  • the operation at the time of switching from the low-speed mode to the high-speed mode, switching from the high-speed mode or the low-speed mode to the standby mode, or switching from the standby mode to the high-speed mode or the low-speed mode in this embodiment is also the same as described above. Details are omitted because they are the same.
  • the operation speed can be further subdivided, and the substrate bias control corresponding thereto can be performed.
  • the processor main circuit 102 uses the triple-layer structure of the device for each functional module. It is also possible to control the substrate bias in conjunction with the switching of the operating frequency for each functional module.
  • the substrate bias control suitable for the operating frequency of the processor as in the present embodiment, it is possible to reduce the leak current in the low-speed operation mode. Furthermore, in this low-speed mode, the input voltage range in which both the pMOS and nMOS transistors of the CMOS circuit conduct simultaneously is narrower than in the high-speed operation mode, so that the shoot-through current during switching is small. Is also obtained.
  • FIG. 8 is a block diagram showing a configuration of a processor chip according to a fifth embodiment of the present invention.
  • the substrate bias switching device is constituted by a substrate bias generation circuit 801.
  • the substrate bias generation circuit 801 is controlled by the output signal 802 of the operation mode controller 103, generates the substrate bias voltage internally, and outputs it to V bp 111 and V bn 112. I do.
  • the substrate biases V bp 111 and V bn 112 generated in accordance with the operation mode of the processor main circuit 102 are the first voltage values. This is the same value as in the example.
  • the operations of the processor main circuit 102 and the operation mode control unit 103 are the same as those of the first embodiment, and thus the details are omitted.
  • the substrate bias switching device in the second, third, and fourth embodiments with this substrate bias generation circuit 811, similarly to the present embodiment, a substrate bias is generated inside the processor 'chip. It can be switched according to the operation mode.
  • the timing for restarting the processor at the time of transition from the standby state to the operating state is accurately controlled using the timer or the sensor.
  • Optimum substrate bias control becomes possible.
  • the leakage current can be reduced in the standby mode while the operation mode of the processor maintains the high speed in the normal mode.
  • by performing substrate bias control according to the operation mode of each function module it is possible to reduce the leakage current of function modules that are not necessary for execution even while the processor is operating.
  • substrate bias control suitable for the operating frequency of the processor it is possible to obtain not only a reduction in leakage current in the low-speed mode, but also an effect of reducing a through current during switching. As a result, power consumption can be effectively reduced, and a microprocessor having both high speed and low power can be provided.
  • the microcomputer has two power supplies, 1.8 V and 3.3 V, and controls the substrate bias only at 1.8 V. It is desirable that the circuit that supplies 1.8 V be composed of MOS transistors with a relatively low threshold (for example, Vth is about 0.4 V).
  • Figure 9 shows an example of the operation mode of the microcomputer.
  • the operation modes include a normal operation mode 982 in which normal operation is performed, and a reset mode 981.
  • Modes that operate with low power consumption include sleep 983, deep sleep 984, standby 985, hardware standby 986, and RTC (real-time clock) battery backup mode.
  • As a test mode there is I DDQ measurement.
  • the RTC battery backup mode is a mode in which only the power of the RTC circuit operating at 3.3 V is supplied. Since transition to this mode is made from the low power consumption mode, substrate bias control is performed.
  • IDDQ measurement is a mode in which the standby current is measured and the through current due to short-circuit or failure of the transistor is measured, in this case, the substrate bias must be controlled and the leakage power of the chip must be controlled. Need to be smaller to make it easier to find defects.
  • the arithmetic circuits include a CPU (Central Processing Unit) 971 and an FPU (Floating-Point Arithmetic Unit) 972. Also built in chip A memory 973, a BSC (bus control unit) 974 that performs interface with external memory, a DMAC (DMA control unit) 975 that performs DMA (direct memory access), and a serial port. There are SCI (serial control unit) 976 to control, INTC (interrupt control unit) 977 to control interrupt input, and CPG (clock control unit) 978 to control clock.
  • SCI serial control unit
  • INTC interrupt control unit
  • CPG clock control unit
  • the power consumption is large because only the clocks of the arithmetic devices such as CPU 971, FPU 972, and cache 973 are stopped and the substrate bias control is not performed. Although it is not possible to reduce the number of times, DMA transfer by DMAC 975 and normal refresh of DRAM (Dynamic RAM) and SDRAM (Sink Mouth Dynamic RAM) by BSC 974 (102 4 times / 16 ms Refresh) is possible. Since the CPG 978 is operating and the substrate bias is not controlled, the return time from the sleep 983 to the normal operation mode 982 is fast.
  • the standby 985 mode power consumption is extremely low because all operations are stopped and board bias control is performed. Since the clock is stopped, DMA transfer is not possible. Before refreshing the DRAM or SDRAM, the control signal (R AS Signal, CAS signal) must be set beforehand. However, the recovery time from standby 985 to normal operation 982 becomes longer because the clock power is stopped, because the clock oscillation is waiting for stabilization and the recovery time from the substrate bias state.
  • Deep sleep 984 mode is a low power consumption mode between sleep 983 and standby 985.
  • Figure 12 shows the differences between the operation modules of sleep 983 and deep sleep 984.
  • sleep 983 the operating BSC 975, DMAC 974, and SCI 975 are stopped in deep sleep 984, so power consumption can be reduced accordingly.
  • deep sleep 984 mode DMA transfer cannot be performed, and the memory refresh becomes self-refresh.
  • the return time from the deep sleep 984 to the normal operation mode 982 is as fast as in the sleep mode.
  • FIG. 13 shows a state transition diagram of the operation mode. All the power supply is off from 980.
  • the RESET # 952 (or power-on reset) pin input causes the processor chip to transition to the reset state 981. When RESET # 952 is negated, the operation transits to normal operation 982. Transition from this state to the low power consumption operation mode.
  • transitions by an instruction This transition is made when the CPU 971 executes the sleep instruction.
  • the mode register can be set to select sleep 983, deep sleep 984, or standby 985, and transition to each mode can be made.
  • the return from each mode to the normal operation mode 982 is an interrupt 988.
  • Another transition method is a transition by the HARDSTB # 951 pin. When this pin is asserted, a transition is made to the hardware standby state 986. In this state, as in the case of the standby 985, all clocks are stopped and the substrate bias control is being performed.
  • the 3.3 V circuit will have no transistors through which through current flows, and I DDQ can be measured. Also, if the input buffer of the RTC circuit placed in the 3.3 V system is fixed, the input signal of the RTC circuit will not be floating (intermediate level) even if the power supply other than the RTC circuit is turned off. Malfunction can be prevented, and only the RTC circuit can operate.
  • FIG 14 shows the configuration of the processor chip 901 and the configuration of the power supply control circuit, which make it possible to replace the power supply 904 (battery) of the processor chip 901 by applying Hardener Standby.
  • the processor chip 901 is composed of a 1.8 V domain circuit 930 operating at 1.8 V and a 3.3 V domain circuit 933 operating at 3.3 V.
  • the 1.8 V area circuit 930 is composed of a processor main circuit 902 and a level down circuit 905 that converts the level from 3.3 to 1.8 V.
  • 3.3 V circuit 931 is substrate bias generation circuit 903, clock oscillation circuit 9108, 10 circuit 909, operation mode control section 913, RTC circuit 914 and 1.8 Level-up circuit for level conversion from V to 3.3 V 904, 910, output fixing circuit for fixing the signal from 3.3 to 1.8 V 9 0 7.9.1 1 Have been.
  • control circuit of the power supply system there are a power supply 904, a power supply monitoring circuit 921, a display 922, and a voltage generation circuit 920 for generating a 1.8 V system voltage.
  • the substrate bias generation circuit 9 0 3 is connected to the normal substrate level without subtracting the substrate bias (for example, VDD potential for PMOS, VSS potential for NMOS) ) Is held.
  • the clock oscillating circuit 908 is composed of a PLL (Phase Locked Loop) or the like, generates a clock for internal operation, and outputs the clock to the processor via the output fixing circuit 907 and the level down circuit 905.
  • the 10 circuit 909 takes in an external signal and sends it to the main processor circuit 902 via the output fixing circuit 907 and the level down circuit 905.
  • a signal from the processor main circuit 902 is output to the outside via the level-up circuit 904.
  • the RTC circuit 914 operates at 3.3 V, receives a control signal from the processor main circuit 902 via the level-up circuit 910, and receives a control signal from the processor main circuit 902, the level-down circuit 906, and the output fixing circuit 911.
  • a control signal is transmitted to the processor main circuit 902 via The operation mode control section 913 controls the substrate bias generation circuit 903 in particular.
  • the power supply monitoring circuit 921 monitors the voltage level of the power supply 904. When the voltage level falls below the specified level (detects a dead battery), set HARDSTB # 951 to low level. At the same time, a low battery alarm is displayed on the display 9 22 to notify the user. Even when the voltage level is lowered, the voltage holding circuit 923 can hold the voltage level for a predetermined period (from several minutes to several hours). During this period, the user can replace the power supply 904. The power supply replacement sequence will be described below with reference to FIG.
  • the operation mode enters the hardware standby state 986 when HARDSTB # 9 5 1 becomes a bite level.
  • the operation mode control section 913 outputs a 1.8 V signal fixed 953, fixes the signal from 3.3 to 1.8 V, and stops the 1.8 V system clock. This ensures that 1.
  • the substrate bias is pulled because the 8 V signal does not operate (the threshold voltage of the MOS transistor is high, the operation speed is slow, and the substrate potential is unstable) To prevent malfunction of 1.8 V circuit.
  • a substrate bias control start signal 955 is output to the substrate bias generation circuit 903.
  • a substrate bias control start signal 955 is output to the substrate bias generation circuit 93.
  • the time difference until the signal is actually fixed and the supply of the signal to the 1.8 V region is stopped is set. This time difference can be measured in the evening based on the RTC clock of the RTC circuit 914.
  • the substrate bias generation circuit 903 starts pulling the substrate bias of the 1.8 V system substrate. While the substrate bias is being pulled, the 956 signal is returned to the operation mode control section 913 during the substrate bias control.
  • the processor main circuit 902 does not operate while the substrate bias is being pulled. In addition, the current consumption is low due to low leakage current. As a result, the holding time of the voltage holding circuit 923 also becomes longer.
  • substrate bias generation circuit 955 In response to the release of substrate bias control start signal 955, substrate bias generation circuit
  • the operation mode control unit 913 starts to return the substrate bias of the 1.8 V diameter substrate to the operating state potential (for example, VDD potential for PMOS, VSS potential for NMOS). Substrate by A predetermined time is required for the recovery of the bias, and when the substrate bias is returned, the operation mode control unit 913 is notified by releasing the substrate bias controlling signal 956.
  • the operating state potential for example, VDD potential for PMOS, VSS potential for NMOS.
  • the operation mode control unit 913 In response to the release of the substrate bias control signal 956, the operation mode control unit 913 outputs the 1.8 V signal fixed 953, and the processor main circuit 902, etc. 1. A signal is input to the 8 V circuit.
  • the power supply 904 can be replaced by using the low power consumption mode by the hardware standby.
  • FIG 16 shows an example of a configuration that implements the RTC power supply backup mode.
  • the RTC circuit 914 is called a real-time counter and implements a clock or calendar function. For this reason, the clock function cannot be realized unless it is constantly operating.
  • the RTC circuit 914 must operate even when the power supply 904 is cut off.
  • the 3.3 V region is divided into a normal 3.3 V region 991 and a region 992 operating at 3.3 V of the RTC. I have.
  • an input fixed circuit 912 and an input fixed level-up circuit 960 are added to the input circuit, and other power supplies (1.8 V, normal Even if the input signal becomes floating while the 3.3 V power supply is turned off, the intermediate level signal should not be transmitted to the area 992 that operates at 3.3 V of the RTC even if the input signal becomes floating. To prevent malfunction.
  • the power supply control circuit includes a power supply 904, a power supply monitoring circuit 921, a display 922, a voltage generation circuit 920 that generates 1.8 V system voltage, and a backup battery 9 There are 62, diodes 963 and 964.
  • the substrate bias generating circuit 903 holds the normal substrate level without subtracting the substrate bias.
  • the clock generation circuit 908 is composed of a PLL (Phase Locked Loop), etc., generates a clock for internal operation, and outputs the clock to the processor via the output fixing circuit 907 and the level down circuit 905.
  • Send to circuit 902. I 0 circuit 909 takes in signals from outside and outputs The signal is sent to the processor main circuit 902 via the fixed circuit 907 and the level down circuit 905. Further, the signal from the processor main circuit 902 is output to the outside via the level up circuit 904.
  • the RTC circuit 914 operates at 3.3 V, receives a control signal from the processor main circuit 902 via the input fixed level up circuit 960, and receives a control signal from the processor down circuit 906 and the output fixed circuit 9 A control signal is transmitted to the processor main circuit 902 via 11.
  • the operation mode control section 913 receives a control signal via the input fixing circuit 912 and controls the substrate bias generation circuit 90.3 in particular.
  • the power supply monitoring circuit monitors the voltage level of the power supply. When the voltage level falls below a predetermined level (detects the condition that the battery is dead), the HARDSTB # 951 is set to the lip level, the input of the RTC 3.3 V area 992 is fixed, and the RTC circuit 914 To prevent malfunction.
  • the low battery alarm is displayed on the display 9 22. Thereafter, the voltage level continues to drop, and the 3.3 V and 1.8 V system voltages are not supplied to the processor chip 901. At this time, the voltage (VDD-RTC, VSS-RTC) is supplied only from the backup battery 962 to the 3.3 V region of the RTC via the diode 963, and even if there is no power supply 904 Only the RTC circuit 9 14 (calendar counter circuit) operates normally. The diode 964 prevents the current from flowing to other than the RTC circuit 914.
  • the operation mode enters the hardware standby state 986 when HARDSTB # 951 becomes a bite level.
  • the operation mode control section 913 outputs a 1.8 V signal fixed 953, fixes the signal from 3.3 to 1.8 V, and stops the 1.8 V system clock.
  • the 1.8 V system signal does not operate, so that the malfunction of the 1.8 V system circuit while the substrate bias is pulled is prevented.
  • an input fixed signal 954 to the RTC circuit 914 is output and the input signal is fixed. This prevents an unstable intermediate level signal from entering the RTC circuit 914 when the other power supply is cut off.
  • a substrate bias control start signal 955 is output to the substrate bias generation circuit 93.
  • Signal fix 9 5 3 Between the start of the substrate bias control 955, the signal is actually fixed, and the time difference until the supply of the signal to the 1.8 V region is stopped is set. This time difference can be measured by a timer based on the RTC clock of the RTC circuit 914.
  • the substrate bias generation circuit 903 Upon receiving the substrate bias control start signal 955, the substrate bias generation circuit 903 starts pulling the substrate bias of the 1.8 V system substrate. While the substrate bias is being pulled, the 956 signal is returned to the operation mode control section 913 during the substrate bias control.
  • the processor main circuit 902 does not operate while the substrate bias is being pulled. In addition, the current consumption is low due to low leakage current.
  • the interruption period of the power supply 904 may be long. Also, the power supply 904 can be replaced. (6) After returning from the power supply 904 cutoff (or after replacing the power supply 904), the power supply voltage returns to the normal level, so that HARDSTB # 951 returns to the high level.
  • the substrate bias generation circuit 903 sets the substrate bias of the 1.8 V-diameter substrate to the operating state potential (for example, the VDD potential for PMOS and the VDD potential for NMOS). Starts to return to VSS potential). A predetermined time is required until the board bias is recovered, and when the board bias is returned, the operation mode control unit 913 is notified by releasing the board noise control signal 956. .
  • the operation mode control unit 913 In response to the release of the substrate bias control signal 956, the operation mode control unit 913 outputs the 1.8 V signal fixed 953, and the processor main circuit 902, etc. 1. A signal is input to the 8 V circuit.
  • FIG. 18 illustrates a sequence in which the normal sleep instruction 959 is used to enter the standby state 985, and the interrupt signal 958 returns to the normal state 982.
  • the operation mode enters the standby state 985 by the sleep instruction 959.
  • the operation mode control section 9 13 outputs 1.8 V signal fixed 953, fixes the signal from 3.3 V to 1.8 V, and stops the 1.8 V system clock. . This prevents the 1.8 V circuit from malfunctioning when the substrate bias is pulled.
  • a substrate bias control start signal 955 is output to the substrate bias generation circuit 93.
  • the time difference until the signal is actually fixed and the supply of the signal to the 1.8 V region is stopped is set. This time difference can be measured by a timer based on the RTC clock of the RTC circuit 914.
  • the substrate bias generation circuit 903 starts pulling the substrate bias of the 1.8 V system substrate. While the substrate bias is being pulled, the 956 signal is returned to the operation mode control section 913 during the substrate bias control.
  • the processor main circuit 902 does not operate while the substrate bias is being pulled. In addition, the current consumption is low due to low leakage current.
  • the substrate bias generation circuit 903 sets the substrate bias of the 1.8 V diameter substrate to the operating state potential (for example, VDD potential for PMOS, NMOS potential for NMOS). About Vss potential). A predetermined time is required until the substrate bias is recovered. When the substrate bias is returned, the operation mode control unit 913 is notified by releasing the substrate bias control signal 956.
  • the operation mode controller 913 releases the 1.8 V signal fixed 953.
  • the 8 V signal fixed 953 After the substrate bias control signal is released, malfunction of the 1.8 V system circuit is prevented.
  • a signal is input to a 1.8 V system circuit such as the processor main circuit 902 and enters a normal state 998, and the processor main circuit 902 starts a normal operation.
  • the processor chip 901 enters the low power consumption mode, More return.
  • FIG. 19 shows a sequence in which the normal sleep instruction 959 is used to enter the standby state 985 and return to the normal state 982 by RESET # 952.
  • the sleep mode 959 puts the operation mode into the standby state 985.
  • the operation mode control section 9 13 outputs 1.8 V signal fixed 953, fixes the signal from 3.3 V to 1.8 V, and stops the 1.8 V system clock. . This prevents the 1.8 V circuit from malfunctioning when the substrate bias is pulled.
  • the substrate bias control start signal 955 is output to the substrate bias generating circuit 903.
  • the substrate bias generation circuit 903 Upon receiving the substrate bias control start signal 955, the substrate bias generation circuit 903 starts pulling the substrate bias of the 1.8 V system substrate. While the substrate bias is being pulled, the 956 signal is returned to the operation mode control section 913 during the substrate bias control.
  • the processor main circuit 902 does not operate while the substrate bias is being pulled. In addition, the current consumption is low due to low leakage current.
  • the operation mode control section 913 receives RSET # 952 and cancels the substrate bias control start signal 955.
  • the substrate bias generation circuit 903 In response to the release of the substrate bias control start signal 955, the substrate bias generation circuit 903 starts returning the substrate bias of the 1.8 V system substrate to the operating state potential. When the substrate bias is returned, the operation mode control unit 913 is notified using the substrate bias control signal 956.
  • the processor chip 901 enters the low power consumption mode and can be restored by resetting.
  • the processor chip 901 has a portion where 1.8 V is supplied as a power supply voltage and a portion where 3.3 V is supplied as a power supply voltage.
  • the portion to which 1.8 V is supplied is, for example, a processor main circuit 902 or the like.
  • This part has a large circuit scale and needs to operate at high speed. Since the circuit scale is large and high-speed operation is required, the power consumption in this part increases.
  • the power supply voltage is lowered to reduce the power consumption. Also, if the power supply voltage is lowered (for example, 1.8 V), the operation speed is reduced. Therefore, the threshold voltage of the MOS transistor is lowered (for example, V th (approximately 0.4 V). Further, in this embodiment, the substrate voltage control is performed to reduce the sub-threshold leakage current due to the lower threshold.
  • a portion where 3.3 V is supplied as a power supply voltage is, for example, an RTC circuit 914. Since these circuits are small and operate at low speed, they consume little power. Therefore, such a circuit block does not need to lower the power supply voltage. For example, V th> 0.5 V can be set. Since there is no need to lower the threshold value of the MOS transistor, there is an advantage that it is not necessary to take measures against the current by controlling the substrate to reduce the subthreshold leakage current.
  • the processor chip 901 of the present embodiment uses both of these power supply voltages. That is, the parts requiring large-scale high-speed operation use the low-voltage low-threshold MOS with substrate control, and use the high-voltage high-threshold MOS without substrate control.
  • the method of fabricating MOS transistors with different thresholds can be realized by changing the amount of force channel impeller, which is not particularly limited. It can also be realized by changing the thickness of the gate oxide film. In the latter case, the configuration of the MOS transistor may be increased by increasing the oxide film thickness so that the value is increased. This is because a high threshold value M 0 S operates at a high voltage, so that the oxide film thickness needs to be increased. If the threshold can be increased by making the oxide film thicker, the process can be simplified.
  • the input / output circuit 909 needs to transmit and receive an external signal amplitude of 3.3 V, it is desirable to use the same M ⁇ S transistor as the high voltage threshold MOS so that the process can be shared.

Description

明 細 書 低電力プロセッサ 技術分野
本発明はプロセッサなどの半導体集積回路装置に関し、 特に、 プロセッサの動 作モードに応じて M O S トランジスタにより構成されるプロセッサ回路の基板ノく ィァスを制御することにより高速動作かつ低消費電力を実現するマイクロプロセ ッサに関する。
背景技術
現在、 マイクロプロセッサの実現には C M O Sによる集積回路が広く用いられ ている。 C M O S回路の消費電力にはスイッチング時の充放電によるダイナミッ クな消費電力とリーク電流によるスタティックな消費電力によるものがある。 こ のうちダイナミック消費電力は電源電圧 V d dの 2乗に比例し、 大きな消費電力 を占めるため、 低消費電力化のためには電源電圧を下げることが効果的であり、 近年多くのマイクロプロセッサの電源電圧は低下してきている。
現在の低消費電力型のマイクロプロセッサには、 パワーマネ一ジメント機構を 備え、 プロセッサに複数の動作モードを設け、 それに従って待機時に実行ュニッ 卜へのクロックの供給を停止しているものがある。 このクロック供給の停止によ り、 不要な実行ュニッ 卜におけるスィッチングによるダイナミックな消費電力を 可能な限り削減することができる。 しかしながら、 リーク電流によるスタテイツ クな消費電力は削減することができず、 残存したままである。
C M O S回路の動作速度は電源電圧の低下に伴い遅くなるため、 動作速度の劣 化を防ぐためには電源電圧の低下に連動して M O S トランジスタのしきレ、値電圧 を下げる必要がある。 しかし、 しきい値電圧を下げると極端にリーク電流が増加 するため、 電源電圧の低下が進むにつれて、 従来はそれほど大きなものではなか つたリーク電流によるスタティック消費電力の増大が顕著になってきた。 このた め、 高速性と低消費電力性の 2点を両立したマイクロプロセッサを実現すること が問題になっている。 MOS トランジスタ回路の動作速度およびリーク電流に関する問題を解決する 方法として、 基板バイアスを可変設定することにより MOS トランジスタのしき い値電圧を制御する方法が特開平 6— 5 3 4 9 6号公報に示されている。
図 2により基板バイアスを可変設定するためのデバイス構造を説明する。 図 2 は CMOS構造の回路の断面図を示しており、 pゥヱル （p型基板） 2 0 1の表 面層の一部に、 nゥヱル 2 0 5が形成されており、 pゥヱル 2 0 1の表面には n +型のソース♦ ドレイン領域 2 0 2、 ゲート酸化膜 2 0 3、 およびゲート電極 2 0 4からなる nMOS トランジスタが形成され、 nゥヱル 2 0 5の表面には p + 型のソース · ドレイン領域 2 0 6、 ゲート酸化膜 2 0 7、 およびデート電極 2 0 8からなる pMOS トランジスタが形成されている。
通常 pMOS トランジスタと nMOS トランジスタのソースはそれぞれ電源電 圧 （以下 Vd dと称す） と接地電位 （以下 V s sと称す） に接続され、 nMOS トランジスタと pMOS トランジスタのドレインは出力信号に接続される。 基板 バイアスを与えるための端子として、 pMOS トランジスタの nゥヱル 2 0 5に Vb p 2 0 9 , nMOS トランジスタの pゥエル 2 0 1に Vb n 2 1 0が設けら れている。
図 2のようなデバイスを用いて、 通常は Vb p 2 0 9は Vd dに、 Vb n 2 1 0は Vs sに接続するが、 回路の非動作時にはこれらの基板バイアスを切り替え て Vb p 2 0 9はより高い電位に、 Vb n 2 1 0はより低い電位に接続すること により MOS トランジスタのしきい値電圧を高くすることができリーク電流を削 減できる。
発明の開示
高速性と低消費電力を両立したマイクロプロセッサを実現するためには、 プロ セッサ回路に対して上記のような基板バイァスの可変制御を行ない、 プロセッサ の動作時は MOS トランジスタのしきい値電圧を低く して高速性を維持し、 待機 時はしきい値電圧を高く してリーク電流を低減する必要がある。 しかしながら、 プロセッザの基扳ノ <ィァスを可変制御するためには基板ノ <ィァスの切り替え時に おけるプロセッザの動作モードの移行、 特に待機状態から動作状態への移行時の プロセッサを再起動するタイミングを正確に制御し、 プロセッザの誤動作を防止 しなければならない。
本発明の目的はこのような問題点を解決し、 プロセッサ 'チップ上において上 記基板バイアス制御を実現しプロセッサの各種動作モードに適用することにより、 高速な低消費電力プロセッサを提供することにある。
上記問題を解決するため、 本発明のプロセッサの特徴は、 プロセッサ 'チップ 上にプログラム命令列を実行するプロセッサ主回路と、 その基板に印加される基 板バイアスの電圧を切り替える基板 くィァス切り替え装置と、 プロセッサ主回路 におけるスタンバイモードに移行する命令の実行を受けて前記バイアスをスタン バイモード用の電圧に切り替えるように前記基板 <ィァス切り替え装置を制御し、 外部からスタンバイ解除の割り込みを受け取るとバイアスを通常モ一ド用の電圧 に切り替えるように基板 ァス切り替え装置を制御し、 その切り替えたバイァ ス電圧が安定した後にプロセッサ主回路のスタンバイを解除し動作を再開させる 動作モード制御部を備えることである。
また、 本発明のプロセッサの他の特徴は、 プロセッサ 'チップの半導体デバイ スは 3重ゥヱノレ構造をしており、 プロセッサ主回路は基板バイアス切り替え装置 と動作モード制御部とは異なるゥヱル領域上に形成されることである。
また、 本発明の他の特徴は、 動作モード制御部は、 バイアスの切り替え時にプ 口セッサ主回路の動作を再開させる前にその切り替えたバイアス電圧が安定する まで待機する手段として、 バイアスの安定に必要な時間の経過を計測するための オンチップタイマ、 または、 バイアスが所定の電圧に安定したことを検知するセ ンサを備えることである。
また、 本発明のプロセッザの他の特徴は、 プロセッサ 'チップの半導体デバイ スは 3重ゥヱル構造をしており、 複数の機能モジュールに分割され、 それらがそ れぞれ異なるゥヱル領域上に形成されているプロセッサ主回路と、 各機能モジュ —ルの基板に印加される基板バイアスを切り替える基板バイアス切り替え装置と、 プロセッサ主回路における一^ 3又は複数の前記機能モジュールをスタンバイにす る命令の実行を受けてその機能モジュールの基板バイアスをスタンバイモード用 の電圧に切り替えるように基板バイァス切り替え装置を制御し、 外部またはプロ セッサ主回路からその機能モジュールのスタンバイ解除の信号を受け取るとバイ 了スを通常モ一ド用の電圧に切り替えるように基板 <ィァス切り替え装置を制御 し、 その切り替えたバイアス電圧が安定した後にプロセッサ主回路に機能モジュ —ルのスタンバイが解除されたことを通知する動作モ一ド制御部を備えることで あ 。
また、 本発明のプロセッサは、 プロセッサ主回路の動作速度を動的に切り替え る手段と、 プロセッサ主回路における動作周波数変更する命令の実行を受けて基 板バイアス切り替え装置をプロセッサ主回路または機能モジュ一ルの基板 くィ了 スをその動作周波数に適した電圧に切り替えるように制御し、 その切り替えたバ ィァス電圧が安定した後に前記プロセッサ主回路に動作速度の切り替えが完了し たことを通知する動作モ一ド制御部を備えることである。
更に、 本発明のプロセッサの特徴は、 基板バイアス切り替え装置は内部で基板 バイアスの電圧を発生する基板バイアス発生回路により構成されることである。 本発明はまた装置の低消費電力化に寄与する制御方法を提案するものである。 すなわち、 しきい値の低いトランジスタは高速だが、 ソースドレイン間のリーク 電流が大きく消費電力が増大するため、 これを防止することが重要である。
このための構成は、 半導体基板上に構成されたトランジスタを有しクロック信 号に基づいて動作する複数の要素回路プロックを有する半導体集積回路装置の消 費電力を制御する制御方法であって、 要素回路プロックの全てがクロックに基づ いて動作する第 1のモードと、 要素回路ブロックの少なくとも一つへのクロック 信号の供給を停止する第 2のモードと、 要素回路ブロックの全てへのクロック信 号の供給を停止するとともに半導体基板上に構成されたトランジスタの少なくと も一部の基板バイアスを制御してトランジスタのしきい値を上げる第 3のモ一ド とを切り換えて用いることを特徴とする。
主回路は例えば、 C P U等を含むプロセッサである。 第 1のモードは主回路が 通常の動作 （演算、 記憶など） を行っているモードである。
第 2のモ一ドはプロセッサの一部分へのクロックが停止されている状態であり、 例えばスリ一プモード、 ディ一ブスリ一プモ一ド等と呼ばれる。 クロックを停止 する範囲を選択することにより、 必要な機能のみ維持しながら、 低消費電力を図 ることができる。 第 3のモ一ドはプロセッサの回路に対して基板バイアスを制御して、 これを構 成するトランジスタのしきい値を上げ、 サブスレツショルドリーク電流による消 費電力を低減するモ一ドであり、 例えばスタンバイモードゃハードウエアスタン バイモ一ドと称する。 スタンバイモ一ドは割り込み制御により通常状態に復帰で きる力く、 ハードウェアスタンバイモードではリセッ トによらなければ復帰ができ ない。 第 3のモ一ドでは主回路の機能は停止している。
回路全体の構成としては、 要素回路プロックは第 1の回路プロックに含まれ、 クロック信号は第 2の回路プロックに含まれる発振回路により形成され、 第 2の 回路プロックカ、ら第 1の回路ブロックにクロック信号、 及び、 第 1の回路ブロッ クで処理されるべき情報信号が入力される。 第 2の回路ブロックにはその他、 入 出力回路や基板バイアスを制御する制御回路が含まれる。 通常は第 2の回路プロ ックは主回路を含む第 1の回路プロックほど高速の動作を要求されない。 そこで、 第 2の回路ブロックを構成するトランジスタは、 第 1の回路ブロックを構成する トランジスタよりも、 しきい値が大きく、 動作電圧も高くすることが望ましい。 また、 第 1の回路ブロックの主回路を構成するトランジスタは他の回路とは別個 のゥエル上に形成されることで他の回路の影響を低減することができる。
第 1と第 2の回路プロックの動作電圧が異なる場合には、 両者の間にはレベル 変換回路が必要となる。 例えば、 第 1の回路プロックにレベルダウン回路を設け、 第 2の回路プロックにはレベルアップ回路を設けて、 信号レベルの変換を行う。 本発明では、 モードの切り替えにより、 基板バイアス電圧を動的に切り換えて いるために、 信頼性の確保のためにはその動作シ一ゲンスが重要である。
第 1または第 2のモードから第 3のモードに切り換える際には、 第 2の回路ブ ロックから第 1の回路プロックに入力されるクロック信号や、 第 1の回路プロッ クで処理されるために第 1の回路プロックに入力される情報信号をまず停止し、 次に、 半導体基板上に構成されたトランジスタの少なくとも一部の基板バイアス を制御してトランジスタのしきい値を上げる。 これにより、 第 1の回路ブロック の動作が不安定な状態での第 1の回路プロックへの入力を阻止することができ、 第 1の回路プロックの誤動作を防ぐことができる。
この動作のために、 第 1の回路ブロックへの信号入力を停止し、 タイマー等に より所定時間 （例えば 6 0マイクロ秒程度） 待機した後、 基板バイアスを制御す るなどの構成を採用することができる。 待機するためのタイマ一は第 1の回路ブ ロックの外に配置し、 例えば第 2の回路ブロックの中、 あるいは、 装置外部に配 irfする。
また、 第 3のモード （スタンバイモード） から第 1のモードに切り換える際に は、 半導体基板上に構成されたトランジスタの少なくとも一部の基板バイアスを 制御してトランジスタのしきい値を下げ、 次に、 第 2の回路ブロックから第 1の 回路プロックに入力される上記ク口ック信号や第 1の回路プロックで処理される べき情報信号の入力を開始する。 すなわち、 第 1の回路ブロックの誤動作を防止 するために、 第 1の回路ブロックの基板電圧が安定してから信号の入力を開始す る。
このために、 第 3のモードから第 1のモードに切り換える際には、 第 1の回路 ブロックの基板 くィァスを制御してトランジスタのしきい値を下げ、 タイマーに より所定時間待機して、 動作が安定した後、 第 1の回路ブロックに入力されるク ロック信号その他の信号の入力を開始する。
別の方法としては、 トランジスタのしきレ、値の状態を電圧モニ夕などで確認し た後、 第 1の回路ブロックへの信号入力を開始する。 あるいは、 基板電圧を制御 する基板バイアス発生回路の状態に基づいて、 基板バイアス発生回路から出力さ れるスタンバイ解除を知らせる信号に従って、 第 1の回路プロックに入力される クロック信号その他の信号の入力を開始する。
第 1のプロックに対する情報信号、 クロック信号の停止の方法としては、 第 2 の回路ブロックに設けた出力固定回路 （レベルホールド回路） によって、 信号レ ベルを固定することが考えられる。 第 1のモ一ド時には信号は出力固定回路を経 由してレベルダウン回路に入力される力 \ 第 3のモ一ドではレベルダウン回路へ の入力が固定されることになる。
図面の簡単な説明
図 1は本発明の第 1の実施例におけるプロセッサ ·チップのプロック図である。 図 2は基板バイアス制御に用いる一般的なデバイス構造を示す断面図である。 図 3は本発明の第 1の実施例におけるデバイス構造を示す断面図である。 図 4は本発明の第 1の実施例における動作の説明に用いるフローチャートであ る。
図 5は本発明の第 2の実施例におけるプロセッサ 'チップのブロック図である。 図 6は本発明の第 3の実施例におけるプロセッサ ·チップのブロック図である。 図 7は本発明の第 4の実施例におけるプロセッサ'チップのブロック図である。 図 8は本発明の第 5の実施例におけるプロセッサ'チップのプロック図である。 図 9は本発明の動作モ一ドと基板バイアス制御の関係を説明する図。
図 1 0は本発明のプロセッサ主回路の構成を説明する図。
図 1 1は本発明の低消費電力モ一ドを説明するする図。
図 1 2は本発明のスリープとディープスリープを説明する図。
図 1 3は本発明の動作モードの遷移図。
図 1 4は本発明のプロセッサチップの構成と電源制御回路の第 1の構成図。 図 1 5は本発明の電源交換のシーケンスを説明する図。
図 1 6は本発明のプロセッサチップの構成と電源制御回路の第 2の構成図。 図 1 7は本発明の R T C電源バックアップのシーケンスを説明する図。
図 1 8は本発明の低消費電力モ一ドから割り込みにて復帰するまでのシ一ゲン スを説明する図。
図 1 9は本発明の低消費電力モードからリセットにて復帰するまでのシ一ゲン スを説明する図。
発明を実施するための最良の形態
以下、 本発明の実施例について図面を参照しながら説明する。
図 1は本発明の第 1の実施例を実現するためのプロセッサ 'チップの構成例を 示すブロック図である。 図 1において、 プロセッサ 'チップ 1 0 1は C M O S構 造の回路を持つ L S Iチップであり、 プロセッサ主回路 1 0 2、 動作モード制御 部 1 0 3、 基板バイアス切り替え装置 1 0 4を含む。 基板バイアス切り替え装置 1 0 4には、 基板バイアスの通常モードにおける電圧 V d dおよび V s sとスタ ンバイモードにおける電圧 V d d bおよび V s s bが信号 1 1 0から入力されて いる。 基板バイアス切り替え装置 1 0 4は動作モード制御部の出力する信号 1 0 7に従って、 プロセッサ主回路 1 0 2を構成する p MO S トランジスタの基板バ ィァスとして Vd dか Vd d bのどちらかを選択して信号 Vb p i l lに出力し、 nMOSトランジスタの基板バイアスとして V s sまたは Vs s bのどちらかを 選択して信号 Vbn 1 1 2に出力する。 基板バイアス選択用の電圧値は例えば V dd= l. 5V、 Vddb = 3. 0 V, V s s = 0. 0V、 Vs s b=— l. 5 Vである。
なお、 後に述べるようにプロセッサ主回路 1 02の形成されるゥヱル 30 2は 基板バイアス切り替え装置 1 04や動作モード制御部が形成されるゥエルとは別 個独立に形成されている。
図 3はプロセッサ ·チップ 1 0 1のデバイス構造を示す断面図である。 図 3力く 図 2と異なるのは n型基板 30 1に pゥヱル 302が形成され、 その表面相の一 部に nゥヱル 205が形成されている、 すなわち 3重ゥヱル構造のデバイスにな つている点である。 pゥヱル 3 0 2の表面に nMOSトランジスタ力く、 nゥエル 205の表面に pM〇Sトランジスタが形成され、 CMOS回路を構成されてい る。 また、 基板バイアスを与えるための端子として、 pMOSトランジスタの n ゥエル 20 5に Vb p 209、 nMO Sトランジスタの pゥヱル 302に V b n 2 1 0が設けられている点は図 2と同様である。 この実施例ではプロセッサ主回 路 1 02は動作モード制御部 1 0 3と基板バイアス切り替え装置 1 04とは異な る pゥヱル 302内に形成される。 これにより、 基板バイアス制御の影響はプロ セッサ主回路 1 02のみに及び、 動作モ一ド制御部 1 03と基板バイアス切り替 え装置 1 04はその影響を避けることができる。
図 4で本実施例におけるプロセッサ 'チップ 1 0 1の動作について説明する。 プロセッサ主回路 1 02の動作モードには通常の命令実行を行う通常モードと命 令実行を行わないスタンバイモードがある。 図 4は、 プロセッサ主回路 1 0 2の 動作モ一ドが通常モ一ドからスタンバイモ一ドへ遷移し、 そしてスタンバイモー ドから通常モードへと遷移する場合のプロセッサ 'チップ 1 0 1上における処理 を示したフローチヤ一トである。
最初にプロセッサ主回路 1 02が通常モードで動作している。 この時基板バイ ァス切り替え装置 1 04は基板バイアス Vb p 1 1 1と Vb n 1 1 2にそれぞれ 0(3と 3 sを選択している。 この例における通常モードの基板バイアスの電 圧値は Vb p二 1. 5 V、 ¥131 ニ 0 ¥でぁる （ステップ 4 0 1) 。
プロセッサ主回路 1 0 2は、 スリープ命令を実行すると信号 1 0 5に 「スタン バイ要求」 を出力し動作モード制御部 1 0 3に伝えた後、 命令実行動作を停止し スタンバイモードに移行する （ステップ 4 0 2 ) 。
動作モード制御部 1 0 3はプロセッサ主回路からこの信号 1 0 5を受け取ると プロセッサ主回路 1 0 2の基板バイアスをスタンバイモード用の電圧に切り替え るために信号 1 0 7を出力する。 基板バイアス切り替え装置 1 0 4はこの信号 1 0 7を受けて基板バイアス Vb p 1 1 1と Vbn 1 1 2にそれぞれ Vd d bと V s s bを入力電圧 1 1 0から選択して出力する （ステップ 4 0 3、 4 0 4 ) 。 こ の例ではスタンバイモードの基板バイアスの電圧値は Vb p = 3. 0 V、 Vb n =— 1. 5 Vである。
動作モード制御部 1 0 3は、 プロセッサ主回路 1 0 2がスタンバイ状態にある ときに、 外部から信号 1 0 8に 「スタンバイ解除割り込み」 がアサートされたこ とを検出すると （ステップ 4 0 5 ) 、 プロセッサ主回路 1 0 2の基板バイアスを 通常モード用の電圧に切り替えるために信号 1 0 7を出力し、 基板バイアス切り 替え装置 1 0 4はこの信号 1 0 7を受けて、 基板バイアス V b p 1 1 1と Vbn 1 1 2をそれぞれ Vd d (1. 5 V) と V s s (0. 0 V) に切り替える （ステ ップ 4 0 6 ) 。
基板バイアスの切り替え後、 そのバイアス電圧が安定するまでにはいくらかの 時間を必要とするため、 すぐにプロセッサ主回路 1 0 2の動作を再開させると誤 動作する可能性がある。 それを避けるため動作モード制御部 1 0 3はプロセッサ 主回路 1 0 2の動作モードを切り替える前に、 オンチップタイマ 1 0 9に切り替 えた基板バイアス電圧の安定に必要な十分な時間を設定してスター卜させ （ステ ップ 4 0 7 ) 、 タイムァゥ卜するまで待つ （ステップ 4 0 8 ) 。 そしてタイムァ ゥトした後に、 動作モ一ド制御部 1 0 3は 「スタンバイ解除」 を信号 1 0 6に出 力し、 プロセッサ主回路 1 0 2に伝える。 プロセッサ主回路 1 0 2はこの信号 1 0 6を受けて、 通常モードに移行し命令実行動作を再開する （ステップ 4 0 9 ) 。 以上のようにして、 プロセッサ主回路 1 0 2の基板バイアス Vb p 1 1 1およ び Vbn 1 1 2を制御して、 動作時にはプロセッサ主回路を構成する MOS トラ ンジス夕のしきい値電圧を低く して高速動作に対応させ、 スタンバイ時にはしき い値電圧を高く してリーク電流を削減することができる。
図 5は本発明の第 2の実施例におけるプロセッサ ·チップの構成を示すプロッ ク図である。 この実施例では、 動作モード制御部 1 0 3はプロセッサ主回路 1 0 2の基板に印加されるバイアス電圧を検知するセンサ 5 0 1を備えている。 プロ セッサ主回路 1 0 2の動作モードが通常モードからスタンバイモ一ドへ遷移する ときは、 前記第 1の実施例における処理手順と同じである。 プロセッサ主回路 1 0 2の動作モードがスタンバイモ一ドから通常モードへ遷移するときは前記第 1 の実施例と同様に動作モード制御部 1 0 3は基板バイアス切り替え装置 1 0 4を 制御して基板バイアスを通常モードの電圧に切り替えた後、 センサ 5 0 1が切り 替えた基板バイアスの電圧が所定の値、 すなわち本実施例では、 V b p = 1 . 5 V、 V b n = 0 . 0 Vに安定したことを信号 5 0 2に出力するまで待つ。 センサ 5 0 1が基板バイアスの安定を信号 5 0 2に出力すると動作モ一ド制御部 1 0 3 は信号 1 0 6に 「スタンバイ解除」 を出力し、 プロセッサ主回路 1 0 2の動作を 再開させる。
図 6は本発明の第 3の実施例におけるプロセッサ ·チップの構成を示すプロッ ク図である。 プロセッサ ·チップ 6 0 1の基本デバイス構造としては図 3に示し た 3重ゥヱル構造を考える。 図 6のプロセッサ ·チップ 6 0 1においてプロセッ サ主回路は C P U 6 0 4、 モジュール A 6 0 6、 モジュール B 6 0 8のように複 数の機能モジュールから構成される。 各機能モジュールはそれぞれ異なるゥエル 領域上に分離して存在し、 他の機能モジュールの基板バイァス制御の影響を受け ない。 機能モジュールは、 C P U、 F P U. キャッシュ、 あるいは演算器等のよ り小さい単位のものを含む。 基板バイアス切り替え装置 6 0 5、 6 0 7、 6 0 9 は各機能モジュール 6 0 4、 6 0 6、 6 0 8に対応してそれぞれ設けられており、 対応する機能モジュ一ルの基板ノ ィァスを前記実施例の場合と同様に切り替える ことができる。 命令の実行は機能モジュールの一つである C P U 6 0 4を中心に 行なわれ、 実行に不要な機能モジュールをスタンバイにする命令を実行すると動 作モード制御部 6 0 2に機能モジュールのスタンバイが伝えられる。
本実施例におけるプロセッサ 'チップ 6 0 1の動作について次に説明する。 最 初に全機能モジュールが通常モードで動作しているものとする。 C P U 6 0 4は モジュール Aをスタンバイにする命令を実行すると、 このスタンバイ要求を信号 6 1 0に出力し、 以後モジュール A 6 0 6のスタンバイが解除されるまでこのモ ジュールの使用が不可能になる。 動作モード制御部 6 0 2はこの信号 6 1 0を受 けて、 基板バイアス切り替え装置 6 0 7に信号 6 1 2を出力し、 モジュール A 6 0 6の基板バイアスをスタンバイモード用の電圧に切り替える。 モジュール A 6 0 6がスタンバイ状態にあるときに動作モード制御部 6 0 2は C P U 6 0 4の出 力信号 6 1 0、 あるいはプロセッサ ·チップ 6 0 1の外部の信号 6 1 3からモジ ユール A 6 0 6のスタンバイ解除の信号を受け取ると信号 6 1 2を基板バイアス 切り替え装置 6 0 7に出力し、 モジュール Aの基板バイアスを通常モード用の電 圧に切り替える。 そして動作モード制御部 6 0 2は本発明第 1の実施例と同様に オンチップタイマ 6 0 3を用いて切り替えた基板バイアスの安定を待ち、 安定後、 C P U 6 0 4に信号 6 1 1を通してモジュール Aのスタンバイが解除されたこと を通知する。 C P U 6 0 4はこの信号 6 1 1を受け取るとモジュール Aを使用し た命令の実行が可能になる。
モジュール B 6 0 8やその他の機能モジュールのスタンバイ制御についても同 様である。 また、 C P U 6 0 4自身もスタンバイ制御の対象である。 この場合、 C P U 6 0 4はスタンバイモ一ドに移行すると全ての命令実行を停止し、 外部信 号 6 1 3に C P U 6 0 4のスタンバイ解除の信号がアサ一卜されると動作モード 制御部 6 0 2は C P U 6 0 4の基板バイアスの切り替えが完了した後信号 6 1 1 に C P U 6 0 4のスタンバイ解除をアサ一卜し、 C P U 6 0 4の命令実行を再開 させる点を除いては、 前記モジュール A 6 0 6の場合と同様に制御される。
本実施例における機能モジュ一ル単位のスタンバイ制御により、 プロセッサの 動作時に不要な機能モジユールのリーク電流を削減することができる。
図 7は本発明の第 4の実施例におけるプロセッサ ·チップの構成を示すプロッ ク図である。 第 1の実施例と異なる点は外部から基板バイアス切り替え装置 1 0 4に供給される電圧 7 0 1の種類が増えており、 基板バイアス切り替え装置 1 0 4はそれらの中から適当なものを基板バイアスとして選択し、 プロセッサ主回路 1 0 2に印加することができることである。 本実施例では、 プロセッサ主回路 1 0 2の動作速度、 すなわち動作周波数は命令により動的に変更する手段を備えて おり、 プロセッサ主回路 1 0 2の動作モードには高速モードと低速モードがある ものとする。 本実施例では、 高速モードに対応した基板バイアスとして Vd d (pMOS用） と V s s (nMOS用） 、 低速モードに対応した基板バイアスと して Vd db 2 (pMOS用） と V s s b 2 (nMOS用） 、 スタンバイモ一ド に対応した基板バイアスとして Vd d b 1 (pMOS用） と V s s b l (nMO S用） を選択する。
次に本実施例におけるプロセッサ 'チップ 1 0 1の動作を説明する。 ここで、 プロセッサ主回路 1 0 2の動作モ一ドを高速モードから低速モ一ドに切り替える 場合を考える。 プロセッサ主回路 1 0 2が高速モードで動作中、 基板バイアス切 り替え装置 1 0 4はプロセッサ主回路の基板バイアスとして Vb p 1 1 1に Vd dを、 Vb n 1 1 2に V s sを選択している。 プロセッサ主回路 1 0 2は、 低速 モードへ移行する命令を実行するとその要求を信号 1 0 5に出力し、 命令実行動 作を中断する。 プロセッサ主回路 1 0 2に供給されるクロックはこの低速モード へ移行する命令の実行により低周波数に切り替わる。 動作モ一ド制御部 1 0 3は 信号 1 0 5を受けてプロセッサ主回路 1 0 2の基板バイアスを低速モード用の電 圧に切り替えるために信号 1 0 7に出力する。 基板バイアス切り替え装置 1 0 4 はこの信号 1 0 7を受けて基板バイアス Vb p 1 1 1 と Vb n 1 1 2をそれぞれ V d d b 2と V s s b 2に切り替える。 動作モ一ド制御部 1 0 3は上記実施例と 同様にオンチップタイマ 1 0 9を使用して、 切り替えた基板バイアスの安定を待 ち、 プロセッサ主回路 1 0 2に低速モードへ移行が完了したことを信号 1 0 6を 通して通知する。 プロセッサ主回路 1 0 2はこの信号 1 0 6を受けて中断してい た命令実行動作を低速モードで再開する。
本実施例における低速モードから高速モ一ドへの切り替え、 高速モ一ドまたは 低速モードからスタンバイモードへの切り替え、 またはスタンバイモードから高 速モ一ドあるいは低速モードへの切り替え時における動作も上記と同様であるの で詳細は省略する。 本実施例では動作速度をさらに細分し、 それに対応した基板 バイアス制御を行なうことも可能である。 さらに、 第 3の実施例におけるように、 プロセッサ主回路 1 0 2を機能モジュール単位にデバイスの 3重ゥヱル構造を用 いて分離し、 各機能モジユール別にその動作周波数の切り替えと連動して基板バ ィァスを制御することも可能である。
本実施例のように、 プロセッザの動作周波数に適した基板バイアス制御を行な うことにより、 低速な動作モードにおけるリーク電流の削減が可能である。 さら に、 この低速モードにおいては C M O S回路の p M O Sと n M O Sの両方のトラ ンジスタが同時に導通してしまう入力電圧の範囲が高速な動作モ一ドの時より狭 くなるためスィツチング時の貫通電流を削減する効果も得られる。
図 8は本発明の第 5の実施例におけるプロセッサ ·チップの構成を示すブロッ ク図である。 この実施例が前記第 1の実施例と異なるのは前記基板バイアス切り 替え装置が基板バイアス発生回路 8 0 1により構成されていることである。 基板 バイアス発生回路 8 0 1は動作モ一ド制御部 1 0 3の出力信号 8 0 2によって制 御され、 内部で基板バイアスの電圧を発生し V b p 1 1 1 と V b n 1 1 2に出力 する。 動作モード制御部 1 0 3の制御のもとでプロセッサ主回路 1 0 2の動作モ —ドに対応して発生する基板バイアス V b p 1 1 1と V b n 1 1 2の電圧値は第 1の実施例と同様の値である。 プロセッサ主回路 1 0 2および動作モード制御部 1 0 3の動作は第 1の実施例と同様であるので詳細は省略する。 また、 本実施例 と同様に第 2、 第 3および第 4の実施例における基板バイアス切り替え装置をこ の基板バイアス発生回路 8 0 1で構成することにより、 プロセッサ 'チップ内部 で基板 くィァスを発生させ、 動作モードに応じて切り替えることができる。
以上のようにこれらの実施例によれば、 タイマまたはセンサを用いて待機状態 から動作状態への移行時のプロセッサを再起動するタイミングを正確に制御する ので、 プロセッサの動作モ一ドに応じた最適な基板バイアス制御が可能になる。 それにより、 プロセッサの動作モードが通常モ一ドにおいて高速性を維持したま ま、 スタンバイモードにおいてリーク電流を削減できる。 また、 機能モジュール 別の動作モードに応じて基板バイアス制御を行なうことにより、 プロセッザが動 作中であつても実行に不要な機能モジユールのリーク電流の削減が可能である。 さらに、 プロセッザの動作周波数に適した基板バイァス制御を行なうことにより、 低速モードにおけるリーク電流の削減に加え、 スィツチング時の貫通電流を削減 する効果も得られる。 その結果、 消費電力の削減を効果的に実現でき、 高速性と低電力性を兼ね備え たマイクロプロセッサを提供することができる。
以下、 マイコンの実施例として、 具体的に基板バイアスを制御する動作モード に関して説明する。 マイコンは、 1. 8 Vと 3. 3 Vの 2電源を有し、 1. 8 V のみ基板バイアス制御を行うものとする。 1. 8 Vを供給する回路は比較的低い 閾値 （例えば V t hく 0. 4 V程度） な MOS トランジスタで構成するのが望ま しい。
図 9にマイコンの動作モ一ドの一例を示す。 動作モ一ドとしては、 通常に動作 している通常動作モード 9 8 2、 およびリセッ トモ一ド 9 8 1がある。 低消費電 力で動作するモードとしては、 スリープ 9 8 3、 ディープスリープ 9 8 4、 スタ ンバイ 9 8 5、 ハ一ドウエアスタンバイ 9 8 6、 RTC (リアルタイムクロッ ク） 電池バックアップモードがある。 また、 テストモードとしては、 I DDQ測 定がある。
通常動作 9 8 2の時には、 高速動作が必要なので、 基板バイアスの制御は行わ ない。 リセッ ト 9 8 1の時は、 全ての機能をリセッ 卜する必要があるので、 基板 バイアスの制御は行わない。 低消費電力モードにおいては、 低消費電力モードか らの復帰時間が短いスリープ 9 8 3、 ディープスリープ 9 8 4では、 基板バイァ スの制御は行わないが、 復帰時間よりも消費電力を小さくすることに重点を置く スタンバイ 9 8 5、 ハ一ドウエアスタンバイ 9 8 6の場合には、 基板バイアス制 御を行う。 RTC電池バックアップモードは、 3. 3 Vで動作する RTC回路の 電源のみを供給するモードである。 このモードへは、 低消費電力モードから遷移 するので、 基板バイアス制御を行なう。 また、 I DDQの測定は、 スタンバイ電 流を測定して、 トランジスタのショートや不良による貫通電流を測定するモ一ド であるから、 この場合には必ず基板バイアスを制御して、 チップのリーク電力を 小さく して、 不良を発見しやすくする必要がある。
図 1 0で、 低消費電力の動作モードを説明する前に、 プロセッサ主回路 9 0 2 の内部ブロックに構成に関して説明する。 この図は、 プロセッサ主回路の主な構 成ブロックの一例である。 演算回路としては、 CPU (中央演算処理装置） 9 7 1、 FPU (浮動小数点演算ュニッ ト） 9 7 2がある。 また、 チップに内蔵する メモリであるキヤッシュ 9 7 3、 外部メモリとのィンタフエースを行う BS C (バス制御部） 9 7 4、 DMA (ダイレク トメモリアクセス） を行う DM AC (DM A制御部） 9 7 5、 シリアルポートを制御する S C I (シリアル制御部） 9 7 6、 割り込み入力を制御する I NT C (割り込み制御部） 9 7 7、 クロック を制御する CPG (クロック制御部） 9 7 8等がある。
図 1 1で、 低消費電力モ一ドであるスリープ 9 8 3、 ディープスリープ 9 8 4、 スタンバイ 9 8 5に関して説明する。
スリープ 9 8 3では、 CPU 9 7 1、 FPU 9 7 2、 キャッシュ 9 7 3等の演 算装置のクロックのみが止まっている状態で、 かつ基板バイアス制御をしていな いので、 消費電力は大幅に減少できないものの、 DMAC 9 7 5による DMA転 送や BSC 9 7 4による DRAM (ダイナミック RAM) や SDR AM (シンク 口ナスダイナミック R AM) の通常リフレッシュ （ 1 0 2 4回 / 1 6 ミリ秒のリ フレッシュ） が可能である。 CPG 9 7 8は動作しており、 また、 基板バイアス 制御をしていないので、 スリープ 9 8 3から通常動作モ一ド 9 8 2への復帰時間 は早い。
スタンバイ 9 8 5モ一ドは、 全ての動作ク口ックを止め、 なおかつ基板バイァ ス制御も行なうため、 消費電力は極めて少ない。 クロックが止っているため、 D MA転送はできない。 また、 DRAMや SDRAMのリフレッシュに関しては、 スタンバイ 9 8 5に入る前に、 メモリが自分自身でリフレツシュを行なうセルフ リフレツシュモ一ドになるように B S C 9 7 4を用いて各メモリの制御信号 （R AS信号、 CAS信号） を設定しておく必要がある。 ただし、 スタンバイ 9 8 5 から通常動作 9 8 2までの復帰時間は、 クロック力《止っているので、 クロック発 振の安定待ちや基板バイアス状態からの復帰時間のため長くなつてしまう。
ディープスリープ 9 8 4モ一ドは、 スリープ 9 8 3とスタンバイ 9 8 5の中間 の低消費電力モードである。
図 1 2にスリ一プ 9 8 3とディ一プスリープ 9 8 4の動作モジュールの違いを 示す。 スリープ 9 8 3時には、 動作している BSC 9 7 3、 DMAC 9 7 4、 S C I 9 7 5がディ一プスリープ 9 8 4では、 停止しているため、 その分消費電力 を削減できている。 ただし、 ディープスリープ 9 8 4モードでは、 DMA転送ができなくなり、 メ モリのリフレツシュもセルフリフレツシュになる。 ディ一プスリープ 9 8 4から 通常動作モード 9 8 2への復帰時間は、 スリープモードと同様に早い。
このように 3種類の低消費電力モードを設けることにより、 用途に応じたきめ 細かな低消費電力制御を行なうことができる。
図 1 3で動作モードの状態遷移図を示し説明する。 全ての電源がオフ状態 9 8 0から RESET# 9 5 2 (または、 パワーオンリセッ 卜） ピン入力により、 プ ロセッサチップは、 リセッ 卜状態 9 8 1に遷移する。 R E S E T # 9 5 2がネゲ —卜されると通常動作 9 8 2に遷移する。 この状態から低消費動作モードに遷移 する。
遷移の方法には 2通りある。 一つは命令による遷移である。 これは CPU 9 7 1がスリープ命令を実行することにより遷移する。 スリープ命令実行時にモード レジスタを設定して、 スリープ 9 8 3、 ディ一プスリープ 9 8 4、 スタンバイ 9 8 5を選択でき、 それぞれのモ一ドに遷移できる。 各モ一ドから通常動作モ一ド 9 8 2への復帰は、 割り込み 9 5 8である。
もう一つの遷移方法は、 HARDSTB# 9 5 1 ピンによる遷移である。 この ピンがアサートされると、 ハードウェアスタンバイ状態 9 8 6に遷移する。 この 状態はスタンバイ 9 8 5と同様に全てのクロックが停止し、 基板バイアス制御も 行なわれている状態である。
このモードで、 入出力バッファをハイインピーダンスにすれば、 3. 3 V系の 回路も貫通電流の流れるトランジスタがなくなり I DDQの測定が可能になる。 また、 3. 3 V系に置かれた RTC回路の入力バッファを固定すれば、 RTC 回路以外の電源をオフした場合にも、 RTC回路の入力信号がフローティング (中間レベル） にならないので、 RTC回路の誤動作を防止でき、 RTC回路の み動作させることが可能である。
次にハードウエアスタンバイの応用例を説明する。
図 1 4にハードゥエァスタンバイを適用してプロセッサチップ 9 0 1の電源 9 0 4 (バッテリ） を交換可能にするプロセッサチップ 9 0 1の構成と電源制御回 路の構成を示す。 プロセッサチップ 9 0 1は 1. 8 Vで動作する 1. 8 V領域回路 9 3 0と 3. 3 Vで動作する 3. 3 V領域回路 9 3 1から構成されている。 1. 8 V領域回路 9 3 0はプロセッサ主回路 9 0 2と 3. 3 から 1. 8 Vにレベル変換するレべ ルダウン回路 9 0 5、 9 0 6から構成されている。 3. 3 V領域の回路 9 3 1は 基板バイアス発生回路 9 0 3、 クロック発振回路 9 0 8、 1 0回路 9 0 9、 動作 モード制御部 9 1 3、 RTC回路 9 1 4および 1. 8 Vから 3. 3 Vにレベル変 換するレベルアップ回路 9 0 4、 9 1 0、 3. 3 から 1. 8 Vへの信号を固定 する出力固定回路 9 0 7. 9 1 1力、ら構成されている。
電源系の制御回路としては、 電源 9 0 4、 電源監視回路 9 2 1、 表示器 9 2 2、 1. 8 V系の電圧を生成する電圧生成回路 9 2 0がある。
以下動作を説明する。 プロセッサチップ 9 0 1力 \ 通常動作モード 9 8 2の時 は、 基板バイアス発生回路 9 0 3は、 基板バイアスを引かずに通常の基板レベル (例えば PMOSについては VDD電位、 NMOSについては VS S電位） を保 持している。 クロック発振回路 9 0 8は PLL (フヱイズロックドル一プ） 等か らなり、 内部動作用のクロックを生成して、 出力固定回路 9 0 7、 レベルダウン 回路 9 0 5を介してプロセッサ主回路 9 0 2へ送る。 1 0回路 9 0 9は、 外部か らの信号を取り込み、 出力固定回路 9 0 7、 レベルダウン回路 9 0 5を介してプ 口セッサ主回路 9 0 2へ送る。 また、 プロセッサ主回路 9 0 2からの信号をレべ ルアップ回路 9 0 4を介して外部へ信号を出力する。 RTC回路 9 1 4は、 3. 3 Vで動作し、 レベルアップ回路 9 1 0を介して、 プロセッサ主回路 9 0 2から 制御信号を受け取り、 レベルダウン回路 9 0 6、 出力固定回路 9 1 1を介して、 プロセッサ主回路 9 0 2に制御信号を送信する。 動作モ一ド制御部 9 1 3は、 特 に基板バイアス発生回路 9 0 3の制御を行なう。
電源監視回路 9 2 1は、 電源 9 0 4の電圧レベルを監視する。 電圧レベルが所 定のレベルより下がる （バッテリが切れている状態を検出） と HARDSTB# 9 5 1をローレベルにする。 同時に表示器 9 2 2にバッテリ切れのアラームを表 示し、 利用者に知らせる。 電圧レベルが下がった状態でも電圧保持回路 9 2 3は、 所定の期間 （数分間から数時間） 電圧レベルを保持できる。 この期間に利用者は、 電源 9 0 4を交換できる。 図 1 5を用いて、 以下、 電源交換シーケンスに関して、 説明する。
(1) HARDSTB# 9 5 1が口一レベルになることにより、 動作モ一ドはハ —ドウエアスタンバイ状態 9 8 6に入る。 ここで、 動作モード制御部 9 1 3から 1. 8 V信号固定 9 5 3を出力し、 3. 3 から 1. 8 Vへの信号を固定し、 1. 8 V系のクロックも停止させる。 これにより、 基板バイアスを引いた時も、 1.
8 V系の信号が動作しないので、 基板バイアスを引いている状態 （MOS トラン ジス夕のしきい値電圧が高くなり、 その動作速度が遅くなつている状態で、 基板 電位が不安定な状態） での 1. 8 V系の回路の誤動作を防止する。 この状態で、 基板バイアス生成回路 9 0 3に基板バイアス制御開始信号 9 5 5を出力する。 (2) その後、 1. 8 V信号固定 9 5 3のタイミングに基づいて、 基板バイアス 生成回路 9 0 3に基板バイアス制御開始信号 9 5 5を出力する。 信号固定 9 5 3 と基板バイアス制御開始 9 5 5の間には、 実際に信号が固定されて、 1. 8 V領 域への信号の供給が停止するまでの時間差が設定されている。 この時間差は RT C回路 9 1 4の RTCクロックに基づいた夕イマ一で測定することができる。 (3) 基板バイアス制御開始信号 9 5 5を受けて、 基板バイアス発生回路 9 0 3 は 1. 8 V系の基板の基板バイアスを引き始める。 基板バイアスを引いている期 間は、 基板バイアス制御中 9 5 6信号を動作モ一ド制御部 9 1 3へ返す。
(4) 基板バイアスを引いている状態では、 プロセッサ主回路 9 0 2は動作しな い。 さらに、 リーク電流も少ないので、 電流の消費量は少ない。 これにより、 電 圧保持回路 9 2 3の保持時間も長くなる。
(5) この状態で電源 9 0 4を交換する。
(6) 電源交換後は、 電源電圧が正常のレベルに戻るので、 HARDSTB# 9 5 1がハイレベルに戻る。
(7) その後、 パワーオンリセッ ト回路が動作し、 RESET# 9 5 2が入力さ れる。 このリセッ ト入力により、 動作モード制御部 9 1 3から出力している基板 バイアス制御開始信号 9 5 5が解除される。
(8) 基板バイアス制御開始信号 9 5 5の解除を受けて、 基板バイアス発生回路
9 0 3は 1. 8 V径の基板の基板バイアスを動作状態の電位 （例えば PMO Sに ついては VDD電位、 NMOSについては VS S電位） に戻し始める。 基板バイ ァスの回復まで所定の時間が必要であり、 基板バイアスが戻し終わると基板バイ ァス制御中信号 9 5 6の解除により動作モード制御部 9 1 3へそれを通知する。
(9) 基板バイアス制御中信号 9 5 6の解除を受けて、 動作モード制御部 9 1 3 から出力している 1. 8 V信号固定 9 5 3が解除され、 プロセッサ主回路 9 0 2 等の 1. 8 V系の回路に信号が入力される。
(1 0) リセット状態 9 8 1が終了後、 通常状態 9 8 2に入り、 プロセッサ主回 路 9 0 2は通常の動作を開始する。
以上のようにハ一ドウエアスタンバイによる低消費電力モードを利用して、 電 源 9 0 4の交換が可能になる。
次にハードウエアスタンバイの第 2の応用例を説明する。
図 1 6に RTC電源バックアップモードを実現する構成例を示す。 RTC回路 9 1 4は、 リアルタイムカウンタと呼ばれ、 時計やカレンダの機能を実現するも のである。 このため、 常時動作していないと時計の機能を実現できない。 電源 9 0 4が遮断されても RTC回路 9 1 4は動作している必要がある。
ここで示す実施例では、 RTC電源バックアップモードを実現するために、 3. 3 V領域が通常の 3. 3 V領域 9 9 1と RTCの 3. 3 Vで動作する領域 9 9 2 に分けている。 また、 RTCの 3. 3 V領域 9 9 2では、 入力回路に入力固定回 路 9 1 2、 および入力固定レベルアップ回路 9 6 0が付加されており、 他の電源 (1. 8 V、 通常の 3. 3 Vの電源） が遮断されている状態で、 入力信号がフロ —テングになっても RTCの 3. 3 Vで動作する領域 9 9 2には、 中間レベルの 信号が伝達しないようになっていて、 誤動作を防止している。
電源系の制御回路としては、 電源 9 0 4、 電源監視回路 9 2 1、 表示器 9 2 2、 1. 8 V系の電圧を生成する電圧生成回路 9 2 0に加えて、 バックアツプ電池 9 6 2、 ダイオード 9 6 3、 9 6 4がある。
以下動作を説明する。 通常動作モ一ド 9 8 2の時は、 基板バイアス発生回路 9 0 3は、 基板バイアスを引かずに通常の基板レベルを保持している。 クロック発 振回路 9 0 8は PLL (フェイズロックドル一プ） 等からなり、 内部動作用のク ロックを生成して、 出力固定回路 9 0 7、 レベルダウン回路 9 0 5を介してプロ セッサ主回路 9 0 2へ送る。 I 0回路 9 0 9は、 外部から信号を取り込み、 出力 固定回路 9 0 7、 レベルダウン回路 9 0 5を介してプロセッサ主回路 9 0 2へ送 る。 また、 プロセッサ主回路 9 0 2からの信号をレベルアップ回路 9 0 4を介し て外部へ信号を出力する。 RTC回路 9 1 4は、 3. 3 Vで動作し、 入力固定レ ベルアップ回路 9 6 0を介してプロセッサ主回路 9 0 2から制御信号を受け取り、 レベルダウン回路 9 0 6、 出力固定回路 9 1 1を介して、 プロセッサ主回路 9 0 2に制御信号を送信する。 動作モード制御部 9 1 3は、 入力固定回路 9 1 2を介 して、 制御信号を受け取り、 特に基板バイアス発生回路 9 0 3の制御を行なう。 電源監視回路は 9 2 1は、 電源 9 0 4の電圧レベルを監視する。 電圧レベルが 所定のレベルより下がる （バッテリが切れている状態を検出） と HARDSTB # 9 5 1を口一レベルにし、 RTC 3. 3 V領域 9 9 2の入力を固定し、 RTC 回路 9 1 4の誤動作を防止する。 同時に表示器 9 2 2にバッテリ切れのアラーム を表示する。 この後、 電圧レベルが下がり続けて、 3. 3 Vと 1. 8 V系の電圧 はプロセッサチップ 9 0 1に供給されなくなる。 この時バックアップ電池 9 6 2 からダイォ一ド 9 6 3を介して RTCの 3. 3 V領域にのみ電圧 （VDD— RT C、 VS S-RTC) が供給され、 電源 9 0 4がなくても、 RTC回路 9 1 4 (カレンダ用カウンタ回路） のみ正常に動作する。 ダイオード 9 6 4は RTC回 路 9 1 4以外に電流が流れるのを防止する。
図 1 7を用いて、 RTC電源バックアップシーケンスに関して、 詳細に説明す な o
(1) HARDSTB# 9 5 1が口一レベルになることにより、 動作モードはハ 一ドウエアスタンバイ状態 9 8 6に入る。 ここで、 動作モード制御部 9 1 3から 1. 8 V信号固定 9 5 3を出力し、 3. 3 から 1. 8 Vへの信号を固定し、 1. 8 V系のクロックも停止させる。 これにより、 基板バイアスを引いた時も、 1. 8 V系の信号が動作しないので、 基板バイアスを引いている状態での 1. 8 V系 の回路の誤動作を防止する。 同時に RTC回路 9 1 4への入力固定信号 9 5 4を 出力し入力信号を固定する。 これにより他の電源が遮断されたときに、 RTC回 路 9 1 4に不安定な中間レベルの信号が入るのを防ぐ。
(2) その後、 1. 8 V信号固定 9 5 3のタイミングに基づいて、 基板バイアス 生成回路 9 0 3に基板バイアス制御開始信号 9 5 5を出力する。 信号固定 9 5 3 と基板バイアス制御開始 9 5 5の間には、 実際に信号が固定されて、 1. 8 V領 域への信号の供給が停止するまでの時間差が設定されて 、る。 この時間差は R T C回路 9 1 4の RTCクロックに基づいたタイマ一で測定することができる。
(3) 基板バイアス制御開始信号 9 5 5を受けて、 基板バイアス発生回路 9 0 3 は 1. 8 V系の基板の基板バイアスを引き始める。 基板バイアスを引いている期 間は、 基板バイアス制御中 9 5 6信号を動作モード制御部 9 1 3へ返す。
(4) 基板バイアスを引いている状態では、 プロセッサ主回路 9 0 2は動作しな い。 さらに、 リーク電流も少ないので、 電流の消費量は少ない。
(5) 電源 9 0 4の遮断期間は長くてもよい。 また、 電源 9 0 4の交換ができる。 (6) 電源 9 0 4遮断からの復帰後 （または電源 9 0 4交換後） は、 電源電圧が 正常のレベルに戻るので、 HARDSTB# 9 5 1がハイレベルに戻る。
(7) その後、 パワーオンリセッ ト回路が動作し、 RESET# 9 5 2が入力さ れる。 このリセッ ト入力により、 基板バイアス制御開始信号 9 5 5が解除される。
(8) 基板バイアス制御開始信号 9 5 5の解除を受けて、 基板バイアス発生回路 9 0 3は1. 8 V径の基板の基板バイアスを動作状態の電位 （例えば PMOSに ついては VDD電位、 NMOSについては VS S電位） に戻し始める。 基板バイ ァスの回復まで所定の時間が必要であり、 基板バイァスが戻し終わると基板ノ <ィ ァス制御中信号 9 5 6の解除により動作モ一ド制御部 9 1 3へそれを通知する。
(9) 基板バイアス制御中信号 9 5 6の解除を受けて、 動作モード制御部 9 1 3 から出力している 1. 8 V信号固定 9 5 3が解除され、 プロセッサ主回路 9 0 2 等の 1. 8 V系の回路に信号が入力される。
(1 0) リセッ ト状態 9 8 1が終了後、 通常状態 9 8 2に入り、 プロセッサ主回 路 9 0 2は通常の動作を開始する。
上記シーケンスで、 電源 9 0 4に電源スィッチを設けて、 電源オフの期間に R TC回路 9 1 4のみ動作させることも可能である。
以上のようにハードウェアスタンバイを利用して、 RTC回路 9 1 4のみ電池 バックアップして動作させることが可能になる。
図 1 8に通常のスリープ命令 9 5 9を使用して、 スタンバイ状態 9 8 5に入り、 割り込み信号 9 5 8で通常状態 9 8 2に復帰するシーケンスを説明する。 (1 ) スリープ命令 9 5 9により、 動作モードはスタンバイ状態 9 8 5に入る。 ここで、 動作モード制御部 9 1 3から 1. 8 V信号固定 9 5 3を出力し、 3. 3 Vから 1. 8 Vへの信号を固定し、 1. 8 V系のクロックも停止させる。 これに より、 基板バイアスを引いた時の 1. 8 V系の回路の誤動作を防止する。
(2) その後、 1. 8 V信号固定 9 5 3のタイミングに基づいて、 基板バイアス 生成回路 9 0 3に基板バイアス制御開始信号 9 5 5を出力する。 信号固定 9 5 3 と基板バイアス制御開始 9 5 5の間には、 実際に信号が固定されて、 1. 8 V領 域への信号の供給が停止するまでの時間差が設定されている。 この時間差は R T C回路 9 1 4の RTCクロックに基づいたタイマ一で測定することができる。 (3) 基板バイアス制御開始信号 9 5 5を受けて、 基板バイアス発生回路 9 0 3 は 1. 8 V系の基板の基板バイアスを引き始める。 基板バイアスを引いている期 間は、 基板バイアス制御中 9 5 6信号を動作モード制御部 9 1 3へ返す。
(4) 基板バイアスを引いている状態では、 プロセッサ主回路 9 0 2は動作しな い。 さらに、 リーク電流も少ないので、 電流の消費量は少ない。
(5) この状態で、 制御信号 9 5 7 (外部ピン） から I 0回路 9 0 9を介して、 割り込み信号 9 5 8を受け付けると、 動作モード制御部 9 1 3は、 基板バイアス 制御開始信号 9 5 5を解除する。
(6) 基板バイアス制御開始信号 9 5 5の解除を受けて、 基板バイアス発生回路 9 0 3は 1. 8 V径の基板の基板バイアスを動作状態の電位 （例えば PMO Sに ついては VDD電位、 NMOSについては VS S電位） に戻し始める。 基板バイ ァスの回復まで所定の時間が必要であり、 基板バイアスが戻し終わると基板バイ ァス制御中信号 9 5 6の解除により動作モード制御部 9 1 3へそれを通知する。
(7) 基板バイアス制御中信号 9 5 6の解除を受けて、 動作モ一ド制御部 9 1 3 は、 1. 8 V信号固定 9 5 3を解除する。 基板バイアス制御中信号が解除されて から 8 V信号固定 9 5 3を解除することにより、 1. 8 V系の回路が誤動作 するのを防いでいる。
(8) プロセッサ主回路 9 0 2等の 1. 8 V系の回路に信号が入力され、 通常状 態 9 8 2に入り、 プロセッサ主回路 9 0 2は通常の動作を開始する。
以上により、 プロセッサチップ 9 0 1は低消費電力モードに入り、 割り込みに より復帰できる。
図 1 9に通常のスリープ命令 9 5 9を使用して、 スタンバイ状態 9 8 5に入り、 RESET# 9 5 2で通常状態 9 8 2に復帰するシーケンスを説明する。
(1) スリープ命令 9 5 9により、 動作モ一ドはスタンバイ状態 9 8 5に入る。 ここで、 動作モード制御部 9 1 3から 1. 8 V信号固定 9 5 3を出力し、 3. 3 Vから 1. 8 Vへの信号を固定し、 1. 8 V系のクロックも停止させる。 これに より、 基板バイアスを引いた時の 1. 8 V系の回路の誤動作を防止する。
その後、 1. 8 V信号固定 9 5 3により信号固定が完了したことを計測し、 基 板バイアス生成回路 9 0 3に基板バイアス制御開始信号 9 5 5を出力する。
(2) 基板バイアス制御開始信号 9 5 5を受けて、 基板バイアス発生回路 9 0 3 は 1. 8 V系の基板の基板バイアスを引き始める。 基板バイアスを引いている期 間は、 基板バイアス制御中 9 5 6信号を動作モ一ド制御部 9 1 3へ返す。
(3) 基板バイアスを引いている状態では、 プロセッサ主回路 9 0 2は動作しな い。 さらに、 リーク電流も少ないので、 電流の消費量は少ない。
(4) この状態で動作モ一ド制御部 9 1 3は、 R E S E T # 9 5 2を受け付けて、 基板バイアス制御開始信号 9 5 5を解除する。
(5) 基板バイアス制御開始信号 9 5 5の解除を受けて、 基板バイアス発生回路 9 0 3は 1. 8 V系の基板の基板バイアスを動作状態の電位に戻し始める。 基板 バイアスが戻し終わると、 基板バイアス制御中信号 9 5 6を用いて動作モード制 御部 9 1 3へ知らせる。
(6) この解除信号を受けて、 1. 8 V信号固定 9 5 3を解除する。
(7) リセット状態 9 8 1が終了後、 プロセッサ主回路 9 0 2等の 1. 8 V系の 回路に信号が入力され、 通常状態 9 8 2に入り、 プロセッサ主回路 9 0 2は通常 の動作を開始する。
以上により、 プロセッサチップ 9 0 1は低消費電力モードに入り、 リセッ トに より復帰できる。
以上で説明したように、 プロセッサチップ 9 0 1は 1. 8 Vが電源電圧として 供給されている部分と、 3. 3 Vが電源電圧として供給されている部分がある。 1. 8 Vが供給されている部分としては、 例えばプロセッサ主回路 9 0 2等があ る。 この部分は回路規模が大きく、 さらに高速に動作させる必要がある部分であ る。 回路規模が大きくかつ高速動作が要求されることからこの部分の消費電力が 大きくなる。 本実施例では、 この消費電力を削減するために電源電圧を下げてい また、 電源電圧を低く （例えば 1 . 8 V) すると動作速度が遅くなるので、 M O S トランジスタのしきい値電圧を低く （例えば V t hく 0 . 4 V程度） してい る。 さらに本実施例では、 この低いしきい値化によるサブスレツショルドリーク 電流を削減するために基板電圧制御を行う。
一方、 3 . 3 Vが電源電圧として供給されている部分は例えば R T C回路 9 1 4がある。 これらの回路は小規模で低速動作であるから、 消費電力が小さい。 よ つて、 このような回路ブロックは電源電圧を低くする必要がない。 例えば、 V t h > 0 . 5 V程度に設定できる。 MO S トランジスタの閾値を低くする必要がな いことから、 サブスレツショルドリーク電流を削減するため基板制御による電流 対策の必要がないという利点がある。
本実施例のプロセッサチップ 9 0 1はこの両者の電源電圧を使い分けている。 すなわち、 大規模高速動作が必要な部分は低電圧低しきい値 MO Sを基板制御し て使用し、 高電圧高しきい値 M O Sを基板制御無しで使用している。 しきい値の 異なる MO S トランジスタを作る方法は特に限定しない力 チャネルインブラ量 を変えることで実現できる。 また、 ゲート酸化膜の厚さを変えることでも実現で きる。 後者の場合、 MO S トランジスタの構成を酸化膜厚を厚くすることでしき 、値が大きくなるようにすればよい。 高いしき 、値 M 0 Sは高電圧で動作させる ので酸化膜厚を厚くする必要があるからである。 酸化膜を厚くすることでしきい 値を高くできればプロセスを簡略化できる。
さらに、 入出力回路 9 0 9は外部信号振幅 3 . 3 Vを送受信する必要があるこ とから、 高電圧しきい値 MO Sと同じ M〇S トランジスタを用いると、 プロセス を共通化でき望ましい。

Claims

請 求 の 範 囲
1 . トランジスタを含む主回路と、
該主回路の基板に印加される基板バイアスの電圧を切り替える基板バイアス切 り替え回路と、
上記主回路における第 1のモ一ドに移行する命令の実行を受けて上記基板バイ ァスを第 1のモ一ド用の電圧に切り替えるように上記基板バイアス切り替え回路 を制御し、
上記主回路における第 2のモードに移行する命令の実行を受けて上記基板バイ ァスを第 2のモ一ド用の電圧に切り替えるように上記基板バイアス切り替え回路 を制御し、
上記第 1のモ一ド用の電圧から第 2のモ一ド用の電圧に切り換える際には、 その切り替えたノくィァス電圧が安定した後に上記主回路のトランジスタの動作 を開始する動作モ一ド制御回路を備えるマイクロプロセッサ。
2 . 前記マイクロプロセッサを形成する基板は 3重ゥエル構造を有し、 該 3重ゥ ル構造は、 第 1の型の第 1の半導体領域の中に第 2の型の第 2の半 導体領域を形成し、 該第 2の型の半導体領域の中に第 1の型の第 3の半導体領域 を形成してなる請求項 1記載のマイクロプロセッサ。
3 . 前記第 2の半導体領域に nチャネルトランジスタを形成し、 前記第 3の半 導体領域に pチャネルトランジスタを形成する請求項 2記載のマイクロプロセッ サ。
4 . 前記基板バイアス切り替え回路は、 前記第 2の半導体領域に印加する電圧 および前記第 3の半導体領域に印加する電圧を制御する請求項 2または 3記載の マイクロプロセッサ。
5 . 前記主回路は前記基板バイアス切り替え回路と前記動作モード制御回路と は異なるゥヱル領域上に形成される請求項 1〜4のうちのいずれかに記載のマイ クロプロセッサ。
6 . 前記動作モード制御回路は、 前記バイアスの安定に必要な時間の経過を計 測するためのタイマ一を備える請求項 1〜5のうちのいずれかに記載のマイク口 プロセッサ。
7 . 前記動作モード制御回路は、 前記バイアスが所定の電圧に安定したことを 検知するセンサを備える請求項 1〜 5のうちのいずれかに記載のマイクロプロセ ッサ。
8 . 前記基板バイアス切り替え回路は基板バイアスの電圧を発生する基板バイ ァス発生回路を有する請求項 1〜7のうちのいずれかに記載のマイクロプロセッ サ。
9 . 前記第 1のモ一ドは主回路の動作がスタンバイ状態となるスタンバイモ一 ドであり、 前記第 2のモードは主回路が通常の動作を行う通常モードである請求 項 1 ~ 8のうちのいずれかに記載のマイク口プロセッサ。
1 0 . 前記第 1のモ一ドは、 前記主回路の消費電力が前記第 2のモ一ドの消費 電力より小さくなる状態である請求項 1 ~ 9のうちのいずれかに記載のマイクロ プロセッサ。
1 1 . 前記主回路は、 C P U、 該 C P Uとの間でデータを入出力するキヤッシ ュメモリ、 割り込み入力を制御する割り込み制御回路、 クロックを制御するクロ ック制御回路を有する請求項 1〜 1 0のうちのいずれかに記載のマイクロプロセ ッサ o
1 2 . 前記第 1のモードにおいて、 前記主回路のクロックが停止されている請 求項 1 1記載のマイクロプロセッサ。
1 3 . 前記主回路の電源となるバッテリー、 該バッテリーの電圧を監視する監 視回路を有し、 上記バッテリーの電圧が所定の値を下回った時に、 上記監視回路 からの制御信号により前記第 2のモ一ドから前記第 1のモードに切り替わる請求 項 1 ~ 1 2のうちのいずれかに記載のマイクロプロセッサ。
1 4 . 前記主回路のクロックを停止してから、 前記第 1のモードに入る請求項 1 2記載のマイクロプロセッサ。
1 5 . プログラム命令列を実行するプロセッサ主回路と、 該プロセッサ主回路 を形成した基板に印加される基板バイアスを制御する基板バイアス制御回路と、 上記プロセッサ主回路をスタンバイモード用の電圧に制御するように上記基板バ ィァス制御回路を制御し、 外部からスタンバイ解除の割り込みを受け上記ス夕ン バイモ一ド用の電圧を通常モ一ド用の電圧に切り換えるように上記基板バイアス 制御回路を制御する動作モ一ド制御装置を有し、 該動作モード制御装置は通常モ ―ド用の電圧が安定した後に上記主回路のスタンバイを解除するマイクロプロセ ッサ0
1 6 . トランジスタを含む第 1の回路ブロックと、 第 2の回路ブロックを有し、 上記第 1の回路プロックと第 2の回路プロックとの間で信号の交換を行う半導体 集積回路装置であって、
該第 1の回路プロックのトランジスタが形成される半導体基板に基板バイアス 電圧を印加する基板バイアス発生回路を有し、
上記基板バイアス発生回路が上記基板バイアス電圧を変化させる際に、 上記第 2の回路プロックから上記第 1の回路プロックへ入力される信号の少なくとも一 部のレベルを固定する出力固定回路を有する半導体集積回路装置。
1 7 . 前記第 1の回路プロックと第 2の回路プロックは動作電圧が異なる請求 項 1 6記載の半導体集積回路装置。
1 8 . 前記基板バイアス制御回路からの基板バイアス制御中信号を入力とする 動作モード制御回路を有し、 該動作モード制御回路からの信号固定信号により前 記出力固定回路が制御される請求項 1 6または 1 7記載の半導体集積回路装置。
1 9 . 前記基板バイアス発生回路は前記第 2の回路ブロックに配置される請求 項 1 6 ~ 1 8のうちのいずれかに記載の半導体集積回路装置。
2 0 . 前記基板バイアス発生回路が上記基板バイアス電圧を前記トランジスタ の閾値が高くなるように変化させる際に、 上記第 2の回路プロックから上記第 1 の回路プロックへ入力される信号の少なくとも一部のレベルを固定する出力固定 回路を有する請求項 1 6〜1 9のうちのいずれかに記載の半導体集積回路装置。
2 1 . トランジスタを含む第 1の回路ブロックと、 第 2の回路ブロックを有し、 上記第 1の回路プロックと第 2の回路プロックとの間で信号の交換を行う半導体 集積回路装置であって、
該第 1の回路プロックのトランジス夕が形成される半導体基板に基板バイァス 電圧を印加する基板バイアス発生回路を有し、
上記基板バイアス発生回路が上記基板バイアス電圧を変化させる際に、 上記第 1の回路プロックへ入力されるクロック信号を停止するクロック発振回路を有す る半導体集積回路装置。
2 2 . 前記第 1の回路プロックと第 2の回路プロックは動作電圧が異なる請求 項 2 1記載の半導体集積回路装置。
2 3 . 前記クロック発振回路の出力信号のレベルを固定とする出力固定回路を 有する請求項 2 1または 2 2記載の半導体集積回路装置。
2 4 . 前記クロック発振回路は前記第 2の回路プロックに配置される請求項 2 1〜 2 3のうちのいずれかに記載の半導体集積回路装置。
2 5 . 前記基板バイアス発生回路が上記基板バイアス電圧を前記トランジスタ の閾値が高くなるように変化させる際に、 前記第 1の回路ブロックへ入力される クロック信号を停止するクロック発振回路を有する請求項 2 1〜2 6のうちのい ずれかに記載の半導体集積回路装置。
2 6 . M O S F E Tを有する論理回路を含み第 1の電圧で駆動される第 1の回 路ブロックと、 入出力回路、 レベルホールド回路、 バイアス発生回路を含み第 2 の電圧で駆動される第 2の回路ブロックを有し、
上記バイアス発生回路は上記主回路の M O S F E Tの閾値が高くなるように上 記主回路に供給する電圧を切り換え、
上記入出力回路からの出力信号は出力固定回路を介して上記主回路に入力され、 上記バイアス発生回路による電圧切り替え時に上記出力固定回路が上記出力信 号を固定する半導体集積回路装置。
2 7 . クロック発振回路を前記第 2の回路プロックに有し、 上記バイアス発生 回路による電圧切り替え時に上記出力固定回路が上記クロック信号を固定する請 求項 2 6の半導体集積回路装置。
2 8 . クロック発振回路を前記第 2の回路ブロックに有し、 クロック発振回路 からクロック信号を前記主回路に供給し、 上記バイアス発生回路による電圧切り 替え時および、 電圧切り替え中、 主回路へのクロック信号の供給が停止される請 求項 2 6または 2 7記載の半導体集積回路装置。
2 9 . 前記バイアス発生回路は上記主回路の M O S F E Tの閾値が高くなるよ うに上記主回路に供給する電圧を切り換えることにより、 該主回路を通常動作モ ―ドから消費電力が該通常動作モードよりも小さいスタンバイモ一ドへと切り換 える請求項 2 6〜2 8のうちのいずれかに記載の半導体集積回路装置。
3 0 . 前記主回路は論理回路を含み、 前記通常動作モードの間大半においては 該論理回路が機能する請求項 2 9の半導体集積回路装置。
3 1 . 前記バイアス発生回路が上記主回路の M O S F E Tの閾値が低くなるよ うに上記主回路に供給する電圧を切り換えることにより、 該主回路をスタンバイ モードから通常モ一ドへと切り換える際には、 該電圧切り替えの時点よりも遅い 時点において、 前記論理回路が機能を開始する請求項 3 0記載の半導体集積回路 3 2 . 前記主回路に供給する電圧安定した後に上記主回路の M O S F E Tの動 作を開始する請求項 3 1記載の半導体集積回路装置。
3 3 . 前記 M O S F E Tが形成する基板は 3重ゥヱル構造を有し、
該 3重ゥヱル構造は、 第 1の型の第 1の半導体領域の中に第 2の型の第 2の半 導体領域を形成し、 該第 2の型の半導体領域の中に第 1の型の第 3の半導体領域 を形成してなる請求項 2 6〜3 2のうちのいずれかに記載の半導体集積回路装置。
3 4 . プロセッサ 'チップ上にプログラム命令列を実行するプロセッサ主回路 と、 その基板に印加される基板バイアスの電圧を切り替える基板バイアス切り替 え装置と、 前記プロセッサ主回路におけるスタンバイモ一ドに移行する命令の実 行を受けて前記バイァスをスタンバイモード用の電圧に切り替えるように前記基 板バイアス切り替え装置を制御し、 外部からスタンバイ解除の割り込みを受け取 ると前記 くィァスを通常モ一ド用の電圧に切り替えるように前記基板ノ <ィァス切 り替え装置を制御し、 その切り替えたバイァス電圧が安定した後に前記プロセッ サ主回路のスタンバイを解除し動作を再開させる動作モード制御部を備えること を特徴とするプロセッサ。
3 5 . 前記プロセッサ ·チップの半導体デノくイスは 3重ゥヱル構造をしており、 前記プロセッサ主回路は前記基板バイァス切り替え装置と前記動作モード制御部 とは異なるゥヱル領域上に形成されることを特徴とする請求項 3 4記載のプロセ ッサ o
3 6 . 前記動作モード制御部は、 前記バイアスの切り替え時に前記プロセッサ 主回路の動作を再開させる前にその切り替えたバイアス電圧が安定するまで待機 する手段として、 前記バイアスの安定に必要な時間の経過を計測するためのオン チップタイマを備えることを特徴とする請求項 3 6記載のプロセッサ。
3 7 . 前記動作モード制御部は、 前記バイアスの切り替え時に前記プロセッサ 主回路の動作を再開させる前にその切り替えたバイアス電圧が安定するまで待機 する手段として、 前記バイアス力所定の電圧に安定したことを検知するセンサを 備えることを特徴とする請求項 3 4記載のプロセッサ。
3 8 . 前記プロセッサ 'チップの半導体デバイスは 3重ゥヱル構造をしており、 複数の機能モジュールに分割され、 それらがそれぞれ異なるゥヱル領域上に形成 されている前記プロセッサ主回路と、 前記各機能モジュールの基板に印加される 基板/ <ィァスを切り替える基板/ <ィァス切り替え装置と、 前記プロセッサ主回路 における 又は複数の前記機能モジュールをス夕ンバイにする命令の実行を受 けてその機能モジュールの基板バイアスをスタンバイモ一ド用の電圧に切り替え るように前記基板バイァス切り替え装置を制御し、 外部または前記プ口セッサ主 回路からその機能モジュールのスタンバイ解除の信号を受け取ると前記 くィァス を通常モ一ド用の電圧に切り替えるように前記基板 ィァス切り替え装置を制御 し、 その切り替えたバイアス電圧が安定した後に前記プロセッサ主回路に前記機 能モジュールのスタンバイが解除されたことを通知する動作モ一ド制御部を備え ることを特徴とする請求項 3 4記載のプロセッサ。
3 9 . 前記プロセッサ主回路の動作速度を動的に切り替える手段と、 前記プロ セッサ主回路における動作速度を変更する命令の実行を受けて前記プロセッサ主 回路または前記機能モジユールの基板バイァスをその動作周波数に適した電圧に 切り替えるように前記基板バイァス切り替え装置を制御し、 その切り替えたバイ ァス電圧が安定した後に前記プロセッサ主回路に動作速度の切り替えが完了した ことを通知する動作モード制御部を備えることを特徴とする請求項 3 6または請 求項 3 7記載のプロセッサ。
4 0 . 前記基板バイアス切り替え装置は内部で基板バイアスの電圧を発生する 基板バイアス発生回路により構成されることを特徴とする請求項 3 4または請求 項 3 7記載のプロセッサ。
4 1 . 半導体基板上に構成されたトランジスタを有しクロック信号に基づいて 動作する複数の要素回路プロックを有する半導体集積回路装置の消費電力を制御 する制御方法であって、
上記要素回路プロックの全てが上記クロックに基づいて動作する第 1のモード と、
上記要素回路プロックの少なくとも一つへの上記ク口ック信号の供給を停止す る第 2のモ一ドと、
上記要素回路プロックの全てへの上記ク口ック信号の供給を停止するとともに 上記半導体基板上に構成されたトランジスタの少なくとも一部の基板バイアスを 制御してトランジスタのしきい値を上げる第 3のモードと、
を切り換えて用いることを特徴とする半導体集積回路装置の制御方法。
4 2 . 前記要素回路プロックは第 1の回路プロックに含まれ、 前記クロック信 号は第 2の回路プロックに含まれる発振回路により形成され、 上記第 2の回路ブ 口ックから上記第 1の回路プロックに上記ク口ック信号、 及び、 上記第 1の回路 ブロックで処理されるべき情報信号が入力されることを特徴とする請求項 4 1の 半導体集積回路装置の制御方法。
4 3 . 前記第 3のモードに切り換える際には、 上記第 2の回路ブロックから上 記第 1の回路プロックに入力される上記ク口ック信号、 及び、 上記第 1の回路ブ ロックで処理されるべき情報信号を停止し、 次に、 上記半導体基板上に構成され たトランジスタの少なくとも一部の基板バイアスを制御してトランジスタのしき い値を上げることを特徴とする請求項 4 2の半導体集積回路装置の制御方法。
4 4 . 前記第 3のモードに切り換える際には、 上記第 2の回路ブロックから上 記第 1の回路プロックに入力される上記ク口ック信号、 及び、 上記第 1の回路ブ ロックで処理されるべき情報信号を停止し、 タイマ一により所定時間待機した後、 上記半導体基板上に構成されたトランジスタの少なくとも一部の基板バイアスを 制御してトランジスタのしきい値を上げることを特徴とする請求項 4 3の半導体 集積回路装置の制御方法。
4 5 . 前記第 3のモードから第 1のモードに切り換える際には、 前上記半導体 基板上に構成されたトランジス夕の少なくとも一部の基板バイアスを制御して卜 ランジス夕のしきい値を下げ、 次に、 前記第 2の回路ブロックから上記第 1の回 路ブロックに入力される上記ク口ック信号、 及び、 上記第 1の回路プロックで処 理されるべき情報信号の入力を開始することを特徴とする請求項 4 2の半導体集 積回路装置の制御方法。
4 6 . 前記第 3のモードから第 1のモードに切り換える際には、 前上記半導体 基板上に構成されたトランジスタの少なくとも一部の基板ノ <ィァスを制御してト ランジスタのしきい値を下げ、 タイマ一により所定時間待機した後、 前記第 2の 回路プロックから上記第 1の回路プロックに入力される上記ク口ック信号、 及び、 上記第 1の回路プロックで処理されるべき情報信号の入力を開始することを特徴 とする請求項 4 5の半導体集積回路装置の制御方法。
4 7 . 前記第 3のモードから第 1のモードに切り換える際には、 前上記半導体 基板上に構成されたトランジスタの少なくとも一部の基板バイアスを制御してト ランジス夕のしきし、値を下げ、 該トランジスタのしき 、値の状態を確認した後、 前記第 2の回路プロックから上記第 1の回路プロックに入力される上記クロック 信号、 及び、 上記第 1の回路ブロックで処理されるべき情報信号の入力を開始す ることを特徴とする請求項 4 5の半導体集積回路装置の制御方法。
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