WO1998040915A1 - Composant electronique et dispositif a semi-conducteurs, procede de fabrication correspondant, carte a circuit imprime ainsi equipee, et equipement electronique comportant cette carte a circuit imprime - Google Patents

Composant electronique et dispositif a semi-conducteurs, procede de fabrication correspondant, carte a circuit imprime ainsi equipee, et equipement electronique comportant cette carte a circuit imprime Download PDF

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    • H01L2924/19107Disposition of discrete passive components off-chip wires

Definitions

  • the present invention relates to an electronic component and a semiconductor device in which a plurality of chips are joined, a method for manufacturing the same, a circuit board on which these are mounted, and an electronic device having the circuit board.
  • Semiconductor devices are used in a wide range of applications such as logic circuits, memories or CPUs.
  • a plurality of types of circuits are integrated in one semiconductor device.
  • this requires redesigning the semiconductor device, which increases costs. Therefore, it has been performed to join a plurality of semiconductor chips into one semiconductor device.
  • such a semiconductor device has only a plurality of bare chips joined together, and is mounted on a circuit board by solder bumps provided on one of the bare chip electrodes.
  • the present invention is to solve the above-described problems, and aims to reduce the cost or improve the reliability in bonding a chip or a chip to a circuit board. It is an object of the present invention to provide an electronic component, a semiconductor device, a method of manufacturing the same, a circuit board mounted with the same, and an electronic apparatus having the circuit board. Disclosure of the invention
  • a semiconductor device includes: a semiconductor chip having an electrode; a stress relaxation structure provided on the semiconductor chip; a plurality of wirings formed from the electrode; An external electrode formed and connected to any of the plurality of wirings; and a first semiconductor device having:
  • a second semiconductor device having an electrode arranged at a different pitch from the electrode of the first semiconductor device and electrically connected to one of wirings of the first semiconductor device;
  • the first and second semiconductor devices are joined to form one collective semiconductor device. Further, since the first semiconductor device has the stress relaxation structure, the stress applied to the external electrode can be reduced through the stress relaxation structure. That is, when the external electrode of the first semiconductor device is bonded to a pad or the like of a circuit board, stress may be generated due to a difference in thermal expansion coefficient between the semiconductor chip and the circuit board. Is alleviated.
  • the position of the electrode formed on the semiconductor chip is designed to be the best position in the semiconductor chip alone.
  • both electrodes are provided in a second semiconductor device having a semiconductor chip in which an electrode is present at a position different from the electrode position of the semiconductor chip of the first semiconductor device and the electrode position of the first semiconductor chip. Because the pitches of the electrodes are different, they must be designed so that the electrode positions of both electrodes match to form a collective type (integrated).
  • a semiconductor chip having different electrode positions can be formed in one collective semiconductor device by routing one of the wirings and changing the pitch.
  • the stress relaxation structure includes a stress relaxation layer provided on the semiconductor chip, A wiring connected to the external electrode is formed from the electrode to the stress relaxation layer;
  • the external electrode may be formed on a wiring connected to the external electrode on the stress relaxation layer.
  • the stress relieving structure includes: a stress relieving layer provided on the semiconductor chip; and a connecting portion that penetrates the stress relieving layer and transmits a stress on the stress relieving layer,
  • the wiring connected to the external electrode may be formed below the stress relaxation layer, and the external electrode may be formed on the connection part.
  • the second semiconductor device is a bare chip including: a semiconductor chip having the electrode; and an external electrode provided on the electrode.
  • the second semiconductor device is a so-called bare chip, and the first semiconductor device is subjected to flip chip bonding.
  • the first semiconductor device is subjected to flip chip bonding.
  • the second semiconductor device includes: a semiconductor chip having the electrode; a stress relaxation layer provided on the semiconductor chip; a wiring formed from the electrode on the stress relaxation layer; And an external electrode formed on the wiring on the stress relaxation layer.
  • the first semiconductor device not only the first semiconductor device but also the second semiconductor device can be relieved by the stress relieving layer.
  • the second semiconductor device includes: a semiconductor chip having the electrode; a stress relieving layer provided on the semiconductor chip; a wiring formed from the electrode under the stress relieving layer;
  • the semiconductor device may include a connection portion that penetrates the relaxation layer and transmits a stress on the stress relaxation layer, and an external electrode formed on the connection portion.
  • the second semiconductor device includes: a wiring formed from the electrode; and an external electrode formed on the wiring.
  • the external electrode of the second semiconductor device is electrically connected to the first semiconductor device. May be combined.
  • the second semiconductor device includes: a wiring formed from the electrode; and an external electrode formed on the wiring.
  • the stress relaxation layer may be formed in a region avoiding at least a part of a wiring connected to the second semiconductor device.
  • the stress relaxation layer of the first semiconductor device is formed only in a region avoiding at least a part of the wiring, so that the formation region of the stress relaxation layer can be reduced.
  • a wiring connected to the second semiconductor device is formed on the stress relaxation layer, and the second semiconductor device includes a wiring formed from the electrode, and an external electrode formed on the wiring. And may have.
  • the wiring to which the second semiconductor device is joined is formed on the stress relaxation layer, it is possible to obtain a desired shape without redesigning the semiconductor chip. Therefore, since the first semiconductor device can be configured using a known semiconductor device, it is possible to avoid an increase in cost.
  • the second semiconductor device includes: a wiring formed from the electrode; and an external electrode formed on the wiring.
  • the stress relaxation layer may be formed in a region avoiding at least a part of a wiring connected to the second semiconductor device.
  • the second semiconductor device may include a wiring formed from the electrode, and an external electrode formed on the wiring.
  • At least one third semiconductor device electrically connected to the first semiconductor device may be provided. According to this, at least three semiconductor devices can be joined to form one collective semiconductor device.
  • An outer lead connected to an electrode of the first semiconductor device
  • This semiconductor device is of a resin sealing type.
  • the first semiconductor device may include a radiator bonded to a surface opposite to a connection surface with the second semiconductor device.
  • heat dissipation of the semiconductor chip of the first semiconductor device can be achieved.
  • An electronic component according to the present invention includes: an element chip having an electrode; a stress relaxation structure provided on the element chip; a plurality of wirings formed from the electrode; and an electronic chip formed on the stress relaxation structure.
  • a first electronic component comprising: an external electrode connected to any one of the plurality of wirings;
  • a second electronic port having an electrode disposed at a different pitch from the electrode of the first electronic component and electrically connected to any of the wirings of the first semiconductor device; 5 Lolo and
  • the method for manufacturing an electronic component according to the present invention includes: an element chip having electrodes; a stress relaxation structure provided on the element chip; a plurality of wires formed from the electrodes; An external electrode formed on the structure and connected to any one of the plurality of wirings. Electrically connecting the components.
  • a method of manufacturing a semiconductor device comprising: a semiconductor chip having an electrode; a stress relaxation structure provided on the semiconductor chip; a plurality of wirings formed from the electrode; An external electrode formed on a structure and connected to any of the plurality of wirings, a first semiconductor device having: a second electrode via one of the plurality of wirings; And a step of electrically connecting the semiconductor device. Thereby, the collective semiconductor device can be manufactured.
  • Wiring connected to the second semiconductor device is formed on the semiconductor chip with a pad,
  • the stress relaxation structure includes a stress relaxation layer formed in a region avoiding the pad, wherein the second semiconductor device includes an electrode, a wiring formed from the electrode, and an external formed on the wiring.
  • the second semiconductor device includes an electrode, a wiring formed from the electrode, and an external formed on the wiring.
  • the external electrode of the second semiconductor device may be joined to the pad of the first semiconductor device.
  • the stress relaxation structure includes a stress relaxation layer provided on the semiconductor chip,
  • a wiring connected to the second semiconductor device is formed on the stress relaxation layer with a pad
  • the second semiconductor device includes: an electrode; a wiring formed from the electrode; and an external electrode formed on the wiring.
  • the external electrode of the second semiconductor device may be joined to the pad of the first semiconductor device.
  • At least one of the pad of the first semiconductor device and the external electrode of the second semiconductor device has a melting point of a solder used for mounting on a circuit board. It may be made of solder having a high hardness.
  • the surface of the pad of the first semiconductor device and the external electrode of the second semiconductor device may be made of a metal having a high melting point with solder.
  • the anode and the bump are joined by the metal on the surface of the pad and the metal on the surface of the external electrode.
  • the melting point of these metals is higher than the melting point of solder. Therefore, even if the solder used to mount the assembled semiconductor device on a circuit board is melted in the reflow process, the metal that joins the pads and external electrodes does not re-melt, and the bonding state Is not destroyed.
  • One surface of the pad of the first semiconductor device and the external electrode of the second semiconductor device is made of solder, and the other surface is made of a metal having a higher melting point than solder. It may be something.
  • the other metal diffuses, so that the temperature of remelting the solder increases. Then, even if the solder used to mount the manufactured collective semiconductor device on the circuit board is melted in the reflow process, the solder for bonding the pads and the external electrodes does not re-melt at that temperature, and the bonding state Is not destroyed.
  • An anisotropic conductive film containing a thermosetting adhesive is disposed between an external electrode of the second semiconductor device and the pad of the first semiconductor device; Thus, the pad of the first semiconductor device may be joined to the external electrode of the second semiconductor device.
  • the anisotropic conductive film contains a thermosetting adhesive, even if the solder used to mount the manufactured collective semiconductor device on the circuit board is melted in the reflow process, the temperature remains at that temperature. Since the anisotropic conductive film is hardened, the bonding state between the pad and the external electrode is not broken.
  • the above-mentioned collective semiconductor device is mounted on a circuit board according to the present invention.
  • the electronic device according to the present invention includes the circuit board.
  • FIG. 1 is a diagram showing a semiconductor device according to a first embodiment
  • FIG. 2 is a diagram showing a circuit board on which a semiconductor device according to a second embodiment is mounted
  • FIG. FIG. 4A and FIG. 4B are diagrams illustrating a circuit board on which a semiconductor device according to the embodiment is mounted
  • FIG. 4A and FIG. 4B are diagrams illustrating a semiconductor device according to a fourth embodiment
  • FIG. FIG. 6 is a diagram illustrating the semiconductor device according to the sixth embodiment
  • FIG. 6 is a diagram illustrating a semiconductor device according to a sixth embodiment
  • FIG. 7 is a diagram illustrating a semiconductor device according to a seventh embodiment
  • FIG. 9 is a diagram showing a manufacturing process of a semiconductor device to which the present invention is applied.
  • FIG. 9 is a diagram showing a manufacturing process of a semiconductor device to which the present invention is applied.
  • FIG. Equipment made FIG. 11 is a diagram showing a manufacturing process
  • FIG. 11 is a diagram showing a manufacturing process of a semiconductor device to which the present invention is applied
  • FIG. 12 is a modified example of an individual semiconductor device constituting a collective semiconductor device.
  • FIG. 13 is a diagram showing a modified example of each semiconductor device constituting the collective semiconductor device
  • FIG. 14 is a diagram showing each semiconductor constituting the collective semiconductor device.
  • FIG. 15 is a diagram showing a modification of the device, FIG.
  • FIG. 15 is a diagram showing a circuit board on which the semiconductor device to which the present invention is applied
  • FIG. 16 is a diagram showing a circuit board on which the semiconductor device to which the present invention is applied
  • It is a figure showing an electronic device provided with a substrate.
  • FIG. 1 is a diagram illustrating a semiconductor device according to the first embodiment.
  • the semiconductor device 1 shown in FIG. 1 is a collective type having a semiconductor device 10 and a bare chip 20 as a semiconductor device.
  • the semiconductor device 10 has a stress relaxation layer 14 in a region avoiding the electrode 16 on the surface of the semiconductor chip 12 having the electrode 16, and extends from the electrode 16 to the stress relaxation layer 14.
  • Wiring 18 is formed.
  • a solder ball 19 is formed on the wiring 18, a solder ball 19 is formed. Since the solder ball 19 can be formed at a desired position on the wiring 18, the pitch of the electrode 16 can be easily converted to an arbitrary pitch. That is, pitch conversion of the external terminals is easy.
  • the stress relaxation layer 14 is made of a material having a low Young's modulus and capable of acting as a stress relaxation.
  • a polyimide resin, a silicone-modified polyimide resin, an epoxy resin, a silicone-modified epoxy resin, and the like can be given. Therefore, the stress applied to the solder ball 19 from the outside can be relieved by the stress relieving layer 14.
  • the electrode 22 of the bead 20 is joined to the solder ball 19 (the solder pole 19 may be formed in advance on the electrode 16 of the semiconductor device 10, It may be formed on the electrode 22 of the bare chip 20.
  • the semiconductor device Since the pitch conversion of the external terminals of the device 10 is easy, the electrical connection between the semiconductor device 10 and the bare chip 20 can be easily performed.
  • a wire 2 is bonded to an electrode (not shown) on which the wiring 18 is not provided, and is connected to a lead 4. Then, the semiconductor device 1 is obtained by sealing the region indicated by the two-dot chain line in the figure with resin.
  • a new integrated circuit can be easily formed because only the existing bare chip 20 is combined with the semiconductor device 10.
  • the functions of the semiconductor device 10 and the bare chip 20 include a combination of a logic circuit and a memory (RAM) or a CPU and a memory (SRAM).
  • the QFP package form is taken as an example, but the form of the package is not limited to this.
  • the present invention is preferably applied to different types of semiconductor devices, but may be applied to the same type of semiconductor devices.
  • FIG. 2 is a diagram illustrating a circuit board on which the semiconductor device according to the second embodiment is mounted.
  • the semiconductor device 3 shown in the figure is a collective type having a semiconductor device 30 having a stress relaxation layer 31 and a bare chip 32 as a semiconductor device.
  • the structures and joining means of the semiconductor device 30 and the bare chip 32 are the same as those of the semiconductor device 10 and the base 20 shown in FIG.
  • the wiring 34 of the semiconductor device 30 is mounted on the circuit board 38 via the bump 36.
  • the surface of the bare chip 32 having the electrode and the side end surface are protected by the resin 51.
  • This embodiment is an example in which stress is to be relaxed between the first semiconductor device and the second semiconductor device, and bit transformation is performed.
  • the use case of the present embodiment is suitable when the difference between the thermal expansion coefficients of the circuit board and the circuit board is small, or when the circuit is handled only in an atmosphere with a small temperature change.
  • FIG. 3 is a diagram illustrating a circuit board on which the semiconductor device according to the third embodiment is mounted.
  • the semiconductor device 5 shown in the figure is a collective type having a semiconductor device 40 and a bare chip 42 as a semiconductor device.
  • the present embodiment has a structure capable of relaxing stress with the circuit board 48.
  • a stress relaxation layer 41 having a low Young's modulus is formed in a region avoiding the electrode 45.
  • a pad 44 is formed on a wiring led from an electrode (not shown), and is connected to a bare chip 42 via a bump 43 formed on the pad 44.
  • a wiring 46 led from the electrode 45 is formed on the stress relaxation layer 41, and the wiring 46 is joined to the circuit board 48 via the bump 47. More specifically, a pad is also formed on the wiring 46, and a bump 47 is formed on this pad.
  • the surface of the bare chip 42 having the electrodes and the side end surface are protected by the resin 51.
  • the semiconductor device 40 since the semiconductor device 40 has the stress relaxation layer 41, stress due to a difference in thermal expansion coefficient between the semiconductor device 40 and the circuit board 48 is reduced. Also, since the wiring 44 is formed on the stress relaxation layer 41, it can be easily designed. Even if a known material is used as the bare chip 42, it is necessary to redesign the semiconductor device 40. There is no.
  • FIG. 4A and 4B are views showing a semiconductor device according to the fourth embodiment, FIG. 4B is a plan view, and FIG. 4A is a cross-sectional view taken along line AA of FIG. 4B.
  • the semiconductor device 50 shown in the figure is a collective type having a semiconductor device 52 and a bare chip 54 as two semiconductor devices.
  • the function includes, for example, a combination of a logic circuit, a memory (RAM) and a CPU.
  • the semiconductor device 50 has the same configuration as the semiconductor device 10 shown in FIG. That is, on the surface of the semiconductor chip 58 having the electrode 60, the stress relieving layer 62 is formed in a region avoiding the electrode 60, and the wiring 64 is formed on the stress relieving layer 62 from the electrode 60.
  • the bumps 66 are formed on the wires 64 on the stress relaxation layer 62.
  • a pad 68 is formed on a wiring led from a plurality of electrodes (not shown), and is connected to the electrode 72 of the bare chip 54 via the bump 70. It is preferable that the bare chip 54 be covered and protected by the resin 51 so that the surface of the bare chip 54 having the electrode 72 and the side end surface are covered.
  • solder resist layer 74 is formed on the wiring 64 of the semiconductor device 50, avoiding the bump 66.
  • the solder resist layer 74 is used as an antioxidant film, as a protective film when a collective semiconductor device is finally formed, or as a protective film for the purpose of improving moisture resistance.
  • MCM multi-chip module
  • FIG. 5 is a diagram illustrating a semiconductor device according to a fifth embodiment.
  • the semiconductor device 80 shown in the figure is a collective type in which another semiconductor device 92 is joined to the semiconductor device 90. That is, on the surface of the semiconductor device 90 having the electrode 84 of the semiconductor chip 82, the stress relaxation layer 86 is formed in a region avoiding the electrode 84, and the stress relief layer 86 is formed on the stress relief layer 86 from the electrode 84 Wiring 88 is formed, and bump 89 is formed on wiring 88 on stress relaxation layer 86. As described above, in the semiconductor device 90, the stress applied to the bump 89 is relaxed by the stress relaxation layer 86. The wiring 88 is protected by a solder resist layer 87.
  • a pad 81 is formed on a wiring led from a plurality of electrodes (not shown), and the pad 81 is connected to the wiring 91 of the semiconductor device 92 via a bump 85. Are joined. More specifically, the pad formed on the wiring 91 is joined to the pad 81.
  • the semiconductor device 92 also has a stress relaxation layer 94, similarly to the semiconductor device 90. It is preferable that the surface of the semiconductor device 92 having the electrode and the side end surface are covered and protected by the resin 93.
  • the bump 85 is connected to the pad 81 of the semiconductor device 90 or the semiconductor device 90. If only the pad of the wiring 91 of the device 92 is formed in advance, only the bump needs to be formed on one side, and the bump for connection can be omitted on the other side. Can be omitted.
  • the pad 81 is formed on the stress relaxation layer 86, it can be easily designed.
  • FIG. 6 is a diagram illustrating a semiconductor device according to a sixth embodiment.
  • a bare chip 104 and a semiconductor device 106 as a semiconductor device are joined to a semiconductor device 102.
  • the bare chip 104 is the same as the bare chip 54 shown in FIG. 4A, and the semiconductor device 106 is the same as the semiconductor device 92 shown in FIG.
  • the semiconductor device 102 is different from the semiconductor device 90 shown in FIG. 5 in the configuration of the stress relaxation layer 108. That is, in FIG. 6, in the semiconductor chip 110 of the semiconductor device 102, the stress relaxation layer 108 is formed only in the region where the bump 112 is formed. In the semiconductor chip 110, the stress relaxation layer 108 is not formed in the central region (the active element formation region) where the bare chip 104 and the semiconductor device 106 are joined.
  • the semiconductor chip 110 has a pad 114 formed on a wiring led from an electrode (not shown) on the surface where the bare chip 104 and the semiconductor device 106 are joined.
  • the electrical connection between the semiconductor chip 102 and the bare chip 104 and the semiconductor device 106 is established.
  • an insulating film (not shown) is formed below the pads 114.
  • the surfaces of the bare chips 104 and 106 having the electrodes and the side end surfaces are covered and protected by the resin 105.
  • the stress relaxation layer 108 is formed only in the formation region of the bump 112 for connection with the circuit board (not shown), the stress relaxation layer 108 is formed. A decrease in yield due to defective formation can be reduced.
  • both the base chip 104 and the semiconductor device 106 that has been subjected to pitch conversion and has a stress relaxation function are joined together, but only one of them is joined. Is also good. (Seventh embodiment)
  • FIG. 7 is a diagram illustrating a semiconductor device according to a seventh embodiment.
  • the semiconductor device 120 shown in the figure is obtained by attaching the radiator 122 to the collective semiconductor device 50 shown in FIG.
  • Well-known radiators 1 and 2 are used.
  • a heat conductive adhesive 124 is used for bonding the semiconductor device 50 and the radiator 122.
  • the heat radiator 122 enhances the heat radiation, and the MCM structure can be adopted even in a highly integrated circuit that involves high heat radiation.
  • FIG. 8 to 11 are views showing the steps of manufacturing a semiconductor device to which the present invention is applied.
  • the semiconductor device 130 shown in FIG. 8 is a collective type having a semiconductor device 132 and a base chip 134 as a semiconductor device.
  • the semiconductor device 132 is shown in FIG. 4 except that a gold (Au) plating layer 1338 is formed on a pad 1336 formed on a wiring led from an electrode (not shown).
  • the configuration is the same as that of the semiconductor device 52.
  • FIG. 8 shows the semiconductor device 132 before the solder resist layer 74 shown in FIG. 4 is formed.
  • the plating layer 138 may be formed by either electrolytic plating or electroless plating.
  • the bare chip 134 includes an electrode 140 made of aluminum (A 1) and a bump 144 made of gold (A u) formed on the electrode 140.
  • a semiconductor device 130 is manufactured by joining the semiconductor device 132 and the bare chip 134. Specifically, the pad 1336 of the semiconductor device 132 and the electrode 140 of the bare chip 134 are joined via the plating layer 135 and the bump 142. For details, thermo-compression bonding using diffusion generated at a predetermined temperature and pressure, or ultrasonic bonding using plastic deformation caused by vibration and pressure generated by ultrasonic waves, or bonding using both together . After that, a resin (not shown) is injected between the bare chip 134 and the semiconductor device 132 and into the side surface of the bare chip 134.
  • the plating layer 1388 and the bumps 142 are both formed of gold (Au), and the melting point of gold (Au) is higher than the melting point of solder. Therefore, the semiconductor according to the present embodiment According to the body device 130, even after a reflow process at a temperature that is equal to or slightly higher than the melting point of solder for mounting on a circuit board, the temperature during reflow is lower than the melting point of the alloy made of gold and solder. The semiconductor device 13 2 and the bare chip 1 34 do not come off because they are too low to melt. In this way, reliability during mounting on a circuit board can be improved. Note that a metal other than gold (Au) may be used as long as it can be joined by metal diffusion.
  • a semiconductor device 150 shown in FIG. 9 is a collective type having a semiconductor device 152 and a bare chip 154 as a semiconductor device.
  • a surface of a pad 156 for bonding to the bare chip 154 is coated with a solder layer 158 made of eutectic solder.
  • the thickness of the solder layer 158 may be about 5 to 20 m.
  • Other configurations are the same as those of the semiconductor device 132 shown in FIG.
  • a bump 162 made of gold (Au) is formed on the electrode 160.
  • the semiconductor device 152 and the bare chip 154 are joined by thermocompression bonding, ultrasonic bonding, or both. Then, the gold (Au) constituting the bumps 162 diffuses into the solder layer 158, and the remelting temperature rises. Thereafter, a resin (not shown) is injected between the semiconductor device 152 and the bare chip 1554 and into the side surface of the bare chip 1554.
  • a semiconductor device 170 shown in FIG. 10 is a collective type having a semiconductor device 172 and a bare chip 174 as a semiconductor device.
  • the semiconductor device 172 is formed by applying a flux on and near a pad 176 for bonding to the base chip 174.
  • the pad 176 is made of a metal such as nickel (Ni) or copper (Cu).
  • the flux is washed, and a resin (not shown) is injected between the semiconductor device 172 and the bare chip 174 and into the side surface of the bare chip 174.
  • a bump 182 made of solder is formed on the electrode 180 of the bare chip 174.
  • the solder forming the bumps 182 has a high melting point when the semiconductor device 170 is mounted on a circuit board.
  • the solder for joining the semiconductor device 172 and the bare chip 174 has a higher melting point than the solder at the time of mounting. Is prevented, and the reliability at the time of mounting on a circuit board can be improved.
  • a semiconductor device 190 shown in FIG. 11 is a collective type having a semiconductor device 192 and a bare chip 194 as a semiconductor device.
  • the semiconductor device 192 has a pad 196 for bonding with the base chip 194. Specifically, a pad having a relatively large area is formed integrally with the pad 196.
  • the bare chip 194 has a bump 198 to be joined to the semiconductor device 192, and the bump 198 of the bare chip 194 is joined to a pad formed on the pad 196. It has become.
  • FIG. 11 is a collective type having a semiconductor device 192 and a bare chip 194 as a semiconductor device.
  • the semiconductor device 192 has a pad 196 for bonding with the base chip 194. Specifically, a pad having a relatively large area is formed integrally with the pad 196.
  • the bare chip 194 has a bump 198 to be joined to the semiconductor device 192, and the bump 198 of the bare chip 194 is joined to a pad formed on the
  • the external terminals are formed of low-melting solder
  • the connection parts between semiconductor devices are formed of high-temperature solder, or both are formed of the same solder
  • the bumps of the connection portions are covered with resin or the like after connection, so that when connecting to the circuit board, other portions do not become defective.
  • the pad 196 is made of nickel (Ni), platinum (Pt), gold (Au), chrome (Cr), or the like, and the pump 198 is made of copper (Au) or the like.
  • an anisotropic conductive film 200 containing a thermosetting adhesive is used for bonding the pad 196 and the bump 198. That is, the anisotropic conductive film 200 is disposed between the lead 196 and the bump 198 to join them.
  • the anisotropic conductive film 200 that joins the semiconductor device 192 and the bare chip 1994 is hardened when heated in one step of the riff opening, so that the joining portion is removed. Therefore, reliability at the time of mounting on a circuit board can be improved.
  • a conductive or insulating adhesive may be used instead of the anisotropic conductive film 200.
  • 12 to 14 show modifications of the individual semiconductor devices constituting the collective semiconductor device. The following description is applicable to both the first and second semiconductor devices of the present invention.
  • the semiconductor device 230 shown in FIG. 12 has a structure in which a wiring 238 is formed below a stress relaxation layer 236. Specifically, a wiring 238 is formed from the electrode 234 on the semiconductor chip 232 via an oxide film (not shown) as an insulating layer, and a stress relaxation layer 236 is formed thereon.
  • the wiring 238 is made of chrome (Cr).
  • a hole 236a is formed in the stress relaxation layer 236 by photolithography.
  • the stress relaxation layer 236 does not cover the wiring 238.
  • the hole 236a is formed so that the wiring 238 is located immediately below the hole 236a.
  • a chromium (Cr) layer 242 and a copper (Cu) layer 244 are formed by sputtering over the wiring 238, the inner peripheral surface forming the hole 236a, and the opening end. That is, the chromium (Cr) layer 242 and the copper (Cu) layer 244 are formed so as to penetrate the stress relaxation layer 236.
  • the chromium (Cr) layer 242 and the copper (Cu) layer 244 are relatively wide at the opening end.
  • a pedestal 246 made of copper (Cu) is formed on the copper (Cu) layer 244, and a solder ball (external electrode) 240 is formed on the pedestal 246.
  • the solder ball (external electrode) 240 is electrically connected to the wiring 238 via the chrome layer (Cr) 242, the copper layer 244 (Cu), and the pedestal 246. That is, the chromium layer (Cr) 242, the copper layer 244 (Cu), and the pedestal 246 are connection parts.
  • the stress transmitting portion 248 is located on the outer periphery of the connecting portion 238a.
  • the stress transmitting portion 248 is provided including the brim-like portion 248a, that is, the projecting portion. Therefore, the stress transmitting portion 248 can transmit the stress acting to tilt the solder ball 240 about the center thereof to the stress relieving layer 236 over a wide area. The larger the area of the stress transmitting portion 248 is, the more effective it is.
  • the stress transmitting portion 248 is connected to the connecting portion 2
  • connection part 2 38 a and the wiring 238 are arranged on a hard oxide film, the generated stress is reduced to the stress relaxation layer 2 3 Absorbed in 6. Therefore, it is difficult for the stress to be transmitted to the connecting portion 238a, and it is difficult for the stress to be transmitted to the wiring 238, so that cracks can be prevented.
  • a semiconductor device 310 shown in FIG. 13 is a CSP type device having a stress relaxation layer 316 and a wiring 318 formed thereon. Specifically, a stress relaxation layer 316 is formed on the active surface 312a of the semiconductor chip 312, avoiding the electrode 314, and wiring is performed from the electrode 314 to the stress relaxation layer 316. 3 1 8 is formed.
  • the stress relaxation layer 316 is made of polyimide resin, and when the semiconductor device 310 is mounted on a substrate (not shown), the thermal expansion between the semiconductor chip 310 and the mounted substrate is reduced. This is to alleviate the stress caused by the difference between the coefficients.
  • polyimide resin has insulation properties for the wiring 3 18, can protect the active surface 3 12 a of the semiconductor chip 3 12, and has heat resistance when melting solder during mounting. Also have.
  • the polyimide resins those having a low Young's modulus (for example, an olefin-based polyimide resin or Dow Chemical BCB, etc.) are preferably used.
  • the stress relaxation layer 316 has a larger stress relaxation force as it is thicker, but preferably has a thickness of about 1 to 100 zm in consideration of the size and manufacturing cost of the semiconductor device. However, when a polyimide resin having a Young's modulus of about 40 to 50 kg / mm 2 is used, a thickness of about 10 ⁇ m is sufficient.
  • the stress relaxation layer 316 for example, a material that has a low Young's modulus and can function as a stress relaxation, such as a silicone-modified polyimide resin, an epoxy resin or a silicone-modified epoxy resin, may be used.
  • a material that has a low Young's modulus and can function as a stress relaxation such as a silicone-modified polyimide resin, an epoxy resin or a silicone-modified epoxy resin
  • Forming a Chillon layer S i N, such as S i 0 2
  • the stress relaxation layer 316 may be additionally provided.
  • the wiring 318 is made of chrome (Cr).
  • Cr chrome
  • Cr chromium
  • the wiring may be formed in two or more layers by combining the above metals.
  • the deformed portion 320 is made of a metal such as copper, and rises substantially at right angles to the active surface within the active surface 310a to form an elongated shape. Since the deformed portion 320 has an elongated shape, it can be bent as shown by a two-dot chain line on the left side of FIG.
  • An external electrode portion 3222 is formed at the tip of the deformed portion 320.
  • the external electrode section 3222 is for electrical connection between the semiconductor device 310 and a mounting board (not shown), and a solder ball or the like may be provided thereon.
  • the external electrode portion 3222 is formed in a size that allows electrical connection with a mounting substrate or mounting of a solder pole.
  • the tip of the deformed portion 320 may be used as the external electrode portion 322.
  • a solder resist 324 is provided on the wiring 318 and the stress relaxation layer 316 so as to cover the entire upper surface of the active surface 3112a. This solder resist 324 protects the wiring 318 and the active surface 321a to prevent their corrosion and the like.
  • the external electrode section 322 moves accordingly. In this way, the thermal stress applied to the external electrode portion 322 of the semiconductor device 310 is absorbed by the deformation of the deformed portion 320. That is, the deformed portion 320 has a stress relaxation structure.
  • the stress relaxation layer 3 16 is formed, but the deformed portion 3 20 Is formed so as to be more easily deformed than the stress relieving layer 3 16, it is possible to absorb the thermal stress only by the deformed portion 3 20. Therefore, even if a structure (for example, a simple insulating layer or a protective layer) made of a material having no stress relaxing function is formed instead of the stress relaxing layer 316, heat stress can be absorbed. .
  • the semiconductor device 4 10 shown in FIG. 14 includes a semiconductor chip 4 12 and an insulating film 4 14, and an external connection terminal 4 16 is formed on the insulating film 4 14.
  • the semiconductor chip 4 12 has a plurality of electrodes 4 13.
  • the electrodes 413 are formed only on two opposing sides, but may be formed on four sides as is well known.
  • the insulating film 414 is made of polyimide resin or the like, and has a wiring pattern 418 formed on one surface. Also, a plurality of holes 4 14 a are formed in the insulating film 4 14, and external connection terminals 4 16 are formed on the wiring pattern 4 18 through the holes 4 14 a. ing. Therefore, the external connection terminals 4 16 project from the side opposite to the wiring patterns 4 18.
  • the external connection terminals 416 are made of solder, copper, nickel, or the like, and are formed in a ball shape.
  • Each wiring pattern 418 has a projection 418a. Each of the projections 4 18 a is formed corresponding to each of the electrodes 4 13 of the semiconductor chip 4 12.
  • the projections 418a are also formed to be arranged on the four sides.
  • the electrode 413 is electrically connected to the projection 418a, and is electrically connected to the external connection terminal 416 via the wiring pattern 418.
  • the formation of the protrusions 4 18 a allows a gap between the insulating film 4 14 and the semiconductor chip 4 12 or a gap between the wiring pattern 4 18 and the semiconductor chip 4 12. Can be widely spaced.
  • the electrical connection between the electrode 4 13 and the protrusion 4 18 a is established by the anisotropic conductive film 4 20.
  • the anisotropic conductive film 420 is formed by dispersing metal fine particles (conductive particles) in a resin to form a sheet.
  • the anisotropic conductive film 420 is crushed between the electrode 413 and the convex portion 418a, the metal fine particles (conductive particles) are also crushed, and the two become electrically conductive.
  • the anisotropic conductive film 420 is used, electrical conduction only occurs in the direction in which the metal fine particles (conductive particles) are crushed, No conduction in any other direction. Therefore, even if the sheet-like anisotropic conductive film 420 is pasted on the plurality of electrodes 4 13, electrical conduction does not occur between the adjacent electrodes 4 13.
  • the anisotropic conductive film 420 is formed only between and near the electrode 413 and the convex portion 418a. It may be formed only between 18a. Then, in a gap formed between the insulating film 414 and the semiconductor chip 412, a stress relaxation portion 422 as a stress relaxation structure is formed.
  • the stress relaxation portion 422 is formed by injecting a resin through a gel injection hole 424 formed in the insulating film 414.
  • the resin forming the stress relaxation portion 422 a material having a low Young's modulus and capable of acting as a stress relief is used. Examples include polyimide resin, silicone resin, silicone-modified polyimide resin, epoxy resin, silicone-modified epoxy resin, and acrylic resin.
  • a hole 414 a for providing the external connection terminal 416 and a gel injection hole 424 are formed in the insulating film 414.
  • a copper foil is stuck to the insulating film 4 14, a wiring pattern 4 18 is formed by etching, and a region where the convex portion 4 18 a is formed is masked, and other portions are thinned. Etch as shown. By removing the mask in this manner, the convex portions 118a can be formed.
  • an anisotropic conductive film 420 is attached to the insulating film from above the convex portion 418a. More specifically, when the plurality of convex portions 4 18 a are arranged along two opposing sides, the anisotropic conductive film 420 is pasted on two parallel lines, and the convex portions 4 18 a have four sides. When they are arranged in a row, the anisotropic conductive film 420 is attached so as to draw a rectangle corresponding to this. In this way, the insulating film 4 14 is pressed onto the semiconductor chip 4 12 so that the protrusion 4 18 a and the electrode 4 13 correspond to each other, and the protrusion 4 18 a and the electrode 4 13 Anisotropic The conductive film 420 is crushed. In this way, electrical connection between the protruding portion 4 18 a and the electrode 4 13 can be achieved.
  • a resin is injected from the gel injection hole 424 to form a stress relaxation portion 422 between the insulating film 414 and the semiconductor chip 412.
  • solder is provided on the wiring pattern 418 through the hole 414 a to form a ball-shaped external connection terminal 416.
  • a semiconductor device 410 can be obtained.
  • an anisotropic adhesive may be used instead.
  • the anisotropic adhesive has the same configuration as the anisotropic conductive film 420 except that it does not have a sheet shape.
  • the insulating adhesive may be pressed while being sandwiched between the protrusions 418a and the electrodes 413, so that the protrusions 418a and the electrodes 413 are pressed.
  • bumps such as gold or solder formed on the electrode 413 may be used instead of providing the projection 418a on the insulating film 414.
  • FIG. 15 shows a circuit board 1000 on which a semiconductor device 110 to which the present invention is applied is mounted.
  • an organic substrate such as a glass epoxy substrate is used for the circuit board 100.
  • a wiring pattern made of, for example, copper is formed on the circuit board 100 so as to form a desired circuit, and these wiring patterns are mechanically connected to bumps of the semiconductor device 110.
  • the electrical continuity is achieved.
  • the semiconductor device 110 has a structure that absorbs the strain caused by the difference in thermal expansion from the outside as described above, and the semiconductor device 110 is mounted on the circuit board 100. Even at this time, the reliability at the time of connection and thereafter can be improved.
  • the wiring of the semiconductor device 110 is devised, reliability during and after connection can be improved.
  • the mounting area can be reduced to the area mounted with bare chips. Therefore, if the circuit board 100 is used for an electronic device, the size of the electronic device itself can be reduced. In addition, more mounting space can be secured within the same area, and higher functionality can be achieved.
  • the back and side surfaces of the semiconductor chip are exposed.
  • the exposed portion (back and side surfaces) of the semiconductor chip may be covered with a resin such as epoxy or polyimide.
  • a resin such as epoxy or polyimide.
  • solder bumps has been described for connection with the circuit board, gold or other metal bumps may be used, or protrusions using conductive resin may be used.
  • FIG. 16 shows a notebook personal computer 1200.
  • the above embodiment is an example in which the present invention is applied to a semiconductor device. However, if it is an electronic component for surface mounting that requires a large number of bumps like a semiconductor device, whether it is an active component or a passive component is used. Regardless, the present invention can be applied. Electronic components include, for example, resistors, capacitors, coils, oscillators, filters, temperature sensors, power supplies, Norris power supplies, volumes or fuses.
  • the present invention can be applied not only to a combination of semiconductor chips but also to a combination of electronic components as well as to a combination of electronic components and a semiconductor chip. Further, the stress relaxation layer may be provided on one of the components or on both.

Description

明細書 電子部品及び半導体装置並びにこれらの製造方法
並びにこれらを実装した回路基板及びこの回路基板を有する電子機器 技術分野
本発明は、 複数のチップが接合された電子部品及び半導体装置並びにこれらの 製造方法並びにこれらを実装した回路基板及びこの回路基板を有する電子機器に 関する。 背景技術
半導体装置は、 論理回路、 メモリ又は C P Uなど広範な用途に使用されている。 また、 複数種類の回路を一つの半導体装置に集積することも行われる。 しかしな がら、 そのためには、 半導体装置の設計をやり直さねばならず、 コストが上がる。 そこで、 複数の半導体チップを接合して、 一つの半導体装置とすることが行われ てきた。 従来、 このような半導体装置は、 複数のベアチップが接合されただけの もので、 いずれかのベアチヅプの電極に設けられたハンダバンプによって回路基 板に実装されていた
したがって、 ベアチップ同士の接合又は半導体装置の回路基板への実装におい て、 考慮が足りなかった。
例えば、 ベアチップ同士を接合するには、 一方のベアチップの電極を接合する ためのパッドを、 他方のベアチップに形成する必要があり、 そのためにベアチヅ プの設計をやり直さねばならなかった。
あるいは、 回路基板に実装するときに、 いずれかのベアチップと回路基板とが 直接接合されると、 ベアチップと回路基板との熱膨張係数の差によって、 ハンダ からなる接合部に亀裂が生じることがあった。
本発明は、 上述したような課題を解決するものであり、 その目的は、 チップ同 士又はチップと回路基板と接合において、 コストの削減又は信頼性の向上を図る ことのできる電子部品及び半導体装置並びにこれらの製造方法並びにこれらを実 装した回路基板及びこの回路基板を有する電子機器を提供することにある。 発明の開示
( 1 ) 本発明に係る半導体装置は、 電極を有する半導体チップと、 前記半導体チ ップの上に設けられる応力緩和構造と、 前記電極から形成される複数の配線と、 前記応力緩和構造上に形成されるとともに前記複数の配線のうちのいずれかに接 続される外部電極と、 を有する第 1の半導体装置と、
前記第 1の半導体装置の前記電極に比して配置されたピッチが異なる電極を有 し、 前記第 1の半導体装置の配線のうちのいずれかに電気的に接合される第 2の 半導体装置と、
を有する。
本発明によれば、 第 1及び第 2の半導体装置が接合されて一つの集合型の半導 体装置となる。 また、 第 1の半導体装置が応力緩和構造を有するので、 この応力 緩和構造を介して、 外部電極に加えられる応力を緩和することができる。 すなわ ち、 第 1の半導体装置の外部電極を回路基板のパッ ド等にボンディングすると、 半導体チップと回路基板との熱膨張係数の差によって応力が生じ得るが、 応力緩 和構造によって、 この応力が緩和される。
また、 一般的に半導体チップに形成される電極の位置はその半導体チップ単体 において最良となる位置に設計することが好ましい。 この場合に、 第 1の半導体 装置の半導体チップにおける電極位置と、 第 1半導体チップの電極位置とは異な る位置に電極が存在する半導体チップを有する第 2の半導体装置においては、 双 方の電極のピッチが異なるがために集合型 (一体化) に形成するには、 双方の電 極位置を合わせるように設計しなければならない。 しかしながら本発明のように、 いずれかの配線を引き回してピッチ変換させることで電極位置が相異なる半導体 チップを 1つの集合型の半導体装置に形成することができる。
( 2 ) 前記応力緩和構造は、 前記半導体チップの上に設けられる応力緩和層を含 み、 前記外部電極と接続される配線は、 前記電極から前記応力緩和層の上にかけて 形成され、
前記外部電極は、 前記応力緩和層の上で前記外部電極と接続される配線に形成 されてもよい。
( 3 ) 前記応力緩和構造は、 前記半導体チップの上に設けられる応力緩和層と、 該応力緩和層を貫通するとともに該応力緩和層上に応力を伝達する接続部と、 を 含み、
前記外部電極と接続される配線は、 前記応力緩和層の下に形成され、 前記外部電極は、 前記接続部上に形成されてもよい。
( 4 ) 前記第 2の半導体装置は、 前記電極を有する半導体チップと、 前記電極に 設けられる外部電極と、 からなるベアチップである集合型の半導体装置。
これによれば、 第 2の半導体装置は、 いわゆるベアチップであり、 第 1の半導 体装置に対してフリップチップボンディングがなされる。 このように、 第 2半導 体装置としてベアチップを用いれば、 加工が不要なため、 低コスト及び工程の省 略化を図ることができる。
( 5 ) 前記第 2の半導体装置は、 前記電極を有する半導体チップと、 前記半導体 チップの上に設けられる応力緩和層と、 前記電極から前記応力緩和層の上にかけ て形成される配線と、 前記応力緩和層の上で前記配線に形成される外部電極と、 を有してもよい。
これによれば、 第 1の半導体装置のみならず、 第 2の半導体装置も、 応力緩和 層によって応力を緩和できるようになつている。
( 6 ) 前記第 2の半導体装置は、 前記電極を有する半導体チップと、 前記半導体 チップの上に設けられる応力緩和層と、 前記応力緩和層の下で前記電極から形成 される配線と、 前記応力緩和層を貫通するとともに該応力緩和層上に応力を伝達 する接続部と、 前記接続部上に形成される外部電極と、 を有してもよい。
( 7 ) 前記第 2の半導体装置は、 前記電極から形成される配線と、 該配線に形成 される外部電極と、 を有し、
前記第 2の半導体装置の前記外部電極が、 前記第 1の半導体装置に電気的に接 合されてもよい。
( 8 ) 前記第 2の半導体装置と接続される配線は、 前記半導体チップ上に形成さ れ、
前記第 2の半導体装置は、 前記電極から形成される配線と、 該配線に形成され る外部電極と、 を有し、
前記応力緩和層は、 前記第 2の半導体装置と接続される配線の少なくとも一部 を避ける領域に形成されてもよい。
これによれば、 第 1の半導体装置の応力緩和層は、 配線の少なくとも一部を避 ける領域のみに形成されるので、 応力緩和層の形成領域を減らすことができる。
( 9 ) 前記第 2の半導体装置と接続される配線は、 前記応力緩和層上に形成され、 前記第 2の半導体装置は、 前記電極から形成される配線と、 該配線に形成され る外部電極と、 を有してもよい。
これによれば、 第 2の半導体装置が接合される配線は、 応力緩和層上に形成さ れているので、 半導体チップの設計をやり直さなくても、 所望の形状にすること ができる。 したがって、 既知の半導体装置を利用して第 1の半導体装置を構成で きるので、 コストが上がるのを避けることができる。
( 1 0 ) 前記第 2の半導体装置と接続される配線は、 前記半導体チップ上に形成 され、
前記第 2の半導体装置は、 前記電極から形成される配線と、 該配線に形成され る外部電極と、 を有し、
前記応力緩和層は、 前記第 2の半導体装置と接続される配線の少なくとも一部 を避ける領域に形成されてもよい。
( 1 1 ) 前記第 2の半導体装置と接続される配線は、 前記応力緩和層上に形成さ れ、
前記第 2の半導体装置は、 前記電極から形成される配線と、 該配線に形成され る外部電極と、 を有してもよい。
( 1 2 ) 前記第 1の半導体装置に電気的に接合される少なくとも一つの第 3の半 導体装置を有してもよい。 これによれば、 少なくとも 3つの半導体装置を接合して、 一つの集合型半導体 装置とすることができる。
( 1 3 ) 前記全ての半導体装置を封止する樹脂パッケージと、
前記第 1の半導体装置の電極に接続されるァウタ一リードと、
を有してもよい。
この半導体装置は、 樹脂封止型のものである。
( 1 ) 前記第 1の半導体装置は、 前記第 2の半導体装置との接続面とは反対側 面に接着される放熱器を有してもよい。
こうして、 第 1の半導体装置の半導体チップの放熱を図ることができる。
( 1 5 ) 本発明に係る電子部品は、 電極を有する素子チップと、 前記素子チップ の上に設けられる応力緩和構造と、 前記電極から形成される複数の配線と、 前記 応力緩和構造上に形成されるとともに前記複数の配線のうちのいずれかに接続さ れる外部電極と、 を有する第 1の電子部品と、
前記第 1の電子部品の前記電極に比して配置されたピッチが異なる電極を有し、 前記第 1の半導体装置の配線のうちのいずれかに電気的に接合される第 2の電子 口 |5ロロと、
を有する。
( 1 6 ) 本発明に係る電子部品の製造方法は、 電極を有する素子チップと、 前記 素子チップの上に設けられる応力緩和構造と、 前記電極から形成される複数の配 線と、 前記応力緩和構造上に形成されるとともに前記複数の配線のうちのいずれ かに接続される外部電極と、 を有する第 1の電子部品に、 前記複数の配線のうち のいずれかを介して、 第 2の電子部品を電気的に接合する工程を含む。
( 1 7 ) 本発明に係る半導体装置の製造方法は、 電極を有する半導体チップと、 前記半導体チップの上に設けられる応力緩和構造と、 前記電極から形成される複 数の配線と、 前記応力緩和構造上に形成されるとともに前記複数の配線のうちの いずれかに接続される外部電極と、 を有する第 1の半導体装置に、 前記複数の配 線のうちのいずれかを介して、 第 2の半導体装置を電気的に接合する工程を含む。 これによつて、 上記集合型の半導体装置を製造することができる。 ( 1 8 ) 前記第 2の半導体装置と接続される配線は、 パッ ドを有して前記半導体 チップ上に形成され、
前記応力緩和構造は、 前記パッ ドを避ける領域に形成される応力緩和層を含み、 前記第 2の半導体装置は、 電極と、 該電極から形成される配線と、 該配線に形 成される外部電極と、 を有し、
前記第 2の半導体装置の外部電極と、 前記第 1の半導体装置の前記パッドと、 を接合してもよい。
( 1 9 ) 前記応力緩和構造は、 前記半導体チップの上に設けられる応力緩和層を 含み、
前記第 2の半導体装置と接続される配線は、 パッ ドを有して前記応力緩和層上 に形成され、
前記第 2の半導体装置は、 電極と、 該電極から形成される配線と、 該配線に形 成される外部電極と、 を有し、
前記第 2の半導体装置の外部電極と、 前記第 1の半導体装置の前記パッドと、 を接合してもよい。
( 2 0 ) 前記第 1の半導体装置の前記パッ ド及び前記第 2の半導体装置の前記外 部電極のうち、 少なくともいずれか一方は、 回路基板への実装に使用されるハン ダょりも融点の高いハンダからなるものであってもよい。
これにより、 製造された集合型の半導体装置を回路基板に実装するときのハン ダを、 リフロー工程で溶融させても、 その温度では、 パッ ド及び外部電極を接合 するハンダは再溶融せず、 その接合状態が破壊されないようになつている。
( 2 1 ) 前記第 1の半導体装置の前記パッ ド及び前記第 2の半導体装置の前記外 部電極は、 表面がハンダょりも融点の高い金属からなるものでもよい。
これによれば、 パッ ドの表面の金属と外部電極の表面の金属とで、 ノ ソ ドとノ ンプとが接合される。 これらの金属の融点は、 ハンダの融点よりも高い。 したが つて、 製造された集合型の半導体装置を回路基板に実装するときのハンダを、 リ フロー工程で溶融させても、 パッ ド及び外部電極を接合する金属は再溶融せず、 その接合状態が破壊されないようになっている。 ( 2 2 ) 前記第 1の半導体装置の前記パッ ド及び前記第 2の半導体装置の前記外 部電極のうち、 一方の表面はハンダからなり、 他方の表面はハンダよりも融点の 高い金属からなるものであってもよい。
これによれば、 一方のハンダが溶融して接合されるときに、 他方の金属が拡散 するので、 ハンダの再溶融の温度が上がる。 そして、 製造された集合型の半導体 装置を回路基板に実装するときのハンダを、 リフロー工程で溶融させても、 その 温度では、 パッド及び外部電極を接合するハンダは再溶融せず、 その接合状態が 破壊されないようになっている。
( 2 3 ) 前記第 2の半導体装置の外部電極と前記第 1の半導体装置の前記パッド との間に、 熱硬化性接着剤を含む異方性導電膜を配置し、 この異方性導電膜によ つて、 前記第 1の半導体装置の前記パッ ドと前記第 2の半導体装置の前記外部電 極とを接合してもよい。
これによれば、 異方性導電膜が熱硬化性接着剤を含むので、 製造された集合型 の半導体装置を回路基板に実装するときのハンダを、 リフロー工程で溶融させて も、 その温度では異方性導電膜が硬化するので、 パッ ド及び外部電極の接合状態 が破壊されないようになっている。
( 2 4 ) 本発明に係る回路基板には、 上記集合型の半導体装置が実装される。 ( 2 5 ) 本発明に係る電子機器は、 この回路基板を有する。 図面の簡単な説明
図 1は、 第 1実施形態に係る半導体装置を示す図であり、 図 2は、 第 2実施形 態に係る半導体装置が実装された回路基板を示す図であり、 図 3は、 第 3実施形 態に係る半導体装置が実装された回路基板を示す図であり、 図 4 A及び図 4 Bは、 第 4実施形態に係る半導体装置を示す図であり、 図 5は、 第 5実施形態に係る半 導体装置を示す図であり、 図 6は、 第 6実施形態に係る半導体装置を示す図であ り、 図 7は、 第 7実施形態に係る半導体装置を示す図であり、 図 8は、 本発明を 適用した半導体装置の製造工程を示す図であり、 図 9は、 本発明を適用した半導 体装置の製造工程を示す図であり、 図 1 0は、 本発明を適用した半導体装置の製 造工程を示す図であり、 図 1 1は、 本発明を適用した半導体装置の製造工程を示 す図であり、 図 1 2は、 集合型の半導体装置を構成する個々の半導体装置の変形 例を示す図であり、 図 1 3は、 集合型の半導体装置を構成する個々の半導体装置 の変形例を示す図であり、 図 1 4は、 集合型の半導体装置を構成する個々の半導 体装置の変形例を示す図であり、 図 1 5は、 本発明を適用した半導体装置を実装 した回路基板を示す図であり、 図 1 6は、 本発明を適用した半導体装置を実装し た回路基板を備える電子機器を示す図である。 発明を実施するための最良の形態
以下、 本発明の好適な実施の形態について図面を参照して説明する。
(第 1実施形態)
図 1は、 第 1実施形態に係る半導体装置を示す図である。 同図に示す半導体装 置 1は、 半導体装置 1 0と半導体装置としてのベアチップ 2 0とを有する集合型 のものである。
半導体装置 1 0は、 半導体チップ 1 2の電極 1 6を有する面において、 この電 極 1 6を避ける領域に応力緩和層 1 4を有し、 電極 1 6から応力緩和層 1 4の上 にかけて、 配線 1 8が形成されている。 配線 1 8の上には、 ハンダボ一ル 1 9が 形成されている。 ハンダボ一ル 1 9は、 配線 1 8上の所望の位置に形成できるの で、 電極 1 6のピッチから任意のピッチに容易に変換することができる。 すなわ ち、 外部端子のピッチ変換が容易である。
また、 応力緩和層 1 4として、 ヤング率が低く応力緩和の働きを果たせる材質 が用いられている。 例えば、 ポリイミ ド樹脂、 シリコーン変性ポリイミ ド樹脂、 エポキシ樹脂やシリコーン変性エポキシ樹脂等が挙げられる。 したがって、 ハン ダボ一ル 1 9に対して、 外部から加えられる応力を、 応力緩和層 1 4が緩和でき るようになっている。
そして、 ハンダボ一ル 1 9には、 ベアチヅブ 2 0の電極 2 2が接合されている ( なお、 ハンダポール 1 9は、 予め半導体装置 1 0の電極 1 6に形成しておいても よいが、 ベアチヅプ 2 0の電極 2 2に形成しておいてもよい。 ここで、 半導体装 置 1 0の外部端子のピッチ変換が容易であるため、 半導体装置 1 0とベアチップ 2 0との電気的な接合を容易に行うことができる。
半導体装置 1 0の半導体チップ 1 2において、 配線 1 8が設けられていない電 極 (図示せず) には、 ワイヤ 2がボンディングされ、 リード 4に接続されている。 そして、 図において二点鎖線で示す領域が樹脂封止されることで半導体装置 1が 得られる。
本実施形態によれば、 半導体装置 1 0に既存のベアチップ 2 0を組み合わせる だけなので、 容易に新たな集積回路を形成することができる。 なお、 半導体装置 1 0及びベアチップ 2 0の機能として、 論理回路及びメモリ (R A M) 又は C P U及びメモリ (S R A M ) などの組み合わせがある。
また、 本実施形態では、 Q F Pのパッケージ形態を例に挙げたが、 パッケージ の形態はこれに限定されるものではない。
本発明は、 異種の半導体装置に適用することが好ましいが、 同種の半導体装置 に適用しても差し支えない。
(第 2実施形態)
図 2は、 第 2実施形態に係る半導体装置が実装された回路基板を示す図である。 同図に示す半導体装置 3は、 応力緩和層 3 1を有する半導体装置 3 0と半導体装 置としてのベアチップ 3 2とを有する集合型のものである。 半導体装置 3 0及び ベアチップ 3 2の構造及び接合手段は、 図 1に示す半導体装置 1 0及びべァチッ プ 2 0と同様である。 そして、 半導体装置 3 0の配線 3 4が、 バンプ 3 6を介し て回路基板 3 8に実装されている。
なお、 ベアチップ 3 2の電極を有する面及び側端面は、 樹脂 5 1によって保護 されていることが好ましい。
本実施形態は、 第 1の半導体装置と第 2の半導体装置との間での応力緩和を図 りたい上に、 ビツチ変換を行いたい例としてあげたものである。 言い換えると本 形態の使用ケースとしては、 回路基板との熱膨張係数の差が小さい場合か、 それ とも温度変化の少ない雰囲気中にてのみ扱われる場合には好適である。
(第 3実施形態) 図 3は、 第 3実施形態に係る半導体装置が実装された回路基板を示す図である。 同図に示す半導体装置 5は、 半導体装置 4 0及び半導体装置としてのベアチップ 4 2を有する集合型のものである。 本実施形態は、 回路基板 4 8との応力緩和を 図ることができる構造である。
半導体装置 4 0は、 図 1に示す半導体装置 1 0と同様に、 電極 4 5を避ける領 域に、 ヤング率の低い応力緩和層 4 1が形成されている。 この応力緩和層 4 1上 には、 図示しない電極から導かれた配線にパッ ド 4 4が形成され、 このパッ ド 4 4上に形成されたバンプ 4 3を介して、 ベアチヅプ 4 2と接合されている。 また、 応力緩和層 4 1上には、 電極 4 5から導かれた配線 4 6が形成され、 配線 4 6は、 バンプ 4 7を介して回路基板 4 8に接合される。 詳しくは、 配線 4 6にもパヅ ド が形成されて、 このパッ ドの上にバンプ 4 7が形成される。
なお、 ベアチップ 4 2の電極を有する面及び側端面は、 樹脂 5 1によって保護 されていることが好ましい。
本実施形態によれば、 半導体装置 4 0が応力緩和層 4 1を有するので、 半導体 装置 4 0と回路基板 4 8との熱膨張係数差による応力が緩和される。 また、 配線 4 4は、 応力緩和層 4 1上に形成されるので簡単に設計することができ、 ベアチ ップ 4 2として既知のものを使用しても、 半導体装置 4 0の設計をやり直す必要 がない。
(第 4実施形態)
図 4 A及び図 4 Bは、 第 4実施形態に係る半導体装置を示す図であり、 図 4 B は平面図、 図 4 Aは図 4 Bの A— A線断面図である。 同図に示す半導体装置 5 0 は、 半導体装置 5 2及び 2つの半導体装置としてのベアチップ 5 4を有する集合 型のものである。 その機能として、 例えば、 論理回路、 メモリ (R A M ) 及び C P Uの組み合わせが挙げられる。
半導体装置 5 0は、 図 1に示す半導体装置 1 0と同様の構成である。 すなわち、 半導体チヅプ 5 8の電極 6 0を有する面であって、 この電極 6 0を避ける領域に 応力緩和層 6 2が形成され、 電極 6 0から応力緩和層 6 2上に配線 6 4が形成さ れ、 応力緩和層 6 2上において配線 6 4にバンプ 6 6が形成されている。 また、 半導体装置 5 0は、 図示しない複数の電極から導かれた配線にパッ ド 6 8が形成されており、 バンプ 7 0を介して、 ベアチヅプ 5 4の電極 7 2と接続さ れている。 なお、 ベアチップ 5 4は、 樹脂 5 1によって、 ベアチヅプ 5 4の電極 7 2を有する面及び側端面が覆われて保護されていることが好ましい。
さらに、 半導体装置 5 0の配線 6 4上には、 バンプ 6 6を避けてソルダレジス ト層 7 4が形成される。 このソルダレジスト層 7 4は、 酸化防止膜として、 また 最終的に集合型の半導体装置となったときの保護膜として、 あるいは防湿性の向 上を目的とした保護膜となる。
本実施形態によれば、 半導体装置 5 2に、 2つのベアチップ 5 4が接合されて いるが、 3つ以上のベアチップ 5 4を接合してもよい。 このような複数のベアチ ヅプを用いて回路を形成するマルチチップモジュール (M C M ) は、 本実施形態 のように、 応力緩和層 6 4上に配線 6 8を形成することで、 設計が容易になる。 (第 5実施形態)
図 5は、 第 5実施形態に係る半導体装置を示す図である。 同図に示す半導体装 置 8 0は、 半導体装置 9 0に他の半導体装置 9 2が接合された集合型のものであ る。 すなわち、 半導体装置 9 0の半導体チップ 8 2の電極 8 4を有する面であつ て、 この電極 8 4を避ける領域に応力緩和層 8 6が形成され、 電極 8 4から応力 緩和層 8 6上に配線 8 8が形成され、 応力緩和層 8 6上において配線 8 8にバン プ 8 9が形成されている。 このように、 半導体装置 9 0は、 応力緩和層 8 6によ つて、 バンプ 8 9に加えられる応力を緩和するようになっている。 なお、 配線 8 8に、 ソルダレジスト層 8 7によって保護されている。
また、 半導体装置 9 0には、 図示しない複数の電極から導かれた配線にパッド 8 1が形成されており、 バンプ 8 5を介して、 このパッ ド 8 1に半導体装置 9 2 の配線 9 1が接合されている。 詳しくは、 配線 9 1に形成されたパッドが、 パッ ド 8 1に接合される。 半導体装置 9 2も、 半導体装置 9 0と同様に、 応力緩和層 9 4を有している。 なお、 半導体装置 9 2の電極を有する面及び側端面は、 樹脂 9 3によって覆われて保護されていることが好ましい。
製造過程において、 バンプ 8 5を、 半導体装置 9 0のパッ ド 8 1又は半導体装 置 9 2の配線 9 1のパッ ドにのみ予め形成しておくことにすれば、 一方にのみバ ンプを形成すれば良く、 他方においては接続用のバンプ形成を省略できることで、 その工数ゃコストを省くことができる。
本実施形態によっても、 パッ ド 8 1は、 応力緩和層 8 6上に形成されるので簡 単に設計することができる。
(第 6実施形態)
図 6は、 第 6実施形態に係る半導体装置を示す図である。 同図に示す半導体装 置 1 0 0は、 半導体装置 1 0 2に、 半導体装置としてのベアチップ 1 0 4及び半 導体装置 1 0 6が接合されてなる。
ここで、 ベアチップ 1 0 4は図 4 Aに示すベアチップ 5 4と同様であり、 半導 体装置 1 0 6は図 5に示す半導体装置 9 2と同様であるため、 説明を省略する。 また、 半導体装置 1 0 2は、 応力緩和層 1 0 8の構成において、 図 5に示す半 導体装置 9 0と異なる。 すなわち、 図 6において、 半導体装置 1 0 2の半導体チ ヅプ 1 1 0には、 バンプ 1 1 2の形成領域にのみ応力緩和層 1 0 8が形成されて いる。 そして、 半導体チップ 1 1 0において、 ベアチヅプ 1 0 4及び半導体装置 1 0 6が接合される中央領域 (能動素子の形成領域) には、 応力緩和層 1 0 8は 形成されていない。 このため、 半導体チップ 1 1 0には、 ベアチヅプ 1 0 4及び 半導体装置 1 0 6が接合される面において、 図示しない電極から導かれた配線に パッ ド 1 1 4が形成されて、 半導体装置 1 0 2とベアチップ 1 0 4及び半導体装 置 1 0 6との電気的な接続が図られている。 なお、 パッド 1 1 4の下には、 図示 しない絶縁膜が形成されている。 また、 ベアチヅプ 1 0 4、 1 0 6の電極を有す る面及び側端面は、 樹脂 1 0 5によって覆われて保護されていることが好ましい。 本実施形態によれば、 応力緩和層 1 0 8が、 回路基板 (図示せず) との接続の ためのバンプ 1 1 2の形成領域のみに形成されているので、 応力緩和層 1 0 8の 形成不良による歩留まりの低下を減少させることができる。 本実施形態では、 ベ ァチップ 1 0 4及びピッチ変換がなされるとともに応力緩和機能を有する半導体 装置 1 0 6の両方が接合された構造となっているが、 どちらか一方のみを接合す る構造としてもよい。 (第 7実施形態)
図 7は、 第 7実施形態に係る半導体装置を示す図である。 同図に示す半導体装 置 1 2 0は、 図 4に示す集合型の半導体装置 5 0に放熱器 1 2 2を取り付けたも のである。 放熱器 1 2 2については、 周知のものが使用される。 また、 半導体装 置 5 0と放熱器 1 2 2との接着には、 熱伝導性の接着剤 1 2 4が使用される。 本実施形態によれば、 放熱器 1 2 2によって放熱性が向上し、 高放熱を伴うよ うな高集積回路であっても M C M構造を採用することができる。
(その他の実施形態)
図 8〜図 1 1は、 本発明を適用した半導体装置の製造工程を示す図である。 図 8に示す半導体装置 1 3 0は、 半導体装置 1 3 2及び半導体装置としてのベ ァチップ 1 3 4を有する集合型のものである。
半導体装置 1 3 2は、 図示しない電極から導かれた配線に形成されたパッ ド 1 3 6に、 金 (A u ) のメツキ層 1 3 8が形成されている点を除き、 図 4に示す半 導体装置 5 2と同様の構成である。 なお、 図 8には、 図 4に示すソルダレジスト 層 7 4が形成される前の状態で、 半導体装置 1 3 2が示されている。 また、 メッ キ層 1 3 8は、 電解メツキ又は無電解メツキのいずれによって施されたものであ つてもよい。
ベアチップ 1 3 4は、 アルミニウム (A 1 ) からなる電極 1 4 0に、 金 (A u ) からなるバンプ 1 4 2が形成されてなる。
本実施形態では、 半導体装置 1 3 2とベアチップ 1 3 4とを接合して、 半導体 装置 1 3 0を製造する。 具体的には、 半導体装置 1 3 2におけるパッ ド 1 3 6と、 ベアチップ 1 3 4の電極 1 4 0とを、 メツキ層 1 3 8及びバンプ 1 4 2を介して 接合する。 詳しくは、 所定の温度と圧力のもとで生じる拡散を利用した熱圧着接 合、 又は超音波で生じる振動と圧力による塑性変形を利用した超音波接合、 ある いは両者を併用して接合する。 その後、 ベアチップ 1 3 4と半導体装置 1 3 2と の間及びベアチップ 1 3 4の側面に、 図示しない樹脂を注入する。
メツキ層 1 3 8及びバンプ 1 4 2は、 いずれも金 (A u ) から形成されており、 金 (A u ) の融点はハンダの融点より高い。 したがって、 本実施形態に係る半導 体装置 1 3 0によれば、 回路基板への実装のためのハンダの融点と同等か若干高 い温度でのリフロー工程を経ても、 リフロー時の温度は金とハンダでできた合金 の融点よりも低くて溶融しないので、 半導体装置 1 3 2とベアチップ 1 3 4との 接合が外れない。 こうして、 回路基板への実装時における信頼性を高めることが できる。 なお、 金属拡散によって接合できれば、 金 (A u ) 以外の金属を用いて も良い。
次に、 図 9に示す半導体装置 1 5 0は、 半導体装置 1 5 2及び半導体装置とし てのベアチップ 1 5 4を有する集合型のものである。 半導体装置 1 5 2は、 ベア チップ 1 5 4との接合のためのパッ ド 1 5 6の表面に、 共晶ハンダからなるハン ダ層 1 5 8がコーティングされてなる。 ハンダ層 1 5 8の厚みは、 5〜 2 0 m 程度でよい。 その他の構成は、 図 8に示す半導体装置 1 3 2と同様である。 また、 ベアチップ 1 5 4は、 図 8に示すベアチップ 1 3 4と同様に、 電極 1 6 0に、 金 ( A u ) からなるバンプ 1 6 2が形成されている。 なお、 半導体装置 1 5 2への 接合のために、 パッドのピッチ変換を行うときには、 ベアチップ 1 5 2の代わり に、 応力緩和層の上に配線を形成する構造を採用してもよい。
本実施形態では、 上記図 8に示す実施形態と同様に、 半導体装置 1 5 2とベア チップ 1 5 4とを、 熱圧着接合又は超音波接合あるいは両者を併用して接合する。 そうすると、 ハンダ層 1 5 8中に、 バンプ 1 6 2を構成する金 (A u ) が拡散し、 再溶融の温度が上がる。 その後、 半導体装置 1 5 2とベアチップ 1 5 4との間及 びベアチップ 1 5 4の側面に、 図示しない樹脂を注入する。
こうして、 リフ口一工程を経るときの、 接合部分の再溶融を防止し、 回路基板 への実装時における信頼性を高めることができる。
次に、 図 1 0に示す半導体装置 1 7 0は、 半導体装置 1 7 2及び半導体装置と してのベアチップ 1 7 4を有する集合型のものである。 半導体装置 1 7 2は、 ベ ァチップ 1 7 4との接合のためのパヅ ド 1 7 6上及びその付近に、 フラックスが 塗布されてなる。 ここで、 パッ ド 1 7 6は、 ニッケル (N i ) 又は銅 (C u ) 等 の金属からなる。 その後、 フラヅクスを洗浄し、 半導体装置 1 7 2とベアチップ 1 7 4との間及びベアチヅプ 1 7 4の側面に、 図示しない樹脂を注入する。 ベアチップ 1 7 4の電極 1 8 0には、 ハンダからなるバンプ 1 8 2が形成され ている。 バンプ 1 8 2を構成するハンダは、 半導体装置 1 7 0を回路基板へ実装 するときのハンダょりも融点の高いものである。
本実施形態によれば、 半導体装置 1 7 2とベアチップ 1 7 4とを接合するハン ダが、 実装時のハンダよりも融点が高いので、 リフ口一工程を経るときの、 接合 部分の再溶融が防止され、 回路基板への実装時における信頼性を高めることがで きる。
次に、 図 1 1に示す半導体装置 1 9 0は、 半導体装置 1 9 2及び半導体装置と してのベアチップ 1 9 4を有する集合型のものである。 半導体装置 1 9 2は、 ベ ァチップ 1 9 4との接合のためのパ ヅ ド 1 9 6を有する。 具体的には、 パッ ド 1 9 6と一体的に比較的広い面積のパッ ドが形成されている。 ベアチップ 1 9 4は、 半導体装置 1 9 2に接合されるためのバンプ 1 9 8を有し、 パッド 1 9 6に形成 されたパ ヅ ドにベアチップ 1 9 4のバンプ 1 9 8が接合されるようになっている。 なお、 図 1を除く各形態において、 外部端子 (バンプ 3 6等) を低融点ハンダ で形成し、 半導体装置同士の接続部 (バンプ 4 3等) を高温ハンダで形成するか、 あるいは双方同じハンダを用いるかわりに接続部のバンプを接続後に樹脂等で被 覆させてしまうか、 すれば回路基板との接続の際に他の部分が接続不良になるこ とがなくなる。
パッ ド 1 9 6は、 ニッケル (N i ) 、 白金 (P t ) 、 金 (A u ) 又はクローム ( C r ) などからなり、 ノ ンプ 1 9 8は、 銅 (A u ) などからなる。
本実施形態では、 パッ ド 1 9 6とバンプ 1 9 8との接合に、 熱硬化性接着剤を 含む異方性導電膜 2 0 0が用いられる。 すなわち、 ノ、' ヅ ド 1 9 6とバンプ 1 9 8 との間に、 異方性導電膜 2 0 0を配置して両者を接合する。
本実施形態によれば、 半導体装置 1 9 2とベアチップ 1 9 4とを接合する異方 性導電膜 2 0 0が、 リフ口一工程で加熱されると硬化するので、 接合部分が外れ ることがなく、 回路基板への実装時における信頼性を高めることができる。 なお、 本実施形態において、 異方性導電膜 2 0 0の代わりに、 導電性もしくは絶縁性の 接着剤を使用してもよい。 図 12〜図 14には、 集合型の半導体装置を構成する個々の半導体装置の変形 例が示されている。 以下の説明は、 本発明の第 1及び第 2の半導体装置のいずれ にも適用可能である。
図 12に示す半導体装置 230は、 応力緩和層 236の下に配線 238が形成 されたものである。 詳しくは、 半導体チヅプ 232の上に、 絶縁層としての酸化 膜 (図示せず) を介して、 電極 234から配線 238が形成され、 この上に応力 緩和層 236が形成されている。 なお、 配線 238は、 クローム (Cr) からな る。
応力緩和層 236には、 フォトリソグラフィによって穴 236 aが形成されて おり、 この穴 236 aの領域においては配線 238上を応力緩和層 236が覆わ ないようになっている。 言い換えると、 穴 236 aの直下に配線 238が位置す るように、 穴 236 aは形成されている。 そして、 配線 238、 並びに穴 236 aを形成する内周面及び開口端部にかけて、 スパッタリングによってクローム (C r ) 層 242及び銅 (Cu) 層 244が形成されている。 つまり、 応力緩和 層 236を貫通するように、 クローム (Cr) 層 242及び銅 (Cu) 層 244 が形成されている。 しかも、 開口端部においては比較的広い幅で、 クローム (C r) 層 242及び銅 (Cu) 層 244が拡がるようになつている。
銅 (Cu) 層 244の上には、 銅 (Cu) からなる台座 246が形成され、 こ の台座 246に、 ハンダボ一ル (外部電極) 240が形成されている。 ハンダボ ール (外部電極) 240は、 クローム層 (Cr) 242、 銅層 244 (Cu) 及 び台座 246を介して、 配線 238と電気的に接続されている。 すなわち、 クロ ーム層 (Cr) 242、 銅層 244 (Cu) 及び台座 246は、 接続部となって いる。
本実施形態によれば、 穴 236 aの開口端部において、 クロ一ム (C r) 層 2 42、 銅 (Cu) 層 244及び台座 246 (接続部) の少なくとも一部から形成 される応力伝達部 248から、 応力緩和層 236に、 ハンダボ一ル 240からの 応力が伝達される。 この応力伝達部 248は、 接続部 238 aよりも外周に位置 している。 本変形例では応力伝達部 2 4 8は、 つば状部 2 4 8 a、 つまり突出した部分を 含めて設けられている。 したがって、 ハンダボ一ル 2 4 0の中心を軸として倒す ように働く応力を、 応力伝達部 2 4 8は広い面積で応力緩和層 2 3 6に伝達する ことができる。 応力伝達部 2 4 8は、 面積が広いほど効果的である。
また、 本変形例によれば、 応力伝達部 2 4 8が、 配線 2 3 8に対する接続部 2
3 8 aとは別の高さの位置に配置されており、 接続部 2 3 8 a、 配線 2 3 8は硬 い酸化膜上に配置されているので、 発生する応力は応力緩和層 2 3 6に吸収され る。 したがって、 接続部 2 3 8 aには応力が伝わりにく くなり、 配線 2 3 8にも 応力が伝わりにくいのでクラックを防止することができる。
次に、 図 1 3に示す半導体装置 3 1 0は、 応力緩和層 3 1 6と、 この上に形成 された配線 3 1 8と、 を有する C S P型のものである。 詳しくは、 半導体チップ 3 1 2の能動面 3 1 2 a上に、 電極 3 1 4を避けて応力緩和層 3 1 6が形成され、 電極 3 1 4から応力緩和層 3 1 6の上にかけて配線 3 1 8が形成されている。 ここで、 応力緩和層 3 1 6は、 ポリイミ ド樹脂からなり、 半導体装置 3 1 0が 基板 (図示せず) に実装されたときに、 半導体チップ 3 1 2と実装される基板と の熱膨張係数の差によって生じる応力を緩和するものである。 また、 ポリイミ ド 樹脂は、 配線 3 1 8に対して絶縁性を有し、 半導体チップ 3 1 2の能動面 3 1 2 aを保護することができ、 実装時のハンダを溶融するときの耐熱性も有する。 ポ リイミ ド樹脂の中でも、 ヤング率が低いもの (例えばォレフィ ン系のポリイミ ド 樹脂やダウケミカル社製の B C B等) を用いることが好ましく、 特にヤング率が
4 0〜 5 0 k g/mm2 程度であることが好ましい。 応力緩和層 3 1 6は、 厚い ほど応力緩和力が大きくなるが、 半導体装置の大きさや製造コスト等を考慮する と、 1〜 1 0 0 z m程度の厚みとすることが好ましい。 ただし、 ヤング率が 4 0 〜5 0 k g/mm2 程度のポリイミ ド樹脂を用いた場合には、 1 0〃m程度の厚 みで足りる。
あるいは、 応力緩和層 3 1 6として、 例えばシリコーン変性ポリイミ ド樹脂、 エポキシ樹脂ゃシリコーン変性エポキシ樹脂等、 ヤング率が低く応力緩和の働き を果たせる材質を用いてもよい。 また、 応力緩和層 1 6の代わりに、 パッシベー シヨン層 (S i N、 S i 0 2 など) を形成し、 応力緩和自体は、 後述する変形部 3 2 0で行ってもよい。 この場合、 応力緩和層 3 1 6を補助的に設けてもよい。 配線 3 1 8は、 クローム (C r ) からなる。 ここで、 クローム (C r ) は、 応 力緩和層 3 1 6を構成するポリイミ ド樹脂との密着性が良いことから選択された。 あるいは、 耐クラック性を考慮すれば、 アルミニウムやアルミシリコン、 アルミ カッパ一等のアルミ合金又はカッパ一合金又は銅 (C u ) 又は金のような延展性 (延びる性質) のある金属でもよい。 または、 耐湿性に優れたチタン又はチタン タングステンを選択すれば、 腐食による断線を防止することができる。 チタンは、 ポリイミ ドとの密着性の観点からも好ましい。 なお配線は、 上記金属を組み合わ せて 2層以上に形成しても良い。
配線 3 1 8上には、 接合部 3 1 9が形成され、 接合部 3 1 9上に、 この接合部 3 1 9よりも断面積が小さい変形部 3 2 0が形成されている。 変形部 3 2 0は、 銅などの金属からなり、 能動面 3 1 2 a内で、 能動面に対してほぼ直角に立ち上 がって細長い形状をなす。 変形部 3 2 0は、 細長い形状をなすので、 図 1 3の左 側に二点鎖線で示すように、 屈曲できるようになつている。
変形部 3 2 0の先端には、 外部電極部 3 2 2が形成されている。 外部電極部 3 2 2は、 半導体装置 3 1 0と実装基板 (図示せず) との電気的な接続を図るため のもので、 ハンダボ一ルなどが上に設けられてもよい。 外部電極部 3 2 2は、 実 装基板との電気的な接続又はハンダポール搭載を可能にする大きさで形成されて いる。 あるいは、 変形部 3 2 0の先端部を外部電極部 3 2 2としてもよい。
また、 配線 3 1 8及び応力緩和層 3 1 6の上には、 能動面 3 1 2 aの全面の上 方を覆うようにソルダレジスト 3 2 4が設けられている。 このソルダレジスト 3 2 4は、 配線 3 1 8及び能動面 3 1 2 aを保護してこれらの腐食等が防止される。 本実施形態によれば、 変形部 3 2 0が曲がって変形すると、 それに従って外部 電極部 3 2 2が移動するようになっている。 こうなることで、 半導体装置 3 1 0 の外部電極部 3 2 2に対して加えられる熱ストレスが、 変形部 3 2 0の変形によ つて吸収される。 つまり、 変形部 3 2 0が応力緩和構造となっている。
なお、 本実施形態では、 応力緩和層 3 1 6が形成されているが、 変形部 3 2 0 は応力緩和層 3 1 6よりも変形しやすくなるように形成されているので、 変形部 3 2 0だけでも熱ストレスを吸収することが可能である。 したがって、 応力緩和 層 3 1 6の代わりに、 応力緩和機能を有しない材質からなる層 (例えば単なる絶 縁層又は保護層) を形成した構造であっても、 熱ス トレスの吸収が可能となる。 次に、 図 1 4に示す半導体装置 4 1 0は、 半導体チップ 4 1 2及び絶縁フィル ム 4 1 4を含み、 絶縁フイルム 4 1 4に外部接続端子 4 1 6が形成されている。 半導体チップ 4 1 2は、 複数の電極 4 1 3を有する。 電極 4 1 3は、 対向する二 辺にのみ形成されているが、 周知のように四辺に形成されてもよい。
詳しくは、 絶縁フィルム 4 1 4は、 ポリイミ ド樹脂等からなり、 一方の面に配 線パターン 4 1 8が形成されている。 また、 絶縁フィルム 4 1 4には、 複数の穴 4 1 4 aが形成されており、 この穴 4 1 4 aを介して、 配線パターン 4 1 8の上 に外部接続端子 4 1 6が形成されている。 したがって、 外部接続端子 4 1 6は、 配線パターン 4 1 8とは反対側に突出するようになっている。 なお、 外部接続端 子 4 1 6は、 ハンダ、 銅又はニッケルなどからなり、 ボール状に形成されている。 各々の配線パターン 4 1 8には、 凸部 4 1 8 aが形成されている。 各凸部 4 1 8 aは、 半導体チップ 4 1 2の各電極 4 1 3に対応して形成されている。 したが つて、 電極 4 1 3が、 半導体チップ 4 1 2の外周に沿って四辺に並んでいる場合 には、 凸部 4 1 8 aも四辺に並ぶように形成される。 電極 4 1 3は、 凸部 4 1 8 aに電気的に接続され、 配線パターン 4 1 8を介して外部接続端子 4 1 6と導通 するようになつている。 また、 凸部 4 1 8 aが形成されることで、 絶縁フィルム 4 1 4と半導体チップ 4 1 2との間、 あるいは、 配線パターン 4 1 8と半導体チ ップ 4 1 2との間には広い間隔をあけることができる。
ここで、 電極 4 1 3と凸部 4 1 8 aとの電気的な接続は、 異方性導電膜 4 2 0 によって図られる。 異方性導電膜 4 2 0は、 樹脂中の金属微粒子 (導電粒子) を 分散させてシート状にしたものである。 電極 4 1 3と凸部 4 1 8 aとの間で異方 性導電膜 4 2 0が押しつぶされると、 金属微粒子 (導電粒子) も押しつぶされて、 両者間を電気的に導通させるようになる。 また、 異方性導電膜 4 2 0を使用する と、 金属微粒子 (導電粒子) が押しつぶされる方向にのみ電気的に導通し、 それ 以外の方向には導通しない。 したがって、 複数の電極 4 1 3の上に、 シート状の 異方性導電膜 4 2 0を貼り付けても、 隣り同士の電極 4 1 3間では電気的に導通 しない。
本実施の形態では、 異方性導鼋膜 4 2 0は、 電極 4 1 3と凸部 4 1 8 aとの間 及びその付近にのみ形成されているが、 電極 4 1 3と凸部 4 1 8 aとの間にのみ 形成してもよい。 そして、 絶縁フィルム 4 1 4と半導体チップ 4 1 2との間に形 成される隙間には、 応力緩和構造としての応力緩和部 4 2 2が形成されている。 応力緩和部 4 2 2は、 絶縁フィルム 4 1 4に形成されたゲル注入穴 4 2 4から樹 脂を注入して形成される。
ここで、 応力緩和部 4 2 2を構成する樹脂として、 ヤング率が低く応力緩和の 働きを果たせる材質が用いられている。 例えば、 ポリイミ ド樹脂、 シリコーン樹 脂、 シリコーン変性ポリイミ ド樹脂、 エポキシ樹脂、 シリコーン変性エポキシ樹 脂、 アクリル樹脂等が挙げられる。 この応力緩和部 4 2 2を形成することで、 外 部接続端子 4 1 6に対して外部から加えられる応力を緩和できるようになつてい る。
次に、 本実施の形態に係る半導体装置 4 1 0の製造方法について、 主要な工程 を説明する。 まず、 絶縁フィルム 4 1 4に、 外部接続端子 4 1 6を設けるための 穴 4 1 4 aと、 ゲル注入穴 4 2 4と、 を形成する。 そして、 絶縁フィルム 4 1 4 に銅箔を貼り付けて、 エッチングにより配線パターン 4 1 8を形成し、 さらに、 凸部 4 1 8 aの形成領域をマスクして、 それ以外の部分を薄肉にするようにエツ チングする。 こうして、 マスクを除去すれば、 凸部 1 1 8 aを形成することがで きる。
また、 絶縁フィルムには、 凸部 4 1 8 aの上から異方性導電膜 4 2 0を貼り付 ける。 詳しくは、 複数の凸部 4 1 8 aが、 対向する二辺に沿って並ぶ場合は平行 する 2つの直線状に異方性導電膜 4 2 0を貼り付け、 凸部 4 1 8 aが四辺に並ぶ 場合は、 これに対応して矩形を描くように異方性導電膜 4 2 0を貼り付ける。 こうして、 上記絶縁フィルム 4 1 4を、 凸部 4 1 8 aと電極 4 1 3とを対応さ せて、 半導体チップ 4 1 2上に押しつけて、 凸部 4 1 8 aと電極 4 1 3とで異方 性導電膜 4 2 0を押しつぶす。 こうして、 凸部 4 1 8 aと電極 4 1 3との電気的 接続を図ることができる。
次に、 ゲル注入穴 4 2 4から、 樹脂を注入して、 絶縁フィルム 4 1 4と半導体 チヅプ 4 1 2との間に、 応力緩和部 4 2 2を形成する。
そして、 穴 4 1 4 aを介して配線パターン 4 1 8上にハンダを設け、 ボール状 の外部接続端子 4 1 6を形成する。
これらの工程によって、 半導体装置 4 1 0を得ることができる。 なお、 本変形 例では、 異方性導電膜 4 2 0を用いたが、 その代わりに異方性接着剤を用いても 良い。 異方性接着剤は、 シート状をなしていない点を除き異方性導電膜 4 2 0と 同様の構成のものである。
あるいは、 絶縁性接着剤を凸部 4 1 8 aと電極 4 1 3とで挟み込みながら押圧 し、 凸部 4 1 8 aと電極 4 1 3と圧接させてもよい。 また、 絶縁フィルム 4 1 4 側に凸部 4 1 8 aを設けず、 その代わりに、 電極 4 1 3側に形成された金やハン ダ等のバンプを使用してもよい。
図 1 5には、 本発明を適用した半導体装置 1 1 0 0を実装した回路基板 1 0 0 0が示されている。 回路基板 1 0 0 0には例えばガラスエポキシ基板等の有機系 基板を用いることが一般的である。 回路基板 1 0 0 0には例えば銅からなる配線 パターンが所望の回路となるように形成されていて、 それらの配線パターンと半 導体装置 1 1 0 0のバンプとを機械的に接続することでそれらの電気的導通を図 る。 この場合、 半導体装置 1 1 0 0は、 上述したような外部との熱膨張差により 生じる歪みを吸収する構造を有しており、 本半導体装置 1 1 0 0を回路基板 1 0 0 0に実装しても接続時及びそれ以降の信頼性を向上できる。 また更に半導体装 置 1 1 0 0の配線に対しても工夫が成されれば、 接続時及び接続後の信頼性を向 上させることができる。 なお実装面積もベアチップにて実装した面積にまで小さ くすることができる。 このため、 この回路基板 1 0 0 0を電子機器に用いれば電 子機器自体の小型化が図れる。 また、 同一面積内においてはより実装スペースを 確保することができ、 高機能化を図ることも可能である。
上記第 2実施形態以降の実施形態において、 半導体チップの裏面及び側面が露 出しているが、 半導体チップへの傷等が問題になる場合には、 半導体チップの露 出部 (裏面及び側面) を、 エポキシやポリイミ ド等の樹脂で覆うようにしても良 い。 また、 回路基板との接続には、 ハンダバンプを使用した例を記載したが、 金 やその他の金属のバンプでも良いし、 導電性樹脂を用いた突起を使用しても良い。 そして、 この回路基板 1 0 0 0を備える電子機器として、 図 1 6には、 ノート 型パーソナルコンビュ一夕 1 2 0 0が示されている。
なお、 上記実施形態は、 半導体装置に本発明を適用した例であるが、 半導体装 置と同様に多数のバンプを必要とする面実装用の電子部品であれば、 能動部品か 受動部品かを問わず、 本発明を適用することができる。 電子部品として、 例えば、 抵抗器、 コンデンサ、 コイル、 発振器、 フィル夕、 温度センサ、 サ一ミス夕、 ノ リス夕、 ボリューム又はヒューズなどがある。
本発明は、 半導体チップ同士の組み合わせの他に、 電子部品同士を組み合わせ る場合のみならず、 電子部品と半導体チップとを組み合わせる場合にも適用する ことができる。 また応力緩和層をいずれか一方の部品に設けてもまたは両方に設 けても良い。

Claims

請求の範囲
1 . 電極を有する半導体チップと、 前記半導体チップの上に設けられる応力緩和 構造と、 前記電極から形成される複数の配線と、 前記応力緩和構造上に形成され るとともに前記複数の配線のうちのいずれかに接続される外部電極と、 を有する 第 1の半導体装置と、
前記第 1の半導体装置の前記' 極に比して配置されたピッチが異なる電極を有 し、 前記第 1の半導体装置の配線のうちのいずれかに電気的に接合される第 2の 半導体装置と、
を有する集合型の半導体装置。
2 . 請求項 1記載の集合型の半導体装置において、
前記応力緩和構造は、 前記半導体チップの上に設けられる応力緩和層を含み、 前記外部電極と接続される配線は、 前記電極から前記応力緩和層の上にかけて 形成され、
前記外部電極は、 前記応力緩和層の上で前記外部電極と接続される配線に形成 される集合型の半導体装置。
3 . 請求項 1に記載の集合型の半導体装置において、
前記応力緩和構造は、 前記半導体チップの上に設けられる応力緩和層と、 該応 力緩和層を貫通するとともに該応力緩和層上に応力を伝達する接続部と、 を含み、 前記外部電極と接続される配線は、 前記応力緩和層の下に形成され、
前記外部電極は、 前記接続部上に形成される集合型の半導体装置。
4 . 請求項 1記載の集合型の半導体装置において、
前記第 2の半導体装置は、 前記電極を有する半導体チップと、 前記電極に設け られる外部電極と、 からなるベアチップである集合型の半導体装置。
5 . 請求項 1記載の集合型の半導体装置において、
前記第 2の半導体装置は、 前記電極を有する半導体チップと、 前記半導体チッ プの上に設けられる応力緩和層と、 前記電極から前記応力緩和層の上にかけて形 成される配線と、 前記応力緩和層の上で前記配線に形成される外部電極と、 を有 する集合型の半導体装置。
6 . 請求項 1記載の集合型の半導体装置において、
前記第 2の半導体装置は、 前記電極を有する半導体チップと、 前記半導体チッ プの上に設けられる応力緩和層と、 前記応力緩和層の下で前記電極から形成され る配線と、 前記応力緩和層を貫通するとともに該応力緩和層上に応力を伝達する 接続部と、 前記接続部上に形成される外部電極と、 を有する集合型の半導体装置。
7 . 請求項 1に記載の集合型の半導体装置において、
前記第 2の半導体装置は、 前記電極から形成される配線と、 該配線に形成され る外部電極と、 を有し、
前記第 2の半導体装置の前記外部電極が、 前記第 1の半導体装置に電気的に接 合される集合型の半導体装置。
8 . 請求項 2に記載の集合型の半導体装置において、
前記第 2の半導体装置と接続される配線は、 前記半導体チップ上に形成され、 前記第 2の半導体装置は、 前記電極から形成される配線と、 該配線に形成され る外部電極と、 を有し、
前記応力緩和層は、 前記第 2の半導体装置と接続される配線の少なくとも一部 を避ける領域に形成される集合型の半導体装置。
9 . 請求項 2に記載の集合型の半導体装置において、
前記第 2の半導体装置と接続される配線は、 前記応力緩和層上に形成され、 前記第 2の半導体装置は、 前記電極から形成される配線と、 該配線に形成され る外部電極と、 を有する集合型の半導体装置。
1 0 . 請求項 3に記載の集合型の半導体装置において、
前記第 2の半導体装置と接続される配線は、 前記半導体チップ上に形成され、 前記第 2の半導体装置は、 前記電極から形成される配線と、 該配線に形成され る外部電極と、 を有し、
前記応力緩和層は、 前記第 2の半導体装置と接続される配線の少なくとも一部 を避ける領域に形成される集合型の半導体装置。
1 1 . 請求項 3に記載の集合型の半導体装置において、 前記第 2の半導体装置と接続される配線は、 前記応力緩和層上に形成され、 前記第 2の半導体装置は、 前記電極から形成される配線と、 該配線に形成され る外部電極と、 を有する集合型の半導体装置。
1 2 . 請求項 1から請求項 1 1のいずれかに記載の集合型の半導体装置において、 前記第 1の半導体装置に電気的に接合される少なくとも一つの第 3の半導体装 置を有する集合型の半導体装置。
1 3 . 請求項 1から請求項 1 1のいずれかに記載の集合型の半導体装置において、 前記全ての半導体装置を封止する樹脂パッケージと、
前記第 1の半導体装置の電極に接続されるアウターリードと、
を有する集合型の半導体装置。
1 4 . 請求項 1から請求項 1 1のいずれかに記載の集合型の半導体装置において、 前記第 1の半導体装置は、 前記第 2の半導体装置との接続面とは反対側面に接 着される放熱器を有する集合型の半導体装置。
1 5 . 電極を有する素子チップと、 前記素子チップの上に設けられる応力緩和構 造と、 前記電極から形成される複数の配線と、 前記応力緩和構造上に形成される とともに前記複数の配線のうちのいずれかに接続される外部電極と、 を有する第 1の電子部品と、
前記第 1の電子部品の前記電極に比して配置されたピッチが異なる電極を有し、 前記第 1の半導体装置の配線のうちのいずれかに電気的に接合される第 2の電子 口 |5ロロと、
を有する集合型の電子部品。
1 6 . 電極を有する素子チップと、 前記素子チップの上に設けられる応力緩和構 造と、 前記電極から形成される複数の配線と、 前記応力緩和構造上に形成される とともに前記複数の配線のうちのいずれかに接続される外部電極と、 を有する第 1の電子部品に、 前記複数の配線のうちのいずれかを介して、 第 2の電子部品を 電気的に接合する工程を含む集合型の電子部品の製造方法。
1 7 . 電極を有する半導体チップと、 前記半導体チップの上に設けられる応力緩 和構造と、 前記電極から形成される複数の配線と、 前記応力緩和構造上に形成さ れるとともに前記複数の配線のうちのいずれかに接続される外部電極と、 を有す る第 1の半導体装置に、 前記複数の配線のうちのいずれかを介して、 第 2の半導 体装置を電気的に接合する工程を含む集合型の半導体装置の製造方法。
1 8 . 請求項 1 7記載の集合型の半導体装置の製造方法において、
前記第 2の半導体装置と接続される配線は、 パッ ドを有して前記半導体チップ 上に形成され、
前記応力緩和構造は、 前記パッ ドを避ける領域に形成される応力緩和層を含み、 前記第 2の半導体装置は、 電極と、 該電極から形成される配線と、 該配線に形 成される外部電極と、 を有し、
前記第 2の半導体装置の外部電極と、 前記第 1の半導体装置の前記パッ ドと、 を接合する集合型の半導体装置の製造方法。
1 9 . 請求項 1 7記載の集合型の半導体装置の製造方法において、
前記応力緩和構造は、 前記半導体チップの上に設けられる応力緩和層を含み、 前記第 2の半導体装置と接続される配線は、 パッドを有して前記応力緩和層上 に形成され、
前記第 2の半導体装置は、 電極と、 該電極から形成される配線と、 該配線に形 成される外部電極と、 を有し、
前記第 2の半導体装置の外部電極と、 前記第 1の半導体装置の前記パッ ドと、 を接合する集合型の半導体装置の製造方法。
2 0 . 請求項 1 8又は請求項 1 9記載の集合型の半導体装置の製造方法において、 前記第 1の半導体装置の前記パッ ド及び前記第 2の半導体装置の前記外部電極 のうち、 少なくともいずれか一方は、 回路基板への実装に使用されるハンダより も融点の高いハンダからなる集合型の半導体装置の製造方法。
2 1 . 請求項 1 8又は請求項 1 9記載の集合型の半導体装置の製造方法において、 前記第 1の半導体装置の前記パッ ド及び前記第 2の半導体装置の前記外部電極 は、 表面がハンダょりも融点の高い金属からなる集合型の半導体装置の製造方法 2 2 . 請求項 1 8又は請求項 1 9記載の集合型の半導体装置の製造方法において、 前記第 1の半導体装置の前記パッ ド及び前記第 2の半導体装置の前記外部電極 のうち、 一方の表面はハンダからなり、 他方の表面はハンダよりも融点の高い金 属からなる集合型の半導体装置の製造方法。
2 3 . 請求項 1 8又は請求項 1 9記載の集合型の半導体装置の製造方法において、 前記第 2の半導体装置の外部電極と前記第 1の半導体装置の前記パッ ドとの間 に、 熱硬化性接着剤を含む異方性導電膜を配置し、 この異方性導電膜によって、 前記第 1の半導体装置の前記パッ ドと前記第 2の半導体装置の前記外部電極とを 接合する集合型の半導体装置の製造方法。
2 4 . 請求項 1から請求項 1 1のいずれかに記載の集合型の半導体装置が実装さ れた回路基板。
2 5 . 請求項 2 4記載の回路基板を有する電子機器。
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