WO1999006922A1 - Filtre numerique adapte - Google Patents

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WO1999006922A1
WO1999006922A1 PCT/JP1997/002647 JP9702647W WO9906922A1 WO 1999006922 A1 WO1999006922 A1 WO 1999006922A1 JP 9702647 W JP9702647 W JP 9702647W WO 9906922 A1 WO9906922 A1 WO 9906922A1
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WO
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digital
flip
clock
flop
output
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Application number
PCT/JP1997/002647
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English (en)
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Inventor
Hiroki Shinde
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
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Priority to JP53554798A priority patent/JP3722844B2/ja
Priority to US09/194,009 priority patent/US6181733B1/en
Priority to PCT/JP1997/002647 priority patent/WO1999006922A1/ja
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/709—Correlator structure
    • H04B1/7093—Matched filter type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0248—Filters characterised by a particular frequency response or filtering method
    • H03H17/0254—Matched filters

Definitions

  • the present invention relates to a digital matched filter, and more particularly to a digital matched filter suitable for use as a correlation detector for detecting correlation of a spread spectrum signal of a mobile phone or the like.
  • CDMA code division multiple access
  • FIG. 1 is a block diagram showing a conventional example of an 8 ⁇ -spread 8-tap digital match filter configured using an FIR digital filter (for example, “Spectrum Spreading Handbook 4th Edition”, Stanford 'Telecom, 1996).
  • the transfer function H (z) of this digital matched filter is expressed by the following equation.
  • H (z) C. + C, z- '+ C 2 z- 2 + C 3 z- 3
  • This digital matched filter has a signal input terminal 1, a clock input terminal 2, a first to a seventh Shift register with tap 10 comprising flip-flop groups 11 to 17; first to eighth multipliers 21 to 28; first to seventh adders 31 to 37; output terminal 5 And
  • the first to seventh flip-flop groups 11 to 17 constituting the shift register with tap 10 are each composed of six flip-flops connected in parallel with each other.
  • Signal input terminal 1 is a digital signal I generated by sampling an analog signal (for example, a spread spectrum signal) at a sampling frequency of 4096 MHz. Is entered. Digital signal I. Is input to clock input terminal 2. This is a 6-bit 2's complement digital signal synchronized with the 4.096 MHz clock CLK. Digital signal I. Is input to the first flip-flop group 11 of the tapped shift register 10 and then, from the first flip-flop group 11 to the seventh flip-flop group 17 in synchronization with the clock CLK. Shifted sequentially.
  • the first to eighth multipliers 21 to 28 are 6-bit ⁇ 1-bit multipliers, and output a 6-bit output signal.
  • the digital signal I. (6 bits) and 8 bits of the despread code sequence C 7 C e C 5 C 4 C 3 C 2 C, C. Despreading code C. (1 bit) is multiplied.
  • the second to eighth multipliers 22 to 28 multiply the output signals of the first to seventh flip-flop groups 11 to 17 by the despreading codes C i to C 7 , respectively. .
  • the despreading code indicates 0, the digital signal I is output.
  • the output signals of the first to seventh flip-flop groups 11 to 17 are multiplied by 11 respectively, and the despreading code indicates 1, the digital signal I is output.
  • the output signals of the first to seventh flip-flop groups 11 to 17 are multiplied by 1 respectively.
  • the method of multiplication in the multipliers 21 to 28 is not limited to this. For example, when the despreading code indicates 0, the digital signal I is output. When the output signals of the first to seventh flip-flop groups 11 to 17 are multiplied by 1, and the despreading code indicates 1, the digital signal I is output.
  • the output signals of the first to seventh flip-flop groups 11 to 17 may be multiplied by 11 respectively.
  • the output signals of the first to seventh flip-flop groups 11 to 17 constituting the tapped shift register 10 are all set to 0.
  • digital signal I is applied to signal input terminal 1.
  • First sampling data D Is input, and this sampling data D is input. Is multiplied by the first multiplier 21. Therefore, an output signal indicating the value of D. X C. is output from the first multiplier 21.
  • digital signal I is applied to signal input terminal 1.
  • the second sampler The sampling data D is input in synchronization with the clock CLK, and the first sampling data D is output. Is taken into the first flip-flop group 11.
  • the second sampling data and the despreading code C Is multiplied by the first multiplier 21 and the first sampling data D. Is multiplied by the despreading code d in the second multiplier 22. Therefore, XC.
  • An output signal indicating the value of D is output from the first multiplier 21 and D.
  • An output signal indicating the value of xCt is output from second multiplier 22.
  • digital signal I is applied to signal input terminal 1.
  • the second sampling data D is fetched into the second flip-flop group 11 and the second sampling data D, is fetched into the first flip-flop group 11.
  • the third sampling data D 2 and the despreading code C are obtained. Is multiplied by the first multiplier 21, the multiplication of the second sampling data D, and the despreading code C, is performed by the second multiplier 22, and the first sampling data D. And the despreading code C 2 are multiplied by a third multiplier 23. Therefore, D 2 XC.
  • An output signal indicating the value of D is output from the first multiplier 21, and an output signal indicating the value of D, XC, is output from the second multiplier 22.
  • digital signal I is input to signal input terminal 1.
  • the 8th sampling data D7 is input in synchronization with the clock CLK, and the 1st to 7th sampling data D is input.
  • D 6 are incorporated, respectively Re seventh to first flip opening-up group 1 7 to 1 Niso. Therefore, D 7 XC.
  • Is output from the first multiplier 21 and an output signal indicating the value of D 6 XC is output from the second multiplier 22 and the value of D 5 XC 2 is calculated.
  • Is output from the third multiplier 23 an output signal indicating the value of D 4 XC 3 is output from the fourth multiplier 24, and an output signal indicating the value of D 3 XC 4 is output from the fifth multiplier 23.
  • the output signal output from the multiplier 25 and indicating the value of D 2 XC 5 is output from the sixth multiplier 26 , and the output signal indicating the value of D and XC 6 is output from the seventh multiplier 27. , D.
  • An output signal indicating the value of XC 7 is output from the eighth multiplier 28.
  • digital signal I is input to signal input terminal 1.
  • 9 th sampling data D 8 of inputted in synchronization with the clock CLK, 2 through eighth sampling data to D 7 are seventh to first flip opening-up group 1 7-1 1 Niso Each is taken in. Therefore, D 8 XC.
  • An output signal indicating the value of D XC is output from the first multiplier 21, an output signal indicating the value of D XC, is output from the second multiplier 22, and an output signal indicating the value of D 6 XC 2 is output.
  • the first to fourth adders 31 to 34 are 6-bit + 6-bit adders, and output a 7-bit output signal.
  • the fifth and sixth adders 35 and 36 are 7-bit + 7-bit adders, and output an 8-bit output signal.
  • the seventh adder 37 is an adder of 8 bits + 8 bits, and outputs a 9-bit output signal.
  • the output signal (6 bits) of the first multiplier 21 and the output signal (6 bits) of the second multiplier 22 are added.
  • the output signal (6 bits) of the third multiplier 23 and the output signal (6 bits) of the fourth multiplier 24 are added.
  • the output signal (6 bits) of the fifth multiplier 25 and the output signal (6 bits) of the sixth multiplier 26 are added.
  • the output signal (6 bits) of the seventh multiplier 27 and the output signal (6 bits) of the eighth multiplier 28 are added.
  • the output signal (7 bits) of the third adder 33 and the output signal (7 bits) of the fourth adder 34 are added.
  • the output signal (8 bits) of the fifth adder 35 and the output signal (8 bits) of the sixth adder 36 are added. This results in a digital signal I.
  • the correlation value MF OUT with the despread code sequence C 7 C 6 C 5 C 4 C 3 C 2 Ci is obtained in the seventh adder 37 and output to the outside via the output terminal 5 .
  • the reception signal When detecting the reception timing by performing correlation detection of the reception signal with a mobile phone or the like, the reception signal is usually sampled after being oversampled by m times the chip rate frequency in order to improve the accuracy of the reception timing detection. , Input to the matched filter.
  • the transfer function H (z) of the matched filter when the received signal is oversampled twice is expressed by the following equation.
  • H (z) C. + dz " 2 + C 2 z_ 4 + C 3 z- 6
  • FIG. 6 is a block diagram showing a conventional example of the digital matched filter of FIG.
  • This digital match filter has a signal input terminal 101, a clock input terminal 102, a shift register 110 having a tap formed of first to fourteenth flip-flop groups 111 to 124, and It includes first through eighth multipliers 131-138, first through fourth adders 141-147, and an output terminal 105.
  • each of the first to fourteenth flip-flop groups 11 1 to 12 4 constituting the tapped shift register 110 is composed of six flip-flops connected in parallel to each other.
  • An analog signal (for example, a spread spectrum signal) is applied to the signal input terminal 101.
  • a digital signal I generated by oversampling twice at a sampling frequency of 8.192 MHz. Is entered.
  • Digital signal I. Is a 6-bit digital signal of 2's cue representation synchronized with the 8.192 MHz clock CLK input to the clock input terminal 102.
  • Digital signal I. Is input to the first flip-flop group 111 of the tapped shift register 110, In synchronization with the clock CLK, the data is sequentially shifted from the first flip-flop group 111 to the fourteenth flip-flop group 124.
  • the first to eighth multipliers 13 1 to 13 8 are 6-bit ⁇ 1-bit multipliers, and output a 6-bit output signal.
  • the digital signal I Despreading code sequence (6 bits) and 8-bit Bok C 7 C 6 C 5 C 4 C 3 C 2 C, C.
  • Despreading code C of (1 bit) is multiplied. 2nd to 8th multipliers 1
  • the even-numbered flip-flop groups 1 12, 1 14, 1 16, 1 18, 1 20, 1 2 2, 1 2 4 of the even-numbered flip-flop group of the tapped shift register 1 10 are Are multiplied by the despreading codes d (: 7 , respectively.
  • the multipliers 131-138 for example, when the despreading code indicates 0, the digital signal I is output. And the even-numbered flip-flops 1 1 2, 1 1 4, 1 1 6, 1 1 8, 1 2 0, 1 2 2, 1 2 4 are multiplied by 11 and the inverse expansion is performed. Digital signal I when the scatter code indicates 1. And the even-numbered flip-flop groups 1 1 2, 1 1 4, 1 1 6, 1 1, 1 2 0, 1 2, and 1 2 are multiplied by 1 respectively.
  • the method of multiplication in the multipliers 13 1 to 13 38 is not limited to this. For example, when the despreading code indicates 0, the digital signal I is output.
  • the even-numbered flip-flops 1 1 2, 1 1 4, 1 16, 1 18, 1 2 0, 1 2 2, and 1 24 are multiplied by 1 and despread code When 1 indicates digital signal I. And the even-numbered flip-flops 1 1, 1 1 4, 1 16, 1 18, 1 2 0, 1 2, 1 2 4 and the output signal are multiplied by -1 respectively. Is also good.
  • the first to fourth adders 14 1 to 144 are 6-bit + 6-bit adders, and output a 7-bit output signal.
  • the fifth and sixth adders 145, 146 are 7-bit + 7-bit adders, and output an 8-bit output signal.
  • the seventh adder 147 is an 8-bit + 8-bit adder, and outputs a 9-bit output signal.
  • the output signal (6 bits) of the first multiplier 131 and the output signal (6 bits) of the second multiplier 1332 are added.
  • the output signal (6 bits) of the third multiplier 13 3 and the output signal (6 bits) of the fourth multiplier 13 4 are added.
  • the third adder 1 4 3 the fifth power The output signal (6 bits) of the multiplier 135 and the output signal (6 bits) of the sixth multiplier 136 are added.
  • the fourth adder 144 the output signal (6 bits) of the seventh multiplier 137 and the output signal (6 bits) of the eighth multiplier 138 are added.
  • the fifth adder 145 the output signal (7 bits) of the first adder 144 and the output signal (7 bits) of the second adder 142 are added.
  • the sixth adder 146 the output signal (7 bits) of the third adder 143 and the output signal (7 bits) of the fourth adder 144 are added.
  • the seventh adder 147 the output signal (8 bits) of the fifth adder 145 and the output signal (8 bits) of the sixth adder 146 are added.
  • the seventh adder 147 outputs the digital signal I. And despreading code sequence c 7 C 6 c 5 C 4 C 3 C 2 C, C. Correlation value with MF
  • the correlation value MFOUT is obtained and output to the outside via the output terminal 105.
  • the correlation value MFOUT can be obtained every time the 8.192 MHz clock CLK is input to the clock input terminal 102. Therefore, the digital matching filter shown in FIG.
  • the correlation value MF 0 UT can be obtained at a time interval 1/2 that of the filter.
  • the conventional digital matched filter shown in FIGS. 1 and 3 has a problem that power consumption is large. That is, in the conventional digital match filter shown in FIG. And despreading code sequence C 7 C 6 C 5 C 4 C 3 C 2 C, C.
  • a shift register with taps 10 including the first to seventh flip-flop groups 11 to 17 is used as a delay line section with taps. Since register 10 operates in synchronization with the 4.096 MHz clock CLK, power consumption increases.
  • the conventional digital matched filter shown in FIG. In order to obtain a correlation value MFOUT with the inverse spread code sequence C 7 C 6 C 5 C 4 C 3 C 2 C.
  • the shift register with tap 110 operates in synchronization with the 8.192 MHz clock CLK, so that power consumption is further increased.
  • the conventional digital matching filter as described above is used. It is necessary to construct a correlation detector using two of them. As a result, when the correlation detector is configured using the conventional digital matched filter shown in FIG. 1 or 3, there is a problem that the power consumption of the correlation detector increases.
  • this matched filter for wideband DS-CDMA has a delay unit with a tap composed of a plurality of sample and hold circuits to which analog input signals are input, and each output signal of the delay unit with a tap.
  • a plurality of multiplication circuits for multiplying by a multiplier which is a digital signal is used.
  • a digital matching filter composed entirely of digital circuits is more integrated with peripheral circuits for digital signal processing. Is better.
  • US Pat. No. 5,396,446 describes a plurality of hold circuits to which input signals are respectively input, a cyclic tapped shift register storing a multiplier, and a plurality of hold circuits.
  • a digital filter circuit including a plurality of multipliers for multiplying an output signal and each output signal of a shift register with a cyclic tap, and an adder for adding output signals of the plurality of multipliers.
  • this digital filter circuit was not conceived for the purpose of lowering power consumption compared to a conventional digital matched filter using a shift register with taps as a delay line section with taps.
  • a hold circuit is composed of an operational amplifier, two transistors, and two capacitors, and the conduction / non-conduction of the two transistors is controlled by clocks of opposite phases to minimize hold errors. It was conceived with the goal of keeping it to a minimum. Also, this digital filter circuit However, since the input data is stored and held in the capacitors of each hold circuit, the input data holding accuracy is lower than when the input data is held by a digital circuit. Further, in this digital filter circuit, the hold circuit, the multiplier and the adder are configured using analog elements such as capacitors. For this reason, in applications such as spread-spectrum communication systems where digital signal processing is mainly performed, digital matching filters composed entirely of digital circuits are more compatible with peripheral circuits for digital signal processing. Is better.
  • An object of the present invention is to provide a digital match filter that can reduce power consumption and can be easily formed into an LSI together with a peripheral circuit for digital signal processing even when used in a mobile phone or the like.
  • the first digital matched filter of the present invention is:
  • the M digital codes are stored in the first to M-th code flip-flops, respectively;
  • An output terminal of the M-th sign flip-flop is connected to a human input terminal of the first-stage sign flip-flop
  • the first digital matched filter of the present invention is a digital matched filter of M times spread and M taps configured using an FIR digital filter, which does not shift a digital signal having a large number of bits in synchronization with a clock. Since the digital code is shifted in synchronization with the clock to obtain the correlation value between them, the digital code with a large number of bits is shifted in synchronization with the clock without shifting the digital code in synchronization with the clock. Compared to a conventional digital matched filter that calculates a correlation value between the two, power consumption for storing a digital signal can be significantly reduced.
  • the second digital matched filter of the present invention is:
  • a digital matched filter for calculating a correlation value between an N-bit digital signal oversampled by a first clock having a frequency which is m times as high as that of a second clock and a digital code string composed of M digital codes.
  • the M digital codes are stored in the first to M-th code flip-flops, respectively; An output terminal of the M-th sign flip-flop is connected to an input terminal of the first-stage sign flip-flop;
  • first to M-th digital multiplication means for multiplying the output signals of the first to M-th digital selection means and the output signals of the first to M-th coding flip-flops, respectively;
  • a second digital matched filter of the present invention is a digital matched filter having M times spread (mXM) taps configured using a FI Rm-times interpolation digital filter. Since the digital code is shifted in synchronization with the clock without being shifted in synchronization with the clock and the correlation value between the two is obtained, the number of bits is large without shifting the digital code in synchronization with the clock. Compared to a conventional digital matched filter that shifts a digital signal in synchronization with a clock and obtains a correlation value between the two, power consumption for storing the digital signal can be significantly reduced.
  • the third digital matched filter of the present invention is:
  • serial / parallel conversion means for serially and digitally converting the digital signal input serially and outputting the first to m-th digital signals in parallel;
  • the serial / parallel conversion means First to m-th digital signal storage means to which the first to m-th digital signals are input, respectively, and each having M storage units;
  • the M storage units are sequentially selected one by one for each of the first to m-th digital signal storage units, and the first storage unit is selected by the selected storage unit.
  • the Mth digital signal Selection means In synchronization with the second clock, the M storage units are sequentially selected one by one for each of the first to m-th digital signal storage units, and the first storage unit is selected by the selected storage unit.
  • the M digital codes are stored in the first to M-th code flip-flops, respectively;
  • An output terminal of the M-th sign flip-flop is connected to an input terminal of the first-stage sign flip-flop
  • first to M-th digital multiplication means for multiplying the output signals of the first to M-th digital selection means and the output signals of the first to M-th coding flip-flops, respectively;
  • the third digital matched filter of the present invention is a first digital filter having m times the frequency of the second clock using m digital spread filters of M times spread and M taps configured using FIR digital filters.
  • the digital code with a large number of bits is shifted in synchronization with the clock instead of being shifted in synchronization with the clock.
  • the digital code with a large number of bits is shifted in synchronization with the clock to shift the digital code without synchronizing with the clock to obtain the correlation value between the two.
  • the power consumption for storing digital signals can be significantly reduced.
  • Fig. 1 shows an 8-fold spread 8-tap data constructed using an FIR digital filter. It is a block diagram which shows the conventional example of a digital pine chitofil.
  • FIG. 2 is a diagram for explaining a multiplication procedure in the digital matched filter shown in FIG.
  • FIG. 3 is a block diagram showing a conventional example of an 8 ⁇ spread 16-tap digital matched filter configured using a FIR double interpolation digital filter.
  • FIG. 4 is a block diagram showing a digital Matsuchito filter according to the first embodiment of the present invention.
  • FIG. 5 is a diagram for explaining the procedure of multiplication in the digital Matsuchito filter shown in FIG.
  • FIG. 6 is a block diagram showing a write selection circuit provided in the digital matched filter according to the second embodiment of the present invention.
  • FIG. 7 is a timing chart for explaining the operation of the write selection circuit shown in FIG.
  • FIG. 8 is a block diagram showing a digital matched filter according to a third embodiment of the present invention.
  • FIG. 9 is a block diagram showing a digital matched filter according to a fourth embodiment of the present invention.
  • FIG. 10 is a block diagram showing a digital matched filter according to a fifth embodiment of the present invention.
  • the digital matched filter according to the first embodiment of the present invention is an 8-fold spread 8-tap digital matching filter configured using an FIR digital filter.
  • a clock input terminal 202, a storage unit 210 composed of first to eighth flip-flop groups 2 11 to 2 18, and first to eighth write selection flip-flops A write selection circuit 220 composed of a shift register with a cyclic tap consisting of 2 2 1 to 2 28 and a first to eighth despreading code flip-flops 2 3 1 to 2 3 8
  • the first to eighth flip-flop groups 21 1 to 21 8 constituting the storage unit 210 are each composed of six flip-flops connected in parallel with each other.
  • the signal input terminal 201 is a digital signal I generated by sampling an analog signal (for example, a spread spectrum signal) at a sampling frequency of 4.096 MHz. Is entered. Digital signal I. Is a 6-bit 2's complement digital signal synchronized with the 4.096 MHz clock CLK input to the clock input terminal 202.
  • the digital signal I is supplied to the data input terminal D of the first to eighth flip-flop groups 21 1 to 21 8 constituting the storage unit 210. Is entered.
  • the clock input terminals C of the first to eighth flip-flop groups 2 1 1 to 2 18 are connected to the first to eighth write selection flip-flops 2 2 1 to 2 which constitute the write selection circuit 220. 2 28 output signals are input.
  • the first to eighth write-selection flip-flops 221-28 that constitute the write-selection circuit 220 are set to "1" at any one of the write-selection flip-flops. (Logical high level) is written, and "0" (Logical low level) is written to other write-select flip-flops.
  • "1" is written only to the eighth write selection flip-flop 228.
  • the clock CLK terminal is input to the clock input terminal C of the first to eighth write selection flip-flops 22 1 to 22 28.
  • despreading code sequence bit C 7 C 6 C 5 C 4 C 3 C 2 C, C. are written respectively.
  • the despreading code C is used in the initial state.
  • ⁇ (: 7 are stored in the first to eighth despreading code flip-flops 23 1 to 23 38 in the order of despreading code C 7 to despreading code C.
  • the clock CLK is input to the clock input terminal C of the first to eighth despreading code flip-flops 2 31 to 2 38, and the first to eighth despreading codes are synchronized with the clock CLK.
  • CC 7 are sequentially shifted from the first despreading code flip-flop 231 to the eighth despreading code flip-flop 238.
  • the despreading code shifted to the eighth despreading code flip-flop 238 is shifted to the first despreading code flip-flop 231 in synchronization with the next clock CLK. .
  • the first to eighth despreading code flip-flops 231 to 238 output the despreading code C in synchronization with the clock CLK. Are output while being shifted in order from the despreading code C 7 .
  • the first to eighth multipliers 241-1 to 248 are 6-bit ⁇ 1-bit multipliers, and output 6-bit output signals.
  • the output signals (6 bits) of the first to eighth flip-flop groups 211 to 218 and the first to eighth inverses are output.
  • Multiplication is performed with the despreading code (1 bit) output from the spreading code flip-flops 2 31 to 2 38. For example, when the despreading code indicates 1, the multipliers 24 1 to 2 48 multiply the output signals of the first to eighth flip-flop groups 2 1 1 to 2 18 by 1 Is performed, and when the despreading code indicates 0, the output signals of the first to eighth flip-flop groups 2 1 1 to 2 18 are multiplied by 11.
  • the despreading code (:) stored in the eighth despreading code flip-flop 238 of the despreading code sequence shift register 230 is synchronized with the first despreading code in synchronization with the clock CLK.
  • the first sampling data D. is multiplied by the despreading code C. in the first multiplier 24 1.
  • An output signal indicating the value of XC is output from the first multiplier 24.
  • the second sampling data of the digital signal I. is input to the signal input terminal 201.
  • Each despreading code stored in the column shift register 230 is shifted in synchronization with the clock CLK, and as a result, is shifted to the first despreading code flip-flop 231 in the first operating state.
  • the despreading code C Q is shifted to the second despreading code flip-flop 232 and the despreading code shifted to the eighth despreading code flip-flop 238 in the first operating state.
  • C is the flip-flop for the first despreading code
  • the multiplication of the second sampled data D, and the inverse spread code (: is performed by the second multiplier 24 2, and the first sampled data D Is multiplied by the despreading code d in the first multiplier 24 1. Therefore, D, XC.
  • An output signal indicating the value of D is output from the second multiplier 242 and D.
  • the output signal indicating the value of X d is output from the first multiplier 24 1.
  • digital signal I is applied to signal input terminal 201.
  • sampling data D 2 is inputted in synchronization with the clock CLK 3 th of, shifted to the write select circuit 2 second write select flip-flop 22 2 of 20 in the second operating state "1 Is shifted to the third write selection flip-flop 222 in synchronization with the clock CLK.
  • "1" is input only to the clock input terminal C of the third shift register group 2 13 of the storage section 210, and the third sampling data D 2 is stored in the third shift register group 2 1 Captured by 3 and held.
  • the first flip-flop group 211 stores the first sampling data D captured in the first operation state.
  • the second flip-flop group 211 holds the second sampling data D and the force taken in the second operation state as they are. Further, as a result of shifting each despread code stored in the despread code sequence shift register 230 in synchronization with the clock CLK, the second despread code flip-flop 23 despread code C shifted to 2. The despreading code d shifted to the third despreading code flip-flop 233 and shifted to the first despreading code flip-flop 231 in the second operating state is converted to the second despreading code d.
  • the despreading code shifted to the spreading code flip-flop 232 and shifted to the eighth despreading code flip-flop 238 in the second operating state C 2 First, the first despreading code flip-flop 23 Shifted to 1.
  • the multiplication of the third sampled data D 2 and the despreading code (: is performed by the third multiplier 243, and the multiplication of the second sampled data and the despreading code C, is performed by the second multiplier 243.
  • the multiplier 242 performs multiplication of the first sampled data D. and the despreading code C 2 in the first multiplier 241.
  • the output of the multiplier 242 indicates the value of D 2 XC.
  • the first to seventh flip-flop groups 21 1 to 21 17 contain the first to seventh sampling data D captured up to the seventh operation state. ⁇ D 6 is, respectively it is held as it is.
  • the first to eighth despread code flip-flops 2 3 1 to 8 238 stores despreading codes C ⁇ to Co, respectively.
  • the digital signal I held in the first to eighth flip-flops 21 1 to 21 8 of the storage unit 210 is obtained.
  • the multiplication is performed by the first through eighth multipliers 241-248, respectively.
  • the output signal indicating the value of Ds XC is output from the eighth multiplier 248, the output signal indicating the value of Ds XC, is output from the seventh multiplier 2 47, and the output signal indicating the value of D 5 XC 2
  • the signal is output from the sixth multiplier 246, the output signal indicating the value of D 4 XC 3 is output from the fifth multiplier 245, and the output signal indicating the value of D 3 XC 4 is output from the fourth multiplier 246.
  • An output signal indicating the value of D 2 XC 5 is output from the third multiplier 24 3, and an output signal indicating the value of XC 6 is output from the second multiplier 24 22.
  • Output D An output signal indicating the value of XC is output from the first multiplier 241.
  • digital signal I is output.
  • digital signal I is applied to signal input terminal 201.
  • 9 th with sampling data D 8 is input in synchronization with the clock CLK
  • the dynamic of the eighth In the operation state "1" shifted to the eighth write selection flip-flop 222 of the write selection circuit 222 is shifted to the first write selection flip-flop 222 in synchronization with the clock CLK. Is done.
  • This result is inputted only "1" to the clock input terminal C of the storage portion 2 1 a first shift register group 2 1 1 0, 9 th sampling data D 8 is the first shift register group 2 1 1 Captured and retained.
  • the second to eighth flip-flop groups 21 1 to 21 8 contain the second to eighth sampling data D, to D 7 taken up to the eighth operation state, respectively.
  • the first despreading code flip-flop 2 31 has the despreading code.
  • C There are stored, in the second to despreading code flip-flop 2 3 2-2 3 8 eighth despreading code C 7 -C, but are respectively stored.
  • the digital signal I held in the first flip-flop 211 of the storage unit 210.
  • the output signal indicating the value of D is output from the first multiplier 24 1, the output signal indicating the value of D 7 XC, is output from the eighth multiplier 248, and the output signal indicating the value of D 6 XC 2 Is output from the seventh multiplier 24 7 and an output signal indicating the value of D 5 XC 3 is output from the sixth multiplier 24 6 and the output signal indicating the value of D 4 XC 4 is output from the fifth multiplier 24 7.
  • An output signal indicating the value of D 3 XC 5 is output from the fourth multiplier 244, and an output signal indicating the value of D 2 ⁇ C 6 is output from the third multiplier 243.
  • An output signal indicating the value of XC 7 is output from the second multiplier 24.
  • the digital signal I The first eight sampling data D 7 D 6 D 5 D 4 D 3 D 2 D, the eight sampling data after one sampling from Do D 8 D 7 D 6 D 5 D 4 D 3 D 2 D, the despreading code sequences of the 8-bit C 7 C 6 C 5 C 4 C 3 C 2 c, c. All the multiplications necessary to determine the correlation value with are performed. Thereafter, the same operation is repeated.
  • the first to fourth adders 25 1 to 25 4 are 6-bit + 6-bit adders, and output a 7-bit output signal.
  • the fifth and sixth adders 25 5 and 25 6 are 7-bit + 7-bit adders, and output an 8-bit output signal.
  • the seventh adder 257 is an 8-bit + 8-bit adder, and outputs a 9-bit output signal.
  • the output signal (6 bits) of the first multiplier 241 and the output signal (6 bits) of the second multiplier 2 42 are added.
  • the output signal (6 bits) of the third multiplier 243 and the output signal (6 bits) of the fourth multiplier 244 are added.
  • the output signal (6 bits) of the fifth multiplier 255 and the output signal (6 bits) of the sixth multiplier 255 are added.
  • the output signal (6 bits) of the seventh multiplier 247 and the output signal (6 bits) of the eighth multiplier 248 are added.
  • the output signal (7 bits) of the first adder 251 and the output signal (7 bits) of the second adder 255 are added.
  • the output signal (7 bits) of the third adder 253 and the output signal (7 bits) of the fourth adder 2554 are added.
  • the output signal (8 bits) of the fifth adder 255 and the output signal (8 bits) of the sixth adder 256 are added.
  • the digital signal I for each clock CLK Writing to the storage unit 210 is performed only by one of the first to eighth flip-flop groups 211 to 218. Therefore, assuming that the power consumption of one flip-flop constituting each of the flip-flop groups 2 11 to 2 18 is W, the power consumption in the storage unit 210 is 6 W.
  • the digital matched filter according to the present embodiment The first to eighth write-selection flip-flops 2 21 to 2 28 forming the write selection circuit 220 and the first to eighth flip-flops for forming the despread code sequence shift register 230 are formed.
  • FIG. 1 shows the power consumption of the first to eighth multipliers 241 to 248 and the first to seventh adders 251 to 257 of the digital matched filter according to the present embodiment.
  • the power consumption of the digital matched filter according to the embodiment is 22 WZ 42 W 1 Z 2 as compared with the power consumption of the conventional digital matching filter shown in FIG.
  • an M-fold spread M-tap digital matched filter uses a digital signal I.
  • each flip-flop group of the storage unit 210 is composed of N flip-flops, and the write selection circuit 2 220
  • the shift register with tap 10 is composed of (M ⁇ 1) N flip-flops, so the shift register with tap 10 At (M-1) NW.
  • M the power consumption of the digital Matsuchito filter according to the present embodiment is 1 / M + 1 compared to the power consumption of the conventional digital matching filter shown in FIG. / N + 1 / N.
  • the despreading code sequence C 7 Ce Cs C ⁇ Cs Cs C (:.. despreading codes constituting the was 1 bit tooth force, and despreading code sequence C 7 Ce C 5 C 4 Ca C 2
  • each despreading code is 2 or more (however, the number of bits of each despreading code is smaller than that of digital signal I.)
  • each despreading code is a two-bit code indicating 1, 0, and 11. If the number of bits of each despreading code is 2 or more, a flip-flop group including two or more flip-flops connected in parallel with each other instead of the despreading code string shift register 230 shown in FIG. It is sufficient to use a shift register for a despreading code string in which a shift register with a cyclic tap is configured by using eight of them.
  • the first to eighth multipliers 2 4 1 to 2 4 8 do not need to be multipliers constituted by logic circuits, and may output the same multiplication result (for example, when the despreading code is 1, A circuit which outputs the input signal as it is and inverts the code bit of the input signal and outputs the signal when the despreading code is 0 (multiplication of coefficient -1).
  • the digital matched filter according to the second embodiment of the present invention includes the write selection circuit 300 shown in FIG. 6 instead of the write selection circuit 220 shown in FIG. Different from the digital matched filter according to the embodiment.
  • the write selection circuit 300 provided in the digital matched filter according to the present embodiment includes first to eighth write selection flip-flops 31 1 to 3 18 and a selector circuit 320. It is configured using a cyclic tapped shift register consisting of The clock CLK of 4.096 MHz is input to the clock input terminal C of the first to eighth write selection flip-flops 311 to 318 via the clock input terminal 301. . A reset signal RS is applied to the reset terminal R of the first to eighth write selection flip-flops 3 11 to 3 18. Input via input terminal 302. The output signal Q 8 of the eighth write selection flip-flop 318 is input to the first input terminal A of the selector circuit 320.
  • the power supply voltage Vcc (a voltage corresponding to a high level in a logical value) is input to the second input terminal B of the selector circuit 320.
  • the write timing control signal WE is input to the selection terminal S of the selector circuit 320 via the write timing control signal input terminal 303.
  • the output terminal Y of the selector circuit 320 is connected to the data input terminal D of the first write selection flip-flop 311.
  • the second input terminal B is selected when the write timing control signal WE is "1" (logical level, high level), and the write timing control signal WE is "0" (logical level). (Low level), the first input terminal A is selected.
  • the operation of the write selection circuit 300 will be described with reference to the timing chart shown in FIG. Time t. Since the reset signal RS is "0" at a time earlier than that, the first to eighth write-selection flip-flops 311 to 318 are all reset, and the first to eighth write-selection flip-flops 311 to 318 are reset.
  • the output signals QQ 8 of the write selection flip-flops 31 1 to 318 are all set to 0.
  • Time t After the reset signal RS is set to "1" at time t and the write timing control signal WE is set to "1" at time t, the selector circuit 320 selects the second input terminal B, The output signal output from the output terminal Y of the selector circuit 320 is "1".
  • the output signal Q, of the first write selection flip-flop 311 at time t is captured and held in the second write selection flip-flop 312, so that the second write selection flip-flop 312
  • the output signal Q 2 of the flip flop 3 1 2 becomes “1”.
  • the third to eighth write selection flip-flops 3 13 to 3 18 have output signals Q 2 to 3 17 of the second to seventh write selection flip-flops 3 12 to 3 17 at time t. since Q 7 is held captured respectively, the output signal Q 3 to Q 8 of the third to eighth write selection flip-flop 3 1 3-3 1 8 remains "0". Thereafter, as a result of the same operation being repeated, as shown in FIG.
  • the “1” captured and held by the first write-selection flip-flop 3 1 1 at the time 1st is synchronized with the clock CLK.
  • the write select flip-flop 311 is shifted toward the eighth write select flip-flop 318.
  • the "1” captured and held by the eighth write selection flip-flop 318 is shifted to the first write selection flip-flop 311 in synchronization with the clock CLK.
  • the power consumption of the digital matching filter in this embodiment is different from the power consumption of the digital matched filter according to the first embodiment only in that the power consumption of the selector circuit 320 is added. Power consumption can be reduced compared to the conventional digital multi-filter shown in Fig. 1.
  • the digital matched filter according to the third embodiment of the present invention is an eight-fold spread 16-tap digital matched filter configured by using a FIR double capture digital filter, as shown in FIG. ,
  • Selector circuit group A shift register for a despreading code sequence configured by using a cyclic tapped shift register composed of 451 to 458 and first to eighth despreading code flip-flops 461 to 468 460, first to eighth multipliers 471 to 478, first to seventh adders 481 to 487, and an output terminal 405.
  • each of the first to sixteenth flip-flop groups 4 1 1 to 4 26 included in the storage unit 4 10 includes six flip-flops connected in parallel with each other.
  • the first to eighth selector circuit groups 451 to 458 are each composed of six selector circuits connected in parallel with each other.
  • the signal input terminal 401 is a digital signal I generated by oversampling an analog signal (spread spectrum signal) twice at a sampling frequency of 8.192 MHz. Is entered.
  • Digital signal I. Is a 6-bit 2's complement digital signal synchronized with the 8.192 MHz first clock CLK1 input to the first clock input terminal 402.
  • the digital signal I is applied to the data input terminals D of the 1st to 16th flip-flop groups 411 to 426 that constitute the storage section 410. Force input.
  • the clock input terminals C of the first to sixteenth flip-flop groups 4 11 1 to 4 26 are connected to the first to 16 th write selection flip-flops 4 3 constituting the write selection circuit 4 30.
  • Output signals 1 to 4 4 6 are input.
  • the first to sixteenth write-selection flip-flops 431 to 446 constituting the write-selection circuit 43 0 have "1" in one of the write-selection flip-flops. It has been written, and the other write selection flip-flops are written with "0" force.
  • the first to sixth write selection flip-flops 431 to 446 have a clock input terminal C to which a first clock CLK1 is input. When the first clock CLK 1 is input to the clock input terminal C of the 16th write select flip-flop 446, the 16th write select flip-flop 4
  • the second clock input terminal 4003 receives a second clock CLK2 of 4.096 MHz.
  • the selection terminal S of each of the first to eighth selector circuit groups 45 1 to 45 58 receives the second clock CLK2 at the selection terminal S, and the second clock CLK2 power “1” In this case, the first input terminal A is selected, and when the second clock CLK2 is "0", the second input terminal B is selected. Therefore, when the second clock CLK2 is "1", the odd numbers of the storage units 4 10 connected to the first input terminals A of the first to eighth selector circuit groups 4 51 to 4 58 respectively are set.
  • the output signals of the fourth flip-flop group 4 11, 4 13, 4 15, 4 17, 4 19, 4 2 1, 4 2 3, 4 25 are supplied to the first to eighth selector circuits.
  • the output is output from the output terminals Y of the groups 45 1 to 4 58.
  • the storage units 4 10 connected to the second input terminals B of the first to eighth selector circuit groups 45 1 to 45 58 respectively are not connected.
  • the output signals of the even-numbered flip-flop groups 4 12, 4 14, 4 16, 4 18, 4 20, 4 22, 4 24, 4 26 are the first to eighth selector circuits.
  • the signals are output from the output terminals Y of the groups 4 51 to 4 58, respectively.
  • the first to eighth despreading code flip-flops 46 1 to 4 68 constituting the despreading code sequence shift register 46 0 have 8-bit despreading code sequences C 7 C 6 C 5 C 4 C 3 C 2 C, C. Are written respectively.
  • the despreading code C is used in the initial state for simplicity.
  • To C 7 are the inverse spreading code C 7 to the inverse spreading code C. are stored in the first to eighth despreading code flip-flops 461 to 468, respectively.
  • the first to eighth despreading code flip-flops 46 1 to 468 have a clock input terminal C, which is synchronized with the first clock CLK 1 of 8.192 MHz. Of the first to eighth despreading codes in synchronization with the second clock CLK2.
  • Each despreading code stored in flip-flops 4 6 1 to 4 6 8 is shifted from the first flip-flop 4 6 1 for the de-spreading code to the 8 th flip-flop 4 6 8 for the de-spreading code. .
  • the despreading code shifted to the eighth despreading code flip-flop 468 is supplied to the first despreading code flip-flop 461 in synchronization with the next second clock CLK2. Will be shifted.
  • the first to eighth despreading code flip-flops 46 1 to 468 output the despreading code C in synchronization with the second clock CLK 2. Are output while being shifted from the despreading code C in the order of seven .
  • the first to eighth multipliers 47 1 to 47 8 are 6-bit ⁇ 1-bit multipliers, and output a 6-bit output signal.
  • the output signals (6 bits) of the first to eighth selector circuit groups 45 1 to 45 8 and the first to eighth despreading codes The multiplication with the despreading code (1 bit) output from the flip-flops 46 1 to 4 68 is performed.
  • the multipliers 471 to 478 for example, when the despreading code indicates 1, the multiplication of the output signals of the first to eighth selector circuit groups 451 to 458 by 1 is performed.
  • the despreading code indicates 0, the output signals of the first to eighth selector circuit groups 45 1 to 45 58 are multiplied by ⁇ 1.
  • the first to fourth adders 48 1 to 48 4 are 6-bit + 6-bit adders, and output a 7-bit output signal.
  • the fifth and sixth adders 485 and 486 are 7-bit + 7-bit adders, and output an 8-bit output signal.
  • the seventh adder 487 is an 8-bit + 8-bit adder, and outputs a 9-bit output signal.
  • the output signal (6 bits) of the first multiplier 471 and the output signal (6 bits) of the second multiplier 472 are added.
  • the output signal (6-bit) of the third multiplier 473 and the output signal (6-bit) of the fourth multiplier 474 are added.
  • the third adder 483 adds the output signal (6 bits) of the fifth multiplier 475 and the output signal (6 bits) of the sixth multiplier 476. .
  • the output signal (6 bits) of the seventh multiplier 479 and the output signal (6 bits) of the eighth multiplier 478 are added.
  • the output signal (7 bits) of the first adder 481 and the output signal (7 bits) of the second adder 482 are added.
  • 6th adder 4 8 6 the output signal (7 bits) of the third adder 483 and the output signal (7 bits) of the fourth adder 484 are added.
  • the seventh adder 487 the output signal (8 bits) of the fifth adder 485 and the output signal (8 bits) of the sixth adder 486 are added.
  • the digital matched filter when 16 first clocks CLK 1 are input from the initial state, the first to the second constituents of the storage unit 410 are provided.
  • the first 1st to 16th sampling data D of the digital signal I 0 are supplied to 16 flip-flop groups 4 1 1 to 426. Together to D 15 is held their respective written and, despreading code sequence shift register 460 to the first to eighth flip-flops 46 1 to 468 to configure, respectively despreading code C 7 ⁇ Co Shifted and held.
  • the second clock CLK 2 is "1"
  • the digital signal I is output by the first to eighth selector circuit groups 451 to 458.
  • the odd-numbered sampling data D of , D 2 , D 4 , D 6 , D 8 , D 10 , D, 2 , D, 4 are selected in the seventh adder 487 so that D 14 X Co + D 12 X d + D10X C 2 + D 8 XC 3 + D 6 XC 4 + D 4 XC 5 + D 2 XC 6 + D. XC 7 is obtained.
  • the digital signal I is output by the first to eighth selector circuit groups 451 to 458.
  • Even-numbered sampled data D,, D 3, D 5, D 7, D 9, Dn, in D 13, D, and more 5 Chikaraku be selected, a seventh adder 487, D 15 XC. + D 13 XC 1 + Di, xC 2 + D 9 x C 3 + D 7 XC 4 + D 5 XC 5 + D 3 XC 6 + D> XC 7 is obtained, and the digital signal I is obtained.
  • the digital matched filter according to the present embodiment and the conventional digital filter shown in FIG. The comparison of the power consumption with the digital filter will be described.
  • the digital signal I At the time of writing, the first to sixteenth flip-flop groups 411 to 426 constituting the storage section 410 operate only one by one in synchronization with the first clock CLK1. Therefore, assuming that the power consumption of one flip-flop is W, the power consumption in the storage unit 410 is the sum of the power consumption of the six flip-flops constituting each flip-flop group. 6 W.
  • the first to sixteenth write selection flip-flops 431 to 446 constituting the write selection circuit 4330 operate each time the first clock CLK1 is input. The power consumption is 16W.
  • FIG. 3 shows the power consumption of the first to eighth multipliers 47 1 to 47 8 and the first to seventh adders 48 1 to 48 7 of the digital matched filter according to this embodiment.
  • the power consumption of the first to eighth multipliers 13 1 to 13 38 and the first to seventh adders 14 1 to 14 7 of the conventional digital matched filter is the same. Therefore, the power consumption of the first to eighth selector circuit groups 45 1 to 458 of the digital matched filter according to the present embodiment is small.
  • the power consumption of the filter is 26W / 84W 1/3 compared to the power consumption of the conventional digital matched filter shown in Fig. 3.
  • the digital signal I is used for the M tap digital matched filter with the FI Rm multiplication filter configuration.
  • the storage unit 410 is composed of MN flip-flops
  • the write selection circuit 430 is composed of M write-selection flip-flops
  • the despread code string shift register 460 is It is composed of M / m despreading code flip-flops.
  • Each flip-flop group constituting the storage unit 410 operates only one at a time in synchronization with the first clock CLK 1, and the shift register 460 for the despreading code sequence is Since it operates in synchronization with the second clock CLK2 having a frequency of lZm of the frequency of the first clock CLK1, the storage unit 410 of the digital matched filter according to the present embodiment, the write selection circuit 430, and the despreading code
  • the tapped shift register 110 is composed of (M-1) N flip-flops, so the tapped shift register 1
  • M since M >> 1, the power consumption of the digital matching filter according to this embodiment is 1 M + 1ZN + compared to the power consumption of the conventional digital matched filter shown in FIG. lZm 2 N.
  • first to 16th write selection flip-flops and a write selection circuit 300 as shown in FIG. A write selection circuit configured using a cyclic tap shift register including a selector circuit may be used.
  • each despreading code that composes is 1 bit. And power, and despreading code sequence C 7 C 6 C 5 C 4 C 3 C 2 C, C.
  • the number of bits of each despreading code that composes is more than two (however, the number of bits of each despreading code is smaller than the number of bits of digital signal I.).
  • each despreading code is a two-bit code indicating 1, 0, or 1.
  • the number of bits of each despreading code is two or more, two or more flip-flops connected in parallel with each other are used instead of the despreading code string shift register 460 shown in FIG. It is sufficient to use a shift register for a despreading code sequence in which a cyclic tap shift register is configured using eight flip-flop groups.
  • the first to eighth multipliers 4 7 1 to 4 7 8 do not need to be multipliers constituted by logic circuits, and may output the same multiplication result (for example, when the despreading code is 1, A circuit that outputs the input signal as it is and, when the despreading code is 0 (multiplication by a coefficient of 1), inverts and outputs the code bit of the input signal).
  • the digital matched filter according to the fourth embodiment of the present invention comprises a digital signal I oversampled at 8.192 MHz. Is a digital match filter that is input serially in synchronization with a clock of 8.192 MHz. As shown in FIG. 9, a signal input terminal 501 and a clock input terminal 5 are provided.
  • a first write selection circuit 520 constituted by using a cyclic tap shift register composed of first to eighth write selection flip-flops 5 2 1 to 5 2 8;
  • a second storage unit 5300 comprising flip-flop groups 531 to 538 of the same type, and a cyclic tap comprising 9th to 16th write-selection flip-flops 541 to 548
  • a second write selection circuit 540 configured by using a shift register with the first, second, third, and eighth selector circuit groups 55 1 to 55 8;
  • the eighth to eighth despreading code flip-flops 56 1 to 56 68, and a despreading code sequence shift register 560 configured using a cyclic tapped shift register, and the first to eighth multiplications 5 7 1 to 5 7 8, first to seventh adders 5 8 1 to 5 8 7, and an output terminal 5 0 5.
  • first to eighth flip-flop groups 511 to 518 forming the first storage section 5110 and the ninth to first sections forming the second storage section 5330 are formed.
  • Each of the six flip-flop groups 531 to 538 is composed of six flip-flops connected in parallel with each other.
  • Each of the first to eighth selector circuit groups 55 1 to 55 58 is composed of six selector circuits connected in parallel to each other.
  • the signal input terminal 501 is used to generate an 8.1 signal generated by oversampling an analog signal (spread spectrum signal) at a sampling frequency of 8.192 MHz. 9 Digital signal I with a period of 2 MHz. Is entered. Digital signal I. Is a 6-bit two's complement digital signal. Digital signal I. Is the first digital signal I, which is converted from serial / parallel by the serial Z / parallel converter 590 and includes odd-numbered sampling data. , And it is separated into even-numbered sampling de one data or Ranaru digital signal I of the ⁇ 0 2.
  • First digital signal I 0 1 is output from the first output terminal A of the serial / parallel converter 5 9 0 in the first storage unit 5 1 0, the second digital signal I 02 is Shirianore Z parallel conversion It is output from the second output terminal B of the device 590 to the second storage section 530.
  • Data input terminals D of the first to eighth flip-flop groups 5 11 to 5 18 constituting the first storage unit 5 10 are a first output of the serial / parallel converter 5 02 Connected to terminal A.
  • the clock input terminals C of the first to eighth flip-flop groups 5 11 to 5 18 are connected to the first to eighth write selection flip-flops constituting the first write selection circuit 520.
  • the output signals of the steps 52 1 to 52 28 are input respectively.
  • the first to eighth write-selection flip-flops 5 2 1 to 5 28 8 are written in and held by any one of the write-selection flip-flops. "0" is written and held in the write select flip-flop.
  • the data input terminals D of the ninth to sixteenth flip-flop groups 531 to 538 forming the second storage unit 5300 are connected to the second output terminal B of the serial Z / parallel converter 590. It is connected.
  • the clock input terminals C of the ninth to sixteenth flip-flop groups 531 to 538 are connected to the first to eighth write selection flip-flops constituting the second write selection circuit 540. 5 4 1 to 5 4 8 output signals are input.
  • "1" is written and held in any one of the write selection flip-flops in the initial state, and the other write is performed. "0" is written and held in the selection flip-flop.
  • the clock input terminal C of the ninth to sixteenth write selection flip-flops 54 1 to 54 48 is connected to the clock CLK whose polarity has been inverted by the inverter 595 (hereinafter referred to as “inverted clock CLKB”). ) Is entered.
  • inverted clock CLKB was input to the clock input terminal C of the 16th write selection flip-flop 548, the 16th write selection flip-flop 548 was held.
  • the clock CLK is input to the selection terminal S of each of the selector circuits constituting the first to eighth selector circuit groups 55 1 to 55 58, and when the clock CLK power is “1”, the first clock is input.
  • the input terminal A is selected, and the second input terminal B is selected when the clock CLK level is "0". Therefore, when the clock CLK is "1", the first to eighth selector circuit groups 55 1 to 55 58 connected to the first input terminals A of the first input terminals A, respectively.
  • the output signals of the first to eighth flip-flop groups 5 11 to 5 18 constituting the first storage unit 5 10 are selected, and the output signals of the first to eighth selector circuit groups 55 1 to 58 58 are selected. Output from the output terminal Y.
  • the second storage section 530 connected to the second input terminal B of each of the first to eighth selector circuit groups 551 to 558 is constituted.
  • the output signals of the ninth to sixteenth flip-flop groups 5 3 1 to 5 38 are selected and output from the output terminals Y of the first to eighth selector circuit groups 55 1 to 55 8 respectively. Is done.
  • despreading code flip-flop 5 6 1-5 6 8 constituting the despread code sequence for the shift register 5 6 0 8 despread bit code sequence C 7 C 6 C 5 C 4 C 3 C 2 d C. are respectively stored. Since, because of easy single description, in the initial state, the despreading code C 7 -C. It is assumed that the first to eighth despreading code flip-flops 56 1 to 56 8 are stored respectively.
  • the clock CLK is input to the clock input terminal C of the first to eighth despreading code flip-flops 56 1 to 56 68, and the first to eighth despreading are performed in synchronization with the clock CLK.
  • Each of the despreading codes stored in the code flip-flops 561 to 568 is shifted from the first despreading code flip-flop 561 to the eighth despreading code flip-flop 568. Is done.
  • the despreading code shifted to the eighth despreading code flip-flop 568 is shifted to the first despreading code flip-flop 561 in synchronization with the next clock CLK. .
  • the first to eighth despreading code flip-flops 561 to 568 output the despreading code C in synchronization with the clock CLK. Are output while being shifted in reverse order from the despreading code C 7 .
  • the first to eighth multipliers 57 1 to 57 78 are 6-bit ⁇ 1-bit multipliers, and output a 6-bit output signal.
  • the first digital signal Io (6 bits) output from the first to eighth selector circuit groups 55 1 to 55 8 and the first To the eighth despreading code flip-flops 56 1 to 56 6.
  • Multiplication power with the despreading code (1 bit) output from the clock CLK is “1”.
  • the second digital signal I 02 (6 bits) output from the selector circuit group 55 1 to 558 and the flip-flops 56 1 to 568 for the first to eighth despreading codes Despreading code (1 bit) Is performed during the period of clock CLK and "0".
  • multipliers 571 to 578 for example, when the despreading code indicates 1, multiplication of the output signals of the first to eighth selector circuit groups 55 1 to 55 8 by 1 is performed. When the inverse spread code indicates 0, the output signals of the first to eighth selector circuit groups 55 1 to 55 8 are multiplied by 11 respectively.
  • the first to fourth adders 58 1 to 58 4 are 6-bit + 6-bit adders, and output a 7-bit output signal.
  • the fifth and sixth adders 585 and 586 are 7-bit + 7-bit adders, and output an 8-bit output signal.
  • the seventh adder 5887 is an 8-bit + 8-bit adder, and outputs a 9-bit output signal.
  • the first adder 581 the output signal (6 bits) of the first multiplier 571 and the output signal (6 bits) of the second multiplier 5772 are added.
  • the second adder 582 the output signal (6 bits) of the third multiplier 573 and the output signal (6 bits) of the fourth multiplier 574 are added.
  • the third adder 583 adds the output signal (6 bits) of the fifth multiplier 575 and the output signal (6 bits) of the sixth multiplier 576.
  • the fourth adder 584 the output signal (6 bits) of the seventh multiplier 577 and the output signal (6 bits) of the eighth multiplier 578 are added.
  • the fifth adder 585 the output signal (7 bits) of the first adder 581 and the output signal (7 bits) of the second adder 582 are added.
  • the sixth adder 586 the output signal (7 bits) of the third adder 583 and the output signal (7 bits) of the fourth adder 584 are added.
  • the seventh adder 587 the output signal (8 bits) of the fifth adder 585 and the output signal (8 bits) of the sixth adder 586 are added.
  • the first to eighth constituents of the first storage unit 5110 are configured.
  • a flip opening-up group 5 1 5 1 8 the first digital signal I 0 1 of the first 1st through eighth sampling data D.
  • To D 7 are written and held in each of the flip-flop group 5 3 1-5 3 6 of ninth to 1 6 constituting the second storage unit 5 3 0, the second digital signal 1 0 2 First 1st to 8th sampling data d.
  • To d 7 it is written and held in each of opposite
  • the first to eighth despreading code flip-flops 56 1 to 58 6 constituting the spreading code sequence shift register 560 are provided with despreading codes C 7 to C 7 .
  • the first to eighth write selection circuits 520 and 540 are replaced with the first to eighth write selection circuits 300 as shown in FIG.
  • a write selection circuit configured using a cyclic tap shift register including a write selection flip-flop and a selector circuit may be used.
  • each despreading code constituting the despreading code sequence C 7 Cs Cs C ⁇ Cs Cs d C ⁇ is one bit.
  • each despreading code is a two-bit code indicating 1, 0, and 1 1.
  • each despreading code is a flip-flop group consisting of two or more flip-flops connected in parallel with each other is used instead of the despreading code string shift register 560 shown in FIG.
  • a shift register for a despreading code sequence in which eight shift registers with cyclic taps are used may be used.
  • the first to eighth multipliers 57 1 to 57 78 need not be multipliers constituted by logic circuits, but may be means for outputting the same multiplication result (for example, when the despreading code is 1, A circuit that outputs the input signal as it is and, when the despreading code is 0 (multiplication by a coefficient of 1), inverts and outputs the code bit of the input signal).
  • the digital matched filter according to the fifth embodiment of the present invention is an eight-fold spread 8-tap digital matched filter configured using a storage element, and as shown in FIG. 0, a clock input terminal 602, an address counter 650, a storage section 610 comprising first to eighth memories 611 to 618, and a first to eighth inverse.
  • Spreading code flip-flops 6 2 1 to 6 2 8 A shift register for despreading code sequence 6 20 composed of a shift register with a cyclic tap, and first to eighth multipliers 6 31 to 63 8, first to seventh adders 64 1 to 64 7, and an output terminal 65.
  • the addresses of the first to eighth memories 61 1 to 61 8 constituting the storage section 61 0 are respectively set to addresses 0 to 7.
  • a digital signal I 0 generated by sampling an analog signal (spread spectrum signal) at a sampling frequency of 4.096 MHz is input to the signal input terminal 61.
  • the digital signal I is input to the data input terminals of the first to eighth memories 61 1 to 61 8 that constitute the storage section 61 0. Is entered.
  • the output signals of the address counter 650 are input to the address input terminals of the first to eighth memories 61 1 to 61 18.
  • the address counter 65 0 is a 3-bit counter that counts the clock CLK input from the clock input terminal C. Note that the initial state In this example, it is assumed that the output signal of the address counter 650 is "1 1 1" indicating the seventh address. When the first clock CLK is input to the clock input terminal C of the address counter 650, the output signal of the address counter 650 becomes "0 0 0" indicating the address 0, and as a result, the storage section 6 10 The first memory 6 1 1 becomes writable. When the second clock CLK is input to the clock input terminal C of the address counter 650, the output signal of the address counter 650 becomes "0 0 1" indicating the first address, and as a result, the second memory 6 1 2 becomes writable.
  • the clock In synchronization with LK, the third to eighth memories 6 13 to 6 18 become writable sequentially in the order of power.
  • the ninth clock CLK is input to the clock input terminal C of the address counter 65 0
  • the output signal of the address counter 65 0 becomes “0 0 0” indicating the address 0.
  • the 6 1 0 first memory 6 1 1 becomes writable.
  • Digital force signal I. Are sequentially taken into and held by the first to eighth memories 61 1 to 61 8 constituting the storage unit 61 in synchronization with the clock CLK.
  • the first to eighth despreading code flip-flops 6 21 to 6 288 constituting the despreading code sequence shift register 62 0 have an 8-bit despreading code sequence C 7 C 6 C 5 C
  • the despreading codes of 4 C 3 C 2 C, (: are written respectively.
  • the despreading codes C 7 to C are first to eighth despreading codes It is assumed that they are stored in the code flip-flops 561 to 568.
  • the clock input terminals C of the first to eighth despreading code flip-flops 62 1 to 628 have a clock CLK.
  • the respective despreading codes written in the first to eighth despreading code flip-flops 6 2 1 to 6288 are synchronized with the clock CLK, and the first despreading code flip-flops 6 21 Shifted from 1 to the 8th flip-flop for despreading code 6 28.
  • the flip-flop for 8th despreading code The despreading code shifted to the flip-flop 628 is shifted to the first despreading code flip-flop 621 in synchronization with the next clock CLK. from despreading code flip-flop 6 2 6 2 8, in synchronization with the clock CLK,. multiplying the first to eighth output while being shifted to the despreading code C 7-sequenced from the despreading code C.
  • the multipliers 631 to 638 are 6-bit x 1-bit multipliers. Outputs a 6-bit output signal.
  • the digital signal I output from the first to eighth memories 611 to 618. (6 bits) and the despreading code (1 bit) output from the first to eighth despreading code flip-flops 62 1 to 62 8 are respectively multiplied.
  • the despreading code indicates "0"
  • the multiplication of the output signals of the first to eighth memories 611 to 618 by 11 is performed respectively. Done. The procedure of the multiplication in each of the multipliers 631 to 638 will be described below.
  • digital signal I is applied to signal input terminal 601.
  • First sampling data D I is input in synchronization with the clock CLK, and the clock CLK is input to the clock input terminal C of the address counter 65, and the address counter 65, which is set to “1 1 1” indicating the address 7 in the initial state.
  • the output signal of 0 becomes “0 0 0” indicating the address 0.
  • the first sampling data Do is written and held in the first memory 611.
  • digital signal I is applied to signal input terminal 201.
  • the second sampling data D is input in synchronization with the clock CLK, and the clock CLK is input to the clock input terminal C of the address counter 650, so that the output signal of the address counter 650 is As a result, "0 0 1" indicating the first address is obtained.
  • the second sampling data D is written and held in the second memory 6 12.
  • the first sampling data D 1 in the storage section 6 10 The first sampling data D written in the first operation state is held as it is in the memory 611. Also, each despreading data stored in the despreading code sequence shift register 620 is stored.
  • the despreading code C shifted to the first despreading code flip-flop 6 21 in the first operating state is replaced by the second despreading code flip-flop.
  • the eighth despreading code flip-flop 6 The despreading code d stored in 28 is shifted to the first despreading code flip-flop 6 21.
  • the multiplication of the second sampled data and the despreading code Co is performed by the second multiplier 632 and the first sampled data 0. Is multiplied by the despreading code d in the first multiplier 631. Therefore, D, XC. Is output from the second multiplier 632, and an output signal indicating the value of Do XC, is output from the first multiplier 631. Thereafter, the same operation is repeated until the seventh operation state.
  • the despreading code As a result of the despreading codes stored in the column shift register 62 0 being shifted in synchronization with the clock CLK, the first to eighth despreading code flip-flops 6 2 1 to 6 2 8 despreading code C 7 -C 0 are respectively stored in.
  • XC 7 is output from the first multiplier 6 3 1.
  • digital signal I is output.
  • the digital signal I is input to the signal input terminal 601.
  • 9 th with sampling data D 8 is input in synchronization with the clock CLK, the clock CLK is inputted to the clock input terminal C of ⁇ address counter 6 0 4, the output signal of Adoresu counter 6 0 4, the "0 0 0" indicating address 0 is obtained.
  • 9 th sampling data D 8 is held written in the first memory 6 1 1.
  • the second to the memory 6 1 2-6 1 8 of the eighth memory portion 6 1 0 2 through eighth sampling data written to operating states of the eighth to D 7 pixels Re Each is held.
  • the first despreading code flip-flop 6 21 despreading code C. are shifted, and the second to eighth flip-flops for despreading codes 62 2 to 62 8 are de-spread codes C 7 to C 7 , respectively, and are shifted accordingly.
  • D 8 XC D 8 XC.
  • the output signal indicating the value of 1 XC is output from the first multiplier 631, and the output signal indicating the value of ⁇ XC, is output from the eighth multiplier 638, indicating the value of D 6 XC 2.
  • output signal is output from the seventh multiplier 6 3 7
  • an output signal indicating the value of D 5 XC 3 is output from the multiplier 6 3 6
  • sixth output signal indicating the value of D 4 xC 4 is first
  • the output signal output from the multiplier 6 3 5 and indicating the value of D 3 XC 5 is output from the fourth multiplier 6 3 4 and the output signal indicating the value of D 2 XC 6 is output to the third multiplier 6
  • the output signal output from 33 and indicating the values of D and xCr is Output from the container 6 32.
  • the digital signal I The first eight sampling data D 7 of D 6 D 5 D 4 D 3 D 2 Di D. Eight sampling data D 8 of D 7 D 6 D 5 D after one sampling from 4 D 3 D 2 D, the despreading code sequences of 8 bits and C 7 C 6 C 5 C 4 C 3 C 2 C, C. All the multiplications necessary to determine the correlation value with are performed. Thereafter, the same operation is repeated.
  • the first to fourth adders 641 to 644 are 6-bit + 6-bit adders, and output a 7-bit output signal.
  • the fifth and sixth adders 645, 646 are 7-bit + 7-bit adders, and output an 8-bit output signal.
  • the seventh adder 647 is an 8-bit + 8-bit adder, and outputs a 9-bit output signal.
  • the output signal (6 bits) of the first multiplier 631 and the output signal (6 bits) of the second multiplier 632 are added.
  • the output signal (6 bits) of the third multiplier 633 and the output signal (6 bits) of the fourth multiplier 634 are added.
  • the output signal (6 bits) of the fifth multiplier 635 and the output signal (6 bits) of the sixth multiplier 6336 are added.
  • the output signal (6 bits) of the seventh multiplier 637 and the output signal (6 bits) of the eighth multiplier 638 are added.
  • the output signal (7 bits) of the first adder 641 and the output signal (7 bits) of the second adder 642 are added.
  • the output signal (7 bits) of the third adder 643 and the output signal (7 bits) of the fourth adder 644 are added.
  • the output signal (8 bits) of the fifth adder 645 and the output signal (8 bits) of the sixth adder 646 are added. This results in a digital signal I. And despreading code sequence C 7 C 6 c 5 C 4 C 3 C 2 C, C. MF OUT is obtained and output to the outside via the output terminal 605.
  • each of the despreading codes constituting the despread code sequence C 7 C 5 C 5 C 4 C 3 C 2 d Co was 1 bit Bok. And power, and despreading code sequence C 7 C 6 C 5 C 4 C 3 C 2 C, C.
  • the number of bits of each despreading code that composes is 2 or more (however, the number of bits of each despreading code is smaller than that of digital signal I.) for example
  • each despreading code is a two-bit code indicating 1, 0, and 11.
  • two or more flip-flops connected in parallel with each other are used instead of the despreading code string shift register 62 shown in FIG. It is sufficient to use a shift register for a despreading code sequence in which a shift register with cyclic taps is configured using eight flip-flop groups.
  • the first to eighth multipliers 631 to 638 need not be multipliers constituted by logic circuits, but may be means for outputting the same multiplication result (for example, when the despreading code is 1, A circuit that outputs the input signal as it is and, when the despreading code is 0 (multiplication by a coefficient of 1), inverts and outputs the code bit of the input signal).
  • a storage unit consisting of 16 memories is used as the storage unit 4 1
  • a counter for sequentially specifying addresses of 16 memories may be used instead of the write selection circuit 430.
  • two storage units each comprising eight memories are used.
  • the two counters are used in place of the first and second storage units 5 10 and 5 330, and each of the eight memories of the two storage units is sequentially designated by the first and second write selection circuits 5. It may be used instead of 20 and 530.
  • the power consumption can be significantly reduced as compared with the conventional matched filter, and the digital matched filter can be constituted only by the digital circuit. Therefore, by using the digital matched filter of the present invention, it becomes easy to form an LSI together with a peripheral circuit for digital signal processing, and for example, it is possible to reduce the size of a receiver for spread spectrum communication.

Description

明 細 書 デジタルマッチトフイノレタ 技術分野
本発明は、 デジタルマッチトフィルタに関し、 特に、 携帯電話などのスぺク ト ラム拡散信号の相関検出を行う相関検出器として用いるのに好適なデジタルマツ チトフィルタに関する。
背景技術
携帯電話などで使用することが検討されている符号分割多元接続 (CDMA) 方式によるスぺクトラム拡散通信では、 スぺクトラム拡散信号を元の狭帯域の信 号に復調する際に、 マッチトフィルタが用いられる （たとえば、 「ディジタル携 帯電話 CDMA用 LS I， l l OmWと低消費電力化」 ， 日経エレクトロ二クス， No. 656, pp. 1 4〜1 5， 1 996年 2月など） 。
第 1図は、 F I Rデジタルフィルタを用いて構成された 8倍拡散 8タップのデ ジタルマツチトフィルタの従来例を示すブロック図である （たとえば、 「スぺク トラム拡散ハンドブック第 4版」 ， スタンフォード 'テレコム社， 1 996年） 。 このデジタルマッチトフィルタの伝達関数 H (z) は、 次式で表わされる。
H (z) = C。 +C, z-' + C2 z- 2 + C3 z- 3
+C4 z- 4 + C5 z- 5+C6 z_6 + C7 z 7 (1) このデジタルマッチトフィルタは、 信号入力端子 1と、 クロック入力端子 2と、 第 1乃至第 7のフリップフロップ群 1 1〜 1 7からなるタツプ付きシフトレジス タ 1 0と、 第 1乃至第 8の乗算器 2 1〜28と、 第 1乃至第 7の加算器 3 1〜3 7と、 出力端子 5とを含む。 ここで、 タップ付きシフトレジスタ 1 0を構成する 第 1乃至第 7のフリップフロップ群 1 1〜 1 7はそれぞれ、 互いに並列接続され た 6個のフリップフロップから構成されている。
信号入力端子 1には、 アナログ信号 （たとえば、 スぺクトラム拡散信号） が 4· 096 MHzのサンプリング周波数でサンプリングされて生成されたデジタノレ信 号 I。 が入力される。 なお、 デジタル信号 I。 は、 クロック入力端子 2に入力さ れる 4 . 0 9 6 MH zのクロック C L Kに同期した 6ビッ卜の 2の補数表現のデ ジタル信号である。 デジタノレ信号 I。 は、 タップ付きシフトレジスタ 1 0の第 1 のフリップフロップ群 1 1に入力されたのち、 クロック C L Kに同期して、 第 1 のフリップフロップ群 1 1から第 7のフリップフロップ群 1 7に向けて順次シフ 卜される。
第 1乃至第 8の乗算器 2 1〜2 8は、 6ビット X 1 ビッ トの乗算器であり、 6 ビッ卜の出力信号を出力する。 第 1の乗算器 2 1では、 デジタル信号 I。 （6ビ ット） と 8ビットの逆拡散符号列 C 7 C e C 5 C 4 C 3 C 2 C , C。 のうちの逆 拡散符号 C。 （1ビット） との乗算が行われる。 第 2乃至第 8の乗算器 2 2〜2 8では、 第 1乃至第 7のフリップフ口ップ群 1 1〜1 7の出力信号と逆拡散符号 C i 〜C 7 との乗算がそれぞれ行われる。
乗算器 2 1〜2 8では、 たとえば、 逆拡散符号が 0を示すときは、 デジタル信 号 I。 および第 1乃至第 7のフリップフ口ップ群 1 1〜1 7の出力信号と一 1と の乗算がそれぞれ行われ、 逆拡散符号が 1を示すときは、 デジタル信号 I。 およ び第 1乃至第 7のフリップフロップ群 1 1〜 1 7の出力信号と 1との乗算がそれ ぞれ行われる。 なお、 乗算器 2 1〜2 8における乗算の方法はこれに限られず、 たとえば、 逆拡散符号が 0を示すときは、 デジタル信号 I。 および第 1乃至第 7 のフリップフロップ群 1 1〜 1 7の出力信号と 1との乗算がそれぞれ行われ、 逆 拡散符号が 1を示すときは、 デジタル信号 I。 および第 1乃至第 7のフリップフ 口ップ群 1 1〜1 7の出力信号と一 1との乗算がそれぞれ行われてもよい。 各乗算器 2 1〜2 8における乗算の手順について、 第 2図を参照して以下に説 明する。
初期状態では、 タップ付きシフトレジスタ 1 0を構成する第 1乃至第 7のフリ ップフ口ップ群 1 1〜1 7の出力信号はすべて、 0とされている。
第 1の動作状態では、 信号入力端子 1にデジタル信号 I。 の 1番目のサンプリ ングデータ D。 が入力され、 このサンプリングデータ D。 と逆拡散符号 (：。 との 乗算が第 1の乗算器 2 1で行われる。 したがって、 D。 X C。 の値を示す出力信 号が、 第 1の乗算器 2 1から出力される。
第 2の動作状態では、 信号入力端子 1にデジタル信号 I。 の 2番目のサンプリ ングデータ D, がクロック CLKに同期して入力されるとともに、 1番目のサン プリングデ一夕 D。 が第 1のフリップフロップ群 1 1に取り込まれる。 その結果、 2番目のサンプリングデータ と逆拡散符号 C。 との乗算が第 1の乗算器 2 1 で行われるとともに、 1番目のサンプリングデータ D。 と逆拡散符号 d との乗 算が第 2の乗算器 2 2で行われる。 したがって、 XC。 の値を示す出力信号 が第 1の乗算器 2 1から出力されるとともに、 D。 xCt の値を示す出力信号が 第 2の乗算器 2 2から出力される。
第 3の動作状態では、 信号入力端子 1にデジタル信号 I。 の 3番目のサンプリ ングデータ D2 がクロック CLKに同期して入力され、 1番目のサンプリングデ —タ D。 力く第 2のフリップフロップ群 1 2に取り込まれ、 2番目のサンプリング データ D, が第 1のフリップフロップ群 1 1に取り込まれる。 その結果、 3番目 のサンプリングデータ D2 と逆拡散符号 C。 との乗算が第 1の乗算器 2 1で行わ れ、 2番目のサンプリングデータ D, と逆拡散符号 C, との乗算が第 2の乗算器 22で行われ、 1番目のサンプリングデータ D。 と逆拡散符号 C2 との乗算が第 3の乗算器 2 3で行われる。 したがって、 D2 XC。 の値を示す出力信号が第 1 の乗算器 2 1から出力され、 D, XC, の値を示す出力信号が第 2の乗算器 22 から出力され、 D。 XC2 の値を示す出力信号力《第 3の乗算器 2 3から出力され る。 以降、 同様の動作が第 7の動作状態まで繰り返される。
第 8の動作状態では、 信号入力端子 1にデジタル信号 I。 の 8番目のサンプリ ングデータ D7 がクロック CLKに同期して入力され、 1番目乃至 7番目のサン プリングデータ D。 〜D6 が第 7乃至第 1のフリップフ口ップ群 1 7〜1 1にそ れぞれ取り込まれる。 したがって、 D7 XC。 の値を示す出力信号が第 1の乗算 器 2 1力、ら出力され、 D6 XC, の値を示す出力信号が第 2の乗算器 2 2から出 力され、 D5 XC2 の値を示す出力信号が第 3の乗算器 2 3から出力され、 D4 XC3 の値を示す出力信号が第 4の乗算器 24から出力され、 D3 XC4 の値を 示す出力信号が第 5の乗算器 2 5から出力され、 D2 XC5 の値を示す出力信号 が第 6の乗算器 2 6から出力され、 D, XC6 の値を示す出力信号が第 7の乗算 器 27から出力され、 D。 XC7 の値を示す出力信号が第 8の乗算器 2 8から出 力される。 以上の動作により、 デジタル信号 I。 の最初の 8個のサンプリングデータ D。 〜D7 と 8ビットの逆拡散符号列 C7 C6 C5 C4 C3 C2 C, C。 との相関値 を求めるのに必要な乗算がすべて行われる。
第 9の動作状態では、 信号入力端子 1にデジタル信号 I。 の 9番目のサンプリ ングデータ D8 がクロック CLKに同期して入力され、 2番目乃至 8番目のサン プリングデータ 〜D7 が第 7乃至第 1のフリップフ口ップ群 1 7〜1 1にそ れぞれ取り込まれる。 したがって、 D8 XC。 の値を示す出力信号が第 1の乗算 器 2 1から出力され、 D XC, の値を示す出力信号が第 2の乗算器 22から出 力され、 D6 XC2 の値を示す出力信号が第 3の乗算器 2 3から出力され、 D5 XC3 の値を示す出力信号が第 4の乗算器 2 4から出力され、 D4 XC4 の値を 示す出力信号が第 5の乗算器 2 5から出力され、 D3 XC5 の値を示す出力信号 が第 6の乗算器 2 6から出力され、 D2 XC6 の値を示す出力信号が第 7の乗算 器 2 7から出力され、 D, XC7 の値を示す出力信号が第 8の乗算器 28から出 力される。 その結果、 デジタル信号 I。 の最初の 8個のサンプリングデータ Do 〜D7 から 1サンプリング後の 8個のサンプリングデータ 〜D8 と 8ビット の逆拡散符号列 C7 C6 C5 C4 C3 C2 C, C。 との相関値を求めるのに必要 な乗算がすべて行われる。 以降、 同様の動作が繰り返される。
第 1乃至第 4の加算器 3 1〜3 4は、 6ビット +6ビットの加算器であり、 7 ビッ卜の出力信号を出力する。 第 5および第 6の加算器 3 5， 3 6は、 7ビット+7ビッ卜の加算器であり、 8ビッ卜の出力信号を出力する。 第 7の加算器 3 7 は、 8ビット +8ビットの加算器であり、 9ビットの出力信号を出力する。 第 1 の加算器 3 1では、 第 1の乗算器 2 1の出力信号 （6ビット） と第 2の乗算器 2 2の出力信号 （6ビット） との加算が行われる。 第 2の加算器 3 2では、 第 3の 乗算器 2 3の出力信号 （6ビット） と第 4の乗算器 2 4の出力信号 （6ビット） との加算が行われる。 第 3の加算器 3 3では、 第 5の乗算器 25の出力信号 ( 6 ビット） と第 6の乗算器 2 6の出力信号 （6ビット） との加算が行われる。 第 4 の加算器 34では、 第 7の乗算器 2 7の出力信号 （6ビット） と第 8の乗算器 2 8の出力信号 （6ビット） との加算が行われる。 第 5の加算器 3 5では、 第 1の 加算器 3 1の出力信号 (7ビット） と第 2の加算器 3 2の出力信号 (7ビット） との加算が行われる。 第 6の加算器 3 6では、 第 3の加算器 3 3の出力信号 （7 ビット） と第 4の加算器 34の出力信号 (7ビッ ト） との加算が行われる。 第 7 の加算器 3 7では、 第 5の加算器 3 5の出力信号 （8ビッ ト） と第 6の加算器 3 6の出力信号 （8ビッ ト） との加算が行われる。 この結果、 デジタル信号 I。 と 逆拡散符号列 C7 C6 C5 C4 C3 C2 Ci (：。 との相関値 MF OUTが第 7の 加算器 3 7において得られ、 出力端子 5を介して外部に出力される。
次に、 受信信号がオーバ一サンプリングされる場合に用いられるデジタルマツ チトフィル夕について説明する。
携帯電話などで受信信号の相関検出を行って受信タイミングを検出する場合、 受信タイミング検出の精度を向上するために、 受信信号は、 通常、 チップレート 周波数に対して m倍オーバ一サンプリングされたのち、 マッチトフィルタに入力 される。 受信信号が 2倍オーバ一サンプリングされたときのマッチトフィルタの 伝達関数 H (z) は、 次式で表わされる。
H (z) = C。 +d z"2+C2 z_4 + C3 z -6
+C4 z— 8+C5 z— 10 +Ce z— 12 +C7 z— i 4 (2) 第 3図は、 F I R2倍補間デジタルフィルタを用いて構成された 8倍拡散 1 6 タップのデジタルマッチトフィルタの従来例を示すブロック図である。 このデジ タルマツチトフィルタは、 信号入力端子 1 0 1と、 クロック入力端子 1 0 2と、 第 1乃至第 1 4のフリップフロップ群 1 1 1〜 1 24からなるタツプ付きシフト レジスタ 1 1 0と、 第 1乃至第 8の乗算器 1 3 1〜 1 3 8と、 第 1乃至第 Ίの加 算器 1 4 1〜1 47と、 出力端子 1 0 5とを含む。 ここで、 タップ付きシフトレ ジスタ 1 1 0を構成する第 1乃至第 1 4のフリップフロップ群 1 1 1〜 1 2 4は それぞれ、 互いに並列接続された 6個のフリップフロップから構成されている。 信号入力端子 1 0 1には、 アナログ信号 （たとえば、 スぺク トラム拡散信号） 力く 8. 1 9 2MHzのサンプリング周波数で 2倍オーバーサンプリングされて生 成されたデジタル信号 I。 が入力される。 なお、 デジタル信号 I。 は、 クロック 入力端子 1 0 2に入力される 8. 1 9 2MHzのクロック CLKに同期した 6ビ ッ トの 2の捕数表現のデジタル信号である。 デジタル信号 I。 は、 タップ付きシ フトレジスタ 1 1 0の第 1のフリップフロップ群 1 1 1に入力されたのち、 クロ ック CLKに同期して、 第 1のフリップフ口ップ群 1 1 1から第 1 4のフリップ フロップ群 1 2 4に向けて順次シフトされる。
第 1乃至第 8の乗算器 1 3 1〜1 3 8は、 6ビット X 1ビッ卜の乗算器であり、 6ビッ卜の出力信号を出力する。 第 1の乗算器 1 3 1では、 デジタル信号 I。 (6ビット） と 8ビッ卜の逆拡散符号列 C7 C6 C5 C4 C3 C2 C, C。 のう ちの逆拡散符号 C。 （1ビット） との乗算が行われる。 第 2乃至第 8の乗算器 1
3 2〜 1 3 8では、 タップ付きシフトレジスタ 1 1 0の偶数番目のフリップフ口 ップ群 1 1 2， 1 1 4， 1 1 6， 1 1 8， 1 20， 1 2 2， 1 2 4の出力信号と 逆拡散符号 d 〜(： 7 との乗算がそれぞれ行われる。
乗算器 1 3 1〜1 3 8では、 たとえば、 逆拡散符号が 0を示すときは、 デジタ ル信号 I。 および偶数番目のフリップフロップ群 1 1 2， 1 1 4， 1 1 6， 1 1 8， 1 2 0， 1 2 2， 1 2 4の出力信号と一 1との乗算がそれぞれ行われ、 逆拡 散符号が 1を示すときは、 デジタル信号 I。 および偶数番目のフリップフロップ 群 1 1 2， 1 1 4， 1 1 6， 1 1 8, 1 2 0， 1 22， 1 24の出力信号と 1と の乗算がそれぞれ行われる。 なお、 乗算器 1 3 1〜1 3 8における乗算の方法は これに限られず、 たとえば、 逆拡散符号が 0を示すときは、 デジタル信号 I。 お よび偶数番目のフリップフロップ群 1 1 2， 1 1 4， 1 1 6， 1 1 8， 1 2 0， 1 2 2， 1 24の出力信号と 1との乗算がそれぞれ行われ、 逆拡散符号が 1を示 すときは、 デジタル信号 I。 および偶数番目のフリップフロップ群 1 1 2, 1 1 4， 1 1 6， 1 1 8， 1 2 0， 1 2 2, 1 2 4の出力信号と— 1との乗算がそれ ぞれ行われてもよい。
第 1乃至第 4の加算器 1 4 1〜1 44は、 6ビット +6ビットの加算器であり、 7ビットの出力信号を出力する。 第 5および第 6の加算器 1 4 5， 1 46は、 7 ビット +7ビットの加算器であり、 8ビッ卜の出力信号を出力する。 第 7の加算 器 1 47は、 8ビット +8ビットの加算器であり、 9ビットの出力信号を出力す る。 第 1の加算器 1 4 1では、 第 1の乗算器 1 3 1の出力信号 （6ビット） と第 2の乗算器 1 3 2の出力信号 (6ビット） との加算が行われる。 第 2の加算器 1
42では、 第 3の乗算器 1 3 3の出力信号 (6ビット） と第 4の乗算器 1 3 4の 出力信号 （6ビット） との加算が行われる。 第 3の加算器 1 4 3では、 第 5の乗 算器 1 35の出力信号 （6ビット） と第 6の乗算器 1 36の出力信号 （6ビット） との加算が行われる。 第 4の加算器 1 44では、 第 7の乗算器 1 37の出力信号 (6ビット） と第 8の乗算器 1 38の出力信号 （6ビット） との加算が行われる。 第 5の加算器 1 45では、 第 1の加算器 1 4 1の出力信号 （7ビット） と第 2の 加算器 1 42の出力信号 （7ビット） との加算が行われる。 第 6の加算器 1 46 では、 第 3の加算器 1 43の出力信号 (7ビッ卜） と第 4の加算器 1 44の出力 信号 （7ビット） との加算が行われる。 第 7の加算器 1 47では、 第 5の加算器 1 45の出力信号 (8ビット） と第 6の加算器 1 46の出力信号 (8ビット） と の加算が行われる。
このデジタルマッチトフィルタにおいても、 第 7の加算器 1 47においてデジ タル信号 I。 と逆拡散符号列 c7 C6 c5 C4 C3 C2 C, C。 との相関値 MF
OUTが得られ、 出力端子 1 05を介して外部に出力される。 なお、 このデジ夕 ルマッチトフィルタでは、 8. 1 92MHzのクロック CLKがクロック入力端 子 1 02に入力されるごとに相関値 MFOUTを得ることができるため、 第 1図 に示したデジタルマツチトフィルタに比べて 1 / 2倍の時間間隔で相関値 M F 0 UTを得ることができる。
しかしながら、 第 1図および第 3図に示した従来のデジタルマッチトフィルタ では、 消費電力が大きいという問題がある。 すなわち、 第 1図に示した従来のデ ジタルマツチトフィルタでは、 デジタノレ信号 I。 と逆拡散符号列 C7 C6 C5 C4 C3 C2 C, C。 との相関値 MFOUTを得るために、 第 1乃至第 7のフリ ップフ口ップ群 1 1〜1 7からなるタップ付きシフトレジスタ 1 0をタップ付き 遅延線部として用いている結果、 タップ付きシフトレジスタ 1 0は 4. 096 M Hzのクロック CLKに同期して動作するため、 消費電力が大きくなる。 また、 第 3図に示した従来のデジタルマッチトフィル夕では、 デジタル信号 I。 と逆拡 散符号列 C7 C6 C5 C4 C3 C2 C. (：。 との相関値 MFOUTを得るために、 第 1乃至第 14のフリップフロップ群 1 1 1〜 1 24からなるタツプ付きシフト レジスタ 1 1 0をタップ付き遅延線部として用いている結果、 タップ付きシフト レジス夕 1 1 0は 8. 1 92MHzのクロック CLKに同期して動作するため、 消費電力がさらに大きくなる。 携帯電話などのスぺクトラム拡散信号の相関検出用の相関検出器では、 同相チ ャネルぉよび直交チャネルにっレ、て相関検出を行う必要があるため、 上記のよう な従来のデジタルマツチトフィルタを 2つ用いて相関検出器を構成する必要があ る。 その結果、 第 1図または第 3図に示した従来のデジタルマッチトフィルタを 用いて相関検出器を構成すると、 相関検出器の消費電力が大きくなるという問題 がある。 また、 デジタル信号のビット数， シフトレジスタのタップ数および補間 処理数が増えるに比例して相関検出器の消費電力が大きくなるという問題がある。 相関検出器の低消費電力化を図るために、 アナログ信号処理で相関検出を行う アナログ'デジタルフィルタを基本構成とした広帯域 D S— C D MA用マッチト フィルタが開発されている （佐和橋ら， 「広帯域 D S— C D MA用低消費電力マ ツチトフィルタ L S I」 ， 電子情報通信学会技術研究報告 （無線通信） ， RCS95- 120 , 1996年 1 月） 。 しカヽし、 この広帯域 D S— C D MA用マッチトフィルタは、 アナログ入力信号が入力される複数のサンプルホールド回路から構成された夕ッ プ付き遅延部と、 このタップ付き遅延部の各出力信号とデジタル信号である乗数 との乗算を行う複数個の乗算回路とを用いている。 このため、 デジタル信号処理 力主に行われるスぺクトラム拡散通信方式の携帯電話などの用途では、 デジタル 回路ですベて構成されたデジタルマツチトフィルタの方がデジタル信号処理用の 周辺回路との集積性がよりよい。
また、 米国特許第 5， 3 9 6， 4 4 6号には、 入力信号がそれぞれ入力される 複数のホールド回路と、 乗数が格納された巡回型タップ付きシフトレジスタと、 複数のホールド回路の各出力信号と巡回型タップ付きシフトレジスタの各出力信 号とをそれぞれ乗算する複数の乗算器と、 複数の乗算器の出力信号を加算する加 算器とを含むデジタルフィルタ回路が開示されている。 しかしながら、 このデジ タルフィルタ回路は、 タップ付き遅延線部としてタップ付きシフトレジスタを用 いる従来のデジタルマッチトフィルタに比べて低消費電力化を図る目的で考え出 されたものではなく、 2つの差動アンプと 2つのトランジスタと 2つのコンデン ザとを用いてホールド回路を構成して、 2つのトランジス夕の導通/非導通を互 いに逆位相のクロックで制御することにより、 ホールドエラ一を最小限に抑える ことを目的として考え出されたものである。 また、 このデジタルフィルタ回路で は、 入力データは各ホールド回路のコンデンサに蓄積されて保持されるため、 デ ジタル回路で入力データを保持する場合に比べ、 入力データの保持精度が劣る。 さらに、 このデジタルフィルタ回路では、 ホールド回路， 乗算器および加算器は、 コンデンサなどのアナログ素子を用いて構成されている。 このため、 デジタル信 号処理が主に行われるスペク トラム拡散通信方式の携帯電話などの用途では、 デ ジタル回路ですベて構成されたデジタルマツチトフィルタの方がデジタル信号処 理用の周辺回路との集積性がよりよい。
本発明の目的は、 低消費電力化が図れ、 かつ、 携帯電話などに使用した場合に もデジタル信号処理用の周辺回路とともに L S Iにすることが容易なデジタルマ ツチトフィルタを提供することにある。
発明の開示
本発明の第 1のデジタルマッチトフィルタは、
クロックに同期した Nビッ トのデジタル信号と M個のデジタル符号からなるデ ジタル符号列との相関値を求めるためのデジタルマッチトフィルタであって、 a ) 前記 Nビッ 卜のデジタル信号が入力される第 1乃至第 Mのデジタル信号記憶 手段と、
b ) 前記クロックに同期して前記第 1乃至第 Mのデジタル信号記憶手段を順に 1 個ずつ選択して、 該選択したデジタル信号記憶手段に前記 Nビッ 卜のデジタル 信号を記憶させるデジタル書込み選択手段と、
c ) 縦続接続された第 1段乃至第 M段の符号用フリップフ口ップを有し、 かつ、 前記ク口ックに同期して動作するデジタル符号列用巡回型シフトレジスタであ つて、
•前記 M個のデジタル符号が前記第 1段乃至第 M段の符号用フリップフロップ にそれぞれ格納され、
·前記第 M段の符号用フリップフロップの出力端子が前記第 1段の符号用フリ ップフロップの人力端子に接続されている、
デジタル符号列用巡回型シフ トレジスタと、
d) 前記第 1乃至第 Mのデジタル信号記憶手段の出力信号と前記第 1段乃至第 M 段の符号用フリップフ口ップの出力信号とをそれぞれ乗算する第 1乃至第 Mの デジタル乗算手段と、
e ) 該第 1乃至第 Mのデジタル乗算手段の出力信号を加算するデジタル加算手段 と、
を含む。
本発明の第 1のデジタルマッチトフィルタは、 F I Rデジタルフィルタを用い て構成された M倍拡散 Mタップのデジタルマッチトフィルタにおいて、 ビッ ト数 が多いデジタル信号をクロックに同期してシフ トさせずにデジタル符号をクロッ クに同期してシフトさせて両者の相関値を求めるため、 デジタル符号をクロック に同期してシフトさせずにビッ ト数が多いデジタル信号をクロックに同期してシ フトさせて両者の相関値を求める従来のデジタルマッチ卜フィルタと比べて、 デ ジタル信号を記憶する際の消費電力を大幅に低減することができる。
本発明の第 2のデジタルマッチトフィルタは、
第 2のクロックの m倍の周波数を有する第 1のクロックでオーバーサンプリン グされた Nビッ トのデジタル信号と M個のデジタル符号からなるデジタル符号列 との相関値を求めるためのデジタルマッチトフィルタであって、
a ) 前記 Nビッ トのデジタノレ信号が入力される m x M個のデジタノレ信号記憶手段 と、
b ) 前記第 1のクロックに同期して前記 m X M個のデジタル信号記憶手段を順に 1個ずつ選択し、 該選択したデジタル信号記憶手段に前記 Nビッ 卜のデジタル 信号を記憶させるデジタル書込み選択手段と、
c ) 前記 m X M個のデジタル信号記憶手段を m個ごとに分割して前記 m x M個の デジタル信号記憶手段を M個のプロックに分け、 該 M個のプロックに含まれる 前記 m個のデジタル信号記憶手段の出力信号を前記第 2のクロックの一周期内 に順に選択して出力する第 1乃至第 Mのデジタル選択手段と、
d) 縦続接続された第 1段乃至第 M段の符号用フリップフ口ップを有し、 かつ、 前記第 2のクロックに同期して動作するデジタル符号列用巡回型シフトレジス 夕であって、
•前記 M個のデジタル符号が前記第 1段乃至第 M段の符号用フリップフロップ にそれぞれ格納され、 •前記第 M段の符号用フリップフロップの出力端子が前記第 1段の符号用フリ ップフ口ップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
e ) 前記第 1乃至第 Mのデジタル選択手段の出力信号と前記第 1段乃至第 M段の 符号用フリップフ口ップの出力信号とをそれぞれ乗算する第 1乃至第 Mのデジ タル乗算手段と、
f ) 該第 1乃至第 Mのデジタル乗算手段の出力信号を加算するデジタル加算手段 と、
を含む。
本発明の第 2のデジタルマッチトフィルタは、 F I Rm倍補間デジタルフィル タを用いて構成された M倍拡散 （m X M) タップのデジタルマッチトフィルタに おいて、 ビッ ト数が多いデジタル信号をクロックに同期してシフ卜させずにデジ タル符号をクロックに同期してシフ卜させて両者の相関値を求めるため、 デジタ ル符号をクロックに同期してシフ トさせずにビッ ト数が多いデジタル信号をク口 ックに同期してシフトさせて両者の相関値を求める従来のデジタルマッチトフィ ルタと比べて、 デジタル信号を記憶する際の消費電力を大幅に低減することがで さる。
本発明の第 3のデジタルマッチトフィルタは、
第 2のクロックの m倍の周波数を有する第 1のクロックでオーバ一サンプリン グされた Nビッ トのデジタル信号と M個のデジタル符号からなるデジタル符号列 との相関値を求めるためのデジタルマッチトフィルタであって、
a ) シリアルに入力される前記デジタル信号をシリァル ノ、°ラレル変換して第 1 乃至第 mのデジタル信号をパラレルに出力するシリアル/パラレル変換手段と、 b ) 該シリアル/パラレル変換手段から前記第 1乃至第 mのデジタル信号がそれ ぞれ入力され、 かつ、 M個の記憶ュニッ トをそれぞれ有する第 1乃至第 mのデ ジタル信号用記憶手段と、
c ) 前記第 2のクロックに同期して前記第 1乃至第 mのデジタル信号用記憶手段 ごとに前記 M個の記憶ュニッ トを順に 1個ずつ選択し、 該選択した記憶ュニッ 卜に前記第 1乃至第 Mのデジタル信号をそれぞれ記憶させるデジタル書込み選 択手段と、
d) 前記第 1乃至第 mのデジタル信号用記憶手段の出力信号を前記 M個の記憶ュ ニッ トごとに前記第 2のクロックの一周期内に順に選択してそれぞれ出力する 第 1乃至第 Mのデジタル選択手段と、
e ) 縦続接続された第 1段乃至第 M段の符号用フリップフ口ップを有し、 かつ、 前記第 2のクロックに同期して動作するデジ夕ル符号列用巡回型シフ トレジス 夕であって、
•前記 M個のデジタル符号が前記第 1段乃至第 M段の符号用フリップフロップ にそれぞれ格納され、
·前記第 M段の符号用フリップフ口ップの出力端子が前記第 1段の符号用フリ ップフロップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
f ) 前記第 1乃至第 Mのデジタル選択手段の出力信号と前記第 1段乃至第 M段の 符号用フリップフ口ップの出力信号とをそれぞれ乗算する第 1乃至第 Mのデジ タル乗算手段と、
g) 該第 1乃至第 Mのデジタル乗算手段の出力信号を加算するデジタル加算手段 と、
を含むデジタルマツチトフィルタ。
本発明の第 3デジタルマッチトフィルタは、 F I Rデジタルフィルタを用いて 構成された M倍拡散 Mタップのデジタルマッチトフィルタを m個用いて、 第 2の クロックの m倍の周波数を有する第 1のクロックでオーバ一サンプリングされた デジタル信号とデジタル符号との相関を求める際に、 ビッ ト数が多いデジタノレ信 号をクロックに同期してそれぞれシフトさせずにデジタル符号をクロックに同期 してシフ卜させて両者の相関値を求めるため、 デジタル符号をクロックに同期し てシフトさせずにビッ ト数が多いデジタル信号をクロックに同期してそれぞれシ フトさせて両者の相関値を求める従来のデジタルマッチトフィルタと比べて、 デ ジタル信号を記憶する際の消費電力を大幅に低減することができる。
図面の簡単な説明
第 1図は、 F I Rデジタルフィルタを用いて構成された 8倍拡散 8タップのデ ジタルマツチトフィル夕の従来例を示すブロック図である。
第 2図は、 第 1図に示したデジタルマッチトフィルタにおける乗算の手順を説 明するための図である。
第 3図は、 F I R 2倍補間デジタルフィルタを用いて構成された 8倍拡散 1 6 タップのデジタルマッチトフィルタの従来例を示すプロック図である。
第 4図は、 本発明の第 1の実施態様によるデジタルマツチトフィルタを示すブ 口ック図である。
第 5図は、 第 4図に示したデジタルマツチトフィルタにおける乗算の手順を説 明するための図である。
第 6図は、 本発明の第 2の実施態様によるデジタルマッチトフィルタが備える 書込み選択回路を示すプロック図である。
第 7図は、 第 6図に示した書込み選択回路の動作を説明するためのタイミング 図である。
第 8図は、 本発明の第 3の実施態様によるデジタルマッチトフィルタを示すブ ロック図である。
第 9図は、 本発明の第 4の実施態様によるデジタルマッチトフィルタを示すブ ロック図である。
第 1 0図は、 本発明の第 5の実施態様によるデジタルマッチトフィルタを示す プロック図である。
発明を実施するための最良の形態
(第 1の実施態様）
本発明の第 1の実施態様によるデジタルマッチトフィルタは、 F I Rデジタル フィルタを用いて構成された 8倍拡散 8タップのデジタルマツチトフィルタであ つて、 第 4図に示すように、 信号入力端子 2 0 1と、 クロック入力端子 2 0 2と、 第 1乃至第 8のフリップフ口ップ群 2 1 1〜2 1 8からなる記憶部 2 1 0と、 第 1乃至第 8の書込み選択用フリップフロップ 2 2 1〜2 2 8からなる巡回型タツ プ付きシフトレジスタを用いて構成された書込み選択回路 2 2 0と、 第 1乃至第 8の逆拡散符号用フリップフロップ 2 3 1〜2 3 8からなる巡回型タップ付きシ フトレジスタを用いて構成された逆拡散符号列用シフトレジス夕 2 3 0と、 第 1 乃至第 8の乗算器 2 4 1〜2 4 8と、 第 1乃至第 7の加算器 2 5 1〜2 5 7と、 出力端子 2 0 5とを含む。 ここで、 記憶部 2 1 0を構成する第 1乃至第 8のフリ ップフ口ップ群 2 1 1〜2 1 8はそれぞれ、 互いに並列接続された 6個のフリツ プフロップから構成されている。
信号入力端子 2 0 1には、 アナログ信号 （たとえば、 スぺク トラム拡散信号） 力 4 . 0 9 6 MH zのサンプリング周波数でサンプリングされて生成されたデジ タル信号 I。 が入力される。 なお、 デジタル信号 I。 は、 クロック入力端子 2 0 2に入力される 4 . 0 9 6 MH zのクロック C L Kに同期した 6ビッ 卜の 2の補 数表現のデジタル信号である。
記憶部 2 1 0を構成する第 1乃至第 8のフリップフロップ群 2 1 1〜 2 1 8の データ入力端子 Dには、 デジタル信号 I。 が入力されている。 また、 第 1乃至第 8のフリップフロップ群 2 1 1〜2 1 8のクロック入力端子 Cには、 書込み選択 回路 2 2 0を構成する第 1乃至第 8の書込み選択用フリップフロップ 2 2 1〜 2 2 8の出力信号がそれぞれ入力されている。
書込み選択回路 2 2 0を構成する第 1乃至第 8の書込み選択用フリップフ口ッ プ 2 2 1〜 2 2 8は、 初期状態では、 任意の一つの書込み選択用フリップフ口ッ プに " 1 " (論理値でハイレベル） 力書き込まれており、 他の書込み選択用フリ ップフ口ップには " 0 " (論理値でロウレベル） 力書き込まれている。 以降、 説 明の簡単のため、 初期状態では、 第 8の書込み選択用フリップフロップ 2 2 8の みに " 1 " 力書き込まれているとする。 第 1乃至第 8の書込み選択用フリップフ ロップ 2 2 1〜2 2 8のクロック入力端子 Cには、 クロック C L K力入力されて いる。 第 8の書込み選択用フリップフロップ 2 2 8のクロック入力端子 Cにクロ ック C L Kが入力すると、 初期状態で第 8の書込み選択用フリップフロップ 2 2 8に書き込まれた " 1 " が第 1の書込み選択用フリップフロップ 2 2 1にシフト される。 第 1の書込み選択用フリップフロップ 2 2 1にシフ卜された " 1 " は、 以降、 クロック C L Kに同期して、 第 2の書込み選択用フリップフロップ 2 2 2 から第 8の書込み選択用フリップフロップ 2 2 8に向って順にシフ卜される。 こ れにより、 記憶部 2 1 0を構成する第 1乃至第 8のフリップフ口ップ群 2 1 1〜 2 1 8のクロック入力端子 Cには " 1 " がクロック C L Kに同期して順に入力さ れるため、 デジタル信号 I。 がクロック C L Kに同期して第 1乃至第 8のフリッ プフロップ群 2 1 1〜2 1 8に順に取り込まれて保持される。
逆拡散符号列用シフトレジスタ 2 3 0を構成する第 1乃至第 8の逆拡散符号用 フリップフロップ 2 3 1〜2 3 8には、 8ビッ トの逆拡散符号列 C 7 C 6 C 5 C 4 C 3 C 2 C , C。 の逆拡散符号がそれぞれ書き込まれている。 以降、 説明の 簡単のため、 初期状態では、 逆拡散符号 C。 〜(： 7 は、 逆拡散符号 C 7 から逆拡 散符号 C。 の順番で第 1乃至第 8の逆拡散符号用フリップフロップ 2 3 1〜2 3 8にそれぞれ格納されているとする。
第 1乃至第 8の逆拡散符号用フリップフロップ 2 3 1〜 2 3 8のクロック入力 端子 Cには、 クロック C L Kが入力されており、 クロック C L Kに同期して、 第 1乃至第 8の逆拡散符号用フリップフロップ 2 3 1〜2 3 8に格納された各逆拡 散符号 C。 〜C 7 が第 1の逆拡散符号用フリップフロップ 2 3 1から第 8の逆拡 散符号用フリップフロップ 2 3 8へ向って順にシフ卜される。 なお、 第 8の逆拡 散符号用フリップフロップ 2 3 8にシフ卜された逆拡散符号は、 次のクロック C L Kに同期して、 第 1の逆拡散符号用フリップフロップ 2 3 1にシフトされる。 これにより、 第 1乃至第 8の逆拡散符号用フリップフロップ 2 3 1〜2 3 8から は、 クロック C L Kに同期して、 逆拡散符号 C。 から逆拡散符号 C 7 カ《順にシフ 卜されながら出力される。
第 1乃至第 8の乗算器 2 4 1〜2 4 8は、 6ビット X 1ビッ卜の乗算器であり、 6ビッ卜の出力信号を出力する。 第 1乃至第 8の乗算器 2 4 1〜2 4 8では、 第 1乃至第 8のフリップフ口ップ群 2 1 1〜2 1 8の出力信号 （6ビット） と第 1 乃至第 8の逆拡散符号用フリップフロップ 2 3 1〜2 3 8から出力される逆拡散 符号 （1ビット） との乗算がそれぞれ行われる。 なお、 乗算器 2 4 1〜2 4 8で は、 たとえば、 逆拡散符号が 1を示すときは、 第 1乃至第 8のフリップフロップ 群 2 1 1〜2 1 8の出力信号と 1との乗算が行われ、 逆拡散符号が 0を示すとき は、 第 1乃至第 8のフリップフ口ップ群 2 1 1〜2 1 8の出力信号と一 1との乗 算が行われる。
各乗算器 2 4 1〜2 4 8における乗算の手順について、 第 5図を参照して以下 に述べる。 第 1の動作状態では、 信号入力端子 2 0 1にデジタル信号 I。 の 1番目のサン プリングデータ D。 がクロック C L Kに同期して入力されるとともに、 初期状態 において書込み選択回路 2 2 0の第 8の書込み選択用フリ ップフロップ 2 2 8に 書き込まれた " 1 " 力 クロック C L Kに同期して第 1の書込み選択用フリップフ ロップ 2 2 1にシフ卜される。 この結果、 記憶部 2 1 0の第 1のシフトレジスタ 群 2 1 1のクロック入力端子 Cにのみ " 1 " が入力されて、 1番目のサンプリン グデータ D。 が第 1のシフ トレジスタ群 2 1 1に取り込まれて保持される。 また、 初期状態で逆拡散符号列用シフ トレジスタ 2 3 0の第 8の逆拡散符号用フリップ フロップ 2 3 8に格納された逆拡散符号 (：。 がクロック C L Kに同期して第 1の 逆拡散符号用フリップフロップ 2 3 1にシフ トされる結果、 1番目のサンプリン グデータ D。 と逆拡散符号 C。 との乗算が第 1の乗算器 2 4 1で行われる。 した がって、 D。 X C。 の値を示す出力信号が、 第 1の乗算器 2 4 1力、ら出力される。 第 2の動作状態では、 信号入力端子 2 0 1にデジタル信号 I。 の 2番目のサン プリングデータ がクロック C L Kに同期して入力されるとともに、 第 1の動 作状態で書込み選択回路 2 2 0の第 1の書込み選択用フリップフロップ 2 2 1に シフ卜された " 1 " 力くクロック C L Kに同期して第 2の書込み選択用フリップフ ロップ 2 2 2にシフトされる。 この結果、 記憶部 2 1 0の第 2のシフトレジスタ 群 2 1 2のクロック入力端子 Cにのみ " 1 " が入力されて、 2番目のサンプリン グデータ D , が第 2のシフ トレジスタ群 2 1 2に取り込まれて保持される。 この とき、 第 1のフリップフ口ップ群 2 1 1には、 第 1の動作状態で取り込まれた 1 番目のサンプリングデータ D。 力そのまま保持されている。 また、 逆拡散符号列 用シフトレジスタ 2 3 0に格納されている各逆拡散符号がクロック C L Kに同期 してシフトされる結果、 第 1の動作状態で第 1の逆拡散符号用フリップフロップ 2 3 1にシフ卜された逆拡散符号 C Q が第 2の逆拡散符号用フリップフロップ 2 3 2にシフトされるとともに、 第 1の動作状態で第 8の逆拡散符号用フリップフ ロップ 2 3 8にシフトされた逆拡散符号 C , が第 1の逆拡散符号用フリップフ口 ップ 2 3 1にシフトされる。 その結果、 2番目のサンプリングデータ D , と逆拡 散符号 (：。 との乗算が第 2の乗算器 2 4 2で行われるとともに、 1番目のサンプ リングデータ D。 と逆拡散符号 d との乗算が第 1の乗算器 2 4 1で行われる。 したがって、 D, XC。 の値を示す出力信号が第 2の乗算器 2 42から出力され るとともに、 D。 X d の値を示す出力信号力第 1の乗算器 2 4 1力、ら出力され る。
第 3の動作状態では、 信号入力端子 2 0 1にデジタル信号 I。 の 3番目のサン プリングデータ D2 がクロック CLKに同期して入力されるとともに、 第 2の動 作状態で書込み選択回路 2 20の第 2の書込み選択用フリップフロップ 22 2に シフトされた "1" がクロック CLKに同期して第 3の書込み選択用フリップフ 口ップ 2 2 3にシフ卜される。 この結果、 記憶部 2 1 0の第 3のシフ卜レジスタ 群 2 1 3のクロック入力端子 Cにのみ "1" が入力されて、 3番目のサンプリン グデータ D2 が第 3のシフトレジスタ群 2 1 3に取り込まれて保持される。 この とき、 第 1のフリップフ口ップ群 2 1 1には、 第 1の動作状態で取り込まれた 1 番目のサンプリングデータ D。 がそのまま保持されており、 第 2のフリップフロ ップ群 2 1 2には、 第 2の動作状態で取り込まれた 2番目のサンプリングデータ D, 力そのまま保持されている。 また、 逆拡散符号列用シフトレジスタ 2 3 0に 格納されている各逆拡散符号がクロック CLKに同期してシフトされる結果、 第 2の動作状態で第 2の逆拡散符号用フリップフロップ 2 3 2にシフトされた逆拡 散符号 C。 力第 3の逆拡散符号用フリップフロップ 2 3 3にシフ卜され、 第 2の 動作状態で第 1の逆拡散符号用フリップフロップ 2 3 1にシフトされた逆拡散符 号 d が第 2の逆拡散符号用フリップフロップ 2 32にシフ卜され、 第 2の動作 状態で第 8の逆拡散符号用フリップフロップ 2 3 8にシフトされた逆拡散符号 C2 力く第 1の逆拡散符号用フリップフロップ 23 1にシフ卜される。 その結果、 3番目のサンプリングデータ D2 と逆拡散符号 (：。 との乗算が第 3の乗算器 24 3で行われ、 2番目のサンプリングデータ と逆拡散符号 C, との乗算が第 2 の乗算器 2 42で行われ、 1番目のサンプリングデータ D。 と逆拡散符号 C2 と の乗算が第 1の乗算器 24 1で行われる。 した力 <つて、 D2 XC。 の値を示す出 力信号が第 3の乗算器 24 3から出力され、 XC, の値を示す出力信号が第 2の乗算器 24 2から出力され、 D。 XC2 の値を示す出力信号が第 1の乗算器 2 4 1から出力される。 以降、 第 7の動作状態まで同様の動作が繰り返される。 第 8の動作状態では、 信号入力端子 2 0 1にデジタル信号 I。 の 8番目のサン プリングデータ D7 がクロック CLKに同期して入力されるとともに、 第 7の動 作状態で書込み選択回路 2 2 0の第 7の書込み選択用フリップフロップ 2 2 7に シフトされた "1" がクロック CLKに同期して第 8の書込み選択用フリップフ ロップ 2 2 8にシフ卜される。 この結果、 記憶部 2 1 0の第 8のシフトレジスタ 群 2 1 8のクロック入力端子 Cにのみ "1" が入力されて、 8番目のサンプリン グデータ D7 が第 8のシフトレジスタ群 2 1 8に取り込まれて保持される。 この とき、 第 1乃至第 7のフリップフ口ップ群 2 1 1〜2 1 7には、 第 7の動作状態 までに取り込まれた 1番目乃至 7番目のサンプリングデータ D。 〜D6 がそれぞ れそのまま保持されている。 また、 逆拡散符号列用シフトレジスタ 2 3 0に格納 されている各逆拡散符号がクロック CLKに同期してシフトされる結果、 第 1乃 至第 8の逆拡散符号用フリップフロップ 2 3 1〜 2 3 8には逆拡散符号 C τ 〜 Co がそれぞれ格納される。 これにより、 記憶部 2 1 0の第 1乃至第 8のフリツ プフロップ 2 1 1〜2 1 8にそれぞれ保持されたデジタル信号 I。 の 1番目から 8番目のサンプリングデータ D。 〜D7 と逆拡散符号列用シフトレジスタ 2 3 0 の第 1乃至第 8の逆拡散符号列用フリップフロップ 2 3 1〜 2 3 8にそれぞれシ フトされた逆拡散符号 C 7 〜C。 との乗算力く、 第 1乃至第 8の乗算器 24 1〜2 4 8でそれぞれ行われる。 その結果、 D7 XC。 の値を示す出力信号が第 8の乗 算器 24 8から出力され、 Ds XC, の値を示す出力信号が第 7の乗算器 2 4 7 から出力され、 D5 XC2 の値を示す出力信号が第 6の乗算器 2 46から出力さ れ、 D4 XC3 の値を示す出力信号が第 5の乗算器 2 4 5から出力され、 D3 X C4 の値を示す出力信号が第 4の乗算器 244から出力され、 D2 XC5 の値を 示す出力信号が第 3の乗算器 2 4 3から出力され、 XC6 の値を示す出力信 号が第 2の乗算器 2 4 2から出力され、 D。 XC の値を示す出力信号が第 1の 乗算器 2 4 1から出力される。
以上の動作により、 デジタル信号 I。 の最初の 8個のサンプリングデータ D7 D6 D5 D4 D3 D2 D, D。 と 8ビッ トの逆拡散符号列 C 7 C6 C5 C4 C3 c2 c, c。 との相関値を求めるのに必要な乗算がすべて行われる。
第 9の動作状態では、 信号入力端子 2 0 1にデジタル信号 I。 の 9番目のサン プリングデータ D8 がクロック CLKに同期して入力されるとともに、 第 8の動 作状態で書込み選択回路 2 2 0の第 8の書込み選択用フリップフロップ 2 2 8に シフ卜された "1" がクロック CLKに同期して第 1の書込み選択用フリップフ ロップ 2 2 1にシフ卜される。 この結果、 記憶部 2 1 0の第 1のシフトレジスタ 群 2 1 1のクロック入力端子 Cにのみ "1" が入力されて、 9番目のサンプリン グデータ D8 が第 1のシフトレジスタ群 2 1 1に取り込まれて保持される。 この とき、 第 2乃至第 8のフリップフ口ップ群 2 1 1〜2 1 8には、 第 8の動作状態 までに取り込まれた 2番目乃至 8番目のサンプリングデータ D, 〜D7 がそれぞ れそのまま保持されている。 また、 逆拡散符号列用シフトレジスタ 23 0に格納 されている各逆拡散符号がクロック CLKに同期してシフ卜される結果、 第 1の 逆拡散符号用フリップフロップ 2 3 1には逆拡散符号 C。 が格納され、 第 2乃至 第 8の逆拡散符号用フリップフロップ 2 3 2〜2 3 8には逆拡散符号 C7 〜C, がそれぞれ格納される。 これにより、 記憶部 2 1 0の第 1のフリップフロップ 2 1 1に保持されたデジタル信号 I。 の 9番目のサンプリングデータ D8 と逆拡散 符号列用シフトレジスタ 2 3 0の第 1の逆拡散符号用フリップフロップ 2 3 1に 格納された逆拡散符号 C。 との乗算が第 1の乗算器 2 4 1で行われるとともに、 第 2乃至第 9のフリップフロップ 2 1 2〜2 1 8にそれぞれ保持されたデジタル 信号 I。 の 2番目から 8番目のサンプリングデータ D, 〜D7 と逆拡散符号列用 シフトレジスタ 2 3 0の第 2乃至第 8の逆拡散符号用フリップフロップ 2 3 1〜 2 3 8にそれぞれ格納された逆拡散符号 C 7 〜d との乗算が第 2乃至第 8の乗 算器 24 2〜2 4 8でそれぞれ行われる。 その結果、 D8 XC。 の値を示す出力 信号が第 1の乗算器 24 1から出力され、 D7 XC, の値を示す出力信号が第 8 の乗算器 24 8から出力され、 D6 XC2 の値を示す出力信号が第 7の乗算器 2 4 7から出力され、 D5 XC3 の値を示す出力信号力第 6の乗算器 2 4 6から出 力され、 D4 XC4 の値を示す出力信号が第 5の乗算器 2 4 5から出力され、 D3 XC5 の値を示す出力信号が第 4の乗算器 244から出力され、 D2 xC6 の値を示す出力信号が第 3の乗算器 2 43から出力され、 XC7 の値を示す 出力信号が第 2の乗算器 2 4 2力、ら出力される。
その結果、 デジタル信号 I。 の最初の 8個のサンプリングデータ D7 D6 D5 D4 D3 D2 D, Do から 1サンプリング後の 8個のサンプリングデータ D8 D7 D6 D5 D4 D3 D2 D, と 8ビッ トの逆拡散符号列 C 7 C6 C5 C4 C3 C2 c, c。 との相関値を求めるのに必要な乗算がすべて行われる。 以降、 同様 の動作が繰り返される。
第 1乃至第 4の加算器 2 5 1〜2 5 4は、 6ビット + 6ビッ卜の加算器であり、 7ビッ卜の出力信号を出力する。 第 5および第 6の加算器 2 5 5, 2 5 6は、 7 ビット +7ビッ卜の加算器であり、 8ビッ卜の出力信号を出力する。 第 7の加算 器 2 5 7は、 8ビット +8ビッ卜の加算器であり、 9ビッ卜の出力信号を出力す る。 第 1の加算器 2 5 1では、 第 1の乗算器 24 1の出力信号 (6ビット） と第 2の乗算器 2 4 2の出力信号 （6ビット） との加算が行われる。 第 2の加算器 2 5 2では、 第 3の乗算器 2 4 3の出力信号 （6ビット） と第 4の乗算器 24 4の 出力信号 (6ビット） との加算が行われる。 第 3の加算器 2 5 3では、 第 5の乗 算器 2 5 5の出力信号 （6ビット） と第 6の乗算器 2 5 6の出力信号 （6ビット） との加算が行われる。 第 4の加算器 2 5 4では、 第 7の乗算器 2 4 7の出力信号 (6ビット） と第 8の乗算器 2 4 8の出力信号 （6ビット） との加算が行われる。 第 5の加算器 2 5 5では、 第 1の加算器 2 5 1の出力信号 （7ビット） と第 2の 加算器 2 5 2の出力信号 （7ビット） との加算が行われる。 第 6の加算器 2 5 6 では、 第 3の加算器 2 5 3の出力信号 （7ビット） と第 4の加算器 2 5 4の出力 信号 （7ビット） との加算が行われる。 第 7の加算器 2 5 7では、 第 5の加算器 2 5 5の出力信号 (8ビット） と第 6の加算器 2 5 6の出力信号 （8ビット） と の加算が行われる。 この結果、 デジタル信号 I。 と逆拡散符号列 C 7 Ce C5 C4 C3 C2 C, (：。 との相関値 MF OUTが第 7の加算器 2 5 7で得られ、 出 力端子 2 0 5を介して外部に出力される。
次に、 本実施態様によるデジタルマツチトフイノレタと第 1図に示した従来のデ ジタルマツチトフィルタとの消費電力の比較について説明する。 本実施態様によ るデジタルマッチトフィルタでは、 クロック CLKごとのデジタル信号 I。 の記 憶部 2 1 0への書込みは、 第 1乃至第 8のフリップフロップ群 2 1 1〜 2 1 8の うちの 1つでしか行われない。 したがって、 各フリップフロップ群 2 1 1〜2 1 8を構成する一つのフリップフロップの消費電力を Wとすると、 記憶部 2 1 0に おける消費電力は 6 Wとなる。 また、 本実施態様によるデジタルマッチトフィル タでは、 書込み選択回路 2 2 0を構成する第 1乃至第 8の書込み選択用フリップ フロップ 2 2 1〜2 2 8と逆拡散符号列用シフトレジスタ 2 3 0を構成する第 1 乃至第 8の逆拡散符号用フリップフロップ 2 3 1〜2 3 8とはクロック C L Kに 同期して動作するため、 書込み選択回路 2 2 0および逆拡散符号列用シフトレジ スタ 2 3 0における消費電力は 2 X 8 W= 1 6 Wとなる。 したがって、 本実施態 様によるデジタルマッチトフィルタの記憶部 2 1 0， 書込み選択回路 2 2 0およ び逆拡散符号列用シフトレジスタ 2 3 0における消費電力は 6 W+ 1 6 W= 2 2 Wとなる。 これに対して、 第 1図に示した従来のデジタルマッチトフィルタでは、 クロック C L Kごとのデジタノレ信号 I。 のタップ付きシフトレジスタ 1 0への書 込み時には、 第 1乃至第 7のフリップフ口ップ群 1 1〜1 8はクロック C L Kに 同期してすべて動作するため、 タップ付きシフトレジスタ 1 0における消費電力 は 6 X 7 W= 4 2 Wとなる。 したがって、 本実施態様によるデジタルマッチトフ ィルタの第 1乃至第 8の乗算器 2 4 1〜 2 4 8および第 1乃至第 7の加算器 2 5 1〜2 5 7における消費電力と第 1図に示した従来のデジタルマッチトフィルタ の第 1乃至第 8の乗算器 2 1〜 2 8および第 1乃至第 7の加算器 3 1〜 3 7にお ける消費電力とは同じであるため、 本実施態様によるデジタルマッチトフィルタ の消費電力は、 第 1図に示した従来のデジタルマツチトフィルタの消費電力に比 ベて 2 2 WZ 4 2 W 1 Z 2となる。
一般的には、 M倍拡散 Mタップデジタルマッチトフィルタでは、 デジタル信号 I。 のビッ ト数を Nとすると、 本実施態様によるデジタルマッチトフィルタでは、 記憶部 2 1 0の各フリップフ口ップ群は N個のフリップフ口ップで構成され、 書 込み選択回路 2 2 0および逆拡散符号列用シフトレジスタ 2 3 0はそれぞれ M個 のフリップフロップで構成される。 したがって、 本実施態様によるデジタルマツ チトフィルタの記憶部 2 1 0， 書込み選択回路 2 2 0および逆拡散符号列用シフ トレジスタ 2 3 0における消費電力は、 NW+MW+MW= (N + M + M) Wと なる。 これに対して、 第 1図に示した従来のデジタルマッチトフィルタでは、 タ ップ付きシフトレジスタ 1 0は （M— 1 ) N個のフリップフロップで構成される ため、 タップ付きシフトレジスタ 1 0における消費電力は （M— 1 ) NWとなる。 したがって、 本実施態様によるデジタルマッチトフィルタの消費電力は、 第 1図 に示した従来のデジタルマッチトフィルタの消費電力に比べて、 （N + M + M) WZ (M- 1 ) W= (N + M + M) / (M- 1 ) Nとなる。 なお、 一般的には M》 1であるので、 本実施態様によるデジタルマツチトフィルタの消費電力は、 第 1図に示した従来のデジタルマッチ卜フィルタの消費電力に比べて、 1/M + 1/N+ 1/Nとなる。
上記説明では、 逆拡散符号列 C 7 Ce Cs C^ Cs Cs C, (：。 を構成する各 逆拡散符号は 1ビットとした。 し力、し、 逆拡散符号列 C7 Ce C5 C4 Ca C2
C, C。 を構成する各逆拡散符号のビット数が 2以上である場合もある （ただし、 各逆拡散符号のビット数はデジタル信号 I。 のビット数よりも小さい） 。 たとえ ば、 各逆拡散符号が、 1， 0， 一 1を示す 2ビッ トの場合である。 各逆拡散符号 のビット数が 2以上である場合には、 第 4図に示した逆拡散符号列用シフトレジ スタ 230の代わりに、 互いに並列接続された 2個以上のフリップフロップから なるフリップフロップ群を 8個用いて巡回型タップ付きシフトレジスタを構成さ れた逆拡散符号列用シフトレジスタを使用すればよい。
第 1乃至第 8の乗算器 2 4 1〜 2 4 8は、 論理回路で構成された乗算器である 必要はなく、 同じ乗算結果を出力する手段 （たとえば、 逆拡散符号が 1の場合に は入力信号をそのまま出力し、 逆拡散符号が 0 (係数— 1の乗算） の場合には入 力信号の符号ビットを反転して出力する回路） であってもよい。
(第 2の実施態様）
本発明の第 2の実施態様によるデジタルマッチトフィルタは、 第 4図に示した 書込み選択回路 22 0の代わりに第 6図に示す書込み選択回路 3 0 0を含む点で、 上述した第 1の実施態様によるデジタルマッチトフィルタと異なる。
本実施態様によるデジタルマッチトフィルタが備える書込み選択回路 3 0 0は、 第 6図に示すように、 第 1乃至第 8の書込み選択用フリップフロップ 3 1 1〜3 1 8およびセレクタ回路 3 2 0からなる巡回型タップ付きシフトレジスタを用い て構成されている。 第 1乃至第 8の書込み選択用フリップフロップ 3 1 1〜3 1 8のクロック入力端子 Cには、 4. 0 9 6 MHzのクロック CLKがクロック入 力端子 3 0 1を介して入力されている。 第 1乃至第 8の書込み選択用フリップフ ロップ 3 1 1〜 3 1 8のリセット端子 Rには、 リセット信号 R Sがリセット信号 入力端子 3 0 2を介して入力されている。 セレクタ回路 3 2 0の第 1の入力端子 Aには、 第 8の書込み選択用フリップフロップ 3 1 8の出力信号 Q8 が入力され ている。 セレクタ回路 3 2 0の第 2の入力端子 Bには、 電源電圧 Vc c (論理値 でハイレベルに相当する電圧） が入力されている。 セレクタ回路 3 2 0の選択端 子 Sには、 書込みタイミング制御信号 WEが書込みタイミング制御信号入力端子 3 0 3を介して入力されている。 セレクタ回路 3 2 0の出力端子 Yは、 第 1の書 込み選択用フリップフロップ 3 1 1のデータ入力端子 Dに接続されている。 なお、 セレクタ回路 3 2 0では、 書込みタイミング制御信号 W Eが "1 " (論理値で ヽ ィレベル） のとき第 2の入力端子 Bが選択され、 書込みタイミング制御信号 WE が " 0" (論理値でロウレベル） のとき第 1の入力端子 Aが選択される。
次に、 書込み選択回路 3 0 0の動作について、 第 7図に示すタイミング図を参 照して説明する。 時刻 t。 より前の時刻では、 リセット信号 RSが "0" である ため、 第 1乃至第 8の書込み選択用フリップフロップ 3 1 1〜 3 1 8はすべてリ セッ卜されており、 第 1乃至第 8の書込み選択用フリップフロップ 3 1 1〜3 1 8の出力信号 〜Q8 はすべて 0とされている。 時刻 t。 でリセット信号 RS 力く "1" とされたのち、 時刻 t , で書込みタイミング制御信号 WEが "1" とさ れると、 セレクタ回路 3 2 0では、 第 2の入力端子 Bが選択されて、 セレクタ回 路 32 0の出力端子 Yから出力される出力信号は "1" となる。 その結果、 時刻 t 2 でクロック CLK力く "0" から "1" になると、 セレクタ回路 3 2 0の出力 信号が第 1の書込み選択用フリップフロップ 3 1 1に取り込まれて保持されて、 第 1の書込み選択用フリップフロップ 3 1 1の出力信号 Q, は " 1" となる。 こ のとき、 第 2乃至第 8の書込み選択用フリップフロップ 3 1 2〜 3 1 8には、 時 刻 t > における第 1乃至第 7の書込み選択用フリップフロップ 3 1 1〜3 1 7の 出力信号 Q, 〜Q (すべて 0) がそれぞれ取り込まれて保持されるため、 第 2 乃至第 8の書込み選択用フリップフロップ 3 1 2〜3 1 8の出力信号 Q2 〜Q8 は 0のままである。
時刻" で書込みタイミング制御信号 WEが "0" とされと、 セレクタ回路 3 2 0では、 第 1の入力端子 Aが選択されて、 セレクタ回路 3 2 0の出力端子 Yか らは第 8の書込み選択用フリップフロップ 3 1 8の出力信号 Q8 が出力される。 その結果、 時刻 t 4 でクロック CLK力 "0" から "1" になると、 第 8の書込 み選択用フリップフロップ 3 1 8の出力信号 Q が第 1の書込み選択用フリップ フロップ 3 1 1に取り込まれて保持されて、 第 1の書込み選択用フリップフロッ プ 3 1 1の出力信号 Q, は "0" となる。 また、 第 2の書込み選択用フリップフ ロップ 3 1 2には、 時刻 t における第 1の書込み選択用フリップフロップ 3 1 1の出力信号 Q, が取り込まれて保持されるため、 第 2の書込み選択用フリップ フロップ 3 1 2の出力信号 Q2 は "1" となる。 第 3乃至第 8の書込み選択用フ リップフロップ 3 1 3〜 3 1 8には、 時刻 t における第 2乃至第 7の書込み選 択用フリップフロップ 3 1 2〜3 1 7の出力信号 Q2 〜Q7 がそれぞれ取り込ま れて保持されるため、 第 3乃至第 8の書込み選択用フリップフロップ 3 1 3〜3 1 8の出力信号 Q3 〜Q8 は "0" のままである。 以降、 同様の動作が繰り返さ れる結果、 第 6図に示すように、 時刻 において第 1の書込み選択用フリップ フロップ 3 1 1に取り込まれて保持された "1" がクロック CLKに同期して第 1の書込み選択用フリップフロップ 3 1 1力、ら第 8の書込み選択用フリップフロ ップ 3 1 8向ってシフ卜される。 そして、 第 8の書込み選択用フリップフロップ 3 1 8取り込まれて保持された "1" は、 クロック CLKに同期して第 1の書込 み選択用フリップフロップ 3 1 1にシフ卜される。
本実施態様におけるデジタルマツチトフィルタの消費電力は、 上述した第 1の 実施態様によるデジタルマッチトフィルタの消費電力に比べて、 セレクタ回路 3 2 0の消費電力が加算されるだけであるため、 第 1図に示した従来のデジタルマ ツチトフィルタに比べて低消費電力化が図れる。
(第 3の実施態様）
本発明の第 3の実施態様によるデジタルマッチトフィルタは、 F I R2倍捕間 デジタルフィルタを用いて構成された 8倍拡散 1 6タップのデジタルマッチトフ ィルタであって、 第 8図に示すように、 信号入力端子 4 0 1と、 第 1のクロック 入力端子 4 02と、 第 2のクロック入力端子 4 03と、 第 1乃至第 1 6のフリツ プフロップ群 4 1 1〜4 2 6からなる記憶部 4 1 0と、 第 1乃至第 1 6の書込み 選択用フリップフロップ 4 3 1〜44 6からなる巡回型タップ付きシフトレジス タを用いて構成された書込み選択回路 4 3 0と、 第 1乃至第 8のセレクタ回路群 4 5 1〜 4 5 8と、 第 1乃至第 8の逆拡散符号用フリップフロップ 4 6 1〜 4 6 8からなる巡回型タップ付きシフ卜レジスタを用いて構成された逆拡散符号列用 シフトレジスタ 4 6 0と、 第 1乃至第 8の乗算器 4 7 1〜47 8と、 第 1乃至第 7の加算器 4 8 1〜4 8 7と、 出力端子 4 0 5とを含む。 ここで、 記憶部 4 1 0 を構成する第 1乃至第 1 6のフリップフロップ群 4 1 1- 42 6はそれぞれ、 互 いに並列接続された 6個のフリップフロップから構成されている。 また、 第 1乃 至第 8のセレクタ回路群 4 5 1〜4 5 8はそれぞれ、 互いに並列接続された 6個 のセレクタ回路から構成されている。
信号入力端子 4 0 1には、 アナログ信号 （スぺク トラム拡散信号） が 8. 1 9 2 MHzのサンプリング周波数で 2倍オーバーサンプリングされて生成されたデ ジタル信号 I。 が入力される。 なお、 デジタル信号 I。 は、 第 1のクロック入力 端子 4 0 2に入力される 8. 1 9 2MHzの第 1のクロック CLK 1に同期した 6ビッ 卜の 2の補数表現のデジタル信号である。 記憶部 4 1 0を構成する第 1乃 至第 1 6のフリップフロップ群 4 1 1〜4 2 6のデータ入力端子 Dには、 デジタ ル信号 I。 力入力されている。 また、 第 1乃至第 1 6のフリップフロップ群 4 1 1〜42 6のクロック入力端子 Cには、 書込み選択回路 4 3 0を構成する第 1乃 至第 1 6の書込み選択用フリップフロップ 4 3 1〜4 4 6の出力信号がそれぞれ 入力されている。
書込み選択回路 4 3 0を構成する第 1乃至第 1 6の書込み選択用フリップフロ ップ 4 3 1〜 44 6は、 初期状態では、 任意の一つの書込み選択用フリップフ口 ップに " 1 " が書き込まれており、 他の書込み選択用フリップフロップには " 0 " 力く書き込まれている。 以降、 説明の簡単のため、 初期状態では、 第 1 6の書込み 選択用フリップフロップ 446のみに "1" が書き込まれて保持されているとす る。 第 1乃至第 1 6の書込み選択用フリップフロップ 4 3 1〜 446のクロック 入力端子 Cには、 第 1のクロック CLK 1力《入力されている。 第 1 6の書込み選 択用フリップフロップ 446のクロック入力端子 Cに第 1のクロック CLK 1が 入力すると、 第 1 6の書込み選択用フリップフロップ 4 4 6に保持されていた
"1" 力《第 1の書込み選択用フリップフロップ 43 1にシフ卜される。 第 1の書 込み選択用フリップフロップ 4 3 1にシフ卜された "1" は、 以降、 第 1のクロ ック CLK 1に同期して、 第 2の書込み選択用フリップフロップ 4 3 2から第 1 6の書込み選択用フリップフロップ 4 4 6に向ってシフ卜される。 これにより、 記憶部 4 1 0を構成する第 1乃至第 1 6のフリップフロップ群 4 1 1〜 4 2 6の クロック入力端子 Cに "1" が第 1のクロック CLK 1に同期して順に入力され るため、 デジタル信号 I。 が第 1のクロック CLK 1に同期して第 1乃至第 1 6 のフリップフロップ群 4 1 1〜4 2 6に順に取り込まれて保持される。
第 2のクロック入力端子 4 0 3には、 4. 0 9 6 MHzの第 2のクロック CL K 2が入力される。 第 1乃至第 8のセレクタ回路群 4 5 1〜4 5 8を構成する各 セレクタ回路の選択端子 Sには、 第 2のクロック CLK2が入力されており、 第 2のクロック CLK2力く "1" のとき第 1の入力端子 Aが選択され、 第 2のクロ ック CLK2力く "0" のとき第 2の入力端子 Bが選択される。 したがって、 第 2 のクロック CLK2力く "1" のときには、 第 1乃至第 8のセレクタ回路群 4 5 1 〜 4 5 8の第 1の入力端子 Aにそれぞれ接続された記憶部 4 1 0の奇数番目のフ リップフロップ群 4 1 1， 4 1 3， 4 1 5， 4 1 7， 4 1 9， 4 2 1, 4 2 3, 4 2 5の出力信号が、 第 1乃至第 8のセレクタ回路群 45 1〜4 5 8の出力端子 Yからそれぞれ出力される。 一方、 第 2のクロック CLK2力く "0" のときには、 第 1乃至第 8のセレクタ回路群 4 5 1〜4 5 8の第 2の入力端子 Bにそれぞれ接 続された記憶部 4 1 0の偶数番目のフリップフロップ群 4 1 2， 4 1 4, 4 1 6， 4 1 8， 4 2 0, 4 2 2, 4 24， 4 2 6の出力信号が、 第 1乃至第 8のセレク タ回路群 4 5 1〜4 5 8の出力端子 Yからそれぞれ出力される。
逆拡散符号列用シフトレジスタ 4 6 0を構成する第 1乃至第 8の逆拡散符号用 フリップフロップ 4 6 1〜 4 6 8には、 8ビッ卜の逆拡散符号列 C 7 C6 C5 C4 C3 C2 C, C。 の逆拡散符号がそれぞれ書き込まれている。 以降、 説明の 簡単のため、 初期状態では、 逆拡散符号 C。 〜C7 は、 逆拡散符号 C7 から逆拡 散符号 C。 の順番で第 1乃至第 8の逆拡散符号用フリップフロップ 46 1〜4 6 8にそれぞれ格納されているとする。 第 1乃至第 8の逆拡散符号用フリップフ口 ップ 46 1〜46 8のクロック入力端子 Cには、 8. 1 9 2MHzの第 1のクロ ック CLK 1に同期した 4. 0 9 6 MHzの第 2のクロック CLK2が入力され ており、 第 2のクロック CLK2に同期して、 第 1乃至第 8の逆拡散符号用フリ ップフロップ 4 6 1〜 4 6 8に格納された各逆拡散符号が第 1の逆拡散符号用フ リップフロップ 4 6 1から第 8の逆拡散符号用フリップフロップ 4 6 8へ向って シフ卜される。 なお、 第 8の逆拡散符号用フリップフロップ 4 6 8にシフ卜され た逆拡散符号は、 次の第 2のクロック C L K 2に同期して、 第 1の逆拡散符号用 フリップフロップ 4 6 1にシフトされる。 これにより、 第 1乃至第 8の逆拡散符 号用フリップフロップ 4 6 1〜4 6 8からは、 第 2のクロック C L K 2に同期し て、 逆拡散符号 C。 から逆拡散符号 C 7 カ順にシフ卜されながら出力される。 第 1乃至第 8の乗算器 4 7 1〜4 7 8は、 6ビット X 1ビッ卜の乗算器であり、 6ビッ卜の出力信号を出力する。 第 1乃至第 8の乗算器 4 7 1〜4 7 8では、 第 1乃至第 8のセレクタ回路群 4 5 1〜4 5 8の出力信号 （6ビット） と第 1乃至 第 8の逆拡散符号用フリップフロップ 4 6 1〜4 6 8から出力される逆拡散符号 ( 1ビット） との乗算がそれぞれ行われる。 なお、 乗算器 4 7 1〜4 7 8では、 たとえば、 逆拡散符号が 1を示すときは、 第 1乃至第 8のセレクタ回路群 4 5 1 〜4 5 8の出力信号と 1との乗算がそれぞれ行われ、 逆拡散符号が 0を示すとき は、 第 1乃至第 8のセレクタ回路群 4 5 1〜4 5 8の出力信号と— 1との乗算が それぞれ行われる。
第 1乃至第 4の加算器 4 8 1〜4 8 4は、 6ビット + 6ビッ卜の加算器であり、 7ビッ卜の出力信号を出力する。 第 5および第 6の加算器 4 8 5， 4 8 6は、 7 ビット + 7ビッ卜の加算器であり、 8ビッ卜の出力信号を出力する。 第 7の加算 器 4 8 7は、 8ビット + 8ビットの加算器であり、 9ビットの出力信号を出力す る。 第 1の加算器 4 8 1では、 第 1の乗算器 4 7 1の出力信号 （6ビッ ト） と第 2の乗算器 4 7 2の出力信号 （6ビット） との加算が行われる。 第 2の加算器 4 8 2では、 第 3の乗算器 4 7 3の出力信号 （6ビッ ト） と第 4の乗算器 4 7 4の 出力信号 ( 6ビット） との加算が行われる。 第 3の加算器 4 8 3では、 第 5の乗 算器 4 7 5の出力信号 ( 6ビッ ト） と第 6の乗算器 4 7 6の出力信号 （6ビッ ト） との加算が行われる。 第 4の加算器 4 8 4では、 第 7の乗算器 4 7 7の出力信号 ( 6ビット） と第 8の乗算器 4 7 8の出力信号 （6ビット） との加算が行われる。 第 5の加算器 4 8 5では、 第 1の加算器 4 8 1の出力信号 （7ビット） と第 2の 加算器 4 8 2の出力信号 （7ビット） との加算が行われる。 第 6の加算器 4 8 6 では、 第 3の加算器 483の出力信号 （7ビッ ト） と第 4の加算器 484の出力 信号 （7ビッ ト） との加算が行われる。 第 7の加算器 487では、 第 5の加算器 485の出力信号 (8ビッ 卜） と第 6の加算器 486の出力信号 (8ビッ ト） と の加算が行われる。
以上のように構成された本実施態様によるデジタルマッチトフィルタでは、 初 期状態から 1 6個の第 1のクロック CLK 1が入力されると、 記憶部 4 1 0を構 成する第 1乃至第 1 6のフリップフロップ群 4 1 1〜426に、 デジタル信号 I 0 の最初の第 1番目乃至第 1 6番目のサンプリングデータ D。 〜D15がそれぞ れ書き込まれて保持されるとともに、 逆拡散符号列用シフトレジスタ 460を構 成する第 1乃至第 8のフリップフロップ 46 1〜468に、 逆拡散符号 C7 〜 Co がそれぞれシフトされて保持される。 その結果、 第 2のクロック CLK 2力く "1" のときには、 第 1乃至第 8のセレクタ回路群 45 1〜458によってデジ タル信号 I。 の奇数番目のサンプリングデータ D。， D2， D4 ， D6， D8， D10, D,2, D, 4が選択されることにより、 第 7の加算器 487において、 D14 X Co +D12X d +D10X C2 +D8 X C3 +D6 X C4 +D4 X C5 +D2 XC6 +D。 XC7 が得られ、 デジタゾレ信号 I。 の最初の 1 6個のサンプリング データ D。 〜D15の奇数番目のサンプリングデータ D。， D2， D4 ， D6， D8， D,o, D,2, D, 4と 8ビッ トの逆拡散符号列 C7 C6 C5 C4 C3 C2 d C。 との相関値 MF OUTが得られ、 出力端子 405を介して外部に出力さ れる。 また、 第 2のクロック CLK2力く "0" のときには、 第 1乃至第 8のセレ クタ回路群 45 1〜458によってデジタル信号 I。 の偶数番目のサンプリング データ D, ， D3 ， D5 , D7 ， D9， Dn, D 13, D , 5力く選択されることに より、 第 7の加算器 487において、 D15XC。 +D13XC1 +Di, xC2 + D9 x C3 +D7 X C4 +D5 X C5 +D3 XC6 +D> X C7 が得られ、 デジ タル信号 I。 の最初の 1 6個のサンプリングデータ D。 〜D, 5の偶数番目のサン プリングデータ Di ， D3， D5 , D7 ， D9， D,,, D> 3, D15と 8ビッ トの 逆拡散符号列 C7 C6 C5 C4 C3 C2 C, C。 との相関値 MF OUTが得られ、 出力端子 405を介して外部に出力される。
次に、 本実施態様によるデジタルマッチトフィルタと第 3図に示した従来のデ ジタルマツチトフィルタとの消費電力の比較について説明する。 本実施態様によ るデジタルマッチトフィルタでは、 デジタル信号 I。 の書込みに際して、 記憶部 4 1 0を構成する第 1乃至第 1 6のフリップフロップ群 4 1 1〜 4 2 6は第 1の クロック CLK 1に同期して 1つずつしか動作しない。 したがって、 一つのフリ ップフ口ップの消費電力を Wとすると、 記憶部 4 1 0における消費電力は各フリ ップフ口ップ群を構成する 6個のフリップフ口ップの消費電力の合計である 6 W となる。 書込み選択回路 4 3 0を構成する第 1乃至第 1 6の書込み選択用フリッ プフロップ 4 3 1〜 4 4 6は第 1のクロック CLK 1が入力するたびに動作する ため、 書込み選択回路 4 30における消費電力は 1 6Wとなる。 逆拡散符号列用 シフトレジスタ 4 6 0を構成する第 1乃至第 8の逆拡散符号用フリップフロップ 46 1〜4 6 8は、 第 1のクロック CLK 1の周波数の 1Z2の周波数を有する 第 2のクロック CLK2に同期して動作するため、 逆拡散符号列用シフトレジス 夕 4 6 0における消費電力は 8W/2 = 4Wとなる。 したがって、 本実施態様に よるデジタルマッチトフィルタの記憶部 4 1 0， 書込み選択回路 4 30および逆 拡散符号列用シフトレジスタ 4 6 0における消費電力は 6 W+ 1 6W+ 4W= 2 6Wとなる。 これに対して、 第 3図に示した従来のデジタルマッチトフィルタで は、 タップ付きシフトレジスタ 1 1 0を構成する第 1乃至第 1 4のフリップフ口 ップ群 1 1 1〜1 2 4はクロック CLKが入力するたびに動作するため、 タップ 付きシフトレジスタ 1 1 0における消費電力は 6 X 1 4W= 84Wとなる。 本実 施態様によるデジタルマッチトフィルタの第 1乃至第 8の乗算器 47 1〜4 7 8 および第 1乃至第 7の加算器 4 8 1〜4 8 7における消費電力と第 3図に示した 従来のデジタルマッチトフィルタの第 1乃至第 8の乗算器 1 3 1〜1 3 8および 第 1乃至第 7の加算器 1 4 1〜1 4 7における消費電力とは同じである。 したが つて、 本実施態様によるデジタルマッチトフィルタの第 1乃至第 8のセレクタ回 路群 4 5 1〜45 8における消費電力は小さいため、 この消費電力を無視すると、 本実施態様によるデジタルマツチトフィルタの消費電力は、 第 3図に示した従来 のデジタルマッチトフィルタの消費電力に比べて 26W/84W 1/3となる。 一般的には、 F I Rm倍捕間フィルタ構成の Mタップデジタルマッチトフィルタ では、 デジタル信号 I。 のビッ ト数を Nとすると、 本実施態様によるデジタルマ ツチトフィルタでは、 記憶部 4 1 0は MN個のフリップフ口ップで構成され、 書 込み選択回路 430は M個の書込み選択用フリップフ口ップで構成され、 逆拡散 符号列用シフトレジスタ 460は M/m個の逆拡散符号用フリップフロップで構 成される。 し力、し、 記憶部 4 1 0を構成する各フリップフロップ群は第 1のクロ ック C L K 1に同期して 1つずつしか動作せず、 また、 逆拡散符号列用シフトレ ジスタ 460は第 1のクロック CLK1の周波数の lZmの周波数を有する第 2 のクロック C L K 2に同期して動作するため、 本実施態様によるデジ夕ルマッチ トフィルタの記憶部 4 1 0， 書込み選択回路 430および逆拡散符号列用シフト レジスタ 460における消費電力は、 NW+MW+( M/m2 ) W= (N + M + M/m2 ) Wとなる。 これに対して、 第 3図に示した従来のデジタルマッチトフ ィルタでは、 タップ付きシフトレジスタ 1 1 0は（ M— 1) N個のフリップフ口 ップで構成されるため、 タップ付きシフトレジスタ 1 1 0における消費電力は (M- 1) NWとなる。 したがって、 本実施態様によるデジタルマッチトフィル 夕の消費電力は、 第 3図に示した従来のデジタルマッチトフィルタの消費電力に 比べて、 （N + M+MZm2 ) W/( M— 1 ) W= (N + M+M/m2 ) Z (M- 1) Nとなる。 なお、 一般的には M》 1であるので、 本実施態様によるデ ジタルマツチトフィルタの消費電力は、 第 3図に示した従来のデジタルマッチト フィルタの消費電力に比べて、 1ノ M+ 1ZN+ lZm2 Nとなる。
なお、 本実施態様によるデジタルマッチ卜フィルタにおいても、 書込み選択回 路 430の代わりに、 第 6図に示した書込み選択回路 300のように第 1乃至第 1 6の書込み選択用フリップフ口ップおよびセレクタ回路からなる巡回型タップ 付きシフトレジスタを用 、て構成された書込み選択回路を用いてもよい。
上記説明では、 逆拡散符号列 C7 C6 C5 C4 C3 C2 C, C。 を構成する各 逆拡散符号は 1ビッ トとした。 し力、し、 逆拡散符号列 C7 C6 C5 C4 C3 C2 C, C。 を構成する各逆拡散符号のビッ ト数が 2以上である場合もある （ただし、 各逆拡散符号のビット数はデジタル信号 I。 のビッ ト数よりも小さい） 。 たとえ ば、 各逆拡散符号が、 1， 0, 一 1を示す 2ビッ トの場合である。 各逆拡散符号 のビッ ト数が 2以上である場合には、 第 8図に示した逆拡散符号列用シフトレジ スタ 460の代わりに、 互いに並列接続された 2個以上のフリップフロップから なるフリップフロップ群を 8個用いて巡回型タップ付きシフ トレジスタを構成さ れた逆拡散符号列用シフトレジスタを使用すればよい。
第 1乃至第 8の乗算器 4 7 1〜4 7 8は、 論理回路で構成された乗算器である 必要はなく、 同じ乗算結果を出力する手段 （たとえば、 逆拡散符号が 1の場合に は入力信号をそのまま出力し、 逆拡散符号が 0 (係数一 1の乗算） の場合には入 力信号の符号ビッ トを反転して出力する回路） であってもよい。
(第 4の実施態様）
本発明の第 4の実施態様によるデジタルマッチトフィルタは、 8 . 1 9 2 MH zでオーバーサンプリングされたデジタル信号 I。 が 8 . 1 9 2 MH zのクロッ クに同期してシリアルに入力される場合のデジタルマツチトフィルタであって、 第 9図に示すように、 信号入力端子 5 0 1と、 クロック入力端子 5 0 2と、 シリ アル/パラレル変換器 5 9 0と、 ィンバータ 5 9 5と、 第 1乃至第 8のフリップ フロップ群 5 1 1〜5 1 8からなる第 1の記憶部 5 1 0と、 第 1乃至第 8の書込 み選択用フリップフロップ 5 2 1〜5 2 8からなる巡回型タップ付きシフトレジ スタを用いて構成された第 1の書込み選択回路 5 2 0と、 第 9乃至第 1 6のフリ ップフ口ップ群 5 3 1〜 5 3 8からなる第 2の記憶部 5 3 0と、 第 9乃至第 1 6 の書込み選択用フリップフロップ 5 4 1〜5 4 8からなる巡回型タップ付きシフ トレジスタを用いて構成された第 2の書込み選択回路 5 4 0と、 第 1乃至第 8の セレクタ回路群 5 5 1〜5 5 8と、 第 1乃至第 8の逆拡散符号用フリップフロッ プ 5 6 1〜5 6 8からなる巡回型タップ付きシフトレジスタを用いて構成された 逆拡散符号列用シフトレジスタ 5 6 0と、 第 1乃至第 8の乗算器 5 7 1〜5 7 8 と、 第 1乃至第 7の加算器 5 8 1〜5 8 7と、 出力端子 5 0 5とを含む。 ここで、 第 1の記憶部 5 1 0を構成する第 1乃至第 8のフリ ップフ口ップ群 5 1 1〜5 1 8および第 2の記憶部 5 3 0を構成する第 9乃至第 1 6のフリ ップフロップ群 5 3 1〜5 3 8はそれぞれ、 互いに並列接続された 6個のフリップフロップから構 成されている。 また、 第 1乃至第 8のセレクタ回路群 5 5 1〜5 5 8はそれぞれ、 互 L、に並列接続された 6個のセレクタ回路から構成されている。
信号入力端子 5 0 1には、 アナログ信号 （スぺクトラム拡散信号） が 8 . 1 9 2 MH zのサンプリング周波数でオーバ一サンプリングされて生成された 8 . 1 9 2 MH zの周期のデジタル信号 I。 が入力される。 なお、 デジタル信号 I。 は、 6ビッ トの 2の補数表現のデジタル信号である。 デジタル信号 I。 は、 シリアル Zパラレル変換器 5 9 0でシリアル/パラレル変換されて、 奇数番目のサンプリ ングデータからなる第 1のデジ夕ル信号 I。，と偶数番目のサンプリングデ一タか らなる第 Ϊのデジタル信号 I 0 2とに分離される。 第 1のデジタル信号 I 0 1はシリ アル/パラレル変換器 5 9 0の第 1の出力端子 Aから第 1の記憶部 5 1 0に出力 され、 第 2のデジタル信号 I 02はシリアノレ Zパラレル変換器 5 9 0の第 2の出力 端子 Bから第 2の記憶部 5 3 0に出力される。
第 1の記憶部 5 1 0を構成する第 1乃至第 8のフリップフ口ップ群 5 1 1〜5 1 8のデ一タ入力端子 Dはシリアル/パラレル変換器 5 0 2の第 1の出力端子 A に接続されている。 また、 第 1乃至第 8のフリップフ口ップ群 5 1 1〜5 1 8の クロック入力端子 Cには、 第 1の書込み選択回路 5 2 0を構成する第 1乃至第 8 の書込み選択用フリップフロップ 5 2 1〜5 2 8の出力信号がそれぞれ入力され ている。 第 1乃至第 8の書込み選択用フリップフロップ 5 2 1〜5 2 8は、 初期 状態では、 任意の一つの書込み選択用フリップフ口ップに " 1 " 力書き込まれて 保持されており、 他の書込み選択用フリップフロップには " 0 " 力書き込まれて 保持されている。 以降、 説明の簡単のため、 初期状態では、 第 8の書込み選択用 フリップフロップ 5 2 8にのみ " 1 " 力書き込まれて保持されているとする。 第 1乃至第 8の書込み選択用フリップフロップ 5 2 1〜 5 2 8のクロック入力端子 Cには、 クロック C L Kが入力されている。 第 8の書込み選択用フリップフロッ プ 5 2 8のクロック入力端子 Cにクロック C L Kが入力すると、 第 8の書込み選 択用フリップフロップ 5 2 8に保持されていた " 1 " が第 1の書込み選択用フリ ップフロップ 5 2 1にシフ卜される。 第 1の書込み選択用フリップフロップ 5 2 1にシフトされた " 1 " は、 以降、 クロック C L Kに同期して、 第 2の書込み選 択用フリップフロップ 5 2 1から第 8の書込み選択用フリップフロップ 5 2 8に 向ってシフトされる。 これにより、 第 1の記憶部 5 1 0を構成する第 1乃至第 8 のフリップフロップ群 5 1 1〜 5 1 8のクロック入力端子 Cに " 1 " がクロック C L Kに同期して順に入力されるため、 第 1のデジタル信号 I 0 1がクロック C L Kに同期して第 1乃至第 8のフリップフ口ップ群 5 1 1〜5 1 8に順に取り込ま れて保持される。
第 2の記憶部 5 3 0を構成する第 9乃至第 1 6のフリップフロップ群 5 3 1〜 5 3 8のデータ入力端子 Dはシリアル Zパラレル変換器 5 9 0の第 2の出力端子 Bに接続されている。 また、 第 9乃至第 1 6のフリップフロップ群 5 3 1〜5 3 8のクロック入力端子 Cには、 第 2の書込み選択回路 5 4 0を構成する第 1乃至 第 8の書込み選択用フリップフロップ 5 4 1〜 54 8の出力信号がそれぞれ入力 されている。 第 9乃至第 1 6の書込み選択用フリップフロップ 5 4 1〜5 4 8は、 初期状態では、 任意の一つの書込み選択用フリップフロップに "1" が書き込ま れて保持されており、 他の書込み選択用フリップフロップには "0" が書き込ま れて保持されている。 以降、 説明の簡単のため、 初期状態では、 第 1 6の書込み 選択用フリップフロップ 5 4 8にのみ "1" 力《書き込まれて保持されているとす る。 第 9乃至第 1 6の書込み選択用フリップフロップ 54 1〜 5 4 8のクロック 入力端子 Cには、 インバータ 5 9 5により極性が反転されたクロック CLK (以 下、 「反転クロック CLKB」 と称する。 ） が入力されている。 第 1 6の書込み 選択用フリッププロップ 5 4 8のクロック入力端子 Cに反転クロック CLKBが 入力すると、 第 1 6の書込み選択用フリップフロップ 5 4 8に保持されていた
"1" が第 9の書込み選択用フリップフロップ 5 4 1にシフ卜される。 第 9の書 込み選択用フリップフロップ 5 4 1にシフトされた "1" は、 以降、 反転クロッ ク CLKBに同期して、 第 9の書込み選択用フリップフロップ 5 4 1から第 1 6 の書込み選択用フリップフロップ 5 4 8に向ってシフトされる。 これにより、 第 2の記憶部 5 3 0を構成する第 8乃至第 1 6のフリップフロップ群 5 3 1〜5 3 8のクロック入力端子 Cに "1" が反転クロック CLKBに同期して順に入力さ れるため、 第 2のデジタル信号 I 02が反転クロック C L K Bに同期して第 9乃至 第 1 6のフリップフ口ップ群 5 3 1〜5 3 8に順に取り込まれて保持される。 第 1乃至第 8のセレクタ回路群 5 5 1〜5 5 8を構成する各セレクタ回路の選 択端子 Sには、 クロック CLKが入力されており、 クロック CLK力 "1" のと き第 1の入力端子 Aが選択され、 クロック CLK力く "0" のとき第 2の入力端子 Bが選択される。 したがって、 クロック CLK力く "1" のときには、 第 1乃至第 8のセレクタ回路群 5 5 1〜5 5 8の第 1の入力端子 Aにそれぞれ接続された第 1の記憶部 5 1 0を構成する第 1乃至第 8のフリップフロップ群 5 1 1〜 5 1 8 の出力信号が選択されて、 第 1乃至第 8のセレクタ回路群 5 5 1〜5 58の出力 端子 Yからそれぞれ出力される。 一方、 クロック CLK力く "0" のときには、 第 1乃至第 8のセレクタ回路群 5 5 1〜5 5 8の第 2の入力端子 Bにそれぞれ接続 された第 2の記憶部 5 3 0を構成する第 9乃至第 1 6のフリップフ口ップ群 5 3 1〜5 3 8の出力信号が選択されて、 第 1乃至第 8のセレクタ回路群 55 1〜5 5 8の出力端子 Yからそれぞれ出力される。
逆拡散符号列用シフトレジスタ 5 6 0を構成する第 1乃至第 8の逆拡散符号用 フリップフロップ 5 6 1〜5 6 8には、 8ビットの逆拡散符号列 C7 C6 C5 C4 C3 C2 d C。 の逆拡散符号がそれぞれ格納されている。 以降、 説明の簡 単のため、 初期状態では、 逆拡散符号 C 7 〜C。 力第 1乃至第 8の逆拡散符号用 フリップフロップ 5 6 1〜5 6 8にそれぞれ格納されているとする。 第 1乃至第 8の逆拡散符号用フリップフロップ 5 6 1〜5 6 8のクロック入力端子 Cには、 クロック CLKが入力されており、 クロック CLKに同期して、 第 1乃至第 8の 逆拡散符号用フリップフロップ 5 6 1〜5 6 8に格納された各逆拡散符号が第 1 の逆拡散符号用フリップフロップ 5 6 1から第 8の逆拡散符号用フリップフロッ プ 5 6 8へ向ってシフ卜される。 なお、 第 8の逆拡散符号用フリップフロップ 5 6 8にシフトされた逆拡散符号は、 次のクロック CLKに同期して、 第 1の逆拡 散符号用フリップフロップ 5 6 1にシフ卜される。 これにより、 第 1乃至第 8の 逆拡散符号用フリップフロップ 5 6 1〜5 6 8からは、 クロック CLKに同期し て、 逆拡散符号 C。 から逆拡散符号 C7 カ<順にシフ卜されながら出力される。 第 1乃至第 8の乗算器 5 7 1〜5 7 8は、 6ビット X 1ビッ卜の乗算器であり、 6ビッ卜の出力信号を出力する。 第 1乃至第 8の乗算器 5 7 1〜5 78では、 第 1乃至第 8のセレクタ回路群 5 5 1〜5 5 8から出力される第 1のデジタノレ信号 Io, (6ビット） と第 1乃至第 8の逆拡散符号用フリップフロップ 56 1〜5 6 8から出力される逆拡散符号 （1ビット） との乗算力 クロック CLKが "1" の期間にそれぞれ行われるとともに、 第 1乃至第 8のセレクタ回路群 55 1〜5 5 8から出力される第 2のデジタル信号 I 02 (6ビット） と第 1乃至第 8の逆拡 散符号用フリップフロップ 5 6 1〜5 6 8から出力される逆拡散符号 （1ビット） との乗算が、 クロック C L K力く " 0 " の期間にそれぞれ行われる。 なお、 乗算器 5 7 1〜5 7 8では、 たとえば、 逆拡散符号が 1を示すときは、 第 1乃至第 8の セレクタ回路群 5 5 1〜5 5 8の出力信号と 1との乗算がそれぞれ行われ、 逆拡 散符号が 0を示すときは、 第 1乃至第 8のセレクタ回路群 5 5 1〜5 5 8の出力 信号と一 1との乗算がそれぞれ行われる。
第 1乃至第 4の加算器 5 8 1〜5 8 4は、 6ビット + 6ビッ卜の加算器であり、 7ビッ卜の出力信号を出力する。 第 5および第 6の加算器 5 8 5， 5 8 6は、 7 ビット + 7ビッ卜の加算器であり、 8ビッ卜の出力信号を出力する。 第 7の加算 器 5 8 7は、 8ビット + 8ビッ卜の加算器であり、 9ビッ卜の出力信号を出力す る。 第 1の加算器 5 8 1では、 第 1の乗算器 5 7 1の出力信号 （6ビット） と第 2の乗算器 5 7 2の出力信号 （6ビット） との加算が行われる。 第 2の加算器 5 8 2では、 第 3の乗算器 5 7 3の出力信号 （6ビット） と第 4の乗算器 5 7 4の 出力信号 ( 6ビッ ト） との加算が行われる。 第 3の加算器 5 8 3では、 第 5の乗 算器 5 7 5の出力信号 ( 6ビット） と第 6の乗算器 5 7 6の出力信号 （6ビット） との加算が行われる。 第 4の加算器 5 8 4では、 第 7の乗算器 5 7 7の出力信号 ( 6ビット） と第 8の乗算器 5 7 8の出力信号 ( 6ビッ卜） との加算が行われる。 第 5の加算器 5 8 5では、 第 1の加算器 5 8 1の出力信号 （7ビット） と第 2の 加算器 5 8 2の出力信号 （7ビット） との加算が行われる。 第 6の加算器 5 8 6 では、 第 3の加算器 5 8 3の出力信号 （7ビット） と第 4の加算器 5 8 4の出力 信号 （7ビット） との加算が行われる。 第 7の加算器 5 8 7では、 第 5の加算器 5 8 5の出力信号 （8ビット） と第 6の加算器 5 8 6の出力信号 ( 8ビット） と の加算が行われる。
以上のように構成された本実施態様によるデジタルマッチ卜フィルタでは、 初 期状態から 1 6個のクロック C L Kが入力されると、 第 1の記憶部 5 1 0を構成 する第 1乃至第 8のフリップフ口ップ群 5 1 1〜5 1 8に、 第 1のデジタル信号 I 0 1の最初の第 1番目乃至第 8番目のサンプリングデータ D。 〜D 7 がそれぞれ 書き込まれて保持され、 第 2の記憶部 5 3 0を構成する第 9乃至第 1 6のフリッ プフロップ群 5 3 1〜5 3 6に、 第 2のデジタル信号 1 0 2の最初の第 1番目乃至 第 8番目のサンプリングデータ d。 〜d 7 がそれぞれ書き込まれて保持され、 逆 拡散符号列用シフトレジスタ 5 6 0を構成する第 1乃至第 8の逆拡散符号用フリ ップフロップ 5 6 1〜 5 6 8に、 逆拡散符号 C 7 〜C。 がそれぞれシフトされて 保持される。 その結果、 クロック CLK力く "1" のときには、 第 1乃至第 8のセ レクタ回路群 5 5 1〜5 5 8によって第 1のデジタノレ信号 101のサンプリングデ —タ D。 〜D7 が選択されることにより、 第 7の加算器 5 8 7において、 D7 X Co +D6 x C , +D5 x C2 +D4 x C3 +D3 x C4 +D2 X C5 +Di x Ce +D。 XC7 力得られ、 第 1のデジタル信号 101の最初の 8個のサンプリン グデータ D。 〜D7 と 8ビッ トの逆拡散符号列 C 7 C6 C5 C4 C3 C2 C, Co との相関値 MF OUTが得られ、 出力端子 5 0 5を介して外部に出力される。 また、 クロック CLK力く " 0" のときには、 第 1乃至第 8のセレクタ回路群 5 5 1〜5 5 8によって第 2のデジタノレ信号 I 02のサンプリングデータ d。 〜d7 が 選択されることにより、 第 7の加算器 5 8 7において、 d7 XC。 +d6 xCi + d5 x C2 +d4 x C3 +d3 x C4 +d2 X C5 +d i x C6 +d。 xC7 が得られ、 第 2のデジタル信号 I 02の最初の 8個のサンプリングデータ d。 〜 dr と 8ビッ トの逆拡散符号列 C 7 C6 C5 C 4 C3 C2 C, C。 との相関値 M FOUTが得られ、 出力端子 5 0 5を介して外部に出力される。 その結果、 第 8 図に示した第 3の実施態様によるデジタルマッチトフィルタと同様な F I R 2倍 補間デジタルフィルタを用 、て構成された 8倍拡散 1 6タップのデジタルマッチ トフィルタを実現することができる。
なお、 本実施態様によるデジタルマッチトフィルタにおいても、 第 1および第 2の書込み選択回路 5 20， 540の代わりに、 第 6図に示した書込み選択回路 3 0 0のように第 1乃至第 8の書込み選択用フリップフロップおよびセレクタ回 路からなる巡回型タップ付きシフトレジスタを用いて構成された書込み選択回路 を用いてもよい。
上記説明では、 逆拡散符号列 C 7 Cs Cs C^ Cs Cs d C^ を構成する各 逆拡散符号は 1 ビッ トとした。 し力、し、 逆拡散符号列 C7 Ce CB C4 Ca C2
C, C。 を構成する各逆拡散符号のビッ ト数が 2以上である場合もある （ただし、 各逆拡散符号のビッ ト数はデジタル信号 I。 のビット数よりも小さい） 。 たとえ ば、 各逆拡散符号が、 1， 0， 一 1を示す 2ビットの場合である。 各逆拡散符号 のビッ ト数が 2以上である場合には、 第 9図に示した逆拡散符号列用シフトレジ スタ 5 6 0の代わりに、 互いに並列接続された 2個以上のフリップフロップから なるフリップフロップ群を 8個用いて巡回型タップ付きシフトレジスタを構成さ れた逆拡散符号列用シフトレジスタを使用すればよい。
第 1乃至第 8の乗算器 5 7 1〜 5 7 8は、 論理回路で構成された乗算器である 必要はなく、 同じ乗算結果を出力する手段 （たとえば、 逆拡散符号が 1の場合に は入力信号をそのまま出力し、 逆拡散符号が 0 (係数一 1の乗算） の場合には入 力信号の符号ビッ トを反転して出力する回路） であってもよい。
(第 5の実施態様）
本発明の第 5の実施態様によるデジタルマッチトフィルタは、 記憶素子を用い て構成された 8倍拡散 8タップのデジタルマッチトフィルタであって、 第 1 0図 に示すように、 信号入力端子 6 0 1と、 クロック入力端子 6 0 2と、 ァドレス力 ゥンタ 6 5 0と、 第 1乃至第 8のメモリ 6 1 1〜6 1 8からなる記憶部 6 1 0と、 第 1乃至第 8の逆拡散符号用フリップフロップ 6 2 1〜6 2 8からなる巡回型タ ップ付きシフトレジスタを用いて構成された逆拡散符号列用シフ卜レジスタ 6 2 0と、 第 1乃至第 8の乗算器 6 3 1〜6 3 8と、 第 1乃至第 7の加算器 6 4 1〜 6 4 7と、 出力端子 6 0 5とを含む。 ここで、 記憶部 6 1 0を構成する第 1乃至 第 8のメモリ 6 1 1〜6 1 8のァドレスはそれぞれ、 第 0番地から第 7番地とさ れている。
信号入力端子 6 0 1には、 アナログ信号 （スぺクトラム拡散信号） が 4 . 0 9 6 MH zのサンプリング周波数でサンプリングされて生成されたデジタル信号 I 0 が入力される。 なお、 デジタル信号 I。 は、 クロック入力端子 6 0 2から入力 される 4 . 0 9 6 MH zのクロック C L Kに同期した 6ビッ 卜の 2の補数表現の デジタル信号である。 記憶部 6 1 0を構成する第 1乃至第 8のメモリ 6 1 1〜6 1 8のデータ入力端子には、 デジタル信号 I。 が入力されている。 また、 第 1乃 至第 8のメモリ 6 1 1〜6 1 8のァドレス入力端子には、 ァドレスカウンタ 6 5 0の出力信号が入力されている。
アドレスカウンタ 6 5 0は、 クロック入力端子 Cから入力されるクロック C L Kをカウントする 3ビットカウンタである。 なお、 説明の簡単のため、 初期状態 では、 アドレスカウンタ 6 5 0の出力信号は、 第 7番地を示す "1 1 1" とされ ているとする。 最初のクロック CLKがァドレスカウンタ 6 5 0のクロック入力 端子 Cに入力されると、 ァドレスカウンタ 6 5 0の出力信号は第 0番地を示す " 0 0 0 " となる結果、 記憶部 6 1 0の第 1のメモリ 6 1 1が書込み可能状態と なる。 2個目のクロック CLKがアドレスカウンタ 6 5 0のクロック入力端子 C に入力されると、 ァドレスカウンタ 6 5 0の出力信号は第 1番地を示す "0 0 1" となる結果、 第 2のメモリ 6 1 2が書込み可能状態となる。 以下、 同様にして、 クロック。 L Kに同期して、 第 3乃至第 8のメモリ 6 1 3〜6 1 8力く順に書込み 可能状態となる。 その後、 9個目のクロック CLKがアドレスカウンタ 6 5 0の クロック入力端子 Cに入力されると、 アドレスカウンタ 6 5 0の出力信号は第 0 番地を示す "0 0 0 " となる結果、 記憶部 6 1 0の第 1のメモリ 6 1 1が書込み 可能状態となる。 した力 つて、 デジタノレ信号 I。 は、 クロック CLKに同期して 記憶部 6 1 0を構成する第 1乃至第 8のメモリ 6 1 1〜6 1 8に順に取り込まれ て保持される。
逆拡散符号列用シフトレジスタ 6 2 0を構成する第 1乃至第 8の逆拡散符号用 フリップフロップ 6 2 1〜 6 2 8には、 8ビッ卜の逆拡散符号列 C 7 C 6 C 5 C4 C3 C2 C, (：。 の逆拡散符号がそれぞれ書き込まれている。 以降、 説明の 簡単のため、 初期状態では、 逆拡散符号 C 7 〜 C。 が第 1乃至第 8の逆拡散符 号用フリップフロップ 5 6 1〜5 6 8にそれぞれ格納されているとする。 第 1乃 至第 8の逆拡散符号用フリップフロップ 62 1〜6 2 8のクロック入力端子 Cに は、 クロック CLKが入力されており、 クロック CLKに同期して、 第 1至第 8 の逆拡散符号用フリップフロップ 6 2 1〜62 8に書き込まれた各逆拡散符号が 第 1の逆拡散符号用フリップフロップ 6 2 1から第 8の逆拡散符号用フリップフ ロップ 6 2 8へ向ってシフ卜される。 なお、 第 8の逆拡散符号用フリップフロッ プ 6 2 8にシフ卜された逆拡散符号は、 次のクロック CLKに同期して、 第 1の 逆拡散符号用フリップフロップ 6 2 1にシフトされる。 これにより、 第 1乃至第 8の逆拡散符号用フリップフロップ 6 2 1〜6 2 8からは、 クロック CLKに同 期して、 逆拡散符号 C。 から逆拡散符号 C7 力順にシフトされながら出力される。 第 1乃至第 8の乗算器 6 3 1〜6 3 8は、 6ビッ ト x 1 ビッ 卜の乗算器であり、 6ビッ 卜の出力信号を出力する。 第 1乃至第 8の乗算器 6 3 1〜6 3 8では、 第 1乃至第 8のメモリ 6 1 1〜6 1 8から出力されるデジタル信号 I。 （6ビット） と第 1乃至第 8の逆拡散符号用フリップフロップ 6 2 1〜6 2 8から出力される 逆拡散符号 （1ビッ ト） との乗算がそれぞれ行われる。 なお、 乗算器 6 3 1〜6 3 8では、 逆拡散符号が " 0 " を示すときは、 第 1乃至第 8のメモリ 6 1 1〜6 1 8の出力信号と一 1との乗算がそれぞれ行われる。 各乗算器 6 3 1〜6 3 8に おける乗算の手順について、 以下に述べる。
第 1の動作状態で、 信号入力端子 6 0 1に、 デジタル信号 I。 の 1番目のサン プリングデータ D。 がクロック C L Kに同期して入力されるとともに、 クロック C L Kがアドレスカウンタ 6 5 0のクロック入力端子 Cに入力されて、 初期状態 において第 7番地を示す " 1 1 1 " とされたァドレスカウンタ 6 5 0の出力信号 が、 第 0番地を示す " 0 0 0 " となる。 その結果、 1番目のサンプリングデータ D o が第 1のメモリ 6 1 1に書き込まれて保持される。 また、 初期状態において 逆拡散符号列用シフトレジスタ 6 2 0の第 8の逆拡散符号用フリップフロップ 6 2 8に格納されている逆拡散符号 C。 がクロック C L Kに同期して第 1の逆拡散 符号用フリップフロップ 6 2 1にシフトされる結果、 1番目のサンプリングデ一 タ D。 と逆拡散符号 C。 との乗算が第 1の乗算器 6 3 1で行われる。 したがって、 D。 X C。 の値を示す出力信号が、 第 1の乗算器 6 3 1から出力される。
第 2の動作状態で、 信号入力端子 2 0 1にデジタル信号 I。 の 2番目のサンプ リングデータ D , がクロック C L Kに同期して入力されるとともに、 クロック C L Kがァドレスカウンタ 6 5 0のクロック入力端子 Cに入力されて、 ァドレス力 ゥンタ 6 5 0の出力信号が、 第 1番地を示す " 0 0 1となる。 その結果、 2目の サンプリングデータ D , が第 2のメモリ 6 1 2に書き込まれて保持される。 この とき、 記憶部 6 1 0の第 1のメモリ 6 1 1には、 第 1の動作状態で書き込まれた 1番目のサンプリングデータ D。 がそのまま保持されている。 また、 逆拡散符号 列用シフトレジスタ 6 2 0に格納されている各逆拡散符号がクロック C L Kに同 期してシフトされる結果、 第 1の動作状態において第 1の逆拡散符号用フリップ フロップ 6 2 1にシフトされた逆拡散符号 C。 が第 2の逆拡散符号用フリップフ 口ップ 6 2 2にシフ卜されるとともに、 第 8の逆拡散符号用フリップフロップ 6 2 8に格納された逆拡散符号 d が第 1の逆拡散符号用フリップフロップ 6 2 1 にシフトされる。 その結果、 2番目のサンプリングデータ と逆拡散符号 Co との乗算が第 2の乗算器 6 3 2で行われるとともに、 1番目のサンプリングデー タ0。 と逆拡散符号 d との乗算が第 1の乗算器 6 3 1で行われる。 したがって、 D, XC。 の値を示す出力信号が第 2の乗算器 6 3 2から出力されるとともに、 Do XC, の値を示す出力信号が第 1の乗算器 6 3 1から出力される。 以降、 第 7の動作状態まで同様の動作が繰り返される。
第 8の動作状態では、 信号入力端子 6 0 1にデジタル信号 I。 の 8番目のサン プリングデータ D7 がクロック CLKに同期して入力されるとともに、 クロック CLKがアドレスカウンタ 6 5 0のクロック入力端子 Cに入力されて、 アドレス カウンタ 6 5 0の出力信号が、 第 7番地を示す "1 1 1となる。 その結果、 8番 目のサンプリングデータ D7 が第 8のメモリ 6 1 8に書き込まれて保持される。 このとき、 記憶部 6 1 0の第 1乃至第 7のメモリ 6 1 1〜6 1 7には、 第 7の動 作状態までに書き込まれた 1番目乃至 7番目のサンプリングデータ D。 〜D6 が それぞれ保持されている。 また、 逆拡散符号列用シフトレジスタ 6 2 0に格納さ れている各逆拡散符号がクロック C LKに同期してシフ卜される結果、 第 1乃至 第 8の逆拡散符号用フリップフロップ 6 2 1〜6 2 8には逆拡散符号 C7 〜C0 がそれぞれ格納される。 これにより、 記憶部 6 1 0の第 1乃至第 8のメモリ 6 1 1〜6 1 8にそれぞれ保持されたデジタル信号 I。 の 1番目から 8番目のサンプ リングデータ D。 〜D7 と逆拡散符号列用シフトレジスタ 6 2 0の第 1乃至第 8 のフリップフロップ 62 1〜 6 2 8にそれぞれ格納された逆拡散符号 C 7 〜C との乗算が、 第 1乃至第 8の乗算器 6 3 1〜 6 3 8でそれぞれ行われる。 その結 果、 D7 XC。 の値を示す出力信号が第 8の乗算器 6 3 8から出力され、 D6 X Ci の値を示す出力信号が第 7の乗算器 6 3 7から出力され、 D5 XC2 の値を 示す出力信号が第 6の乗算器 6 3 6から出力され、 D4 XC3 の値を示す出力信 号が第 5の乗算器 6 3 5から出力され、 D3 XC4 の値を示す出力信号が第 4の 乗算器 6 34から出力され、 D2 XC5 の値を示す出力信号が第 3の乗算器 6 3 3力、ら出力され、 D, XC6 の値を示す出力信号が第 2の乗算器 6 3 2から出力 され、 D。 XC7 の値を示す出力信号が第 1の乗算器 6 3 1から出力される。 以上の動作により、 デジタル信号 I。 の最初の 8個のサンプリングデ一タ D D6 D5 D4 D3 D2 D, Do と 8ビットの逆拡散符号列 C 7 C6 C5 C4 C3 C2 c, c。 との相関値を求めるのに必要な乗算がすべて行われる。
第 9の動作状態では、 信号入力端子 6 0 1にデジタル信号 I。 の 9番目のサン プリングデータ D8 がクロック CLKに同期して入力されるとともに、 クロック CLKがァドレスカウンタ 6 0 4のクロック入力端子 Cに入力されて、 ァドレス カウンタ 6 0 4の出力信号が、 第 0番地を示す " 0 0 0 " となる。 その結果、 9 番目のサンプリングデータ D8 が第 1のメモリ 6 1 1に書き込まれて保持される。 このとき、 記憶部 6 1 0の第 2乃至第 8のメモリ 6 1 2〜6 1 8には、 第 8の動 作状態まで書き込まれた 2番目乃至 8番目のサンプリングデータ 〜D7 がそ れぞれ保持されている。 また、 逆拡散符号列用シフトレジスタ 6 2 0に格納され ている各逆拡散符号がクロック C LKに同期してシフ卜される結果、 第 1の逆拡 散符号用フリップフロップ 6 2 1には逆拡散符号 C。 がシフトされ、 第 2乃至第 8の逆拡散符号用フリップフロップ 6 2 2〜 6 2 8には逆拡散符号 C 7 〜C , 力く それぞれシフトされる。 これにより、 記憶部 6 1 0の第 1のメモリ 6 1 1に保持 されたデジタル信号 I。 の 9番目のサンプリングデータ D8 と逆拡散符号列用シ フトレジスタ 6 2 0の第 1の逆拡散符号用フリップフロップ 6 2 1にシフ卜され た逆拡散符号 C。 との乗算が第 1の乗算器 6 3 1で行われるとともに、 第 2乃至 第 8のメモリ 6 1 2〜6 1 8にそれぞれ保持されたデジタノレ信号 I。 の 2番目か ら 8番目のサンプリングデータ 〜D7 と逆拡散符号列用シフトレジスタ 6 2 0の第 2乃至第 8の逆拡散符号用フリップフロップ 6 2 2〜 6 2 8にそれぞれシ フトされた逆拡散符号 C 7 〜d との乗算が第 2乃至第 8の乗算器 6 3 2〜6 3 8でそれぞれ行われる。 その結果、 D8 XC。 の値を示す出力信号が第 1の乗算 器 6 3 1から出力され、 ∑ XC, の値を示す出力信号が第 8の乗算器 6 3 8か ら出力され、 D6 XC2 の値を示す出力信号が第 7の乗算器 6 3 7から出力され、 D5 XC3 の値を示す出力信号が第 6の乗算器 6 3 6から出力され、 D4 xC4 の値を示す出力信号が第 5の乗算器 6 3 5から出力され、 D3 XC5 の値を示す 出力信号が第 4の乗算器 6 3 4から出力され、 D2 XC6 の値を示す出力信号が 第 3の乗算器 6 33から出力され、 D, xCr の値を示す出力信号が第 2の乗算 器 6 3 2から出力される。
その結果、 デジタル信号 I。 の最初の 8個のサンプリングデータ D7 D6 D5 D4 D3 D2 Di D。 から 1サンプリング後の 8個のサンプリングデータ D8 D7 D6 D5 D4 D3 D2 D, と 8ビットの逆拡散符号列 C7 C6 C5 C4 C3 C2 C, C。 との相関値を求めるのに必要な乗算がすべて行われる。 以降、 同様 の動作が繰り返される。
第 1乃至第 4の加算器 6 4 1〜6 44は、 6ビット +6ビッ卜の加算器であり、 7ビッ トの出力信号を出力する。 第 5および第 6の加算器 6 4 5， 6 46は、 7 ビット + 7ビッ卜の加算器であり、 8ビッ卜の出力信号を出力する。 第 7の加算 器 6 47は、 8ビット + 8ビッ卜の加算器であり、 9ビッ卜の出力信号を出力す る。 第 1の加算器 64 1では、 第 1の乗算器 6 3 1の出力信号 (6ビット） と第 2の乗算器 6 3 2の出力信号 （6ビット） との加算が行われる。 第 2の加算器 6 42では、 第 3の乗算器 6 33の出力信号 （6ビッ ト） と第 4の乗算器 63 4の 出力信号 （6ビット） との加算が行われる。 第 3の加算器 6 4 3では、 第 5の乗 算器 63 5の出力信号 (6ビット） と第 6の乗算器 6 3 6の出力信号 （6ビット） との加算が行われる。 第 4の加算器 6 44では、 第 7の乗算器 6 3 7の出力信号 (6ビット） と第 8の乗算器 6 3 8の出力信号 （6ビット） との加算が行われる。 第 5の加算器 64 5では、 第 1の加算器 6 4 1の出力信号 (7ビット） と第 2の 加算器 6 4 2の出力信号 （7ビット） との加算が行われる。 第 6の加算器 6 4 6 では、 第 3の加算器 643の出力信号 （7ビッ ト） と第 4の加算器 644の出力 信号 （7ビット） との加算が行われる。 第 7の加算器 6 4 7では、 第 5の加算器 6 45の出力信号 （8ビット） と第 6の加算器 646の出力信号 (8ビット） と の加算が行われる。 この結果、 デジタル信号 I。 と逆拡散符号列 C7 C6 c5 C4 C3 C2 C, C。 との相関値 MF OUTが得られ、 出力端子 6 0 5を介して 外部に出力される。
上記説明では、 逆拡散符号列 C 7 C5 C5 C4 C3 C2 d Co を構成する各 逆拡散符号は 1ビッ卜とした。 し力、し、 逆拡散符号列 C7 C6 C5 C4 C3 C2 C, C。 を構成する各逆拡散符号のビット数が 2以上である場合もある （ただし、 各逆拡散符号のビット数はデジタル信号 I。 のビット数よりも小さい） 。 たとえ ば、 各逆拡散符号が、 1， 0， 一 1を示す 2ビッ トの場合である。 各逆拡散符号 のビット数が 2以上である場合には、 第 1 0図に示した逆拡散符号列用シフトレ ジスタ 6 2 0の代わりに、 互いに並列接続された 2個以上のフリップフ口ップか らなるフリップフロップ群を 8個用いて巡回型タップ付きシフトレジスタを構成 された逆拡散符号列用シフトレジスタを使用すればよい。
第 1乃至第 8の乗算器 6 3 1〜 6 3 8は、 論理回路で構成された乗算器である 必要はなく、 同じ乗算結果を出力する手段 （たとえば、 逆拡散符号が 1の場合に は入力信号をそのまま出力し、 逆拡散符号が 0 (係数一 1の乗算） の場合には入 力信号の符号ビットを反転して出力する回路） であってもよい。
第 8図に示したような F I R 2倍補間デジタルフィルタを用いて 8倍拡散 1 6 タップのデジタルマッチトフィルタを構成する場合には、 1 6個のメモリからな る記憶部を記憶部 4 1 0の代わりに用いるとともに、 1 6個のメモリを順にアド レス指定するカウンタを書込み選択回路 4 3 0の代わりに用いればよい。
第 9図に示したようなオーバ一サンプリングされたデジタル信号と逆拡散符号 列との相関値を求めるデジタルマッチ卜フィルタを構成する場合には、 8個のメ モリからそれぞれなる 2つの記憶部を第 1および第 2の記憶部 5 1 0， 5 3 0の 代わりに用いるとともに、 2つの記憶部の 8個のメモリをそれぞれ順にァドレス 指定する 2つのカウンタを第 1および第 2の書込み選択回路 5 2 0， 5 3 0の代 わりに用いればよい。
産業上の利用可能性
以上説明したように、 本発明のデジタルマッチトフィル夕では、 従来のマッチ トフィルタよりも消費電力の大幅な低減が図れるとともに、 デジタル回路だけで 構成することができる。 したがって、 本発明のデジタルマッチトフィルタを利用 することにより、 デジタル信号処理用の周辺回路とともに L S Iにすることが容 易となり、 たとえばスペク トラム拡散通信用の受信器の小型化が図れる。

Claims

請 求 の 範 囲
1 . クロックに同期した Nビッ 卜のデジタル信号と M個のデジタル符号からな るデジタル符号列との相関値を求めるためのデジタルマツチトフィルタであつて、 a ) 前記 Nビッ 卜のデジタル信号が入力される第 1乃至第 Mのデジタル信号記憶 手段と、
b ) 前記クロックに同期して前記第 1乃至第 Mのデジタル信号記憶手段を順に 1 個ずつ選択して、 該選択したデジタル信号記憶手段に前記 Nビッ 卜のデジタル 信号を記憶させるデジタル書込み選択手段と、
c ) 縦続接続された第 1段乃至第 M段の符号用フリップフ口ップを有し、 かつ、 前記クロックに同期して動作するデジタル符号列用巡回型シフトレジスタであ つて、
•前記 M個のデジタル符号が前記第 1段乃至第 M段の符号用フリップフロップ にそれぞれ格納され、
·前記第 M段の符号用フリップフロップの出力端子が前記第 1段の符号用フリ ップフ口ップの入力端子に接続されている、
デジタル符号列用巡回型シフ トレジスタと、
d ) 前記第 1乃至第 Mのデジタル信号記憶手段の出力信号と前記第 1段乃至第 M 段の符号用フリップフ口ップの出力信号とをそれぞれ乗算する第 1乃至第 Mの デジタル乗算手段と、
e ) 該第 1乃至第 Mのデジタル乗算手段の出力信号を加算するデジタル加算手段 と、
を含むデジタルマッチトフィルタ。
2. 請求項 1記載のデジタルマッチトフィルタであって、
前記第 1乃至第 Mのデジタル信号記憶手段がそれぞれ、 前記クロックに同期し て動作する並列接続された N個のフリップフ口ップを含み、
前記デジタル書込み選択手段が、
縦続接続された第 1段乃至第 M段の書込み選択用フリップフ口ップを有し、 か つ、 前記クロックに同期して動作する書込み選択用巡回型シフ トレジスタであつ て、 前記第 M段の書込み選択用フリップフロップの出力信号が前記第 1段の書込 み選択用フリップフ口ップに入力される、 書込み選択用巡回型シフトレジスタを 含み、
動作開始時に、 前記デジタル信号記憶手段を選択する信号が前記第 1段乃至第 M段の書込み選択用フリップフ口ップの任意の 1個に格納されている、
デジタルマッチトフィルタ。
3 . 請求項 1記載のデジタルマッチトフィルタであって、
前記第 1乃至第 Mのデジタル信号記憶手段がそれぞれ、 前記クロックに同期し て動作する並列接続された N個のフリップフ口ップを含み、
前記デジタル書込み選択手段が、
動作開始前はリセッ トされ、 動作開始後は前記クロックに同期して動作する縦 続接続された第 1段乃至第 M段の書込み選択用フリップフロップと、
動作開始後に、 前記デジタル信号記憶手段を選択する信号を前記第 1段の書込 み選択用フリップフ口ップに前記ク口ックの一周期よりも短い期間だけ出力し、 該期間の経過後には、 前記第 M段の書込み選択用フリップフ口ップの出力信号を 前記第 1段の書込み選択用フリップフロップに出力するデジタル選択回路とを含 む、
デジタルマッチトフィルタ。
4 . 請求項 1記載のデジタルマッチトフィルタであって、
前記第 1乃至第 Mのデジタル信号記憶手段が、 Nビッ 卜の第 1乃至第 Mのメモ リを含み、
前記デジタル書込み選択手段が、 前記クロックをカウントして前記第 1乃至第 Mのメモリのァドレスを前記クロックに同期して順に出力するァドレスカウンタ を含む、
デジタルマッチトフィルタ。
5 . 第 2のクロックの m倍の周波数を有する第 1のクロックでオーバ一サンプ リングされた Nビッ 卜のデジタル信号と M個のデジタル符号からなるデジタル符 号列との相関値を求めるためのデジタルマッチトフィルタであつて、
a ) 前記 Nビッ トのデジタル信号が入力される m X M個のデジタル信号記憶手段 と、
b ) 前記第 1のクロックに同期して前記 m X M個のデジタノレ信号記憶手段を順に 1個ずつ選択し、 該選択したデジタル信号記憶手段に前記 Nビッ 卜のデジタル 信号を記憶させるデジタル書込み選択手段と、
c ) 前記 m X M個のデジタル信号記憶手段を m個ごとに分割して前記 m x M個の デジタノレ信号記憶手段を M個のプロックに分け、 該 M個のプロックに含まれる 前記 m個のデジタル信号記憶手段の出力信号を前記第 2のクロックの一周期内 に順に選択して出力する第 1乃至第 Mのデジタル選択手段と、
d ) 縦続接続された第 1段乃至第 M段の符号用フリップフロップを有し、 力、つ、 前記第 2のクロックに同期して動作するデジタル符号列用巡回型シフトレジス 夕であって、
•前記 M個のデジタル符号が前記第 1段乃至第 M段の符号用フリ ップフロップ にそれぞれ格納され、
•前記第 M段の符号用フリップフロップの出力端子が前記第 1段の符号用フリ ップフ口ップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
e ) 前記第 1乃至第 Mのデジタル選択手段の出力信号と前記第 1段乃至第 M段の 符号用フリップフ口ップの出力信号とをそれぞれ乗算する第 1乃至第 Mのデジ タル乗算手段と、
f ) 該第 1乃至第 Mのデジタル乗算手段の出力信号を加算するデジタル加算手段 と、
を含むデジタルマッチトフィルタ。
6 . 請求項 5記載のデジタルマッチトフィルタであって、
前記 m X M個のデジタル信号記憶手段がそれぞれ、 前記第 1のクロックに同期 して動作する並列接続された N個のフリップフ口ップを含み、
前記デジ夕ル書込み選択手段が、
縦続接続された第 1段乃至第 m X M段の書込み選択用フリップフロップを有し、 力、つ、 前記第 1のクロックに同期して動作する書込み選択用巡回型シフトレジス 夕であって、 前記第 m X M段の書込み選択用フリップフロップの出力信号が前記 第 1の書込み選択用フリップフ口ップに入力される、 書込み選択用巡回型シフト レジスタを含み、
動作開始時に、 前記デジタル信号記憶手段を選択する信号が前記第 1段乃至第 m X M段の書込み選択用フリップフ口ップの任意の 1個に格納されている、 デジタルマッチトフィルタ。
7 . 請求項 5言己載のデジタルマッチトフィルタであって、
前記 m X M個のデジタル信号記憶手段がそれぞれ、 前記第 1のクロックに同期 して動作する、 並列接続された N個のフリップフ口ップを含み、
前記デジタル書込み選択手段が、
動作開始前はリセッ トされ、 動作開始後は前記第 1のクロックに同期して動作 する縦続接続された第 1段乃至第 m X M段の書込み選択用フリップフロップと、 動作開始後に、 前記デジタル信号記憶手段を選択する信号を前記第 1段の書込 み選択用フリップフ口ップに前記第 1のクロックの一周期よりも短い期間だけ出 力し、 該期間の経過後には、 前記第 m X M段の書込み選択用フリップフロップの 出力信号を前記第 1段の書込み選択用フリップフ口ップに出力するデジタル選択 回路とを含む、
デジタルマッチトフイノレタ。
8 . 請求項 5記載のデジタルマッチトフィルタであって、
前記 m X M個のデジタル信号記憶手段が、 m X M個の Nビッ 卜のメモリを含み、 前記デジタル書込み選択手段が、 前記第 1のクロックをカウントして前記 m x M個のメモリのァドレスを前記第 1のクロックに同期して順に出力するァドレス カウンタを含む、
デジタルマッチトフィルタ。
9 . 第 2のクロックの m倍の周波数を有する第 1のクロックでォ一バーサンプ リングされた Nビッ 卜のデジタル信号と M個のデジタノレ符号からなるデジタル符 号列との相関値を求めるためのデジタルマッチトフィルタであって、
a ) シリアルに入力される前記デジタル信号をシリアル/パラレル変換して第 1 乃至第 mのデジタル信号をパラレルに出力するシリアル Zパラレル変換手段と、 b ) 該シリアル Zパラレル変換手段から前記第 1乃至第 mのデジタル信号がそれ ぞれ入力され、 かつ、 M個の記憶ュニットをそれぞれ有する第 1乃至第 mのデ ジタル信号用記憶手段と、
c ) 前記第 2のクロックに同期して前記第 1乃至第 mのデジタル信号用記憶手段 ごとに前記 M個の記憶ュニットを順に 1個ずつ選択し、 該選択した記憶ュニッ 卜に前記第 1乃至第 Mのデジタル信号をそれぞれ記憶させるデジタル書込み選 択手段と、
d ) 前記第 1乃至第 mのデジタル信号用記憶手段の出力信号を前記 M個の記憶ュ ニットごとに前記第 2のクロックの一周期内に順に選択してそれぞれ出力する 第 1乃至第 Mのデジタル選択手段と、
e ) 縦続接続された第 1段乃至第 M段の符号用フリップフ口ップを有し、 かつ、 前記第 2のクロックに同期して動作するデジタル符号列用巡回型シフ トレジス 夕であって、
•前記 M個のデジタル符号が前記第 1段乃至第 M段の符号用フリップフロップ にそれぞれ格納され、
·前記第 M段の符号用フリップフ口ップの出力端子が前記第 1段の符号用フリ ップフ口ップの入力端子に接続されている、
デジタル符号列用巡回型シフ トレジスタと、
f ) 前記第 1乃至第 Mのデジタル選択手段の出力信号と前記第 1段乃至第 M段の 符号用フリップフ口ップの出力信号とをそれぞれ乗算する第 1乃至第 Mのデジ タル乗算手段と、
g ) 該第 1乃至第 Mのデジタル乗算手段の出力信号を加算するデジタル加算手段 と、
を含むデジタルマツチトフィルタ。
1 0 . 請求項 9記載のデジタルマッチトフィルタであって、
前記第 1乃至第 mのデジタル信号用記憶手段の前記 M個の記憶ュニットがそれ ぞれ、 前記第 2のクロックに同期して動作する並列接続された N個のフリップフ 口ップを含み、
前記デジタル書込み選択手段が、
縦続接続された第 1段乃至第 M段の書込み選択用フリップフ口ップをそれぞれ 有し、 力、つ、 前記第 2のクロックに同期して動作する第 1乃至第 mの書込み選択 用巡回型シフ卜レジスタであって、 前記第 M段の書込み選択用フリップフロップ の出力信号が前記第 1段の書込み選択用フリッププロップに入力される、 第 1乃 至第 mの書込み選択用巡回型シフ トレジスタを含み、
動作開始時に、 前記第 1乃至第 mのデジタル信号記憶手段の前記 M個の記憶ュ ニットを選択する信号が、 第 1乃至第 mの書込み選択用巡回型シフトレジスタの 前記第 1段乃至第 M段の書込み選択用フリップフロップの任意の 1個にそれぞれ 格納されている、
デジタルマッチ卜フィルタ。
1 1 . 請求項 9記載のデジタルマッチトフィルタであって、
前記第 1乃至第 mのデジタル信号用記憶手段の前記 M個の記憶ュニットがそれ ぞれ、 前記第 2のクロックに同期して動作する並列接続された N個のフリップフ 口ップを含み、
前記デジタル書込み選択手段が、
動作開始前はリセットされ、 動作開始後は前記第 2のクロックに同期して動作 する縦続接続された第 1段乃至第 M段の書込み選択用フリップフ口ップをそれぞ れ有する第 1乃至第 mの書込み選択用シフトレジスタと、
動作開始後に、 前記第 1乃至第 mのデジタル信号記憶手段の前記 M個の記憶ュ ニットを選択する信号を前記第 1乃至第 mの書込み選択用シフトレジスタの前記 第 1段乃至第 M段の書込み選択用フリップフロップに前記第 2のクロックの一周 期よりも短い期間だけそれぞれ出力し、 該期間の経過後には、 前記第 1乃至第 m の書込み選択用シフトレジスタの前記第 M段の書込み選択用フリップフ口ップの 出力信号を前記第 1乃至第 mの書込み選択用シフトレジス夕の前記第 1段の書込 み選択用フリップフ口ップにそれぞれ出力する第 1乃至第 mのデジタル選択回路 とを含む、
デジタルマッチトフィルタ。
1 2 . 請求項 9記載のデジタルマッチトフィルタであって、
前記第 1乃至第 mのデジタル信号用記憶手段の前記 M個の記憶ュニットがそれ ぞれ、 Nビットのデジタル信号記憶用メモリを含み、 前記デジタル書込み選択手段が、 前記第 2のクロックをカウントして前記第 1 乃至第 mのデジタル信号用記憶手段ごとに前記デジタル信号記憶用メモリのァド レスを前記第 2のクロックに同期して順に出力するァドレスカウンタを含む、 デジタルマッチトフィルタ。
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